TW202244932A - 半導體記憶裝置 - Google Patents

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鈴木良尚
柴山遥香
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Abstract

本發明之一實施方式乃抑制電壓產生電路之面積增加、及電壓產生電路所消耗之電流量增加。  一實施方式之半導體記憶裝置具備：第1記憶胞；及電壓產生電路，其包含具有第1特性之第1電荷泵、及具有第2特性之第2電荷泵，向第1記憶胞供給電壓。電壓產生電路於向第1記憶胞供給第1電壓之第1動作中，將第1電荷泵與第2電荷泵之間電性切斷，於向第1記憶胞供給高於第1電壓之第2電壓之第2動作中，將第1電荷泵之輸出端與第2電荷泵之輸入端之間電性連接。

Description

半導體記憶裝置
實施方式係關於一種半導體記憶裝置。
作為半導體記憶裝置，已知有執行資料之寫入、讀出及抹除等動作之NAND(Not AND，反及)型快閃記憶體。NAND型快閃記憶體具備電壓產生電路。電壓產生電路產生執行寫入、讀出及抹除等動作時所要使用之電壓。
本發明之一實施方式能抑制電壓產生電路之面積增加、及電壓產生電路所消耗之電流量增加。
一實施方式之半導體記憶裝置具備：第1記憶胞；及電壓產生電路，其包含具有第1特性之第1電荷泵、及具有第2特性之第2電荷泵，向第1記憶胞供給電壓，其中上述第1電荷泵及上述第2電荷泵各自具有輸入端及輸出端。電壓產生電路於向第1記憶胞供給第1電壓之第1動作中，將第1電荷泵與第2電荷泵之間電性切斷，於向第1記憶胞供給高於第1電壓之第2電壓之第2動作中，將第1電荷泵之輸出端與第2電荷泵之輸入端之間電性連接。
以下，參照圖式對實施方式進行說明。再者，於以下說明中，對具有相同之功能及構成之構成要素標註共通之參照符號。  1.實施方式
以下，對實施方式之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，列舉NAND型快閃記憶體為例進行說明。  1.1構成
對實施方式之半導體記憶裝置之構成進行說明。  1.1.1記憶系統
首先，使用圖1對記憶系統之構成例進行說明。圖1係表示包含實施方式之半導體記憶裝置之記憶系統、及主機設備之構成之一例之方塊圖。
記憶系統3例如與外部之主機設備4通信。記憶系統3記憶來自主機設備4之資料，且將資料向主機設備4讀出。記憶系統3例如為SSD(solid state drive，固態驅動器)或SD TM卡等。
記憶系統3具備半導體記憶裝置1及記憶控制器2。
半導體記憶裝置1具備複數個記憶胞，非揮發地記憶資料。半導體記憶裝置1藉由NAND匯流排與記憶控制器2連接。
NAND匯流排對於符合NAND介面標準之信號/CE、CLE、ALE、/WE、/RE、RE、/WP、/RB、DQ＜7：0＞、DQS及/DQ，分別經由其等各自之信號線予以收發。信號/CE係晶片賦能(Chip Enable)信號，為用以啟動半導體記憶裝置1之信號。信號CLE係指令鎖存賦能(Command Latch Enable)信號，通知半導體記憶裝置1於信號CLE為“H(High，高)”位準之期間流向半導體記憶裝置1之信號DQ＜7：0＞係指令。信號ALE係位址鎖存賦能(Address Latch Enable)信號，通知半導體記憶裝置1於信號ALE為“H”位準之期間流向半導體記憶裝置1之信號DQ＜7：0＞係位址。信號/WE係寫賦能(Write Enable)信號，指示半導體記憶裝置1取入信號DQ＜7：0＞。例如，於單倍資料速率(Single Data Rate，SDR)下，信號/WE在信號/WE之上升沿(rising edge)指示半導體記憶裝置1取入作為指令、位址或資料之信號DQ＜7：0＞。又，於雙倍資料速率(Double Data Rate，DDR)下，信號/WE在信號/WE之上升沿指示半導體記憶裝置1取入作為指令或位址之信號DQ＜7：0＞。信號/RE係讀賦能(Read Enable)信號，指示半導體記憶裝置1輸出信號DQ＜7：0＞。例如，於單倍資料速率下，信號/RE在信號/RE之下降沿(falling edge)指示半導體記憶裝置1輸出作為資料之信號DQ＜7：0＞。又，於雙倍資料速率下，信號/RE在信號/RE之下降沿及上升沿指示半導體記憶裝置1輸出作為資料之信號DQ＜7：0＞。信號RE係信號/RE之互補信號。信號/WP係寫保護(Write Protect)信號，指示半導體記憶裝置1禁止寫入及抹除資料。信號/RB係就緒忙碌(Ready Busy)信號，表示半導體記憶裝置1是就緒狀態(受理來自外部之命令之狀態)還是忙碌狀態(不受理來自外部之命令之狀態)。信號DQ＜7：0＞例如為8位元之信號。信號DQS係資料選通(Data Strobe)信號，用以控制信號DQ＜7：0＞所涉及之半導體記憶裝置1之動作時序。例如，於雙倍資料速率下，信號DQS在信號DQS之下降沿及上升沿指示半導體記憶裝置1取入作為資料之信號DQ＜7：0＞。又，於雙倍資料速率下，信號DQS基於信號/RE之下降沿及上升沿而產生，並自半導體記憶裝置1與作為資料之信號DQ＜7：0＞一併輸出。信號/DQS係信號DQS之互補信號。
信號DQ＜7：0＞於半導體記憶裝置1與記憶控制器2之間收發，包含指令CMD、位址ADD及資料DAT。指令CMD例如包含使半導體記憶裝置1執行抹除動作之指令(抹除指令)，使半導體記憶裝置1執行寫入動作之指令(寫入指令)、及使半導體記憶裝置1執行讀出動作之指令(讀出指令)等。資料DAT包含讀出資料及寫入資料。
記憶控制器2自主機設備4接收命令，並基於接收到之命令，控制半導體記憶裝置1。具體而言，記憶控制器2基於自主機設備4接收到之寫入命令，向半導體記憶裝置1寫入被命令寫入之資料。又，記憶控制器2基於自主機設備4接收到之讀出命令，將被主機設備4命令讀出之資料自半導體記憶裝置1發送至讀出主機設備4。
作為使用以上所說明之記憶系統3之主機設備4，例如可例舉數位相機、個人電腦及資料中心內之伺服器等。  1.1.2記憶控制器
如圖1所示，記憶控制器2包含CPU(Central Processing Unit，中央處理單元)20、內置記憶體21、緩衝記憶體22、NAND I/F(NAND介面電路)23及主機I/F(主機介面電路)24。記憶控制器2例如作為SoC(System-on-a-chip，片上系統)而構成。
CPU20控制記憶控制器2整體之動作。CPU20例如發佈用以指示半導體記憶裝置1執行寫入動作、讀出動作及抹除動作等各種動作之指令。
內置記憶體21例如為DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等半導體記憶體，用作CPU20之作業區域。內置記憶體21記憶用以管理半導體記憶裝置1之韌體、及各種管理表等。
緩衝記憶體22臨時記憶自主機設備4接收到之寫入資料、及記憶控制器2自半導體記憶裝置1接收到之讀出資料等。
NAND介面電路23經由NAND匯流排與半導體記憶裝置1連接，負責與半導體記憶裝置1之通信。NAND介面電路23藉由CPU20之指示，將指令CMD、位址ADD及寫入資料發送至半導體記憶裝置1。又，NAND介面電路23自半導體記憶裝置1接收讀出資料。
主機介面電路24經由主機匯流排與主機設備4連接，負責記憶控制器2與主機設備4之間之通信。主機介面電路24例如將自主機設備4接收到之命令及資料分別傳輸至CPU20及緩衝記憶體22。  1.1.3半導體記憶裝置
其次，使用圖2對實施方式之半導體記憶裝置1之構成例進行說明。圖2係表示實施方式之半導體記憶裝置1之構成的一例之方塊圖。
半導體記憶裝置1包含記憶胞陣列10、輸入輸出電路11、邏輯控制電路12、暫存器13、定序器14、電壓產生電路15、列解碼器16、感測放大器模組17及源極線驅動器18。暫存器13包含位址暫存器13-1及指令暫存器13-2。
記憶胞陣列10包含複數個塊BLK0～BLKm(m為1以上之整數)。各塊BLK係能非揮發地記憶資料之複數個記憶胞電晶體之集合，例如用作資料之抹除單位。即，同一塊BLK內包含之記憶胞電晶體中記憶之資料會被一同抹除。有關記憶胞陣列10之詳細構成見下文所述。
輸入輸出電路11與記憶控制器2之間收發信號DQ＜7：0＞。輸入輸出電路11將信號DQ＜7：0＞內之位址ADD及指令CMD分別傳輸至位址暫存器13-1及指令暫存器13-2。又，輸入輸出電路11與感測放大器模組17之間收發資料DAT。
邏輯控制電路12自記憶控制器2，例如接收信號/CE、CLE、ALE、/WE、/RE、RE、/WP、DQS及/DQS，並基於所接收到之信號，控制輸入輸出電路11。又，邏輯控制電路12產生信號/RB，並將其發送至記憶控制器2。
暫存器13記憶各種信號。位址暫存器13-1記憶自輸入輸出電路11傳輸之位址ADD。位址暫存器13-1將所記憶之位址ADD傳輸至列解碼器16及感測放大器模組17。指令暫存器13-2記憶自輸入輸出電路11傳輸之指令CMD。指令暫存器13-2將所記憶之指令CMD傳輸至定序器14。
定序器14自指令暫存器13-2接收指令CMD，並按照基於所接收到之指令CMD而獲得之序列，控制半導體記憶裝置1整體。例如，定序器14於接收到抹除指令、寫入指令及讀出指令之情形時，分別指示電壓產生電路15產生對應動作中所要使用之電壓。
電壓產生電路15基於來自定序器14之指示，產生抹除動作、寫入動作及讀出動作等中所要使用之電壓，並將產生之電壓供給至列解碼器16、感測放大器模組17及源極線驅動器18等。
列解碼器16自位址暫存器13-1接收位址ADD內之塊位址，並基於該塊位址，選擇塊BLK0～BLKm(m為1以上之整數)中之某一個。列解碼器16例如對被選擇之塊BLK施加自電壓產生電路15供給之電壓。
感測放大器模組17自位址暫存器13-1接收位址ADD內之行位址，並基於該行位址，於記憶控制器2與記憶胞陣列10之間傳輸資料DAT。更具體而言，感測放大器模組17於執行寫入動作時，自輸入輸出電路11接收寫入資料，並將接收到之寫入資料傳輸至記憶胞陣列10。又，感測放大器模組17於執行讀出動作時，感測記憶胞陣列10內作為讀出動作對象之記憶胞電晶體之閾值電壓，而產生讀出資料，並將產生之讀出資料傳輸至輸入輸出電路11。
源極線驅動器18對記憶胞陣列10施加自電壓產生電路15供給之電壓。  1.1.4記憶胞陣列
其次，使用圖3對實施方式之半導體記憶裝置1之記憶胞陣列10之構成進行說明。圖3係用以說明實施方式之半導體記憶裝置1之記憶胞陣列10的構成之電路圖之一例。
塊BLK例如包含4個串單元SU(SU0、SU1、SU2及SU3)。各串單元SU包含複數個NAND串NS。
NAND串NS各自具備例如8個記憶胞電晶體MT(MT0～MT7)、以及選擇電晶體ST1及ST2。再者，各NAND串NS所具備之記憶胞電晶體MT之個數並不限於8個，亦可為16個、32個、48個、64個、96個、128個等，數量不限。即，塊BLK中包含之字元線WL之個數並不限於8個，亦可為16個、32個、48個、64個、96個、128個等，數量不限。記憶胞電晶體MT具備包含控制閘極與電荷儲存層之積層閘極。各記憶胞電晶體MT串聯連接於選擇電晶體ST1及ST2之間。
於某塊BLK內，串單元SU0～SU3之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0～SGD3。又，塊BLK內之串單元SU之選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。再者，選擇閘極線SGS可與選擇閘極線SGD同樣地，為串單元SU0～SU3之選擇電晶體ST2之閘極分別連接於選擇閘極線SGS0～SGS3(未圖示)。同一塊BLK內之記憶胞電晶體MT0～MT7之控制閘極分別連接於字元線WL0～WL7。即，字元線WL及選擇閘極線SGS共通連接於同一塊BLK內之串單元SU0～SU3。另一方面，選擇閘極線SGD連接於同一塊BLK內之1個串單元SU。
又，在記憶胞陣列10內呈矩陣狀配置之NAND串NS中，位於同一列之NAND串NS之選擇電晶體ST1之另一端連接於n(n為2以上之整數)個位元線BL(BL0～BL(n－1))中之任一個。又，位元線BL跨複數個塊BLK而共通連接於同一行NAND串NS。
又，選擇電晶體ST2之另一端連接於源極線SL。源極線SL跨複數個塊BLK而共通連接於複數個NAND串NS。
如上所述，抹除動作係對例如位於同一塊BLK內之記憶胞電晶體MT一同進行。另一方面，寫入動作及讀出動作可對任一塊BLK之任一串單元SU中共通連接於任一字元線WL之複數個記憶胞電晶體MT一同進行。將1個串單元SU內共有字元線WL之一組記憶胞電晶體MT例如稱為記憶胞組MU。即，記憶胞組MU係可被一同執行寫入動作或讀出動作之一組記憶胞電晶體MT。
將記憶胞組MU內之複數個記憶胞電晶體MT各者中記憶之1位元資料之資料行之單位定義為「頁」。1個記憶胞電晶體MT例如可記憶2位元資料。該2位元資料由下位位元起分別稱為下位(lower)位元及上位(upper)位元。該情形時，記憶胞組MU中記憶2頁之資料，將記憶胞組MU內各個記憶胞電晶體MT所記憶之下位位元之集合稱為下位頁，將上位位元之集合稱為上位頁。再者，記憶胞電晶體MT不限於2位元，亦可構成為能記憶3位元以上之資料。
圖4係塊BLK之一部分區域之剖視圖。於圖4中，X方向係選擇閘極線之延伸方向，與X方向於水平面內正交之Y方向係位元線之延伸方向，Z方向係積層方向。
於半導體層內設置有p型井區域(p-well)30。於p型井區域30上設置有複數個NAND串NS。即，於p型井區域30上，隔著複數層絕緣層依序分別積層有作為選擇閘極線SGS發揮功能之配線層31、作為字元線WL0～WL7發揮功能之8層配線層32、及作為選擇閘極線SGD發揮功能之配線層33。圖式為了避免繁雜而省略了設置於積層之複數個配線層之間之複數層絕緣層之圖示。
記憶孔34貫通配線層31、32、33而到達p型井區域30。記憶孔34內設置有柱狀之半導體層(半導體柱)35。半導體柱35之側面依序設置有閘極絕緣膜36、電荷儲存層(絕緣膜)37、及阻擋絕緣膜38。由其等構成記憶胞電晶體MT及選擇電晶體ST1、ST2。半導體柱35係作為NAND串NS之電流路徑而發揮功能，且供形成各電晶體之通道之區域。半導體柱35之上端經由接觸插塞39連接於作為位元線BL而發揮功能之金屬配線層40。
於p型井區域30之表面區域，設置有被導入了高濃度之n型雜質之n +型擴散區域41。n +型擴散區域41上設置有接觸插塞42，接觸插塞42連接於作為源極線SL而發揮功能之金屬配線層43。進而，於p型井區域30之表面區域，設置有被導入了高濃度之p型雜質之p +型擴散區域44。p +型擴散區域44上設置有接觸插塞45，接觸插塞45連接於作為井配線CPWELL而發揮功能之金屬配線層46。井配線CPWELL係用以經由p型井區域30對半導體柱35施加電壓之配線。
於圖4之紙面之縱深方向(X方向)排列有複數個以上所述之構成，由沿X方向排列之複數個NAND串NS之集合構成串單元SU。  1.1.5電壓產生電路之構成
其次，使用圖5對實施方式之半導體記憶裝置1之電壓產生電路15之構成進行說明。圖5係表示實施方式之電壓產生電路15之構成的一例之電路圖。圖5中示出了電壓產生電路15之構成之一例、及定序器14。
電壓產生電路15構成為，於被輸入電壓VIN之後，根據資料之寫入、讀出及抹除等動作，自第1輸出端輸出高於電壓VIN之電壓VOUTL，並自第2輸出端輸出高於電壓VOUTL之電壓VOUTH。電壓VIN例如為自半導體記憶裝置1內部之未圖示之電壓源供給之電壓。
電壓VOUTL例如包含電壓VREAD及VPASS。電壓VREAD係於讀出動作中，對與讀出對象以外之記憶胞電晶體MT連接之字元線WL施加之電壓。電壓VPASS係於寫入動作中，對與寫入對象以外之記憶胞電晶體MT連接之字元線WL施加之電壓。
電壓VOUTH例如包含電壓VPGM及VERA。電壓VPGM係於寫入動作中，對與寫入對象之記憶胞電晶體MT連接之字元線WL施加之電壓。電壓VERA係於抹除動作中，對與抹除對象之塊BLK連接之源極線SL施加之電壓。
於以下說明中，與讀出對象以外之記憶胞電晶體MT連接之字元線WL、及與寫入對象以外之記憶胞電晶體MT連接之字元線WL稱為非選擇字元線WL。又，與讀出對象之記憶胞電晶體MT連接之字元線WL、及與寫入對象之記憶胞電晶體MT連接之字元線WL稱為選擇字元線WL。
電壓產生電路15包含4個電荷泵CP1(CP1-1、CP1-2、CP1-3及CP1-4)、4個電荷泵CP2(CP2-1、CP2-2、CP2-3及CP2-4)、及電晶體T1～T19。電荷泵CP1係電流供給能力較電荷泵CP2高之電荷泵。即構成為，於輸出某電壓之情形時，電荷泵CP1能輸出較電荷泵CP2多之電流。換言之，自電荷泵CP1之輸出端輸出之電流之最大值(最大可輸出電流量)大於電荷泵CP2之最大可輸出電流量。因此，於輸出相同電壓之情形時，電荷泵CP1較之電荷泵CP2，能使被連接配線之電壓迅速上升至自電荷泵CP1輸出之電壓。
電荷泵CP1及電荷泵CP2各自包含輸入端及輸出端。電荷泵CP1使已輸入至電荷泵CP1之輸入端之電壓上升，並將其自電荷泵CP1之輸出端輸出。電荷泵CP2使已輸入至電荷泵CP2之輸入端之電壓上升，並將其自電荷泵CP2之輸出端輸出。
電晶體T1～T19例如各自為N型電晶體。
向電荷泵CP1-1之輸入端輸入電壓VIN。電荷泵CP1-1之輸出端連接於節點N1。
電晶體T1之第1端連接於節點N1。電晶體T1之第2端連接於節點N2。
電晶體T2之第1端連接於節點N1。電晶體T2之第2端連接於節點N3。
向電晶體T3之第1端輸入電壓VIN。電晶體T3之第2端連接於節點N2。
電荷泵CP1-2之輸入端連接於節點N2。電荷泵CP1-2之輸出端連接於節點N3。
向電荷泵CP1-3之輸入端輸入電壓VIN。電荷泵CP1-3之輸出端連接於節點N4。
電晶體T4之第1端連接於節點N4。電晶體T4之第2端連接於節點N5。
電晶體T5之第1端連接於節點N4。電晶體T5之第2端連接於節點N6。
向電晶體T6之第1端輸入電壓VIN。電晶體T6之第2端連接於節點N5。
電荷泵CP1-4之輸入端連接於節點N5。電荷泵CP1-4之輸出端連接於節點N6。
電晶體T7之第1端連接於節點N3。電晶體T7之第2端連接於節點N6。
電晶體T8之第1端連接於節點N6。電晶體T8之第2端例如構成為可連接於列解碼器16。自電晶體T8之第2端輸出電壓VOUTL。
向電晶體T9之第1端輸入電壓VIN。電晶體T9之第2端連接於節點N7。
電荷泵CP2-1之輸入端連接於節點N7。電荷泵CP2-1之輸出端連接於節點N8。
電晶體T10之第1端連接於節點N8。電晶體T10之第2端連接於節點N9。
電晶體T11之第1端連接於節點N8。電晶體T11之第2端連接於節點N10。節點N10例如構成為可連接於列解碼器16、感測放大器模組17及源極線驅動器18。自節點N10輸出電壓VOUTH。
電荷泵CP2-2之輸入端連接於節點N9。電荷泵CP2-2之輸出端連接於節點N11。
電晶體T12之第1端連接於節點N11。電晶體T12之第2端連接於節點N12。
電晶體T13之第1端連接於節點N11。電晶體T13之第2端連接於節點N10。
電荷泵CP2-3之輸入端連接於節點N12。電荷泵CP2-3之輸出端連接於節點N13。
電晶體T14之第1端連接於節點N13。電晶體T14之第2端連接於節點N14。
電晶體T15之第1端連接於節點N13。電晶體T15之第2端連接於節點N10。
電荷泵CP2-4之輸入端連接於節點N14。電荷泵CP2-4之輸出端連接於節點N10。
電晶體T16之第1端連接於節點N3。電晶體T16之第2端連接於節點N7。
電晶體T17之第1端連接於節點N3。電晶體T17之第2端連接於節點N9。
電晶體T18之第1端連接於節點N6。電晶體T18之第2端連接於節點N12。
電晶體T19之第1端連接於節點N6。電晶體T19之第2端連接於節點N14。
定序器14構成為能根據抹除動作、寫入動作及讀出動作，將電晶體T1～T19各自獨立地加以控制。
即，電壓產生電路15構成為，藉由定序器14之控制而變更電荷泵CP1-1～CP1-4、及電荷泵CP2-1～CP2-4之電性連接，藉此能輸出與抹除動作、寫入動作及讀出動作相應之電壓VOUTL及VOUTH。再者，於以下說明中，將為了變更電荷泵CP1-1～CP1-4、及電荷泵CP2-1～CP2-4之電性連接，定序器14控制電晶體T1～T19之動作亦稱為重整動作。有關重整動作之詳情見下文所述。  1.1.6電荷泵之構成
對電壓產生電路15中包含之電荷泵CP1及電荷泵CP2之構成之例進行說明。  (電荷泵CP1)
首先，使用圖6對電荷泵CP1之構成進行說明。圖6係用以說明實施方式之電荷泵CP1之構成的一例之電路圖。
電荷泵CP1例如包含電晶體DT(DT1～DT5)、及電容器DC(DC1～DC4)。
電晶體DT1～DT5例如各自為N型電晶體。
向電晶體DT1之第1端及閘極輸入電壓VIN1。電晶體DT1之第2端連接於節點ND1。
電晶體DT2之第1端及閘極連接於節點ND1。電晶體DT2之第2端連接於節點ND2。
電晶體DT3之第1端及閘極連接於節點ND2。電晶體DT3之第2端連接於節點ND3。
電晶體DT4之第1端及閘極連接於節點ND3。電晶體DT4之第2端連接於節點ND4。
電晶體DT5之第1端及閘極連接於節點ND4。自電晶體DT5之第2端輸出高於電壓VIN1之電壓VOUT1。
電容器DC1之第1端連接於節點ND1。向電容器DC1之第2端輸入時脈信號CLKD。
電容器DC2之第1端連接於節點ND2。向電容器DC2之第2端輸入時脈信號/CLKD。
電容器DC3之第1端連接於節點ND3。向電容器DC3之第2端輸入時脈信號CLKD。
電容器DC4之第1端連接於節點ND4。向電容器DC4之第2端輸入時脈信號/CLKD。
時脈信號/CLKD例如為時脈信號CLKD之反相信號。於時脈信號CLKD為“H”位準之期間，節點ND1及ND3(電容器DC1之第1端、及電容器DC3之第1端)升壓。於時脈信號/CLKD為“H”位準之期間，節點ND2及ND4(電容器DC2之第1端、及電容器DC4之第1端)升壓。
於以上所說明之電荷泵CP1中，將包含1個電晶體DTi(i為1以上4以下之整數)、及1個電容器DCi之構成稱為階Stg1(Stg1-1～Stg1-4)。於階Stg1-i中，藉由電容器DCi之充電，電晶體DTi之第2端之電位上升。藉此，於i為1以上3以下之整數之情形時，下一階Stg1-(i＋1)中之電晶體DT(i＋1)之第1端之電位上升。又，於i為4之情形時，電晶體DT5之第1端之電位上升至電壓VOUT1與電晶體DT5之閾值電壓Vth相加所得之電壓(VOUT1＋Vth)。如此，階Stg1作為用以使已輸入至電荷泵CP1之電壓上升之構成單位而發揮功能。
自電晶體DT5之第2端輸出由於電晶體DT5之閾值電壓Vth之影響而有所下降之電壓VOUT1。
再者，雖然實施方式之電荷泵CP1包含4個階Stg1-1～Stg1-4，但實施方式之電荷泵CP1中包含之階Stg1之數量並不限於此。階Stg1之數量亦可為2個、3個或5個以上，可根據上升電壓之目標值等而變更。該情形時，向電容器DCia(ia為1以上之奇數)之第2端輸入例如時脈信號CLKD。又，向電容器DCib(ib為2以上之偶數)之第2端輸入例如時脈信號/CLKD。
關於具有如上構成之電荷泵CP1，根據向電荷泵CP1輸入之電壓VIN1之高低，升壓增益VOUT1/VIN1有可能發生變化。例如，向電荷泵CP1輸入之電壓VIN1越高，電荷泵CP1之升壓增益VOUT1/VIN1會降得越低。
更具體而言，於電荷泵CP1之各階Stg1中，會發生電晶體DTi之閾值電壓造成之電壓下降。因此，若為了提高電壓VOUT1而使電荷泵CP1之階Stg1之數量增加，則由於電晶體DTi之數量增加，電晶體DTi之閾值電壓造成之電壓下降之影響會變大。
又，例如電荷泵CP1之電晶體DTi之第2端之電位變得越高，則由於基板偏置效應，電晶體DTi各自之閾值電壓會變得越高。因此，若將電壓VOUT1設定為高電壓，則電晶體DTi各自之閾值電壓造成之電壓下降之影響亦會變大。
因此，於高電壓側，電晶體DTi之閾值電壓造成之電壓下降之影響會變大，難以藉由電荷泵CP1輸出例如高於電壓VOUTL之電壓。即，例如，若電壓VOUT1高於電壓VOUTL，則電荷泵CP1之升壓增益VOUT1/VIN1會顯著降低，因此難以有效率地產生電壓。  (電荷泵CP2)
其次，使用圖7對電荷泵CP2之構成進行說明。圖7係用以說明實施方式之電荷泵CP2之構成的一例之電路圖。
電荷泵CP2例如包含電晶體VtT(VtT1～VtT6及VtTa～VtTc)、及電容器VtC(VtC1～VtC4及VtCa)。
電晶體VtT1～VtT6及VtTa～VtTc例如各自為N型電晶體。
向電晶體VtT1之第1端輸入電壓VIN2。電晶體VtT1之第2端連接於節點NV1。電晶體VtT1之閘極連接於節點NV2。
向電晶體VtT2之第1端輸入電壓VIN2。電晶體VtT2之第2端連接於節點NV2。電晶體VtT2之閘極連接於節點NV1。
向電晶體VtT3之第1端及閘極輸入電壓VIN2。電晶體VtT3之第2端連接於節點NV2。
電容器VtC1之第1端連接於節點NV1。向電容器VtC1之第2端輸入時脈信號CLKV1。
電容器VtC2之第1端連接於節點NV2。向電容器VtC2之第2端輸入時脈信號CLKV2。
電晶體VtT4之第1端連接於節點NV1。電晶體VtT4之第2端連接於節點NV3。電晶體VtT4之閘極連接於節點NV4。
電晶體VtT5之第1端連接於節點NV1。電晶體VtT5之第2端連接於節點NV4。電晶體VtT5之閘極連接於電晶體VtT4之第2端。
電晶體VtT6之第1端及閘極連接於節點NV1。電晶體VtT6之第2端連接於節點NV4。
電容器VtC3之第1端連接於節點NV3。向電容器VtC3之第2端輸入時脈信號CLKV3。
電容器VtC4之第1端連接於節點NV4。向電容器VtC4之第2端輸入時脈信號CLKV4。
電晶體VtTa之第1端連接於節點NV3。自電晶體VtTa之第2端輸出高於電壓VIN2之電壓VOUT2。電晶體VtTa之閘極連接於節點NVa。
電晶體VtTb之第1端連接於節點NV3。電晶體VtTb之第2端連接於節點NVa。電晶體VtTb之閘極連接於電晶體VtTa之第2端。
電晶體VtTc之第1端及閘極連接於節點NV3。電晶體VtTc之第2端連接於節點NVa。
電容器VtCa之第1端連接於節點NVa。向電容器VtCa之第2端輸入時脈信號CLKV5。
時脈信號CLKV3例如為時脈信號CLKV1之反相信號。時脈信號CLKV4係於時脈信號CLKV1為“H”位準之期間，以較時脈信號CLKV1之時脈週期短之期間成為“H”位準之信號。時脈信號CLKV5係於時脈信號CLKV3為“H”位準之期間，以較時脈信號CLKV3之時脈週期短之期間成為“H”位準之信號。時脈信號CLKV2例如為與時脈信號CLKV5相同之信號。於時脈信號CLKV1為“H”位準之期間，電容器VtC1之第1端(節點NV1)升壓。於時脈信號CLKV2為“H”位準之期間，電容器VtC2之第1端(節點NV2)升壓。於時脈信號CLKV3為“H”位準之期間，電容器VtC3之第1端(節點NV3)升壓。於時脈信號CLKV4為“H”位準之期間，電容器VtC4之第1端(節點NV4)升壓。於時脈信號CLKV5為“H”位準之期間，電容器VtCa之第1端(節點NVa)升壓。
於以上所說明之電荷泵CP2中，將包含3個電晶體VtT(3j－2)、VtT(3j－1)及VtT(3j)(j為1或2)、以及2個電容器VtC(2j－1)及VtC(2j)之構成稱為階Stg2(Stg2-1及Stg2-2)。於階Stg2-j中，升壓後之電容器VtC(2j－1)之第1端之電荷(電壓)藉由下一階Stg2-(j＋1)之電容器VtC(2(j＋1))之第1端之升壓，而經由下一階Stg2-(j＋1)之電晶體VtT(3j＋1)向節點NV(2j＋1)傳輸。再者，於階Stg2-1中，已輸入至電晶體VtT1、VtT2及VtT3各自之第1端之電壓VIN2藉由電容器VtC2之第1端之升壓，而經由電晶體VtT1向節點NV1傳輸。又，於階Stg2-2中，升壓後之電容器VtC3之第1端之電荷(電壓VOUT2)藉由電容器VtCa之第1端之升壓，而經由電晶體VtTa自電荷泵CP2輸出。此處，與電荷泵CP1不同，電晶體VtT(3j＋1)、VtT1及VtTa各自之閾值電壓造成之電壓下降之影響實質上可忽略。如此，階Stg2作為用以使已輸入至電荷泵CP2之電壓上升之構成單位而發揮功能。
以上述方式升壓後之電晶體VtTa之第1端之電壓VOUT2藉由電容器VtCa之第1端之升壓，而自電晶體VtTa之第2端輸出。
再者，雖然實施方式之電荷泵CP2包含2個階Stg2，但實施方式之電荷泵CP2中包含之階Stg2之數量並不限於此。階Stg2之數量亦可為3個以上，可根據上升電壓之目標值等而變更。該情形時，向電容器VtC(2ja－1)(ja為1以上之奇數)之第2端輸入例如時脈信號CLKV1。又，向電容器VtC(2ja)之第2端輸入例如時脈信號CLKV1。又，向電容器VtC(2jb－1)(jb為2以上之偶數)之第2端輸入例如時脈信號CLKV3。又，向電容器VtC(2jb)之第2端輸入例如時脈信號CLKV4。
關於具有如上構成之電荷泵CP2，如上所述，與電荷泵CP1不同，可忽略電晶體之閾值電壓造成之電壓下降之影響。因此，電荷泵CP2即便輸出例如高於電壓VOUTL之電壓VOUT2，亦能有效率地使電壓上升，而輸出較電荷泵CP1之電壓VOUT1高之電壓VOUT2。例如自電荷泵CP2輸出之電壓VOUT2之高低較電壓VOUTL高時之電荷泵CP2之升壓增益VOUT2/VIN2大於自電荷泵CP1輸出之電壓VOUT1之高低較電壓VOUTL高時之電荷泵CP1之升壓增益VOUT1/VIN1。
如此，電荷泵CP1藉由電荷泵CP1之簡潔構成，雖然低電壓下之電流供給能力高，但由於各階Stg1之電晶體CT之閾值電壓造成之電壓下降之影響，高電壓下之升壓增益小。另一方面，電荷泵CP2藉由具有較電荷泵CP1複雜之電路構成，雖然電流供給能力低，但由於實質上可忽略電晶體之閾值電壓造成之電壓下降之影響，因此即便於高電壓下，升壓增益亦大。電壓產生電路15藉由如此使相互具有不同特性之2種電荷泵CP1及電荷泵CP2組合，能高效產生執行各種動作時所需之電壓。  1.2動作
其次，對使用本實施方式之半導體記憶裝置1而執行之動作進行說明。以下將說明抹除動作、寫入動作及讀出動作各自之例。
再者，於以下說明中，將與作為寫入動作或讀出動作對象之記憶胞電晶體MT對應之字元線WL及串單元SU分別稱為選擇字元線WL及選擇串單元SU。又，將與並非寫入動作或讀出動作對象之記憶胞電晶體MT對應之字元線WL及串單元SU分別稱為非選擇字元線WL及非選擇串單元SU。
此處，於將塊BLK中包含之字元線WL之個數設定為n個(例如，8個、16個、32個、48個、64個、96個、128個等)之情形時，寫入動作或讀出動作中之選擇字元線成為1個，非選擇字元線成為n－1個。  1.2.1抹除動作
首先，對本實施方式之抹除動作之例進行說明。抹除動作包含：為了使記憶胞電晶體MT之閾值電壓降低，而對源極線SL及位元線BL施加電壓之動作(以下，亦稱為抹除電壓施加動作)；及抹除之驗證動作，對藉由抹除電壓施加動作，記憶胞電晶體MT之閾值電壓是否已變得低於目標電壓進行判定。半導體記憶裝置1藉由重複抹除電壓施加動作與抹除之驗證動作之組合，而使記憶胞電晶體MT之閾值電壓小於目標電壓。
再者，於以下說明中，省略有關抹除之驗證動作之說明，而主要說明執行1次抹除電壓施加動作時之例、及執行該抹除電壓施加動作時電壓產生電路15所供給之電壓。  1.2.1.1執行抹除電壓施加動作時各配線之電壓
使用圖8對本實施方式中之抹除電壓施加動作之例進行說明。圖8係表示執行抹除電壓施加動作時各配線之電壓之一例之時序圖。
於時刻t11，源極線驅動器18對源極線SL施加電壓VERA。
又，感測放大器模組17對作為抹除動作對象之塊BLK中包含之位元線BL施加電壓VERA。
又，列解碼器16對作為抹除動作對象之塊BLK中包含之字元線WL施加電壓VWLE。電壓VWLE例如為電壓VSS以上且小於電壓VERA之電壓。但並不限於此，電壓VWLE亦可為小於電壓VSS之電壓。
於時刻t12，列解碼器16對作為抹除動作對象之塊BLK之選擇閘極線SGS及SGD施加電壓VSGE。電壓VSGE係高於電壓VWLE但低於電壓VERA之電壓。
藉由該等動作，於作為抹除動作對象之塊BLK內包含之選擇電晶體ST1及ST2中，分別利用GIDL(Gate-Induced Drain Leakage，柵誘導汲極洩漏)而產生電子電洞對。
更具體而言，於NAND串NS之選擇電晶體ST1側，藉由已施加於位元線BL之電壓VERA，自位元線BL向選擇電晶體ST1流通GIDL電流(以下，亦稱為BL側GIDL電流)。又，於NAND串NS之選擇電晶體ST2側，自源極線SL向選擇電晶體ST2流通GIDL電流(以下，亦稱為SL側GIDL電流)。藉由該等GIDL電流，所產生之電子電洞對之電子向NAND串NS之通道之外側即源極線SL及位元線BL移動，電洞向NAND串NS之通道之內側移動。
半導體記憶裝置1藉由以上述方式於NAND串NS之通道內產生之電洞，使通道內之電位上升，而向電荷儲存層注入電洞。半導體記憶裝置1藉由使所注入之電洞與利用寫入動作等已注入至記憶胞電晶體MT之電荷儲存層之電子再結合，而使電子自NAND串之記憶胞電晶體MT之電荷儲存層消失。藉此，NAND串之記憶胞電晶體MT之閾值電壓降低。
於時刻t13，列解碼器16對字元線WL、以及選擇閘極線SGS及SGD施加電壓VSS。
又，感測放大器模組17對位元線BL施加電壓VSS。
又，源極線驅動器18對源極線SL施加電壓VSS。
至此，抹除電壓施加動作結束。
再者，雖係說明於時刻t12對選擇閘極線SGS及SGD施加電壓VSGE之情形，但並不限於此。對選擇閘極線SGS及SGD分別施加之電壓只要為使GIDL電流流通之電壓即可，亦可互為不同之電壓。  1.2.1.2抹除電壓施加動作中之重整動作
使用圖9對執行抹除電壓施加動作時施加於源極線SL及位元線BL之電壓VERA之產生進行說明。圖9係用以說明使用實施方式之半導體記憶裝置1執行抹除動作中之抹除電壓施加動作時，電壓產生電路15之重整動作之圖。
再者，於以下說明中，將分別自電荷泵CP1-1、CP1-2、CP1-3及CP1-4輸出之電壓分別稱為電壓VOUT1-1、VOUT1-2、VOUT1-3及VOUT1-4。又，將分別自電荷泵CP2-1、CP2-2、CP2-3及CP2-4輸出之電壓分別稱為電壓VOUT2-1、VOUT2-2、VOUT2-3及VOUT2-4。
於執行抹除電壓施加動作時之重整動作中，定序器14使電晶體T1、T4、T11、T13、T15、T16、T17、T18及T19成為接通狀態，使電晶體T2、T3、T5、T6、T7、T8、T9、T10、T12及T14成為斷開狀態。於圖9中，對會成為接通狀態之電晶體標註“〇”符號，對會成為斷開狀態之電晶體標註“×”符號。
藉由以上重整動作，於電壓產生電路15中，電荷泵CP1-1及CP1-2依序串聯連接。電荷泵CP2-1及CP2-2相互並聯連接於電荷泵CP1-2之輸出端。
又，電荷泵CP1-3及CP1-4依序串聯連接。電荷泵CP2-3及CP2-4相互並聯連接於電荷泵CP1-4之輸出端。
電荷泵CP2-1、CP2-2、CP2-3及電荷泵CP2-4各自之輸出端共通連接。
向電荷泵CP1-1之輸入端輸入電壓VIN。電荷泵CP1-1使輸入之電壓VIN上升至電壓VOUT1-1，並將其向電荷泵CP1-2之輸入端輸出。電荷泵CP1-2使輸入之電壓VOUT1-1上升至電壓VOUT1-2，並將其向電荷泵CP2-1及CP2-2各自之輸入端輸出。電荷泵CP2-1及CP2-2使已輸入至電荷泵CP2-1及CP2-2各自之輸入端之電壓VOUT1-2分別上升至電壓VOUT2-1及VOUT2-2，並將其向節點N10輸出。
又，向電荷泵CP1-3之輸入端輸入電壓VIN。電荷泵CP1-3使輸入之電壓VIN上升至電壓VOUT1-3，並將其向電荷泵CP1-4之輸入端輸出。電荷泵CP1-4使輸入之電壓VOUT1-3上升至電壓VOUT1-4，並將其向電荷泵CP2-3及CP2-4各自之輸入端輸出。電荷泵CP2-3及CP2-4使已輸入至電荷泵CP2-3及CP2-4各自之輸入端之電壓VOUT1-4分別上升至電壓VOUT2-3及VOUT2-4，並將其向節點N10輸出。自節點N10向感測放大器模組17及源極線驅動器18輸出基於電壓VOUT2-1、VOUT2-2、VOUT2-3及VOUT2-4之電壓VERA(VOUTH)。
以如上方式，藉由定序器14之控制，對源極線SL、及作為抹除動作對象之塊BLK中包含之位元線BL供給電壓VERA。  1.2.2寫入動作
其次，對本實施方式之寫入動作之例進行簡單說明。
寫入動作包含程式化動作及寫入之驗證動作。程式化動作係藉由向電荷儲存層注入電子而使閾值電壓上升(或藉由禁止注入而使閾值電壓維持)之動作。寫入之驗證動作係於程式化動作之後，讀出資料，對記憶胞電晶體MT之閾值電壓是否達到了目標電壓進行判定之動作。半導體記憶裝置1藉由重複程式化動作與寫入之驗證動作之組合，而使記憶胞電晶體MT之閾值電壓上升至目標電壓。
於以下說明中，省略有關寫入之驗證動作之說明，而主要說明執行1次程式化動作時之例、及執行該程式化動作時電壓產生電路15所供給之電壓。  1.2.2.1程式化動作
使用圖10對本實施方式中之程式化動作進行說明。圖10係表示使用實施方式之半導體記憶裝置執行程式化動作時，各配線之電壓之一例之時序圖。
以下，將使記憶胞電晶體MT之閾值電壓上升之動作稱為「“0”程式化動作」，將使記憶胞電晶體MT之閾值電壓維持之動作稱為「“1”程式化動作」。
於圖10之上段所示之位元線BL之電壓中，實線對應於與作為“1”程式化動作對象之記憶胞電晶體MT對應之位元線BL(以下，記作位元線BL(“1”))。虛線對應於與作為“0”程式化動作對象之記憶胞電晶體MT對應之位元線BL(以下，記作位元線BL(“0”))。
於時刻t21，感測放大器模組17對位元線BL(“1”)施加電壓VBL，進行BL預充電。另一方面，對位元線BL(“0”)施加電壓VSS。
又，列解碼器16自複數個塊BLK中選擇任一個塊BLK，進而自複數個串單元SU中選擇任一個串單元SU。然後，列解碼器16對所選串單元SU中之選擇閘極線SGD(圖10中為選擇SGD)施加電壓VSD1。若將選擇電晶體ST1之閾值電壓設為Vtsg，則電壓VSD1為“VBL＋Vtsg”以上之電壓，係使選擇電晶體ST1成為接通狀態之電壓。另一方面，列解碼器16對非選擇串單元SU之選擇閘極線SGD(圖10中為非選擇SGD)施加電壓VSS，使對應之選擇電晶體ST1成為斷開狀態。又，列解碼器16對選擇閘極線SGS施加電壓VSS，使選擇電晶體ST2成為斷開狀態。
又，源極線驅動器18對源極線SL施加電壓VSL(＞VSS)。
於時刻t22，列解碼器16使對選擇串單元SU之選擇閘極線SGD施加之電壓自電壓VSD1下降低至電壓VSD2。電壓VSD2為低於電壓VSD1及電壓VBL之電壓，係使位元線BL被施加了電壓VSS之選擇電晶體ST1成為接通狀態，但使位元線BL被施加了電壓VBL之選擇電晶體ST1成為斷開狀態之電壓。因此，與位元線BL(“1”)對應之NAND串NS之通道成為與位元線BL及源極線SL電性絕緣之浮動狀態。
藉由以上述方式使位元線BL之電壓變化，能於同一個程式化動作中對每個位元線BL分別設定“0”程式化動作與“1”程式化動作。
於時刻t23，列解碼器16自選擇塊BLK中選擇任一個字元線WL，並對選擇字元線WL(圖10中為選擇WL)施加電壓VPGM，對其他非選擇字元線WL(圖10為非選擇WL)施加電壓VPASS。
於與位元線BL(“0”)對應之NAND串NS中，選擇電晶體ST1成為接通狀態。然後，連接於選擇字元線WL之記憶胞電晶體MT之通道電位成為VSS。藉此，控制閘極與通道之間之電位差(VPGM－VSS)變大，其結果，電子向電荷儲存層注入，記憶胞電晶體MT之閾值電壓上升。
於與位元線BL(“1”)對應之NAND串NS中，選擇電晶體ST1成為截止狀態。因此，連接於選擇字元線WL之記憶胞電晶體MT之通道成為浮動狀態。於是，藉由通道與字元線WL等之電容耦合，通道電位上升。藉此，控制閘極與通道之間之電位差變小，其結果，電子幾乎不會向電荷儲存層注入，記憶胞電晶體MT之閾值電壓維持不變。
於時刻t24，列解碼器16對選擇字元線WL及非選擇字元線WL施加電壓VSS。由此，向電荷儲存層之電荷注入結束。
於時刻t25，列解碼器16對選擇閘極線SGD施加電壓VSS。
又，感測放大器模組17對位元線BL施加電壓VSS。
又，源極線驅動器18對源極線SL施加電壓VSS。
由上，程式化動作結束。
另，圖10僅為本實施方式之程式化動作之時序圖之一例，對位元線BL、字元線WL、源極線SL、以及選擇閘極線SGS及SGD各者施加之電壓之大小關係，未必與圖10所示之電壓之大小關係一致。例如，圖10中圖示為電壓VBL及VSD2為同等電壓，但電壓VBL及VSD2亦可不同。  1.2.2.2程式化動作中之重整動作
使用圖11，對程式化動作時施加於字元線WL之電壓VPASS及VPGM之產生進行說明。圖11係用以說明使用實施方式之半導體記憶裝置1執行寫入動作中之程式化動作時、電壓產生電路15之重整動作之圖。
於程式化動作時之重整動作中，定序器14使電晶體T2、T3、T5、T6、T7、T8、T9、T10、T12及T14成為接通狀態，使電晶體T1、T4、T11、T13、T15、T16、T17、T18及T19成為斷開狀態。於圖11中，對成為接通狀態之電晶體標註“〇”符號，對成為斷開狀態之電晶體標註“×”符號。
藉由以上之重整動作，於電壓產生電路15中，電荷泵CP1-1、CP1-2、CP1-3及CP1-4相互並聯連接。電荷泵CP1-1、CP1-2、CP1-3及CP1-4各自之輸出端共通連接。
又，於電壓產生電路15中，電荷泵CP2-1、CP2-2、CP2-3及CP2-4依序串聯連接。
向電荷泵CP1-1～CP1-4各自之輸入端輸入電壓VIN。電荷泵CP1-1～CP1-4使分別輸入之電壓VIN上升至電壓VOUT1-1～VOUT1-4，且向電晶體T8之第1端輸出。自電晶體T8之第2端對列解碼器16供給基於電壓VOUT1-1～VOUT1-4之電壓VPASS(VOUTL)。
又，經由電晶體T9向電荷泵CP2-1之輸入端輸入電壓VIN。電荷泵CP2-1使輸入之電壓VIN上升至電壓VOUT2-1，且向電荷泵CP2-2之輸入端輸出。電荷泵CP2-2使輸入之電壓VOUT2-1上升至電壓VOUT2-2，並將其向電荷泵CP2-3之輸入端輸出。電荷泵CP2-3使輸入之電壓VOUT2-2上升至電壓VOUT2-3，並將其向電荷泵CP2-4之輸入端輸出。電荷泵CP2-4使輸入之電壓VOUT2-3上升至電壓VPGM(VOUTH)，並將其向列解碼器16輸出。
以如上方式，藉由定序器14之控制，對選擇字元線WL供給電壓VPGM，對非選擇字元線WL供給電壓VPASS。  1.2.3讀出動作
首先，對本實施方式之讀出動作之例進行說明。再者，於以下說明中，為了簡化說明，將說明於1次讀出動作中讀出1位元資料之情形。  1.2.3.1執行讀出動作時各配線之電壓
使用圖12對執行讀出動作時各配線之電壓進行說明。圖12係表示執行讀出動作時各配線之電壓之一例之時序圖。
於時刻t31，列解碼器16對與選擇串單元SU對應之選擇閘極線SGD(圖12中為選擇SGD)施加電壓VSGD。又，列解碼器16對與非選擇串單元SU對應之選擇閘極線SGD(圖12中為非選擇SGD)施加電壓VSS。又，列解碼器16對選擇閘極線SGS例如施加與電壓VSGD同等之電壓。電壓VSGD係於執行讀出動作時對選擇閘極線SGD及SGS施加，使對應之選擇電晶體ST1及ST2成為接通狀態之電壓。藉此，選擇串單元SU之選擇電晶體ST1及選擇電晶體ST2成為接通狀態，非選擇串單元SU之選擇電晶體ST1成為斷開狀態。
又，列解碼器16對非選擇字元線WL(圖12中為非選擇WL)施加電壓VREAD，對選擇字元線WL(圖12中為選擇WL)施加電壓VCGRV。電壓VREAD係高於電壓VCGRV之電壓(VREAD＞VCGRV)。電壓VREAD係於執行讀出動作時對非選擇字元線WL施加，使對應之記憶胞電晶體MT成為接通狀態之電壓。電壓VCGRV係與作為讀出動作對象之記憶胞電晶體MT之閾值電壓相應之電壓。更具體而言，例如於作為讀出動作對象之記憶胞電晶體MT之閾值電壓高於電壓VCGRV之情形時，記憶胞電晶體MT成為斷開狀態，於閾值電壓為電壓VCGRV以下之情形時，記憶胞電晶體MT成為接通狀態。
於時刻t32，感測放大器模組17使位元線BL之電位成為電壓VBL。電壓VBL例如為低於電壓VCGRV之電壓(VCGRV＞VBL)。
於時刻t33，列解碼器16對與選擇字元線WL及非選擇字元線WL、選擇串單元SU及非選擇串單元SU對應之選擇閘極線SGD以及選擇閘極線SGS施加電壓VSS。
又，感測放大器模組17對位元線BL施加電壓VSS。
藉由以上動作，自與選擇串單元SU之選擇字元線WL對應之記憶胞電晶體MT讀出資料。
再者，圖12終歸僅為本實施方式之讀出動作之時序圖之一例，對位元線BL、字元線WL、源極線SL及選擇閘極線SGD分別施加之電壓之大小關係未必與圖12所示之電壓之大小關係一致。例如，圖12中係按電壓VREAD及VSGD為同等電壓而圖示，但電壓VREAD及VSGD亦可不同。  1.2.3.2執行讀出動作時對字元線施加之電壓之產生
使用圖13對執行讀出動作時施加於字元線WL之電壓VREAD之產生進行說明。圖13係用以說明使用實施方式之半導體記憶裝置1執行讀出動作時，電壓產生電路15進行之電壓VREAD之產生之圖。
於執行讀出動作時之重整動作中，定序器14使電晶體T2、T3、T5、T6、T7及T8成為接通狀態，使電晶體T1、T4及T9～T19成為斷開狀態。於圖13中，對會成為接通狀態之電晶體標註“〇”符號，對會成為斷開狀態之電晶體標註“×”符號。
藉由以上重整動作，於電壓產生電路15中，電荷泵CP1-1、CP1-2、CP1-3及CP1-4相互並聯連接。電荷泵CP1-1、CP1-2、CP1-3及CP1-4各自之輸出端共通連接。
又，電荷泵CP2-1～CP2-4與供給電壓VIN之電壓源、電荷泵CP1電性絕緣。
向電荷泵CP1-1～CP1-4各自之輸入端輸入電壓VIN。電荷泵CP1-1～CP1-4分別使輸入之電壓VIN上升至電壓VOUT1-1～VOUT1-4，並將其向電晶體T8之第1端輸出。自電晶體T8之第2端向列解碼器16輸出基於電壓VOUT1-1～VOUT1-4之電壓VREAD(VOUTL)。
再者，執行讀出動作時，自節點N10不輸出電壓VOUTH。
以如上方式，藉由定序器14之控制，對非選擇字元線WL供給電壓VREAD。  1.3效果
根據本實施方式，能抑制電壓產生電路15之面積增加、及電壓產生電路15所消耗之電流量增加。以下對實施方式之效果進行說明。
電壓產生電路15構成為，於執行讀出動作及寫入動作時，將電荷泵CP1與電荷泵CP2之間電性切斷。具體而言，向塊BLK中包含之n個(例如，8個、16個、32個、48個、64個、96個、128個等)字元線內之n－1個非選擇字元線WL供給之電壓VREAD及VPASS之產生主要使用電荷泵CP1。又，向1個選擇字元線WL供給之電壓VPGM之產生主要使用電荷泵CP2。藉此，能高效產生電壓。
補充而言，電荷泵CP1由於各電晶體CT之閾值電壓造成之電壓下降，較之電荷泵CP2，高電壓區域之升壓增益較低，但於低電壓區域具有較高之電流供給能力。所以，有利於產生如電壓VREAD及VPASS般，雖然相對較低但充電對象之電容性負荷較大之電壓。另一方面，電荷泵CP2藉由具有較電荷泵CP1複雜之構成，雖然電流供給能力較電荷泵CP1低，但由於實質上可忽略各電晶體VtT之閾值電壓造成之電壓下降之影響，因此於高電壓區域具有較電荷泵CP1高之升壓增益。所以，有利於產生如電壓VPGM般，雖然相對較高但充電對象之電容性負荷較小之電壓。
根據本實施方式，電壓產生電路15於讀出動作及寫入動作中，將電荷泵CP1及電荷泵CP2分開使用，以便產生符合各自特性之電壓。藉此，能抑制電壓產生電路15之消耗電流量及電路面積之增加。
又，電壓產生電路15構成為，於執行抹除動作時，將電荷泵CP1之輸出端與電荷泵CP2之輸入端之間電性連接。具體而言，電壓產生電路15於執行抹除動作時，分別將電荷泵CP1用於低電壓區域之升壓，將電荷泵CP2用於高電壓區域之升壓，同時藉由將其等組合而產生電壓VERA。從而，藉由將電荷泵CP1與電荷泵CP2串聯連接，能於高電壓區域(產生電壓VERA時)，獲得電荷泵CP1之高電流供給能力。因此，能供給充電對象之電容性負荷較大之高電壓即電壓VERA。又，可借用寫入動作及讀出動作中使用之電荷泵CP1及電荷泵CP2。因此，能避免將電荷泵CP1用於高電壓區域之升壓之情形時有可能發生之升壓增益降低。從而，能抑制電壓產生電路15之消耗電流量及電路面積之增加。
又，電壓產生電路15於執行抹除動作時，將電荷泵CP2-1及CP2-2各自之輸入端共通連接於電荷泵CP1-2之輸出端。又，電壓產生電路15於執行抹除動作時，將電荷泵CP2-3及CP2-4各自之輸入端共通連接於電荷泵CP1-4之輸出端。藉由如此將2個電荷泵CP2之輸入端並聯連接於1個電荷泵CP1之輸出端，較之將1個電荷泵CP2連接於電荷泵CP1之輸出端之情形，能獲得更高之電流供給能力(能彌補電荷泵CP2之低電流供給能力)。  2.其他
再者，電荷泵CP1及電荷泵CP2之構成並不限於實施方式中說明之例。例如，作為電荷泵CP1，可使用電流供給能力較電荷泵CP2高之電荷泵。又，作為電荷泵CP2，可使用例如於輸出電壓VERA以下之電壓之情形時，升壓增益不顯著變化之電荷泵。
更具體而言，電荷泵CP1例如亦可包含具有3層構造之電晶體，該3層構造具備P型基板、嵌入於該基板內之N型嵌入層、及形成於該嵌入層內之P型井。
於將具有3層構造之電晶體用於高電壓區域之升壓之情形時，為了抑制例如自N型嵌入層流向基板之外之漏電流之產生，基板之厚度有可能變厚。然而，基板厚度之增加會遭受隨著記憶容量之提高而出現之半導體記憶裝置1之制約，因此不佳。
根據本實施方式，於抹除動作中，能將電荷泵CP1用於低電壓區域之升壓。因此，實質上可忽略漏電流之產生，從而能抑制基板厚度之增加。又，藉由具有3層構造之電晶體，能抑制基板電位面對電晶體之閾值電壓造成之電壓下降所受到之影響，因此電荷泵CP1之升壓增益之降低得到抑制。
又，實施方式中之電荷泵CP1及電荷泵CP2在電壓產生電路15內，可分別設置於物理上不同之區域。
又，上文所說明之實施方式僅作為案例展示，並未意圖限定發明之範圍。上述實施方式可採用其他各種形態加以實施，於不脫離發明主旨之範圍內可進行各種省略、替換、變更。該等實施方式及其變形包含於發明之範圍及主旨中，並且包含於申請專利範圍中記載之發明及其均等之範圍內。  [相關申請]
本申請享受以日本專利申請2021-10010號(申請日：2021年1月26日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1:半導體記憶裝置 2:記憶控制器 3:記憶系統 4:主機設備 10:記憶胞陣列 11:輸入輸出電路 12:邏輯控制電路 13:暫存器 13-1:位址暫存器 13-2:指令暫存器 14:定序器 15:電壓產生電路 16:列解碼器 17:感測放大器模組 18:源極線驅動器 20:CPU 21:內置記憶體 22:緩衝記憶體 23:NAND I/F 24:主機I/F CP1, CP1-1～CP1-4, CP2, CP2-1～CP2-4:電荷泵 DC1～DC4, VtC1～VtC4:電容器 DT1～DT5, T1～T19, VtT1～VtT6:電晶體 MT:記憶胞電晶體 MU:記憶胞組 NS:NAND串 ST:選擇電晶體 SU:串單元 WL:字元線
圖1係表示包含實施方式之半導體記憶裝置之記憶系統、及主機設備之構成之一例之方塊圖。  圖2係表示實施方式之半導體記憶裝置之構成的一例之方塊圖。  圖3係用以說明實施方式之半導體記憶裝置之記憶胞陣列的構成之一例之電路圖。  圖4係用以說明實施方式之半導體記憶裝置之記憶胞陣列的構造之一例之剖視圖。  圖5係表示實施方式之電壓產生電路之構成的一例之電路圖。  圖6係用以說明實施方式之電壓產生電路中包含之電荷泵的構成之一例之電路圖。  圖7係用以說明實施方式之電壓產生電路中包含之電荷泵的構成之一例之電路圖。  圖8係表示使用實施方式之半導體記憶裝置執行抹除動作中之抹除電壓施加動作時，位元線、字元線、源極線及選擇閘極線之電壓之一例之時序圖。  圖9係用以說明使用實施方式之半導體記憶裝置執行抹除動作中之抹除電壓施加動作時，電壓產生電路之重整動作之圖。  圖10係表示使用實施方式之半導體記憶裝置執行寫入動作中之程式化動作時，位元線、字元線、源極線及選擇閘極線之電壓之一例之時序圖。  圖11係用以說明使用實施方式之半導體記憶裝置執行寫入動作中之程式化動作時，電壓產生電路之重整動作之圖。  圖12係表示使用實施方式之半導體記憶裝置執行讀出動作時，位元線、字元線及選擇閘極線之電壓之一例之時序圖。  圖13係用以說明使用實施方式之半導體記憶裝置執行讀出動作時，電壓產生電路之重整動作之圖。
14:定序器
15:電壓產生電路
CP1-1~CP1-4,CP2-1~CP2-4:電荷泵
T1~T19:電晶體

Claims (11)

  1. 一種半導體記憶裝置，其具備：  第1記憶胞；及  電壓產生電路，其包含具有第1特性之第1電荷泵、及具有第2特性之第2電荷泵，向上述第1記憶胞供給電壓，上述第1電荷泵及上述第2電荷泵各自具有輸入端及輸出端；且  上述電壓產生電路構成為，  於向上述第1記憶胞供給第1電壓之第1動作中，將上述第1電荷泵與上述第2電荷泵之間電性切斷，  於向上述第1記憶胞供給高於上述第1電壓的第2電壓之第2動作中，將上述第1電荷泵之輸出端與上述第2電荷泵之輸入端之間電性連接。
  2. 如請求項1之半導體記憶裝置，其中上述第1特性包括自上述第1電荷泵之輸出端供給之電流量為第1電流量，  上述第2特性包括自上述第2電荷泵之輸出端供給之電流量為第2電流量，且  上述第1電流量大於上述第2電流量。
  3. 如請求項1或2之半導體記憶裝置，其中上述第1特性包括：於自上述第1電荷泵之輸出端輸出了上述第2電壓之情形時，上述第2電壓相對於輸入至上述第1電荷泵之輸入端的電壓之比率成為第1比率；  上述第2特性包括：於自上述第2電荷泵之輸出端輸出了上述第2電壓之情形時，上述第2電壓相對於輸入至上述第2電荷泵之輸入端的電壓之比率成為第2比率；且  上述第1比率低於上述第2比率。
  4. 如請求項3之半導體記憶裝置，其中上述第1特性包括：於自上述第1電荷泵之輸出端輸出了上述第1電壓之情形時，上述第1電壓相對於輸入至上述第1電荷泵之輸入端的電壓之比率成為第3比率；且  上述第1比率低於上述第3比率。
  5. 如請求項1或2之半導體記憶裝置，其中上述第1特性包括：於對上述第1電荷泵之輸入端，輸入了能夠輸入至上述第1電荷泵之輸入端的最大電壓之情形時，上述第1電荷泵輸出低於上述第2電壓之電壓。
  6. 如請求項1或2之半導體記憶裝置，其中於上述第1動作中，上述電壓產生電路使用第1電荷泵，向上述第1記憶胞供給上述第1電壓。
  7. 如請求項6之半導體記憶裝置，其進而具備串聯連接於上述第1記憶胞之第2記憶胞，且  於上述第1動作中，上述電壓產生電路使用上述第2電荷泵，向上述第2記憶胞供給高於上述第1電壓之第3電壓。
  8. 如請求項1之半導體記憶裝置，其具備包含上述第1記憶胞且相互串聯連接之複數個記憶胞，且  於上述第2動作中，上述電壓產生電路向上述複數個記憶胞之至少一端供給上述第2電壓。
  9. 如請求項1或2之半導體記憶裝置，其中上述電壓產生電路進而包含具有輸入端及輸出端之第3電荷泵，且  構成為，於上述第2動作中，上述第2電荷泵之輸入端與上述第3電荷泵之輸入端共通連接於上述第1電荷泵之輸出端。
  10. 如請求項9之半導體記憶裝置，其中上述第3電荷泵具有上述第2特性。
  11. 如請求項9之半導體記憶裝置，其中上述第1電荷泵設置於第1區域，  上述第2電荷泵及上述第3電荷泵設置於第2區域。
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