CN115734608A - 半导体存储装置及存储系统 - Google Patents

Abstract

实施方式提供一种具备能够提高升压性能并且能够缩小芯片尺寸的升压电路的半导体存储装置以及存储系统。实施方式的半导体存储装置具备：存储器芯片(10_0)，具有第一存储单元、与第一存储单元连接的第一字线、向第一字线供给电压的第一升压电路及第二升压电路；存储器芯片(10_1)，具有第二存储单元、与第二存储单元连接的第二字线、向第二字线供给电压的第三升压电路及第四升压电路。在存储器芯片(10_0)中的读出动作中，第一升压电路、第二升压电路及第四升压电路向第一字线供给第一电压，第一字线的电压达到规定的电压时，第一升压电路继续向第一字线供给第一电压，第二升压电路及第四升压电路停止向第一字线供给第一电压。

Description

半导体存储装置及存储系统

相关申请

本申请享受以日本专利申请2021-138124号(申请日：2021年8月26日)为基础申请的优先权。本申请通过参考该基础申请包括基础申请的全部内容。

技术领域

本发明的实施方式涉及半导体存储装置以及具备半导体存储装置的存储系统。

背景技术

作为非易失性的半导体存储装置，例如已知有将存储单元三维排列而成的NAND型闪存器。通过NAND型闪存器和控制NAND型闪存器的控制器构成存储器系统。

发明内容

实施方式提供一种具备能够提高升压性能并且能够缩小电路面积的升压电路的半导体存储装置以及存储系统。

实施方式的半导体存储装置具有：第一存储器芯片，具有：第一存储单元；第一字线，与所述第一存储单元连接；和第一升压电路及第二升压电路，向所述第一字线供给电压；

第二存储器芯片，具有：第二存储单元；第二字线，与所述第二存储单元连接；和第三升压电路及第四升压电路，对所述第二字线供给电压；

在所述第一存储器芯片中的第一读出动作中，所述第一升压电路、所述第二升压电路及所述第四升压电路向所述第一字线供给第一电压，当所述第一字线的电压达到规定的电压时，所述第一升压电路继续向所述第一字线供给所述第一电压，所述第二升压电路及所述第四升压电路停止向所述第一字线供给所述第一电压。

附图说明

图1是表示第一实施方式的存储系统的结构的框图。

图2是表示第一实施方式的半导体存储装置内的存储器芯片的结构的框图。

图3是第一实施方式中的存储单元阵列内的块的电路图。

图4是表示第一实施方式中的存储单元晶体管的可取得的阈值电压分布与数据的关系的图。

图5是表示第一实施方式中的存储器芯片的升压模块的结构的图。

图6是表示第一实施方式中的存储器芯片的升压模块的其他结构的图。

图7是第一实施方式中的存储器芯片的升压模块的电路图。

图8是第一实施方式中的半导体存储装置所具备的存储单元阵列内的存储单元晶体管的剖视图。

图9是在第一实施方式中的读出动作时向信号线施加的电压的时序图。

图10是表示第一实施方式中的存储器芯片的升压模块内的电荷泵的动作的时序图。

图11是表示第一实施方式中的存储器芯片的升压模块内的电荷泵的动作的时序图。

图12是表示图11所示的辅助期间中的电荷泵的动作的图。

图13是表示图11所示的辅助期间中的电荷泵的动作的图。

图14是表示第一实施方式的变形例中的存储器芯片的升压模块内的电荷泵的动作的时序图。

图15是表示第一实施方式中的多个存储器芯片的升压模块内的电荷泵的动作的时序图。

图16是表示图15所示的辅助期间中的电荷泵的动作的图。

图17是表示图15所示的辅助期间中的电荷泵的动作的图。

图18是表示第一实施方式中的存储器控制器与存储器芯片间的信号的授受的图。

图19是表示第一实施方式的从存储器控制器输出的信号和存储器芯片的动作的时序图。

图20是表示在第一实施方式中的读出动作时存储器控制器所具有的计时器的状态的图。

图21是表示第一实施方式的从存储器控制器输出的信号和存储器芯片的动作的时序图。

图22是在第一实施方式中的写入动作时向信号线施加的电压的时序图。

图23是表示第一实施方式的从存储器控制器输出的信号和存储器芯片的动作的时序图。

图24是在第一实施方式中的擦除动作时向信号线施加的电压的时序图。

图25是表示第一实施方式中的存储器芯片间的信号的授受的图。

图26是表示第一实施方式的从存储器控制器及存储器芯片输出的信号和存储器芯片的动作的时序图。

图27是表示比较例中的存储器芯片的电荷泵的动作的时序图。

图28是表示第二实施方式的半导体存储装置内的存储器芯片的结构的框图。

图29是表示第二实施方式中的存储器芯片的平面内的升压模块的结构的图。

图30是表示第二实施方式中的平面的升压模块内的电荷泵的动作的时序图。

图31是表示图30所示的辅助期间中的电荷泵的动作的图。

图32是表示图30所示的辅助期间中的电荷泵的动作的图。

图33是DRAM器件的框图。

图34是NOR型闪存器的框图。

附图标记说明

1…存储系统、10…半导体存储装置、10_0～10_n…存储器芯片、11…存储单元阵列、12…输入输出电路、13…逻辑控制电路、14…就绪/忙碌电路、15…寄存器组、15A…状态寄存器、15B…地址寄存器、15C…命令寄存器、16…定序器、17…电压生成电路、17A…升压模块、18…驱动器、19…行解码器、20…存储器控制器、21…CPU、22…存储器、23…主机接口、24…ECC电路、25…NAND接口、28…列解码器、29…读出放大器、30…半导体基板、31～34…导电层、35…导电层、40…阻挡绝缘层、41…电荷蓄积层、42…隧道绝缘层、43…半导体层、50…接合线、CP0～CP3…电荷泵、RE1…调节器、S1…开关电路。

具体实施方式

以下，参照附图对实施方式进行说明。在以下的说明中，对于具有相同的功能以及结构的构成要素，标注共通的参照附图标记。另外，以下所示的实施方式是例示用于将该实施方式的技术思想具体化的装置、方法的实施方式，并不将构成部件的材质、形状、结构以及配置等确定为下述内容。

功能块能够作为硬件、计算机软件中的任意一个或将两者组合而得到的组件来实现。功能块并不是必须如以下的例子那样进行区分。例如，一部分功能也可以通过与例示的功能块不同的功能块来执行。进而，例示的功能块也可以被分割为更细的功能子块。

1.第一实施方式

以下，对第一实施方式的半导体存储装置以及存储系统进行说明。

第一实施方式的存储系统具备半导体存储装置及控制器。作为半导体存储装置，例如包含NAND型闪存器、NOR型闪存器、或动态随机存取存储器(DRAM)。在本实施方式中，作为半导体存储装置，以存储单元晶体管被层叠于半导体基板的上方的三维层叠型的NAND型闪存器为例进行说明。

1.1存储系统的结构

首先，对第一实施方式的存储系统的结构进行说明。图1是表示第一实施方式的存储系统的结构的框图。存储系统1具备半导体存储装置10及存储器控制器20。存储系统1与外部的主机装置(未图示)连接，根据来自主机装置的指令而能够执行各种动作。

半导体存储装置10具有1个或多个半导体存储器芯片(以下记为存储器芯片或半导体芯片)10_0、10_1、10_2、…、10_n(n为0以上的自然数)。存储器芯片10_n包含NAND型闪存器，非易失性地存储数据。关于半导体存储装置10的详细情况在后面叙述。

存储器控制器20经由NAND总线而与半导体存储装置10连接。NAND总线进行遵循NAND接口的信号的收发。存储器控制器20控制半导体存储装置10。

半导体存储装置10和存储器控制器20例如可以通过它们的组合来构成一个半导体装置，作为其例子，列举出包含SD^TM卡的存储卡、SSD(solid state drive：固态驱动器)等。另外，存储器控制器20例如也可以是SoC(system-on-a-chip)等。

1.1.1存储器控制器20的结构

接着，使用图1对存储器控制器20的结构进行说明。存储器控制器20具备CPU(central processing unit)(或处理器)21、存储器22、主机接口(主机I/F)23、ECC(errorchecking and correcting)电路24、及NAND接口(NAND I/F)25。

CPU21控制存储器控制器20整体的动作。例如，CPU21在从主机装置接收到写入指令时，响应于此，对NAND接口25发出写入指令。在接收到读出指令及擦除指令时，也同样地对它们进行响应，对NAND接口25分别发出读出指令及擦除指令。

此外，CPU21执行磨损平衡(wear leveling)等用于管理半导体存储装置10的各种处理。此外，以下说明的存储器控制器20的动作可以通过由CPU21执行软件(或者固件)来实现，或者也可以通过硬件来实现。

存储器22例如是DRAM或静态随机存取存储器(SRAM)等半导体存储器，被用作CPU21的工作区域。存储器22还存储用于管理半导体存储装置10的固件、各种管理表、以及数据等。

主机接口23经由主机总线与主机装置连接，负责与主机装置的通信。主机接口23将从主机装置接收到的指令及数据分别传送至CPU21及存储器22。另外，主机接口23响应于来自CPU21的指令，将存储器22内的数据传送至主机装置。

ECC电路24执行数据的错误纠正处理。ECC电路24在写入动作时，基于从主机装置接收到的写入数据生成奇偶校验位(parity)，并将生成的奇偶校验位赋予至写入数据。ECC电路24在读出动作时，基于从半导体存储装置10接收到的读出数据而生成校验子(syndrome)，并基于所生成的校验子而对读出数据的错误进行检测及纠正。

NAND接口25经由NAND总线与半导体存储装置10连接，负责与半导体存储装置10的通信。NAND接口25基于从CPU21接收到的指令，将各种信号、命令以及数据向半导体存储装置10发送。NAND接口25还从半导体存储装置10接收各种信号及数据。

1.1.2半导体存储装置10的结构

接着，对第一实施方式的半导体存储装置10的结构进行说明。如图1所示，半导体存储装置10具有多个存储器芯片10_0～10_n。

1.1.2.1存储器芯片10_n的结构

以下，对存储器芯片10_n的结构进行说明。图2是表示半导体存储装置10内的存储器芯片10_n的结构的框图。

存储器芯片10_n具备存储单元阵列11、输入输出电路12、逻辑控制电路13、就绪/忙碌电路14、寄存器组15、定序器(或控制电路)16、电压生成电路17、驱动器18、行解码器19、列解码器28及读出放大器29。寄存器组15包括状态寄存器15A、地址寄存器15B和命令寄存器15C。

存储单元阵列11具备1个或多个区块BLK0、BLK1、BLK2、…、BLKm(m为0以上的自然数)。多个区块BLK0～BLKm各自包含与行以及列建立对应的多个存储单元晶体管(以下，也记为存储单元)。存储单元晶体管是可电擦除及可编程的非易失性存储单元。存储单元阵列11包含用于对存储单元晶体管施加电压的多条字线、多条位线、及源极线。关于区块BLKm的具体构成，在后面叙述。

输入输出电路12及逻辑控制电路13经由输入输出端子(或NAND总线)而与存储器控制器20连接。输入输出电路12在其与存储器控制器20之间经由输入输出端子而收发I/O信号DQ(例如DQ0、DQ1、DQ2、…、DQ7)。I/O信号DQ对命令、地址及数据等进行通信。

逻辑控制电路13经由输入输出端子(或NAND总线)从存储器控制器20接收外部控制信号。外部控制信号例如包含芯片使能信号CEn、命令锁存使能信号、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号、及写入保护信号WPn。在信号名中标注的“n”表示该信号为有效/低电平。

芯片使能信号Cen使存储器芯片10_n的选择成为可能，在选择该存储器芯片10_n时被生效(assert)。命令锁存使能信号使将作为信号DQ发送的命令锁存到命令寄存器15C中成为可能。地址锁存使能信号ALE使将作为信号DQ发送的地址锁存到地址寄存器15B中成为可能。写入使能信号Wen使将作为信号DQ发送的数据保持于输入输出电路12中成为可能。读出使能信号使将从存储单元阵列11读出的数据作为信号DQ输出成为可能。写入保护信号WPn在禁止对存储器芯片10_n的写入及擦除时生效。

就绪/忙碌电路14根据来自定序器16的控制，生成就绪/忙碌信号R/Bn。就绪/忙碌信号R/Bn表示存储器芯片10_n是就绪状态还是忙碌状态。就绪状态表示存储器芯片10_n处于能够受理来自存储器控制器20的指令的状态。忙碌状态表示存储器芯片10_n处于无法受理来自存储器控制器20的指令的状态。存储器控制器20从存储器芯片10_n接受就绪/忙碌信号R/Bn，从而能够获知存储器芯片10_n是就绪状态还是忙碌状态。

状态寄存器15A存储有存储器芯片10_n的动作所需的状态信息STS。状态寄存器15A按照定序器16的指示，将状态信息STS传送至输入输出电路12。

地址寄存器15B存储有从输入/输出电路12传送的地址ADD。地址ADD包含行地址及列地址。行地址例如包含指定动作对象的区块BLKm的区块地址、及指定被指定的区块内的动作对象的字线WL的页面地址。

命令寄存器15C存储有从输入/输出电路12传送的命令CMD。命令CMD例如包含对于定序器16令其进行写入动作的写入命令、及令其读出动作的读出命令等。

状态寄存器15A、地址寄存器15B及命令寄存器15C中例如使用SRAM。

定序器16从命令寄存器15C接受命令，按照基于该命令的时序来统一控制存储器芯片10_n。

定序器16控制行解码器19、列解码器28、读出放大器29及电压生成电路17等，执行写入动作、读出动作及擦除动作。具体而言，定序器16基于从命令寄存器15C接收到的写入命令，控制行解码器19、驱动器18及读出放大器29，对由地址ADD指定的多个存储单元晶体管写入数据。定序器16还基于从命令寄存器15C接收的读出命令，控制行解码器19、驱动器18、列解码器28及读出放大器29，从由地址ADD指定的多个存储单元晶体管读出数据。定序器16还基于从命令寄存器15C接收到的擦除命令，控制行解码器19、驱动器18、列解码器28及读出放大器29，擦除在由地址ADD指定的区块中存储的数据。

电压生成电路17从存储器芯片10_n的外部经由电源端子而接受电源电压VDD(或者VCC)、高电源电压VDD以及基准电压VSS。电源电压VDD是从存储器芯片10_n的外部供给的外部电压，例如为3.3V。高电源电压是从存储器芯片10_n的外部供给的外部电压，例如为12V。基准电压VSS是从存储器芯片10_n的外部供给的接地电压，例如为0V。

电压生成电路17使用电源电压VDD或者高电源电压，生成在写入动作、读出动作以及擦除动作中所需的多个电压。电压生成电路17将所生成的电压供给至存储单元阵列11、驱动器18以及读出放大器29等。

驱动器18从电压生成电路17接受多个电压。驱动器18经由多条信号线向行解码器19供给从电压生成电路17供给的多个电压中的、根据读出动作、写入动作以及擦除动作而选择的多个电压。驱动器18例如在读出动作时，将从电压生成电路17供给的读出电压VCGRV以及电压VREAD向字线供给。

行解码器19从地址寄存器15B接受行地址，对该行地址进行解码。行解码器19基于行地址的解码结果，选择多个区块中的任一个，进而选择所选择的区块BLKm内的字线WL。进而，行解码器19将从驱动器18供给的多个电压传送至所选择的区块BLKm。

列解码器28从地址寄存器15B接受列地址，并对该列地址进行解码。列解码器28基于列地址的解码结果来选择位线。

读出放大器29在数据的读出动作时，对从存储单元晶体管读出到位线的数据进行检测及放大。进而，读出放大器29暂时存储从存储单元晶体管读出的读出数据DAT，并将所存储的读出数据DAT传送至输入输出电路12。另外，读出放大器29在数据的写入动作时，暂时存储从输入输出电路12传送的写入数据DAT。进而，读出放大器29将写入数据DAT传送至位线。

1.1.2.2存储单元阵列11的结构

接着，对存储器芯片10_n内的存储单元阵列11的电路结构进行说明。如上所述，存储单元阵列11具有多个区块BLK0～BLKm。以下，对区块BLKm的电路结构进行说明。

图3是存储单元阵列11内的区块BLKm的电路图。区块BLKm例如具备多个串单元SU0、SU1、SU2、SU3。以下，在记为串单元SU的情况下，表示串单元SU0～SU3的每一个。串单元SU具备多个NAND串(或存储器串)NS。

在此，为了简化说明，示出了NAND串NS例如具备8个存储单元晶体管MT0、MT1、MT2、…、MT7、及2个选择晶体管ST1、ST2的例子。以下，在记为存储单元晶体管MT的情况下，表示存储单元晶体管MT0～MT7的每一个。

存储单元晶体管MT具备控制栅极和电荷蓄积层，非易失性地存储数据。存储单元晶体管MT0～MT7串联连接在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。存储单元晶体管MT能够存储1比特的数据或2比特以上的数据。

串单元SU0所包含的多个选择晶体管ST1的栅极连接于选择栅极线SGD0。同样地，串单元SU1～SU3各自的选择晶体管ST1的栅极分别连接于选择栅极线SGD1～SGD3。选择栅极线SGD0～SGD3分别由行解码器19独立地控制。

串单元SU0所包含的多个选择晶体管ST2的栅极连接于选择栅极线SGS。同样地，串单元SU1～SU3各自的选择晶体管ST2的栅极连接于选择栅极线SGS。另外，有时也在串单元SU0～SU3的选择晶体管ST2的栅极分别连接独立的选择栅极线SGS。选择晶体管ST1及ST2被使用于各种动作中的串单元SU的选择。

区块BLKm所包含的存储单元晶体管MT0～MT7的控制栅极分别连接于字线WL0～WL7。字线WL0～WL7分别由行解码器19独立地控制。

位线BL0～BLi(i为0以上的自然数)分别连接于多个区块BLK0～BLKm，并连接于在区块BLKm所包含的串单元SU内存在的1个NAND串NS。即，位线BL0～BLi分别与在区块BLKm内以矩阵状配置的NAND串NS中的处于同一列的多个NAND串NS的选择晶体管ST1的漏极连接。另外，源极线SL与多个区块BLK0～BLKm连接。即，源极线SL与区块BLKm所包含的多个选择晶体管ST2的源极连接。

总之，串单元SU包含多个NAND串NS，该NAND串NS连接于不同的位线BL且连接于同一选择栅极线SGD。另外，区块BLKm包含使字线WL共通的多个串单元SU。进而，存储单元阵列11包含使位线BL共通的多个区块BLK0～BLKm。

区块BLKm例如是数据的擦除单位。即，区块BLKm内包含的存储单元晶体管MT所保持的数据一并被擦除。另外，数据可以以串单元SU为单位被擦除，另外，也可以以小于串单元SU的单位被擦除。

将在1个串单元SU内共享字线WL的多个存储单元晶体管MT称为单元组(cellunit)CU。将单元组CU所包含的多个存储单元晶体管MT分别存储的1比特的数据的集合称为页面。单元组CU根据存储单元晶体管MT所存储的数据的比特数，存储容量发生变化。例如，单元组CU在各存储单元晶体管MT存储1比特数据的情况下存储1页数据，在各存储单元晶体管MT存储2比特数据的情况下存储2页数据，在各存储单元晶体管MT存储3比特数据的情况下存储3页数据。

对单元组CU的写入动作及读出动作以页面为单位进行。换言之，针对与配设于1个串单元SU的1条字线WL连接的多个存储单元晶体管MT一并进行读出及写入动作。

此外，区块BLKm所具备的串单元的数量并不限于SU0～SU3，可任意设定。另外，串单元SU所包含的NAND串NS的数量、及NAND串NS所具备的存储单元晶体管及选择晶体管的数量也能够任意设定。进而，存储单元晶体管MT可以是使用了绝缘膜作为电荷蓄积层的MONOS(metal-oxide-nonde-oxide-onon)型，也可以是使用了导电层作为电荷蓄积层的FG(floating gate)型。

1.1.2.3存储单元晶体管MT的阈值电压分布

接着，对存储单元晶体管MT可取的阈值电压分布与数据的关系进行说明。

图4是表示存储单元晶体管MT可取的阈值电压分布与数据的关系的图。在此，作为存储单元晶体管MT的存储方式，示出了应用能够在1个存储单元晶体管MT中存储3比特的数据的TLC(Triple-Level Cell)方式的例子。另外，本实施方式也能够应用于在1个存储单元晶体管MT中能够存储1比特的数据的SLC(Single-Level Cell)方式、在1个存储单元晶体管MT中能够存储2比特的数据的MLC(Multi-Level Cell)方式、在1个存储单元晶体管MT中能够存储4比特的数据的QLC(Quad-Level Cell)方式等其他的存储方式的情况。

存储单元晶体管MT能够存储的3比特的数据由下位(lower)比特、中位(middle)比特以及上位(upper)比特来规定。在存储单元晶体管MT存储3比特的情况下，存储单元晶体管MT能够取得与多个阈值电压对应的8个状态(状态)中的任意状态。将8个状态从低的一方开始依次称为状态“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”。属于状态“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”每一个状态的多个存储单元晶体管MT形成如图4所示的阈值电压的分布。

对状态“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”分别分配例如数据“111”、“110”、“100”、“000”、“010”、“011”、“001”、“101”。若比特的排列设为下位比特“X”、中位比特“Y”、上位比特“Z”，则为“Z、Y、X”。另外，阈值电压分布与数据的分配能够任意地设定。

为了读出在读出对象的存储单元晶体管MT中存储的数据，判定存储单元晶体管MT的阈值电压所属的状态。为了进行状态的判定，使用读出电压AR、BR、CR、DR、ER、FR、GR。

状态“Er”例如相当于擦除了数据后的状态(擦除状态)。属于状态“Er”的存储单元晶体管MT的阈值电压比电压AR低，例如具有负值。

状态“A”～“G”相当于电荷蓄积层中被注入电荷而在存储单元晶体管MT中写入有数据的状态，属于状态“A”～“G”的存储单元晶体管MT的阈值电压例如具有正值。属于状态“A”的存储单元晶体管MT的阈值电压高于读出电压AR，且为读出电压BR以下。属于状态“B”的存储单元晶体管MT的阈值电压高于读出电压BR，且为读出电压CR以下。属于状态“C”的存储单元晶体管MT的阈值电压高于读出电压CR，且为读出电压DR以下。属于状态“D”的存储单元晶体管MT的阈值电压高于读出电压DR且为读出电压ER以下。属于状态“E”的存储单元晶体管MT的阈值电压高于读出电压ER且为读出电压FR以下。属于状态“F”的存储单元晶体管MT的阈值电压比读出电压FR高且为读出电压GR以下。属于状态“G”的存储单元晶体管MT的阈值电压高于读出电压GR，低于电压VREAD。

电压VREAD是对与非读出对象的单元组CU的存储单元晶体管MT连接的字线WL施加的电压，高于处于任一状态的存储单元晶体管MT的阈值电压。因此，控制栅极被施加了电压VREAD的存储单元晶体管MT与所保持的数据无关而成为导通状态。

另外，在相邻的阈值分布之间，分别设定在写入动作中使用的验证(verify)电压。具体而言，对应于状态“A”、“B”、“C”、“D”、“E”、“F”、“G”，分别设定验证电压AV、BV、CV、DV、EV、FV、GV。例如，验证电压AV、BV、CV、DV、EV、FV、GV分别被设定为比读出电压AR、BR、CR、DR、ER、FR、GR稍高。

如上所述，各存储单元晶体管MT被设定为8个状态中的任一个，能够存储3比特数据。另外，写入及读出是以1个单元组CU内的页面为单位进行的。在存储单元晶体管MT存储有3比特数据的情况下，对1个单元组CU内的3个页面分别分配下位比特、中位比特以及上位比特。对于下位比特、中位比特以及上位比特，通过一次写入动作而被写入的页面、或者通过一次读出动作而被读出的页面、即单元组CU所保持的下位比特的集合、中位比特的集合以及上位比特的集合分别被称为下位(lower)页面、中位(middle)页面以及上位(upper)页面。

在上述数据的分配被应用的情况下，下位页面通过使用了读出电压AR、ER的读出动作来确定。中位页面通过使用了读出电压BR、DR、FR的读出动作来确定。上位页面通过使用了读出电压CR、GR的读出动作来确定。

1.1.2.4电压生成电路17内的升压模块的结构

接着，对多个存储器芯片10_0～10_n的电压生成电路17内的升压模块进行说明。第一实施方式的半导体存储装置10如上所述，具备多个存储器芯片10_0～10_n。这里，例如，假设半导体存储装置10包括存储器芯片10_0～10_3。存储器芯片10＿0～10＿3分别具备电压生成电路17，电压生成电路17具备各种升压模块。

作为电压生成电路17所包含的各种升压模块，例如有：生成在读出动作时应向与读出对象的存储单元晶体管连接的字线(以下，记为选择字线)供给的电压VCGRV的升压模块；以及生成在读出动作时，或者在写入动作时的编程验证动作中应向与非读出对象的存储单元晶体管连接的字线(以下，记为非选择字线)供给的电压VREAD。电压VREAD是与存储单元晶体管的保持数据无关地使存储单元晶体管导通的电压。关于编程验证动作，在后面详细叙述。

进而，作为升压模块，有在写入动作时生成应向写入对象的字线供给的电压VPGM的升压模块、及生成应向非写入对象的字线供给的电压VPASS的升压模块、生成应向所选择的选择栅极线供给的电压的升压模块、及生成应向非选择的选择栅极线供给的电压的升压模块。

在本实施方式中，对在读出动作时生成应向非选择字线供给的电压VREAD的升压模块进行说明。

图5是表示存储器芯片10_0～10_3所具备的电压生成电路17内的升压模块的结构的图。存储器芯片10_0～10_3的电压生成电路17分别具有升压模块17A_0、17A_1、17A_2、17A_3。升压模块17A_0～17A_3是用于生成电压VREAD的升压电路。以下，在记为升压模块17A的情况下，表示升压模块17A_0～17A_3的每一个。

升压模块17A具备多个升压电路，例如电荷泵CP0、CP1、CP2、CP3、调节器RE1及开关电路S1及S2。在此，作为多个升压电路，示出了包含4个电荷泵CP0、CP1、CP2、CP3的例子，但也可以包含4个以外的数量的电荷泵。

存储器芯片10＿0～10＿3分别在与外部之间具备用于发送及接收电源电压、信号及数据的多个端子(或焊盘)、例如端子TVDD、端子TVPP、端子TVSS、端子TDQ及端子TSI。

电荷泵CP0～CP3中的每一个例如对所输入的电源电压VDD进行升压，并将升压后的电压输出至调节器RE1。调节器RE1接收从电荷泵供给的升压电压、或者从存储器芯片的外部供给的高电源电压，调整升压电压或高电源电压的电压值并输出电压VREAD。从调节器RE1输出的电压VREAD被供给至非选择字线。

开关电路S1连接在调节器RE1及电荷泵CP0与电荷泵CP1～CP3之间。开关电路S1将调节器RE1及电荷泵CP0与电荷泵CP1～CP3之间切换为连接状态(或闭合状态)或非连接状态(或断开状态)中的任一状态。

开关电路S2连接在电荷泵CP1～CP3以及开关电路S1与端子TVPP之间。开关电路S2将电荷泵CP1～CP3以及开关电路S1与端子TVPP之间切换为连接状态或非连接状态中的任一状态。

通过将开关电路S1设定为连接状态，能够将由电荷泵CP1～CP3升压后的电压供给至调节器RE1。另外，通过使电荷泵CP0～CP3停止且将开关电路S1以及S2设定为连接状态，由此能够将从存储器芯片的外部供给的高电源电压供给至调节器RE1。

另一方面，通过将开关电路S1设定为非连接状态且将开关电路S2设定为连接状态，能够使电荷泵CP0与电荷泵CP1～CP3执行不同的动作。例如，能够将由电荷泵CP0升压后的电压供给至调节器RE1，与此并行地将由电荷泵CP1～CP3升压后的电压供给至其他存储器芯片的升压模块17A。

端子TVDD是从外部接收电源电压VDD的端子。端子TVPP是从外部接收高电源电压的端子。端子TVPP还是为了将由自身的存储器芯片的电荷泵升压后的电压向其他存储器芯片的升压模块17A输出的端子。是为了相反地在自身的存储器芯片的升压模块17A接受由其他的存储器芯片的电荷泵升压后的电压而使用的端子。另外，也可以配置多个端子TVPP，并设置多个从端子TVPP与电荷泵或者调节器RE1连接的通道。如果设置多个通道，则能够防止在存储器芯片的升压模块17A间授受的电流的干扰。

端子TVSS是从外部接收基准电压(例如，接地电压)VSS的端子。端子TDQ是从外部接收I/O信号DQ的端子。端子TSI是从外部接收外部控制信号的端子。端子TSI还是输出就绪/忙碌信号R/Bn的端子。

存储器芯片10_0～10_3所包括的端子TVPP例如通过接合线(或通孔或布线)50彼此连接。存储器芯片10_0～10_3中的每一个可以经由端子TVPP及接合线50授受由升压模块17A升压后的电压。

在图5所示的例子中，在存储器芯片内设置1个将端子TVPP与电荷泵CP0～CP3以及调节器RE1连接的布线，但也可以配置多个端子TVPP并设置分别将多个端子TVPP与电荷泵CP0～CP3以及调节器RE1连接的多个布线。例如，还可以如图6所示，设置经由开关电路S1a以及S2a将端子TVPPa与电荷泵CP0～CP3以及调节器RE1连接的布线。

如果使用将端子TVPP与电荷泵CP0～CP3以及调节器RE1之间连接的第一布线、和将端子TVPPa与电荷泵CP0～CP3以及调节器RE1之间连接的第二布线这2个布线，则能够降低端子TVPP以及TVPPa与调节器RE1之间的布线的电阻值。另外，由于具备前述的第一配线和第二配线，因此多个存储器芯片能够并行地辅助其他存储器芯片的升压动作，即多个存储器芯片能够与其他存储器芯片并行地供给电流。

图7是表示存储器芯片10_0～10_3各自所具备的升压模块17A的结构的电路图。升压模块17A具备电荷泵CP0～CP3、调节器RE1、开关电路S1、电阻分压电路RD、比较器CO1以及与非电路(以下称为NAND电路)ND1、ND2。电荷泵CP0～CP3中的每一个包括例如二极管D1、D2和D3、电容器C1和C2以及反相器IV1和IV2。此外，电阻分压电路RD具有电阻R1及R2。

图7所示的升压模块17A的电路连接如下。

控制信号CS被输入至NAND电路ND1的第一输入端子。时钟信号CLK被输入至NAND电路ND1的第二输入端子及NAND电路ND2的第一输入端子。

电荷泵CP0～CP3各自包含的二极管D1的输入端子被供给例如电源电压VDD。二极管D1的输出端子与二极管D2的输入端子以及电容器C1的第一电极连接。二极管D2的输出端子与二极管D3的输入端子以及电容器C2的第一电极连接。

NAND电路ND1的输出端子与电荷泵CP1～CP3各自所包含的反相器IV1的输入端子连接。反相器IV1的输出端子连接到电容器C1的第二电极及反相器IV2的输入端子。反相器IV2的输出端子与电容器C2的第二电极连接。NAND电路ND2的输出端子与电荷泵CP0所包含的反相器IV1的输入端子连接。该反相器IV1的输出端子与电容器C1的第二电极及反相器IV2的输入端子连接。

电荷泵CP0的输出端子(即，二极管D3的输出端子)与调节器RE1的输入端子以及电阻分压电路RD内的电阻R1的第一端子连接。各电荷泵CP1～CP3的输出端子(即，二极管D3的输出端子)经由开关电路S1而与调节器RE1的输入端子以及电阻分压电路RD内的电阻R1的第一端子连接。电荷泵CP0的输出端子还经由开关电路S1及S2而与端子TVPP连接。各电荷泵CP1～CP3的输出端子经由开关电路S2而与端子TVPP连接。

电阻分压电路RD内的电阻R1的第二端子与电阻R2的第一端子连接，电阻R2的第二端子与基准电压端连接。基准电压端被供给基准电压VSS。

电阻分压电路RD内的电阻R1与电阻R2间的节点与比较器CO1的负输入端子连接。比较器CO1的正输入端子被供给参考电压VREF。比较器CO1的输出端子与NAND电路ND1的第三输入端子及NAND电路ND2的第二输入端子连接。从比较器CO1输出的信号FLG被输入至NAND电路ND1的第三输入端子及NAND电路ND2的第二输入端子。

比较器CO1将被输入至负输入端子的升压电压与被输入至正输入端子的参考电压VREF进行比较，根据比较结果，输出“H(High)”电平或“L(Low)”电平作为信号FLG。例如，在升压电压低于参考电压VREF的情况下，比较器CO1输出“H”电平作为信号FLG。另一方面，在升压电压为参考电压VREF以上的情况下，比较器CO1输出“L”电平作为信号FLG。

若“H”电平作为信号FLG被输入至NAND电路ND1及ND2，则从NAND电路ND1及ND2将时钟信号CLK供给至电荷泵CP0～CP3。由此，电荷泵CP0～CP3开始将被供给的电源电压VDD升压的升压动作。之后，若升压电压成为参考电压VREF以上，则“L”电平作为信号FLG被输入至NAND电路ND1及ND2，则停止从NAND电路ND1及ND2向电荷泵CP0～CP3的时钟信号CLK的供给。由此，电荷泵CP0～CP3停止升压动作。

此外，信号CS是对从NAND电路ND1向电荷泵CP1～CP3的时钟信号CLK的输出进行控制的信号。若作为信号CS的“H”电平被输入至NAND电路ND1，则NAND电路ND1在信号FLG为“H”电平时，将时钟信号CLK供给至电荷泵CP1～CP3，另一方面，在信号FLG为“L”电平时，停止时钟信号CLK的供给。此外，若作为信号CS的“L”电平被输入至NAND电路ND1，则NAND电路ND1停止向电荷泵CP1～CP3的时钟信号CLK的供给。

调节器RE1调整由电荷泵CP0～CP3升压电压的电压值，并且输出电压VREAD。调节器RE1还调整从端子TVPP供给的高电源电压的电压值，输出电压VREAD。

在图7所示的例子中，示出了电荷泵CP0～CP3各自包含电容器和二极管的电路由2级构成的例子，但包含电容器和二极管的电路也可以由3级以上构成，包含电容器和二极管的电路的级数能够任意设定。

1.1.3半导体存储装置10的结构

接着，对第一实施方式的半导体存储装置10的结构的一例进行说明。

1.1.3.1存储单元阵列11的截面结构

图8是半导体存储装置10所具备的存储单元阵列11内的存储单元晶体管的剖视图。在图8中，将与半导体基板30面平行且相互正交的2个方向设为X方向及Y方向，将与包含这些X方向及Y方向在内的面(XY面)正交的方向设为Z方向。X方向对应于字线WL的延伸方向，Y方向对应于位线BL的延伸方向，Z方向对应于字线WL层叠的方向。另外，在图8中省略了导电层间的层间绝缘层。

如图8所示，存储单元阵列11包含设置于半导体基板30的上方的导电层31～34、存储柱MP以及接触插塞CV1。详细而言，在半导体基板30的上方设置有导电层31。导电层31形成为与半导体基板30的主面(或者XY面)平行的平板状。该导电层31作为源极线SL发挥功能。导电层31例如包含掺杂有杂质的多晶硅或钨(W)。

在导电层31上，沿着XZ面的多个狭缝SLT在Y方向上排列。导电层31上且相邻的狭缝SLT间的结构体(或层叠体)例如对应于1个串单元SU。

在导电层31上并且相邻的狭缝SLT间，从下层起依次设置有导电层32、多个导电层33、导电层34以及导电层35。这些导电层中在Z方向上相邻的导电层隔着层间绝缘膜层叠。导电层32～34分别形成为与XY面平行的平板状。导电层32作为选择栅极线SGS发挥功能。多个导电层33从下层起依次分别作为字线WL0～WL7发挥功能。导电层34作为选择栅极线SGD0发挥功能。导电层32～34例如包含钨(W)或多晶硅。

多个存储柱MP例如在X方向以及Y方向上以交错状排列。多个存储柱MP分别在狭缝SLT间的层叠体内沿Z方向延伸(或贯通)。各存储柱MP以从导电层34的上方到达导电层31的上表面的方式通过导电层34、33、32而设置。各存储柱MP作为1个NAND串NS发挥功能。

例如，存储柱MP具有阻挡绝缘层40、电荷蓄积层41、隧道绝缘层(也称为隧道绝缘膜)42和半导体层43。具体而言，在用于形成存储柱MP的存储器孔的内壁设置有阻挡绝缘层40。在阻挡绝缘层40的内壁设置有电荷蓄积层41。在电荷蓄积层41的内壁设置有隧道绝缘层42。进而，在隧道绝缘层42的内侧设置有半导体层43。此外，存储柱MP也可以是在半导体层43的内部设置有芯绝缘层的结构。

在这样的存储柱MP的结构中，存储柱MP与导电层32交叉的部分作为选择晶体管ST2发挥功能。存储柱MP与导电层33交叉的部分分别作为存储单元晶体管MT0～MT7发挥功能。进而，存储柱MP与导电层34交叉的部分作为选择晶体管ST1发挥功能。

半导体层43作为存储单元晶体管MT以及选择晶体管ST1、ST2的沟道层发挥功能。在半导体层43的内部形成NAND串NS的电流路径。

电荷蓄积层41具有蓄积在存储单元晶体管MT中从半导体层43注入的电荷的功能。电荷蓄积层41例如包含氮化硅膜。

隧道绝缘层42在从半导体层43向电荷蓄积层41注入电荷时、或者蓄积于电荷蓄积层41的电荷向半导体层43扩散时作为电位势垒发挥功能。隧道绝缘层42例如包含硅氧化膜。

阻挡绝缘层40防止蓄积在电荷蓄积层41中的电荷向导电层33(字线WL)扩散。阻挡绝缘层40例如包含铝氧化层、硅氧化层及氮化硅层。

在比存储柱MP的上表面靠上方的位置隔着层间绝缘膜而设置有多个导电层35。多个导电层35沿X方向排列。各导电层35是沿Y方向延伸的线状的布线层，作为位线BL发挥功能。各导电层35和与每个串单元SU对应的1个存储柱MP电连接。具体而言，在各串单元SU中，在各存储柱MP内的半导体层43上设置接触插塞CV1，在接触插塞CV1上设置1个导电层35。导电层35例如包含铝(Al)或钨(W)。接触插塞CV1包含导电层，例如钨(W)。

另外，字线WL及选择栅极线SGD及SGS的条数分别根据存储单元晶体管MT及选择晶体管ST1及ST2的个数而变更。

1.2存储系统以及半导体存储装置的动作

接着，对第一实施方式的存储系统1以及半导体存储装置10的动作进行说明。

若从存储器控制器20向半导体存储装置10发送读出指令，则在半导体存储装置10中执行读出动作。在半导体存储装置10中的读出动作中，对选择字线供给读出电压VCGRV，对非选择字线供给电压VREAD，从读出对象的存储单元读出数据。

以下，使用图9，对读出动作的概要进行说明。图9是在读出动作时施加于选择字线、非选择字线、选择栅极线SGD、SGS、及位线BL的电压的时序图。

在图9所示的时刻tr1，行解码器19对与所选择的串单元SU对应的选择栅极线SGD及选择栅极线SGS施加电压VSG。行解码器19对与非选择的串单元SU对应的选择栅极线SGD施加电压VSS。电压VSG是使与所选择的串单元SU对应的选择晶体管ST1及ST2成为导通状态的电压。由此，所选择的串单元SU的选择晶体管ST1及ST2成为导通状态，非选择的串单元SU的选择晶体管ST1成为截止状态。

进而，在时刻tr1，行解码器19对选择字线施加电压VCGRV，对非选择字线施加电压VREAD。电压VCGRV是根据读出数据而设定的电压。如上所述，电压VREAD是与存储单元晶体管MT的阈值电压无关地使存储单元晶体管MT成为导通状态的电压，VREAD＞VCGRV。例如，在读出对象的存储单元晶体管MT的阈值电压高于电压VCGRV的情况下，存储单元晶体管MT成为截止状态，在阈值电压为电压VCGRV以下的情况下，存储单元晶体管MT成为导通状态。

接着，在时刻tr2，读出放大器29将与读出对象的存储单元晶体管MT连接的位线BL的电位设定为电压VBL。电压VBL例如是比电压VCGRV低的电压(VCGRV＞VBL)。进而，读出放大器29将与非读出对象的存储单元晶体管MT连接的位线BL的电位设定为电压VSS。

之后，在时刻tr3，行解码器19对与选择字线、以及非选择字线、选择串单元以及非选择串单元对应的选择栅极线SGD、以及选择栅极线SGS施加电压VSS。另外，读出放大器29对位线BL施加电压VSS。

通过以上的动作，从与选择串单元的选择字线连接的存储单元晶体管MT向读出放大器29读出数据。

另外，图9是本实施方式的读出动作的时序图的一例。对字线WL、选择栅极线SGD、SGS、及位线BL的每一个施加的电压的大小关系并不一定与图9所示的电压的大小关系一致。

如上所述，在读出动作中，对选择字线施加读出电压VCGRV，对非选择字线施加电压VREAD。例如，1条字线对应于选择字线，数百条字线对应于非选择字线。这样，应升压至电压VREAD的非选择字线的条数与选择字线的条数相比非常多。因此，在读出动作时，向非选择字线供给的电流量与向选择字线供给的电流量相比非常大。

在读出动作中，在生成电压VREAD的情况下，例如有使用高电源电压生成电压VREAD的模式(以下，记为VPP模式)、和使用升压模块17A生成电压VREAD的模式(以下，记为共用升压模式)这2个动作模式。

通常，在高电源电压能够利用的情况下，选择VPP模式。在VPP模式下，在读出动作时，输入至端子TVPP的高电源电压被供给至调节器RE1，通过调节器RE1调整为电压VREAD。在选择了VPP模式的情况下，升压模块17A内的电荷泵CP0～CP3停止。

另外，在高电源电压无法利用的情况下，选择共用升压模式。在共用升压模式中，在读出动作时，由多个存储器芯片内的电荷泵升压后的电压被供给至调节器RE1，通过调节器RE1调整为电压VREAD。在选择了共用升压模式的情况下，切断来自端子TVPP的高电源电压的供给。

以下说明的动作是共用升压模式下的动作。

1.2.1一个存储器芯片中的升压模块17A的动作

以下，对半导体存储装置10的1个存储器芯片的升压模块17A的动作进行说明。图10是表示存储器芯片的升压模块17A内的电荷泵CP0～CP3的动作的时序图。

在时刻t0，在控制信号CS为“L”电平的情况下，电荷泵CP0～CP3处于动作停止状态。

接着，在时刻t1，若控制信号CS从“L”电平转变为“H”电平，则电荷泵CP0～CP3开始动作。电荷泵CP0～CP3分别对电源电压VDD进行升压，并将升压后的电压向调节器RE1输出。调节器RE1对从电荷泵CP0～CP3供给的升压电压的电压值进行调整并输出调整后的电压。之后，从调节器RE1向非选择字线供给的电压在时刻t2上升至电压VREAD。

在时刻t2，若从调节器RE1输出的电压达到电压VREAD，则控制信号CS从“H”电平转变为“L”电平。若控制信号CS转变为“L”电平，则电荷泵CP1～CP3停止动作，仅电荷泵CP0继续操作。由此，从调节器RE1向非选择字线供给的电压保持电压VREAD不变。之后，在时刻t3，若读出动作结束，则电荷泵CP0停止动作。

对上述的1个存储器芯片内的电荷泵CP0～CP3中的升压动作进行总结如下。如图10所示，在时刻t1-t2的期间，电荷泵CP0～CP3进行动作，从电荷泵CP0～CP3向调节器RE1供给升压电压。在时刻t2，若非选择字线的电压达到电压VREAD，则控制信号CS从“H”电平转变为“L”电平。由此，电荷泵CP1～CP3停止动作，电荷泵CP0保持原样继续动作。这样，通过使电荷泵CP1～CP3停止，仅从电荷泵CP0向调节器RE1供给升压电压，从而防止从调节器RE1输出的电压VREAD发生变动，或者防止电压VREAD变得不稳定。即，通过使电荷泵CP1～CP3停止，并从1个电荷泵CP0向调节器RE1供给升压电压，由此升压电压中包含的脉动电压降低。由此，能够抑制来自电荷泵的升压电压中包含的脉动电压对从调节器RE1输出的电压VREAD产生影响。

另外，在时刻t2-t3的期间，电荷泵CP1～CP3停止动作。因此，能够使这些电荷泵CP1～CP3动作，通过从电荷泵CP1～CP3供给的电流，能够辅助其他存储器芯片中的非选择字线的电压VREAD的升压。即，通过存储器芯片的电荷泵CP1～CP3，能够辅助其他存储器芯片的升压模块17A中的升压动作。

1.2.2多个存储器芯片中的升压模块17A的动作

接着，对半导体存储装置10的存储器芯片10_0～10_3的升压模块17A_0～17A_3的动作进行说明。各存储器芯片的升压模块17A能够进行升压动作，并且能够辅助其他存储器芯片的升压模块中的升压动作。即，能够在存储器芯片10_0～10_3的升压模块17A_0～17A_3间相互地对将非选择字线升压至电压VREAD的动作进行辅助。

以下，作为一例，对在存储器芯片10_0与存储器芯片10_1之间对升压模块17A中的升压动作进行辅助的动作进行说明，但在其他的存储器芯片间对升压动作进行辅助的动作也相同。以下，将某个存储器芯片的升压模块对其他存储器芯片的升压模块中的升压动作进行辅助的动作称为辅助动作。

图11是表示存储器芯片10_0及10_1的升压模块17A_0及17A_1中的电荷泵CP0～CP3的动作的时序图。图12是表示图11所示的辅助期间t11-t12中的电荷泵CP0～CP3的动作的图。图13是表示图11所示的辅助期间t13-t14中的电荷泵CP0～CP3的动作的图。

图11表示在时刻t10-t16期间在存储器芯片10_0中执行读出动作(1)，且在时刻t12-t18期间在存储器芯片10_1中执行读出动作(2)的情形。

首先，在时刻t10，在存储器芯片10_0中读出动作(1)开始。

若读出动作(1)开始，则在时刻t11-t12，存储器芯片10_0内的电荷泵CP0～CP3执行升压动作。与之并行地，在时刻t11-t12，存储器芯片10_1内的电荷泵CP1～CP3执行辅助动作。该存储器芯片10_1的辅助动作对由存储器芯片10_0内的电荷泵CP0～CP3进行的升压动作进行辅助。即，如图12所示，通过该辅助动作，从存储器芯片10_1内的电荷泵CP1～CP3向存储器芯片10_0内的升压模块17A_0供给电流。

具体而言，存储器芯片10_0内的电荷泵CP0～CP3以及存储器芯片10_1内的电荷泵CP1～CP3被设定为工作状态，存储器芯片10_1内的电荷泵CP0被设定为停止状态。进而，存储器芯片10_0内的开关电路S1及S2被设定为连接状态，存储器芯片10_1内的开关电路S2被设定为连接状态，开关电路S1被设定为非连接状态。由此，从存储器芯片10_0内的电荷泵CP0～CP3及存储器芯片10_1内的电荷泵CP1～CP3向存储器芯片10_0内的调节器RE1供给电流。

通过该电流供给，存储器芯片10_0内的升压模块17A_0对将非选择字线升压至电压VREAD的动作进行辅助。通过存储器芯片10_0内的电荷泵CP0～CP3的升压动作和存储器芯片10_1内的电荷泵CP1～CP3的辅助动作，存储器芯片10_0内的非选择字线被迅速升压为电压VREAD。

之后，若存储器芯片10_0内的非选择字线的电压达到电压VREAD，则在时刻t12，存储器芯片10_0内的电荷泵CP1～CP3的升压动作停止，伴随于此，存储器芯片10_1内的电荷泵CP1～CP3的辅助动作停止。为了将存储器芯片10_0内的非选择字线的电压保持为电压VREAD，存储器芯片10_0内的电荷泵CP0的升压动作不停止而继续。将为了将该非选择字线保持为电压VREAD而继续的升压动作称为保持动作。

详细而言，存储器芯片10_0内的电荷泵CP0被设定为工作状态，存储器芯片10_0内的电荷泵CP1～CP3以及存储器芯片10_1内的电荷泵CP0～CP3被设定为停止状态。进而，存储器芯片10_0内及存储器芯片10_1内的开关电路S1及S2被设定为非连接状态。由此，从存储器芯片10_0内的电荷泵CP0向存储器芯片10_0内的调节器RE1供给电流。

之后，在时刻t12以后，存储器芯片10_0中的读出动作(1)也继续进行。

接着，在时刻t12，在存储器芯片10_1中读出动作(2)开始。

若读出动作(2)开始，则在时刻t13-t14，存储器芯片10_1内的电荷泵CP0～CP3执行升压动作。与此并行地，在时刻t13-t14，存储器芯片10_0内的电荷泵CP1～CP3执行辅助动作。该存储器芯片10_0的辅助动作对由存储器芯片10_1内的电荷泵CP0～CP3进行的升压动作进行辅助。即，如图13所示，通过该辅助动作，从存储器芯片10_0内的电荷泵CP1～CP3向存储器芯片10_1内的升压模块17A_1供给电流。

详细而言，存储器芯片10_1内及存储器芯片10_0内的电荷泵CP0～CP3被设定为工作状态。进而，存储器芯片10_1内的开关电路S1及S2被设定为连接状态，存储器芯片10_0内的开关电路S2被设定为连接状态，开关电路S1被设定为非连接状态。由此，从存储器芯片10_1内的电荷泵CP0～CP3以及存储器芯片10_0内的电荷泵CP1～CP3向存储器芯片10_1内的调节器RE1供给电流。另外，从存储器芯片10_0内的电荷泵CP0向存储器芯片10_0内的调节器RE1供给电流。

通过该电流供给，存储器芯片10_1内的升压模块17A_1对将非选择字线升压至电压VREAD的动作进行辅助。通过存储器芯片10_1内的电荷泵CP0～CP3的升压动作和存储器芯片10_0内的电荷泵CP1～CP3的辅助动作，存储器芯片10_1内的非选择字线被迅速升压为电压VREAD。

之后，若存储器芯片10_1内的非选择字线的电压达到电压VREAD，则在时刻t14，存储器芯片10_1内的电荷泵CP1～CP3的升压动作停止，伴随于此，存储器芯片10_0内的电荷泵CP1～CP3的辅助动作停止。为了将存储器芯片10_1内的非选择字线的电压保持为电压VREAD，存储器芯片10_1内的电荷泵CP0的升压动作不停止而继续。

详细而言，存储器芯片10_1内及存储器芯片10_0内的电荷泵CP0被设定为工作状态，存储器芯片10_1内及存储器芯片10_0内的电荷泵CP1～CP3被设定为停止状态。进而，存储器芯片10_1内及存储器芯片10_0内的开关电路S1及S2被设定为非连接状态。由此，从存储器芯片10_1内的电荷泵CP0向存储器芯片10_1内的调节器RE1供给电流。进而，从存储器芯片10_0内的电荷泵CP0向存储器芯片10_0内的调节器RE1供给电流。

之后，在时刻t14以后，存储器芯片10_1中的读出动作(2)也继续进行。

之后，在时刻t15，存储器芯片10_0内的电荷泵CP0的保持动作停止。进而，在时刻t16，存储器芯片10_0中的读出动作(1)结束。

之后，在时刻t17，存储器芯片10_1内的电荷泵CP0的保持动作停止。进而，在时刻t18，存储器芯片10_1中的读出动作(2)结束。

在上述的读出动作(1)及(2)中，防止由辅助动作产生的电流进入到存储器芯片10_2及10_3，因此存储器芯片10_2及10_3内的开关电路S2被设定为非连接状态。

另外，在图11所示的动作中，在时刻t11-t12，存储器芯片10_0内的电荷泵CP0～CP3执行升压动作，且存储器芯片10_1内的电荷泵CP1～CP3执行了辅助动作，但存储器芯片10_1内的电荷泵CP0不执行辅助动作。

因此，作为变形例，如图14所示，在时刻t11-t12，除了存储器芯片10_1内的电荷泵CP1～CP3的辅助动作以外，存储器芯片10_1内的电荷泵CP0也执行辅助动作。进而，在时刻t17-t19也同样地，如果存储器芯片10_1内的电荷泵CP0结束保持动作，则存储器芯片10_1内的电荷泵CP0执行辅助动作。

在该变形例中的存储器芯片中，在电荷泵CP0与开关电路S1之间的节点与调节器RE1之间设置开关电路S3(未图示)。通过设置该开关电路S3，能够对从电荷泵CP0向调节器RE1供给电流的情况与从电荷泵CP0经由开关电路S1以及S2向端子TVPP供给电流的情况进行切换。

根据该变形例，与图11所示的例子相比，能够将存储器芯片10_0内的非选择字线迅速地升压至电压VREAD。

另外，多个存储器芯片的升压模块也能够对其他1个存储器芯片的升压模块中的升压动作进行辅助。例如，存储器芯片10_1及10_2的升压模块17A_1及17A_2也可以对存储器芯片10_0的升压模块17A_0中的升压动作进行辅助。

图15是表示存储器芯片10_0、10_1及10_2的升压模块17A_0、17A_1及17A_2内的电荷泵CP0～CP3的动作的时序图。图16是表示图15所示的辅助期间t11a-t12a中的电荷泵CP0～CP3的动作的图。图17是表示图15所示的辅助期间t13a-t14a中的电荷泵CP0～CP3的动作的图。

图15表示在时刻t10a-t16a期间在存储器芯片10_0中执行读出动作(1)，且在时刻t12a-t18a期间在存储器芯片10_1中执行读出动作(2)的情形。

首先，在时刻t10a，在存储器芯片10_0中读出动作(1)开始。

若读出动作(1)开始，则在时刻t11a-t12a，存储器芯片10_0内的电荷泵CP0～CP3执行升压动作。与之并行地，在时刻t11a-t12a，存储器芯片10_1内的电荷泵CP1～CP3以及存储器芯片10_2内的电荷泵CP1～CP3执行辅助动作。即，如图16所示，通过该辅助动作，从存储器芯片10_1及10_2内的电荷泵CP1～CP3向存储器芯片10_0内的升压模块17A_0供给电流。

详细而言，存储器芯片10_0内的电荷泵CP0～CP3以及存储器芯片10_1以及10_2内的电荷泵CP1～CP3被设定为工作状态，存储器芯片10_1以及10_2内的电荷泵CP0被设定为停止状态。进而，存储器芯片10_0内的开关电路S1以及S2被设定为连接状态，存储器芯片10_1以及10_2内的开关电路S2被设定为连接状态，开关电路S1被为非连接状态。由此，从存储器芯片10_0内的电荷泵CP0～CP3及存储器芯片10_1及10_2内的电荷泵CP1～CP3向存储器芯片10_0内的调节器RE1供给电流。

通过该电流供给，存储器芯片10_0内的升压模块17A_0对将非选择字线升压至电压VREAD的动作进行辅助。通过存储器芯片10_0内的电荷泵CP0～CP3的升压动作和存储器芯片10_1及10_2内的电荷泵CP1～CP3的辅助动作，存储器芯片10_0内的非选择字线被迅速升压至电压VREAD。

之后，若存储器芯片10_0内的非选择字线的电压达到电压VREAD，则在时刻t12a，存储器芯片10_0内的电荷泵CP1～CP3的升压动作停止，与此同时，存储器芯片10_1及10_2内的电荷泵CP1～CP3的辅助动作停止。为了将存储器芯片10_0内的非选择字线的电压保持为电压VREAD，存储器芯片10_0内的电荷泵CP0的升压动作不停止而继续。将为了将该非选择字线保持为电压VREAD而继续的升压动作称为保持动作。

详细而言，存储器芯片10_0内的电荷泵CP0被设定为工作状态，存储器芯片10_0内的电荷泵CP1～CP3以及存储器芯片10_1以及10_2内的电荷泵CP0～CP3被设定为停止状态。进而，将存储器芯片10_0、10_1以及10_2内的开关电路S1以及S2设定为非连接状态。由此，仅从存储器芯片10_0内的电荷泵CP0向存储器芯片10_0内的调节器RE1供给电流。

之后，在时刻t12a以后，存储器芯片10_0中的读出动作(1)也继续进行。

接着，在时刻t12a，在存储器芯片10_1中读出动作(2)开始。

若读出动作(2)开始，则在时刻t13a-t14a，存储器芯片10_1内的电荷泵CP0～CP3执行升压动作。与之并行地，在时刻t13a-t14a，存储器芯片10_0及10_2内的电荷泵CP1～CP3执行辅助动作。即，如图17所示，通过该辅助动作，从存储器芯片10_0及10_2内的电荷泵CP1～CP3向存储器芯片10_1内的升压模块17A_1供给电流。

详细而言，存储器芯片10_0及10_1内的电荷泵CP0～CP3被设定为工作状态。存储器芯片10_2内的电荷泵CP1～CP3被设定为工作状态，并且存储器芯片10_2中的电荷泵CP0被设定为停止状态。进而，存储器芯片10_1内的开关电路S1及S2被设定为连接状态，存储器芯片10_0及10_2内的开关电路S2被设定为连接状态，开关电路S1被设定为非连接状态。由此，从存储器芯片10_1内的电荷泵CP0～CP3及存储器芯片10_0及10_2内的电荷泵CP1～CP3向存储器芯片10_1内的调节器RE1供给电流。另外，从存储器芯片10_0内的电荷泵CP0向存储器芯片10_0内的调节器RE1供给电流。

通过该电流供给，存储器芯片10_1内的升压模块17A_1对将非选择字线升压至电压VREAD的动作进行辅助。通过存储器芯片10_1内的电荷泵CP0～CP3的升压动作和存储器芯片10_0及10_2内的电荷泵CP1～CP3的辅助动作，存储器芯片10_1内的非选择字线被迅速升压至电压VREAD。

之后，若存储器芯片10_1内的非选择字线的电压达到电压VREAD，则在时刻t14a，存储器芯片10_1内的电荷泵CP1～CP3的升压动作停止，伴随于此，存储器芯片10_0及10_2内的电荷泵CP1～CP3的辅助动作停止。为了将存储器芯片10_1内的非选择字线的电压保持为电压VREAD，存储器芯片10_1内的电荷泵CP0的升压动作不停止而继续。

详细而言，存储器芯片10_0及10_1内的电荷泵CP0被设定为工作状态，存储器芯片10_0及10_1内的电荷泵CP1～CP3被设定为停止状态。存储器芯片10_2内的电荷泵CP0～CP3被设定为停止状态。进而，存储器芯片10_0、10_1以及10_2内的开关电路S1以及S2被设定为非连接状态。由此，仅从存储器芯片10_1内的电荷泵CP0向存储器芯片10_1内的调节器RE1供给电流。进而，仅从存储器芯片10_0内的电荷泵CP0向存储器芯片10_0内的调节器RE1供给电流。

之后，在时刻t14a以后，存储器芯片10_1中的读出动作(2)也继续进行。

之后，在时刻t15a，存储器芯片10_0内的电荷泵CP0的保持动作停止。进而，在时刻t16a，存储器芯片10_0中的读出动作(1)结束。

之后，在时刻t17a，存储器芯片10_1内的电荷泵CP0的保持动作停止。进而，在时刻t18a，存储器芯片10_1中的读出动作(2)结束。

在上述的读出动作(1)及(2)中，防止由辅助动作产生的电流进入到存储器芯片10_3，因此存储器芯片10_3内的开关电路S2被设定为非连接状态。

此外，在图15所示的动作中，在时刻t11a-t12a，存储器芯片10_1以及10_2内的电荷泵CP0不执行辅助动作，但这些存储器芯片10_1以及10_2内的电荷泵CP0也可以执行辅助动作。同样地，在时刻t13a-t14a，存储器芯片10_2内的电荷泵CP0也可以执行辅助动作。

1.2.3由存储器控制器20进行的升压模块17A的控制

接着，对通过存储器控制器20控制存储器芯片的升压模块17A的例子进行说明。存储器控制器20在读出动作时或写入动作时，控制存储器芯片10_0～10_3的升压模块17A_0～17A_3。

1.2.3.1读出动作时的辅助动作控制(1)

存储器控制器20在读出动作时对存储器芯片10_0～10_3的升压模块17A_0～17A_3进行控制。存储器控制器20确认存储器芯片10_0～10_3的状态，并且基于确认出的状态来控制升压模块17A_0～17A_3的升压动作及辅助动作。

图18是表示存储器控制器20与存储器芯片10_0～10_3间的信号的授受的图。图19是表示从存储器控制器20输出的信号和存储器芯片10_0～10_3中的动作的时序图。

如图18所示，存储器控制器20使用I/O信号DQ，将控制半导体存储装置10的信号、例如各种命令、地址及数据等发送至半导体存储装置10。另外，存储器控制器20使用I/O信号DQ从半导体存储装置10接收数据等。

存储器控制器20还利用从存储器芯片10_0～10_3输出的就绪/忙碌信号R/Bn，确认存储器芯片10_0～10_3是就绪状态还是忙碌状态。在图19中，在来自存储器芯片10_0～10_3的每一个的信号为R时，表示为就绪状态，在来自存储器芯片10_0～10_3的每一个的信号为Bn时，表示为忙碌状态。

在图19所示的例子中，在存储器芯片10_0中进行读出动作(A)，接着，在存储器芯片10_2中进行读出动作(B)，进而在存储器芯片10_1中进行读出动作(C)。

以下，对由存储器控制器20进行的升压模块17A_0～17A_3的升压动作及辅助动作的控制进行说明。

首先，如图19的(a)所示，存储器控制器20向存储器芯片10_0发送令其进行读出动作的读取命令及地址。

接着，如图19的(b)所示，存储器控制器20向除了存储器芯片10_0以外的存储器芯片10_1～10_3发送确认存储器芯片10_1～10_3的状态的读取状态命令。

接着，如图19(c)所示，存储器控制器20基于从存储器芯片10_1～10_3返回的状态，向能够进行辅助动作的存储器芯片发送令其进行辅助动作的命令。例如，在此，存储器控制器20根据从存储器芯片10_1返回的状态，确认存储器芯片10_1是能够进行辅助动作的存储器芯片。然后，存储器控制器20向存储器芯片10_1发送令其进行辅助动作的辅助请求命令。

具体详细而言，存储器控制器20根据从存储器芯片10_1～10_3返回的状态，在存储器芯片10_0进行升压动作的期间，确认存储器芯片10_1～10_3是否正在执行升压动作(包括保持动作)或者辅助动作。存储器控制器20例如当在存储器芯片10_0进行升压动作的期间确认了存储器芯片10_1不是正在执行升压动作或者辅助动作的情况下，视为能够进行基于存储器芯片10_1的辅助动作，向存储器芯片10_1发送令其进行辅助动作的辅助请求命令。

更具体而言，存储器控制器20确认对存储器芯片10_1～10_3的定序器16所具有的序列进行管理的定时器的状态。在此，计时器包括表示升压模块17A_1～17A_3是否在当前以后执行升压动作及辅助动作的信息。存储器控制器20基于计时器检查在存储器芯片10_0执行升压动作的期间中存储器芯片10_1～10_3的升压模块17A_1～17A_3是否能够动作。例如，在确认了存储器芯片10_1的升压模块17A_1能够动作的情况下，存储器控制器20向存储器芯片10_1发送令其进行辅助动作的辅助请求命令。

另外，通过以下方法也能够确认存储器芯片10_1～10_3的升压模块17A_1～17A_3的状态。有时存储器芯片10_1～10_3的升压模块17A_1～17A_3分别具有表示各自的动作状况(包括动作结束时刻)的定时器。在该情况下，存储器控制器20确认升压模块17A_1～17A_3所具有的计时器。并且，在基于计时器所示的动作状况而确认了例如存储器芯片10_1的升压模块17A_1能够动作的情况下，存储器控制器20向存储器芯片10_1发送令其进行辅助动作的辅助请求命令。或者，在基于计时器所示的动作状况而确认了存储器芯片10_1的升压模块17A_1能够在经过规定时间后进行动作的情况下，存储器控制器20向存储器芯片10_1发送在规定时间后令其进行辅助动作的辅助请求命令。

另外，通过以下那样的其他方法也能够确认存储器芯片10_1～10_3的升压模块17A_1～17A_3的状态。存储器控制器20管理存储器芯片10_1～10_3的升压模块17A_1～17A_3的状态。图20是表示在读出动作时存储器控制器20所具有的计时器的状态的图。例如，读出动作被分为R0～R9的区域。在此，将区域R2、R3定义为升压动作期间。在执行辅助动作的存储器芯片中，对区域R1、R2、R3分别分配辅助动作的区域A1、A2、A3。实际上，如箭头所示，进行辅助动作的是区域A2、A3。另外，区域A1是为了识别是为了辅助动作而分配的存储器芯片这一情况而被附加的。

在图20中，例如，在时间ts向存储器芯片10_0发出读取命令。在发出读取命令的时刻ts，在存储器芯片10_1、10_2中分别附加有区域R1、区域A1。

例如，设为，在存储器芯片处于区域R1、R2以及区域A1、A2的状态的情况下，该存储器芯片在升压动作期间(区域R2、R3)中无法进行辅助动作。

在此，判断为存储器芯片10_3能够对于存储器芯片10_0的升压动作进行辅助动作，在下一时钟对存储器芯片10_3分配区域A1。另外，对存储器芯片10_0分配区域R1。

接着，在下一时钟，对存储器芯片10_0分配区域R2、R3，执行升压动作。此时，对存储器芯片10_3分配区域A2、A3，执行辅助动作。

对存储器芯片分配了区域A1、A2、A3的期间是该存储器芯片无法接收命令的期间，成为待机状态。

另外，虽未图示，但例如在存储器芯片10_0被分配了区域R5的定时，存储器芯片10_2执行读取的情况下，由于存储器芯片10_3为空闲状态、存储器芯片10_2在2时钟后为区域R7、且存储器芯片10_1为区域R8，因此判断为存储器芯片10_2的升压动作能够执行，而存储器芯片10_0、10_1以及10_3的辅助动作能够进行。

接着，返回图19继续进行说明。之后，存储器芯片10_0的升压模块17A_0内的电荷泵CP0～CP3进行生成电压VREAD的升压动作。与之并行地，存储器芯片10_1的升压模块17A_1内的电荷泵CP1～CP3进行辅助存储器芯片10_0的升压模块17A_0中的升压动作的辅助动作。然后，若存储器芯片10_0内的非选择字线达到电压VREAD，则在存储器芯片10_0中从读出对象的存储单元晶体管MT读出数据。

接着，如图19的(d)所示，存储器控制器20向存储器芯片10_2发送令其进行读出动作的读取命令及地址。

接着，如图19的(e)所示，存储器控制器20向除了存储器芯片10_2之外的存储器芯片10_3、10_0、10_1发送确认存储器芯片10_3、10_0、10_1的状态的读取状态命令。

接着，如图19的(f)所示，存储器控制器20向存储器芯片10_1发送令其进行读出动作的读取命令及地址。

接着，如图19的(g)所示，存储器控制器20向除了存储器芯片10_1以外的存储器芯片10_2、10_3、10_0发送确认存储器芯片10_2、10_3、10_0的状态的读取状态命令。

接着，如图19的(h)所示，存储器控制器20基于从存储器芯片10_3、10_0、10_1返回的状态，向能够进行辅助动作的存储器芯片发送令其进行辅助动作的命令。例如，在此，存储器控制器20根据从存储器芯片10_3返回的状态，确认存储器芯片10_3是能够进行辅助动作的存储器芯片这一情况。然后，存储器控制器20向存储器芯片10_3发送令其进行辅助动作的辅助请求命令。

之后，存储器芯片10_2的升压模块17A_2内的电荷泵CP0～CP3进行生成电压VREAD的升压动作。与之并行地，存储器芯片10_3的升压模块17A_3内的电荷泵CP1～CP3进行辅助存储器芯片10_2的升压模块17A_2中的升压动作的辅助动作。之后，若存储器芯片10_2内的非选择字线达到电压VREAD，则在存储器芯片10_2中从读出对象的存储单元晶体管MT读出数据。

接着，如图19的(i)所示，存储器控制器20基于从存储器芯片10_2、10_3、10_0返回的状态，向能够进行辅助动作的存储器芯片发送令其进行辅助动作的命令。例如，在此，存储器控制器20根据从存储器芯片10_2、10_3、10_0返回的状态，确认存储器芯片10_0处于停止进行升压动作或者辅助动作中、且存储器芯片10_2、10_3分别正在执行升压动作以及辅助动作这一情况。并且，存储器控制器20判定为存储器芯片10_0能够进行辅助动作但存储器芯片10_2、10_3无法进行辅助动作，并仅对存储器芯片10_0发送令其进行辅助动作的辅助请求命令。

之后，存储器芯片10_1的升压模块17A_1内的电荷泵CP0～CP3进行生成电压VREAD的升压动作。与之并行地，存储器芯片10_0的升压模块17A_0内的电荷泵CP1～CP3进行辅助存储器芯片10_1的升压模块17A_1中的升压动作的辅助动作。之后，若存储器芯片10_1内的非选择字线达到电压VREAD，则在存储器芯片10_1中从读出对象的存储单元读出数据。

1.2.3.2读出动作时的辅助动作控制(2)

存储器控制器20始终或每隔一定时间管理存储器芯片10_0～10_3的状态。存储器控制器20例如将设定特征命令发送至存储器芯片10_0～10_3，执行该辅助动作控制(2)。存储器控制器20掌握存储器芯片10_0～10_3的状态。状态是包括存储器芯片10_0～10_3的升压模块17A_0～17A_3当前是否正在执行升压动作及辅助动作以及它们的升压动作及辅助动作的执行预定在内的动作信息。存储器控制器20中的存储器22存储由存储器控制器20管理的存储器芯片10_0～10_3的状态。存储器控制器20基于存储在存储器22中的状态、即存储器芯片10_0～10_3中的升压动作及辅助动作的操作信息来控制升压模块17A_0～17A_3的升压动作及辅助动作。

在该辅助动作控制(2)中，由于存储器控制器20始终知道存储器芯片10_0～10_3的状态，因此不需要在每当发送读取命令时，将用于确认存储器芯片10_0～10_3的状态的命令发送至存储器芯片10_0～10_3。用于确认状态的命令以外的其他输入信号以及升压模块17A_0～17A_3的升压动作以及辅助动作与上述的辅助动作控制(1)相同。

图21是表示从存储器控制器20输出的信号和存储器芯片10_0～10_3中的动作的时序图。

在图21所示的例子中，在存储器芯片10_0中进行读出动作(A)，接着，在存储器芯片10_2中进行读出动作(B)，进而在存储器芯片10_1中进行读出动作(C)。

以下，对由存储器控制器20进行的升压模块17A_0～17A_3的升压动作及辅助动作的控制进行说明。

首先，如图21的(a0)所示，存储器控制器20向存储器芯片10_0～10_3发送令其进行辅助动作控制(2)的执行的设定特征命令。若接收到设定特征命令，则存储器芯片10_0～10_3中的每一个将状态每隔一定时间发送至存储器控制器20。因此，存储器控制器20掌握存储器芯片10_0～10_3的状态。如上所述，状态是与存储器芯片10_0～10_3的升压模块17A_0～17A_3的升压动作及辅助动作有关的操作信息。

接着，如图21的(a)所示，存储器控制器20向存储器芯片10_0发送令其进行读出动作的读取命令及地址。

接着，如图21的(c)所示，存储器控制器20基于存储器22中存储的状态，向能够进行辅助动作的存储器芯片发送令其进行辅助动作的命令。例如，在此，存储器控制器20根据存储器22中存储的状态，确认存储器芯片10_1是能够进行辅助动作的存储器芯片。然后，存储器控制器20向存储器芯片10_1发送令其进行辅助动作的辅助请求命令。

之后，存储器芯片10_0的升压模块17A_0内的电荷泵CP0～CP3进行生成电压VREAD的升压动作。与之并行地，存储器芯片10_1的升压模块17A_1内的电荷泵CP1～CP3进行辅助存储器芯片10_0的升压模块17A_0中的升压动作的辅助动作。之后，若存储器芯片10_0内的非选择字线达到电压VREAD，则在存储器芯片10_0中从读出对象的存储单元读出数据。

接着，如图21的(d)所示，存储器控制器20向存储器芯片10_2发送令其进行读出动作的读取命令及地址。

接着，如图21的(f)所示，存储器控制器20向存储器芯片10_1发送令其进行读出动作的读取命令及地址。

接着，如图21的(h)所示，存储器控制器20基于存储器22中存储的状态，向能够进行辅助动作的存储器芯片发送令其进行辅助动作的命令。例如，在此，存储器控制器20根据存储器22中存储的状态，确认存储器芯片10_3是能够进行辅助动作的存储器芯片。然后，存储器控制器20向存储器芯片10_3发送令其进行辅助动作的辅助请求命令。

之后，存储器芯片10_2的升压模块17A_2内的电荷泵CP0～CP3进行生成电压VREAD的升压动作。与之并行地，存储器芯片10_3的升压模块17A_3内的电荷泵CP1～CP3进行辅助存储器芯片10_2的升压模块17A_2中的升压动作的辅助动作。之后，若存储器芯片10_2内的非选择字线达到电压VREAD，则在存储器芯片10_2中从读出对象的存储单元读出数据。

接着，如图21的(i)所示，存储器控制器20基于存储器22中存储的状态，向能够进行辅助动作的存储器芯片发送令其进行辅助动作的命令。例如，在此，存储器控制器20根据存储器22中存储的状态，确认存储器芯片10_0是能够进行辅助动作的存储器芯片。然后，存储器控制器20向存储器芯片10_0发送令其进行辅助动作的辅助请求命令。

之后，存储器芯片10_1的升压模块17A_1内的电荷泵CP0～CP3进行生成电压VREAD的升压动作。与之并行地，存储器芯片10_0的升压模块17A_0内的电荷泵CP1～CP3进行辅助存储器芯片10_1的升压模块17A_1中的升压动作的辅助动作。之后，若存储器芯片10_1内的非选择字线达到电压VREAD，则在存储器芯片10_1中从读出对象的存储单元读出数据。

1.2.3.3写入动作时的辅助动作控制

写入动作包含编程动作和编程验证动作。编程动作是通过对存储单元晶体管MT的栅极电极施加写入电压VPGM，由此向存储单元晶体管MT的电荷蓄积层41注入电荷，而使存储单元晶体管的阈值电压上升的动作。在编程动作中，例如对选择字线施加写入电压VPGM，对非选择字线施加电压VPASS。

编程验证动作是用于验证通过施加写入电压而产生的存储单元晶体管MT的阈值电压是否达到了目标电压的读出动作。在编程验证动作中，例如对选择字线施加编程验证电压VPV，对非选择字线施加电压VREAD。

在写入动作中，将编程动作和编程验证动作设为1个写入循环(loop)，重复写入循环直至通过了编程验证动作的验证。详细而言，在编程动作后的编程验证动作的验证中，在存储单元晶体管的阈值电压未达到规定的阈值电压、即验证失败的情况下，写入电压VPGM增加一定电压ΔV而再次执行编程动作，进而执行编程验证动作。然后，重复写入循环，直到通过验证为止。

使用图22，对包含编程动作及编程验证动作在内的写入动作的概要进行说明。图22是在写入动作时对选择字线、非选择字线、选择栅极线SGD、SGS、及位线BL施加的电压的时序图。

首先，执行编程动作。

在时刻tw1，读出放大器29对与非写入对象(或者禁止写入、非选择)的存储单元晶体管MT连接的位线BL施加电压VDDSA。另外，读出放大器29对与写入对象(或选择)的存储单元晶体管MT连接的位线BL供给电压VSS。电压VDDSA是在对所选择的选择栅极线SGD施加电压VSGD时、选择晶体管ST1成为截止状态的电压。

接着，在时刻tw2，行解码器19对所选择的选择栅极线SGD施加电压VSGD，并且对非选择的选择栅极线SGD供给电压VSS。电压VSGD是比电压VSS高的电压。

接着，在时刻tw13，行解码器19对选择字线及非选择字线施加电压VPASS。

接着，在时刻tw4，行解码器19对选择字线施加写入电压VPGM(例如，14～20V)。写入电压VPGM是用于向写入对象的存储单元晶体管MT的电荷蓄积层41注入电子的电压。写入电压VPGM高于电压VPASS。通过该写入电压VPGM的施加，向与选择字线连接的写入对象的存储单元晶体管MT的电荷蓄积层41注入电子，进行写入。另外，在选择字线的非写入对象的存储单元晶体管MT中，存储单元晶体管的沟道电位被升压，即沟道电位上升，电荷几乎不被注入到电荷蓄积层41。

接着，在时刻tw5，行解码器19使施加于选择字线的电压从写入电压VPGM降低至电压VPASS。

之后，在时刻tw6，对选择字线、非选择字线、选择栅极线SGD、SGS、及位线BL供给电压VSS。通过以上，编程动作结束。

接着，执行编程验证动作。

在时刻tw7，行解码器19对所选择的选择栅极线SGD及选择栅极线SGS施加电压VSG。行解码器19对非选择的选择栅极线SGD施加电压VSS。电压VSG是使与所选择的串单元SU对应的选择晶体管ST1及ST2成为导通状态的电压。由此，所选择的串单元SU的选择晶体管ST1及ST2成为导通状态，非选择的串单元SU的选择晶体管ST1成为截止状态。

进而，在时刻tw7，行解码器19对选择字线施加验证电压VPV，对非选择字线施加电压VREAD。验证电压VPV是根据写入数据而设定的电压。如上所述，电压VREAD是与存储单元晶体管MT的阈值电压无关地使存储单元晶体管MT成为导通状态的电压，VREAD＞VPV。例如，在写入对象的存储单元晶体管MT的阈值电压高于电压VPV的情况下，存储单元晶体管MT成为截止状态，在阈值电压为电压VPV以下的情况下，存储单元晶体管MT成为导通状态。

接着，在时刻tw8，读出放大器29将与写入对象的存储单元晶体管MT连接的位线BL的电位设定为电压VBL。电压VBL例如是比电压VPV低的电压(VPV＞VBL)。进而，读出放大器29将与非写入对象的存储单元晶体管MT连接的位线BL的电位设定为电压VSS。

之后，在时刻tw9，行解码器19对选择字线、非选择字线、选择栅极线SGD及选择栅极线SGS施加电压VSS。另外，读出放大器29对位线BL施加电压VSS。

通过以上的动作，从与选择串单元的选择字线连接的存储单元晶体管MT读出数据。在读出的数据通过了验证的情况下，写入动作结束。另一方面，在读出的数据验证失败了的情况下，写入电压VPGM增加电压ΔV，并且包含编程动作和编程验证动作在内的写入循环被反复进行至通过验证为止。

另外，图22是本实施方式的写入动作的时序图的一例。对字线WL、选择栅极线SGD、SGS、及位线BL的每一个施加的电压的大小关系可以并不一定与图22所示的电压的大小关系一致。

本实施方式不仅能够应用于上述的读出动作中的电压VREAD的生成，还能够应用于写入动作所包含的编程动作以及编程验证动作中的电压VPASS及电压VREAD的生成。即，存储器控制器20在编程动作时及编程验证动作时，确认存储器芯片10_0～10_3的状态，并基于所确认的状态，控制升压模块17A_0～17A_3的升压动作及辅助动作。存储器芯片10_0～10_3按照从存储器控制器20接收到的指令，使升压模块17A_0～17A_3执行升压动作及辅助动作，生成电压VPASS及电压VREAD。

图23是表示从存储器控制器20输出的信号和存储器芯片10_0～10_3中的动作的时序图。

在图23所示的例子中，在存储器芯片10_0中进行作为写入动作(D)的编程动作及编程验证动作，在这些编程动作与编程验证动作之间，在存储器芯片10_1中进行读出动作(E)，进而，在编程验证动作结束后，在存储器芯片10_3中进行读出动作(F)。另外，在此，作为写入动作(D)，表示了仅执行1次包含编程动作和编程验证动作在内的写入循环的例子，但在验证动作的验证不通过的情况下，写入循环被多次执行。

以下，对由存储器控制器20进行的升压模块17A_0～17A_3的升压动作及辅助动作的控制进行说明。

首先，如图23的(a)所示，存储器控制器20向存储器芯片10_0发送令其进行写入动作的写入命令及地址。

接着，如图23的(b)所示，存储器控制器20向除了存储器芯片10_0以外的存储器芯片10_1～10_3发送确认存储器芯片10_1～10_3的状态的读取状态命令。

接着，如图23的(c)所示，存储器控制器20基于从存储器芯片10_1～10_3返回的状态，向能够进行辅助动作的存储器芯片发送令其进行辅助动作的命令。例如，在此，存储器控制器20根据从存储器芯片10_1返回的状态，确认存储器芯片10_1是能够进行辅助动作的存储器芯片。然后，存储器控制器20向存储器芯片10_1发送令其进行辅助动作的辅助请求命令。

之后，存储器芯片10_0的升压模块17A_0内的电荷泵CP0～CP3进行生成电压VPASS的升压动作。与之并行地，存储器芯片10_1的升压模块17A_1内的电荷泵CP1～CP3进行辅助存储器芯片10_0的升压模块17A_0中的升压动作的辅助动作。之后，若存储器芯片10_0内的非选择字线达到电压VPASS，则在存储器芯片10_0中进行向写入对象的存储单元晶体管MT写入数据的编程动作。在存储器芯片10_0中，接着该编程动作，进行编程验证动作。在本例中，在存储器芯片10_0中的编程验证动作之前，在存储器芯片10_1中进行读出动作(E)。

如图23的(d)所示，存储器控制器20向存储器芯片10_1发送令其进行读出动作的读取命令及地址。

接着，为了进行存储器芯片10_1的读出动作，如图23的(e)所示，存储器控制器20向除了存储器芯片10_1以外的存储器芯片10_2、10_3、10_0发送确认存储器芯片10_2、10_3、10_0的状态的读取状态命令。

接着，为了存储器芯片10_0的编程验证动作，如图23的(f)所示，存储器控制器20向除了存储器芯片10_0以外的存储器芯片10_1、10_2、10_3发送确认存储器芯片10_1、10_2、10_3的状态的读取状态命令。

接着，为了进行存储器芯片10_1的读出动作，如图23的(g)所示，存储器控制器20基于从存储器芯片10_2、10_3、10_0返回的状态，向能够进行辅助动作的存储器芯片发送令其进行辅助动作的命令。例如，在此，存储器控制器20根据从存储器芯片10_2返回的状态，确认存储器芯片10_2是能够进行辅助动作的存储器芯片。然后，存储器控制器20向存储器芯片10_2发送令其进行辅助动作的辅助请求命令。

之后，存储器芯片10_1的升压模块17A_1内的电荷泵CP0～CP3进行生成电压VREAD的升压动作。与之并行地，存储器芯片10_2的升压模块17A_2内的电荷泵CP1～CP3进行辅助存储器芯片10_1的升压模块17A_1中的升压动作的辅助动作。然后，若存储器芯片10_1内的非选择字线达到电压VREAD，则在存储器芯片10_1中从读出对象的存储单元晶体管MT读出数据。

接着，为了存储器芯片10_0的编程验证动作，如图23的(h)所示，存储器控制器20基于从存储器芯片10_1、10_2、10_3返回的状态，向能够进行辅助动作的存储器芯片发送令其进行辅助动作的命令。例如，在此，存储器控制器20根据从存储器芯片10_3返回的状态，确认存储器芯片10_3是能够进行辅助动作的存储器芯片。然后，存储器控制器20向存储器芯片10_3发送令其进行辅助动作的辅助请求命令。

之后，存储器芯片10_0的升压模块17A_0内的电荷泵CP0～CP3进行生成电压VREAD的升压动作。与之并行地，存储器芯片10_3的升压模块17A_3内的电荷泵CP1～CP3进行辅助存储器芯片10_0的升压模块17A_0中的升压动作的辅助动作。之后，若存储器芯片10_0内的非选择字线达到电压VREAD，则在存储器芯片10_0中从写入对象的存储单元晶体管MT读出数据。

接着，为了进行存储器芯片10_3的读出动作，如图23的(i)所示，存储器控制器20向存储器芯片10_3发送令其进行读出动作的读取命令及地址。

接着，如图23的(j)所示，存储器控制器20向除了存储器芯片10_3以外的存储器芯片10_0、10_1、10_2发送确认存储器芯片10_0、10_1、10_2的状态的读取状态命令。

接着，如图23的(k)所示，存储器控制器20基于从存储器芯片10_0、10_1、10_2返回的状态，向能够进行辅助动作的存储器芯片发送令其进行辅助动作的命令。例如，在此，存储器控制器20根据从存储器芯片10_0返回的状态，确认存储器芯片10_0是能够进行辅助动作的存储器芯片。然后，存储器控制器20向存储器芯片10_0发送令其进行辅助动作的辅助请求命令。

之后，存储器芯片10_3的升压模块17A_3内的电荷泵CP0～CP3进行生成电压VREAD的升压动作。与之并行地，存储器芯片10_0的升压模块17A_0内的电荷泵CP1～CP3进行辅助存储器芯片10_3的升压模块17A_3中的升压动作的辅助动作。然后，若存储器芯片10_3内的非选择字线达到电压VREAD时，则在存储器芯片10_3中从读出对象的存储单元晶体管MT读出数据。

1.2.3.4擦除动作时的辅助动作控制

本实施方式不仅能够应用于读出动作的电压VREAD以及写入动作的电压VPASS的生成，还能够应用于擦除动作中的电压VERA的生成。擦除动作是通过使在存储单元晶体管MT的电荷蓄积层41中蓄积的电子与在该擦除动作中被注入的空穴再结合而使电子消失，从而使存储单元晶体管MT的阈值电压向状态“Er”的阈值电压分布内转变的动作。

在擦除动作中，例如对源极线SL施加擦除电压VERA。源极线SL与配置在区块BLK内的多个NAND串NS的半导体层43连接，具有极大的负载。本实施方式的升压模块17A也能够应用于在擦除动作时向源极线SL供给擦除电压VERA的情况。

使用图24，对擦除动作的概要进行说明。图24是在擦除动作时施加于字线WL、选择栅极线SGD、SGS、位线BL及源极线SL的电压的时序图。

在时刻te1，驱动器18对源极线SL施加擦除电压VERA。读出放大器29对作为擦除对象的区块BLK所包含的位线BL施加擦除电压VERA。

另外，行解码器19对作为擦除对象的区块BLK所包含的字线WL施加电压VWLE。电压VWLE例如是电压VSS以上且小于电压VERA的电压。另外，电压VWLE不限于上述的电压，也可以是小于电压VSS的电压。

接着，在时刻te2，行解码器19对作为擦除对象的区块BLK的选择栅极线SGS及SGD施加电压VSGE。电压VSGE是比电压VWLE高、且比电压VERA低的电压。

通过上述的电压施加，在NAND串NS的选择晶体管ST1侧，通过施加于位线BL的电压VERA，从位线BL朝向选择晶体管ST1流动栅极感应漏极泄漏(Gate-Induced DrainLeakage：GIDL)电流。另外，在NAND串NS的选择晶体管ST2侧，通过施加于源极线SL的电压VERA，从源极线SL朝向选择晶体管ST2流动GIDL电流。

通过这些GIDL电流，所生成的电子空穴对的电子向NAND串NS的沟道的外侧即源极线SL及位线BL移动，空穴向NAND串NS的沟道的内侧移动。由此，通过在NAND串NS的通道内生成的空穴，通道的电位上升，空穴被注入到电荷蓄积层41。然后，通过使所注入的空穴与通过写入动作等注入到NAND串NS的电荷蓄积层41的电子再结合，由此使电子从NAND串NS的存储单元晶体管MT的电荷蓄积层41消失。其结果，NAND串的存储单元晶体管MT的阈值电压降低。

在时刻te3，行解码器19对字线WL、以及选择栅极线SGS及SGD施加电压VSS。读出放大器29对位线BL施加电压VSS。另外，驱动器18对源极线SL施加电压VSS。通过以上，擦除动作结束。

另外，在时刻te2，说明了对选择栅极线SGS及SGD施加电压VSGE的情况，但并不限于此。对选择栅极线SGS及SGD分别施加的电压只要是GIDL电流流过那样的电压即可，也可以是分别不同的电压。

本实施方式也能够应用于上述的擦除动作中的电压VERA的生成。即，存储器控制器20在擦除动作时，确认存储器芯片10_0～10_3的状态，基于所确认的状态，在擦除电压VERA升压时，控制升压模块17A_0～17A_3的升压动作及辅助动作。存储器芯片10_0～10_3根据从存储器控制器20接收的指令使升压模块17A_0～17A_3执行升压动作及辅助动作，并且生成擦除电压VERA。

1.2.4由存储器芯片进行的升压模块17A的控制

接着，说明与存储器控制器20的控制无关地在存储器芯片10_0～10_3之间相互控制升压模块17A_0～17A_3的例子。从存储器控制器20接收到读取命令的存储器芯片，确认其他存储器芯片的状态，并基于所确认的状态来控制升压模块17A_0～17A_3的升压动作及辅助动作。

图25是表示存储器芯片10_0～10_3间的信号的授受的图。图25表示存储器芯片10_0接收到读取命令的情况下的信号的授受。图26是表示从存储器控制器20和存储器芯片10_0～10_3输出的信号和存储器芯片10_0～10_3中的动作的时序图。

在图26所示的例子中，依次进行存储器芯片10_0中的读出动作(A)、存储器芯片10_2中的读出动作(B)、以及存储器芯片10_1中的读出动作(C)。

以下，对由存储器芯片10_0～10_3进行的升压模块17A_0～17A_3的升压动作及辅助动作的控制进行说明。

首先，如图26的(a)所示，存储器控制器20向存储器芯片10_0发送令其进行读出动作的读取命令及地址。

若接收到读取命令，则如图26的(b)所示，存储器芯片10_0向除了存储器芯片10_0以外的存储器芯片10_1～10_3发送确认存储器芯片10_1～10_3的状态的读取状态命令。状态是包含存储器芯片10_1～10_3的升压模块17A_1～17A_3当前是否正在执行升压动作及辅助动作及升压模块17A_1～17A_3的升压动作及辅助动作的执行预定在内的动作信息。

接着，如图26的(c)所示，存储器芯片10_0基于从存储器芯片10_1～10_3返回的状态，向能够进行辅助动作的存储器芯片发送令其进行辅助动作的命令。例如，在此，存储器芯片10_0根据从存储器芯片10_1返回的状态，确认存储器芯片10_1是能够进行辅助动作的存储器芯片。然后，存储器芯片10_0向存储器芯片10_1发送令其进行辅助动作的辅助请求命令。

之后，存储器芯片10_0的升压模块17A_0内的电荷泵CP0～CP3进行生成电压VREAD的升压动作。与之并行地，存储器芯片10_1的升压模块17A_1内的电荷泵CP1～CP3进行辅助存储器芯片10_0的升压模块17A_0中的升压动作的辅助动作。然后，若存储器芯片10_0内的非选择字线达到电压VREAD，则在存储器芯片10_0中从读出对象的存储单元晶体管MT读出数据。

接着，如图26(d)所示，存储器控制器20向存储器芯片10_2发送令其进行读出动作的读取命令及地址。

若接收到读取命令，则如图26的(e)所示，存储器芯片10_2向除了存储器芯片10_2之外的存储器芯片10_3、10_0、10_1发送确认存储器芯片10_3、10_0、10_1的状态的读取状态命令。

接着，如图26的(f)所示，存储器控制器20向存储器芯片10_1发送令其进行读出动作的读取命令及地址。

若接收到读取命令，则如图26的(g)所示，存储器芯片10_1向除了存储器芯片10_1以外的存储器芯片10_2、10_3、10_0发送确认存储器芯片10_2、10_3、10_0的状态的读取状态命令。

接着，如图26的(h)所示，存储器芯片10_2基于从存储器芯片10_3、10_0、10_1返回的状态，向能够进行辅助动作的存储器芯片发送令其进行辅助动作的命令。例如，在此，存储器芯片10_2根据从存储器芯片10_3返回的状态，确认存储器芯片10_3是能够进行辅助动作的存储器芯片。然后，存储器芯片10_2向存储器芯片10_3发送令其进行辅助动作的辅助请求命令。

之后，存储器芯片10_2的升压模块17A_2内的电荷泵CP0～CP3进行生成电压VREAD的升压动作。与之并行地，存储器芯片10_3的升压模块17A_3内的电荷泵CP1～CP3进行辅助存储器芯片10_2的升压模块17A_2中的升压动作的辅助动作。之后，若存储器芯片10_2内的非选择字线达到电压VREAD，则在存储器芯片10_2中从读出对象的存储单元晶体管MT读出数据。

接着，如图26的(i)所示，存储器芯片10_1基于从存储器芯片10_2、10_3、10_0返回的状态，向能够进行辅助动作的存储器芯片发送令其进行辅助动作的命令。例如，在此，存储器芯片10_1根据从存储器芯片10_0返回的状态，确认存储器芯片10_0是能够进行辅助动作的存储器芯片。然后，存储器芯片10_1向存储器芯片10_0发送令其进行辅助动作的辅助请求命令。

之后，存储器芯片10_1的升压模块17A_1内的电荷泵CP0～CP3进行生成电压VREAD的升压动作。与之并行地，存储器芯片10_0的升压模块17A_0内的电荷泵CP1～CP3进行辅助存储器芯片10_1的升压模块17A_1中的升压动作的辅助动作。然后，若存储器芯片10_1内的非选择字线达到电压VREAD，则在存储器芯片10_1中从读出对象的存储单元晶体管MT读出数据。

1.3第一实施方式的效果

根据第一实施方式，能够提供具备能够提高升压性能并且能够缩小电路面积的升压电路的半导体存储装置以及存储系统。

以下，对作为比较例的半导体存储装置中的辅助动作进行说明，接着，对第一实施方式的半导体存储装置以及存储系统的效果进行说明。

图27是表示比较例的半导体存储装置所包含的存储器芯片的电荷泵的动作的时序图。比较例的半导体存储装置具有存储器芯片M0以及存储器芯片M1。存储器芯片M0具有电荷泵CP0，存储器芯片M1具有电荷泵CP1。图27表示首先在存储器芯片M0中执行读出动作(1)，接着在存储器芯片M1中执行读出动作(2)的情形。

若在存储器芯片M0中读出动作(1)开始，则电荷泵CP0进行的升压动作开始。与由该电荷泵CP0进行的升压动作并行地，由存储器芯片M1内的电荷泵CP1进行的辅助动作开始。由电荷泵CP1进行的辅助动作对存储器芯片M0中的升压动作进行辅助。在此，在电荷泵CP1进行辅助动作的期间tA-tB，存储器芯片M1无法从外部接收命令。

之后，存储器芯片M0中的读出动作(1)结束，存储器芯片M1内的电荷泵CP1的辅助动作也结束。通过该辅助动作的结束，存储器芯片M1能够从外部接收命令。

接着，存储器芯片M1从外部接收读取命令，在存储器芯片M1中读出动作(2)开始。若在存储器芯片M1中开始读出动作，则电荷泵CP1开始升压动作。与该电荷泵CP1的升压动作并行地，由存储器芯片M0内的电荷泵CP0进行的辅助动作开始。由电荷泵CP0进行的辅助动作对存储器芯片M1中的升压动作进行辅助。

在比较例的半导体存储装置中，如上所述，在存储器芯片M1内的电荷泵CP1进行辅助动作的期间，存储器芯片M1无法从外部接受命令。因此，在存储器芯片M0正在执行读出动作的期间，存储器芯片M1无法执行读出动作。这降低了半导体存储装置中的读出操作的性能。

与此相对，第一实施方式的半导体存储装置具备以下的结构。半导体存储装置具备存储器芯片10_0及存储器芯片10_1。存储器芯片10_0具有第一存储单元、与第一存储单元连接的第一字线、以及对第一字线供给电压的第一升压电路(例如，电荷泵CP0)及第二升压电路(例如，电荷泵CP1)。存储器芯片10_1具有第二存储单元、与第二存储单元连接的第二字线、以及向第二字线供给电压的第三升压电路(例如，电荷泵CP0)及第四升压电路(例如，电荷泵CP1)。在存储器芯片10_0中的第一读出动作中，第一升压电路、第二升压电路及第四升压电路对第一字线供给第一电压。若第一字线的电压达到第一电压，则第一升压电路继续向第一字线供给第一电压，第二升压电路及第四升压电路停止向第一字线供给第一电压。

如上所述，在存储器芯片10_0中的第一读出动作中，若第一字线的电压达到第一电压，则存储器芯片10_1的第四升压电路停止向第一字线供给第一电压。由此，能够缩短存储器芯片10_1的第四升压电路向第一字线供给第一电压的辅助动作的期间。如果能够缩短由第四升压电路进行的辅助动作的期间，则存储器芯片10_1能够比比较例早地接收读取命令。由此，在第一读出动作结束之前，能够开始存储器芯片10_1中的第二读出动作，能够提高半导体存储装置10中的读出动作的性能。进而，在对存储器芯片10_0内的字线进行升压的情况下，能够使用由其他的存储器芯片10_1的升压电路进行的辅助动作，因此能够缩小存储器芯片所具备的升压电路各自的面积。

另外，存储器控制器20在向半导体存储装置10的存储器芯片10_0发送了令其进行第一读出动作的读取命令的情况下，向存储器芯片10_1发送确认状态的读取状态命令。接着，存储器控制器20在基于通过读取状态命令得到的状态而确认了能够进行基于存储器芯片10_1的辅助动作的情况下，向存储器芯片10_1发送令其进行辅助动作的辅助请求命令。由此，上述的第一读出动作能够通过从存储器控制器20向半导体存储装置10的指令来执行。

通过以上，根据第一实施方式，能够提供具备能够提高升压性能并且能够缩小电路面积的升压电路的半导体存储装置以及存储系统。进而，能够缩小升压电路的电路面积，由此缩小存储器芯片各自的芯片面积。进而，能够缩小半导体存储装置。

2.第二实施方式

以下，对第二实施方式的半导体存储装置进行说明。在上述的第一实施方式中，对在多个存储器芯片间共用升压模块、并在多个存储器芯片间对向电压VREAD的升压动作进行辅助的例子进行了说明。在第二实施方式中，对在1个存储器芯片内的多个平面间共用升压模块并在多个平面间对向电压VREAD的升压动作进行辅助的例子进行说明。在第二实施方式中，主要对与第一实施方式不同的点进行说明。未说明的其他结构及动作与第一实施方式相同。

2.1存储器芯片10_n的结构

图28是表示第二实施方式的半导体存储装置10内的存储器芯片10_n的结构的框图。

存储器芯片10_n具备多个平面，例如，平面PL_0、PL_1、PL_2、PL_3、输入输出电路12、逻辑控制电路13、就绪/忙碌电路14、寄存器组15、定序器(或控制电路)16。

平面PL＿0～PL＿3分别具备存储单元阵列11、电压生成电路17、驱动器18、行解码器19、列解码器28以及读出放大器29。平面PL_0～PL_3中的每一个是能够独立于其他平面地执行读出动作、写入操作及擦除操作的结构单位。以下，在记载为平面PL的情况下，表示平面PL＿0～PL＿3的每一个。另外，在此，示出了多个平面为4个的例子，但也可以具备4个以外的数量的平面。

2.1.1电压生成电路17内的升压模块的结构

接着，对存储器芯片10_n所具备的平面PL_0～PL_3的电压生成电路17内的升压模块进行说明。第二实施例的存储器芯片10_n如上所述，具备平面PL_0～PL_3。平面PL＿0～PL＿3分别具备电压生成电路17。电压生成电路17例如包含升压模块17A，该升压模块17A用于生成应向非选择字线供给的电压VREAD。

图29是表示平面PL_0～PL_3所具备的电压生成电路17内的升压模块的结构的图。平面PL_0～PL_3的电压生成电路17分别具有升压模块17A_0、17A_1、17A_2、17A_3。升压模块17A是用于生成电压VREAD的升压电路。

升压模块17A包括多个升压电路，例如电荷泵CP0、CP1、CP2、CP3、调节器RE1以及开关电路S1、S2。

存储器芯片10_n如在第一实施方式中说明的那样，在与外部之间具备用于发送以及接收电源电压、信号以及数据的多个端子(或者焊盘)、例如端子TVDD、端子TVPP、端子TVSS、端子TDQ以及端子TSI。

端子TVPP与平面PL_0～PL_3各自所包含的开关电路S2连接。

2.2多个平面中的升压模块17A的动作

接着，对存储器芯片10_n的平面PL_0～PL_3的升压模块17A_0～17A_3的动作进行说明。各平面的升压模块17A进行升压动作，并且能够辅助其他平面的升压模块中的升压动作。即，能够在平面PL_0～PL_3的升压模块17A_0～17A_3之间相互地辅助将非选择字线升压至电压VREAD的动作。

以下，作为一例，对在平面PL_0与平面PL_1之间对升压模块17A中的升压动作进行辅助的动作进行说明，但在其他的平面间对升压动作进行辅助的动作也相同。以下，将某个平面的升压模块对其他平面的升压模块中的升压动作进行辅助的动作称为辅助动作。

图30是表示平面PL_0及PL_1的升压模块17A_0及17A_1内的电荷泵CP0～CP3的动作的时序图。图31是表示图30所示的辅助期间t21～t22中的电荷泵CP0～CP3的动作的图。图32是表示图30所示的辅助期间t23-t24中的电荷泵CP0～CP3的动作的图。

图30表示在时刻t20-t26间在平面PL_0执行读出动作(1)，且在时刻t22-t28间在平面PL_1执行读出动作(2)的情形。

首先，在时刻t20，在平面PL_0中读出动作(1)开始。

若读出动作(1)开始，则在时刻t21-t22，平面PL_0内的电荷泵CP0～CP3执行升压动作。与之并行地，在时刻t21-t22，平面PL_1内的电荷泵CP1～CP3执行辅助动作。该平面PL_1的辅助动作对平面PL_0内的电荷泵CP0～CP3的升压动作进行辅助。即，如图31所示，通过该辅助动作，从平面PL_1内的电荷泵CP1～CP3向平面PL_0内的升压模块17A_0供给电流。

详细而言，平面PL_0内的电荷泵CP0～CP3以及平面PL_1内的电荷泵CP1～CP3被设定为工作状态，平面PL_1内的电荷泵CP0被设定为停止状态。平面PL_0内的开关电路S1及S2被设定为连接状态，平面PL_1内的开关电路S2被设定为连接状态，开关电路S1被设定为非连接状态。进而，平面PL_2及PL_3内的开关电路S2被设置为非连接状态。由此，从平面PL_0内的电荷泵CP0～CP3以及平面PL_1内的电荷泵CP1～CP3向平面PL_0内的调节器RE1供给电流。

通过该电流供给，平面PL_0内的升压模块17A_0对将非选择字线升压至电压VREAD的动作进行辅助。通过平面PL_0内的电荷泵CP0～CP3的升压动作和平面PL_1内的电荷泵CP1～CP3的辅助动作，平面PL_0内的非选择字线被迅速升压为电压VREAD。

之后，若平面PL_0内的非选择字线的电压达到电压VREAD，则在时刻t22，平面PL_0内的电荷泵CP1～CP3的升压动作停止，伴随于此，平面PL_1内的电荷泵CP1～CP3的辅助动作停止。

为了将平面PL_0内的非选择字线的电压保持为电压VREAD，平面PL_0内的电荷泵CP0的升压动作不停止而继续。之后，在时刻t22之后，平面PL_0中的读出动作(1)也继续进行。

接着，在时刻t22，在平面PL_1中读出动作(2)开始。

若读出动作(2)开始，则在时刻t23-t24，平面PL_1内的电荷泵CP0～CP3执行升压动作。与之并行地，在时刻t23-t24，平面PL_0内的电荷泵CP1～CP3执行辅助动作。该平面PL_0的辅助动作对平面PL_1内的电荷泵CP0～CP3的升压动作进行辅助。即，如图32所示，通过该辅助动作，从平面PL_0内的电荷泵CP1～CP3向平面PL_1内的升压模块17A_1供给电流。

详细而言，平面PL_1内及平面PL_0内的电荷泵CP0～CP3被设定为工作状态。平面PL_1内的开关电路S1及S2被设定为连接状态，平面PL_0内的开关电路S2被设定为连接状态，开关电路S1被设定为非连接状态。此外，平面PL_2及PL_3内的开关电路S2被设置为非连接状态。由此，从平面PL_1内的电荷泵CP0～CP3以及平面PL_0内的电荷泵CP1～CP3向平面PL_1内的调节器RE1供给电流。另外，从平面PL_0内的电荷泵CP0向平面PL_0内的调节器RE1供给电流。

由此，对将平面PL_1内的非选择字线升压至电压VREAD的动作进行辅助。通过平面PL_1内的电荷泵CP0～CP3的升压动作和平面PL_0内的电荷泵CP1～CP3的辅助动作，平面PL_1内的非选择字线被迅速升压为电压VREAD。

之后，若平面PL_1内的非选择字线的电压达到电压VREAD，则在时刻t24，平面PL_1内的电荷泵CP1～CP3的升压动作停止，伴随于此，平面PL_0内的电荷泵CP1～CP3的辅助动作停止。

为了将平面PL_1内的非选择字线的电压维持为电压VREAD，平面PL_1内的电荷泵CP0的升压动作不停止而继续(图30所示的保持动作)。之后，在时刻t24以后，平面PL_1中的读出动作(2)也继续进行。

之后，在时刻t25，平面PL_0内的电荷泵CP0的保持动作停止。进而，在时刻t26，平面PL_0中的读出动作(1)结束。

之后，在时刻t27，平面PL_1内的电荷泵CP0的升压动作停止。进而，在时刻t28，平面PL_1中的读出动作(2)结束。

2.3第二实施方式的效果

根据第二实施方式，与第一实施方式同样地，能够提供具备能够提高升压性能并且能够缩小电路面积的升压电路的半导体存储装置以及存储系统。

在第二实施方式中，能够在存储器芯片10_n内的多个平面的升压电路(例如电荷泵)之间相互地辅助升压动作。由此，通过能够缩小平面内的升压电路的电路面积，能够缩小存储器芯片10_n的芯片面积。进而，能够缩小半导体存储装置。

3.其他变形例等

在前述的实施方式中，说明了利用其他存储器芯片(或其他平面)内的电荷泵来辅助某存储器芯片(或某一平面)中的读出动作中使用的电压VREAD的生成的例子，但并不限定于电压VREAD的生成，在生成在写入动作的编程动作及编程验证动作中分别使用的电压VPASS及电压VREAD的情况下，也能够应用前述的实施方式。

另外，在前述的实施方式中，作为半导体存储装置，以NAND型闪存器为例进行了说明，但不限于NAND型闪存器，也能够应用于其他的半导体存储装置。

以下，作为能够应用上述实施方式的半导体存储装置的例子，对动态随机存取存储器(DRAM)以及NOR型闪存器进行说明。

图33是DRAM器件的框图。DRAM器件100具备存储单元阵列102、行地址控制电路104、列解码器106、命令解码器108、命令/地址输入电路110、输入输出电路112、RWAMP114、CLK输入电路116、内部时钟产生电路118以及电压生成电路120。电压生成电路120例如包括升压模块(或者升压电路)，升压模块包括电荷泵以及调节器。

向电压生成电路120供给电源电压VDD(或VCC)、具有比电源电压VDD高的电压的高电源电压VPP、以及基准电压(例如，接地电压)VSS。电压生成电路120对电源电压VDD进行升压及调整，生成DRAM器件100中使用的电压VOD、电压VARY、电压VPERI。

例如，半导体存储装置具备多个具有上述结构的DRAM器件100。在某个DRAM器件100内的电压生成电路120生成例如电压VOD的情况下，其他DRAM器件100内的电压生成电路120能够辅助上述电压VOD的生成。

图34是NOR型闪存器的框图。NOR型闪存器200具备：存储单元阵列202，包含存储单元MC；字线选择电路204，选择字线WL；位线选择电路206，选择位线BL；地址寄存器208；数据缓冲器210；状态寄存器212；输入输出移位寄存器214；控制电路216；以及电压生成电路218。电压生成电路218例如包括升压模块(或者升压电路)，升压模块包括电荷泵以及调节器。向电压生成电路218供给电源电压VDD(或VCC)、具有比电源电压VDD高的电压的高电源电压VPP、以及基准电压(例如，接地电压)VSS。电压生成电路218对电源电压VDD进行升压及调整，生成NOR型闪存器200中使用的电压。

例如，半导体存储装置具备多个具有上述结构的NOR型闪存器200。在某NOR型闪存器200内的电压生成电路218生成例如动作电压的情况下，其他NOR型闪存器200内的电压生成电路218能够辅助所述动作电压的生成。

对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意图限定发明的范围。这些实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围或主旨中，同样包含在权利要求书所记载的发明及其等同的范围内。

Claims (12)

1.一种半导体存储装置，具备第一存储器芯片和第二存储器芯片，

所述第一存储器芯片具有：

第一存储单元；

第一字线，与所述第一存储单元连接；和

第一升压电路及第二升压电路，向所述第一字线供给电压，

所述第二存储器芯片具有：

第二存储单元；

第二字线，与所述第二存储单元连接；和

第三升压电路及第四升压电路，向所述第二字线供给电压，

在所述第一存储器芯片中的第一读出动作中，

所述第一升压电路、所述第二升压电路以及所述第四升压电路向所述第一字线供给第一电压，

在所述第一字线的电压达到规定的电压时，所述第一升压电路继续向所述第一字线供给所述第一电压，所述第二升压电路及所述第四升压电路停止向所述第一字线供给所述第一电压。

2.根据权利要求1所述的半导体存储装置，其中，

在所述第二存储器芯片中的第二读出动作中，

所述第二升压电路、所述第三升压电路以及所述第四升压电路向所述第二字线供给第二电压，

当所述第二字线的电压达到规定的电压时，所述第三升压电路继续向所述第二字线供给所述第二电压，所述第二升压电路及所述第四升压电路停止向所述第二字线供给所述第二电压。

3.根据权利要求2所述的半导体存储装置，其中，

所述第二读出动作在所述第二升压电路以及所述第四升压电路停止向所述第一字线供给所述第一电压之后开始，

由所述第一升压电路进行的所述第一电压的供给和由所述第三升压电路进行的所述第二电压的供给被并行地进行。

4.根据权利要求1所述的半导体存储装置，其中，

在所述第一读出动作中，

所述第三升压电路向所述第一字线供给所述第一电压，当所述第一字线的电压达到规定的电压时，所述第三升压电路停止向所述第一字线供给所述第一电压。

5.根据权利要求2所述的半导体存储装置，其中，

所述第二存储器芯片中的第二读出动作在所述第二升压电路及所述第四升压电路停止向所述第一字线供给所述第一电压后开始，

在所述第二字线的电压达到规定的电压后，所述第一升压电路继续向所述第一字线供给所述第一电压。

6.根据权利要求2所述的半导体存储装置，其中，

所述第一存储器芯片具有被供给第一电源电压的第一端子，

所述第二存储器芯片具有被供给所述第一电源电压的第二端子，

在所述第一读出动作中，所述第一电压从所述第二存储器芯片经由所述第二端子及所述第一端子被供给至所述第一存储器芯片，

在所述第二读出动作中，所述第二电压从所述第一存储器芯片经由所述第一端子及所述第二端子被供给至所述第二存储器芯片。

7.根据权利要求6所述的半导体存储装置，其中，

所述第一存储器芯片具有被供给第二电源电压的第三端子以及被供给第三电源电压的第四端子，

所述第二存储器芯片具有被供给所述第二电源电压的第五端子以及被供给所述第三电源电压的第六端子，

所述第一电源电压比所述第二电源电压高，所述第二电源电压比所述第三电源电压高。

8.根据权利要求2所述的半导体存储装置，其中，

所述第二存储器芯片构成为能够在所述第四升压电路的动作停止之后接收令其进行所述第二读出动作的读取命令。

9.根据权利要求8所述的半导体存储装置，其中，

所述第二存储器芯片构成为，在所述第四升压电路的动作中无法接收令其进行所述第二读出动作的读取命令。

10.根据权利要求1所述的半导体存储装置，其中，

所述第一存储器芯片具有第三存储单元和与所述第三存储单元连接的第三字线，

在所述第一读出动作中，所述第三存储单元是读出对象，所述第一存储单元是非读出对象，

对所述第三字线供给读出电压。

11.一种存储系统，具备半导体存储装置和控制所述半导体存储装置的控制器，

所述半导体存储装置具有第一存储器芯片和第二存储器芯片，

所述第一存储器芯片具有：

第一存储单元；

第一字线，与所述第一存储单元连接；和

第一升压电路及第二升压电路，向所述第一字线供给电压，

所述第二存储器芯片具有：

第二存储单元，

第二字线，与所述第二存储单元连接；和

第三升压电路及第四升压电路，向所述第二字线供给电压，

所述控制器向所述半导体存储装置发送令其进行读出动作的读取命令，发送用于确认第一存储器芯片及第二存储器芯片的状态的读取状态命令，基于由所述读取状态命令得到的状态，发送令其进行辅助动作的辅助请求命令，

所述辅助动作是在向所述第一字线供给第一电压时所述第四升压电路向所述第一字线供给所述第一电压的动作。

12.一种半导体存储装置，具备第一平面和第二平面，

所述第一平面具有：

第一存储单元；

第一字线，与所述第一存储单元连接；和

第一升压电路及第二升压电路，向所述第一字线供给电压，

所述第二面具有：

第二存储单元；

第二字线，与所述第二存储单元连接；和

第三升压电路及第四升压电路，向所述第二字线供给电压，

在所述第一平面中的第一读出动作中，

所述第一升压电路、所述第二升压电路以及所述第四升压电路向所述第一字线供给第一电压，

在所述第一字线的电压达到所述第一电压时，所述第一升压电路继续向所述第一字线供给所述第一电压，所述第二升压电路及所述第四升压电路停止向所述第一字线供给所述第一电压。

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