TW202309904A - 半導體記憶裝置及記憶體系統 - Google Patents

Abstract

實施形態，係提供一種具備有能夠將升壓性能提升並且能夠將晶片尺寸縮小的升壓電路之半導體記憶裝置以及記憶體系統。 實施形態之半導體記憶裝置，係具備有：記憶體晶片10_0，係具備第1記憶體胞、和被與第1記憶體胞作連接之第1字元線、和對於第1字元線供給電壓之第1升壓電路以及第2升壓電路；和記憶體晶片10_1，係具備第2記憶體胞、和被與第2記憶體胞作連接之第2字元線、和對於第2字元線供給電壓之第3升壓電路以及第4升壓電路。於在記憶體晶片10_0處之讀出動作中，第1升壓電路、第2升壓電路以及第4升壓電路係對於第1字元線供給第1電壓，若是第1字元線之電壓到達特定之電壓，則第1升壓電路，係繼續對於第1字元線而進行第1電壓之供給，第2升壓電路以及第4升壓電路，係將對於第1字元線之第1電壓之供給停止。

Description

半導體記憶裝置及記憶體系統

本發明之實施形態，係有關於半導體記憶裝置及具備有半導體記憶裝置之記憶體系統。 [關連申請案] 本申請案，係享受以日本專利申請2021-138124號(申請日：2021年8月26日)作為基礎申請之優先權。本申請案，係藉由參照此基礎申請案，而包含基礎申請案之所有的內容。

作為非揮發性之半導體記憶裝置，例如，使記憶體胞被3維地作了配列的NAND型快閃記憶體，係為周知。藉由NAND型快閃記憶體、和對於NAND型快閃記憶體進行控制的控制器，而構成記憶體系統。

實施形態，係提供一種具備有能夠將升壓性能提升並且能夠將電路面積縮小的升壓電路之半導體記憶裝置以及記憶體系統。 實施形態之半導體記憶裝置，係具備有：第1記憶體晶片，係具備第1記憶體胞、和被與前述第1記憶體胞作連接之第1字元線、和對於前述第1字元線供給電壓之第1升壓電路以及第2升壓電路；和 第2記憶體晶片，係具備第2記憶體胞、和被與前述第2記憶體胞作連接之第2字元線、和對於前述第2字元線供給電壓之第3升壓電路以及第4升壓電路， 於在前述第1記憶體晶片處之第1讀出動作中，前述第1升壓電路、前述第2升壓電路以及前述第4升壓電路係對於前述第1字元線供給第1電壓，若是前述第1字元線之電壓到達特定之電壓，則前述第1升壓電路，係繼續對於前述第1字元線而進行前述第1電壓之供給，前述第2升壓電路以及前述第4升壓電路，係將對於前述第1字元線之前述第1電壓之供給停止。

以下，參考圖面，針對實施形態作說明。在以下之說明中，針對具有相同之功能以及構成的構成要素，係附加共通之元件符號。又，在以下所示之各實施形態，係為對於用以將此實施形態之技術性思想具體化的裝置和方法作例示者，而並不將構成零件之材質、形狀、構造以及配置等特定為下述之例示。 功能區塊，係可藉由硬體、電腦軟體之其中一者，或者是藉由將兩者作組合，而實現之。功能區塊，係並非絕對需要如同以下之例一般地而被作區分。例如，係亦可將一部分之功能，藉由與例示之功能區塊相異之其他功能區塊來實行之。進而，係亦可將例示之功能區塊更進一步分割為更微細之功能次區塊。 1.第1實施形態 以下，針對第1實施形態之半導體記憶裝置以及記憶體系統作說明。 第1實施形態之記憶體系統，係具備有半導體記憶裝置以及控制器。作為半導體記憶裝置，例如，係包含有NAND型快閃記憶體、NOR型快閃記憶體或者是動態隨機存取記憶體(DRAM)。在本實施形態中，作為半導體記憶裝置，係列舉出將記憶體胞電晶體層積於半導體基板之上方處的3維層積型之NAND型快閃記憶體作為例子，來進行說明。 1.1記憶體系統之構成 首先，針對第1實施形態之記憶體系統之構成作說明。圖1，係為對於第1實施形態的記憶體系統之構成作展示之區塊圖。記憶體系統1，係具備有半導體記憶裝置10和記憶體控制器20。記憶體系統1，係被與外部之主機裝置(未圖示)作連接，並能夠因應於從主機裝置而來之命令而實行各種動作。 半導體記憶裝置10，係包含有1個或複數之半導體記憶體晶片(以下，係記載為記憶體晶片或半導體晶片) 10_0、10_1、10_2、…、10_n(n為0以上之自然數)。記憶體晶片10_n，係包含有NAND型快閃記憶體，而將資料非揮發性地作記憶。針對半導體記憶裝置10之詳細內容，係於後再述。 記憶體控制器20，係經由NAND匯流排而被與半導體記憶裝置10作連接。NAND匯流排，係進行依循於NAND介面之訊號的送收訊。記憶體控制器20，係對於半導體記憶裝置10進行控制。 半導體記憶裝置10和記憶體控制器20，例如，係亦可藉由該些之組合來構成1個的半導體裝置，作為其之例子，係可列舉出包含SD ^TM卡之記憶卡、或者是SSD(固態硬碟，Solid State Drive)等。又，記憶體控制器20，例如，係亦可為SoC(system-on-a-chip)等。 1.1.1 記憶體控制器20之構成 接著，使用圖1，針對記憶體控制器20之構成作說明。記憶體控制器20，係具備有CPU(central processing unit)(或者是，處理器)21、記憶體22、主機介面(主機I/F) 23、ECC(error checking and correcting)電路24以及NAND介面(NAND I/F)25。 CPU21，係對於記憶體控制器20全體之動作進行控制。例如，CPU21，在從主機機器而收訊了寫入命令時，係回應於此，而對於NAND介面25發行寫入命令。在收訊了讀出命令以及刪除命令時，亦同樣的，係對於該些作回應，而對於NAND介面25分別發行讀出命令以及刪除命令。 又，CPU21，係實行耗損平均技術(wear leveling)等之用以對於半導體記憶裝置10進行管理的各種之處理。另外，在以下所說明的記憶體控制器20之動作，係可藉由使CPU21實行軟體(或者是韌體)一事來實現之，亦可藉由硬體來實現之。 記憶體22，例如，係為DRAM或靜態隨機存取記憶體(SRAM)等之半導體記憶體，並作為CPU21之作業區域而被使用。又，記憶體22，係記憶用以對於半導體記憶裝置10進行管理之韌體、各種之管理表以及資料等。 主機介面23，係經由主機匯流排而被與主機裝置作連接，並掌管與主機機器之間之通訊。主機介面23，係將從主機裝置所收訊了的命令以及資料，分別傳輸至CPU21以及記憶體22處。又，主機介面23，係回應於從CPU21而來之命令，而將記憶體22內之資料傳輸至主機裝置處。 ECC電路24，係實行資料之錯誤訂正處理。ECC電路24，在寫入動作時，係基於從主機裝置所收訊了的寫入資料來產生同位檢查碼，並將所產生了的同位檢查碼賦予至寫入資料處。ECC電路24，在讀出動作時，係基於從半導體記憶裝置10所收訊了的讀出資料來產生徵候(syndrome)，並基於所產生了的徵候來進行讀出資料之錯誤的檢測以及訂正。 NAND介面25，係經由NAND匯流排而被與半導體記憶裝置10作連接，並掌管與半導體記憶裝置10之間之通訊。NAND介面25，係基於從CPU21所收訊了的命令，來對於半導體記憶裝置10送訊各種之訊號、指令以及資料。又，NAND介面25，係從半導體記憶裝置10而收訊各種之訊號以及資料。 1.1.2 半導體記憶裝置10之構成 接著，針對第1實施形態之半導體記憶裝置10之構成作說明。如同圖1中所示一般，半導體記憶裝置10，係具備有複數之記憶體晶片10_0~10_n。 1.1.2.1記憶體晶片10_n之構成 以下，針對記憶體晶片10_n之構成作說明。圖2，係為對於半導體記憶裝置10內的記憶體晶片10_n之構成作展示之區塊圖。 記憶體晶片10_n，係具備有記憶體胞陣列11、輸入輸出電路12、邏輯控制電路13、準備/繁忙電路14、暫存器群15、序列器(或者是，控制電路)16、電壓產生電路17、驅動器18、行解碼器19、列解碼器28以及感測放大器29。暫存器群15，係包含有狀態暫存器15A、位址暫存器15B以及指令暫存器15C。 記憶體胞陣列11，係包含有1個或者是複數之區塊BLK0、BLK1、BLK2、…BLKm(m為0以上之自然數)。複數之區塊BLK0~BLKm之各者，係包含被與行(row)以及列(column)相互附加有對應的複數之記憶體胞電晶體(以下，亦記載為記憶體胞)。記憶體胞電晶體，係身為能夠進行電性之刪除以及程式化(program)的非揮發性記憶體胞。記憶體胞陣列11，係包含有用以對於記憶體胞電晶體施加電壓的複數之字元線、複數之位元線、以及源極線。關於區塊BLKm之具體性的構成，係於後再述。 輸入輸出電路12以及邏輯控制電路13，係經由輸入輸出端子(或者是，NAND匯流排)而被與記憶體控制器20作連接。輸入輸出電路12，係與記憶體控制器20之間經由輸入輸出端子而進行I/O訊號DQ(例如，DQ0、DQ1、DQ2、…、DQ7)之送收訊。I/O訊號DQ，係進行指令、位址以及資料等之通訊。 邏輯控制電路13，係從記憶體控制器20經由輸入輸出端子(或者是，NAND匯流排)而收訊外部控制訊號。外部控制訊號，例如，係包含有晶片致能訊號CEn、指令閂鎖致能訊號CLE、位址閂鎖致能訊號ALE、寫入致能訊號WEn、讀取致能訊號REn以及寫入保護訊號WPn。在訊號名稱處所附加記載之“n”，係代表該訊號乃身為低態動作(active low)。 晶片致能訊號CEn，係使記憶體晶片10_n之選擇成為可能，並在選擇該記憶體晶片10_n時會被宣告(assert)。指令閂鎖致能訊號CLE，係使將作為訊號DQ而被送訊的指令閂鎖於指令暫存器15C中一事成為可能。位址閂鎖致能訊號ALE，係使將作為訊號DQ而被送訊的位址閂鎖於位址暫存器15B中一事成為可能。寫入致能訊號WEn，係使將作為訊號DQ而被送訊的資料保持於輸入輸出電路12處一事成為可能。讀出致能訊號REn，係使將從記憶體胞陣列11所讀出了的資料作為訊號DQ來輸出一事成為可能。寫入保護訊號WPn，係在禁止對於記憶體晶片10_n之寫入以及刪除時會被宣告。 準備/繁忙電路14，係因應於從序列器16而來之控制，而產生準備/繁忙訊號R/Bn。準備/繁忙訊號R/Bn，係對於記憶體晶片10_n是身為準備狀態還是身為繁忙狀態一事作展示。準備狀態，係代表記憶體晶片10_n為能夠受理從記憶體控制器20而來之命令的狀態。繁忙狀態，係代表記憶體晶片10_n為無法受理從記憶體控制器20而來之命令的狀態。記憶體控制器20，係藉由從記憶體晶片10_n而接收準備/繁忙訊號R/Bn，而能夠得知記憶體晶片10_n是身為準備狀態還是身為繁忙狀態。 狀態暫存器15A，係記憶在記憶體晶片10_n之動作中所需要的狀態資訊STS。狀態暫存器15A，係將狀態資訊STS基於序列器16之指示來傳輸至輸入輸出電路12處。 位址暫存器15B，係將從輸入輸出電路12所傳輸而來之位址ADD作記憶。位址ADD，係包含有行位址以及列位址。行位址，例如，係包含有對於動作對象之區塊BLKm作指定的區塊位址、以及對於所指定了的區塊內之動作對象之字元線WL作指定的頁面位址。 指令暫存器15C，係將從輸入輸出電路12所傳輸而來之指令CMD作記憶。指令CMD，例如，係包含有對於序列器16下達寫入動作之命令的寫入指令以及下達讀出動作之命令的讀出指令等。 在狀態暫存器15A、位址暫存器15B以及指令暫存器15C處，例如係使用有SRAM。 序列器16，係從指令暫存器15C而接收指令，並依循於基於此指令所致之序列，來對於記憶體晶片10_n統籌性地作控制。 序列器16，係對於行解碼器19、列解碼器28、感測放大器29以及電壓產生電路17等作控制，並實行寫入動作、讀出動作以及刪除動作。具體而言，序列器16，係基於從指令暫存器15C所收訊了的寫入指令，而對於行解碼器19、驅動器18以及感測放大器29作控制，並對於藉由位址ADD所被指定了的複數之記憶體胞電晶體而將資料作寫入。又，序列器16，係基於從指令暫存器15C所收訊了的讀出指令，而對於行解碼器19、驅動器18、列解碼器28以及感測放大器29作控制，並從藉由位址ADD所被指定了的複數之記憶體胞電晶體而將資料讀出。又，序列器16，係基於從指令暫存器15C所收訊了的刪除指令，而對於行解碼器19、驅動器18、列解碼器28以及感測放大器29作控制，並將被記憶在藉由位址ADD所被指定了的區塊中之資料刪除。 電壓產生電路17，係從記憶體晶片10_n之外部經由電源端子而接收電源電壓VDD(或者是，VCC)、高電源電壓VPP、以及基準電壓VSS。電源電壓VDD，係為從記憶體晶片10_n之外部而被作供給的外部電壓，例如係為3.3V。高電源電壓VPP，係為從記憶體晶片10_n之外部而被作供給的外部電壓，例如係為12V。基準電壓VSS，係為從記憶體晶片10_n之外部而被作供給的接地電壓，例如係為0V。 電壓產生電路17，係使用電源電壓VDD或高電源電壓VPP，而產生在寫入動作、讀出動作以及刪除動作中所需要的複數之電壓。電壓產生電路17，係將所產生了的電壓，供給至記憶體胞陣列11、驅動器18以及感測放大器29等處。 驅動器18，係從電壓產生電路17而接收複數之電壓。驅動器18，係將因應於讀出動作、寫入動作以及刪除動作而從由電壓供給電路17所供給的複數之電壓之中所選擇了的複數之電壓，經由複數之訊號線來供給至行解碼器19處。驅動器18，例如，在讀出動作時，係將從電壓供給電路17所供給的讀出電壓VCGRV以及電壓VREAD供給至字元線處。 行解碼器19，係從位址暫存器15B而接收行位址，並將此行位址作解碼。行解碼器19，係基於行位址之解碼結果，而選擇複數之區塊之其中一者，並進而對於所選擇了的區塊BLKm內之字元線WL作選擇。進而，行解碼器19，係對於所選擇的區塊BLKm，而傳輸從驅動器18所供給的複數之電壓。 列解碼器28，係從位址暫存器15B而接收列位址，並將此列位址作解碼。列解碼器28，係基於列位址之解碼結果，而選擇位元線。 感測放大器29，在資料之讀出動作時，係對於從記憶體胞電晶體而讀出至了位元線處之資料作偵測以及放大。進而，感測放大器29，係將從記憶體胞電晶體而讀出了的讀出資料DAT暫時性地作記憶，並將所記憶的讀出資料DAT傳輸至輸入輸出電路12處。又，感測放大器29，在資料之寫入動作時，係將從輸入輸出電路12所傳輸而來的寫入資料DAT暫時性地作記憶。進而，感測放大器29，係將寫入資料DAT傳輸至位元線處。 1.1.2.2 記憶體胞陣列11之構成 接著，針對記憶體晶片10_n內之記憶體胞陣列11之電路構成作說明。記憶體胞陣列11，係如同前述一般，具備有複數之區塊BLK0~BLKm。以下，針對區塊BLKm之電路構成作說明。 圖3，係為記憶體胞陣列11內之區塊BLKm之電路圖。區塊BLKm，例如，係具備有複數之字串單元SU0、SU1、SU2、SU3。於後，在記載為字串單元SU的情況時，係視為代表字串單元SU0~SU3之各者。字串單元SU，係具備有複數之NAND字串(或者是，記憶體字串)NS。 於此，為了使說明變得簡易，係針對NAND字串NS為例如具備有8個的記憶體胞電晶體MT0、MT1、MT2、…、MT7以及2個的選擇電晶體ST1、ST2之例作展示。於後，在記載為記憶體胞電晶體MT的情況時，係視為代表記憶體胞電晶體MT0~MT7之各者。 記憶體胞電晶體MT，係具備有控制閘極和電荷積蓄層，並將資料非揮發性地作記憶。記憶體胞電晶體MT0~MT7，係在選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間而被串聯地作連接。記憶體胞電晶體MT，係能夠記憶1位元之資料或者是記憶2位元以上之資料。 被包含於字串單元SU0中的複數之選擇電晶體ST1之閘極，係被與選擇閘極線SGD0作連接。同樣的，字串單元SU1~SU3之各者的選擇電晶體ST1之閘極，係分別被與選擇閘極線SGD1~SGD3作連接。選擇閘極線SGD0~SGD3之各者，係藉由行解碼器19而被獨立地作控制。 被包含於字串單元SU0中的複數之選擇電晶體ST2之閘極，係被與選擇閘極線SGS作連接。同樣的，字串單元SU1~SU3之各者的選擇電晶體ST2之閘極，係被與選擇閘極線SGS作連接。另外，係亦會有在字串單元SU0~SU3之選擇電晶體ST2之閘極處為分別被連接有個別之選擇閘極線SGS的情形。選擇電晶體ST1以及ST2，係在各種動作時之字串單元SU之選擇中被作使用。 被包含於區塊BLKm中的記憶體胞電晶體MT0~MT7之控制閘極，係分別被與字元線WL0~WL7作連接。字元線WL0~WL7之各者，係藉由行解碼器19而被獨立地作控制。 位元線BL0~BLi(i為0以上之自然數)之各者，係被與複數之區塊BLK0~BLKm作連接，並被與在區塊BLKm中所包含的字串單元SU內之1個的NAND字串NS作連接。亦即是，位元線BL0~BLi之各者，係被與在區塊BLKm內而被配置為矩陣狀的NAND字串NS之中之位於同一列的複數之NAND字串NS的選擇電晶體ST1之汲極作連接。又，源極線SL，係被與複數之區塊BLK0~BLKm作連接。亦即是，源極線SL，係被與被包含於區塊BLKm中的複數之選擇電晶體ST2之源極作連接。 也就是說，字串單元SU，係包含有複數之被與相異之位元線BL作連接並且被與同一之選擇閘極線SGD作連接的NAND字串NS。又，區塊BLKm，係包含有將字元線WL設為共通的複數之字串單元SU。進而，記憶體胞陣列11，係包含有將位元線BL設為共通之複數之區塊BLK0~ BLKm。 區塊BLKm，例如係身為資料之刪除單位。亦即是，在區塊BLKm内所包含的記憶體胞電晶體MT所保持之資料，係整批地被刪除。另外，資料，係亦能夠以字串單元SU之單位而被刪除，或者是亦能夠以未滿字串單元SU之單位而被刪除。 將「在1個的字串單元SU內而將字元線WL作共有的複數之記憶體胞電晶體MT」，稱作胞單元CU。將「被包含於胞單元CU中之複數之記憶體胞電晶體MT之分別所記憶的1位元之資料」之集合，稱作頁面。胞單元CU，其記憶容量係因應於記憶體胞電晶體MT所記憶的資料之位元數而改變。例如，胞單元CU，在各記憶體胞電晶體MT為記憶1位元資料的情況時，係記憶1頁面資料，當記憶2位元資料的情況時，係記憶2頁面資料，當記憶3位元資料的情況時，係記憶3頁面資料。 針對胞單元CU的寫入動作以及讀出動作，係以頁面作為單位來進行。換言之，讀出以及寫入動作，係針對被與被配設在1個的字串單元SU中之1根的字元線WL作了連接的複數之記憶體胞電晶體MT，而被整批地進行。 另外，區塊BLKm所具備的字串單元之數量，係並不被限定於SU0~SU3，而可任意作設定。又，被包含於字串單元SU中之NAND字串NS之數量、以及NAND字串NS所具備的記憶體胞電晶體以及選擇電晶體之數量，係亦可任意作設定。進而，記憶體胞電晶體MT，係可身為作為電荷積蓄層而使用有絕緣膜之MONOS(金屬氧氮氧矽，metal-oxide-nitride-oxide-silicon)型，亦可身為作為電荷積蓄層而使用有導電層之FG(浮動閘極，floating gate)型。 1.1.2.3 記憶體胞電晶體MT之臨限值電壓分布 接著，針對記憶體胞電晶體MT所能夠採用的臨限值電壓分布與資料之關係作說明。 圖4，係為對於記憶體胞電晶體MT所能夠採用的臨限值電壓分布與資料之關係作展示之圖。於此，作為記憶體胞電晶體MT之記憶方式，係針對適用了能夠在1個的記憶體胞電晶體MT中記憶3位元之資料的TLC(Triple-Level Cell)方式之例作展示。另外，在本實施形態中，係亦可針對使用有像是「在1個的記憶體胞電晶體MT中能夠記憶1位元之資料的SLC(Single-Level Cell)方式」、「在1個的記憶體胞電晶體MT中能夠記憶2位元之資料的MLC(Multi-Level Cell)方式」、「在1個的記憶體胞電晶體MT中能夠記憶4位元之資料的QLC(Quad-Level Cell)方式」等之其他之記憶方式的情況作適用。 記憶體胞電晶體MT所能夠記憶的3位元之資料，係藉由下位(lower)位元、中位(middle)位元以及上位(upper)位元而被作規定。在使記憶體胞電晶體MT記憶3位元的情況時，記憶體胞電晶體MT，係能夠成為與複數之臨限值電壓相對應之8個的狀態(state)中之任一之狀態。將8個的狀態，從較低者起來依序稱作狀態“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”。隸屬於狀態“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”之各者的複數之記憶體胞電晶體MT，係形成如同圖4中所示一般之臨限值電壓之分布。 在狀態“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”處，例如，係分別被分配有資料“111”、“110”、“100”、“000”、“010”、“011”、“001”、“101”。位元之排列，若是設為下位位元“X”、中位位元“Y”、上位位元“Z”，則係成為“Z、Y、X”。另外，臨限值電壓分布與資料之間之分配，係可任意作設定。 為了將被記憶在讀出對象之記憶體胞電晶體MT中的資料讀出，記憶體胞電晶體MT之臨限值電壓所隸屬的狀態係被作判定。為了進行狀態之判定，係使用有讀出電壓AR、BR、CR、DR、ER、FR、GR。 狀態“Er”，例如，係相當於資料被作了刪除的狀態(刪除狀態)。隸屬於狀態“Er”之記憶體胞電晶體MT之臨限值電壓，係較電壓AR而更低，例如係具有負的值。 狀態“A”~“G”，係相當於在電荷積蓄層中被注入有電荷而在記憶體胞電晶體MT中被寫入有資料的狀態，隸屬於狀態“A”~“G”之記憶體胞電晶體MT之臨限值電壓，例如係具有正的值。隸屬於狀態“A”之記憶體胞電晶體MT之臨限值電壓，係較讀出電壓AR而更高，並且係為讀出電壓BR以下。隸屬於狀態“B”之記憶體胞電晶體MT之臨限值電壓，係較讀出電壓BR而更高，並且係為讀出電壓CR以下。隸屬於狀態“C”之記憶體胞電晶體MT之臨限值電壓，係較讀出電壓CR而更高，並且係為讀出電壓DR以下。隸屬於狀態“D”之記憶體胞電晶體MT之臨限值電壓，係較讀出電壓DR而更高，並且係為讀出電壓ER以下。隸屬於狀態“E”之記憶體胞電晶體MT之臨限值電壓，係較讀出電壓ER而更高，並且係為讀出電壓FR以下。隸屬於狀態“F”之記憶體胞電晶體MT之臨限值電壓，係較讀出電壓FR而更高，並且係為讀出電壓GR以下。隸屬於狀態“G”之記憶體胞電晶體MT之臨限值電壓，係較讀出電壓GR而更高，並且係較電壓VREAD而更低。 電壓VREAD，係身為被施加於被與非讀出對象之胞單元CU之記憶體胞電晶體MT作了連接的字元線WL處之電壓，並均較身為任一狀態之記憶體胞電晶體MT之臨限值電壓而更高。因此，在控制閘極處被施加有電壓VREAD之記憶體胞電晶體MT，係無關於所保持之資料地而成為ON狀態。 又，在相鄰之臨限值分布之間，係分別被設定有在寫入動作中所被使用之驗證(verify)電壓。具體而言，係對應於狀態“A”、“B”、“C”、“D”、“E”、“F”、“G”，而分別被設定有驗證電壓AV、BV、CV、DV、EV、FV、GV。例如，驗證電壓AV、BV、CV、DV、EV、FV、GV，係被設定為較讀出電壓AR、BR、CR、DR、ER、FR、GR而更些許高。 如同上述一般，各記憶體胞電晶體MT，係被設定為8個的狀態之任一者，而能夠記憶3位元資料。又，寫入以及讀出，係以1個的胞單元CU內之頁面單位而被進行。在記憶體胞電晶體MT記憶有3位元資料的情況時，係在1個的胞單元CU內之3個的頁面處，分別被分配有下位位元、中位位元以及上位位元。針對下位位元、中位位元以及上位位元而藉由一次的寫入動作而被作寫入之頁面、或者是藉由一次的讀出動作而被作讀出之頁面，亦即是胞單元CU所保持的下位位元之集合、中位位元之集合以及上位位元之集合，係分別被稱作下位(lower)頁面、中位(middle)頁面以及上位(upper)頁面。 在被適用有上述之資料之分配的情況時，下位頁面，係藉由使用有讀出電壓AR、ER之讀出動作而確定。中位頁面，係藉由使用有讀出電壓BR、DR、FR之讀出動作而確定。上位頁面，係藉由使用有讀出電壓CR、GR之讀出動作而確定。 1.1.2.4 電壓產生電路17內之升壓模組之構成 接著，針對複數之記憶體晶片10_0~10_n之電壓產生電路17內之升壓模組進行說明。第1實施形態之半導體記憶裝置10，係如同前述一般，具備有複數之記憶體晶片10_0~10_n。於此，例如，假設半導體記憶裝置10係具備有記憶體晶片10_0~10_3。記憶體晶片10_0~10_3之各者，係分別具備有電壓產生電路17，電壓產生電路17係具備有各種的升壓模組。 作為在電壓產生電路17中所包含之各種的升壓模組，例如，係存在有在讀出動作時而產生應被供給至被與讀出對象之記憶體胞電晶體作連接的字元線(以下，記載為選擇字元線)處之電壓VCGRV的升壓模組、以及在讀出動作時或者是在寫入動作時之程式化驗證動作中而產生應被供給至被與非讀出對象之記憶體胞電晶體作連接的字元線(以下，記載為非選擇字元線)處之電壓VREAD的升壓模組。電壓VREAD，係為無關於記憶體胞電晶體之保持資料地而使記憶體胞電晶體成為ON之電壓。關於程式化驗證動作，係於後再作詳細敘述。 進而，作為升壓模組，係存在有在寫入動作時而產生應被供給至寫入對象之字元線處之電壓VPGM的升壓模組、產生應被供給至非寫入對象之字元線處之電壓VPASS的升壓模組、產生應被供給至被選擇之選擇閘極線處之電壓的升壓模組、以及產生應被供給至非選擇之選擇閘極線處之電壓的升壓模組。 在本實施形態中，係針對在讀出動作時產生應被供給至非選擇字元線處之電壓VREAD的升壓模組進行說明。 圖5，係為對於記憶體晶片10_0~10_3所具備的電壓產生電路17內之升壓模組之構成作展示之圖。記憶體晶片10_0~10_3之電壓產生電路17之各者，係分別具備有升壓模組17A_0、17A_1、17A_2、17A_3。升壓模組17A_0~ 17A_3，係為用以產生電壓VREAD之升壓電路。於後，在記載為升壓模組17A的情況時，係視為代表升壓模組17A_0~17A_3之各者。 升壓模組17A，係具備有複數之升壓電路，例如，係具備有電荷泵CP0、CP1、CP2、CP3、調整器RE1、以及開關電路S1、S2。於此，作為複數之升壓電路，係針對包含有4個的電荷泵CP0、CP1、CP2、CP3之例來作展示，但是，係亦可包含有4個以外的數量之電荷泵。 記憶體晶片10_0~10_3之各者，係具備有用以在自身與外部之間而將電源電壓、訊號以及資料作送訊以及收訊的複數之端子(或者是，墊片)，例如，係具備有端子TVDD、端子TVPP、端子TVSS、端子TDQ以及端子TSI。 電荷泵CP0~CP3之各者，例如，係將被作了輸入的電源電壓VDD作升壓，並將升壓後的電壓對於調整器RE1作輸出。調整器RE1，係接收從電荷泵所供給而來之升壓電壓、或者是接收從記憶體晶片之外部所供給而來之高電源電壓VPP，並對於升壓電壓或高電源電壓VPP之電壓值作調整而輸出電壓VREAD。從調整器RE1所被輸出之電壓VREAD，係被供給至非選擇字元線處。 開關電路S1，係被連接於「調整器RE1以及電荷泵CP0」與「電荷泵CP1~CP3」之間。開關電路S1，係將「調整器RE1以及電荷泵CP0」與「電荷泵CP1~CP3」之間，切換為連接狀態(或者是，閉狀態)或是非連接狀態(或者是，開狀態)之其中一者之狀態。 開關電路S2，係被連接於「電荷泵CP1~CP3以及開關電路S1」與「端子TVPP」之間。開關電路S2，係將「電荷泵CP1~CP3以及開關電路S1」與「端子TVPP」之間，切換為連接狀態或是非連接狀態之其中一者之狀態。 藉由將開關電路S1設定為連接狀態，係能夠將藉由電荷泵CP1~CP3而被作了升壓後之電壓供給至調整器RE1處。又，藉由使電荷泵CP0~CP3停止並將開關電路S1以及S2設定為連接狀態，係能夠將從記憶體晶片之外部所供給而來的高電源電壓VPP供給至調整器RE1處。 另一方面，藉由將開關電路S1設定為非連接狀態並且將開關電路S2設定為連接狀態，係能夠使電荷泵CP0與電荷泵CP1~CP3實行相異之動作。例如，係能夠將藉由電荷泵CP0而作了升壓後的電壓供給至調整器RE1處，並與此平行地而將藉由電荷泵CP1~CP3而作了升壓後的電壓供給至其他之記憶體晶片之升壓模組17A處。 端子TVDD，係為從外部而接收電源電壓VDD之端子。端子TVPP，係為從外部而接收高電源電壓VPP之端子。又，端子TVPP，係為為了將藉由自身之記憶體晶片之電荷泵而作了升壓後的電壓供給至其他之記憶體晶片之升壓模組17A處而被使用的端子。相反的，亦係為為了將藉由其他之記憶體晶片之電荷泵而作了升壓後的電壓接收至自身之記憶體晶片之升壓模組17A處而被使用的端子。另外，係亦可將端子TVPP作複數之配置，並將從端子TVPP而被與電荷泵或調整器RE1作連接的通道作複數之設置。若是設置複數之通道，則係能夠防止在記憶體晶片之升壓模組17A間而授受的電流之干涉。 端子TVSS，係為從外部而接收基準電壓(例如，接地電壓)VSS之端子。端子TDQ，係為從外部而接收I/O訊號DQ之端子。端子TSI，係為從外部而接收外部控制訊號之端子。又，端子TSI，係為輸出準備/繁忙訊號R/Bn之端子。 記憶體晶片10_0~10_3所包含之端子TVPP，例如，係藉由接合打線(或者是通孔、配線)50，而被相互作連接。記憶體晶片10_0~10_3之各者，係能夠經由端子TVPP以及接合打線50，，來將藉由升壓模組17A而作了升壓後的電壓作授受。 在圖5所示之例中，雖係於記憶體晶片內，設置1個的將端子TVPP和電荷泵CP0~CP3以及調整器RE1作連接之配線，但是，係亦可配置複數之端子TVPP，並設置將複數之端子TVPP和電荷泵CP0~CP3以及調整器RE1分別作連接之複數之配線。例如，係亦可如同在圖6所示一般，更進而設置將端子TVPPa和電荷泵CP0~CP3以及調整器RE1經由開關電路S1a以及S2a來作連接的配線。 若是使用「將端子TVPP和電荷泵CP0~CP3以及調整器RE1之間作連接」之第1配線與「將端子TVPPa和電荷泵CP0~CP3以及調整器RE1之間作連接」之第2配線之2個的配線，則係能夠將端子TVPP以及端子TVPPa與調整器RE1之間之配線的阻抗值降低。又，由於係具備有前述之第1配線和第2配線，因此，複數之記憶體晶片係能夠與各別之記憶體晶片之升壓動作相互平行地而進行輔助，亦即是，複數之記憶體晶片係能夠對於各別之記憶體晶片而平行地供給電流。 圖7，係為對於記憶體晶片10_0~10_3之各者所具備的升壓模組17A之構成作展示之電路圖。升壓模組17A，係具備有電荷泵CP0~CP3、調整器RE1、開關電路S1、電阻分割電路RD、比較器CO1、以及否定邏輯積電路(以下，記載為NAND電路)ND1、ND2。電荷泵CP0~CP3之各者，例如，係具備有二極體D1、D2、D3、電容器C1、C2、以及變流器(inverter)IV1、IV2。進而，電阻分割電路RD，係具備有電阻R1以及R2。 圖7中所示之升壓模組17A之電路連接，係如同下述一般。 控制訊號CS，係被輸入至NAND電路ND1之第1輸入端子處。時脈訊號CLK，係被輸入至NAND電路ND1之第2輸入端子以及NAND電路ND2之第1輸入端子處。 在電荷泵CP0~CP3之各者所包含的二極體D1之輸入端子處，例如，係被供給有電源電壓VDD。二極體D1之輸出端子，係被與二極體D2之輸入端子以及電容器C1之第1電極作連接。二極體D2之輸出端子，係被與二極體D3之輸入端子以及電容器C2之第1電極作連接。 NAND電路ND1之輸出端子，係被與電荷泵CP1~CP3之各者所包含的變流器IV1之輸入端子作連接。此變流器IV1之輸出端子，係被與電容器C1之第2電極以及變流器IV2之輸入端子作連接。變流器IV2之輸出端子，係被與電容器C2之第2電極作連接。NAND電路ND2之輸出端子，係被與電荷泵CP0所包含的變流器IV1之輸入端子作連接。此變流器IV1之輸出端子，係被與電容器C1之第2電極以及變流器IV2之輸入端子作連接。 電荷泵CP0之輸出端子(亦即是，二極體D3之輸出端子)，係被與調整器RE1之輸入端子以及電阻分割電路RD內之電阻R1之第1端子作連接。各電荷泵CP1~CP3之輸出端子(亦即是，二極體D3之輸出端子)，係經由開關電路S1而被與調整器RE1之輸入端子以及電阻分割電路RD內之電阻R1之第1端子作連接。又，電荷泵CP0之輸出端子，係經由開關電路S1以及S2而被與端子TVPP作連接。各電荷泵CP1~CP3之輸出端子，係經由開關電路S2而被與端子TVPP作連接。 電阻分割電路RD內之電阻R1之第2端子，係被與電阻R2之第1端子作連接，電阻R2之第2端子，係被與基準電壓端作連接。在基準電壓端處，係被供給有基準電壓VSS。 電阻分割電路RD內之電阻R1與電阻R2之間之節點，係被與比較器CO1之負輸入端子作連接。在比較器CO1之正輸入端子處，係被供給有參照電壓VREF。比較器CO1之輸出端子，係被與NAND電路ND1之第3輸入端子以及NAND電路ND2之第2輸入端子作連接。從比較器CO1所輸出之訊號FLG，係被輸入至NAND電路ND1之第3輸入端子以及NAND電路ND2之第2輸入端子處。 比較器CO1，係將被輸入至負輸入端子處之升壓電壓與被輸入至正輸入端子處之參照電壓VREF作比較，並因應於比較結果，來作為訊號FLG而輸出“H(High)”準位或者是“L(Low)”準位。例如，當升壓電壓為較參照電壓VREF而更低的情況時，比較器CO1，係作為訊號FLG而輸出“H”準位。另一方面，當升壓電壓係為參照電壓VREF以上的情況時，比較器CO1，係作為訊號FLG而輸出“L”準位。 若是作為訊號FLG而使“H”準位被輸入至NAND電路ND1以及ND2處，則係從NAND電路ND1以及ND2而將時脈訊號CLK供給至電荷泵CP0~CP3處。藉由此，電荷泵CP0~CP3，係開始進行將被供給而來之電源電壓VDD作升壓之升壓動作。之後，若是升壓電壓成為參照電壓VREF以上，並作為訊號FLG而使“L”準位被輸入至NAND電路ND1以及ND2處，則從NAND電路ND1以及ND2所對於電荷泵CP0~CP3的時脈訊號CLK之供給係被停止。藉由此，電荷泵CP0~CP3係停止升壓動作。 另外，訊號CS，係為針對從NAND電路ND1所對於電荷泵CP1~CP3之時脈訊號CLK之輸出作控制的訊號。若是作為訊號CS而使“H”準位被輸入至NAND電路ND1處，則NAND電路ND1，係當訊號FLG為“H”準位時，將時脈訊號CLK供給至電荷泵CP1~CP3處，另一方面，當訊號FLG為“L”準位時，係停止時脈訊號CLK之供給。又，若是作為訊號CS而使“L”準位被輸入至NAND電路ND1處，則NAND電路ND1，係將對於電荷泵CP1~CP3的時脈訊號CLK之供給停止。 調整器RE1，係對於藉由電荷泵CP0~CP3而被作了升壓的電壓之電壓值作調整，並輸出電壓VREAD。又，調整器RE1，係對於從端子TVPP所供給而來之高電源電壓VPP之電壓值作調整，並輸出電壓VREAD。 在圖7所示之例中，雖係針對「電荷泵CP0~CP3之各者，係使包含有電容器與二極體之電路以2段而被構成」的例子來作了展示，但是，係亦可將包含有電容器與二極體之電路以3段以上來構成，包含有電容器與二極體之電路的段數係可任意作設定。 1.1.3 半導體記憶裝置10之構造 接著，針對第1實施形態之半導體記憶裝置10之構造的其中一例作說明。 1.1.3.1記憶體胞陣列11之剖面構造 圖8，係為半導體記憶裝置10所具備的記憶體胞陣列11內之記憶體胞電晶體之剖面圖。在圖8中，係將與半導體基板30面相互平行並且相互正交之2個方向，設為X方向以及Y方向，並將與包含此些之X方向以及Y方向之面(XY面)相正交之方向，設為Z方向。X方向係對應於字元線WL之延伸方向，Y方向係對應於位元線BL之延伸方向，Z方向係對應於字元線WL所被作層積之方向。另外，在圖8中，係將導電層間之層間絕緣層省略。 如同圖8中所示一般，記憶體胞陣列11，係包含有被設置在半導體基板30之上方處的導電層31~34、和記憶體柱MP、以及接觸插塞CV1。若是作詳細敘述，則在半導體基板30之上方處，係被設置有導電層31。導電層31，係被形成為與半導體基板30之主面(或者是，XY面)相平行之平板狀。此導電層31，係作為源極線SL而起作用。導電層31，例如，係身為被摻雜有雜質之多晶矽、或者是包含有鎢(W)。 在導電層31上，沿著XZ面的複數之細縫SLT，係於Y方向上被作配列。位於導電層31上且相鄰之細縫SLT間之構造體(或者是，層積體)，例如係對應於1個的字串單元SU。 在位於導電層31上且相鄰之細縫SLT之間，係從下層起而依序被設置有導電層32、複數之導電層33、導電層34、以及導電層35。此些之導電層之中之於Z方向上而相鄰之導電層，係隔著層間絕緣膜而被作層積。導電層32~34，係分別被形成為與XY面相平行之平板狀。導電層32，係作為選擇閘極線SGS而起作用。複數之導電層33，係從下層起而依序分別作為字元線WL0~WL7而起作用。導電層34，係作為選擇閘極線SGD0而起作用。導電層32~34，例如，係包含有鎢(W)或者是多晶矽。 複數之記憶體柱MP，例如，係於X方向以及Y方向上而被配列為交錯狀。複數之記憶體柱MP之各者，係於細縫SLT間之層積體內而在Z方向上作延伸(或者是，貫通)。各記憶體柱MP，係以從導電層34之上方起而到達導電層31之上面處的方式，來通過導電層34、33、32地被作設置。各記憶體柱MP，係作為1個的NAND字串NS而起作用。 記憶體柱MP，例如，係具備有阻隔絕緣層40、電荷積蓄層41、穿隧絕緣層(亦稱作穿隧絕緣膜)42以及半導體層43。具體而言，在用以形成記憶體柱MP之記憶體洞之內壁處，係被設置有阻隔絕緣層40。在阻隔絕緣層40之內壁處，係被設置有電荷積蓄層41。在電荷積蓄層41之內壁處，係被設置有穿隧絕緣層42。進而，在穿隧絕緣層42之內側處，係被設置有半導體層43。另外，記憶體柱MP，係亦可採用在半導體層43之內部而設置有芯絕緣層之構造。 在此種記憶體柱MP之構成中，記憶體柱MP與導電層32所相互交叉之部分，係作為選擇電晶體ST2而起作用。記憶體柱MP與導電層33所相互交叉之部分，係分別作為記憶體胞電晶體MT0~MT7而起作用。進而，記憶體柱MP與導電層34所相互交叉之部分，係作為選擇電晶體ST1而起作用。 半導體層43，係作為記憶體胞電晶體MT以及選擇電晶體ST1、ST2之通道層而起作用。在半導體層43之內部，係被形成有NAND字串NS之電流路徑。 電荷積蓄層41，係具備有將在記憶體胞電晶體MT處而從半導體層43所注入的電荷作積蓄之功能。電荷積蓄層41，例如係包含氮化矽膜。 穿隧絕緣膜42，在從半導體層43而將電荷注入至電荷積蓄層41中時、或者是當將被積蓄在電荷積蓄層41中之電荷對於半導體層43作擴散時，係作為電位障壁而起作用。穿隧絕緣層42，例如係包含氧化矽膜。 阻隔絕緣層40，係防止被積蓄在電荷積蓄層41中之電荷擴散至導電層33(字元線WL)處。阻隔絕緣層40，例如係包含氧化鋁層、氧化矽層以及氮化矽層。 在較記憶體柱MP之上面而更上方處，係隔著層間絕緣膜而被設置有複數之導電層35。複數之導電層35，係被配列於X方向上。各導電層35，係為於Y方向上而延伸之線狀之配線層，並作為位元線BL而起作用。各導電層35，係被與分別和各字串單元SU相互對應之1個的記憶體柱MP作電性連接。具體而言，在各字串單元SU處，係於各記憶體柱MP內之半導體層43上，被設置有接觸插塞CV1，在接觸插塞CV1上，係被設置有1個的導電層35。導電層35，例如係包含鋁(Al)或鎢(W)。接觸插塞CV1，係包含導電層，例如係包含鎢(W)。 又，字元線WL和選擇閘極線SGD以及SGS之根數，係分別依循於記憶體胞電晶體MT和選擇電晶體ST1以及ST2之個數而被作變更。 1.2 記憶體系統及半導體記憶裝置之動作 接著，針對第1實施形態之記憶體系統1以及半導體記憶裝置10之動作進行說明。 若是從記憶體控制器20而對於半導體記憶裝置10送訊有讀出命令，則在記憶裝置10處，讀出動作係被實行。於在半導體記憶裝置10處之讀出動作中，係對於選擇字元線而供給有讀出電壓VCGRV，並對於非選擇字元線而供給有電壓VREAD，資料係被從讀出對象之記憶體胞而讀出。 以下，使用圖9，針對讀出動作之概要作說明。圖9，係為在讀出動作時，被施加於選擇字元線、非選擇字元線、選擇閘極線SGD、SGS以及位元線BL處的電壓之時序圖。 在圖9中所示之時刻tr1處，行解碼器19，係對於與所被選擇了的字串單元SU相對應之選擇閘極線SGD以及選擇閘極線SGS，而施加電壓VSG。行解碼器19，係對於與非選擇之字串單元SU相對應之選擇閘極線SGD，而施加電壓VSS。電壓VSG，係為使與所被選擇了的字串單元SU相對應之選擇電晶體ST1以及ST2成為ON狀態之電壓。藉由此，所被選擇了的字串單元SU之選擇電晶體ST1、ST2，係成為ON狀態，非選擇之字串單元SU之選擇電晶體ST1，係成為OFF狀態。 進而，在時刻tr1處，行解碼器19，係對於選擇字元線施加電壓VCGRV，並對於非選擇字元線而施加電壓VREAD。電壓VCGRV，係為因應於讀出資料而被作設定之電壓。電壓VREAD，係如同前述一般，身為無關於記憶體胞電晶體MT之臨限值電壓地而將記憶體胞電晶體MT設為ON狀態之電壓，並成為VREAD＞VCGRV。例如，當讀出對象之記憶體胞電晶體MT之臨限值電壓係較電壓VCGRV而更高的情況時，記憶體胞電晶體MT係成為OFF狀態，當臨限值電壓係為電壓VCGRV以下的情況時，記憶體胞電晶體MT係成為ON狀態。 接著，在時刻tr2處，感測放大器29，係將被與讀出對象之記憶體胞電晶體MT作連接的位元線BL之電位設定為電壓VBL。電壓VBL，例如係為較電壓VCGRV而更低之電壓(VCGRV＞VBL)。進而，感測放大器29，係將被與非讀出對象之記憶體胞電晶體MT作連接的位元線BL之電位設定為電壓VSS。 之後，在時刻tr3處，行解碼器19，係對於選擇字元線及非選擇字元線、與選擇字串單元以及非選擇字串單元相對應之選擇閘極線SGD、以及選擇閘極線SGS，而施加電壓VSS。又，感測放大器29，係對於位元線BL而施加電壓VSS。 藉由以上之動作，資料係被從被與選擇字串單元之選擇字元線作了連接的記憶體胞電晶體MT而讀出至感測放大器29處。 另外，圖9，係為本實施形態之讀出動作之時序圖的其中一例。被施加於字元線WL、選擇閘極線SGD、SGS以及位元線BL之各者處的電壓之大小關係，係並非絕對需要為與在圖9中所示之電壓之大小關係相互一致。 如同上述一般，在讀出動作中，係對於選擇字元線而施加有讀出電壓VCGRV，並對於非選擇字元線而施加有電壓VREAD。例如，選擇字元線，係對應有1根的字元線，非選擇字元線，係對應有數百根的字元線。如此這般，應升壓至電壓VREAD之非選擇字元線之根數，相較於選擇字元線之根數，係為非常多。因此，在讀出動作時，供給至非選擇字元線處之電流量，相較於被供給至選擇字元線處之電流量，係為非常大。 在讀出動作中，於產生電壓VREAD的情況時，例如，係存在有使用高電源電壓VPP來產生電壓VREAD之模式(以下，記載為VPP模式)和使用升壓模組17A來產生電壓VREAD之模式(以下，記載為共用升壓模式)之2個的動作模式。 一般而言，在能夠利用高電源電壓VPP的情況時，係選擇VPP模式。在VPP模式中，於讀出動作時，被輸入至端子TVPP處之高電源電壓VPP，係被供給至調整器RE1處，並藉由調整器RE1而被調整為電壓VREAD。在選擇了VPP模式的情況時，升壓模組17A內之電荷泵CP0~CP3係被停止。 又，在無法利用高電源電壓VPP的情況時，係選擇共用升壓模式。在共用升壓模式中，於讀出動作時，藉由複數之記憶體晶片內之電荷泵而被作了升壓後的電壓，係被供給至調整器RE1處，並藉由調整器RE1而被調整為電壓VREAD。在選擇了共用升壓模式的情況時，從端子TVPP來之高電源電壓VPP之供給係被遮斷。 於後續所說明之動作，係為在共用升壓模式下之動作。 1.2.1.1 在1個的記憶體晶片處之升壓模組17A之動作 以下，針對半導體記憶裝置10之1個的記憶體晶片之升壓模組17A之動作作說明。圖10，係為對於記憶體晶片之升壓模組17A內的電荷泵CP0~CP3之動作作展示之時序圖。 在時刻t0處，當控制訊號CS係為“L”準位的情況時，電荷泵CP0~CP3係身為動作停止狀態。 接著，在時刻t1處，若是控制訊號CS從“L”準位而變遷為“H”準位，則電荷泵CP0~CP3係開始動作。電荷泵CP0~CP3之各者，係將電源電壓VDD作升壓，並將升壓後的電壓對於調整器RE1作輸出。調整器RE1，係對於從電荷泵CP0~CP3所供給而來之升壓電壓之電壓值作調整，並輸出調整後之電壓。之後，從調整器RE1而被供給至非選擇字元線處之電壓，係在時刻t2處而一直上升至電壓VREAD。 在時刻t2處，若是從調整器RE1所輸出之電壓到達電壓VREAD，則控制訊號CS係從“H”準位而變遷為“L”準位。若是控制訊號CS變遷為“L”準位，則電荷泵CP1~CP3係停止動作，僅有電荷泵CP0會繼續動作。藉由此，從調整器RE1而被供給至非選擇字元線處之電壓，係被保持為電壓VREAD。之後，在時刻t3處，若是讀出動作結束，則電荷泵CP0係停止動作。 若是針對上述之在1個的記憶體晶片內之電荷泵CP0~CP3處之升壓動作作總結，則係成為如同下述一般。如同在圖10中所示一般，於時刻t1~t2之期間中，電荷泵CP0~CP3係動作，並從電荷泵CP0~CP3而對於調整器RE1供給升壓電壓。在時刻t2處，若是非選擇字元線之電壓到達電壓VREAD，則控制訊號CS係從“H”準位而變遷為“L”準位。藉由此，電荷泵CP1~CP3係停止動作，僅有電荷泵CP0會繼續動作。如此這般，係藉由使電荷泵CP1~CP3停止並僅從電荷泵CP0而對於調整器RE1供給升壓電壓，而防止從調整器RE1所輸出之電壓VREAD發生變動，或者是防止電壓VREAD成為不安定。亦即是，係藉由使電荷泵CP1~CP3停止並僅從1個的電荷泵CP0而對於調整器RE1供給升壓電壓，來降低在升壓電壓中所包含的漣波(ripple)電壓。藉由此，係能夠對起因於在從電荷泵而來之升壓電壓中所包含的漣波電壓而對於從調整器RE1所輸出之電壓VREAD造成影響的情形作抑制。 又，在時刻t2~t3之期間中，電荷泵CP1~CP3係使動作有所停止。因此，係能夠使此些之電荷泵CP1~CP3動作，並藉由從電荷泵CP1~CP3所供給之電流來對於在其他之記憶體晶片處的非選擇字元線之「升壓至電壓VREAD」一事進行輔助。亦即是，係能夠藉由記憶體晶片之電荷泵CP1~CP3，來對於在其他之記憶體晶片之升壓模組17A處的升壓動作進行輔助。 1.2.2 在複數之記憶體晶片處之升壓模組17A之動作 接著，針對半導體記憶裝置10之記憶體晶片10_0~ 10_3之升壓模組17A_0~17A_3之動作作說明。各記憶體晶片之升壓模組17A，係能夠進行升壓動作，並且亦能夠對於在其他之記憶體晶片之升壓模組處的升壓動作進行輔助。亦即是，係能夠在記憶體晶片10_0~10_3之升壓模組17A_0~17A_3之間，而相互地對於「將非選擇字元線升壓至電壓VREAD」之動作進行輔助。 以下，作為其中一例，針對在記憶體晶片10_0與記憶體晶片10_1之間而對於在升壓模組17A處之升壓動作進行輔助的動作作說明，但是，關於在其他之記憶體晶片之間而對於升壓動作進行輔助之動作，亦為相同。於後，係將「使某一記憶體晶片之升壓模組對於在其他之記憶體晶片之升壓模組處的升壓動作進行輔助」之動作，稱作輔助動作。 圖11，係為對於記憶體晶片10_0以及10_1之升壓模組17A_0以及17A_1內的電荷泵CP0~CP3之動作作展示之時序圖。圖12，係為對於圖11中所示之輔助期間t11~t12中的電荷泵CP0~CP3之動作作展示之圖。圖13，係為對於圖11中所示之輔助期間t13~t14中的電荷泵CP0~CP3之動作作展示之圖。 圖11，係對於「在時刻t10~t16之間，於記憶體晶片10_0處係被實行有讀出動作(1)，在時刻t12~t18之間，於記憶體晶片10_1處係被實行有讀出動作(2)」的模樣作展示。 首先，在時刻t10處，於記憶體晶片10_0處，讀出動作(1)係被開始。 若是讀出動作(1)被開始，則在時刻t11~t12處，記憶體晶片10_0內之電荷泵CP0~CP3係實行升壓動作。與此相互並行地，在時刻t11~t12處，記憶體晶片10_1內之電荷泵CP1~CP3係實行輔助動作。此記憶體晶片10_1之輔助動作，係對於記憶體晶片10_0內之由電荷泵CP0~CP3所致之升壓動作進行輔助。亦即是，如同在圖12中所示一般，藉由此輔助動作，係從記憶體晶片10_1內之電荷泵CP1~CP3而對於記憶體晶片10_0內之升壓模組17A_0供給電流。 若是作詳細敘述，則記憶體晶片10_0內之電荷泵CP0~CP3以及記憶體晶片10_1內之電荷泵CP1~CP3係被設定為動作狀態，記憶體晶片10_1內之電荷泵CP0係被設定為停止狀態。進而，記憶體晶片10_0內之開關電路S1以及S2係被設定為連接狀態，記憶體晶片10_1內之開關電路S2係被設定為連接狀態，開關電路S1係被設定為非連接狀態。藉由此，電流係被從記憶體晶片10_0內之電荷泵CP0~CP3以及記憶體晶片10_1內之電荷泵CP1~CP3而被供給至記憶體晶片10_0內之調整器RE1處。 藉由此電流供給，來對於記憶體晶片10_0內之升壓模組17A_0的「將非選擇字元線升壓至電壓VREAD」之動作進行輔助。藉由記憶體晶片10_0內之電荷泵CP0~CP3之升壓動作以及記憶體晶片10_1內之電荷泵CP1~CP3之輔助動作，記憶體晶片10_0內之非選擇字元線係被迅速地升壓至電壓VREAD。 之後，若是記憶體晶片10_0內之非選擇字元線之電壓到達電壓VREAD，則在時刻t12處，記憶體晶片10_0內之電荷泵CP1~CP3之升壓動作係停止，與此一同地，記憶體晶片10_1內之電荷泵CP1~CP3之輔助動作係停止。為了將記憶體晶片10_0內之非選擇字元線之電壓保持於電壓VREAD，記憶體晶片10_0內之電荷泵CP0的升壓動作係並未停止，而持續進行。將此為了將非選擇字元線之電壓保持於電壓VREAD而持續進行之升壓動作，稱作保持動作。 若是作詳細敘述，則記憶體晶片10_0內之電荷泵CP0係被設定為動作狀態，記憶體晶片10_0內之電荷泵CP1~CP3以及記憶體晶片10_1內之電荷泵CP0~CP3係被設定為停止狀態。進而，記憶體晶片10_0內以及記憶體晶片10_1內之開關電路S1以及S2係被設定為非連接狀態。藉由此，電流係被從記憶體晶片10_0內之電荷泵CP0而被供給至記憶體晶片10_0內之調整器RE1處。 之後，在時刻t12之後，亦同樣的，於記憶體晶片10_0處之讀出動作(1)係被持續進行。 接著，在時刻t12處，於記憶體晶片10_1處，讀出動作(2)係被開始。 若是讀出動作(2)被開始，則在時刻t13~t14處，記憶體晶片10_1內之電荷泵CP0~CP3係實行升壓動作。與此相互並行地，在時刻t13~t14處，記憶體晶片10_0內之電荷泵CP1~CP3係實行輔助動作。此記憶體晶片10_0之輔助動作，係對於記憶體晶片10_1內之由電荷泵CP0~CP3所致之升壓動作進行輔助。亦即是，如同在圖13中所示一般，藉由此輔助動作，係從記憶體晶片10_0內之電荷泵CP1~CP3而對於記憶體晶片10_1內之升壓模組17A_1供給電流。 若是作詳細敘述，則記憶體晶片10_1內以及記憶體晶片10_0內之電荷泵CP0~CP3係被設定為動作狀態。進而，記憶體晶片10_1內之開關電路S1以及S2係被設定為連接狀態，記憶體晶片10_0內之開關電路S2係被設定為連接狀態，開關電路S1係被設定為非連接狀態。藉由此，電流係被從記憶體晶片10_1內之電荷泵CP0~CP3以及記憶體晶片10_0內之電荷泵CP1~CP3而被供給至記憶體晶片10_1內之調整器RE1處。又，電流係被從記憶體晶片10_0內之電荷泵CP0而被供給至記憶體晶片10_0內之調整器RE1處。 藉由此電流供給，來對於記憶體晶片10_1內之升壓模組17A_1的「將非選擇字元線升壓至電壓VREAD」之動作進行輔助。藉由記憶體晶片10_1內之電荷泵CP0~CP3之升壓動作以及記憶體晶片10_0內之電荷泵CP1~CP3之輔助動作，記憶體晶片10_1內之非選擇字元線係被迅速地升壓至電壓VREAD。 之後，若是記憶體晶片10_1內之非選擇字元線之電壓到達電壓VREAD，則在時刻t14處，記憶體晶片10_1內之電荷泵CP1~CP3之升壓動作係停止，與此一同地，記憶體晶片10_0內之電荷泵CP1~CP3之輔助動作係停止。為了將記憶體晶片10_1內之非選擇字元線之電壓保持於電壓VREAD，記憶體晶片10_1內之電荷泵CP0的升壓動作係並未停止，而持續進行。 若是作詳細敘述，則記憶體晶片10_1內以及記憶體晶片10_0內之電荷泵CP0係被設定為動作狀態，記憶體晶片10_1內以及記憶體晶片10_0內之電荷泵CP1~CP3係被設定為停止狀態。進而，記憶體晶片10_1內以及記憶體晶片10_0內之開關電路S1以及S2係被設定為非連接狀態。藉由此，電流係從記憶體晶片10_1內之電荷泵CP0而被供給至記憶體晶片10_1內之調整器RE1處。進而，電流係從記憶體晶片10_0內之電荷泵CP0而被供給至記憶體晶片10_0內之調整器RE1處。 之後，在時刻t14之後，亦同樣的，於記憶體晶片10_1處之讀出動作(2)係被持續進行。 之後，在時刻t15處，記憶體晶片10_0內之電荷泵CP0之保持動作係停止。進而，在時刻t16處，於記憶體晶片10_0處之讀出動作(1)係結束。 之後，在時刻t17處，記憶體晶片10_1內之電荷泵CP0之保持動作係停止。進而，在時刻t18處，於記憶體晶片10_1處之讀出動作(2)係結束。 在前述之讀出動作(1)以及(2)中，為了防止由輔助動作所導致之電流進入至記憶體晶片10_2以及10_3中，記憶體晶片10_2以及10_3內之開關電路S2係被設定為非連接狀態。 另外，在圖11所示之動作中，於時刻t11~t12處，記憶體晶片10_0內之電荷泵CP0~CP3係實行升壓動作，並且記憶體晶片10_1內之電荷泵CP1~CP3係實行輔助動作，但是，記憶體晶片10_1內之電荷泵CP0係並未實行輔助動作。 因此，作為變形例，如同在圖14中所示一般，於時刻t11~t12處，除了記憶體晶片10_1內之電荷泵CP1~CP3之輔助動作以外，進而，記憶體晶片10_1內之電荷泵CP0亦實行輔助動作。進而，於時刻t17~t19處，亦同樣的，若是記憶體晶片10_1內之電荷泵CP0將保持動作結束，則記憶體晶片10_1內之電荷泵CP0係實行輔助動作。 在此變形例之記憶體晶片中，係在「電荷泵CP0與開關電路S1之間之節點」與「調整器RE1」之間，設置有開關電路S3(未圖示)。藉由設置此開關電路S3，係成為能夠對於「從電荷泵CP0來對於調整器RE1供給電流」之情況和「從電荷泵CP0來經由開關電路S1以及S2而對於端子TVPP供給電流」之情況作切換。 若依據此變形例，則係能夠相較於在圖11中所示之例而更為迅速地將記憶體晶片10_0內之非選擇字元線升壓至電壓VREAD。 又，係亦能夠使複數之記憶體晶片之升壓模組對於在其他之1個的記憶體晶片之升壓模組處的升壓動作進行輔助。例如，係亦能夠使記憶體晶片10_1以及10_2之升壓模組17A_1以及17A_2對於在記憶體晶片10_0之升壓模組17A_0處的升壓動作進行輔助。 圖15，係為對於記憶體晶片10_0、10_1以及10_2之升壓模組17A_0、17A_1以及17A_2內的電荷泵CP0~CP3之動作作展示之時序圖。圖16，係為對於圖15中所示之輔助期間t11a~t12a中的電荷泵CP0~CP3之動作作展示之圖。圖17，係為對於圖15中所示之輔助期間t13a~t14a中的電荷泵CP0~CP3之動作作展示之圖。 圖15，係對於「在時刻t10a~t16a之間，於記憶體晶片10_0處係被實行有讀出動作(1)，在時刻t12a~t18a之間，於記憶體晶片10_1處係被實行有讀出動作(2)」的模樣作展示。 首先，在時刻t10a處，於記憶體晶片10_0處，讀出動作(1)係被開始。 若是讀出動作(1)被開始，則在時刻t11a~t12a處，記憶體晶片10_0內之電荷泵CP0~CP3係實行升壓動作。與此相互並行地，在時刻t11a~t12a處，記憶體晶片10_1內之電荷泵CP1~CP3以及記憶體晶片10_2內之電荷泵CP1~CP3係實行輔助動作。亦即是，如同在圖16中所示一般，藉由此輔助動作，係從記憶體晶片10_1以及10_2內之電荷泵CP1~CP3而對於記憶體晶片10_0內之升壓模組17A_0供給電流。 若是作詳細敘述，則記憶體晶片10_0內之電荷泵CP0~CP3以及記憶體晶片10_1與10_2內之電荷泵CP1~CP3係被設定為動作狀態，記憶體晶片10_1以及10_2內之電荷泵CP0係被設定為停止狀態。進而，記憶體晶片10_0內之開關電路S1以及S2係被設定為連接狀態，記憶體晶片10_1以及10_2內之開關電路S2係被設定為連接狀態，開關電路S1係被設定為非連接狀態。藉由此，電流係被從記憶體晶片10_0內之電荷泵CP0~CP3以及記憶體晶片10_1與10_2內之電荷泵CP1~CP3而被供給至記憶體晶片10_0內之調整器RE1處。 藉由此電流供給，來對於記憶體晶片10_0內之升壓模組17A_0的「將非選擇字元線升壓至電壓VREAD」之動作進行輔助。藉由記憶體晶片10_0內之電荷泵CP0~CP3之升壓動作以及記憶體晶片10_1與10_2內之電荷泵CP1~CP3之輔助動作，記憶體晶片10_0內之非選擇字元線係被迅速地升壓至電壓VREAD。 之後，若是記憶體晶片10_0內之非選擇字元線之電壓到達電壓VREAD，則在時刻t12a處，記憶體晶片10_0內之電荷泵CP1~CP3之升壓動作係停止，與此一同地，記憶體晶片10_1與10_2內之電荷泵CP1~CP3之輔助動作係停止。為了將記憶體晶片10_0內之非選擇字元線之電壓保持於電壓VREAD，記憶體晶片10_0內之電荷泵CP0的升壓動作係並未停止，而持續進行。將此為了將非選擇字元線之電壓保持於電壓VREAD而持續進行之升壓動作，稱作保持動作。 若是作詳細敘述，則記憶體晶片10_0內之電荷泵CP0係被設定為動作狀態，記憶體晶片10_0內之電荷泵CP1~CP3以及記憶體晶片10_1與10_2內之電荷泵CP0~CP3係被設定為停止狀態。進而，記憶體晶片10_0、10_1以及10_2內之開關電路S1以及S2係被設定為非連接狀態。藉由此，電流係僅從記憶體晶片10_0內之電荷泵CP0而被供給至記憶體晶片10_0內之調整器RE1處。 之後，在時刻t12a之後，亦同樣的，於記憶體晶片10_0處之讀出動作(1)係被持續進行。 接著，在時刻t12a處，於記憶體晶片10_1處，讀出動作(2)係被開始。 若是讀出動作(2)被開始，則在時刻t13a~t14a處，記憶體晶片10_1內之電荷泵CP0~CP3係實行升壓動作。與此相互並行地，在時刻t13a~t14a處，記憶體晶片10_0以及10_2內之電荷泵CP1~CP3係實行輔助動作。亦即是，如同在圖17中所示一般，藉由此輔助動作，係從記憶體晶片10_0以及10_2內之電荷泵CP1~CP3而對於記憶體晶片10_1內之升壓模組17A_1供給電流。 若是作詳細敘述，則記憶體晶片10_0以及10_1內之電荷泵CP0~CP3係被設定為動作狀態。記憶體晶片10_2內之電荷泵CP1~CP3係被設定為動作狀態，記憶體晶片10_2內之電荷泵CP0係被設定為停止狀態。進而，記憶體晶片10_1內之開關電路S1以及S2係被設定為連接狀態，記憶體晶片10_0以及10_2內之開關電路S2係被設定為連接狀態，開關電路S1係被設定為非連接狀態。藉由此，電流係被從記憶體晶片10_1內之電荷泵CP0~CP3以及記憶體晶片10_0與10_2內之電荷泵CP1~CP3而被供給至記憶體晶片10_1內之調整器RE1處。又，電流係被從記憶體晶片10_0內之電荷泵CP0而被供給至記憶體晶片10_0內之調整器RE1處。 藉由此電流供給，來對於記憶體晶片10_1內之升壓模組17A_1的「將非選擇字元線升壓至電壓VREAD」之動作進行輔助。藉由記憶體晶片10_1內之電荷泵CP0~CP3之升壓動作以及記憶體晶片10_0與10_2內之電荷泵CP1~CP3之輔助動作，記憶體晶片10_1內之非選擇字元線係被迅速地升壓至電壓VREAD。 之後，若是記憶體晶片10_1內之非選擇字元線之電壓到達電壓VREAD，則在時刻t14a處，記憶體晶片10_1內之電荷泵CP1~CP3之升壓動作係停止，與此一同地，記憶體晶片10_0與10_2內之電荷泵CP1~CP3之輔助動作係停止。為了將記憶體晶片10_1內之非選擇字元線之電壓保持於電壓VREAD，記憶體晶片10_1內之電荷泵CP0的升壓動作係並未停止，而持續進行。 若是作詳細敘述，則記憶體晶片10_0與10_1內之電荷泵CP0係被設定為動作狀態，記憶體晶片10_0與10_1內之電荷泵CP1~CP3係被設定為停止狀態。記憶體晶片10_2內之電荷泵CP0~CP3係被設定為停止狀態。進而，記憶體晶片10_0、10_1以及10_2內之開關電路S1以及S2係被設定為非連接狀態。藉由此，電流係僅從記憶體晶片10_1內之電荷泵CP0而被供給至記憶體晶片10_1內之調整器RE1處。進而，電流係僅從記憶體晶片10_0內之電荷泵CP0而被供給至記憶體晶片10_0內之調整器RE1處。 之後，在時刻t14a之後，亦同樣的，於記憶體晶片10_1處之讀出動作(2)係被持續進行。 之後，在時刻t15a處，記憶體晶片10_0內之電荷泵CP0之保持動作係停止。進而，在時刻t16a處，於記憶體晶片10_0處之讀出動作(1)係結束。 之後，在時刻t17a處，記憶體晶片10_1內之電荷泵CP0之保持動作係停止。進而，在時刻t18a處，於記憶體晶片10_1處之讀出動作(2)係結束。 在前述之讀出動作(1)以及(2)中，為了防止由輔助動作所導致之電流進入至記憶體晶片10_3中，記憶體晶片10_3內之開關電路S2係被設定為非連接狀態。 另外，在圖15所示之動作中，於時刻t11a~t12a處，記憶體晶片10_1與10_2內之電荷泵CP0係並未實行輔助動作，但是，係亦可使此些之記憶體晶片10_1與10_2內之電荷泵CP0實行輔助動作。同樣的，在時刻t13a~t14a處，係亦可使記憶體晶片10_2內之電荷泵CP0實行輔助動作。 1.2.3 由記憶體控制器20所致之升壓模組17A之控制 接著，針對藉由記憶體控制器20來對於記憶體晶片之升壓模組17A作控制的例子進行說明。記憶體控制器20，在讀出動作時，或者是在寫入動作時，係對於記憶體晶片10_0~10_3之升壓模組17A_0~17A_3作控制。 1.2.3.1 讀出動作時之輔助動作控制(1) 記憶體控制器20，在讀出動作時，係對於記憶體晶片10_0~10_3之升壓模組17A_0~17A_3作控制。記憶體控制器20，係對於記憶體晶片10_0~10_3之狀態作確認，並基於所確認到的狀態，來對於由升壓模組17A_0~17A_3所致之升壓動作以及輔助動作進行控制。 圖18，係為對於記憶體控制器20與記憶體晶片10_0~ 10_3之間之訊號之授受作展示之圖。圖19，係為對於從記憶體控制器20所輸出的訊號與記憶體晶片10_0~10_3之動作作展示之時序圖。 如同在圖18中所示一般，記憶體控制器20，係使用I/O訊號DQ，來對於半導體記憶裝置10，而送訊對於半導體記憶裝置10進行控制之訊號，例如送訊各種指令、位址以及資料等。又，記憶體控制器20，係使用I/O訊號DQ，來從半導體記憶裝置10而收訊資料等。 又，記憶體控制器20，係藉由從記憶體晶片10_0~ 10_3所輸出的準備/繁忙訊號R/Bn，而對於記憶體晶片10_0~10_3是身為準備狀態還是身為繁忙狀態一事作確認。在圖19中，當從記憶體晶片10_0~10_3之各者而來之訊號係為R時，係代表身為準備狀態，當從記憶體晶片10_0~10_3之各者而來之訊號係為Bn時，係代表身為繁忙狀態。 在圖19所示之例中，於記憶體晶片10_0處係被進行有讀出動作(A)，接著，在記憶體晶片10_2處係被進行有讀出動作(B)，進而，在記憶體晶片10_1處係被進行有讀出動作(C)。 以下，針對由記憶體控制器20所致之升壓模組17A_0~17A_3之升壓動作以及輔助動作的控制進行說明。 首先，如同在圖19中以(a)所示一般，記憶體控制器20，係對於記憶體晶片10_0而送訊下達進行讀出動作之命令的讀取指令以及位址。 接著，如同在圖19中以(b)所示一般，記憶體控制器20，係對於除了記憶體晶片10_0以外的其他之記憶體晶片10_1~10_3而送訊對於記憶體晶片10_1~10_3之狀態作確認的讀取狀態指令。 接著，如同在圖19中以(c)所示一般，記憶體控制器20，係基於從記憶體晶片10_1~10_3所回送的狀態，來對於能夠進行輔助動作之記憶體晶片而送訊下達進行輔助動作之命令的指令。例如，於此，記憶體控制器20，係根據從記憶體晶片10_1所回送的狀態，來確認到記憶體晶片10_1是能夠進行輔助動作之記憶體晶片。之後，記憶體控制器20，係對於記憶體晶片10_1而送訊下達進行輔助動作之命令的輔助要求指令。 若是作詳細敘述，則記憶體控制器20，係根據從記憶體晶片10_1~10_3所回送的狀態，來確認「於記憶體晶片10_0正在進行升壓動作的期間中，記憶體晶片10_1~10_3是否為正在實行升壓動作(亦包含保持動作)或者是輔助動作」。記憶體控制器20，例如，當確認了「於記憶體晶片10_0正在進行升壓動作的期間中，記憶體晶片10_1係並非為正在實行升壓動作或者是輔助動作」的情況時，係判斷能夠進行由記憶體晶片10_1所致之輔助動作，並對於記憶體晶片10_1而送訊下達進行輔助動作之命令的輔助要求指令。 更具體而言，記憶體控制器20，係對於「針對記憶體晶片10_1~10_3之序列器16所具有的序列而進行管理的計時器」之狀態作確認。於此，計時器，係包含有代表升壓模組17A-1~17A_3是否從現在起而為升壓動作以及輔助動作之實行中一事之資訊。記憶體控制器20，係根據計時器，來確認「於記憶體晶片10_0正在進行升壓動作的期間中，記憶體晶片10_1~10_3之升壓模組17A-1~17A_3是否能夠進行動作」。例如，當確認到記憶體晶片10_1之升壓模組17A_1係能夠進行動作的情況時，記憶體控制器20，係對於記憶體晶片10_1而送訊下達進行輔助動作之命令的輔助要求指令。 又，就算是藉由下述一般之方法，也能夠對於記憶體晶片10_1~10_3之升壓模組17A_1~17A_3的狀態作確認。係會有記憶體晶片10_1~10_3之升壓模組17A_1~17A_3之各者為具備有代表各自之動作狀況(包含動作結束時刻)之計時器的情況。於此情況，記憶體控制器20，係對於升壓模組17A_1~17A_3所具有的計時器作確認。之後，基於計時器所代表的動作狀況，例如，當確認到記憶體晶片10_1之升壓模組17A_1係能夠進行動作的情況時，記憶體控制器20，係對於記憶體晶片10_1而送訊下達進行輔助動作之命令的輔助要求指令。或者是，基於計時器所代表的動作狀況，當確認到記憶體晶片10_1之升壓模組17A_1係在經過特定時間後而能夠進行動作的情況時，記憶體控制器20，係在特定時間後對於記憶體晶片10_1而送訊下達進行輔助動作之命令的輔助要求指令。 又，就算是藉由下述一般之其他之方法，也能夠對於記憶體晶片10_1~10_3之升壓模組17A_1~17A_3的狀態作確認。記憶體控制器20，係對於記憶體晶片10_1~10_3之升壓模組17A_1~17A_3之狀態作管理。圖20，係為對於在讀出動作時而記憶體控制器20所具備的計時器之狀態作展示之圖。例如，讀出動作係被區分為R0~R9之區域。於此，係將區域R2、R3定義為升壓動作期間。在實行輔助動作之記憶體晶片處，相對於區域R1、R2、R3，係分別分配有輔助動作之區域A1、A2、A3。實際上進行輔助動作者，係如同以箭頭所示一般，為區域A2、A3。另外，區域A1，係為了辨識出此記憶體晶片係為被分配來進行輔助動作之記憶體晶片一事所被附加的區域。 在圖20中，例如，在時刻ts處，係對於記憶體晶片10_0而發行有讀取指令。在讀取指令所被作發行的時刻ts處，在記憶體晶片10_1、10_2處係分別被附加有區域R1、A1。 例如，當記憶體晶片係身為區域R1、R2以及區域A1、A2之狀態的情況時，係將該記憶體晶片視為在升壓動作期間(區域R2、R3)中而無法進行輔助動作者。 於此，係判斷為針對記憶體晶片10_0之升壓動作而記憶體晶片10_3為能夠進行輔助動作，在下一個時脈處，於對記憶體晶片10_3處係被分配有區域A1。又，於記憶體晶片10_0處，係被分配有區域R1。 接著，在下一個的時脈處，於記憶體晶片10_0處，係被分配有區域R2、R3，升壓動作係被實行。此時，於記憶體晶片10_3處，係被分配有區域A2、A3，輔助動作係被實行。 於記憶體晶片處而被分配有區域A1、A2、A3之期間，係指該記憶體晶片為無法收訊指令之期間，而成為待機狀態。 又，雖並未圖示，但是，例如，當「於在記憶體晶片10_0處被分配有區域R5的時序處，記憶體晶片10_2實行讀取」的情況時，由於記憶體晶片10_3係成為閒置(idle)狀態，記憶體晶片10_2係在2個時脈之後會成為區域R7、記憶體晶片10_1係為區域R8，因此，係判斷為能夠實行記憶體晶片10_2之升壓動作，並成為能夠進行記憶體晶片10_0、10_1以及10_3之輔助動作。 接著，回到圖19來繼續進行說明。之後，記憶體晶片10_0之升壓模組17A_0內的電荷泵CP0~CP3，係進行產生電壓VREAD之升壓動作。與此相互並行地，記憶體晶片10_1之升壓模組17A_1內的電荷泵CP1~CP3，係進行對於在記憶體晶片10_0之升壓模組17A_0處的升壓動作進行輔助之輔助動作。之後，若是記憶體晶片10_0內之非選擇字元線到達電壓VREAD，則在記憶體晶片10_0處，資料係被從讀出對象之記憶體胞電晶體MT而讀出。 接著，如同在圖19中以(d)所示一般，記憶體控制器20，係對於記憶體晶片10_2而送訊下達進行讀出動作之命令的讀取指令以及位址。 接著，如同在圖19中以(e)所示一般，記憶體控制器20，係對於除了記憶體晶片10_2以外的其他之記憶體晶片10_3、10_0、10_1而送訊對於記憶體晶片10_3、10_0、10_1之狀態作確認的讀取狀態指令。 接著，如同在圖19中以(f)所示一般，記憶體控制器20，係對於記憶體晶片10_1而送訊下達進行讀出動作之命令的讀取指令以及位址。 接著，如同在圖19中以(g)所示一般，記憶體控制器20，係對於除了記憶體晶片10_1以外的其他之記憶體晶片10_2、10_3、10_0而送訊對於記憶體晶片10_2、10_3、10_0之狀態作確認的讀取狀態指令。 接著，如同在圖19中以(h)所示一般，記憶體控制器20，係基於從記憶體晶片10_3、10_0、10_1所回送的狀態，來對於能夠進行輔助動作之記憶體晶片而送訊下達進行輔助動作之命令的指令。例如，於此，記憶體控制器20，係根據從記憶體晶片10_3所回送的狀態，來確認到記憶體晶片10_3是能夠進行輔助動作之記憶體晶片。之後，記憶體控制器20，係對於記憶體晶片10_3而送訊下達進行輔助動作之命令的輔助要求指令。 之後，記憶體晶片10_2之升壓模組17A_2內的電荷泵CP0~CP3，係進行產生電壓VREAD之升壓動作。與此相互並行地，記憶體晶片10_3之升壓模組17A_3內的電荷泵CP1~CP3，係進行對於在記憶體晶片10_2之升壓模組17A_2處的升壓動作進行輔助之輔助動作。之後，若是記憶體晶片10_2內之非選擇字元線到達電壓VREAD，則在記憶體晶片10_2處，資料係被從讀出對象之記憶體胞電晶體MT而讀出。 接著，如同在圖19中以(i)所示一般，記憶體控制器20，係基於從記憶體晶片10_2、10_3、10_0所回送的狀態，來對於能夠進行輔助動作之記憶體晶片而送訊下達進行輔助動作之命令的指令。例如，於此，記憶體控制器20，係根據從記憶體晶片10_2、10_3、10_0所回送的狀態，來確認到記憶體晶片10_0係升壓動作或輔助動作為停止中，而記憶體晶片10_2、10_3分別係升壓動作或輔助動作為實行中。之後，記憶體控制器20，係判定雖然記憶體晶片10_0為能夠進行輔助動作但是記憶體晶片10_2、10_3係並無法進行輔助動作，而僅對於記憶體晶片10_0送訊下達進行輔助動作之命令的輔助要求指令。 之後，記憶體晶片10_1之升壓模組17A_1內的電荷泵CP0~CP3，係進行產生電壓VREAD之升壓動作。與此相互並行地，記憶體晶片10_0之升壓模組17A_0內的電荷泵CP1~CP3，係進行對於在記憶體晶片10_1之升壓模組17A_1處的升壓動作進行輔助之輔助動作。之後，若是記憶體晶片10_1內之非選擇字元線到達電壓VREAD，則在記憶體晶片10_1處，資料係被從讀出對象之記憶體胞而讀出。 1.2.3.2 讀出動作時之輔助動作控制(2) 記憶體控制器20，係恆常性地、或者是每一定時間地而對於記憶體晶片10_0~10_3之狀態作管理。記憶體控制器20，例如，係將設定特性指令(set feature command)對於記憶體晶片10_0~10_3作送訊，而實行此輔助動作控制(2)。記憶體控制器20，係對於記憶體晶片10_0~10_3之狀態有所掌握。狀態，係為包含有記憶體晶片10_0~10_3之升壓模組17A_0~17A_3的「是否現在正在實行升壓動作以及輔助動作」以及「升壓動作以及輔助動作的預定實行」之動作資訊。記憶體控制器20內之記憶體22，係記憶有記憶體控制器20所管理的記憶體晶片10_0~10_3之狀態。記憶體控制器20，係基於被記憶在記憶體22中之狀態、亦即是基於在記憶體晶片10_0~10_3處之升壓動作以及輔助動作之動作資訊，來對於由升壓模組17A_0~17A_3所致之升壓動作以及輔助動作進行控制。 在此輔助動作控制(2)中，由於記憶體控制器20係恆常性地得知記憶體晶片10_0~10_3之狀態，因此，係並不需要在每次送訊讀取指令時均對於記憶體晶片10_0~10_3而送訊用以對於記憶體晶片10_0~10_3之狀態作確認的指令。關於除了用以對於狀態進行確認之指令以外的其他之輸入訊號、以及由升壓模組17A_0~17A_3所致之升壓動作以及輔助動作，係與上述之輔助動作控制(1)相同。 圖21，係為對於從記憶體控制器20所輸出的訊號與記憶體晶片10_0~10_3之動作作展示之時序圖。 在圖21所示之例中，於記憶體晶片10_0處係被進行有讀出動作(A)，接著，在記憶體晶片10_2處係被進行有讀出動作(B)，進而，在記憶體晶片10_1處係被進行有讀出動作(C)。 以下，針對由記憶體控制器20所致之升壓模組17A_0~17A_3之升壓動作以及輔助動作的控制進行說明。 首先，如同在圖21中以(a0)所示一般，記憶體控制器20，係對於記憶體晶片10_0~10_3而送訊下達輔助動作控制(2)之實行之命令的設定特性指令。若是收訊設定特性指令，則記憶體晶片10_0~10_3之各者，係於每一定之時間而將狀態對於記憶體控制器20作送訊。藉由此，記憶體控制器20，係掌握到記憶體晶片10_0~10_3之狀態。狀態，係如同前述一般，為關連於記憶體晶片10_0~10_3之升壓模組17A_0~17A_3的升壓動作以及輔助動作之動作資訊。 接著，如同在圖21中以(a)所示一般，記憶體控制器20，係對於記憶體晶片10_0而送訊下達進行讀出動作之命令的讀取指令以及位址。 接著，如同在圖21中以(c)所示一般，記憶體控制器20，係基於被記憶在記憶體22中之狀態，來對於能夠進行輔助動作之記憶體晶片而送訊下達進行輔助動作之命令的指令。例如，於此，記憶體控制器20，係根據被記憶在記憶體22中之狀態，來確認到記憶體晶片10_1是能夠進行輔助動作之記憶體晶片。之後，記憶體控制器20，係對於記憶體晶片10_1而送訊下達進行輔助動作之命令的輔助要求指令。 之後，記憶體晶片10_0之升壓模組17A_0內的電荷泵CP0~CP3，係進行產生電壓VREAD之升壓動作。與此相互並行地，記憶體晶片10_1之升壓模組17A_1內的電荷泵CP1~CP3，係進行對於在記憶體晶片10_0之升壓模組17A_0處的升壓動作進行輔助之輔助動作。之後，若是記憶體晶片10_0內之非選擇字元線到達電壓VREAD，則在記憶體晶片10_0處，資料係被從讀出對象之記憶體胞而讀出。 接著，如同在圖21中以(d)所示一般，記憶體控制器20，係對於記憶體晶片10_2而送訊下達進行讀出動作之命令的讀取指令以及位址。 接著，如同在圖21中以(f)所示一般，記憶體控制器20，係對於記憶體晶片10_1而送訊下達進行讀出動作之命令的讀取指令以及位址。 接著，如同在圖21中以(h)所示一般，記憶體控制器20，係基於被記憶在記憶體22中之狀態，來對於能夠進行輔助動作之記憶體晶片而送訊下達進行輔助動作之命令的指令。例如，於此，記憶體控制器20，係根據被記憶在記憶體22中之狀態，來確認到記憶體晶片10_3是能夠進行輔助動作之記憶體晶片。之後，記憶體控制器20，係對於記憶體晶片10_3而送訊下達進行輔助動作之命令的輔助要求指令。 之後，記憶體晶片10_2之升壓模組17A_2內的電荷泵CP0~CP3，係進行產生電壓VREAD之升壓動作。與此相互並行地，記憶體晶片10_3之升壓模組17A_3內的電荷泵CP1~CP3，係進行對於在記憶體晶片10_2之升壓模組17A_2處的升壓動作進行輔助之輔助動作。之後，若是記憶體晶片10_2內之非選擇字元線到達電壓VREAD，則在記憶體晶片10_2處，資料係被從讀出對象之記憶體胞而讀出。 接著，如同在圖21中以(i)所示一般，記憶體控制器20，係基於被記憶在記憶體22中之狀態，來對於能夠進行輔助動作之記憶體晶片而送訊下達進行輔助動作之命令的指令。例如，於此，記憶體控制器20，係根據被記憶在記憶體22中之狀態，來確認到記憶體晶片10_0是能夠進行輔助動作之記憶體晶片。之後，記憶體控制器20，係對於記憶體晶片10_0而送訊下達進行輔助動作之命令的輔助要求指令。 之後，記憶體晶片10_1之升壓模組17A_1內的電荷泵CP0~CP3，係進行產生電壓VREAD之升壓動作。與此相互並行地，記憶體晶片10_0之升壓模組17A_0內的電荷泵CP1~CP3，係進行對於在記憶體晶片10_1之升壓模組17A_1處的升壓動作進行輔助之輔助動作。之後，若是記憶體晶片10_1內之非選擇字元線到達電壓VREAD，則在記憶體晶片10_1處，資料係被從讀出對象之記憶體胞而讀出。 1.2.3.3 寫入動作時之輔助動作控制 寫入動作，係包含有程式化(program)動作以及程式化驗證(program verify)動作。程式化動作，係為藉由對於記憶體胞電晶體MT之閘極電極施加寫入電壓VPGM來將電荷注入至記憶體胞電晶體MT之電荷積蓄層41中並使記憶體胞電晶體之臨限值電壓上升的動作。在程式化動作中，例如，在選擇字元線處係被施加有寫入電壓VPGM，在非選擇字元線處係被施加有電壓VPASS。 程式化驗證動作，係為對於「藉由寫入電壓之施加所產生了的記憶體胞電晶體MT之臨限值電壓是否有到達目標電壓」一事進行驗證之讀出動作。在程式化驗證動作中，例如，在選擇字元線處係被施加有程式化驗證電壓VPV，在非選擇字元線處係被施加有電壓VREAD。 在寫入動作中，係將程式化動作與程式化驗證動作作為1個的寫入迴圈，並反覆進行寫入迴圈，直到由程式化驗證動作所致之驗證通過為止。詳細而言，在由程式化動作後之程式化驗證動作所致的驗證中，當記憶體胞電晶體之臨限值電壓並未到達特定之臨限值電壓、亦即是在驗證中為失敗(fail)的情況時，係使寫入電壓VPGM作一定之電壓ΔV之增加，並再度實行程式化動作，並且進而實行程式化驗證動作。之後，反覆進行寫入迴圈，直到驗證通過為止。 使用圖22，針對包含有程式化動作以及程式化驗證動作的寫入動作之概要進行說明。圖22，係為在寫入動作時，被施加於選擇字元線、非選擇字元線、選擇閘極線SGD、SGS以及位元線BL處的電壓之時序圖。 首先，程式化動作係被實行。 在時刻tw1處，感測放大器29，係對於被與非寫入對象(或者是，禁止寫入、非選擇)之記憶體胞電晶體MT作連接的位元線BL，而施加電壓VDDSA。又，感測放大器29，係對於被與寫入對象(或者是，選擇)之記憶體胞電晶體MT作連接的位元線BL，而供給電壓VSS。電壓VDDSA，係為當電壓VSGD被施加至了所被選擇了的選擇閘極線SGD處時，選擇電晶體ST1會成為OFF狀態之電壓。 接著，在時刻tw2處，行解碼器19，係對於所被選擇了的選擇閘極線SGD而施加電壓VSGD，又，係對於非選擇之選擇閘極線SGD而供給電壓VSS。電壓VSGD，係為較電壓VSS而更高之電壓。 接著，在時刻tw3處，行解碼器19，係對於選擇字元線以及非選擇字元線而施加電壓VPASS。 接著，在時刻tw4處，行解碼器19，係對於選擇字元線而施加寫入電壓VPGM(例如，14~20V)。寫入電壓VPGM，係為用以將電子注入至寫入對象之記憶體胞電晶體MT之電荷積蓄層41中的電壓。寫入電壓VPGM，係較電壓VPASS而更高。藉由此寫入電壓VPGM之施加，電子係被注入至被與選擇字元線作了連接的寫入對象之記憶體胞電晶體MT之電荷積蓄層41中，寫入係被進行。又，在選擇字元線之非寫入對象之記憶體胞電晶體MT處，記憶體胞電晶體之通道電位係被升高(boost)，亦即是通道電位係上升，電荷係幾乎不會被注入至電荷積蓄層41中。 接著，在時刻tw5處，行解碼器19，係使施加於選擇字元線處之電壓，從寫入電壓VPGM而降低至電壓VPASS。 之後，在時刻tw6處，在選擇字元線、非選擇字元線、選擇閘極線SGD、SGS以及位元線BL處係被供給有電壓VSS。藉由以上處理，程式化動作係結束。 接著，程式化驗證動作係被實行。 在時刻tw7處，行解碼器19，係對於所被選擇了的選擇閘極線SGD以及選擇閘極線SGS，而施加電壓VSG。行解碼器19，係對於非選擇之選擇閘極線SGD，而施加電壓VSS。電壓VSG，係為使與所被選擇了的字串單元SU相對應之選擇電晶體ST1以及ST2成為ON狀態之電壓。藉由此，所被選擇了的字串單元SU之選擇電晶體ST1、ST2，係成為ON狀態，非選擇之字串單元SU之選擇電晶體ST1，係成為OFF狀態。 進而，在時刻tw7處，行解碼器19，係對於選擇字元線施加驗證電壓VPV，並對於非選擇字元線而施加電壓VREAD。驗證電壓VPV，係為因應於寫入資料而被作設定之電壓。電壓VREAD，係如同前述一般，身為無關於記憶體胞電晶體MT之臨限值電壓地而將記憶體胞電晶體MT設為ON狀態之電壓，並成為VREAD＞VPV。例如，當寫入對象之記憶體胞電晶體MT之臨限值電壓係較電壓VPV而更高的情況時，記憶體胞電晶體MT係成為OFF狀態，當臨限值電壓係為電壓VPV以下的情況時，記憶體胞電晶體MT係成為ON狀態。 接著，在時刻tw8處，感測放大器29，係將被與寫入對象之記憶體胞電晶體MT作連接的位元線BL之電位設定為電壓VBL。電壓VBL，例如係為較電壓VPV而更低之電壓(VPV＞VBL)。進而，感測放大器29，係將被與非寫入對象之記憶體胞電晶體MT作連接的位元線BL之電位設定為電壓VSS。 之後，在時刻tw9處，行解碼器19，係對於選擇字元線、非選擇字元線、選擇閘極線SGD以及選擇閘極線SGS，而施加電壓VSS。又，感測放大器29，係對於位元線BL而施加電壓VSS。 藉由以上之動作，資料係被從被與選擇字串單元之選擇字元線作了連接的記憶體胞電晶體MT而讀出。當被讀出了的資料係通過了驗證的情況時，寫入動作係結束。另一方面，當被讀出了的資料係於驗證中而失敗的情況時，係一面將寫入電壓VPGM作電壓ΔV之增加，一面反覆進行包含有程式化動作與程式化驗證動作的寫入迴圈，直到驗證通過為止。 另外，圖22，係為本實施形態之寫入動作之時序圖的其中一例。被施加於字元線WL、選擇閘極線SGD、SGS以及位元線BL之各者處的電壓之大小關係，係並非絕對需要為與在圖22中所示之電壓之大小關係相互一致。 本實施形態，係並不僅是能夠對於前述之在讀出動作中之電壓VREAD之產生作適用，而亦能夠對於在寫入動作所包含的程式化動作以及程式化驗證動作中之電壓VPASS與電壓VREAD之產生作適用。亦即是，記憶體控制器20，在程式化動作以及程式化驗證動作時，係對於記憶體晶片10_0~10_3之狀態作確認，並基於所確認到的狀態，來對於由升壓模組17A_0~17A_3所致之升壓動作以及輔助動作進行控制。記憶體晶片10_0~10_3，係依循於從記憶體控制器20所收訊了的命令，來使升壓模組17A_0~ 17A_3實行升壓動作以及輔助動作，並產生電壓VPASS以及電壓VREAD。 圖23，係為對於從記憶體控制器20所輸出的訊號與記憶體晶片10_0~10_3之動作作展示之時序圖。 在圖23所示之例中，於記憶體晶片10_0處係被進行有作為寫入動作(D)之程式化動作以及程式化驗證動作，於此些之程式化動作與程式化驗證動作之間，在記憶體晶片10_1處係被進行有讀出動作(E)，進而，在程式化驗證動作之結束後，在記憶體晶片10_3處係被進行有讀出動作(F)。另外，於此，作為寫入動作(D)，雖係針對將包含有程式化動作與程式化驗證動作之寫入迴圈僅實行1次之例來作展示，但是，當由驗證動作所致之驗證並未通過的情況時，寫入迴圈係被實行複數次。 以下，針對由記憶體控制器20所致之升壓模組17A_0~17A_3之升壓動作以及輔助動作的控制進行說明。 首先，如同在圖23中以(a)所示一般，記憶體控制器20，係對於記憶體晶片10_0而送訊下達進行寫入動作之命令的寫入指令以及位址。 接著，如同在圖23中以(b)所示一般，記憶體控制器20，係對於除了記憶體晶片10_0以外的其他之記憶體晶片10_1~10_3而送訊對於記憶體晶片10_1~10_3之狀態作確認的讀取狀態指令。 接著，如同在圖23中以(c)所示一般，記憶體控制器20，係基於從記憶體晶片10_1~10_3所回送的狀態，來對於能夠進行輔助動作之記憶體晶片而送訊下達進行輔助動作之命令的指令。例如，於此，記憶體控制器20，係根據從記憶體晶片10_1所回送的狀態，來確認到記憶體晶片10_1是能夠進行輔助動作之記憶體晶片。之後，記憶體控制器20，係對於記憶體晶片10_1而送訊下達進行輔助動作之命令的輔助要求指令。 之後，記憶體晶片10_0之升壓模組17A_0內的電荷泵CP0~CP3，係進行產生電壓VPASS之升壓動作。與此相互並行地，記憶體晶片10_1之升壓模組17A_1內的電荷泵CP1~CP3，係進行對於在記憶體晶片10_0之升壓模組17A_0處的升壓動作進行輔助之輔助動作。之後，若是記憶體晶片10_0內之非選擇字元線到達電壓VPASS，則在記憶體晶片10_0處，係被進行有將資料寫入至寫入對象之記憶體胞電晶體MT中的程式化動作。在記憶體晶片10_0處，接續於此程式化動作，係進行有程式化驗證動作。在本例中，於在記憶體晶片10_0處所進行的程式化驗證動作之前，係在記憶體晶片10_1處先進行有讀出動作(E)。 如同在圖23中以(d)所示一般，記憶體控制器20，係對於記憶體晶片10_1而送訊下達進行讀出動作之命令的讀取指令以及位址。 接著，為了進行記憶體晶片10_1之讀出動作，如同在圖23中以(e)所示一般，記憶體控制器20，係對於除了記憶體晶片10_1以外的其他之記憶體晶片10_2、10_3、10_0而送訊對於記憶體晶片10_2、10_3、10_0之狀態作確認的讀取狀態指令。 接著，為了進行記憶體晶片10_0之程式化驗證動作，如同在圖23中以(f)所示一般，記憶體控制器20，係對於除了記憶體晶片10_0以外的其他之記憶體晶片10_1、10_2、10_3而送訊對於記憶體晶片10_1、10_2、10_3之狀態作確認的讀取狀態指令。 接著，為了進行記憶體晶片10_1之讀出動作，如同在圖23中以(g)所示一般，記憶體控制器20，係基於從記憶體晶片10_2、10_3、10_0所回送的狀態，來對於能夠進行輔助動作之記憶體晶片而送訊下達進行輔助動作之命令的指令。例如，於此，記憶體控制器20，係根據從記憶體晶片10_2所回送的狀態，來確認到記憶體晶片10_2是能夠進行輔助動作之記憶體晶片。之後，記憶體控制器20，係對於記憶體晶片10_2而送訊下達進行輔助動作之命令的輔助要求指令。 之後，記憶體晶片10_1之升壓模組17A_1內的電荷泵CP0~CP3，係進行產生電壓VREAD之升壓動作。與此相互並行地，記憶體晶片10_2之升壓模組17A_2內的電荷泵CP1~CP3，係進行對於在記憶體晶片10_1之升壓模組17A_1處的升壓動作進行輔助之輔助動作。之後，若是記憶體晶片10_1內之非選擇字元線到達電壓VREAD，則在記憶體晶片10_1處，資料係被從讀出對象之記憶體胞電晶體MT而讀出。 接著，為了進行記憶體晶片10_0之程式化驗證動作，如同在圖23中以(h)所示一般，記憶體控制器20，係基於從記憶體晶片10_1、10_2、10_3所回送的狀態，來對於能夠進行輔助動作之記憶體晶片而送訊下達進行輔助動作之命令的指令。例如，於此，記憶體控制器20，係根據從記憶體晶片10_3所回送的狀態，來確認到記憶體晶片10_3是能夠進行輔助動作之記憶體晶片。之後，記憶體控制器20，係對於記憶體晶片10_3而送訊下達進行輔助動作之命令的輔助要求指令。 之後，記憶體晶片10_0之升壓模組17A_0內的電荷泵CP0~CP3，係進行產生電壓VREAD之升壓動作。與此相互並行地，記憶體晶片10_3之升壓模組17A_3內的電荷泵CP1~CP3，係進行對於在記憶體晶片10_0之升壓模組17A_0處的升壓動作進行輔助之輔助動作。之後，若是記憶體晶片10_0內之非選擇字元線到達電壓VREAD，則在記憶體晶片10_0處，資料係被從寫入對象之記憶體胞電晶體MT而讀出。 接著，為了進行記憶體晶片10_3之讀出動作，如同在圖23中以(i)所示一般，記憶體控制器20，係對於記憶體晶片10_3而送訊下達進行讀出動作之命令的讀取指令以及位址。 接著，如同在圖23中以(j)所示一般，記憶體控制器20，係對於除了記憶體晶片10_3以外的其他之記憶體晶片10_0、10_1、10_2而送訊對於記憶體晶片10_0、10_1、10_2之狀態作確認的讀取狀態指令。 接著，如同在圖23中以(k)所示一般，記憶體控制器20，係基於從記憶體晶片10_0、10_1、10_2所回送的狀態，來對於能夠進行輔助動作之記憶體晶片而送訊下達進行輔助動作之命令的指令。例如，於此，記憶體控制器20，係根據從記憶體晶片10_0所回送的狀態，來確認到記憶體晶片10_0是能夠進行輔助動作之記憶體晶片。之後，記憶體控制器20，係對於記憶體晶片10_0而送訊下達進行輔助動作之命令的輔助要求指令。 之後，記憶體晶片10_3之升壓模組17A_3內的電荷泵CP0~CP3，係進行產生電壓VREAD之升壓動作。與此相互並行地，記憶體晶片10_0之升壓模組17A_0內的電荷泵CP1~CP3，係進行對於在記憶體晶片10_3之升壓模組17A_3處的升壓動作進行輔助之輔助動作。之後，若是記憶體晶片10_3內之非選擇字元線到達電壓VREAD，則在記憶體晶片10_3處，資料係被從讀出對象之記憶體胞電晶體MT而讀出。 1.2.3.4 刪除動作時之輔助動作控制 本實施形態，係並不僅是能夠對於在讀出動作之電壓VREAD以及寫入動作之電壓VPASS之產生作適用，而亦能夠對於在刪除動作中之電壓VERA之產生作適用。刪除動作，係為藉由使被積蓄在記憶體胞電晶體MT之電荷積蓄層41中的電子與藉由該刪除動作所被注入之電洞作再結合而使電子消失，來使記憶體胞電晶體MT之臨限值電壓遷移至狀態“Er”之臨限值電壓分布內的動作。 在刪除動作中，例如，於源極線SL處係被施加有刪除電壓VERA。源極線SL，係被與被配置在區塊BLK內之複數之NAND字串NS之半導體層43作連接，而有著相當大的負荷。本實施形態之升壓模組17A，係亦可對於在刪除動作時而對於源極線SL供給刪除電壓VERA的情況作適用。 使用圖24，針對刪除動作之概要作說明。圖24，係為在刪除動作時，被施加於字元線WL、選擇閘極線SGD、SGS、位元線BL以及源極線SL處的電壓之時序圖。 在時刻te1處，驅動器18，係對於源極線SL而施加刪除電壓VERA。感測放大器29，係對於在身為刪除對象之區塊BLK中所包含的位元線BL而施加刪除電壓VERA。 又，行解碼器19，係對於在身為刪除對象之區塊BLK中所包含的字元線WL，而施加電壓VWLE。電壓VWLE，例如係為電壓VSS以上並且未滿電壓VERA之電壓。另外，電壓VWLE，係並不被限定於上述之電壓，而亦可為未滿電壓VSS之電壓。 接著，在時刻te2處，行解碼器19，係對於身為刪除對象之區塊BLK之選擇閘極線SGS以及SGD，而施加電壓VSGE。電壓VSGE，係為較電壓VWLE而更高並且較電壓VERA而更低之電壓。 藉由上述之電壓施加，在NAND字串NS之選擇電晶體ST1側處，藉由被施加於位元線BL處之電壓VERA，係從位元線BL起朝向選擇電晶體ST1而流動閘極誘發汲極漏洩(Gate-Induced Drain Leakage：GIDL)電流。又，在NAND字串NS之選擇電晶體ST2側處，藉由被施加於源極線SL處之電壓VERA，係從源極線SL起朝向選擇電晶體ST2而流動GIDL電流。 藉由此些之GIDL電流，所被產生了的電子電洞對之電子，係朝向身為NAND字串NS之通道之外側的源極線SL以及位元線BL移動，電洞係朝向NAND字串NS之通道之內側移動。藉由此，起因於在NAND字串NS之通道內所被產生了的電洞，通道之電位係上升，電洞係被注入至電荷積蓄層41中。之後，藉由使被注入了的電洞與藉由寫入動作等而被注入至NAND字串NS之電荷積蓄層41中的電子作再結合，而使電子從NAND字串NS之記憶體胞電晶體MT之電荷積蓄層41消失。其結果，NAND字串之記憶體胞電晶體MT之臨限值電壓係降低。 在時刻te3處，行解碼器19，係對於字元線WL和選擇閘極線SGS以及SGD，而施加電壓VSS。感測放大器29，係對於位元線BL而施加電壓VSS。又，驅動器18，係對於源極線SL而施加電壓VSS。藉由以上處理，刪除動作係結束。 另外，雖係針對在時刻te2處而於選擇閘極線SGS以及SGD處被施加有電壓VSGE的情況來作了說明，但是，係並不被限定於此。被施加於選擇閘極線SGS以及SGD之各者處的電壓，係只要是會使GIDL電流流動一般之電壓即可，而亦可分別為相異之電壓。 本實施形態，係亦能夠對於在前述之刪除動作中之電壓VERA之產生作適用。亦即是，記憶體控制器20，在刪除動作時，係對於記憶體晶片10_0~10_3之狀態作確認，並基於所確認到的狀態，來在刪除電壓VERA之升壓時，對於由升壓模組17A_0~17A_3所致之升壓動作以及輔助動作進行控制。記憶體晶片10_0~10_3，係依循於從記憶體控制器20所收訊了的命令，來使升壓模組17A_0~17A_3實行升壓動作以及輔助動作，並產生刪除電壓VERA。 1.2.4 由記憶體晶片所致之升壓模組17A之控制 接著，針對並不依存於記憶體控制器20之控制地來在記憶體晶片10_0~10_3之間而相互地對於升壓模組17A_0~ 17A_3作控制的例子進行說明。從記憶體控制器20而收訊了讀取指令之記憶體晶片，係對於其他之記憶體晶片之狀態作確認，並基於所確認到的狀態，來對於由升壓模組17A_0~17A_3所致之升壓動作以及輔助動作進行控制。 圖25，係為對於記憶體晶片10_0~10_3之間之訊號之授受作展示之圖。圖25，係對於當記憶體晶片10_0收訊了讀取指令的情況時之訊號之授受作展示。圖26，係為對於從記憶體控制器20以及記憶體晶片10_0~10_3所輸出之訊號與在記憶體晶片10_0~10_3處之動作作展示之時序圖。 在圖26所示之例中，於記憶體晶片10_0處之讀出動作(A)、於記憶體晶片10_2處之讀出動作(B)以及於記憶體晶片10_1處之讀出動作(C)，係被依序進行。 以下，針對由記憶體晶片10_0~10_3所致之升壓模組17A_0~17A_3之升壓動作以及輔助動作的控制進行說明。 首先，如同在圖26中以(a)所示一般，記憶體控制器20，係對於記憶體晶片10_0而送訊下達進行讀出動作之命令的讀取指令以及位址。 若是收訊讀取指令，則如同在圖26中以(b)所示一般，記憶體晶片10_0，係對於除了記憶體晶片10_0以外的其他之記憶體晶片10_1~10_3而送訊對於記憶體晶片10_1~10_3之狀態作確認的讀取狀態指令。狀態，係為包含有記憶體晶片10_1~10_3之升壓模組17A_1~17A_3的「是否現在正在實行升壓動作以及輔助動作」以及「升壓模組17A-1~17A_3之升壓動作以及輔助動作的預定實行」之動作資訊。 接著，如同在圖26中以(c)所示一般，記憶體晶片10_0，係基於從記憶體晶片10_1~10_3所回送的狀態，來對於能夠進行輔助動作之記憶體晶片而送訊下達進行輔助動作之命令的指令。例如，於此，記憶體晶片10_0，係根據從記憶體晶片10_1所回送的狀態，來確認到記憶體晶片10_1是能夠進行輔助動作之記憶體晶片。之後，記憶體晶片10_0，係對於記憶體晶片10_1而送訊下達進行輔助動作之命令的輔助要求指令。 之後，記憶體晶片10_0之升壓模組17A_0內的電荷泵CP0~CP3，係進行產生電壓VREAD之升壓動作。與此相互並行地，記憶體晶片10_1之升壓模組17A_1內的電荷泵CP1~CP3，係進行對於在記憶體晶片10_0之升壓模組17A_0處的升壓動作進行輔助之輔助動作。之後，若是記憶體晶片10_0內之非選擇字元線到達電壓VREAD，則在記憶體晶片10_0處，資料係被從讀出對象之記憶體胞電晶體MT而讀出。 接著，如同在圖26中以(d)所示一般，記憶體控制器20，係對於記憶體晶片10_2而送訊下達進行讀出動作之命令的讀取指令以及位址。 若是收訊讀取指令，則如同在圖26中以(e)所示一般，記憶體晶片10_2，係對於除了記憶體晶片10_2以外的其他之記憶體晶片10_3、10_0、10_1而送訊對於記憶體晶片10_3、10_0、10_1之狀態作確認的讀取狀態指令。 接著，如同在圖26中以(f)所示一般，記憶體控制器20，係對於記憶體晶片10_1而送訊下達進行讀出動作之命令的讀取指令以及位址。 若是收訊讀取指令，則如同在圖26中以(g)所示一般，記憶體晶片10_1，係對於除了記憶體晶片10_1以外的其他之記憶體晶片10_2、10_3、10_0而送訊對於記憶體晶片10_2、10_3、10_0之狀態作確認的讀取狀態指令。 接著，如同在圖26中以(h)所示一般，記憶體晶片10_2，係基於從記憶體晶片10_3、10_0、10_1所回送的狀態，來對於能夠進行輔助動作之記憶體晶片而送訊下達進行輔助動作之命令的指令。例如，於此，記憶體晶片10_2，係根據從記憶體晶片10_3所回送的狀態，來確認到記憶體晶片10_3是能夠進行輔助動作之記憶體晶片。之後，記憶體晶片10_2，係對於記憶體晶片10_3而送訊下達進行輔助動作之命令的輔助要求指令。 之後，記憶體晶片10_2之升壓模組17A_2內的電荷泵CP0~CP3，係進行產生電壓VREAD之升壓動作。與此相互並行地，記憶體晶片10_3之升壓模組17A_3內的電荷泵CP1~CP3，係進行對於在記憶體晶片10_2之升壓模組17A_2處的升壓動作進行輔助之輔助動作。之後，若是記憶體晶片10_2內之非選擇字元線到達電壓VREAD，則在記憶體晶片10_2處，資料係被從讀出對象之記憶體胞電晶體MT而讀出。 接著，如同在圖26中以(i)所示一般，記憶體晶片10_1，係基於從記憶體晶片10_2、10_3、10_0所回送的狀態，來對於能夠進行輔助動作之記憶體晶片而送訊下達進行輔助動作之命令的指令。例如，於此，記憶體晶片10_1，係根據從記憶體晶片10_0所回送的狀態，來確認到記憶體晶片10_0是能夠進行輔助動作之記憶體晶片。之後，記憶體晶片10_1，係對於記憶體晶片10_0而送訊下達進行輔助動作之命令的輔助要求指令。 之後，記憶體晶片10_1之升壓模組17A_1內的電荷泵CP0~CP3，係進行產生電壓VREAD之升壓動作。與此相互並行地，記憶體晶片10_0之升壓模組17A_0內的電荷泵CP1~CP3，係進行對於在記憶體晶片10_1之升壓模組17A_1處的升壓動作進行輔助之輔助動作。之後，若是記憶體晶片10_1內之非選擇字元線到達電壓VREAD，則在記憶體晶片10_1處，資料係被從讀出對象之記憶體胞電晶體MT而讀出。 1.3第1實施形態之效果 若依據第1實施形態，則係可提供一種具備有能夠將升壓性能提升並且能夠將電路面積縮小的升壓電路之半導體記憶裝置以及記憶體系統。 以下，針對在作為比較例之半導體記憶裝置處的輔助動作進行說明，並接著針對第1實施形態之半導體記憶裝置以及記憶體系統的效果作說明。 圖27，係為對於比較例之半導體記憶裝置所包含的記憶體晶片之電荷泵之動作作展示之時序圖。比較例之半導體記憶裝置，係具備有記憶體晶片M0以及記憶體晶片M1。記憶體晶片M0係具備有電荷泵CP0，記憶體晶片M1係具備有電荷泵CP1。圖27，係對於「首先於記憶體晶片M0處係被實行有讀出動作(1)，接著於記憶體晶片M1處係被實行有讀出動作(2)」的模樣作展示。 若是在記憶體晶片M0處而讀出動作(1)被開始，則由電荷泵CP0所致之升壓動作係被開始。與此由電荷泵CP0所致之升壓動作相互並行地，由記憶體晶片M1內之電荷泵CP1所致之輔助動作係被開始。由電荷泵CP1所致之輔助動作，係對於在記憶體晶片M0處之升壓動作進行輔助。於此，於電荷泵CP1正在進行輔助動作之期間tA~tB中，記憶體晶片M1係並無法從外部而收訊指令。 之後，在記憶體晶片M0處之讀出動作(1)係結束，記憶體晶片M1內之電荷泵CP1之輔助動作亦結束。起因於此輔助動作之結束，記憶體晶片M1係成為能夠從外部而收訊指令。 接著，記憶體晶片M1係從外部而收訊讀取指令，於記憶體晶片M1處，讀出動作(2)係被開始。若是在記憶體晶片M1處而讀出動作被開始，則由電荷泵CP1所致之升壓動作係被開始。與此由電荷泵CP1所致之升壓動作相互並行地，由記憶體晶片M0內之電荷泵CP0所致之輔助動作係被開始。由電荷泵CP0所致之輔助動作，係對於在記憶體晶片M1處之升壓動作進行輔助。 在比較例之半導體記憶裝置中，如同上述一般，於記憶體晶片M1內之電荷泵CP1正在進行輔助動作之期間中，記憶體晶片M1係並無法從外部而收訊指令。因此，於記憶體晶片M0正在實行讀出動作的期間中，記憶體晶片M1係並無法實行讀出動作。此係會導致在半導體記憶裝置處的讀出動作之性能降低。 相對於此，第1實施形態之半導體記憶裝置，係具備有以下之構成。半導體記憶裝置，係具備有記憶體晶片10_0以及記憶體晶片10_1。記憶體晶片10_0，係具備第1記憶體胞、和被與第1記憶體胞作連接之第1字元線、和對於第1字元線供給電壓之第1升壓電路(例如，電荷泵CP0)以及第2升壓電路(例如，電荷泵CP1)。記憶體晶片10_1，係具備第2記憶體胞、和被與第2記憶體胞作連接之第2字元線、和對於第2字元線供給電壓之第3升壓電路(例如，電荷泵CP0)以及第4升壓電路(例如，電荷泵CP1)。於在記憶體晶片10_0處之第1讀出動作中，第1升壓電路、第2升壓電路以及第4升壓電路係對於第1字元線供給第1電壓。若是第1字元線之電壓到達第1電壓，則第1升壓電路，係繼續對於第1字元線而進行第1電壓之供給，第2升壓電路以及第4升壓電路，係將對於第1字元線之第1電壓之供給停止。 如同上述一般，於在記憶體晶片10_0處之第1讀出動作中，若是第1字元線之電壓到達第1電壓，則記憶體晶片10_1之第4升壓電路，係將對於第1字元線之第1電壓之供給停止。藉由此，係能夠將記憶體晶片10_1之第4升壓電路的對於第1字元線而供給第1電壓之輔助動作之期間縮短。若是能夠將由第4升壓電路所致之輔助動作之期間縮短，則記憶體晶片10_1係能夠相較於比較例而更快地收訊讀取指令。藉由此，係能夠在第1讀出動作結束之前，便開始在記憶體晶片10_1處之第2讀出動作，而能夠使在半導體記憶裝置10處之讀出動作之性能提升。進而，在將記憶體晶片10_0內之字元線升壓的情況時，由於係能夠使用由其他之記憶體晶片10_1之升壓電路所致之輔助動作，因此，係能夠使記憶體晶片所具備的升壓電路之各別之面積縮小。 又，記憶體控制器20，在對於半導體記憶裝置10之記憶體晶片10_0而送訊了下達第1讀出動作之命令之讀取指令的情況時，係對於記憶體晶片10_1而送訊對於狀態作確認的讀取狀態指令。接著，記憶體控制器20，當基於藉由讀取狀態指令所得到的狀態，而確認到係能夠進行由記憶體晶片10_1所致之輔助動作的情況時，係對於記憶體晶片10_1而送訊下達進行輔助動作之命令的輔助要求指令。藉由此，上述之第1讀出動作，係能夠藉由從記憶體控制器20所對於半導體記憶裝置10之命令來實行。 藉由以上構成，若依據第1實施形態，則係可提供一種具備有能夠將升壓性能提升並且能夠將電路面積縮小的升壓電路之半導體記憶裝置以及記憶體系統。進而，由於能夠將升壓電路之電路面積縮小，因此係能夠將記憶體晶片之各別的晶片面積縮小。更進而，係能夠將半導體記憶裝置縮小。 2.第2實施形態 以下，針對第2實施形態之半導體記憶裝置作說明。在前述之第1實施形態中，係針對「在複數之記憶體晶片之間而將升壓模組作共用，並在複數之記憶體晶片間而對於升壓至電壓VREAD之升壓動作進行輔助」的例子，來作了說明。在第2實施形態中，係針對「在1個的記憶體晶片內之複數之平面(plane)間而將升壓模組作共用，並在複數之平面間而對於升壓至電壓VREAD之升壓動作進行輔助」的例子，來進行說明。在第2實施形態中，主要針對與第1實施形態相異之部分作說明。關於未說明之其他的構成以及動作，係與第1實施形態相同。 2.1 記憶體晶片10_n之構成 圖28，係為對於第2實施形態之半導體記憶裝置10內的記憶體晶片10_n之構成作展示之區塊圖。 記憶體晶片10_n，係具備有複數之平面、例如具備有平面PL_0、PL_1、PL_2、PL_3，並具備有輸入輸出電路12、邏輯控制電路13、準備/繁忙電路14、暫存器群15、序列器(或者是，控制電路)16。 平面PL_0~PL_3之各者，係具備有記憶體胞陣列11、電壓產生電路17、驅動器18、行解碼器19、列解碼器28以及感測放大器29。平面PL_0~PL_3之各者，係為能夠與其他之平面相互獨立地而實行讀出動作、寫入動作以及刪除動作的構成單位。於後，在記載為平面PL的情況時，係視為代表區塊PL_0~PL_3之各者。另外，於此，雖係針對複數之平面為4個的平面之例來作展示，但是，係亦可具備有4以外之數量的平面。 2.1.1 電壓產生電路17內之升壓模組之構成 接著，針對記憶體晶片10_n所具備的平面PL_0~PL_3之電壓產生電路17內之升壓模組進行說明。第2實施形態之記憶體晶片10_n，係如同前述一般，具備有平面PL_0~ PL_3。平面PL_0~PL_3之各者，係具備有電壓產生電路17。電壓產生電路17，例如，係具備有用以產生應被供給至非選擇字元線處之電壓VREAD的升壓模組17A。 圖29，係為對於平面PL_0~PL_3所具備的電壓產生電路17內之升壓模組之構成作展示之圖。平面PL_0~PL_3之電壓產生電路17之各者，係分別具備有升壓模組17A_0、17A_1、17A_2、17A_3。升壓模組17A，係為用以產生電壓VREAD之升壓電路。 升壓模組17A，係具備有複數之升壓電路，例如，係具備有電荷泵CP0、CP1、CP2、CP3、調整器RE1、以及開關電路S1、S2。 記憶體晶片10_n，係如同在第1實施形態中所作了說明一般，具備有用以在自身與外部之間而將電源電壓、訊號以及資料作送訊以及收訊的複數之端子(或者是，墊片)，例如，係具備有端子TVDD、端子TVPP、端子TVSS、端子TDQ以及端子TSI。 端子TVPP，係被與在平面PL_0~PL_3之各者中所包含的開關電路S2作連接。 2.2 在複數之平面處之升壓模組17A之動作 接著，針對記憶體晶片10_n之平面PL_0~PL_3之升壓模組17A_0~17A_3之動作進行說明。各平面之升壓模組17A，係能夠進行升壓動作，並且亦能夠對於在其他之平面之升壓模組處的升壓動作進行輔助。亦即是，係能夠在平面PL_0~PL_3之升壓模組17A_0~17A_3之間，而相互地對於「將非選擇字元線升壓至電壓VREAD」之動作進行輔助。 以下，作為其中一例，針對在平面PL_0與平面PL_1之間而對於在升壓模組17A處之升壓動作進行輔助的動作作說明，但是，關於在其他之記憶體晶片之間而對於升壓動作進行輔助之動作，亦為相同。於後，係將「使某一平面之升壓模組對於在其他之平面之升壓模組處的升壓動作進行輔助」之動作，稱作輔助動作。 圖30，係為對於平面PL_0以及PL_1之升壓模組17A_0以及17A_1內的電荷泵CP0~CP3之動作作展示之時序圖。圖31，係為對於圖30中所示之輔助期間t21~t22中的電荷泵CP0~CP3之動作作展示之圖。圖32，係為對於圖30中所示之輔助期間t23~t24中的電荷泵CP0~CP3之動作作展示之圖。 圖30，係對於「在時刻t20~t26之間，於平面PL_0處係被實行有讀出動作(1)，在時刻t22~t28之間，於平面PL_1處係被實行有讀出動作(2)」的模樣作展示。 首先，在時刻t20處，於平面PL_0處，讀出動作(1)係被開始。 若是讀出動作(1)被開始，則在時刻t21~t22處，平面PL_0內之電荷泵CP0~CP3係實行升壓動作。與此相互並行地，在時刻t21~t22處，平面PL_1內之電荷泵CP1~CP3係實行輔助動作。此平面PL_1之輔助動作，係對於平面PL_0內之由電荷泵CP0~CP3所致之升壓動作進行輔助。亦即是，如同在圖31中所示一般，藉由此輔助動作，係從平面PL_1內之電荷泵CP1~CP3而對於平面PL_0內之升壓模組17A_0供給電流。 若是作詳細敘述，則平面PL_0內之電荷泵CP0~CP3以及平面PL_1內之電荷泵CP1~CP3係被設定為動作狀態，平面PL_1內之電荷泵CP0係被設定為停止狀態。平面PL_0內之開關電路S1以及S2係被設定為連接狀態，平面PL_1內之開關電路S2係被設定為連接狀態，開關電路S1係被設定為非連接狀態。進而，平面PL_2以及PL_3內之開關電路S2係被設定為非連接狀態。藉由此，電流係被從平面PL_0內之電荷泵CP0~CP3以及平面PL_1內之電荷泵CP1~CP3而被供給至平面PL_0內之調整器RE1處。 藉由此電流供給，來對於平面PL_0內之升壓模組17A_0的「將非選擇字元線升壓至電壓VREAD」之動作進行輔助。藉由平面PL_0內之電荷泵CP0~CP3之升壓動作以及平面PL_1內之電荷泵CP1~CP3之輔助動作，平面PL_0內之非選擇字元線係被迅速地升壓至電壓VREAD。 之後，若是平面PL_0內之非選擇字元線之電壓到達電壓VREAD，則在時刻t22處，平面PL_0內之電荷泵CP1~ CP3之升壓動作係停止，與此一同地，平面PL_1內之電荷泵CP1~CP3之輔助動作係停止。 為了將平面PL_0內之非選擇字元線之電壓保持於電壓VREAD，平面PL_0內之電荷泵CP0的升壓動作係並未停止，而持續進行。之後，在時刻t22之後，亦同樣的，於平面PL_0處之讀出動作(1)係被持續進行。 接著，在時刻t22處，於平面PL_1處，讀出動作(2)係被開始。 若是讀出動作(2)被開始，則在時刻t23~t24處，平面PL_1內之電荷泵CP0~CP3係實行升壓動作。與此相互並行地，在時刻t23~t24處，平面PL_0內之電荷泵CP1~CP3係實行輔助動作。此平面PL_0之輔助動作，係對於平面PL_1內之由電荷泵CP0~CP3所致之升壓動作進行輔助。亦即是，如同在圖32中所示一般，藉由此輔助動作，係從平面PL_0內之電荷泵CP1~CP3而對於平面PL_1內之升壓模組17A_1供給電流。 若是作詳細敘述，則平面PL_1以及平面PL_0內之電荷泵CP0~CP3係被設定為動作狀態。平面PL_1內之開關電路S1以及S2係被設定為連接狀態，平面PL_0內之開關電路S2係被設定為連接狀態，開關電路S1係被設定為非連接狀態。進而，平面PL_2以及PL_3內之開關電路S2係被設定為非連接狀態。藉由此，電流係被從平面PL_1內之電荷泵CP0~CP3以及平面PL_0內之電荷泵CP1~CP3而被供給至平面PL_1內之調整器RE1處。又，電流係被從平面PL_0內之電荷泵CP0而被供給至平面PL_0內之調整器RE1處。 藉由此，來對於平面PL_1內之「將非選擇字元線升壓至電壓VREAD」之動作進行輔助。藉由平面PL_1內之電荷泵CP0~CP3之升壓動作以及平面PL_0內之電荷泵CP1~CP3之輔助動作，平面PL_1內之非選擇字元線係被迅速地升壓至電壓VREAD。 之後，若是平面PL_1內之非選擇字元線之電壓到達電壓VREAD，則在時刻t24處，平面PL_1內之電荷泵CP1~CP3之升壓動作係停止，與此一同地，平面PL_0內之電荷泵CP1~CP3之輔助動作係停止。 為了將平面PL_1內之非選擇字元線之電壓保持於電壓VREAD，平面PL_1內之電荷泵CP0的升壓動作係並未停止，而持續進行(圖30中所示之保持動作)。之後，在時刻t24之後，亦同樣的，於平面PL_1處之讀出動作(2)係被持續進行。 之後，在時刻t25處，平面PL_0內之電荷泵CP0之保持動作係停止。進而，在時刻t26處，於平面PL_0處之讀出動作(1)係結束。 之後，在時刻t27處，平面PL_1內之電荷泵CP0之升壓動作係停止。進而，在時刻t28處，於平面PL_1處之讀出動作(2)係結束。 2.3 第2實施形態之效果 若依據第2實施形態，則與第1實施形態相同的，係可提供一種具備有能夠將升壓性能提升並且能夠將電路面積縮小的升壓電路之半導體記憶裝置以及記憶體系統。 在第2實施形態中，係能夠於記憶體晶片10_n內之複數之平面之升壓電路(例如，電荷泵)之間而相互地對於升壓動作進行輔助。藉由此，由於能夠將平面內之升壓電路之電路面積縮小，因此係能夠將記憶體晶片10_n之晶片面積縮小。更進而，係能夠將半導體記憶裝置縮小。 3.其他變形例等 在前述之實施形態中，雖係針對「藉由其他之記憶體晶片(或者是，其他之平面)內之電荷泵，來對於在某一記憶體晶片(或者是，某一平面)處之讀出動作中所使用的電壓VREAD之產生進行輔助」之例，而作了說明，但是，係並不被限定於電壓VREAD之產生，就算是在「產生在寫入動作之程式化動作以及程式化驗證動作中所分別被使用的電壓VPASS以及電壓VREAD」的情況時，也能夠適用前述之實施形態。 又，前述之實施形態，作為半導體記憶裝置，雖係以NAND型快閃記憶體為例來作了說明，但是，係並不被限定於NAND型快閃記憶體，而亦可對於其他之半導體記憶裝置作適用。 以下，作為能夠適用前述之實施形態的半導體記憶裝置之例，針對動態隨機存取記憶體(DRAM)以及NOR型快閃記憶體來進行說明。 圖33，係為DRAM裝置之區塊圖。DRAM裝置100，係具備有記憶體胞陣列102、行位址控制電路104、列解碼器106、指令解碼器108、指令/位址輸入電路110、輸入輸出電路112、RWAMP114、CLK輸入電路116、內部時脈產生電路118以及電壓產生電路120。電壓產生電路120，例如，係包含有升壓模組(或者是，升壓電路)，升壓模組係包含有電荷泵以及調整器。 在電壓產生電路120處，係被供給有電源電壓VDD(或者是，VCC)、具備較電源電壓VDD而更高之電壓的高電源電壓VPP、以及基準電壓(例如，接地電壓)VSS。電壓產生電路120，係對於電源電壓VDD進行升壓以及調整，而產生在DRAM裝置100處所使用的電壓VOD、電壓VARY、電壓VPERI。 例如，半導體記憶裝置，係具備有複數之具有上述之構成的DRAM裝置100。在使某一DRAM裝置100內之電壓產生電路120例如產生電壓VOD的情況時，其他之DRAM裝置100內之電壓產生電路120，係能夠對於前述電壓VOD之產生進行輔助。 圖34，係為NOR型快閃記憶體之區塊圖。NOR型快閃記憶體200，係具備有包含記憶體胞MC之記憶體胞陣列202、對於字元線WL作選擇之字元線選擇電路204、對於位元線BL作選擇之位元線選擇電路206、位址暫存器208、資料緩衝210、狀態暫存器212、輸入輸出移位暫存器214、控制電路216以及電壓產生電路218。電壓產生電路218，例如，係包含有升壓模組(或者是，升壓電路)，升壓模組係包含有電荷泵以及調整器。在電壓產生電路218處，係被供給有電源電壓VDD(或者是，VCC)、具備較電源電壓VDD而更高之電壓的高電源電壓VPP、以及基準電壓(例如，接地電壓)VSS。電壓產生電路218，係對於電源電壓VDD進行升壓以及調整，而產生在NOR型快閃記憶體200處所使用的電壓。 例如，半導體記憶裝置，係具備有複數之具有上述之構成的NOR型快閃記憶體200。在使某一NOR型快閃記憶體200內之電壓產生電路218例如產生動作電壓的情況時，其他之NOR型快閃記憶體200內之電壓產生電路218，係能夠對於前述動作電壓之產生進行輔助。 雖係針對本發明之數種實施形態作了說明，但是，該些實施形態，係僅為作為例子所提示者，而並非為對於本發明之範圍作限定者。此些之實施形態，係可藉由其他之各種形態來實施，在不脫離發明之要旨的範圍內，係可進行各種之省略、置換、變更。此些之實施形態及其變形，係被包含於發明之範圍以及要旨內，並且亦被包含於申請專利範圍中所記載之發明及其均等範圍內。

1:記憶體系統 10:半導體記憶裝置 10_0~10_n:記憶體晶片 11:記憶體胞陣列 12:輸入輸出電路 13:邏輯控制電路 14:準備/繁忙電路 15:暫存器群 15A:狀態暫存器 15B:位址暫存器 15C:指令暫存器 16:序列器 17:電壓產生電路 17A:升壓模組 18:驅動器 19:行解碼器 20:記憶體控制器 21:CPU 22:記憶體 23:主機介面 24:ECC電路 25:NAND介面 28:列解碼器 29:感測放大器 30:半導體基板 31~34:導電層 35:導電層 40:阻隔絕緣層 41:電荷積蓄層 42:穿隧絕緣層 43:半導體層 50:接合打線 CP0~CP3:電荷泵 RE1:調整器(regulator) S1:開關電路

[圖1]係為對於第1實施形態的記憶體系統之構成作展示之區塊圖。 [圖2]係為對於第1實施形態之半導體記憶裝置內的記憶體晶片之構成作展示之區塊圖。 [圖3]係為在第1實施形態中的記憶體胞陣列內之區塊之電路圖。 [圖4]係為對於在第1實施形態中的記憶體胞電晶體所能夠採用的臨限值電壓分布與資料之關係作展示之圖。 [圖5]係為對於第1實施形態之記憶體晶片之升壓模組之構成作展示之圖。 [圖6]係為對於第1實施形態之記憶體晶片之升壓模組之其他構成作展示之圖。 [圖7]係為第1實施形態之記憶體晶片之升壓模組之電路圖。 [圖8]係為第1實施形態之半導體記憶裝置所具備的記憶體胞陣列內之記憶體胞電晶體之剖面圖。 [圖9]係為第1實施形態之在讀出動作時而被施加於訊號線處之電壓之時序圖。 [圖10]係為對於第1實施形態之記憶體晶片之升壓模組內的電荷泵之動作作展示之時序圖。 [圖11]係為對於第1實施形態之記憶體晶片之升壓模組內的電荷泵之動作作展示之時序圖。 [圖12]係為對於圖11中所示之輔助期間中的電荷泵之動作作展示之圖。 [圖13]係為對於圖11中所示之輔助期間中的電荷泵之動作作展示之圖。 [圖14]係為對於第1實施形態之變形例之記憶體晶片之升壓模組內的電荷泵之動作作展示之時序圖。 [圖15]係為對於第1實施形態之複數之記憶體晶片之升壓模組內的電荷泵之動作作展示之時序圖。 [圖16]係為對於圖15中所示之輔助期間中的電荷泵之動作作展示之圖。 [圖17]係為對於圖15中所示之輔助期間中的電荷泵之動作作展示之圖。 [圖18]係為對於第1實施形態之記憶體控制器與記憶體晶片之間之訊號之授受作展示之圖。 [圖19]係為對於第1實施形態之從記憶體控制器所輸出的訊號與記憶體晶片之動作作展示之時序圖。 [圖20]係為對於第1實施形態之在讀出動作時而記憶體控制器所具備的計時器之狀態作展示之圖。 [圖21]係為對於第1實施形態之從記憶體控制器所輸出的訊號與記憶體晶片之動作作展示之時序圖。 [圖22]係為第1實施形態之在寫入動作時而被施加於訊號線處之電壓之時序圖。 [圖23]係為對於第1實施形態之從記憶體控制器所輸出的訊號與記憶體晶片之動作作展示之時序圖。 [圖24]係為第1實施形態之在刪除動作時而被施加於訊號線處之電壓之時序圖。 [圖25]係為對於第1實施形態之記憶體晶片之間之訊號之授受作展示之圖。 [圖26]係為對於第1實施形態之從記憶體控制器以及記憶體晶片所輸出的訊號與記憶體晶片之動作作展示之時序圖。 [圖27]係為對於比較例之記憶體晶片之電荷泵之動作作展示之時序圖。 [圖28]係為對於第2實施形態之半導體記憶裝置內的記憶體晶片之構成作展示之區塊圖。 [圖29]係為對於第2實施形態之記憶體晶片的平面內之升壓模組之構成作展示之圖。 [圖30]係為對於第2實施形態之平面之升壓模組內的電荷泵之動作作展示之時序圖。 [圖31]係為對於圖30中所示之輔助期間中的電荷泵之動作作展示之圖。 [圖32]係為對於圖30中所示之輔助期間中的電荷泵之動作作展示之圖。 [圖33]係為DRAM裝置之區塊圖。 [圖34]係為NOR型快閃記憶體之區塊圖。

10_0,10_1:記憶體晶片

CP:電荷泵

t10~t19:時刻

Claims (12)

1. 一種半導體記憶裝置，係具備有： 第1記憶體晶片，其係具備第1記憶體胞、和被與前述第1記憶體胞作連接之第1字元線、和對於前述第1字元線供給電壓之第1升壓電路以及第2升壓電路：和 第2記憶體晶片，其係具備第2記憶體胞、和被與前述第2記憶體胞作連接之第2字元線、和對於前述第2字元線供給電壓之第3升壓電路以及第4升壓電路， 在前述第1記憶體晶片處之第1讀出動作中， 前述第1升壓電路、前述第2升壓電路以及前述第4升壓電路係對於前述第1字元線供給第1電壓， 若是前述第1字元線之電壓到達特定之電壓，則前述第1升壓電路，係繼續對於前述第1字元線而進行前述第1電壓之供給，前述第2升壓電路以及前述第4升壓電路，係將對於前述第1字元線之前述第1電壓之供給停止。
2. 如請求項1所記載之半導體記憶裝置，其中， 在前述第2記憶體晶片處之第2讀出動作中， 前述第2升壓電路、前述第3升壓電路以及前述第4升壓電路係對於前述第2字元線供給第2電壓， 若是前述第2字元線之電壓到達特定之電壓，則前述第3升壓電路，係繼續對於前述第2字元線而進行前述第2電壓之供給，前述第2升壓電路以及前述第4升壓電路，係將對於前述第2字元線之前述第2電壓之供給停止。
3. 如請求項2所記載之半導體記憶裝置，其中， 前述第2讀出動作，係在使前述第2升壓電路以及前述第4升壓電路將對於前述第1字元線之前述第1電壓之供給停止之後，而被開始， 由前述第1升壓電路所致之前述第1電壓之供給、和由前述第3升壓電路所致之前述第2電壓之供給，係被並行地進行。
4. 如請求項1所記載之半導體記憶裝置，其中， 在前述第1讀出動作中， 前述第3升壓電路，係對於前述第1字元線供給前述第1電壓，若是前述第1字元線之電壓到達特定之電壓，則前述第3升壓電路，係將對於前述第1字元線之前述第1電壓之供給停止。
5. 如請求項2所記載之半導體記憶裝置，其中， 在前述第2記憶體晶片處之第2讀出動作，係在使前述第2升壓電路以及前述第4升壓電路將對於前述第1字元線之前述第1電壓之供給停止之後，而被開始， 在前述第2字元線之電壓到達了特定之電壓之後，前述第1升壓電路，係繼續對於前述第1字元線而進行前述第1電壓之供給。
6. 如請求項2所記載之半導體記憶裝置，其中， 前述第1記憶體晶片，係具備被供給有第1電源電壓之第1端子， 前述第2記憶體晶片，係具備被供給有第1電源電壓之第2端子， 在前述第1讀出動作中，前述第1電壓係從前述第2記憶體晶片來經由前述第2端子以及前述第1端子而被供給至前述第1記憶體晶片處， 在前述第2讀出動作中，前述第2電壓係從前述第1記憶體晶片來經由前述第1端子以及前述第2端子而被供給至前述第2記憶體晶片處。
7. 如請求項6所記載之半導體記憶裝置，其中， 前述第1記憶體晶片，係具備被供給有第2電源電壓之第3端子以及被供給有第3電源電壓之第4端子， 前述第2記憶體晶片，係具備被供給有前述第2電源電壓之第5端子以及被供給有前述第3電源電壓之第6端子， 前述第1電源電壓，係較前述第2電源電壓而更高，前述第2電源電壓，係較前述第3電源電壓而更高。
8. 如請求項2所記載之半導體記憶裝置，其中， 前述第2記憶體晶片，係構成為在前述第4升壓電路之動作停止之後，能夠收訊下達前述第2讀出動作之命令的讀取指令。
9. 如請求項8所記載之半導體記憶裝置，其中， 前述第2記憶體晶片，係構成為在前述第4升壓電路之動作中，無法收訊下達前述第2讀出動作之命令的讀取指令。
10. 如請求項1所記載之半導體記憶裝置，其中， 前述第1記憶體晶片，係具備有第3記憶體胞、和被與前述第3記憶體胞作連接之第3字元線， 在前述第1讀出動作中，前述第3記憶體胞係為讀出對象，前述第1記憶體胞係為非讀出對象， 在前述第3字元線處，係被供給有讀出電壓。
11. 一種記憶體系統，係具備有半導體記憶裝置、和對於前述半導體記憶裝置進行控制之控制器， 前述半導體記憶裝置，係具備有第1記憶體晶片、第2記憶體晶片， 前述第1記憶體晶片，係包含有： 第1記憶體胞；和 被與前述第1記憶體胞作連接之第1字元線；和 對於前述第1字元線供給電壓之第1升壓電路以及第2升壓電路， 前述第2記憶體晶片，係包含有： 第2記憶體胞；和 被與前述第2記憶體胞作連接之第2字元線；和 對於前述第2字元線供給電壓之第3升壓電路以及第4升壓電路， 前述控制器，係對於前述半導體記憶裝置，而送訊下達讀出動作之命令之讀取指令，並送訊對於第1記憶體晶片以及第2記憶體晶片之狀態作確認的讀取狀態指令，並且基於藉由前述讀取狀態指令所得到的狀態，來送訊下達輔助動作之命令的輔助要求指令， 前述輔助動作，係為在對於前述第1字元線而供給第1電壓時使前述第4升壓電路對於前述第1字元線供給前述第1電壓之動作。
12. 一種半導體記憶裝置，係具備有： 第1平面，係具備第1記憶體胞、和被與前述第1記憶體胞作連接之第1字元線、和對於前述第1字元線供給電壓之第1升壓電路以及第2升壓電路：和 第2平面，係具備第2記憶體胞、和被與前述第2記憶體胞作連接之第2字元線、和對於前述第2字元線供給電壓之第3升壓電路以及第4升壓電路， 於在前述第1平面處之第1讀出動作中， 前述第1升壓電路、前述第2升壓電路以及前述第4升壓電路係對於前述第1字元線供給第1電壓， 若是前述第1字元線之電壓到達前述第1電壓，則前述第1升壓電路，係繼續對於前述第1字元線而進行前述第1電壓之供給，前述第2升壓電路以及前述第4升壓電路，係將對於前述第1字元線之前述第1電壓之供給停止。

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