JP2006286048A - 半導体記憶装置 - Google Patents

Abstract

【課題】マルチチップパッケージ(MCP) 構造の半導体記憶装置において、任意の単独のメモリチップに対する書き込み／消去に際してより高速に書き込み／消去を行う。
【解決手段】メモリセルアレイに書き込み／消去用の昇圧電源を供給するための昇圧回路を搭載したNOR型フラッシュメモリのチップを複数積み重ねて組み立てられたMCP構造の半導体記憶装置において、各チップにそれぞれ搭載され、任意の単独のチップが選択されてメモリセルアレイの書き込み／消去が行われる時に、非選択状態の所望数のチップの昇圧回路１１，１２，１３を動作させ、当該昇圧回路から発生する昇圧電位を選択状態のチップの昇圧電源と同時に使用するように制御する昇圧電位制御回路１３，１４，１５を具備する
【選択図】 図１

Description

本発明は、半導体記憶装置に係り、特に複数の不揮発性半導体メモリチップを積み重ねて組み立てられたマルチチップパッケージ(MCP)構造を有する半導体記憶装置に関するもので、例えばNOR型フラッシュメモリに使用されるものである。

従来、不揮発性メモリ、揮発性メモリなどの半導体メモリの複数のチップを積み重ねて組み立てられたマルチチップパッケージ構造の半導体記憶装置が開発されている（例えば、特許文献１参照）。

このようなMCP構造の半導体記憶装置の１つとして、例えばNOR型フラッシュメモリのチップを複数搭載した従来の半導体記憶装置は、各メモリチップに搭載された昇圧回路は同一チップ上のメモリセルアレイのデータを書き換えるためにしか使用できない。したがって、任意の単独のメモリチップに対する書き込みおよび消去に際して、未使用のメモリチップの昇圧回路が活用されていない。

書き込みおよび消去の際には、昇圧回路で昇圧した電圧をメモリセルに供給しなければならないが、書き込みおよび消去の時間を早くするためには、電流供給能力を上げる必要がある。昇圧回路の電流供給能力を上げるために、回路面積を増加させると、チップサイズが増加する。

また、MCP構造の半導体記憶装置において、電源生成用のチップを設けてメモリチップに電源を供給する技術も考えられている（例えば、特許文献２参照）。電源生成用チップを設けることで、電源供給を受けるメモリチップには電源回路が不要になり、回路面積は小さくできる。しかし、電源チップを別途設けることで、パッケージ全体としては増大化してしまう。
特開２００３−７９６３公報 特開２００２−２４６５４１公報

本発明は上記の問題点を解決すべくなされたもので、メモリセルアレイに昇圧電圧を供給するための昇圧回路を搭載した不揮発性半導体メモリの複数のチップを積み重ねて組み立てられたMCP構造の半導体記憶装置において、メモリチップおよびパッケージの増大化をまねくことなく、任意の単独のメモリチップに対する書き込み／消去に際してより高速に書き込み／消去を行うことができる半導体記憶装置を提供することを目的とする。

本発明の半導体記憶装置は、メモリセルアレイに書き込み／消去用の昇圧電源を供給するための昇圧回路を搭載した不揮発性半導体メモリのチップを複数積み重ねて組み立てられたマルチチップパッケージ構造の半導体記憶装置であって、前記複数の不揮発性半導体メモリのチップにそれぞれ搭載されている昇圧電源を複数のチップで共有する。

本発明の半導体記憶装置は、メモリセルアレイに書き込み／消去用の昇圧電源を供給するための昇圧回路を搭載した不揮発性半導体メモリのチップを複数積み重ねて組み立てられたマルチチップパッケージ構造の半導体記憶装置であって、前記複数の不揮発性半導体メモリのチップにそれぞれ搭載され、任意の単独の不揮発性メモリチップが選択されてメモリセルアレイの書き込み／消去が行われる時に、非選択状態の所望数のメモリチップの昇圧回路を動作させ、当該昇圧回路から発生する昇圧電位を前記選択状態の不揮発性メモリチップの昇圧電源と同時に使用するように制御する複数の昇圧電位制御回路を具備する。

本発明によれば、メモリチップおよびパッケージの増大化をまねくことなく、任意の単独のメモリチップに対する書き込み／消去に際してより高速に書き込み／消去を行うことができる。

以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付して重複する説明は避ける。

＜第１の実施形態＞
図１は、本発明のMCP構造の半導体記憶装置の第１の実施形態に係るNOR型フラッシュメモリ(NOR FLASH)のブロック図である。

図１に示すMCP構造の半導体記憶装置は、複数個（本例では３個）のNOR型フラッシュメモリのチップ(n)、(n+1)、(n+2)を内蔵しており、外部端子として、アドレス(Address)ピン、入／出力(I/O)用のデータ（DQ0〜DQ7）ピン、各チップを選択指定するためのチップイネーブルCE#(n)〜CE#(n+2)ピン、ライトイネーブルピン（図示せず）などを有する。

前記各チップ(n)、(n+1)、(n+2)は、対応してセルアレイ(n) １、(n+1) ４、(n+2)７と、ロウアドレス選択用のロウデコーダ２、５、８と、カラムアドレス選択用のカラムデコーダ３、６、９と、内部昇圧回路１０、１１、１２と、内部昇圧電位制御回路１３、１４、１５と、コマンド制御回路１６、１７、１８などを含む。

前記アドレスピンおよび入／出力ピンは、各チップ(n)、(n+1)、(n+2)のコマンド制御回路１６、１７、１８に共通に接続されており、前記チップイネーブルCE#(n)〜CE#(n+2)ピンは対応して各チップ(n)、(n+1)、(n+2)のコマンド制御回路１６、１７、１８に接続されている。

各チップ(n)、(n+1)、(n+2)の内部昇圧電位制御回路１３、１４、１５は、昇圧電位制御線Ｌａにより共通に接続されている。各チップ(n)、(n+1)、(n+2)の内部昇圧回路１０、１１、１２は、昇圧電位出力線Ｌｚにより共通に接続されている。

コマンド制御回路１６、１７、１８は、対応するチップが選択された時に、対応する内部昇圧電位制御回路１３、１４、１５のいずれか１つに対して内部昇圧指令信号を供給して、対応する内部昇圧回路１０、１１、１２のいずれか１つを動作させる機能を有する。

この際、非選択状態のチップの昇圧電源を同時に使用するコマンドが与えられている場合には、昇圧電位制御線Ｌａを介して残りの非選択状態のチップの内部昇圧電位制御回路（１３、１４、１５のいずれか）に対してチップIDの選択制御信号と内部昇圧指令信号として、たとえばシリアルパルス信号を出力する機能を有する。

内部昇圧電位制御回路１３、１４、１５は、チップ情報(Chip ID)を書き換え可能な不揮発性メモリセルからなるチップID用ROMエリア（領域）を有し、対応するコマンド制御回路１６、１７、１８からのチップIDの選択制御および内部昇圧指令信号に基づいて選択されるとともに、対応する内部昇圧回路（１０、１１、１２のいずれか）を動作させる機能を有する。この際、非選択状態のチップの動作電流の総和が過大になると懸念された場合には、予めチップID用ROMエリアに情報（同時に選択可能なチップ数および選択するチップID）を書き込むことにより、同時に動作させる内部昇圧電位制御回路の数を制限することにより動作電流を制限させることが可能になっている。

なお、図１中、外部アドレス入力信号をａ、データ入出力バスをｂ、チップ(n),(n+1),(n+2)の外部CE#入力信号を対応してｃ、ｄ、ｅで示している。また、チップ(n),(n+1),(n+2)内において、内部昇圧電位制御信号をｆ、ｈ、ｊ、内部昇圧回路制御信号をｇ、ｉ、ｋ、内部昇圧回路出力電位をｌ、ｍ、ｎ、カラムデコーダ選択信号をｏ、ｒ、ｕ、ロウデコーダ選択信号をｐ、ｓ、ｖ、内部昇圧電位をｑ、ｔ、ｗで示している。

次に、上記構成のMCP構造の半導体記憶装置における消去動作高速化方法の一例を概略的に説明する。

ここでは、複数個（本例では３つ）のNOR型フラッシュメモリのチップ(n)、(n+1)、(n+2)のうちで単独に選択された任意のチップ（例えば(n)）以外の非選択状態の２つのチップ(n+1)、(n+2)の昇圧電位を有効に使用することにより、チップ(n)のセルアレイ(n) １に対する消去動作を高速化する方法および動作を説明する。この場合、複数のチップの各内部昇圧回路から発生する昇圧電位を選択状態の単独のチップのセルアレイに印加することにより、非選択状態の複数のチップ(n+1)、(n+2)の内部昇圧回路および電流供給能力を有効に使用する。

まず、選択されたチップ(n)のコマンド制御回路１６に対して、アドレスピン、I/O（DQ0-DQ7）ピン、WE#ピン（図示せず）を制御し、消去コマンドおよび消去選択を行う任意のブロックアドレスを入力することにより、選択チップ(n)の内部昇圧回路１０を活性化させる。

その直後から一定期間内に、選択状態のチップ(n)の内部昇圧電位制御回路１３から昇圧電位制御線Ｌａを通じて非選択状態のチップ(n+1)、(n+2)の内部昇圧回路１４、１５に対して制御信号を与える（例えばパルス信号を連続して５回入力する）。これにより、非選択状態のチップ(n+1)、(n+2)の内部昇圧回路１１、１２を活性化させ、そこから生成した昇圧電位を、昇圧電位出力線Ｌｚを通じて選択状態のチップ(n)の内部昇圧電位制御回路１３に入力する。選択状態のチップ(n)は、非選択状態のチップ(n+1)、(n+2)から入力した昇圧電位を、ロウデコーダ２およびカラムデコーダ３を通じて、セルアレイ(n) １における選択したブロックに電位を与える。

ここで、複数(n>1)の非選択状態のチップの内部昇圧回路１１、１２を用いた電流供給能力P(n)+P(n+1)+P(n+2)は、単独のチップ(n)の昇圧回路による電流供給能力P(n)と比較して、相対的にP(n)＜P(n)+P(n+1)+P(n+2)の関係になるので、選択状態のチップのセルアレイ(n) １において電位がかかるメモリセルの閾値の変動時間も短くなり、消去速度が高速化する。

また、選択状態のチップ(n)および複数の非選択状態のチップ(n+1)、(n+2)の動作電流の総和が過大になると懸念された場合には、予め、例えば各チップをMCP構造の半導体記憶装置に組み立てた後のテスト工程において、各チップにおける内部昇圧電位制御回路１３，１４，１５のチップID用ROMエリアに情報（同時に選択可能なチップ数およびするチップID）を書き込んでおく。これにより、同時に動作させる内部昇圧電位制御回路１３，１４，１５の数を制限し、動作電流を制限させることができる。

なお、書き込み動作時も、上記した消去動作時と同様の理由により書き込み速度が高速化する。

上記したようなMCP構造の半導体記憶装置によれば、複数の不揮発性半導体メモリのチップにそれぞれ搭載されている昇圧電源を複数のチップで共有する機能を有する。具体例として、各チップ内にそれぞれ昇圧電位制御回路１３、１４、１５を有することによって、任意の単独の不揮発性メモリチップの選択時に、非選択（スタンドバイ）状態の所望の複数のメモリチップの昇圧回路を動作させ、当該昇圧回路から発生する昇圧電位を選択状態の不揮発性メモリチップの昇圧電源と同時に使用することができる。

したがって、任意の単独の不揮発性メモリチップの選択時に、従来のMCP構造の半導体記憶装置のように選択されている単独のメモリチップの昇圧回路から発生する電位のみによって書き込み／消去を行う場合と比較して、より高速に書き込み／消去を行うことができる。または、単独の不揮発性メモリチップの書き込み／消去を行うのに必要な昇圧回路のサイズをできる限り小さくすることができ、結果としてチップ面積を小さくすることが容易になる。

また、任意の単独の不揮発性メモリチップの選択時に、全ての不揮発性メモリチップの昇圧回路を動作させた場合に消費電力が増大して無駄な電力が発生するという問題を避けるために、所望の複数のメモリチップの各昇圧回路の昇圧回路を動作させることにより消費電力を制御することができる。

図２は、図１中の各チップ(n),(n+1),(n+2)の一具体例として、チップ(n)を代表的に取り出して示すブロック図である。

図２に示すチップは、通常のNOR型フラッシュメモリのチップと同様に、内部電位昇圧回路２１、メモリセルアレイ２２、ロウデコーダ２３、カラムデコーダ２４、センスアンプ（Ｓ／Ａ）２５、入出力バッファ２６、外部から受けたコマンドを解読するコマンド制御回路２７と、コマンド制御回路２７で解読した結果を保持するコマンドレジスタ２８を有するほか、昇圧回路状態制御回路２０を有する。

内部電位昇圧回路２１は、昇圧指令に基づいて昇圧動作を行い、メモリセルアレイ２２の書き込み／消去電圧を供給するものであり、さらに、本例では、昇圧電位出力線Ｌｚに接続されており、他のチップとの間で昇圧電源の授受を行う機能を有する。

昇圧回路状態制御回路２０は、図１中の内部昇圧電位制御回路１３，１４，１５に相当するものであり、昇圧回路制御回路２９と、外部制御信号送信回路３０と、制御信号受信回路３１と、クロック発生回路(OSC)３２と、昇圧回路共有制御回路３３と、チップID(Chip-ID)読み出し回路３４と、チップID格納部３５とを有する。このチップID格納部３５には、ID1としてMCP内のチップ番号（チップID）の情報、ID2として電源同時動作選択チップ数の情報、ID3としてMCP搭載チップ数の情報が格納される。チップID読み出し回路３４は、チップID格納部３５の格納情報を読み出す。

昇圧回路共有制御回路３３は、コマンドレジスタ２８の保持内容により制御され、チップID読み出し回路３４を介してチップID格納部３５からチップID1,ID2,ID3を読み出し、それぞれの内容を識別し、所定の判定基準に基づいて昇圧回路制御回路２９および外部制御信号送信回路３０を介して所定の他のチップの昇圧電源を同時に動作させるように制御する機能を有する。

昇圧回路制御回路２９は、昇圧回路共有制御回路３３により制御され、内部電位昇圧回路２１の昇圧動作を制御する。外部制御信号送信回路３０は、外部制御信号ピンｂに接続されており、クロック発生回路３２は制御信号クロックピンｃに接続されており、これらの外部制御信号ピンｂおよび制御信号クロックピンｃは、図１中の昇圧電位制御線（バス）Ｌａに接続されている。外部制御信号送信回路３０は、昇圧電位ピンａおよび図１中の昇圧電位制御線Ｌａを介して他のチップに対して昇圧指令信号を送信する。

前記制御信号受信回路３１は、外部制御信号ピンｂおよび制御信号クロックピンｃに接続されており、他のチップから昇圧電位制御線Ｌａを介して昇圧指令信号を受信し、受信結果に応じて昇圧回路共有制御回路３３を制御する。

図３は、図２中の内部電位昇圧回路２１に対する昇圧動作を指示する外部信号（コマンド入力）を示すタイミングャートである。

ここでは、非選択チップを利用して消去を行う場合に非選択チップに対して指示信号を送信する様子を示している。具体的には、選択チップの送信部は、制御信号同期クロック(CLK)を出力し、これに同期して４ビット単位のコマンドを３サイクル出力する。非選択チップの受信部は、制御信号同期クロックの立上がりエッジでコマンド入力を取り込む。なお、制御信号同期クロックについては、コマンド出力時のみクロックの出力を行う。また、省電力のため、非選択チップから消去用の電力を利用して消去を行う場合に限り動作する。上記した一連の動作は、書き込みを行う場合についても同様に行われる。

図４は、図１のMCP構造のNOR 型フラッシュメモリにおける消去動作高速化方法の一例を概略的に示すフローチャートである。

次に、図２の回路の動作について、図３および図４を参照しながら詳細に説明する。

まず、チップID格納部３５に、以下のチップID情報を書き込む。

ID1＝MCP内のチップ番号（チップID）の情報
ID1=１（チップ番号１）はチップ(n)
ID1=２（チップ番号２）はチップ(n+1)
ID1=３（チップ番号３）はチップ(n+2)
ID2＝電源同時動作選択チップ数の情報
ID2=１の場合は、選択チップ単独で動作
（選択チップと他のチップとの間で電源供給指示信号の授受を行わない）
ID2=ｎ（≧２）の場合は、ｎ個のチップで電源同時動作
（選択チップと他のチップとの間で電源供給指示信号の授受を行う）
ID3＝MCP搭載チップ数（MCP 内の電源共有可能チップ数）の情報
本例では、チップ(n)のメモリセルアレイ２２のデータの書き換えを行うものとすれば、ステップＳ１で、チップ(n)を選択し、選択されたチップ(n)のコマンド制御回路２７に対して、アドレスピン、DQ0-DQ7ピン、WE#ピンを制御し、消去コマンドおよび消去選択を行う任意のブロックアドレスを入力することにより、選択チップ(n)の内部電位昇圧回路２１（図１中の１１）を活性化させる。具体的には、チップ(n)を選択するために/CE(n)="L"（活性レベル）とし、他のチップ(n+1),(n+2)を非選択（スタンバイ）状態にするために/CE(n+1)="H"、/CE(n+2)="H"とする。

そして、ステップＳ２で、選択チップ(n)のコマンド制御回路２７に対して、アドレスピン、DQ0-DQ7ピン、WE#ピンから、消去コマンドとして、例えばAddr/Data=555h/AAh,2AAh/55h,555h/80h,555h/AAh,2AAh/55h,BAh（BAhは消去したい任意のブロックアドレス）/30hの順列を入力する。これにより、選択チップ(n)のコマンドレジスタ２８は、内部電位昇圧回路２１を活性化させて内部電圧を昇圧させ、昇圧回路制御回路２９を消去状態に設定する。

次に、ステップＳ３で、選択チップ(n)のチップID読み出し回路３４を通じてチップID格納部３５からID2（電源同時動作選択チップ数の情報）を読み出し、その内容を判別する。この結果、ID2の内容が１であれば、ステップＳ１０以降で、選択チップ(n)の単体で通常の消去の実行を開始させ、消去を行った後に停止する。

これに対して、ID2の内容が２以上であれば、ステップＳ４で、ID1=１の選択チップ(n)から、昇圧電位制御信号線Ｌａを通して非選択状態のチップ(n+1),(n+2)の内部昇圧回路（図１中の１２、１３）に対して、消去コマンド（Ah-5h-Ch）およびチップIDコマンド（Ah-5h-9h-ID1）の信号、つまり、電源（消去電圧）供給開始指示信号を送信する。この送信は、選択チップ(n)の消去実行開始直後から一定期間内に行う。その際、クロック発生回路(OSC)３２により生成された基本クロックを制御信号クロックピンｃに出力し、それに同期した４ビット(bit)のコマンド信号を外部制御信号ピンｂに出力する。これらの出力は、昇圧電位制御信号線Ｌａを通して他のチップに供給される。なお、上記クロック発生回路(OSC)３２は、省電力化を図るため、ID2（電源同時動作選択チップ数の情報）の内容が２以上の場合に限り、動作を行う。

非選択状態の２つのチップ(n+1),(n+2)は、昇圧電位制御信号線Ｌａを通して送られきたコマンド信号および基本クロックを外部制御信号ピンｂおよび制御信号クロックピンｃを通して制御信号受信回路３１で信号を受信する。この制御信号受信回路３１は、昇圧回路共有制御回路３３に信号を送信し、チップID読み出し回路３４を通してチップID格納部３５からID2（電源同時動作選択チップ数の情報）およびID3（MCP搭載チップ数の情報）を読み出す。

表１は、図２中のチップID格納部３５に格納されるID1（MCP内のチップ番号の情報とID2（電源同時動作選択チップ数の情報）とID3（MCP搭載チップ数の情報）との関係を示す。

昇圧回路共有制御回路３３は、読み出された情報に基づいて表１に示したように処理する。例えば、消去対象の選択チップがチップ(n)の場合、チップ(n+1)、チップ(n+2)のうちのチップ(n+1)は昇圧電源を同時に動作させるが、チップ(n+2)は昇圧電源を動作させない。

具体的には、ステップＳ５で、非選択状態のチップ(n+1)では、昇圧回路共有制御回路３３でID2の内容とID3の内容とを比較し、自身が電源を供給する（選択チップと同時に電源を動作させる、つまり電源共有を行う）ように指示されているか否かを判定する。この結果、指示されている場合には、ステップＳ６で、昇圧回路制御回路２９を通して内部電位昇圧回路（図１中の１２）を活性化させ、内部電圧を消去電位に昇圧させ、昇圧電位出力線Ｌｚに出力する。結果として、非選択状態のチップ(n+1)の内部電位昇圧回路が選択チップ(n)の内部電位昇圧回路２１と同時に動作した状態で選択チップ(n)のメモリセルアレイ２２の消去が行われることになる。

なお、非選択状態のチップ(n+1)が電源を供給するように指示されていない（電源共有を行わない）場合には、電源供給開始指示信号を無視する。そして、ステップＳ７で、非選択状態のチップ(n+2)では、昇圧回路共有制御回路３３でID2の内容とID3の内容とを比較し、自身が電源を供給するように指示されているか否かを判定する。この結果、非選択状態のチップ(n+2)が電源を供給するように指示されていない場合には、電源供給開始指示信号を無視する。

これに対して、非選択状態のチップ(n+2)が電源を供給するように指示されている場合には、ステップＳ８で、昇圧回路制御回路２９を通して内部電位昇圧回路１を活性化させ、内部電圧を消去電位に昇圧させ、昇圧電位出力線Ｌｚに出力する。結果として、非選択状態のチップ(n+2)の内部電位昇圧回路（図１中の１３）が選択チップ(n)の内部電位昇圧回路２１と同時に動作した状態で選択チップ(n)のメモリセルアレイ２２の消去が行われることになる。

次に、ステップＳ１０で、選択チップ(n) のメモリセルアレイ２のセルを選択する。

次に、ステップＳ１１で、各チップ(n),(n+1),(n+2)のうちで同時に動作した内部電位昇圧回路２１の昇圧電位を用いて、選択チップ(n)の選択セルに対する消去動作を開始する。

次に、ステップＳ１２で、消去動作を正常に終了したか否かを判定する。この結果、選択チップ(n)の選択セルに対する消去動作を正常に終了している場合には、選択チップ(n)の内部電位昇圧回路２１の動作を停止させるとともに、ステップＳ１３で、選択チップ(n)の外部制御信号送信回路３０から、昇圧電位制御信号線Ｌａを通して非選択状態のチップ(n+1),(n+2)に動作終了コマンド（Ah-5h-Fh）を出力する。これにより、非選択状態のチップ(n+1),(n+2)は、制御信号受信回路３１を通して昇圧回路共有制御回路３３、昇圧回路制御回路２９を制御し、電源供給を行っていたチップ(n+1)では、内部電位昇圧回路の動作を終了させて昇圧電位を下げ、選択チップ(n)の消去動作が正常に終了する。

これに対して、選択チップ(n)の選択セルに対する消去動作を正常に終了していない場合には、選択チップ(n)の消去動作に異常があるものとして終了する。

なお、書き込み動作時の場合も、上記した消去動作時の一連の動作と比べて、コマンドが異なるのみであり、同様である。

本発明の第１の実施形態に係るMCP構造の半導体記憶装置を示すブロック図。 図１中の各チップ(n),(n+1),(n+2)の一具体例としてチップ(n)を代表的に取り出して示すブロック図。 図２中の昇圧回路に対する昇圧動作を指示する外部信号を示すタイミングャート。 図１のMCP構造の半導体記憶装置における消去動作高速化方法の一例を概略的に示すフローチャート。

符号の説明

１、４、７…セルアレイ、２、５、８…ロウデコーダ、３、６、９…カラムデコーダ、１０、１１、１２…内部昇圧回路、１３、１４、１５…内部昇圧電位制御回路、１６、１７、１８…コマンド制御回路、ａ…外部アドレス入力信号、ｂ…データ入出力バス、ｃ、ｄ、ｅ…外部CE#入力信号、ｆ、ｈ、ｊ…内部昇圧電位制御信号、ｇ、ｉ、ｋ…内部昇圧回路制御信号、ｌ、ｍ、ｎ…内部昇圧回路出力電位、ｏ、ｒ、ｕ…カラムデコーダ選択信号、ｐ、ｓ、ｖ…ロウデコーダ選択信号、ｑ、ｔ、ｗ…内部昇圧電位、Ｌｚ…昇圧電位出力線、Ｌａ…昇圧電位制御信号線。

Claims (5)

1. メモリセルアレイに書き込み／消去用の昇圧電源を供給するための昇圧回路を搭載した不揮発性半導体メモリのチップを複数積み重ねて組み立てられたマルチチップパッケージ構造の半導体記憶装置であって、前記複数の不揮発性半導体メモリのチップにそれぞれ搭載されている昇圧電源を複数のチップで共有することを特徴とする半導体記憶装置。
2. メモリセルアレイに書き込み／消去用の昇圧電源を供給するための昇圧回路を搭載した不揮発性半導体メモリのチップを複数積み重ねて組み立てられたマルチチップパッケージ構造の半導体記憶装置であって、
   前記複数の不揮発性半導体メモリのチップにそれぞれ搭載され、任意の単独の不揮発性メモリチップが選択されてメモリセルアレイの書き込み／消去が行われる時に、非選択状態の所望数のメモリチップの昇圧回路を動作させ、当該昇圧回路から発生する昇圧電位を前記選択状態の不揮発性メモリチップの昇圧電源と同時に使用するように制御する昇圧電位制御回路
   を具備することを特徴とする半導体記憶装置。
3. 前記昇圧電位制御回路は、同時選択可能なチップ番号あるいはチップ数の情報を書き込み可能な不揮発性セルを有することを特徴とする請求項２記載の半導体記憶装置。
4. 前記昇圧電位制御回路は、当該昇圧電位制御回路が搭載されているチップ以外の他のチップの昇圧回路に昇圧動作を指示するための信号を送信する送信回路と、前記他のチップから昇圧回路の昇圧動作を指示するための信号を受信する受信回路とを有し、その指示にしたがって当該チップに搭載されている昇圧回路の昇圧動作を制御することを特徴とする請求項２記載の半導体記憶装置。
5. 前記昇圧電位制御回路は、
   前記昇圧回路の昇圧動作を制御する昇圧回路制御回路と、
   マルチチップパッケージ内のチップ番号情報、電源同時動作選択チップ数の情報、マルチチップパッケージ搭載チップ数の情報が格納されるチップID格納部と、
   前記チップID格納部の格納情報を読み出すチップID読み出し回路と、
   前記他のチップに対して昇圧電位制御線を介して昇圧指令信号を送信する外部制御信号送信回路と、
   前記他のチップから前記昇圧電位制御線を介して昇圧指令信号を受信し、受信結果に応じて前記昇圧回路共有制御回路を制御する制御信号受信回路と、
   外部から受けたコマンドを解読するコマンド制御回路と、
   前記コマンド制御回路で解読した結果を保持するコマンドレジスタと、
   前記コマンドレジスタの保持内容により制御され、前記チップID読み出し回路を介して前記チップID格納部から格納情報を読み出し、それぞれの内容を識別し、所定の判定基準に基づいて前記昇圧回路制御回路を制御するとともに、前記外部制御信号送信回路を介して所定の他のチップの昇圧電源を同時に動作させるように制御する昇圧回路共有制御回路
   とを具備することを特徴とする請求項２記載の半導体記憶装置。

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