JP2020155184A

JP2020155184A - 半導体記憶装置

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Publication number: JP2020155184A
Application number: JP2019054140A
Authority: JP
Inventors: 雅史山岡; Masashi Yamaoka
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2019-03-22
Filing date: 2019-03-22
Publication date: 2020-09-24
Also published as: US20200303017A1; US10796771B1

Abstract

【課題】高速動作が可能な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置１は、複数のメモリセルを含むブロックＢＬＫ０と、複数のメモリセルを含むブロックＢＬＫ１と、ブロックＢＬＫ０またはブロックＢＬＫ１の第１メモリセルに、第１電圧ＶＳＳを印加した後に前記第１電圧より大きい第２電圧ＶＲＥＡＤを続けて印加し、前記第２電圧を印加した後に第３電圧ＶＣＧＲＶを印加するように構成される制御回路とを含み、前記制御回路は、前記第１メモリセルがブロックＢＬＫ０に含まれる場合、前記第１メモリセルがブロックＢＬＫ１に含まれる場合よりも、前記第２電圧を印加してからの時間が第１時間ΔＴ１１だけ早いタイミングで、前記第１メモリセルに前記第３電圧を印加するように構成される。【選択図】図１１

Description

実施形態は、半導体記憶装置に関する。

半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。

特開２０１３−２３２２６２号公報

高速動作が可能な半導体記憶装置を提供する。

実施形態の半導体記憶装置は、複数のメモリセルを含む第１グループと、複数のメモリセルを含む第２グループと、前記第１グループまたは前記第２グループの第１メモリセルに、第１電圧を印加した後に前記第１電圧より大きい第２電圧を続けて印加し、前記第２電圧を印加した後に第３電圧を印加するように構成される制御回路とを含み、前記制御回路は、前記第１メモリセルが前記第１グループに含まれる場合、前記第１メモリセルが前記第２グループに含まれる場合よりも、前記第２電圧を印加してからの時間が第１時間だけ早いタイミングで、前記第１メモリセルに前記第３電圧を印加するように構成され、前記第１グループおよび前記第２グループは、データの消去単位以上の単位である。

第１実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図。第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図。第１実施形態に係る半導体記憶装置のプレーンの構成の一例を示すブロック図。第１実施形態に係る半導体記憶装置のメモリセルアレイの回路構成の一例を示す図。第１実施形態に係る半導体記憶装置のメモリセルトランジスタにより形成される閾値電圧分布の一例を示す図。第１実施形態に係る半導体記憶装置のセンスアンプモジュールの構成の一例を示すブロック図。第１実施形態に係る半導体記憶装置のロウデコーダモジュールおよびドライバセットの構成の一例を示すブロック図。第１実施形態に係る半導体記憶装置のロウデコーダモジュール中の転送スイッチ群の回路構成の一例を示す図。第１実施形態に係る半導体記憶装置のロウデコーダモジュール中のブロックデコーダの回路構成の一例を示す図。第１実施形態に係る半導体記憶装置のロウデコーダモジュールのレイアウトの一例を示す図。第１実施形態に係る半導体記憶装置における読出し動作で利用される、種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャート。第２実施形態に係る半導体記憶装置のロウデコーダモジュールの構成の一例を示すブロック図。第２実施形態に係る半導体記憶装置のロウデコーダモジュールのレイアウトの一例を示す図。第２実施形態に係る半導体記憶装置における読出し動作で利用される、種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャート。第３実施形態に係る半導体記憶装置の複数のプレーンおよびドライバセットのレイアウトの一例を示す図。第３実施形態に係る半導体記憶装置における読出し動作で利用される、種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャート。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能および構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。

＜第１実施形態＞
以下に、第１実施形態に係る半導体記憶装置１について説明する。

［構成例］
（１）メモリシステム
図１は、第１実施形態に係る半導体記憶装置１を含むメモリシステム３の構成の一例を示すブロック図である。

図１に示されるように、メモリシステム３は、半導体記憶装置１およびメモリコントローラ２を含み、ホスト装置４により制御される。メモリシステム３は、例えば、ＳＳＤ（solid state drive）またはＳＤ^ＴＭカード等である。

半導体記憶装置１は、メモリコントローラ２により制御される。メモリコントローラ２は、ホスト装置４から命令を受け取り、当該受け取った命令に基づいて半導体記憶装置１を制御する。

メモリコントローラ２は、ホストインタフェースユニット２１、ＣＰＵ（central processing unit）２２、ＲＡＭ（random access memory）２３、ＲＯＭ（read only memory）２４、およびメモリインタフェースユニット２５を含む。メモリコントローラ２は、例えばＳｏＣ（System-on-a-chip）として構成される。

ＲＯＭ２４はファームウェア（プログラム）を格納する。ＲＡＭ２３は、当該ファームウェアを保持可能であり、ＣＰＵ２２の作業領域として使用される。ＲＡＭ２３はさらに、データを一時的に保持し、バッファおよびキャッシュとして機能する。ＲＯＭ２４に格納されていてＲＡＭ２３上にロードされたファームウェアがＣＰＵ２２により実行される。これにより、メモリコントローラ２は、後述する書込み動作および読出し動作等を含む種々の動作、ならびに、ホストインタフェースユニット２１およびメモリインタフェースユニット２５の機能の一部を実行する。

ホストインタフェースユニット２１は、バスを介してホスト装置４に接続され、メモリコントローラ２とホスト装置４との間の通信を司る。メモリインタフェースユニット２５は、メモリバスを介して半導体記憶装置１に接続され、メモリコントローラ２と半導体記憶装置１との間の通信を司る。メモリバスは、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、ライトプロテクト信号ＷＰｎ、レディ／ビジー信号Ｒ／Ｂｎ、および信号ＤＱを伝送する。

（２）半導体記憶装置
図２は、第１実施形態に係る半導体記憶装置１の構成の一例を示すブロック図である。第１実施形態に係る半導体記憶装置１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。

図２に示されるように、半導体記憶装置１は、コア部１１、入出力回路１２、ロジック制御回路１３、レジスタ１４、シーケンサ１５、電圧生成回路１６、およびドライバセット１７を含む。

コア部１１は、複数のプレーンＰＢ（ＰＢ００、ＰＢ０１、ＰＢ０２、ＰＢ０３、ＰＢ１０、ＰＢ１１、ＰＢ１２、ＰＢ１３、ＰＢ２０、ＰＢ２１、ＰＢ２２、ＰＢ２３、ＰＢ３０、ＰＢ３１、ＰＢ３２、ＰＢ３３）を含む。例えば、各プレーンは互いに同様の構成を有している。半導体記憶装置１では、書込みデータＤＡＴを各プレーンのメモリセルアレイに記憶させる書込み動作、読出しデータＤＡＴを各プレーンのメモリセルアレイから読み出す読出し動作等の、各種動作が実行される。

入出力回路１２は、メモリコントローラ２との間で信号ＤＱ０〜ＤＱ７を送受信する。信号ＤＱは、コマンドＣＭＤ、データＤＡＴ、およびアドレス情報ＡＤＤ等を含む。コマンドＣＭＤは、例えば、ホスト装置４からの命令を実行するための命令を含む。データＤＡＴは、書込みデータＤＡＴまたは読出しデータＤＡＴを含む。アドレス情報ＡＤＤは、例えばカラムアドレスおよびブロックアドレスを含む。アドレス情報ＡＤＤはまた、例えばプレーンアドレスを含む。

より具体的には、入出力回路１２は、メモリコントローラ２から、書込みデータＤＡＴ、コマンドＣＭＤ、およびアドレス情報ＡＤＤを受信し、当該受信した書込みデータＤＡＴをコア部１１に転送し、受信したアドレス情報ＡＤＤおよびコマンドＣＭＤをレジスタ１４に転送する。また、入出力回路１２は、コア部１１から読出しデータＤＡＴを受け取り、当該受け取った読出しデータＤＡＴを、メモリコントローラ２に送信する。

ロジック制御回路１３は、メモリコントローラ２から、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、およびライトプロテクト信号ＷＰｎを受信する。ロジック制御回路１３は、受信される信号に基づいて、入出力回路１２およびシーケンサ１５を制御する。

チップイネーブル信号ＣＥｎは、半導体記憶装置１をイネーブルにするために使用される信号である。コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１に入力される信号ＤＱがコマンドＣＭＤであることを入出力回路１２に通知するために使用される信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１に入力される信号ＤＱがアドレス情報ＡＤＤであることを入出力回路１２に通知するために使用される信号である。ライトイネーブル信号ＷＥｎおよびリードイネーブル信号ＲＥｎはそれぞれ、例えば信号ＤＱの入力および出力を入出力回路１２に対して命令するために使用される信号である。ライトプロテクト信号ＷＰｎは、データの書込みおよび消去の禁止を半導体記憶装置１に指示するために使用される信号である。

また、ロジック制御回路１３は、シーケンサ１５による制御にしたがってレディ／ビジー信号Ｒ／Ｂｎを生成し、生成したレディ／ビジー信号Ｒ／Ｂｎをメモリコントローラ２に送信する。レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１がメモリコントローラ２からの命令を受け付けるレディ状態にあるか、あるいは命令を受け付けないビジー状態にあるかを通知するために使用される信号である。

レジスタ１４は、入出力回路１２から転送されるコマンドＣＭＤおよびアドレス情報ＡＤＤを保持する。レジスタ１４は、例えば、当該コマンドＣＭＤおよびアドレス情報ＡＤＤを、シーケンサ１５に転送する。

シーケンサ１５は、レジスタ１４に保持されるコマンドＣＭＤに基づいて、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１５は、レジスタ１４に保持されるアドレス情報ＡＤＤに基づいて制御信号ＣＮＴを生成し、当該生成した制御信号ＣＮＴをコア部１１に出力する。制御信号ＣＮＴは、例えばブロックアドレスを含む。制御信号ＣＮＴにより、コア部１１に含まれる複数のプレーンＰＢのうち対象のプレーンを制御することが可能となる。シーケンサ１５は、電圧生成回路１６、ドライバセット１７、および上記対象のプレーンを制御して、上記対象のプレーンに対するデータの書込み動作、読出し動作、および消去動作等の各種動作を実行する。

電圧生成回路１６は、シーケンサ１５による制御に基づいて、書込み動作、読出し動作、および消去動作等に使用される電圧を生成し、当該生成した電圧をドライバセット１７に供給する。

ドライバセット１７は、電圧生成回路１６から供給される電圧等から、例えば、書込み動作および読出し動作等で使用される各種電圧を、コア部１１に転送する。

（３）プレーン
図３は、第１実施形態に係る半導体記憶装置１のプレーンＰＢの構成の一例を示すブロック図である。図３では、プレーンＰＢの構成の一例として、上記複数のプレーンＰＢのうちプレーンＰＢ００の構成の一例が示されている。上記複数のプレーンＰＢの各々は、例えば、図３に示されるプレーンＰＢ００の構成と同様の構成を有する。

図３に示されるように、プレーンＰＢ００は、メモリセルアレイ１１１、ロウデコーダモジュール１１２、およびセンスアンプモジュール１１３を含む。

メモリセルアレイ１１１は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を含む。ブロックＢＬＫは、ワード線およびビット線に関連付けられた複数の不揮発性メモリセルトランジスタ（図示せず）を含み、例えばデータの消去単位となる。半導体記憶装置１では、例えばＳＬＣ（Single-Level Cell）方式またはＭＬＣ（Multi-Level Cell）方式を適用可能である。ＳＬＣ方式では、各メモリセルトランジスタに１ビットデータが保持され、ＭＬＣ方式では、各メモリセルトランジスタに２ビットデータが保持される。なお、３ビット以上のデータが各メモリセルトランジスタに保持されるようにしてもよい。

各ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。

プレーンＰＢ００の各ブロックＢＬＫには、異なるブロックアドレスが割り当てられる。なお、プレーンＰＢ００の或るブロックＢＬＫに割り当てられるブロックアドレスが、プレーンＰＢ００以外の他のプレーンＰＢのブロックＢＬＫに割り当てられてもよい。同一のブロックアドレスが割り当てられる、異なるプレーンＰＢのブロックＢＬＫ同士は、プレーンアドレスに基づいて区別することが可能である。

ロウデコーダモジュール１１２は、レジスタ１４に保持されるアドレス情報ＡＤＤ中のブロックアドレスを受け取り、受け取ったブロックアドレスに基づいて、読出し動作および書込み動作等の各種動作を実行する対象のブロックＢＬＫ等を選択する。ロウデコーダモジュール１１２は、当該選択されたブロックＢＬＫに、ドライバセット１７から供給される電圧を転送可能である。

センスアンプモジュール１１３は、レジスタ１４に保持されるアドレス情報ＡＤＤ中のカラムアドレスを受け取り、受け取ったカラムアドレスに基づいて、以下のようにメモリコントローラ２とメモリセルアレイ１１１との間でのデータＤＡＴの転送動作を実行する。すなわち、センスアンプモジュール１１３は、メモリセルアレイ１１１内のメモリセルトランジスタの閾値電圧をセンスして読出しデータＤＡＴを生成し、生成した読出しデータＤＡＴを、入出力回路１２を介してメモリコントローラ２に出力する。また、センスアンプモジュール１１３は、メモリコントローラ２から入出力回路１２を介して書込みデータＤＡＴを受け取り、受け取った書込みデータＤＡＴを、メモリセルアレイ１１１に転送する。

（４）メモリセルアレイ
図４は、第１実施形態に係る半導体記憶装置１中のメモリセルアレイ１１１の回路構成の一例を示す図である。メモリセルアレイ１１１の回路構成の一例として、メモリセルアレイ１１１に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫの回路構成の一例が示されている。例えば、メモリセルアレイ１１１に含まれる複数のブロックＢＬＫの各々は、図４に示される回路構成を有する。

図４では、一例として、ブロックＢＬＫが４つのストリングユニットＳＵ０〜ＳＵ３を含む場合が示されている。各ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの各々は、ビット線ＢＬ０〜ＢＬ（ｍ−１）（ｍは１以上の整数）のうち対応するビット線ＢＬに対応付けられ、例えばメモリセルトランジスタＭＴ０〜ＭＴ９５ならびに選択トランジスタＳＴ１およびＳＴ２を含む。各メモリセルトランジスタＭＴは、制御ゲートおよび電荷蓄積層を含んでおり、データを不揮発に記憶する。選択トランジスタＳＴ１およびＳＴ２の各々は、各種動作時における、当該選択トランジスタＳＴ１およびＳＴ２を含むＮＡＮＤストリングＮＳの選択に使用される。

各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、上記対応するビット線ＢＬに接続される。選択トランジスタＳＴ１のソースと、選択トランジスタＳＴ２のドレインとの間に、メモリセルトランジスタＭＴ０〜ＭＴ９５が直列接続される。選択トランジスタＳＴ２のソースは、ソース線ＣＥＬＳＲＣに接続される。

同一のブロックＢＬＫに含まれる複数のＮＡＮＤストリングＮＳのメモリセルトランジスタＭＴｋの制御ゲートは、ワード線ＷＬｋに共通して接続される。ここで、図４の例では、ｋは０から９５の整数のいずれかである。同一のストリングユニットＳＵｊに含まれる複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のゲート（制御ゲート）は、セレクトゲート線ＳＧＤｊに共通して接続される。ここで、ｊは０から３の整数のいずれかである。同一のブロックＢＬＫに含まれる複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに共通して接続される。

各ビット線ＢＬは、各ストリングユニットＳＵに含まれる対応するＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインに共通して接続される。ソース線ＣＥＬＳＲＣは、複数のストリングユニットＳＵ間で共有される。

１つのストリングユニットＳＵ中の、或るワード線ＷＬに共通して接続される複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、セルユニットＣＵ内のメモリセルトランジスタＭＴの各々に保持される同位ビットの集合を、例えば「１ページ」と呼ぶ。

以上でメモリセルアレイ１１１の回路構成について説明したが、メモリセルアレイ１１１の回路構成は上述したものに限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数を任意の個数に設計することが可能である。また、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴならびに選択トランジスタＳＴ１およびＳＴ２の各々を任意の個数に設計することが可能である。ワード線ＷＬならびにセレクトゲート線ＳＧＤおよびＳＧＳの本数はそれぞれ、ＮＡＮＤストリングＮＳ中のメモリセルトランジスタＭＴならびに選択トランジスタＳＴ１およびＳＴ２の個数に基づいて変更される。

（５）メモリセルトランジスタの閾値電圧分布
図５は、図３に示したメモリセルアレイ１１１中の各メモリセルトランジスタＭＴが２ビットデータを保持する場合の、閾値電圧分布、データの割当て、読出し電圧、およびベリファイ電圧の一例を示す図である。

メモリセルトランジスタＭＴは、そのメモリセルトランジスタＭＴをオフ状態からオン状態に切り替えることを可能とするゲート・ソース間の電位差（以降、閾値電圧と称する）に基づいて、上記２ビットデータを保持する。上記書込み動作では、メモリセルトランジスタＭＴのこの閾値電圧の制御が行われる。図５は、メモリセルトランジスタＭＴに２ビットデータを保持させる場合の上記閾値電圧の制御の結果として形成される４つの閾値電圧分布を示している。図５に示す閾値電圧分布では、縦軸がメモリセルトランジスタＭＴの個数に対応し、横軸がメモリセルトランジスタＭＴの閾値電圧Ｖthに対応している。横軸では、一例として、メモリセルトランジスタＭＴのソースに電圧ＶＳＳが印加される場合に、そのメモリセルトランジスタＭＴをオフ状態からオン状態に切り替えることを可能とする、当該メモリセルトランジスタＭＴのゲートに印加する電圧が示されている。電圧ＶＳＳは、例えば基準電圧である。

例えば、メモリセルトランジスタＭＴの閾値電圧がこの４つの閾値電圧分布のいずれに含まれるかに応じて、そのメモリセルトランジスタＭＴが“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、および“Ｃ”ステートのいずれかに属するものとして区別する。メモリセルトランジスタＭＴの属するステートが“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステートとなる順に、そのメモリセルトランジスタＭＴの閾値電圧が高くなる。例えば、“Ｅｒ”ステートに“１１”（“上位ビット／下位ビット”）データが割り当てられ、“Ａ”ステートに“０１”データが割り当てられ、“Ｂ”ステートに“００”データが割り当てられ、“Ｃ”ステートに“１０”データが割り当てられる。メモリセルトランジスタＭＴの属するステートに割り当てられたデータが、そのメモリセルトランジスタＭＴに記憶されているデータである。

メモリセルトランジスタＭＴが属するステートを書込み動作の際に判定するのに使用されるベリファイ電圧が設定される。ベリファイ電圧は、メモリセルトランジスタＭＴの閾値電圧が所定の電圧を超えたか否かを確認するベリファイ動作において使用される。具体的には、“Ａ”ステートに対応してベリファイ電圧ＡＶが設定され、“Ｂ”ステートに対応してベリファイ電圧ＢＶが設定され、“Ｃ”ステートに対応してベリファイ電圧ＣＶが設定される。

例えば、ベリファイ電圧ＡＶが印加された場合、オン状態になるメモリセルトランジスタＭＴは“Ｅｒ”ステートに属し、オフ状態になるメモリセルトランジスタＭＴは“Ａ”ステート以上のいずれかのステートに属することが分かる。これにより、例えば“０１”データの書込み動作の結果、書込み対象のメモリセルトランジスタＭＴの閾値電圧が“Ａ”ステート以上の閾値電圧分布に含まれるようになったか否かを確認することが可能となる。その他のベリファイ電圧ＢＶおよびＣＶについても同様である。

また、メモリセルトランジスタＭＴが属するステートを読出し動作の際に判定するのに使用される読出し電圧が設定される。読出し電圧は、メモリセルトランジスタＭＴがどのステートに属するかを確認する読出し動作において使用される。具体的には、“Ａ”ステートに対応して読出し電圧ＡＲが設定され、“Ｂ”ステートに対応して読出し電圧ＢＲが設定され、“Ｃ”ステートに対応して読出し電圧ＣＲが設定される。

例えば、読出し電圧ＡＲが印加された場合、オン状態になるメモリセルトランジスタＭＴは“Ｅｒ”ステートに属し、オフ状態になるメモリセルトランジスタＭＴは“Ａ”ステート以上のいずれかのステートに属することが分かる。これにより、メモリセルトランジスタＭＴが“Ｅｒ”ステートに属するのか“Ａ”ステート以上に属するのかを判定することが可能となる。その他の読出し電圧ＢＲおよびＣＲについても同様である。

なお、上記ベリファイ電圧と読出し電圧との間には次の大小関係がある。すなわち、ベリファイ電圧ＡＶは読出し電圧ＡＲよりも高く、ベリファイ電圧ＢＶは読出し電圧ＢＲよりも高く、ベリファイ電圧ＣＶは読出し電圧ＣＲよりも高い。

さらに、最も高い“Ｃ”ステートに属するメモリセルトランジスタＭＴの閾値電圧より常に高くなるように、読出しパス電圧ＶＲＥＡＤが設定される。読出しパス電圧ＶＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータにかかわらずオン状態になる。

なお、以上で説明した１つのメモリセルトランジスタＭＴに記憶するデータのビット数と、上記閾値電圧分布に対するデータの割当てはあくまで一例に過ぎず、これに限定されない。

（６）センスアンプモジュール
図６は、第１実施形態に係る半導体記憶装置１のセンスアンプモジュール１１３の構成の一例を示すブロック図である。以下の説明では、書込み対象または読出し対象のメモリセルトランジスタＭＴのことを、選択メモリセルトランジスタＭＴと称する。なお、以下で詳細に説明するセンスアンプモジュール１１３の構成は一例に過ぎず、センスアンプモジュール１１３としては種々の構成が適用可能である。

図６に示されるように、センスアンプモジュール１１３は、例えばビット線ＢＬ毎に設けられるｍ個のセンスアンプユニットＳＡＵ０〜ＳＡＵ（ｍ−１）を含む。

各センスアンプユニットＳＡＵは、例えば、センスアンプ回路ＳＡ、ならびに、ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、およびＸＤＬを含む。各センスアンプユニットＳＡＵに含まれるラッチ回路の数は、例えば、各メモリセルトランジスタＭＴが保持するデータのビット数に基づく。

センスアンプ回路ＳＡは、対応するビット線ＢＬに接続される選択メモリセルトランジスタＭＴの閾値電圧をセンスする。

センスアンプＳＡには、例えばシーケンサ１５により制御信号ＢＬＣが供給される。センスアンプ回路ＳＡでは、上記対応するビット線ＢＬを、制御信号ＢＬＣに応じた電位にクランプすることが可能となる。

センスアンプ回路ＳＡは、上記読出し電圧が印加された選択メモリセルトランジスタＭＴがオフ状態であるかオン状態であるかに応じて、或るノード（図示せず）の電位を互いに異なる大きさに変化させることができるように構成される。当該ノードのことを、以降ではセンスノードと称する。センスアンプ回路ＳＡには、当該センスノードの電位が選択メモリセルトランジスタＭＴの状態を判定できる程度に変化した後に、例えばシーケンサ１５により制御信号ＳＴＢが供給される。制御信号ＳＴＢがアサートされるタイミングにおける上記センスノードの電位に応じて、“０”または“１”データが、例えばラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、およびＸＤＬのいずれかに転送される。

ラッチ回路ＡＤＬ、ＢＤＬ、およびＣＤＬは、読出しデータおよび書込みデータを一時的に保持する。

これらのセンスアンプ回路ＳＡ、ラッチ回路ＡＤＬ、ＢＤＬ、およびＣＤＬは、互いにデータを送受信可能なようにバスによって接続される。当該バスは、ラッチ回路ＸＤＬに接続される。

ラッチ回路ＸＤＬは、対応するセンスアンプユニットＳＡＵと入出力回路１２との間でのデータの送受信を可能にする。すなわち、例えばメモリコントローラ２等から受信したデータは、先ずラッチ回路ＸＤＬに保持され、その後、ラッチ回路ＡＤＬ、ＢＤＬ、およびＣＤＬ、あるいはセンスアンプ回路ＳＡに転送される。逆もまた同じであり、ラッチ回路ＡＤＬ、ＢＤＬ、およびＣＤＬ、あるいはセンスアンプ回路ＳＡ中のデータは、ラッチ回路ＸＤＬに転送されて保持され、入出力回路１２に転送された後に半導体記憶装置１の外部に出力される。

（７）ロウデコーダモジュール
図７は、第１実施形態に係る半導体記憶装置１のロウデコーダモジュール１１２およびドライバセット１７の構成の一例を示すブロック図である。図７では、一例として、メモリセルアレイ１１１が８つのブロックＢＬＫ０〜ＢＬＫ７を含む場合が示されている。また、以下では、読出し動作を例に挙げて電圧の供給および転送の説明をする。

ロウデコーダモジュール１１２は、ブロックＢＬＫ０〜ＢＬＫ７の各々に、ワード線ＷＬ０〜ＷＬ９５、ならびに、セレクトゲート線ＳＧＤ０〜ＳＧＤ３およびＳＧＳの、互いに異なる組を介して接続される。

先ず、ドライバセット１７の構成について説明する。

電圧生成回路１６が、例えば、読出し動作において使用される電圧である電圧ＶＲＥＡＤおよびＶＣＧＲＶ等を生成し、当該生成した電圧をドライバセット１７に供給する。なお、電圧ＶＣＧＲＶは、上記読出し電圧の総称として用いている。ドライバセット１７には、例えば、電圧生成回路１６から供給されるこれらの電圧以外に、電圧ＶＳＳ等も供給される。

ドライバセット１７は、例えば、ＣＧドライバ１７＿０〜１７＿２３、ＣＧＵドライバ１７＿２４、ＵＣＧドライバ１７＿２５、ＳＧＤ＿ＳＥＬドライバ１７＿２６、ＳＧＤ＿ＵＳＥＬドライバ１７＿２７、ＳＧＳ＿ＳＥＬドライバ１７＿２８、ＳＧＳ＿ＵＳＥＬドライバ１７＿２９、およびＵＳＧドライバ１７＿３０を含む。

ＣＧドライバ１７＿ｉは配線ＣＧｉに接続される。ここで、ｉは０から２３の整数のいずれかである。ＣＧＵドライバ１７＿２４は配線ＣＧＵに接続され、ＵＣＧドライバ１７＿２５は配線ＵＣＧに接続される。

ＣＧドライバ１７＿０〜１７＿２３は、例えば、選択ブロックＢＬＫの９６本のワード線ＷＬのうち、選択ワード線ＷＬを含む２４本のワード線ＷＬに印加される電圧を転送することを可能にする。ＣＧＵドライバ１７＿２４は、例えば、選択ブロックＢＬＫの９６本のワード線ＷＬのうち、上記２４本のワード線ＷＬ以外の７２本のワード線ＷＬに印加される電圧を転送することを可能にする。ＵＣＧドライバ１７＿２５は、例えば、非選択ブロックＢＬＫのワード線ＷＬに印加される電圧を転送することを可能にする。これらのドライバを介して、ドライバセット１７に供給される電圧のうち、ワード線ＷＬに印加される電圧が、各種配線ＣＧ０〜ＣＧ２３、ＣＧＵ、およびＵＣＧに転送される。

ＳＧＤ＿ＳＥＬドライバ１７＿２６は配線ＳＧＤ＿ＳＥＬに接続される。ＳＧＤ＿ＵＳＥＬドライバ１７＿２７は配線ＳＧＤ＿ＵＳＥＬに接続される。ＳＧＳ＿ＳＥＬドライバ１７＿２８は配線ＳＧＳ＿ＳＥＬに接続される。ＳＧＳ＿ＵＳＥＬドライバ１７＿２９は配線ＳＧＳ＿ＵＳＥＬに接続される。ＵＳＧドライバ１７＿３０は配線ＵＳＧに接続される。

ＳＧＤ＿ＳＥＬドライバ１７＿２６は、例えば、選択ブロックＢＬＫのセレクトゲート線ＳＧＤ０〜ＳＧＤ３のうち、選択ストリングユニットＳＵに接続されるセレクトゲート線に印加される電圧を転送することを可能にする。ＳＧＤ＿ＵＳＥＬドライバ１７＿２７は、例えば、選択ブロックＢＬＫのセレクトゲート線ＳＧＤ０〜ＳＧＤ３のうち、非選択ストリングユニットＳＵのセレクトゲート線に印加される電圧を転送することを可能にする。ＳＧＳ＿ＳＥＬドライバ１７＿２８は、例えば、選択ブロックＢＬＫのセレクトゲート線ＳＧＳに印加される電圧を転送することを可能にする。ＳＧＳ＿ＵＳＥＬドライバ１７＿２９は、例えば、非選択ブロックＢＬＫのセレクトゲート線ＳＧＳに印加される電圧を転送することを可能にする。ＵＳＧドライバ１７＿３０は、例えば、非選択ブロックＢＬＫのセレクトゲート線ＳＧＤ０〜ＳＧＤ３に印加される電圧を転送することを可能にする。これらのドライバを介して、ドライバセット１７に供給された電圧のうち、セレクトゲート線ＳＧＤおよびＳＧＳに印加される電圧が、各種配線ＳＧＤ＿ＳＥＬ、ＳＧＤ＿ＵＳＥＬ、ＳＧＳ＿ＳＥＬ、ＳＧＳ＿ＵＳＥＬ、およびＵＳＧに転送される。

次に、ロウデコーダモジュール１１２の構成について説明する。

ロウデコーダモジュール１１２は、転送スイッチ群１１２０および１１２１、ブロックデコーダ群１１２２、ワード線選択回路１１２３、ならびにセレクトゲート線選択回路１１２４を含む。

ワード線選択回路１１２３は、配線ＣＧ０〜ＣＧ２３、ＣＧＵ、およびＵＣＧに接続される。また、ワード線選択回路１１２３は、配線群ＣＧＩ０を介して転送スイッチ群１１２０に接続され、配線群ＣＧＩ１を介して転送スイッチ群１１２１に接続される。配線群ＣＧＩ０およびＣＧＩ１の各々は、例えば、９６本の配線ＧＷＬ０〜ＧＷＬ９５を含む。

セレクトゲート線選択回路１１２４は、配線ＳＧＤ＿ＳＥＬ、ＳＧＤ＿ＵＳＥＬ、ＳＧＳ＿ＳＥＬ、ＳＧＳ＿ＵＳＥＬ、およびＵＳＧに接続される。また、セレクトゲート線選択回路１１２４は、配線群ＳＧＩ０を介して転送スイッチ群１１２０に接続され、配線群ＳＧＩ１を介して転送スイッチ群１１２１に接続される。配線群ＳＧＩ０およびＳＧＩ１の各々は、例えば、４本の配線ＧＳＧＤ０〜ＧＳＧＤ３および１本の配線ＧＳＧＳを含む。

転送スイッチ群１１２０は、例えば、ブロックＢＬＫ０、ＢＬＫ２、ＢＬＫ４、およびＢＬＫ６の各々に接続される。当該接続では、転送スイッチ群１１２０と各ブロックＢＬＫが、ワード線ＷＬ０〜ＷＬ９５、ならびに、セレクトゲート線ＳＧＤ０〜ＳＧＤ３およびＳＧＳの、互いに異なる組を介して接続される。

転送スイッチ群１１２１は、例えば、ブロックＢＬＫ１、ＢＬＫ３、ＢＬＫ５、およびＢＬＫ７の各々に接続される。当該接続では、転送スイッチ群１１２１と各ブロックＢＬＫが、ワード線ＷＬ０〜ＷＬ９５、ならびに、セレクトゲート線ＳＧＤ０〜ＳＧＤ３およびＳＧＳの、互いに異なる組を介して接続される。

ここで、ブロックＢＬＫ０〜ＢＬＫ８の各々は、転送スイッチ群１１２０または１１２１を介して配線群ＣＧＩと配線群ＳＧＩとの組のいずれに接続されるかにより分類される。このような配線群ＣＧＩと配線群ＳＧＩとの組は、「チャンクＣＮＫ（Chunk）」とも呼ばれる。例えば、配線群ＣＧＩ０と配線群ＳＧＩ０との組はチャンクＣＮＫ０に対応し、配線群ＣＧＩ１と配線群ＳＧＩ１との組はチャンクＣＮＫ１に対応するものとする。

シーケンサ１５は、例えば、選択ブロックＢＬＫに接続されるチャンクＣＮＫの配線群ＣＧＩおよびＳＧＩに、配線ＣＧ０〜ＣＧ２３、ＣＧＵ、ＳＧＤ＿ＳＥＬ、ＳＧＤ＿ＵＳＥＬ、およびＳＧＳ＿ＳＥＬを電気的に接続することを可能とする。また、シーケンサ１５は、例えば、選択ブロックＢＬＫに接続されないチャンクＣＮＫの配線群ＣＧＩおよびＳＧＩに、配線ＵＣＧ、ＳＧＳ＿ＵＳＥＬ、およびＵＳＧを電気的に接続することを可能とする。

ブロックデコーダ群１１２２は、転送スイッチ群１１２０および１１２１に接続される。ブロックデコーダ群１１２２は、転送スイッチ群１１２０および転送スイッチ群１１２１に、ブロックＢＬＫの選択に係る信号を出力する。

図８は、第１実施形態に係る半導体記憶装置１のロウデコーダモジュール１１２中の転送スイッチ群１１２０および１１２１の回路構成の一例を示す図である。

転送スイッチ群１１２０は、複数の転送トランジスタ群ＴＴｒ０、ＴＴｒ２、ＴＴｒ４、およびＴＴｒ６を含む。転送トランジスタ群ＴＴｒ０はブロックＢＬＫ０に対応し、転送トランジスタ群ＴＴｒ２はブロックＢＬＫ２に対応し、転送トランジスタ群ＴＴｒ４はブロックＢＬＫ４に対応し、転送トランジスタ群ＴＴｒ６はブロックＢＬＫ６に対応するものとする。各転送トランジスタ群は、配線群ＣＧＩ０およびＳＧＩ０と、当該転送トランジスタ群に対応するブロックＢＬＫのワード線ＷＬ０〜ＷＬ９５、ならびに、セレクトゲート線ＳＧＤ０〜ＳＧＤ３およびＳＧＳとを接続する。より具体的には以下の通りである。

転送トランジスタ群ＴＴｒ０は、トランジスタＴＴｒ０＿Ｗ０〜ＴＴｒ０＿Ｗ９５、ＴＴｒ０＿Ｄ０〜ＴＴｒ０＿Ｄ３、およびＴＴｒ０＿Ｓ０を含む。転送トランジスタ群ＴＴｒ２は、トランジスタＴＴｒ２＿Ｗ０〜ＴＴｒ２＿Ｗ９５、ＴＴｒ２＿Ｄ０〜ＴＴｒ２＿Ｄ３、およびＴＴｒ２＿Ｓ０を含む。転送トランジスタ群ＴＴｒ４およびＴＴｒ６も同様である。

トランジスタＴＴｒ０＿Ｗｋの第１端子は、配線群ＣＧＩ０中の配線ＧＷＬｋに接続され、トランジスタＴＴｒ０＿Ｗｋの第２端子は、ブロックＢＬＫ０のワード線ＷＬｋに接続される。ここで、上述したように、ｋは０から９５の整数のいずれかである。トランジスタＴＴｒ０＿Ｄｊの第１端子は、配線群ＳＧＩ０中の配線ＧＳＧＤｊに接続され、トランジスタＴＴｒ０＿Ｄｊの第２端子は、ブロックＢＬＫ０のセレクトゲート線ＳＧＤｊに接続される。ここで、上述したように、ｊは０から３の整数のいずれかである。トランジスタＴＴｒ０＿Ｓ０の第１端子は、配線群ＳＧＩ０中の配線ＧＳＧＳに接続され、トランジスタＴＴｒ０＿Ｓ０の第２端子は、ブロックＢＬＫ０のセレクトゲート線ＳＧＳに接続される。

トランジスタＴＴｒ２＿Ｗｋの第１端子は、配線群ＣＧＩ０中の配線ＧＷＬｋに接続され、トランジスタＴＴｒ２＿Ｗｋの第２端子は、ブロックＢＬＫ２のワード線ＷＬｋに接続される。トランジスタＴＴｒ２＿Ｄｊの第１端子は、配線群ＳＧＩ０中の配線ＧＳＧＤｊに接続され、トランジスタＴＴｒ２＿Ｄｊの第２端子は、ブロックＢＬＫ２のセレクトゲート線ＳＧＤｊに接続される。トランジスタＴＴｒ２＿Ｓ０の第１端子は、配線群ＳＧＩ０中の配線ＧＳＧＳに接続され、トランジスタＴＴｒ２＿Ｓ０の第２端子は、ブロックＢＬＫ２のセレクトゲート線ＳＧＳに接続される。転送トランジスタ群ＴＴｒ４およびＴＴｒ６についても同様である。

転送スイッチ群１１２１は、複数の転送トランジスタ群ＴＴｒ１、ＴＴｒ３、ＴＴｒ５、およびＴＴｒ７を含む。転送トランジスタ群ＴＴｒ１はブロックＢＬＫ１に対応し、転送トランジスタ群ＴＴｒ３はブロックＢＬＫ３に対応し、転送トランジスタ群ＴＴｒ５はブロックＢＬＫ５に対応し、転送トランジスタ群ＴＴｒ７はブロックＢＬＫ７に対応する。各転送トランジスタ群は、配線群ＣＧＩ１およびＳＧＩ１と、当該転送トランジスタ群に対応するブロックＢＬＫのワード線ＷＬ０〜ＷＬ９５、ならびに、セレクトゲート線ＳＧＤ０〜ＳＧＤ３およびＳＧＳとを接続する。より具体的には以下の通りである。

転送トランジスタ群ＴＴｒ１は、トランジスタＴＴｒ１＿Ｗ０〜ＴＴｒ１＿Ｗ９５、ＴＴｒ１＿Ｄ０〜ＴＴｒ１＿Ｄ３、およびＴＴｒ１＿Ｓ０を含む。転送トランジスタ群ＴＴｒ３は、トランジスタＴＴｒ３＿Ｗ０〜ＴＴｒ３＿Ｗ９５、ＴＴｒ３＿Ｄ０〜ＴＴｒ３＿Ｄ３、およびＴＴｒ３＿Ｓ０を含む。転送トランジスタ群ＴＴｒ５およびＴＴｒ７も同様である。

トランジスタＴＴｒ１＿Ｗｋの第１端子は、配線群ＣＧＩ１中の配線ＧＷＬｋに接続され、トランジスタＴＴｒ１＿Ｗｋの第２端子は、ブロックＢＬＫ１のワード線ＷＬｋに接続される。トランジスタＴＴｒ１＿Ｄｊの第１端子は、配線群ＳＧＩ１中の配線ＧＳＧＤｊに接続され、トランジスタＴＴｒ１＿Ｄｊの第２端子は、ブロックＢＬＫ１のセレクトゲート線ＳＧＤｊに接続される。トランジスタＴＴｒ１＿Ｓ０の第１端子は、配線群ＳＧＩ１中の配線ＧＳＧＳに接続され、トランジスタＴＴｒ１＿Ｓ０の第２端子は、ブロックＢＬＫ１のセレクトゲート線ＳＧＳに接続される。

トランジスタＴＴｒ３＿Ｗｋの第１端子は、配線群ＣＧＩ１中の配線ＧＷＬｋに接続され、トランジスタＴＴｒ３＿Ｗｋの第２端子は、ブロックＢＬＫ３のワード線ＷＬｋに接続される。トランジスタＴＴｒ３＿Ｄｊの第１端子は、配線群ＳＧＩ１中の配線ＧＳＧＤｊに接続され、トランジスタＴＴｒ３＿Ｄｊの第２端子は、ブロックＢＬＫ３のセレクトゲート線ＳＧＤｊに接続される。トランジスタＴＴｒ３＿Ｓ０の第１端子は、配線群ＳＧＩ１中の配線ＧＳＧＳに接続され、トランジスタＴＴｒ３＿Ｓ０の第２端子は、ブロックＢＬＫ３のセレクトゲート線ＳＧＳに接続される。転送トランジスタＴＴｒ５およびＴＴｒ７についても同様である。

ブロックデコーダ群１１２２は、例えば、４個のブロックデコーダ１１２２ａ、１１２２ｂ、１１２２ｃ、および１１２２ｄを含む。

ブロックデコーダ１１２２ａは配線ＢＬＫＳＥＬａに接続される。配線ＢＬＫＳＥＬａには、転送トランジスタ群ＴＴｒ０の各トランジスタのゲート、および、転送トランジスタ群ＴＴｒ１の各トランジスタのゲートが接続される。ここで、ブロックデコーダ１１２２ａは、転送トランジスタ群ＴＴｒ０が対応するブロックＢＬＫ０に、また、転送トランジスタ群ＴＴｒ１が対応するブロックＢＬＫ１に対応するものとする。

ブロックデコーダ１１２２ｂは配線ＢＬＫＳＥＬｂに接続される。配線ＢＬＫＳＥＬｂには、転送トランジスタ群ＴＴｒ２の各トランジスタのゲート、および、転送トランジスタ群ＴＴｒ３の各トランジスタのゲートが接続される。ここで、ブロックデコーダ１１２２ｂは、転送トランジスタ群ＴＴｒ２が対応するブロックＢＬＫ２に、また、転送トランジスタ群ＴＴｒ３が対応するブロックＢＬＫ３に対応するものとする。

ブロックデコーダ１１２２ｃは配線ＢＬＫＳＥＬｃに接続される。配線ＢＬＫＳＥＬｃには、転送トランジスタ群ＴＴｒ４の各トランジスタのゲート、および、転送トランジスタ群ＴＴｒ５の各トランジスタのゲートが接続される。ここで、ブロックデコーダ１１２２ｃは、転送トランジスタ群ＴＴｒ４が対応するブロックＢＬＫ４に、また、転送トランジスタ群ＴＴｒ５が対応するブロックＢＬＫ５に対応するものとする。

ブロックデコーダ１１２２ｄは配線ＢＬＫＳＥＬｄに接続される。配線ＢＬＫＳＥＬｄには、転送トランジスタ群ＴＴｒ６の各トランジスタのゲート、および、転送トランジスタ群ＴＴｒ７の各トランジスタのゲートが接続される。ここで、ブロックデコーダ１１２２ｄは、転送トランジスタ群ＴＴｒ６が対応するブロックＢＬＫ６に、また、転送トランジスタ群ＴＴｒ７が対応するブロックＢＬＫ７に対応するものとする。

ブロックデコーダ１１２２ａ〜１１２２ｄの各々は、ブロックアドレスＢＬＫＡＤＤをデコードする。ブロックデコーダ１１２２ａ〜１１２２ｄの各々は、当該デコードの結果に応じて、上記転送トランジスタ群ＴＴｒの各トランジスタのオン／オフ状態を制御する。或る転送トランジスタ群ＴＴｒの各トランジスタがオン状態にされた場合、当該転送トランジスタ群ＴＴｒに接続される配線ＧＷＬ０〜ＧＷＬ９５、ＧＳＧＤ０〜ＧＳＧＤ３、およびＧＳＧＳと、当該転送トランジスタ群ＴＴｒに対応するブロックＢＬＫのワード線ＷＬ０〜ＷＬ９５、ならびに、セレクトゲート線ＳＧＤ０〜ＳＧＤ３およびＳＧＳとが電気的に接続される。

例えば、ブロックデコーダ１１２２ａは、ブロックアドレスＢＬＫＡＤＤが、ブロックデコーダ１１２２ａに対応するブロックＢＬＫ０に割り当てられたブロックアドレスＢＬＫＡＤＤである場合、すなわちブロックＢＬＫ０が選択ブロックＢＬＫである場合、配線ＢＬＫＳＥＬａの電位を上昇させる。このとき、転送トランジスタ群ＴＴｒ０の各トランジスタがオン状態になるとともに、転送トランジスタ群ＴＴｒ１の各トランジスタもオン状態になる。これにより、チャンクＣＮＫ０を介した選択ブロックＢＬＫ０への電圧の転送と、チャンクＣＮＫ１を介した非選択ブロックＢＬＫ１への電圧の転送とが可能となる。この場合、他のブロックデコーダ１１２２ｂ、１１２２ｃ、および１１２２ｄは、配線ＢＬＫＳＥＬｂ、ＢＬＫＳＥＬｃ、およびＢＬＫＳＥＬｄの電位を上昇させない。このとき、転送トランジスタ群ＴＴｒ２〜ＴＴｒ７の各トランジスタはオフ状態を維持される。

このように、ブロックデコーダ１１２２ａ〜１１２２ｄの各々が、ブロックアドレスＢＬＫＡＤＤが、当該ブロックデコーダに対応するブロックＢＬＫに割り当てられたブロックアドレスＢＬＫＡＤＤである場合に、当該ブロックデコーダに接続される配線ＢＬＫＳＥＬの電位を上昇させる。これにより、ブロックデコーダ１１２２ａ〜１１２２ｄの各々に対応するブロックＢＬＫへの上述した電気的な接続の制御が行われる。

図９は、第１実施形態に係る半導体記憶装置１のロウデコーダモジュール１１２中のブロックデコーダ１１２２ａの回路構成の一例を示す図である。上記ブロックデコーダ１１２２ｂ、１１２２ｃ、および１１２２ｄは、例えば、図９に示されるブロックデコーダ１１２２ａの構成と同様の構成を有する。なお、以下で詳細に説明するブロックデコーダ１１２２ａの構成は一例に過ぎず、ブロックデコーダ１１２２ａとしては種々の構成が適用可能である。

ブロックデコーダ１１２２ａは、ｎチャネルＭＯＳトランジスタＴｒ１、Ｔｒ３、およびＴｒ４、ｐチャネルＭＯＳトランジスタＴｒ２、インバータＩＶ１およびＩＶ２、ならびにアドレス判定回路ＡＤを含む。

トランジスタＴｒ１の第１端子はノードＮ１に接続され、トランジスタＴｒ１の第２端子はトランジスタＴｒ２の第１端子に接続される。ノードＮ１には、電圧ＶＲＤＥＣが印加される。電圧ＶＲＤＥＣは、例えば書込み動作時にメモリセルトランジスタＭＴの制御ゲートに印加されるプログラム電圧よりも高い電圧である。トランジスタＴｒ１のゲートは配線ＢＬＫＳＥＬａに接続される。トランジスタＴｒ２の第２端子は配線ＢＬＫＳＥＬａに接続され、トランジスタＴｒ２のゲートはノードＮ２に接続される。

アドレス判定回路ＡＤの入力端子には、レジスタ１４に保持されるブロックアドレスＢＬＫＡＤＤが入力され、アドレス判定回路ＡＤの出力端子はインバータＩＶ１の入力端子に接続される。インバータＩＶ１の出力端子はノードＮ２に接続される。インバータＩＶ２の入力端子はノードＮ２に接続され、インバータＩＶ２の出力端子はトランジスタＴｒ３の第１端子に接続される。トランジスタＴｒ３の第２端子はトランジスタＴｒ４の第１端子に接続される。トランジスタＴｒ４の第２端子は配線ＢＬＫＳＥＬａに接続される。アドレス判定回路ＡＤ、インバータＩＶ１およびＩＶ２、トランジスタＴｒ３のゲート、ならびに、トランジスタＴｒ４のゲートには、電圧ＶＤＤＸが印加される。電圧ＶＤＤＸは、例えば電源電圧である。

アドレス判定回路ＡＤは、入力されたブロックアドレスＢＬＫＡＤＤが、ブロックデコーダ１１２２ａに対応するブロックＢＬＫ０またはＢＬＫ１に割り当てられたブロックアドレスＢＬＫＡＤＤである場合に、ハイ（Ｈ）レベルの信号を出力端子上で出力する。一方、アドレス判定回路ＡＤは、上記入力されたブロックアドレスＢＬＫＡＤＤが他のブロックアドレスＢＬＫＡＤＤである場合には、ロー（Ｌ）レベルの信号を出力端子上で出力する。

アドレス判定回路ＡＤの出力端子上でＨレベルの信号が出力されると、トランジスタＴｒ１およびＴｒ２がオン状態となり、電圧ＶＲＤＥＣに基づいて、上述したように配線ＢＬＫＳＥＬａの電位が上昇する。

図１０は、第１実施形態に係る半導体記憶装置１のロウデコーダモジュール１１２のレイアウトの一例を示す図である。図１０に図示されるレイアウトは一例に過ぎず、ロウデコーダモジュール１１２のレイアウトは、図示されているものに限定されるものではない。

先ず、半導体記憶装置１は、半導体基板を含む。ここで、当該半導体基板の面に平行な例えば互いに直交する２方向を第１方向Ｄ１および第２方向Ｄ２として定義し、当該半導体基板の面に例えば直交する方向を第３方向Ｄ３として定義する。以下の説明では、第３方向Ｄ３の方向を上向きとし、第３方向Ｄ３と反対方向を下向きとして説明を行うが、この表記は便宜的なものに過ぎず、例えば重力の方向とは無関係である。メモリセルアレイ１１１およびロウデコーダモジュール１１２は、上記半導体基板上に設けられる。

メモリセルアレイ１１１、転送スイッチ群１１２０および１１２１、ならびにブロックデコーダ群１１２２は、例えば、第１方向Ｄ１に沿って、ブロックデコーダ群１１２２、転送スイッチ群１１２０、メモリセルアレイ１１１、転送スイッチ群１１２１の順で順次隣り合うように設けられる。

メモリセルアレイ１１１のブロックＢＬＫ０〜ＢＬＫ７は、例えば、第２方向Ｄ２に沿って、ブロックＢＬＫ０、ブロックＢＬＫ１、ブロックＢＬＫ２、・・・、ブロックＢＬＫ７の順で順次隣り合うように設けられる。

転送スイッチ群１１２１の転送トランジスタ群ＴＴｒ１、ＴＴｒ３、ＴＴｒ５、およびＴＴｒ７は、例えば、第２方向Ｄ２に沿って、転送トランジスタ群ＴＴｒ１、転送トランジスタ群ＴＴｒ３、転送トランジスタ群ＴＴｒ５、転送トランジスタ群ＴＴｒ７の順で順次隣り合うように設けられる。

転送スイッチ群１１２０の転送トランジスタ群ＴＴｒ０、ＴＴｒ２、ＴＴｒ４、およびＴＴｒ６は、例えば、第２方向Ｄ２に沿って、転送トランジスタ群ＴＴｒ０、転送トランジスタ群ＴＴｒ２、転送トランジスタ群ＴＴｒ４、転送トランジスタ群ＴＴｒ６の順で順次隣り合うように設けられる。

ブロックデコーダ群１１２２のブロックデコーダ１１２２ａ〜１１２２ｄは、例えば、第２方向Ｄ２に沿って、ブロックデコーダ１１２２ａ、ブロックデコーダ１１２２ｂ、ブロックデコーダ１１２２ｃ、ブロックデコーダ１１２２ｄの順で順次隣り合うように設けられる。

上記ノードＮ１に対応する配線が、例えば、第２方向Ｄ２に沿って、少なくともブロックデコーダ１１２２ａの上方の領域からブロックデコーダ１１２２ｄの上方の領域に延びる。当該ノードＮ１に対応する配線は、例えばコンタクトプラグを介して、ブロックデコーダ１１２２ａ〜１１２２ｄの各々に接続される。

配線ＢＬＫＳＥＬａが、例えば、第１方向Ｄ１に沿って、少なくともブロックデコーダ１１２２ａの上方の領域から、転送トランジスタ群ＴＴｒ０の上方の領域およびメモリセルアレイ１１１の上方の領域を介して、転送トランジスタ群ＴＴｒ１の上方の領域に延びる。配線ＢＬＫＳＥＬａは、例えばコンタクトプラグを介して、ブロックデコーダ１１２２ａ、転送トランジスタ群ＴＴｒ０、転送トランジスタ群ＴＴｒ１の各々に接続される。

配線ＢＬＫＳＥＬｂが、例えば、第１方向Ｄ１に沿って、少なくともブロックデコーダ１１２２ｂの上方の領域から、転送トランジスタ群ＴＴｒ２の上方の領域およびメモリセルアレイ１１１の上方の領域を介して、転送トランジスタ群ＴＴｒ３の上方の領域に延びる。配線ＢＬＫＳＥＬｂは、例えばコンタクトプラグを介して、ブロックデコーダ１１２２ｂ、転送トランジスタ群ＴＴｒ２、転送トランジスタ群ＴＴｒ３の各々に接続される。

配線ＢＬＫＳＥＬｃが、例えば、第１方向Ｄ１に沿って、少なくともブロックデコーダ１１２２ｃの上方の領域から、転送トランジスタ群ＴＴｒ４の上方の領域およびメモリセルアレイ１１１の上方の領域を介して、転送トランジスタ群ＴＴｒ５の上方の領域に延びる。配線ＢＬＫＳＥＬｃは、例えばコンタクトプラグを介して、ブロックデコーダ１１２２ｃ、転送トランジスタ群ＴＴｒ４、転送トランジスタ群ＴＴｒ５の各々に接続される。

配線ＢＬＫＳＥＬｄが、例えば、第１方向Ｄ１に沿って、少なくともブロックデコーダ１１２２ｄの上方の領域から、転送トランジスタ群ＴＴｒ６の上方の領域およびメモリセルアレイ１１１の上方の領域を介して、転送トランジスタ群ＴＴｒ７の上方の領域に延びる。配線ＢＬＫＳＥＬｄは、例えばコンタクトプラグを介して、ブロックデコーダ１１２２ｄ、転送トランジスタ群ＴＴｒ６、転送トランジスタ群ＴＴｒ７の各々に接続される。

ここで、例えば、配線ＢＬＫＳＥＬａのうちブロックデコーダ１１２２ａに接続される部分と転送トランジスタ群ＴＴｒ１に接続される部分との間の距離は、配線ＢＬＫＳＥＬａのうちブロックデコーダ１１２２ａに接続される部分と転送トランジスタ群ＴＴｒ０に接続される部分との間の距離よりも長い。このため、ノードＮ１に印加される電圧ＶＲＤＥＣに基づいてブロックデコーダ１１２２ａが配線ＢＬＫＳＥＬａの電位を上昇させるとき、例えばＲＣ遅延が原因で、上記転送トランジスタ群ＴＴｒ１に接続される部分の電位の上昇は、上記転送トランジスタ群ＴＴｒ０に接続される部分の電位の上昇より遅い。

以下では、配線ＢＬＫＳＥＬａのうち電位の上昇が比較的遅い部分（“Ｆａｒ”の符号とともに示されている）に接続される転送トランジスタ群ＴＴｒ１に対応するブロックＢＬＫ１は、“配線ＢＬＫＳＥＬの遠端”側に対応するものとして説明する。一方、配線ＢＬＫＳＥＬａのうち電位の上昇が比較的速い部分（“Ｎｅａｒ”の符号とともに示されている）に接続される転送トランジスタ群ＴＴｒ０に対応するブロックＢＬＫ０は、“配線ＢＬＫＳＥＬの近端”側に対応するものとして説明する。

上記では、配線ＢＬＫＳＥＬａにおける電位の上昇について説明したが、配線ＢＬＫＳＥＬｂ、配線ＢＬＫＳＥＬｃ、および配線ＢＬＫＳＥＬｄについても同様である。すなわち、ブロックＢＬＫ２、ＢＬＫ４、およびＢＬＫ６は“配線ＢＬＫＳＥＬの近端”側に対応し、ブロックＢＬＫ３、ＢＬＫ５、およびＢＬＫ７は“配線ＢＬＫＳＥＬの遠端”側に対応する。

なお、上記図７から図１０に関連する説明では、ロウデコーダモジュール１１２の構成の一例として、１つのブロックデコーダが、ブロックＢＬＫに各々が対応する２つの転送トランジスタ群の各トランジスタのオン／オフ状態を制御する場合の例を示した。しかしながら、本実施形態はこれに限定されるものではない。例えば、ロウデコーダモジュール１１２は、例えば１つのブロックデコーダが、４、８、または１６個の転送トランジスタ群の各トランジスタのオン／オフ状態を制御するような構成であってもよい。また、ブロックデコーダは、ブロックＢＬＫに対応する転送トランジスタ群毎に用意されているものであってもよい。このように、ロウデコーダモジュール１１２の構成としては、上述したもの以外の種々の構成も適用可能である。

［動作例］
図１１は、第１実施形態に係る半導体記憶装置１における読出し動作で利用される、種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャートである。図１１では、プレーンＰＢ００中のメモリセルアレイ１１１に対して読出し電圧ＶＣＧＲＶを用いた読出し動作が実行される場合の例が示されている。なお、図１１では、半導体記憶装置１にＭＬＣ方式が適用され下位ページ読出しの読出し動作が行われる或る場合の例が示されている。この場合、読出し電圧ＶＣＧＲＶは、例えば、図５を参照して説明した読出し電圧ＢＲと読み替えられる。図１１では、図面の参照を容易にするため、ソース線ＣＥＬＳＲＣに印加される電圧については省略されている。また、以下で詳細に説明する読出し動作は一例に過ぎず、本実施形態に係る読出し動作はこれに限定されるものではない。

以下の説明では、選択ブロックＢＬＫのワード線ＷＬのうち、選択メモリセルトランジスタＭＴに接続されるワード線を選択ワード線ＷＬ（ｓｅｌ）と称し、選択メモリセルトランジスタＭＴに接続されないワード線を非選択ワード線ＷＬ（ｕｓｅｌ）と称する。また、選択ブロックＢＬＫのセレクトゲート線ＳＧＤのうち、選択されるストリングユニットＳＵのセレクトゲート線ＳＧＤを選択セレクトゲート線ＳＧＤ（ｓｅｌ）と称し、非選択ストリングユニットＳＵのセレクトゲート線を非選択セレクトゲート線ＳＧＤ（ｕｓｅｌ）と称する。

図１１では、図１０を参照して説明した“配線ＢＬＫＳＥＬの遠端”側に対応するブロックＢＬＫが選択される場合の例が、“Ｆａｒ”の符号とともに破線で示されている。一方、図１０を参照して説明した“配線ＢＬＫＳＥＬの近端”側に対応するブロックＢＬＫが選択される場合の例が、“Ｎｅａｒ”の符号とともに実線で示されている。なお、配線ＢＬＫＳＥＬについては、選択ブロックＢＬＫに係る配線ＢＬＫＳＥＬのうち、上述した、選択ブロックＢＬＫに対応する転送トランジスタ群ＴＴｒに接続される部分の電位の変化が示されている。

ワード線ＷＬ（ｓｅｌ）およびＷＬ（ｕｓｅｌ）、ならびに、セレクトゲート線ＳＧＤ（ｓｅｌ）、ＳＧＤ（ｕｓｅｌ）、およびＳＧＳに対する電圧の印加は、シーケンサ１５による電圧生成回路１６、ドライバセット１７、およびロウデコーダモジュール１１２の制御により実行される。ソース線ＣＥＬＳＲＣに対する電圧の印加は、シーケンサ１５による電圧生成回路１６およびドライバセット１７の制御により実行される。ビット線ＢＬに対する電圧の印加は、シーケンサ１５による電圧生成回路１６、ドライバセット１７、およびセンスアンプモジュール１１３の制御により実行される。制御信号ＳＴＢはシーケンサ１５により供給される。レディ／ビジー信号Ｒ／Ｂｎは、シーケンサ１５によるロジック制御回路１３の制御により生成される。

図１１の例では、読出し動作の開始前は、ワード線ＷＬ（ｓｅｌ）およびＷＬ（ｕｓｅｌ）、セレクトゲート線ＳＧＤ（ｓｅｌ）、ＳＧＤ（ｕｓｅｌ）、およびＳＧＳ、ならびにビット線ＢＬに印加される電圧は各々、ＶＳＳである。また、制御信号ＳＴＢの電圧はＬレベルであり、レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１がレディ状態であることを示している。読出し動作の開始前から終了時まで、ソース線ＣＥＬＳＲＣに印加される電圧はＶＳＳである。

先ず、上述した“配線ＢＬＫＳＥＬの遠端”側に対応するブロックＢＬＫが選択される場合について説明する。

時刻ｔ１０において、配線ＢＬＫＳＥＬの電位が電圧ＶＲＤＥＣに基づいて上昇され、選択ブロックＢＬＫに接続される転送トランジスタ群ＴＴｒの各トランジスタがオン状態となる。これに応じて、ワード線ＷＬ（ｓｅｌ）およびＷＬ（ｕｓｅｌ）に電圧ＶＲＥＡＤが印加され、セレクトゲート線ＳＧＤ（ｓｅｌ）、ＳＧＤ（ｕｓｅｌ）、およびＳＧＳに電圧ＶＳＧが印加される。このとき、レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１がビジー状態であることを示す。なお、選択ワード線ＷＬ（ｓｅｌ）への電圧ＶＲＥＡＤの印加、および、非選択セレクトゲート線ＳＧＤ（ｕｓｅｌ）への電圧ＶＳＧの印加により、例えば、非選択ストリングユニットＳＵに含まれるメモリセルトランジスタＭＴのチャネル内の電荷が放電される。

次に、時刻ｔ１１ｆにおいて、選択ワード線ＷＬ（ｓｅｌ）に印加される電圧が電圧ＶＣＧＲＶに変更され、非選択セレクトゲート線ＳＧＤ（ｕｓｅｌ）に印加される電圧が電圧ＶＳＳに変更される。また、時刻ｔ１１ｆにおいて、ビット線ＢＬの充電が開始される。当該充電では、ビット線ＢＬに電圧ＶＢＬが印加される。電圧ＶＢＬは、例えば、選択メモリセルトランジスタＭＴがオン状態のときに、対応するビット線ＢＬに読出し電流を流すことを可能とする電圧である。なお、選択ワード線ＷＬ（ｓｅｌ）に印加される電圧を電圧ＶＣＧＲＶに変更するタイミング、非選択セレクトゲート線ＳＧＤ（ｕｓｅｌ）に印加される電圧をＶＳＳに変更するタイミング、および、ビット線ＢＬを充電するタイミングは、必ずしも一致させる必要はない。

ワード線ＷＬ（ｓｅｌ）およびＷＬ（ｕｓｅｌ）、セレクトゲート線ＳＧＤ（ｓｅｌ）、ＳＧＤ（ｕｓｅｌ）、およびＳＧＳ、ならびにビット線ＢＬの各々の電位が安定した後、センスアンプ回路ＳＡがセンスノードの電位を変化させる。その後、時刻ｔ１２ｆにおいて、制御信号ＳＴＢがＨレベルとなってアサートされる。これにより、センスアンプモジュール１１３中のラッチ回路に、読出し電圧ＶＣＧＲＶに基づく読出しデータが転送される。

その後、時刻ｔ１３ｆにおいて、各配線が放電される。より具体的には、ワード線ＷＬ（ｓｅｌ）およびＷＬ（ｕｓｅｌ）、セレクトゲート線ＳＧＤ（ｓｅｌ）およびＳＧＳ、ならびにビット線ＢＬに印加される電圧が各々、電圧ＶＳＳとされる。このとき、レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１がレディ状態であることを示す。

次に、“配線ＢＬＫＳＥＬの近端”側に対応するブロックＢＬＫが選択される場合について説明する。

時刻ｔ１０における種々の回路構成要素に印加される電圧の制御は、上述した、“配線ＢＬＫＳＥＬの遠端”側に対応するブロックＢＬＫが選択される場合と同様である。ただし、図１１に示されるように、このときの、配線ＢＬＫＳＥＬについての電位の上昇は、“配線ＢＬＫＳＥＬの遠端”側に対応するブロックＢＬＫが選択される場合よりも速い。このため、選択ブロックＢＬＫに接続される転送トランジスタ群ＴＴｒの各トランジスタがオン状態となるのも、“配線ＢＬＫＳＥＬの遠端”側に対応するブロックＢＬＫが選択される場合よりも早くなる。これに応じて、図１１に示されるように、ワード線ＷＬ（ｓｅｌ）およびＷＬ（ｕｓｅｌ）、ならびに、セレクトゲート線ＳＧＤ（ｓｅｌ）、ＳＧＤ（ｕｓｅｌ）、およびＳＧＳの各々の電位の上昇も、“配線ＢＬＫＳＥＬの遠端”側に対応するブロックＢＬＫが選択される場合よりも速くなる。

次に、時刻ｔ１１ｎにおいて、選択ワード線ＷＬ（ｓｅｌ）に印加される電圧が電圧ＶＣＧＲＶに変更され、非選択セレクトゲート線ＳＧＤ（ｕｓｅｌ）に印加される電圧が電圧ＶＳＳに変更される。また、時刻ｔ１１ｎにおいて、ビット線ＢＬの充電が開始される。当該充電では、ビット線ＢＬに電圧ＶＢＬが印加される。例えば、時刻ｔ１１ｎは、選択ワード線ＷＬ（ｓｅｌ）の電位が、上述した“配線ＢＬＫＳＥＬの遠端”側に対応するブロックＢＬＫが選択される場合の選択ワード線ＷＬ（ｓｅｌ）の時刻ｔ１１ｆにおける電位と同等になる時刻である。なお、時刻ｔ１１ｎはこれに限定されるものではなく、時刻ｔ１１ｆより早いものであればよい。図１１の例では、時刻ｔ１１ｎは、時刻ｔ１１ｆより時間ΔＴ１１だけ早いものとする。なお、選択ワード線ＷＬ（ｓｅｌ）に印加される電圧を電圧ＶＣＧＲＶに変更するタイミング、非選択セレクトゲート線ＳＧＤ（ｕｓｅｌ）に印加される電圧をＶＳＳに変更するタイミング、および、ビット線ＢＬを充電するタイミングは、必ずしも一致させる必要はない。

ワード線ＷＬ（ｓｅｌ）およびＷＬ（ｕｓｅｌ）、セレクトゲート線ＳＧＤ（ｓｅｌ）、ＳＧＤ（ｕｓｅｌ）、およびＳＧＳ、ならびにビット線ＢＬの各々の電位が安定した後、センスアンプ回路ＳＡがセンスノードの電位を変化させる。その後、時刻ｔ１２ｎにおいて、制御信号ＳＴＢがＨレベルとなってアサートされる。これにより、センスアンプモジュール１１３中のラッチ回路に、読出し電圧ＶＣＧＲＶに基づく読出しデータが転送される。時刻ｔ１２ｎは、時刻ｔ１２ｆより時間ΔＴ１２だけ早い。時間ΔＴ１２は時間ΔＴ１１と一致していてもよい。

その後、時刻ｔ１３ｎにおいて、各配線が放電される。より具体的には、ワード線ＷＬ（ｓｅｌ）およびＷＬ（ｕｓｅｌ）、セレクトゲート線ＳＧＤ（ｓｅｌ）およびＳＧＳ、ならびにビット線ＢＬに印加される電圧が各々、電圧ＶＳＳとされる。このとき、レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１がレディ状態であることを示す。時刻ｔ１３ｎは、時刻ｔ１３ｆより時間ΔＴ１３だけ早い。時間ΔＴ１３は、時間ΔＴ１１および時間ΔＴ１２のいずれかまたは両方に一致していてもよい。

上記で詳細に説明した読出し動作は一例に過ぎない。読出し動作は、例えば、上述したように、“配線ＢＬＫＳＥＬの近端”側に対応するブロックＢＬＫが選択される場合に、“配線ＢＬＫＳＥＬの遠端”側に対応するブロックＢＬＫが選択される場合よりも、制御信号ＳＴＢがＨレベルにされるタイミング、および、各配線（例えばワード線ＷＬならびにセレクトゲート線ＳＧＤおよびＳＧＳの各々）に印加される電圧が変更されるタイミングが早いものであり、さらに、読出し動作終了時に、半導体記憶装置１がレディ状態であることをレディ／ビジー信号Ｒ／Ｂｎが示すようになるタイミングが早いものであればよい。

また、上記では、半導体記憶装置１にＭＬＣ方式が適用され下位ページ読出しの読出し動作が行われる或る場合の例を示したが、本実施形態は必ずしもこれらに限定されるものでもない。例えば、上位ページ読出しのように複数の読出し電圧が連続して印加される場合や、ＳＬＣ方式等のような他の読出し方式により読出し動作が行われる場合にも、上述したような制御を行うことが可能である。

さらに、上記では、読出し動作について詳細に説明を行ったが、例えば、ベリファイ動作、書込み動作、および消去動作についても、“配線ＢＬＫＳＥＬの近端”側に対応するブロックＢＬＫが選択される場合と“配線ＢＬＫＳＥＬの遠端”側に対応するブロックＢＬＫが選択される場合とで、上述したように各動作に係る制御のタイミングを変更することが可能である。

例えば、図７を参照して説明した、ＣＧドライバ１７＿０〜１７＿２３、ＣＧＵドライバ１７＿２４、ＳＧＤ＿ＳＥＬドライバ１７＿２６、ＳＧＤ＿ＵＳＥＬドライバ１７＿２７、ＳＧＳ＿ＳＥＬドライバ１７＿２８の各々では、シーケンサ１５により供給される制御信号に基づいて、配線ＣＧ０〜ＣＧ２３、ＣＧＵ、ＳＧＤ＿ＳＥＬ、ＳＧＤ＿ＵＳＥＬ、およびＳＧＳ＿ＳＥＬの各々への電圧の転送が開始される。また、例えば、これらのドライバの各々では、同様にシーケンサ１５により供給される制御信号に基づいて、配線ＣＧ０〜ＣＧ２３、ＣＧＵ、ＳＧＤ＿ＳＥＬ、ＳＧＤ＿ＵＳＥＬ、およびＳＧＳ＿ＳＥＬの各々が放電される。

半導体記憶装置１では、例えばブロックアドレスＢＬＫＡＤＤに基づいて、“配線ＢＬＫＳＥＬの近端”側に対応するブロックＢＬＫが選択される場合に、シーケンサ１５がこれらのドライバにこれらの制御信号を供給するタイミングを早くする。このとき、配線ＣＧ０〜ＣＧ２３、ＣＧＵ、ＳＧＤ＿ＳＥＬ、ＳＧＤ＿ＵＳＥＬ、およびＳＧＳ＿ＳＥＬへの電圧の転送のタイミングや、これらの配線の放電のタイミングが早くなる。これに応じて、図１１を参照して説明したように、ワード線ＷＬならびにセレクトゲート線ＳＧＤおよびＳＧＳの各々に印加される電圧が変更されるタイミングを早くすることが可能である。これにより、半導体記憶装置１がレディ状態であることをレディ／ビジー信号Ｒ／Ｂｎが示すようになるタイミングも早くなる。また、“配線ＢＬＫＳＥＬの近端”側に対応するブロックＢＬＫが選択される場合には、シーケンサ１５がセンスアンプモジュール１１３に制御信号ＳＴＢを供給するタイミングも早くする。

［効果］
半導体記憶装置１のロウデコーダモジュール１１２は、転送スイッチ群１１２０、転送スイッチ群１１２１、およびブロックデコーダ群１１２２を含む。図８から図１０を参照して説明したように、ブロックデコーダ群１１２２のブロックデコーダ１１２２ａは、転送スイッチ群１１２０の転送トランジスタ群ＴＴｒ０と、転送スイッチ群１１２１の転送トランジスタ群ＴＴｒ１とに、配線ＢＬＫＳＥＬａを介して接続される。電圧ＶＲＤＥＣに基づいてブロックデコーダ１１２２ａが配線ＢＬＫＳＥＬａの電位を上昇させることにより、転送トランジスタ群ＴＴｒ０の各トランジスタ、および、転送トランジスタ群ＴＴｒ１の各トランジスタがオン状態となる。これに応じて、転送トランジスタ群ＴＴｒ０に対応するブロックＢＬＫ０と、転送トランジスタ群ＴＴｒ１に対応するブロックＢＬＫ１とに、電圧生成回路１６およびドライバセット１７から供給される電圧を転送することが可能となる。

ここで、図１０を参照して説明したように、転送スイッチ群１１２０および１１２１は、第１方向Ｄ１に沿ってメモリセルアレイ１１１を挟むように設けられ、ブロックデコーダ群１１２２は、メモリセルアレイ１１１に対して転送スイッチ群１１２０側に設けられる。これにより、配線ＢＬＫＳＥＬａのうちブロックデコーダ１１２２ａに接続される部分と転送トランジスタ群ＴＴｒ１に接続される部分との間の距離は、配線ＢＬＫＳＥＬａのうちブロックデコーダ１１２２ａに接続される部分と転送トランジスタ群ＴＴｒ０に接続される部分との間の距離よりも長い。このため、上述したように電圧ＶＲＤＥＣに基づいて配線ＢＬＫＳＥＬａの電位が上昇されるとき、例えばＲＣ遅延が原因で、上記転送トランジスタ群ＴＴｒ１に接続される部分の電位の上昇は、上記転送トランジスタ群ＴＴｒ０に接続される部分の電位の上昇より遅い。このため、図１１を参照して説明したように、上述した配線ＢＬＫＳＥＬａの電位の上昇に基づいてブロックＢＬＫ０およびＢＬＫ１へ転送される電圧は、転送トランジスタ群ＴＴｒ１に対応するブロックＢＬＫ１へ転送される場合の方が、転送トランジスタ群ＴＴｒ０に対応するブロックＢＬＫ０へ転送される場合より遅延して転送される。

一般的に、半導体記憶装置により書込み動作、読出し動作、および消去動作等の或る動作を実行する際には、どのブロックＢＬＫが選択されても問題なく動作可能なタイミングで、対応する配線に電圧が印加されるように、半導体記憶装置は設計される。したがって、例えば上述したような電圧の転送が比較的速いブロックＢＬＫが選択されて読出し動作が実行される場合でも、電圧の転送が比較的遅いブロックＢＬＫが選択されて読出し動作が実行される場合においてワード線ＷＬ、セレクトゲート線ＳＧＤおよびＳＧＳ、ならびにビット線ＢＬの各々の電位が安定しているようなタイミングでセンスが行われ、その後、各配線が放電される。

これに対して、第１実施形態に係る半導体記憶装置１では、図１１を参照して説明したように、上述したような電圧の転送が比較的速いブロックＢＬＫが選択されて読出し動作が実行される場合（“配線ＢＬＫＳＥＬの近端”側に対応するブロックＢＬＫが選択される場合）には、制御信号ＳＴＢがＨレベルにされるタイミング、および、各配線（例えばワード線ＷＬならびにセレクトゲート線ＳＧＤおよびＳＧＳの各々）に印加される電圧が変更されるタイミングが早くされる。また、これにより、読出し動作終了時に、半導体記憶装置１がレディ状態であることをレディ／ビジー信号Ｒ／Ｂｎが示すようになるタイミングも早くなる。半導体記憶装置１では、任意の書込み動作、読出し動作、および消去動作等の各種動作において、このような、“配線ＢＬＫＳＥＬの近端”側に対応するブロックＢＬＫが選択される場合と“配線ＢＬＫＳＥＬの遠端”側に対応するブロックＢＬＫが選択される場合とでのタイミング制御を実行することが可能である。

このような制御を実行することにより、例えば、或る配線に電圧ＶＲＥＡＤを印加した後に続けてそれより低い電圧ＶＣＧＲＶを印加する場合等に、当該配線が不要に昇圧され過ぎてしまいその後印加される電圧ＶＣＧＲＶにより安定されるまでの時間が長くなってしまうことを抑制することができる。

上述したような制御により、半導体記憶装置１では、より高速な動作が可能となる。第１実施形態に係る半導体記憶装置１のように高速動作が可能となったＮＡＮＤ型フラッシュメモリは、例えば、従来では他の種類のメモリが用いられていたような用途で使用されることも可能である。

＜第２実施形態＞
以下に、第２実施形態に係る半導体記憶装置１について説明する。

［構成例］
第２実施形態に係る半導体記憶装置１は、上記で第１実施形態に係る半導体記憶装置１について説明したのと同様の構成を有している。以下では、第２実施形態に係る半導体記憶装置１の後述する動作例に関連する構成について、より詳細に説明する。プレーンＰＢ００の構成を例に挙げて説明するが、図２に示した複数のプレーンＰＢの各々が、例えば、以下で説明するのと同様の構成を有する。

図１２は、図７に示したロウデコーダモジュール１１２のより詳細な構成の一例を示すブロック図である。

ワード線選択回路１１２３は、ワード線電圧転送回路１１２３０および１１２３１を含む。ワード線電圧転送回路１１２３０は配線群ＣＧＩ０に接続され、ワード線電圧転送回路１１２３１は配線群ＣＧＩ１に接続される。

セレクトゲート線選択回路１１２４は、セレクトゲート線電圧転送回路１１２４０および１１２４１を含む。セレクトゲート線電圧転送回路１１２４０は配線群ＳＧＩ０に接続され、セレクトゲート線電圧転送回路１１２４１は配線群ＳＧＩ１に接続される。

図１３は、第２実施形態に係る半導体記憶装置１のロウデコーダモジュール１１２のレイアウトの一例を示す図である。図１３に図示されるレイアウトも一例に過ぎず、ロウデコーダモジュール１１２のレイアウトは、図示されているものに限定されるものではない。

図１３では、図１０に図示したレイアウトの他に、ワード線電圧転送回路１１２３０および１１２３１、セレクトゲート線電圧転送回路１１２４０および１１２４１、配線群ＣＧＩ０中の或る配線、ならびに、配線群ＣＧＩ１中の或る配線のレイアウトが図示されている。

ワード線電圧転送回路１１２３０およびセレクトゲート線電圧転送回路１１２４０は、例えば、転送スイッチ群１１２０の第２方向Ｄ２側に設けられる。

ワード線電圧転送回路１１２３１およびセレクトゲート線電圧転送回路１１２４１は、例えば、転送スイッチ群１１２１の第２方向Ｄ２側に設けられる。

上述した配線群ＣＧＩ０中の或る配線は、例えば、第２方向Ｄ２に沿って、少なくとも転送トランジスタ群ＴＴｒ０の上方の領域からワード線電圧転送回路１１２３０の上方の領域に延びる。当該配線は、例えばコンタクトプラグを介して、転送トランジスタ群ＴＴｒ０、ＴＴｒ２、ＴＴｒ４、およびＴＴｒ６、ならびにワード線電圧転送回路１１２３０の各々に接続される。配線群ＣＧＩ０中の他の配線も同様である。

配線群ＳＧＩ０中の配線（図示せず）も同様に、例えば、第２方向Ｄ２に沿って、少なくとも転送トランジスタ群ＴＴｒ０の上方の領域からセレクトゲート線電圧転送回路１１２４０の上方の領域に延びる。当該配線は、例えばコンタクトプラグを介して、転送トランジスタ群ＴＴｒ０、ＴＴｒ２、ＴＴｒ４、およびＴＴｒ６、ならびにセレクトゲート線電圧転送回路１１２４０の各々に接続される。

上述した配線群ＣＧＩ１中の或る配線は、例えば、第２方向Ｄ２に沿って、少なくとも転送トランジスタ群ＴＴｒ１の上方の領域からワード線電圧転送回路１１２３１の上方の領域に延びる。当該配線は、例えばコンタクトプラグを介して、転送トランジスタ群ＴＴｒ１、ＴＴｒ３、ＴＴｒ５、およびＴＴｒ７、ならびにワード線電圧転送回路１１２３１の各々に接続される。配線群ＣＧＩ１中の他の配線も同様である。

配線群ＳＧＩ１中の配線（図示せず）も同様に、例えば、第２方向Ｄ２に沿って、少なくとも転送トランジスタ群ＴＴｒ１の上方の領域からセレクトゲート線電圧転送回路１１２４１の上方の領域に延びる。当該配線は、例えばコンタクトプラグを介して、転送トランジスタ群ＴＴｒ１、ＴＴｒ３、ＴＴｒ５、およびＴＴｒ７、ならびにセレクトゲート線電圧転送回路１１２４１の各々に接続される。

ここで、例えば、上述した配線群ＣＧＩ０中の或る配線のうちワード線電圧転送回路１１２３０に接続される部分と転送トランジスタ群ＴＴｒ０に接続される部分との間の距離は、当該配線のうちワード線電圧転送回路１１２３０に接続される部分と転送トランジスタ群ＴＴｒ６に接続される部分との間の距離よりも長い。このため、ワード線電圧転送回路１１２３０が、上述した配線群ＣＧＩ０中の或る配線に電圧を印加するとき、例えばＲＣ遅延が原因で、上記転送トランジスタ群ＴＴｒ０に接続される部分の電位の上昇は、上記転送トランジスタ群ＴＴｒ６に接続される部分の電位の上昇より遅い。

以下では、上述した配線群ＣＧＩ０中の或る配線のうち電位の上昇が比較的遅い部分（“Ｆａｒ”の符号とともに示されている）に接続される転送トランジスタ群ＴＴｒ０に対応するブロックＢＬＫ０は、“配線群ＣＧＩの遠端”側に対応するものとして説明する。一方、上述した配線群ＣＧＩ０中の或る配線のうち電位の上昇が比較的速い部分（“Ｎｅａｒ”の符号とともに示されている）に接続される転送トランジスタ群ＴＴｒ６に対応するブロックＢＬＫ６は、“配線群ＣＧＩの近端”側に対応するものとして説明する。なお、上述した配線群ＣＧＩ０中の或る配線に共通して接続される任意の２つのブロックＢＬＫについて、このように、当該２つのブロックＢＬＫのうちいずれが“配線群ＣＧＩの遠端”側に対応するか、いずれが“配線群ＣＧＩの近端”側に対応するかが定義される。

上記では、上述した配線群ＣＧＩ０中の或る配線における電位の上昇について説明したが、配線群ＣＧＩ０中の他の配線、配線群ＣＧＩ１中の配線、配線群ＳＧＩ０中の配線、および配線群ＳＧＩ１中の配線についても同様である。“配線群ＣＧＩの近端”側に対応するブロックＢＬＫは“配線群ＳＧＩの近端”側にも同時に対応しており、“配線群ＣＧＩの遠端”側に対応するブロックＢＬＫは“配線群ＳＧＩの遠端”側にも同時に対応する。

［動作例］
図１４は、第２実施形態に係る半導体記憶装置１における読出し動作で利用される、種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャートである。図１１に示したタイミングチャートと相違する点を中心に説明する。

以下の説明では、配線群ＣＧＩ０またはＣＧＩ１のうち、選択ブロックＢＬＫの選択ワード線ＷＬ（ｓｅｌ）に接続される配線を配線ＧＷＬ（ｓｅｌ）と称し、選択ブロックＢＬＫの非選択ワード線ＷＬ（ｕｓｅｌ）に接続される配線を配線ＧＷＬ（ｕｓｅｌ）と称する。

図１４では、図１３を参照して説明した“配線群ＣＧＩの遠端”側に対応するブロックＢＬＫが選択される場合の例が、“Ｆａｒ”の符号とともに破線で示されている。一方、図１３を参照して説明した“配線群ＣＧＩの近端”側に対応するブロックＢＬＫが選択される場合の例が、“Ｎｅａｒ”の符号とともに実線で示されている。図１４では、参照のために、配線ＧＷＬ（ｓｅｌ）およびＧＷＬ（ｕｓｅｌ）のうち、上述した、選択ブロックＢＬＫに対応する転送トランジスタ群ＴＴｒに接続される部分の電位の変化も併せて示されている。なお、図１４では、参照を容易にするために、配線ＧＷＬ（ｓｅｌ）の当該部分と配線ＷＬ（ｓｅｌ）の間での電圧転送において生じうる遅延、および、配線ＧＷＬ（ｕｓｅｌ）の当該部分と配線ＷＬ（ｕｓｅｌ）の間での電圧転送において生じうる遅延は示されていない。

図１４の例においても、図１１の例と同様に、読出し動作の開始前は、ワード線ＷＬ（ｓｅｌ）およびＷＬ（ｕｓｅｌ）、セレクトゲート線ＳＧＤ（ｓｅｌ）、ＳＧＤ（ｕｓｅｌ）、およびＳＧＳ、ならびにビット線ＢＬに印加される電圧は各々、ＶＳＳである。また、制御信号ＳＴＢの電圧はＬレベルであり、レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１がレディ状態であることを示している。読出し動作の開始前から終了時まで、ソース線ＣＥＬＳＲＣに印加される電圧はＶＳＳである。

図１１の例と同様に、時刻ｔ２０において、配線ＢＬＫＳＥＬの電位が電圧ＶＲＤＥＣに基づいて上昇され、選択ブロックＢＬＫに接続される転送トランジスタ群ＴＴｒの各トランジスタがオン状態となる。これに応じて、ワード線ＷＬ（ｓｅｌ）およびＷＬ（ｕｓｅｌ）に電圧ＶＲＥＡＤが印加され、セレクトゲート線ＳＧＤ（ｓｅｌ）、ＳＧＤ（ｕｓｅｌ）、およびＳＧＳに電圧ＶＳＧが印加される。このとき、レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１がビジー状態であることを示す。

ここで、配線ＢＬＫＳＥＬについての電位の上昇は、例えば、“配線群ＣＧＩの遠端”側に対応するブロックＢＬＫが選択される場合と“配線群ＣＧＩの近端”側に対応するブロックＢＬＫが選択される場合とで同等である。これは、例えば、上述したように“配線群ＣＧＩの遠端”側に対応するか“配線群ＣＧＩの近端”側に対応するかが互いに定義される２つのブロックＢＬＫは、図１０を参照して説明した“配線ＢＬＫＳＥＬの遠端”側に同時に対応しているか、“配線ＢＬＫＳＥＬの近端”側に同時に対応しているためである。一方で、図１４に示されるように、このときの、配線ＧＷＬ（ｓｅｌ）およびＧＷＬ（ｕｓｅｌ）についての電位の上昇は、“配線群ＣＧＩの近端”側に対応するブロックＢＬＫが選択される場合に、“配線群ＣＧＩの遠端”側に対応するブロックＢＬＫが選択される場合よりも速い。

図１４の例では、このように、“配線群ＣＧＩの近端”側に対応するブロックＢＬＫが選択される場合に、“配線群ＣＧＩの遠端”側に対応するブロックＢＬＫが選択される場合よりも、配線ＧＷＬ（ｓｅｌ）およびＧＷＬ（ｕｓｅｌ）のうち、上述した、選択ブロックＢＬＫに対応する転送トランジスタ群ＴＴｒに接続される部分の電位の上昇が速いので、配線ＧＷＬ（ｓｅｌ）およびＧＷＬ（ｕｓｅｌ）に電気的に接続されるワード線ＷＬ（ｓｅｌ）およびＷＬ（ｕｓｅｌ）の電位の上昇も、図１１の例と同様に速くなる。セレクトゲート線ＳＧＤ（ｓｅｌ）、ＳＧＤ（ｕｓｅｌ）、およびＳＧＳの各々の電位の上昇も同様である。

したがって、第２実施形態に係る半導体記憶装置１では、これ以降の動作については、図１１を参照して説明したのと同様の動作を実行することが可能である。すなわち、第２実施形態に係る半導体記憶装置１においても、“配線群ＣＧＩの近端”側に対応するブロックＢＬＫが選択される場合に、“配線群ＣＧＩの遠端”側に対応するブロックＢＬＫが選択される場合よりも、制御信号ＳＴＢがＨレベルにされるタイミングを早くし、各配線（例えばワード線ＷＬならびにセレクトゲート線ＳＧＤおよびＳＧＳの各々）に印加される電圧が変更されるタイミングを早くし、さらに、読出し動作終了時に、半導体記憶装置１がレディ状態であることをレディ／ビジー信号Ｒ／Ｂｎが示すようになるタイミングを早くすることが可能である。

第２実施形態に係る半導体記憶装置１では、例えば、ブロックＢＬＫ０〜ＢＬＫ７のうちのいくつかのブロックＢＬＫまたはすべてのブロックＢＬＫについて、上述した、“配線群ＣＧＩの遠端”側に対応するブロックＢＬＫと“配線群ＣＧＩの近端”側に対応するブロックＢＬＫとの間でのタイミング制御が、例えばブロックアドレスＢＬＫＡＤＤに基づいて実行されるようにしてもよい。

このように、第２実施形態に係る半導体記憶装置１においても、第１実施形態と同様に、より高速な動作が可能となる。

＜第３実施形態＞
以下に、第３実施形態に係る半導体記憶装置１について説明する。

［構成例］
第３実施形態に係る半導体記憶装置１は、上記で第２実施形態に係る半導体記憶装置１について説明したのと同様の構成を有している。以下では、第３実施形態に係る半導体記憶装置１の後述する動作例に関連する構成について、より詳細に説明する。

半導体記憶装置１では、例えば、プレーンアドレスに基づいてプレーンＰＢが選択され、ブロックアドレスＢＬＫＡＤＤに基づいて、当該選択されたプレーンＰＢのうち、読出し動作および書込み動作等の各種動作を実行する対象のブロックＢＬＫが選択される。

図１５は、第３実施形態に係る半導体記憶装置１の複数のプレーンＰＢおよびドライバセット１７のレイアウトの一例を示す図である。図１５に図示されるレイアウトも一例に過ぎず、複数のプレーンＰＢおよびドライバセット１７のレイアウトは、図示されているものに限定されるものではない。

ドライバセット１７は、例えば、上記複数のプレーンＰＢの第１方向Ｄ１側に設けられる。

上記複数のプレーンＰＢのレイアウトについて説明する。

プレーンＰＢ００、ＰＢ１０、ＰＢ２０、およびＰＢ３０の組Ａ、プレーンＰＢ０１、ＰＢ１１、ＰＢ２１、およびＰＢ３１の組Ｂ、プレーンＰＢ０２、ＰＢ１２、ＰＢ２２、およびＰＢ３２の組Ｃ、ならびにプレーンＰＢ０３、ＰＢ１３、ＰＢ２３、およびＰＢ３３の組Ｄは、例えば、第２方向Ｄ２に沿って、組Ａ、組Ｂ、組Ｃ、組Ｄの順で設けられる。組Ａと組Ｂとの間、および組Ｃと組Ｄとの間には、例えば、後述する配線ＣＧＮ１またはＣＧＮ２のための間隔が設けられる。

組Ａの各プレーンＰＢは、例えば、第１方向Ｄ１に沿って、プレーンＰＢ３０、プレーンＰＢ２０、プレーンＰＢ１０、プレーンＰＢ００の順で設けられる。組Ｂの各プレーンＰＢは、例えば、第１方向Ｄ１に沿って、プレーンＰＢ３１、プレーンＰＢ２１、プレーンＰＢ１１、プレーンＰＢ０１の順で設けられる。組Ｃの各プレーンＰＢは、例えば、第１方向Ｄ１に沿って、プレーンＰＢ３２、プレーンＰＢ２２、プレーンＰＢ１２、プレーンＰＢ０２の順で設けられる。組Ｄの各プレーンＰＢは、例えば、第１方向Ｄ１に沿って、プレーンＰＢ３３、プレーンＰＢ２３、プレーンＰＢ１３、プレーンＰＢ０３の順で設けられる。

次に、上述した配線ＣＧ０〜ＣＧ２３、ＣＧＵ、ＵＣＧ、ＳＧＤ＿ＳＥＬ、ＳＧＤ＿ＵＳＥＬ、ＳＧＳ＿ＳＥＬ、ＳＧＳ＿ＵＳＥＬ、およびＵＳＧのうちの或る配線のレイアウトについて説明する。なお、以下では、これらの配線からなる配線群を配線群ＣＧＮと称して説明する。

図１５に図示される配線ＣＧＮ０〜ＣＧＮ４は、配線群ＣＧＮ中の或る配線に対応する。

配線ＣＧＮ０は、例えば、第２方向Ｄ２に沿って、少なくとも、ドライバセット１７の上方の領域を延び、また、その両端はそれぞれ、上述した組Ａと組Ｂとの間の間隔、および組Ｃと組Ｄとの間の間隔に対応する領域に達する。配線ＣＧＮ０は、例えばコンタクトプラグを介して、ドライバセット１７に接続される。

配線ＣＧＮ１は、例えば、組Ａと組Ｂとの間を、第１方向Ｄ１に沿って、少なくとも、配線ＣＧＮ０と第３方向Ｄ３で重なる領域に至るまで延びる。配線ＣＧＮ１は、例えばコンタクトプラグを介して、配線ＣＧＮ０に接続される。

配線ＣＧＮ２は、例えば、組Ｃと組Ｄとの間を、第１方向Ｄ１に沿って、少なくとも、配線ＣＧＮ０と第３方向Ｄ３で重なる領域に至るまで延びる。配線ＣＧＮ２は、例えばコンタクトプラグを介して、配線ＣＧＮ０に接続される。

配線ＣＧＮ３は、例えば、第２方向Ｄ２に沿って、少なくとも、プレーンＰＢ００内のワード線電圧転送回路１１２３１の上方の領域から配線ＣＧＮ１に第３方向Ｄ３で重なる領域まで延びる。配線ＣＧＮ３は、例えばコンタクトプラグを介して、ワード線電圧転送回路１１２３１および配線ＣＧＮ１の各々に接続される。

配線ＣＧＮ４は、例えば、第２方向Ｄ２に沿って、少なくとも、プレーンＰＢ００内のワード線電圧転送回路１１２３０の上方の領域から配線ＣＧＮ１に第３方向Ｄ３で重なる領域まで延びる。配線ＣＧＮ４は、例えばコンタクトプラグを介して、ワード線電圧転送回路１１２３０および配線ＣＧＮ１の各々に接続される。

配線ＣＧＮ１は、配線ＣＧＮ３およびＣＧＮ４を介して、あるいは、配線ＣＧＮ３およびＣＧＮ４のように第２方向Ｄ２に延びる配線を介して、プレーンＰＢ１０、ＰＢ２０、ＰＢ３０、ＰＢ０１、ＰＢ１１、ＰＢ２１、およびＰＢ３１にも同様に接続される。

配線ＣＧＮ１について説明したのと同様に、配線ＣＧＮ２は、プレーンＰＢ０２、ＰＢ１２、ＰＢ２２、ＰＢ３２、ＰＢ０３、ＰＢ１３、ＰＢ２３、およびＰＢ３３に接続される。

上記では、配線群ＣＧＮ中の或る配線のレイアウトについて、配線ＣＧＮ０〜ＣＧＮ４を用いて説明したが、配線群ＣＧＮ中の他の配線についても同様である。

ここで、例えば、配線ＣＧＮ１のうち配線ＣＧＮ０に接続される部分とプレーンＰＢ３０に接続される部分との間の距離は、当該配線のうち配線ＣＧＮ０に接続される部分とプレーンＰＢ００に接続される部分との間の距離よりも長い。このため、ドライバセット１７が、配線ＣＧＮ０を介して配線ＣＧＮ１に電圧を印加するとき、例えばＲＣ遅延が原因で、上記プレーンＰＢ３０に接続される部分の電位の上昇は、上記プレーンＰＢ００に接続される部分の電位の上昇より遅い。

以下では、配線群ＣＧＮ１のうち電位の上昇が比較的遅い部分（“Ｆａｒ”の符号とともに示されている）に接続されるプレーンＰＢは、“配線群ＣＧＮの遠端”側に対応するものとして説明する。一方、配線ＣＧＮ１のうち電位の上昇が比較的速い部分（“Ｎｅａｒ”の符号とともに示されている）に接続されるプレーンＰＢは、“配線群ＣＧＮの近端”側に対応するものとして説明する。なお、配線ＣＧＮ１に共通して接続される任意の２つのプレーンＰＢについて、このように、当該２つのプレーンＰＢのうちいずれが“配線群ＣＧＮの遠端”側に対応するか、いずれが“配線群ＣＧＮの近端”側に対応するかが定義され得る。同様に、配線ＣＧＮ２に共通して接続される任意の２つのプレーンＰＢについて、このように、当該２つのプレーンＰＢのうちいずれが“配線群ＣＧＮの遠端”側に対応するか、いずれが“配線群ＣＧＮの近端”側に対応するかが定義され得る。

上記では、上述した配線群ＣＧＮ中の或る配線における電位の上昇について説明したが、配線群ＣＧＮ中の他の配線についても同様である。

［動作例］
図１６は、第３実施形態に係る半導体記憶装置１における読出し動作で利用される、種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャートである。ここで、選択ブロックＢＬＫは、選択プレーンＰＢのうちの選択されたブロックＢＬＫを指すものとする。図１１に示したタイミングチャートと相違する点を中心に説明する。

以下の説明では、配線群ＣＧＮのうち、選択ブロックＢＬＫの選択ワード線ＷＬ（ｓｅｌ）に接続される配線を配線ＣＧ（ｓｅｌ）と称し、選択ブロックＢＬＫの非選択ワード線ＷＬ（ｕｓｅｌ）に接続される配線を配線ＣＧ（ｕｓｅｌ）と称する。

図１６では、図１５を参照して説明した“配線群ＣＧＮの遠端”側に対応するプレーンＰＢが選択される場合の例が、“Ｆａｒ”の符号とともに破線で示されている。一方、図１５を参照して説明した“配線群ＣＧＮの近端”側に対応するプレーンＰＢが選択される場合の例が、“Ｎｅａｒ”の符号とともに実線で示されている。図１６では、参照のために、配線ＣＧ（ｓｅｌ）およびＣＧ（ｕｓｅｌ）のうち、上述した、選択プレーンＰＢに接続される部分の電位の変化も併せて示されている。なお、図１６では、参照を容易にするために、配線ＣＧ（ｓｅｌ）の当該部分と配線ＷＬ（ｓｅｌ）の間での電圧転送において生じうる遅延、および、配線ＣＧ（ｕｓｅｌ）の当該部分と配線ＷＬ（ｕｓｅｌ）の間での電圧転送において生じうる遅延は示されていない。

図１６の例においても、図１１の例と同様に、読出し動作の開始前は、ワード線ＷＬ（ｓｅｌ）およびＷＬ（ｕｓｅｌ）、セレクトゲート線ＳＧＤ（ｓｅｌ）、ＳＧＤ（ｕｓｅｌ）、およびＳＧＳ、ならびにビット線ＢＬに印加される電圧は各々、ＶＳＳである。また、制御信号ＳＴＢの電圧はＬレベルであり、レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１がレディ状態であることを示している。読出し動作の開始前から終了時まで、ソース線ＣＥＬＳＲＣに印加される電圧はＶＳＳである。

図１１の例と同様に、時刻ｔ３０において、配線ＢＬＫＳＥＬの電位が電圧ＶＲＤＥＣに基づいて上昇され、選択ブロックＢＬＫに接続される転送トランジスタ群ＴＴｒの各トランジスタがオン状態となる。これに応じて、ワード線ＷＬ（ｓｅｌ）およびＷＬ（ｕｓｅｌ）に電圧ＶＲＥＡＤが印加され、セレクトゲート線ＳＧＤ（ｓｅｌ）、ＳＧＤ（ｕｓｅｌ）、およびＳＧＳに電圧ＶＳＧが印加される。このとき、レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１がビジー状態であることを示す。

ここで、配線ＢＬＫＳＥＬについての電位の上昇は、例えば、“配線群ＣＧＮの遠端”側に対応するプレーンＰＢが選択される場合と“配線群ＣＧＮの近端”側に対応するプレーンＰＢが選択される場合とで同等である。一方で、図１６に示されるように、このときの、配線ＣＧ（ｓｅｌ）およびＣＧ（ｕｓｅｌ）についての電位の上昇は、“配線群ＣＧＮの近端”側に対応するプレーンＰＢが選択される場合に、“配線群ＣＧＮの遠端”側に対応するプレーンＰＢが選択される場合よりも速い。

図１６の例では、このように、“配線群ＣＧＮの近端”側に対応するプレーンＰＢが選択される場合に、“配線群ＣＧＮの遠端”側に対応するプレーンＰＢが選択される場合よりも、配線ＣＧ（ｓｅｌ）およびＣＧ（ｕｓｅｌ）のうち、上述した、選択プレーンＰＢに接続される部分の電位の上昇が速いので、配線ＣＧ（ｓｅｌ）およびＣＧ（ｕｓｅｌ）に電気的に接続されるワード線ＷＬ（ｓｅｌ）およびＷＬ（ｕｓｅｌ）の電位の上昇も、図１１の例と同様に速くなる。セレクトゲート線ＳＧＤ（ｓｅｌ）、ＳＧＤ（ｕｓｅｌ）、およびＳＧＳの各々の電位の上昇も同様である。

したがって、第３実施形態に係る半導体記憶装置１では、これ以降の動作については、図１１を参照して説明したのと同様の動作を実行することが可能である。すなわち、第３実施形態に係る半導体記憶装置１においても、“配線群ＣＧＮの近端”側に対応するプレーンＰＢが選択される場合に、“配線群ＣＧＮの遠端”側に対応するプレーンＰＢが選択される場合よりも、制御信号ＳＴＢがＨレベルにされるタイミングを早くし、各配線（例えばワード線ＷＬならびにセレクトゲート線ＳＧＤおよびＳＧＳの各々）に印加される電圧が変更されるタイミングを早くし、さらに、読出し動作終了時に、半導体記憶装置１がレディ状態であることをレディ／ビジー信号Ｒ／Ｂｎが示すようになるタイミングを早くすることが可能である。

第３実施形態に係る半導体記憶装置１では、例えば、上述した複数のプレーンＰＢのうちのいくつかのプレーンＰＢまたはすべてのプレーンＰＢについて、上述した、“配線群ＣＧＮの遠端”側に対応するプレーンＰＢと“配線群ＣＧＮの近端”側に対応するプレーンＰＢとの間でのタイミング制御が、例えばプレーンアドレスに基づいて実行されるようにしてもよい。

このように、第３実施形態に係る半導体記憶装置１においても、第１実施形態と同様に、より高速な動作が可能となる。

＜他の実施形態＞
本明細書において、同一、一致、一定、および維持等の表記を用いている場合には、設計の範囲での誤差が含まれている場合を含んでいてもよい。

また、或る電圧を印加または供給すると表記している場合、当該電圧を印加または供給するような制御を行うことと、当該電圧が実際に印加または供給されることとのいずれをも含む。さらに、或る電圧を印加または供給することは、例えば０Ｖの電圧を印加または供給することを含んでいてもよい。

本明細書において“接続”とは、電気的な接続のことを示しており、例えば間に別の素子を介することを除外しない。

上記ではいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことが出来る。これら実施形態およびその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体記憶装置、１１…コア部、１１１…メモリセルアレイ、１１２…ロウデコーダモジュール、１１２０，１１２１…転送スイッチ群、１１２２…ブロックデコーダ群、１１２２ａ〜１１２２ｄ…ブロックデコーダ、１１２３…ワード線選択回路、１１２３０，１１２３１…ワード線電圧転送回路、１１２４…セレクトゲート線選択回路、１１２４０，１１２４１…セレクトゲート線電圧転送回路、１１３…センスアンプモジュール、１２…入出力回路、１３…ロジック制御回路、１４…レジスタ、１５…シーケンサ、１６…電圧生成回路、１７…ドライバセット、１７＿０〜１７＿２３…ＣＧドライバ、１７＿２４…ＣＧＵドライバ、１７＿２５…ＵＣＧドライバ、１７＿２６…ＳＧＤ＿ＳＥＬドライバ、１７＿２７…ＳＧＤ＿ＵＳＥＬドライバ、１７＿２８…ＳＧＳ＿ＳＥＬドライバ、１７＿２９…ＳＧＳ＿ＵＳＥＬドライバ、１７＿３０…ＵＳＧドライバ、ＰＢ…プレーン、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＮＳ…ＮＡＮＤストリング、ＣＵ…セルユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…セレクトゲート線、ＣＥＬＳＲＣ…ソース線、ＭＴ…メモリセルトランジスタ、ＳＴ…選択トランジスタ、ＳＡＵ…センスアンプユニット、ＳＡ…センスアンプ回路、ＡＤＬ，ＢＤＬ，ＣＤＬ，ＸＤＬ…ラッチ回路、ＢＬＫＳＥＬ，ＣＧ，ＣＧＵ，ＵＣＧ，ＳＧＤ＿ＳＥＬ，ＳＧＤ＿ＵＳＥＬ，ＳＧＳ＿ＳＥＬ，ＳＧＳ＿ＵＳＥＬ，ＵＳＧ，ＧＷＬ，ＧＳＧＤ，ＧＳＧＳ，ＣＧＮ０〜ＣＧＮ４…配線、ＣＮＫ…チャンク、ＣＧＩ，ＳＧＩ，ＣＧＮ…配線群、Ｎ…ノード、ＴＴｒ０〜ＴＴｒ７…転送トランジスタ群、ＴＴｒ０＿Ｗ，ＴＴｒ０＿Ｄ，ＴＴｒ０＿Ｓ，ＴＴｒ１＿Ｗ，ＴＴｒ１＿Ｄ，ＴＴｒ１＿Ｓ，ＴＴｒ２＿Ｗ，ＴＴｒ２＿Ｄ，ＴＴｒ２＿Ｓ，ＴＴｒ３＿Ｗ，ＴＴｒ３＿Ｄ，ＴＴｒ３＿Ｓ，Ｔｒ…トランジスタ、ＡＤ…アドレス判定回路、ＩＶ…インバータ、２…メモリコントローラ、２１…ホストインタフェースユニット、２２…ＣＰＵ、２３…ＲＡＭ、２４…ＲＯＭ、２５…メモリインタフェースユニット、３…メモリシステム、４…ホスト装置

Claims

複数のメモリセルを含む第１グループと、
複数のメモリセルを含む第２グループと、
前記第１グループまたは前記第２グループの第１メモリセルに、第１電圧を印加した後に前記第１電圧より大きい第２電圧を続けて印加し、前記第２電圧を印加した後に第３電圧を印加するように構成される制御回路と
を具備し、
前記制御回路は、前記第１メモリセルが前記第１グループに含まれる場合、前記第１メモリセルが前記第２グループに含まれる場合よりも、前記第２電圧を印加してからの時間が第１時間だけ早いタイミングで、前記第１メモリセルに前記第３電圧を印加するように構成され、
前記第１グループおよび前記第２グループは、データの消去単位以上の単位である、
半導体記憶装置。
前記第１グループおよび前記第２グループは、データの消去単位であり、
前記半導体記憶装置は、前記第１グループおよび前記第２グループを含むメモリセルアレイを具備し、
前記制御回路は、
前記メモリセルアレイに対して第１方向側にある第１トランジスタと、
前記メモリセルアレイに対して前記第１方向と反対側にある第２トランジスタと、
前記第１トランジスタおよび前記第２トランジスタのオンオフを切り替えるように構成される第１回路と
を備え、
前記制御回路は、前記第１メモリセルが前記第１グループに含まれる場合、前記第１トランジスタを介して前記第１メモリセルに前記第２電圧を印加し、前記第１メモリセルが前記第２グループに含まれる場合、前記第２トランジスタを介して前記第１メモリセルに前記第２電圧を印加するように構成され、
前記第１回路は、前記第２トランジスタより前記第１トランジスタの近くにある
請求項１に記載の半導体記憶装置。
前記第１回路は、前記メモリセルアレイに対して前記第１方向側にある、請求項２に記載の半導体記憶装置。
前記第１トランジスタと前記第２トランジスタは、同一の配線を介して前記第１回路に接続される、請求項２に記載の半導体記憶装置。
前記制御回路は、
第１トランジスタおよび第２トランジスタと、
前記第１メモリセルが前記第１グループに含まれる場合、前記第１トランジスタを介して前記第１メモリセルに前記第２電圧を印加し、前記第１メモリセルが前記第２グループに含まれる場合、前記第２トランジスタを介して前記第１メモリセルに前記第２電圧を印加するように構成される、第２回路と
を備え、
前記第２回路は、前記第２トランジスタより前記第１トランジスタの近くにある、
請求項１に記載の半導体記憶装置。
前記第１トランジスタと前記第２トランジスタは、同一の配線を介して前記第２回路に接続される、請求項５に記載の半導体記憶装置。
前記第１グループおよび前記第２グループは、データの消去単位である、請求項５に記載の半導体記憶装置。
前記第１トランジスタは、前記第２トランジスタの第１方向側にあり、
前記第２回路は、前記第１トランジスタの前記第１方向側にある、
請求項７に記載の半導体記憶装置。
前記第１グループおよび前記第２グループは、データの消去単位より大きい単位である、請求項５に記載の半導体記憶装置。
前記制御回路は、前記第１メモリセルに、前記第２電圧を印加した後に前記第３電圧を続けて印加するように構成される、請求項１に記載の半導体記憶装置。
前記第３電圧は前記第２電圧より低い、請求項１０に記載の半導体記憶装置。
前記第３電圧は前記第１電圧である、請求項１に記載の半導体記憶装置。
前記制御回路は、前記第１メモリセルが前記第１グループに含まれる場合、前記第１メモリセルが前記第２グループに含まれる場合よりも、前記第２電圧を印加してからの時間が第２時間だけ早いタイミングで、前記半導体記憶装置がレディ状態であることを示す信号を出力するようにさらに構成される、請求項１に記載の半導体記憶装置。
前記第２時間は、前記第１時間に等しい、請求項１３に記載の半導体記憶装置。
前記制御回路は、前記第１メモリセルが前記第１グループに含まれる場合、前記第１メモリセルが前記第２グループに含まれる場合よりも、前記第２電圧を印加してからの時間が第３時間だけ早いタイミングで、前記第１メモリセルに保持されるデータをセンスするようにさらに構成される、請求項１に記載の半導体記憶装置。
前記第３時間は、前記第１時間に等しい、請求項１５に記載の半導体記憶装置。