TWI819485B - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TWI819485B
TWI819485B TW111104311A TW111104311A TWI819485B TW I819485 B TWI819485 B TW I819485B TW 111104311 A TW111104311 A TW 111104311A TW 111104311 A TW111104311 A TW 111104311A TW I819485 B TWI819485 B TW I819485B
Authority
TW
Taiwan
Prior art keywords
voltage
mentioned
transistor
word line
node
Prior art date
Application number
TW111104311A
Other languages
English (en)
Other versions
TW202238576A (zh
Inventor
渡邉稔史
安彦尚文
酒向万里生
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202238576A publication Critical patent/TW202238576A/zh
Application granted granted Critical
Publication of TWI819485B publication Critical patent/TWI819485B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

本發明之實施形態提供一種能夠實現高速動作之半導體記憶裝置。  實施形態之半導體記憶裝置1具備記憶胞、連接於上述記憶胞之字元線、連接於上述記憶胞之源極線、及控制電路，上述控制電路構成為，對上述字元線施加第1電壓，於施加上述第1電壓後，施加大於上述第1電壓之第2電壓，於施加上述第2電壓後，施加大於上述第1電壓且小於上述第2電壓之第3電壓，且對應於對上述字元線施加上述第2電壓之時序而對上述源極線施加第4電壓，於施加上述第4電壓後，施加小於上述第4電壓之第5電壓。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
作為半導體記憶裝置，已知有NAND(Not AND，反及)型快閃記憶體。
實施形態提供一種能夠實現高速動作之半導體記憶裝置。
實施形態之半導體記憶裝置包含：記憶胞；字元線，其連接於上述記憶胞；源極線，其連接於上述記憶胞；及控制電路；且上述控制電路構成為，對上述字元線施加第1電壓，於施加上述第1電壓後，施加大於上述第1電壓之第2電壓，於施加上述第2電壓後，施加大於上述第1電壓且小於上述第2電壓之第3電壓，對應於對上述字元線施加上述第2電壓之時序而對上述源極線施加第4電壓，於施加上述第4電壓後，施加小於上述第4電壓之第5電壓。
以下，參照附圖對實施形態進行說明。再者，以下說明中，對具有相同功能及構成之構成要素標註共通之參照符號。又，於區分具有共通之參照符號之複數個構成要素之情形時，對該共通之參照符號標註後綴加以區分。再者，於對複數個構成要素無需特別區分之情形時，對該複數個構成要素僅標註共通之參照符號，不標註後綴。
＜第1實施形態＞  以下，對第1實施形態之半導體記憶裝置1進行說明。
[構成例]  (1)記憶體系統  圖1係表示包含第1實施形態之半導體記憶裝置1之記憶體系統3之構成之一例的方塊圖。
如圖1所示，記憶體系統3包含半導體記憶裝置1及記憶體控制器2，由主機裝置4控制。記憶體系統3例如為SSD(solid state drive，固態驅動器)或SD(secure digital，安全數位) TM卡等。
半導體記憶裝置1由記憶體控制器2控制。記憶體控制器2自主機裝置4獲取命令，基於該獲取之命令對半導體記憶裝置1進行控制。
記憶體控制器2包含主機介面單元21、CPU(central processing unit，中央處理單元)22、RAM(random access memory，隨機存取記憶體)23、ROM(read only memory，唯讀記憶體)24、及記憶體介面單元25。記憶體控制器2例如以SoC(System-on-α-chip，系統單晶片)之形式構成。
ROM24記憶韌體(程式)。RAM23能夠保持該韌體，作為CPU22之作業區域使用。RAM23進而暫時保持資料，作為緩衝器及快取記憶體發揮功能。儲存於ROM24並載入到RAM23上之韌體由CPU22執行。藉此，記憶體控制器2執行包含下述讀出動作及寫入動作等之各種動作、以及主機介面單元21及記憶體介面單元25之功能之一部分。
主機介面單元21經由匯流排連接於主機裝置4，負責記憶體控制器2與主機裝置4之間之通信。記憶體介面單元25經由記憶體匯流排連接於半導體記憶裝置1，負責記憶體控制器2與半導體記憶裝置1之間之通信。記憶體匯流排例如傳輸晶片賦能信號CEn、指令閂鎖賦能信號CLE、位址閂鎖賦能信號ALE、寫入賦能信號WEn、讀取賦能信號REn、寫入保護信號WPn、待命/忙碌信號R/Bn、及信號DQ。
(2)半導體記憶裝置之構成  圖2係表示第1實施形態之半導體記憶裝置1之構成之一例的方塊圖。第1實施形態之半導體記憶裝置1例如為能夠非揮發性地記憶資料之NAND型快閃記憶體。
如圖2所示，半導體記憶裝置1包含：記憶胞陣列10、感測放大器模組11、列解碼器模組12、輸入輸出電路13、暫存器14、邏輯控制電路15、定序器16、待命/忙碌控制電路17、電壓產生電路18、及驅動器集19。半導體記憶裝置1中，執行使寫入資料DAT記憶至記憶胞陣列10之寫入動作、將讀出資料DAT自記憶胞陣列10讀出之讀出動作等各種動作。
記憶胞陣列10包含區塊BLK0～BLKn(n為1以上之整數)。區塊BLK包含與位元線及字元線建立關聯之複數個非揮發性記憶胞，例如成為資料之抹除單位。半導體記憶裝置1中，例如能夠應用SLC(Single-Level Cell，單位階記憶胞)方式或MLC(Multi-Level Cell，多位階記憶胞)方式。SLC方式中，於各記憶胞中保持1位元資料，MLC方式中，於各記憶胞中保持2位元資料。
輸入輸出電路13控制與記憶體控制器2之信號DQ之輸入輸出。信號DQ包含指令CMD、資料DAT、位址資訊ADD、及狀況(staus)資訊STS等。指令CMD例如包含用以執行來自主機裝置4之命令之命令。資料DAT包含寫入資料DAT或讀出資料DAT。位址資訊ADD例如包含行位址及列位址。狀況資訊STS例如包含關於寫入動作及讀出動作之半導體記憶裝置1之狀況所相關之資訊。
更具體而言，輸入輸出電路13具備輸入電路及輸出電路，且輸入電路及輸出電路進行如下所述之處理。輸入電路自記憶體控制器2接收寫入資料DAT、位址資訊ADD、及指令CMD。輸入電路將所收到之寫入資料DAT傳輸至感測放大器模組11，將所收到之位址資訊ADD及指令CMD傳輸至暫存器14。另一方面，輸出電路自暫存器14獲取狀況資訊STS，自感測放大器模組11獲取讀出資料DAT。輸出電路將獲取之狀況資訊STS及讀出資料DAT發送給記憶體控制器2。
暫存器14包含狀況暫存器141、位址暫存器142、指令暫存器143。
狀況暫存器141保持狀況資訊STS，且基於定序器16之指示將該狀況資訊STS傳輸至輸入輸出電路13。
位址暫存器142保持自輸入輸出電路13傳輸之位址資訊ADD。位址暫存器142將位址資訊ADD中之行位址傳輸至感測放大器模組11，將位址資訊ADD中之列位址傳輸至列解碼器模組12。
指令暫存器143保持自輸入輸出電路13傳輸之指令CMD，將指令CMD傳輸至定序器16。
邏輯控制電路15自記憶體控制器2接收例如晶片賦能信號CEn、指令閂鎖賦能信號CLE、位址閂鎖賦能信號ALE、寫入賦能信號WEn、讀取賦能信號REn、及寫入保護信號WPn。邏輯控制電路15基於接收之信號控制輸入輸出電路13及定序器16。
晶片賦能信號CEn係用以激活半導體記憶裝置1之信號。指令閂鎖賦能信號CLE係用以向輸入輸出電路13通知輸入到半導體記憶裝置1之信號DQ為指令CMD之信號。位址閂鎖賦能信號ALE係用以向輸入輸出電路13通知輸入到半導體記憶裝置1之信號DQ為位址資訊ADD之信號。寫入賦能信號WEn及讀取賦能信號REn係分別用以命令輸入輸出電路13進行例如信號DQ之輸入及輸出之信號。寫入保護信號WPn係用以向半導體記憶裝置1指示資料之寫入及抹除之禁止之信號。
定序器16基於指令暫存器143中保持之指令CMD而控制半導體記憶裝置1整體之動作。例如定序器16控制感測放大器模組11、列解碼器模組12、電壓產生電路18、及驅動器集19等而執行寫入動作及讀出動作等各種動作。
待命/忙碌控制電路17依照利用定序器16進行之控制產生待命/忙碌信號R/Bn，並將所產生之待命/忙碌信號R/Bn發送給記憶體控制器2。待命/忙碌信號R/Bn係用以通知半導體記憶裝置1處於可受理來自記憶體控制器2之命令之待命狀態、或處於不受理命令之忙碌狀態之信號。
電壓產生電路18基於利用定序器16進行之控制，產生用於寫入動作及讀出動作等之電壓，將所產生之電壓供給至驅動器集19。
驅動器集19包含驅動器SLDRV。驅動器集19基於自電壓產生電路18供給之電壓，產生例如讀出動作及寫入動作等各種動作中施加至下述字元線WL及源極線SL等之各種電壓。驅動器集19將該產生之電壓傳輸至感測放大器模組11及列解碼器模組12。驅動器SLDRV將該產生之電壓傳輸至源極線SL。
感測放大器模組11自位址暫存器142獲取行位址，將獲取之行位址解碼。感測放大器模組11基於該解碼之結果，如下所述執行記憶體控制器2與記憶胞陣列10之間之資料DAT之傳輸動作。即，感測放大器模組11感測自記憶胞陣列10讀出之資料而產生讀出資料DAT，將產生之讀出資料DAT經由輸入輸出電路13輸出至記憶體控制器2。又，感測放大器模組11經由輸入輸出電路13自記憶體控制器2獲取寫入資料DAT，將獲取之寫入資料DAT傳輸至記憶胞陣列10。
列解碼器模組12自位址暫存器142獲取列位址，將獲取之列位址解碼。列解碼器模組12基於該解碼之結果，選擇執行讀出動作及寫入動作等各種動作之對象區塊BLK。列解碼器模組12能夠將自驅動器集19供給之電壓傳輸至該選擇之區塊BLK。
(3)NAND型快閃記憶體之記憶胞陣列  圖3係示出記憶胞陣列10中所包含之複數個區塊BLK中之1個區塊BLK之電路構成之一例作為圖2所示之記憶胞陣列10之電路構成之一例的圖。例如記憶胞陣列10中所包含之複數個區塊BLK分別具有圖3所示之電路構成。
如圖3所示，區塊BLK例如包含4個串單元SU0～SU3。各串單元SU包含複數個NAND串NS。複數個NAND串NS分別與位元線BL0～BLm(m為1以上之整數)中某一位元線BL配對，例如包含記憶胞電晶體MT0～MT7以及選擇電晶體ST1及ST2。記憶胞電晶體MT包含控制閘極及電荷蓄積層，且非揮發性地記憶資料。選擇電晶體ST1及ST2分別用於各種動作時之包含該選擇電晶體ST1及ST2之NAND串NS之選擇。
複數個NAND串NS各者中，選擇電晶體ST1之汲極連接於上述對應之位元線BL。記憶胞電晶體MT0～MT7串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。選擇電晶體ST2之源極連接於源極線SL。
於同一區塊BLK中所包含之複數個NAND串NS之間，各NAND串NS中所包含之記憶胞電晶體MT0～MT7之控制閘極分別共通地連接於字元線WL0～WL7中對應之字元線WL。串單元SU0～SU3各自所包含之複數個NAND串NS之選擇電晶體ST1之閘極(控制閘極)分別共通地連接於與各串單元SU對應之選擇閘極線SGD0～SGD3。於同一區塊BLK中所包含之複數個NAND串NS之間，各NAND串NS中所包含之選擇電晶體ST2之閘極分別共通地連接於選擇閘極線SGS。
各位元線BL於複數個串單元SU間共通地連接於對應之NAND串NS之選擇電晶體ST1之汲極。源極線SL於複數個串單元SU間共有。
1個串單元SU內連接於共用字元線WL之複數個記憶胞電晶體MT之集合例如被稱為胞單元(cell unit)CU。例如於胞單元CU內之記憶胞電晶體MT分別保持1位元資料之情形時，將相當於該胞單元CU之記憶容量之資料稱為例如「1頁資料」。
以上，對記憶胞陣列10之電路構成進行了說明，但記憶胞陣列10之電路構成並不限定於上述者。例如，可將各區塊BLK所包含之串單元SU之個數設計為任意個數。又，可將各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2分別設計為任意個數。字元線WL以及選擇閘極線SGD及SGS之條數分別基於NAND串NS中之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數進行變更。
(4)記憶胞電晶體之閾值分佈  圖4係表示圖1所示之記憶胞陣列10中之記憶胞電晶體MT保持2位元資料時之閾值分佈、資料分配、讀出電壓、及驗證電壓之一例的圖。
記憶胞電晶體MT基於能夠使該記憶胞電晶體MT成為接通狀態之閘極、源極間之電位差(以下，稱為閾值電壓)，保持上述2位元資料。上述寫入動作中，進行記憶胞電晶體MT之該閾值電壓之控制。圖4示出作為閾值電壓之此種控制之結果而形成之4種閾值分佈。圖4所示之閾值分佈中，縱軸與記憶胞電晶體MT之個數對應，橫軸與記憶胞電晶體MT之閾值電壓Vth對應。橫軸中，作為一例，示出於對記憶胞電晶體MT之源極施加電壓VSRC之情形時，為了使該記憶胞電晶體MT成為接通狀態而施加至該記憶胞電晶體MT之閘極之電壓。
例如，將該4種閾值分佈加以區分，自位於閾值電壓低之區域者依序設為處於“Er”位準、“A”位準、“B”位準、及“C”位準者。例如於“Er”位準分配資料“11”(“低階位元/高階位元”)，於“A”位準分配資料“10”，於“B”位準分配資料“00”，於“C”位準分配資料“01”。分配於各位準之閾值分佈之資料為該閾值分佈中包含閾值電壓之記憶胞電晶體MT中記憶之資料。
於相鄰之閾值分佈之間分別設定寫入動作中使用之驗證電壓。具體而言，對應於“A”位準而設定驗證電壓AV，對應於“B”位準而設定驗證電壓BV，對應於“C”位準而設定驗證電壓CV。驗證電壓係確認是否達到記憶胞電晶體MT之目標位準之驗證動作中使用之電壓。
更具體而言，驗證電壓AV設定於“Er”位準下之最大閾值電壓與“A”位準下之最小閾值電壓之間。若對記憶胞電晶體MT施加驗證電壓AV，則閾值電壓包含於“Er”位準之閾值分佈之記憶胞電晶體MT成為接通狀態，另一方面，閾值電壓包含於“A”位準以上之閾值分佈之記憶胞電晶體MT為斷開狀態。藉此，例如資料“10”之寫入動作之結果為，能夠確認記憶胞電晶體MT之閾值電壓是否包含於“A”位準之閾值分佈。
其他驗證電壓BV及CV亦與驗證電壓AV同樣地進行設定。驗證電壓BV設定於“A”位準下之最大閾值電壓與“B”位準下之最小閾值電壓之間，驗證電壓CV設定於“B”位準下之最大閾值電壓與“C”位準下之最小閾值電壓之間。
又，於相鄰之閾值分佈之間，分別設定讀出動作中使用之讀出電壓。具體而言，對應於“A”位準而設定讀出電壓AR，對應於“B”位準而設定讀出電壓BR，對應於“C”位準而設定讀出電壓CR。讀出電壓係確認記憶胞電晶體MT之閾值電壓包含於何種位準之閾值分佈之讀出動作中使用之電壓。
更具體而言，讀出電壓AR與上述驗證電壓AV同樣地設定於“Er”位準下之最大閾值電壓與“A”位準下之最小閾值電壓之間。若對記憶胞電晶體MT施加讀出電壓AR，則閾值電壓包含於“Er”位準之閾值分佈之記憶胞電晶體MT成為接通狀態，另一方面，閾值電壓包含於“A”位準以上之閾值分佈之記憶胞電晶體MT為斷開狀態。藉此，能夠判定記憶胞電晶體MT之閾值電壓包含於“Er”位準之閾值分佈、抑或包含於“A”位準以上之閾值分佈。
其他讀出電壓BR及CR亦與讀出電壓AR同樣地進行設定。讀出電壓BR設定於“A”位準下之最大閾值電壓與“B”位準下之最小閾值電壓之間，讀出電壓CR設定於“B”位準下之最大閾值電壓與“C”位準下之最小閾值電壓之間。
再者，上述驗證電壓與讀出電壓之間存在如下大小關係。即，驗證電壓AV被設定為高於讀出電壓AR之電壓，驗證電壓BV被設定為高於讀出電壓BR之電壓，驗證電壓CV被設定為高於讀出電壓CR之電壓。例如，驗證電壓AV被設定於“A”位準之閾值分佈之下部邊緣附近，驗證電壓BV被設定於“B”位準之閾值分佈之下部邊緣附近，驗證電壓CV被設定於“C”位準之閾值分佈之下部邊緣附近。
進而，讀出導通電壓VREAD被設定為比位於閾值電壓最高之區域之閾值分佈中之最大閾值電壓高之電壓。閘極被施加讀出導通電壓VREAD之記憶胞電晶體MT不依存於記憶資料而成為接通狀態。
再者，以上所說明之1個記憶胞電晶體MT中記憶之資料之位元數與資料相對於上述閾值分佈之分配僅為一例，並不限定於此。例如亦可將1位元或3位元以上之資料保持於1個記憶胞電晶體MT。
(5)感測放大器模組之電路構成  圖5係表示圖2所示之感測放大器模組11之電路構成之一部分之一例的圖。以下說明中，將寫入對象或讀出對象之記憶胞電晶體MT稱為選擇記憶胞電晶體MT。
感測放大器模組11包含例如針對每一位元線設置之感測放大器單元SAU。如圖5所示，1個感測放大器單元SAU包含連接部111、感測部112及閂鎖電路113。於各記憶胞電晶體MT保持2位元以上之資料時等，基於該資料之位元數設置2個以上之閂鎖電路。
連接部111將對應之位元線BL與感測部112連接。具體而言，連接部111包含n通道MOS電晶體Tr1及Tr2。電晶體Tr1之第1端子連接於上述對應之位元線BL，電晶體Tr1之第2端子連接於電晶體Tr2之第1端子。電晶體Tr1之閘極被施加控制信號BLS。電晶體Tr2之第2端子連接於節點SCOM，電晶體Tr2之閘極被施加控制信號BLC。藉由電晶體Tr2，能夠將上述對應之位元線BL箝位為與控制信號BLC對應之電位。
感測部112感測基於位元線BL之電位讀出之資料。感測部112包含n通道MOS電晶體Tr3、Tr4、……、及Tr9、p通道MOS電晶體Tr10，以及電容元件C1。
電晶體Tr3之第1端子連接於上述節點SCOM，電晶體Tr3之第2端子連接於節點SSRC。電晶體Tr3之閘極被施加控制信號BLX。電晶體Tr10之第1端子連接於節點SSRC，電晶體Tr10之第2端子被施加電壓VDD。電晶體Tr10之閘極連接於節點INV_S。電晶體Tr5之第1端子連接於節點SSRC，電晶體Tr5之第2端子連接於節點SEN。電晶體Tr5之閘極被施加控制信號HLL。電容元件C1之第1電極連接於上述節點SEN，電容元件C2之第2電極被供給信號CLK。電晶體Tr4之第1端子連接於上述節點SEN，電晶體Tr4之第2端子連接於上述節點SCOM。對電晶體Tr4之閘極施加控制信號XXL。電晶體Tr9之第1端子連接於上述節點SCOM，電晶體Tr9之第2端子連接於節點SRCGND，電晶體Tr9之閘極連接於節點INV_S。施加於節點SRCGND之電壓例如為VSS。VSS例如為0 V。
電晶體Tr10及電晶體Tr3能夠對位元線BL進行預充電。電容元件C1於位元線BL之預充電中被充電。電晶體Tr10及電晶體Tr5能夠對電容元件C1進行充電。電晶體Tr4能夠於資料感測中將節點SEN放電。電晶體Tr9能夠將位元線BL固定為固定電位。
電晶體Tr6之第1端子連接於上述節點SEN，電晶體Tr6之第2端子連接於節點LBUS。對電晶體Tr6之閘極施加控制信號BLQ。節點LBUS係將感測部112與閂鎖電路113連接之信號路徑。電晶體Tr7之第1端子連接於節點LBUS，電晶體Tr7之第2端子連接於電晶體Tr8之第1端子。對電晶體Tr7之閘極施加控制信號STB。電晶體Tr8之第2端子接地，電晶體Tr8之閘極連接於上述節點SEN。
電晶體Tr7能夠決定資料之感測時序，及使讀出資料記憶於閂鎖電路113。電晶體Tr8能夠基於節點SEN之電位而感測讀出資料為“0”抑或“1”。
節點INV_S係閂鎖電路113內之節點，可獲得與閂鎖電路113記憶之資料對應之邏輯位準。例如，於資料讀出時，選擇記憶胞電晶體MT成為接通狀態因而節點SEN之電位充分降低時，節點INV_S成為H位準。另一方面，選擇記憶胞電晶體MT為斷開狀態且節點SEN保持固定電位時，節點INV_S為L位準。
以上構成中，於上述控制信號STB被斷定之時序，將基於節點SEN之電位之讀出資料藉由電晶體Tr7傳輸至閂鎖電路113。控制信號STB、BLS、BLC、BLX、HLL、XXL、及BLQ例如由定序器16供給。
再者，上文中詳細說明之感測放大器模組11之構成僅為一例，作為感測放大器模組11，可應用各種構成。
[動作例]  (1)寫入動作及讀出動作之概要  第1實施形態之半導體記憶裝置1於寫入動作中反覆執行編程循環。編程循環包含編程動作及驗證動作。編程動作係藉由在選擇記憶胞電晶體MT中將電子注入電荷蓄積層而使該選擇記憶胞電晶體MT之閾值電壓上升(或者，藉由禁止對電荷蓄積層注入電子而維持選擇記憶胞電晶體MT之閾值電壓)之動作。驗證動作係繼編程動作其後，藉由使用驗證電壓進行讀出之動作，而確認選擇記憶胞電晶體MT之閾值電壓是否達到目標位準之動作。
閾值電壓達到目標位準之選擇記憶胞電晶體MT之後設為寫入禁止。
藉由反覆執行包含以上編程動作及驗證動作之編程循環，選擇記憶胞電晶體MT之閾值電壓上升至目標位準。
電荷蓄積層中蓄積之電子有時在不穩定之狀態下蓄積。因此，自上述編程動作結束之時間點起，記憶胞電晶體MT之電荷蓄積層中蓄積之電子有時隨時間經過而自電荷蓄積層逸出。若電子自電荷蓄積層逸出，則記憶胞電晶體MT之閾值電壓降低。因此，於寫入動作完成後執行之讀出動作中，為了應對隨時間經過可能產生之此種記憶胞電晶體之閾值電壓降低，使用低於驗證電壓之讀出電壓進行讀出動作。
再者，以下設為讀出動作可包含驗證動作而進行說明。
(2)讀出動作中使用之各種電壓之示例  圖6係表示對第1實施形態之半導體記憶裝置1之讀出動作中利用之各種電路構成要素施加之電壓之時間變化之一例的時序圖。再者，圖6所圖示之時序圖僅為用以表示施加至各種電路構成要素之電壓之概略圖，未必準確地圖示出例如存在位元線BL之放電時之位元線BL之電位之變化等。圖6中，示出於讀出動作中，連續地執行使用讀出電壓AR之讀出處理、使用讀出電壓BR之讀出處理、及使用讀出電壓CR之讀出處理時之示例。再者，亦可將與以下所說明之處理相同之處理應用於使用驗證電壓之讀出處理。
以下說明中，將連接於選擇記憶胞電晶體MT之字元線稱為選擇字元線WL_sel，將未連接於選擇記憶胞電晶體MT之字元線稱為非選擇字元線WL_usel。又，將選擇閘極線SGD中選擇之串單元SU之選擇閘極線SGD稱為選擇閘極線SGD_sel，將非選擇串單元SU之選擇閘極線稱為非選擇閘極線SGD_usel。
如上文所說明，對字元線WL_sel及WL_usel、以及選擇閘極線SGD_sel、SGD_usel、及SGS之電壓之施加係藉由利用定序器16進行之電壓產生電路18、驅動器集19及列解碼器模組12之控制而執行。又，對源極線SL之電壓之施加係藉由利用定序器16進行之電壓產生電路18與驅動器集19中之驅動器SLDRV之控制而執行。又，對位元線BL之電壓之施加係藉由利用定序器16進行之電壓產生電路18、驅動器集19及感測放大器模組11之控制而執行。進而，控制信號BLC及STB由定序器16供給。
圖6所示之示例中，於讀出動作開始時，對字元線WL_sel及WL_usel、選擇閘極線SGD_sel、SGD_usel、及SGS、位元線BL、以及源極線SL施加之電壓分別為VSS。又，控制信號BLC之電壓為VSS，控制信號STB之電壓為低(L)位準。
此處，當對字元線WL施加電壓時，例如為了RC延遲，有時至該字元線WL中例如物理上接近被施加電壓之位置之部分之電位穩定為止之時間相對較短，有時至該字元線WL中例如物理上遠離被施加電壓之位置之部分之電位穩定為止之時間相對較長。以下，將此種字元線WL中至電位穩定為止之時間相對短之部分設為處於“字元線WL之近端”側而進行說明，將字元線WL中至電位穩定為止之時間相對長之部分設為處於“字元線WL之遠端”側進行說明。
本實施形態中，於讀出動作中，對選擇字元線WL_sel執行反衝動作。反衝動作例如係指於對作為對象之配線施加某一目標電壓而使該配線之電位上升之情形時，於施加該目標電壓之前，施加某段時間之較該目標電壓更大之電壓之動作。藉由對選擇字元線WL_sel執行反衝動作，能夠縮短至選擇字元線WL_sel之遠端側之部分之電位藉由上述目標電壓而穩定為止之時間。此處，以下說明中，將較上述目標電壓更大之電壓稱為反沖電壓，將反沖電壓與目標電壓之大小之差稱為反衝量。
首先，如以下所說明，執行使用讀出電壓AR之讀出處理。
於時刻t11，對選擇字元線WL_sel施加作為目標電壓之讀出電壓AR加上反衝量AK所得之電壓，對字元線WL_usel施加電壓VREAD。其後，於時刻t12，對選擇字元線WL_sel施加讀出電壓AR。如此，對選擇字元線WL_sel執行反衝動作。藉由該反衝動作，如圖6所示，選擇字元線WL_sel之近端側之部分之電位(圖中與符號“Near”一起以實線表示)於藉由讀出電壓AR穩定之前，有變得高於藉由該讀出電壓AR穩定之電位之情況。
另一方面，於時刻t11，對源極線SL施加作為目標電壓之電壓VSRC加上反衝量AK所得之電壓。其後，於時刻t12，對源極線SL施加電壓VSRC。
進而，於時刻t11，對選擇閘極線SGD_sel及SGS施加電壓VGS，對選擇閘極線SGD_usel施加電壓VSRC。
進而，於時刻t11，開始位元線BL之充電。該充電中，於時刻t11，將控制信號BLC設為作為目標電壓之電壓VBLC加上反衝量AKb所得之電壓，藉此，對位元線BL施加作為目標電壓之電壓VBL加上反衝量AK所得之電壓，其後，於時刻t12，將控制信號BLC設為電壓VBLC，藉此，對位元線BL施加電壓VBL。
如此，相應於對選擇字元線WL_sel之反衝動作，亦對源極線SL及位元線BL執行反衝動作。
時刻t12例如與選擇字元線WL_sel之遠端側之部分之電位(以符號“Far”表示)穩定之時刻對應。即，時刻t12能夠基於由讀出電壓AR加上反衝量AK所得之電壓產生之選擇字元線WL_sel之遠端側之部分之電位之上升所需之時間，設定為選擇字元線WL_sel之遠端側之部分之電位達到藉由作為目標電壓之讀出電壓AR而穩定之電位之時刻、或其前後之時刻。以下之時刻t22及t32亦同樣如此。
藉由如此施加之電壓，使字元線WL_sel及WL_usel、選擇閘極線SGD_sel、SGD_usel、及SGS、位元線BL、以及源極線SL各者之電位穩定後，於時刻t13，控制信號STB成為高位準而被斷定。藉此，對感測放大器模組11中之閂鎖電路傳輸基於讀出電壓AR之讀出資料。
其次，如以下所說明，繼續執行使用讀出電壓BR之讀出處理。
於繼使用讀出電壓AR之讀出處理後之使用讀出電壓BR之讀出處理中，亦執行對選擇字元線WL_sel之反衝動作，相應於此，對源極線SL及位元線BL執行與該反衝動作對應之動作。再者，對應於反衝動作而執行之此種動作與上述反衝動作不同，於該動作前後，源極線SL或位元線BL之電位未必上升。然而，以下對此種動作亦稱為反衝動作進行說明，與上述反衝動作同樣地，將於施加目標電壓之前施加之大於該目標電壓之電壓稱為反沖電壓，將反沖電壓與目標電壓之大小之差稱為反衝量進行說明。
於時刻t21，對選擇字元線WL_sel施加作為目標電壓之讀出電壓BR加上反衝量BK所得之電壓。其後，於時刻t22，對選擇字元線WL_sel施加讀出電壓BR。如此，對選擇字元線WL_sel執行反衝動作。藉由該反衝動作，如圖6所示，選擇字元線WL_sel之近端側之部分之電位於藉由讀出電壓BR穩定之前，有變得高於藉由該讀出電壓BR而穩定之電位之情況。
另一方面，於時刻t21，對源極線SL施加作為目標電壓之電壓VSRC加上反衝量BK所得之電壓。其後，於時刻t22，再次對源極線SL施加電壓VSRC。
進而，於時刻t21，將控制信號BLC設為作為目標電壓之電壓VBLC加上反衝量BKb所得之電壓，藉此，對位元線BL施加作為目標電壓之電壓VBL加上反衝量BK所得之電壓。其後，於時刻t22，將控制信號BLC設為電壓VBLC，藉此，再次對位元線BL施加電壓VBL。
如此，於使用讀出電壓BR之讀出處理中，亦相應於對選擇字元線WL_sel之反衝動作，對源極線SL及位元線BL執行反衝動作。
藉由如此施加之電壓，於選擇字元線WL_sel、位元線BL、及源極線SL各者之電位穩定後，於時刻t23，控制信號STB成為高位準而被斷定。藉此，對感測放大器模組11中之閂鎖電路傳輸基於讀出電壓BR之讀出資料。
其次，如以下所說明，與使用讀出電壓BR之讀出處理同樣地，繼續執行使用讀出電壓CR之讀出處理。
於時刻t31，對選擇字元線WL_sel施加作為目標電壓之讀出電壓CR加上反衝量CK所得之電壓。其後，於時刻t32，對選擇字元線WL_sel施加讀出電壓CR。如此，對選擇字元線WL_sel執行反衝動作。藉由該反衝動作，如圖6所示，選擇字元線WL_sel之近端側之部分之電位於藉由讀出電壓CR穩定之前，有變得高於藉由該讀出電壓CR而穩定之電位之情況。
另一方面，於時刻t31，對源極線SL施加作為目標電壓之電壓VSRC加上反衝量CK所得之電壓。其後，於時刻t32，再次對源極線SL施加電壓VSRC。  進而，於時刻t31，將控制信號BLC設為作為目標電壓之電壓VBLC加上反衝量CKb所得之電壓，藉此，對位元線BL施加作為目標電壓之電壓VBL加上反衝量CK所得之電壓。其後，於時刻t32，將控制信號BLC設為電壓VBLC，藉此，再次對位元線BL施加電壓VBL。
如此，於使用讀出電壓CR之讀出處理中，亦相應於對選擇字元線WL_sel之反衝動作，對源極線SL及位元線BL執行反衝動作。
藉由如此施加之電壓，於選擇字元線WL_sel、位元線BL、及源極線SL各者之電位穩定後，於時刻t33，控制信號STB成為高位準而被斷定。藉此，對感測放大器模組11中之閂鎖電路傳輸基於讀出電壓CR之讀出資料。
再者，上文中，示出相應於對選擇字元線WL_sel之反衝動作而對位元線BL執行反衝動作時之示例，但例如於將電壓VBL設定為始終大於施加至源極線SL之電壓之電壓之情形時，亦可不對位元線BL執行反衝動作。
進而，上文中，對進行依序連續地執行使用讀出電壓AR之讀出處理、使用讀出電壓BR之讀出處理、及使用讀出電壓CR之讀出處理之讀出動作時之示例進行了說明。然而，讀出動作並不限定於此。
如上所述，對源極線SL及位元線BL執行之反衝動作與對選擇字元線WL_sel執行之反衝動作對應。例如，上述示例中，對選擇字元線WL_sel施加反沖電壓之期間與對源極線SL及位元線BL施加反沖電壓之期間為同一期間。進而，對選擇字元線WL_sel之反衝動作中之反衝量與對源極線SL及位元線BL之反衝動作中之反衝量一致。然而，相應於對選擇字元線WL_sel之反衝動作執行之對源極線SL及位元線BL之反衝動作並不限定於此。例如，對選擇字元線WL_sel之反衝動作中之反衝量、對源極線SL之反衝動作中之反衝量、對位元線BL之反衝動作中之反衝量亦可不全部一致。進而，對選擇字元線WL_sel、源極線SL、及位元線BL分別施加反沖電壓或目標電壓之時序亦可不全部一致。例如，對源極線SL及位元線BL施加反沖電壓之時序只要與對選擇字元線WL_sel施加反沖電壓之時序對應即可。又，例如至少於對應之控制信號STB被斷定之前完成對源極線SL之反衝動作即可。
[效果]  圖7係表示對第1實施形態之比較例之半導體記憶裝置之讀出動作中利用之各種電路構成要素施加之電壓之時間變化之一例的時序圖。
此處，例如於使用讀出電壓AR之讀出處理中，對選擇字元線WL_sel施加讀出電壓AR，對源極線SL施加電壓VSRC。又，對位元線BL施加電壓VBL，對位元線BL進行充電。藉由如此施加之電壓，於選擇字元線WL_sel及源極線SL之電位穩定後，連接於選擇字元線WL_sel之選擇記憶胞電晶體MT導通，基於位元線BL之電位是否變化，判定選擇記憶胞電晶體MT之閾值電壓包含於“Er”位準之閾值分佈抑或包含於“A”位準以上之閾值分佈。
圖7之示例中，於使用讀出電壓AR之讀出處理中，執行對選擇字元線WL_sel之反衝動作。藉由執行反衝動作，至選擇字元線WL_sel之遠端側之部分之電位藉由作為目標電壓之讀出電壓AR而穩定為止之時間縮短。另一方面，如圖7所示，選擇字元線WL_sel之近端側之部分之電位於藉由讀出電壓AR穩定之前，有變得高於藉由該讀出電壓AR而穩定之電位之情況。此處，於圖7之示例中，對源極線SL繼續施加電壓VSRC。
於此種情形時，連接於選擇字元線WL_sel之近端側之部分之選擇記憶胞電晶體MT之閘極、源極間之電位差有時相比於選擇字元線WL_sel之電位藉由讀出電壓AR而穩定時變大。此時，於選擇記憶胞電晶體MT具有於讀出電壓AR下無法導通之閾值電壓之情形時，亦有該選擇記憶胞電晶體MT導通之情況(以影線表示)。若選擇記憶胞電晶體MT導通，則如圖7所示，連接於該選擇記憶胞電晶體MT之位元線BL被放電。若不存在對選擇字元線WL_sel之反衝動作，則應該不會產生該放電，進行讀出動作時，位元線BL必須藉由電壓VBL進行充電，因此必須再次對此種位元線BL進行充電。
與此相對，於第1實施形態之半導體記憶裝置1中，於進行讀出動作時，相應於對選擇字元線WL_sel之反衝動作，對源極線SL亦執行反衝動作。例如於對選擇字元線WL_sel施加目標電壓之前施加某段時間之大於該目標電壓之反沖電壓之情形時，相應於該反沖電壓與該目標電壓之大小之差即反衝量、及施加該反沖電壓之時序，施加至源極線SL之電壓變大。
藉此，半導體記憶裝置1中，能夠抑制上述選擇記憶胞電晶體MT之閘極、源極間之電位差之擴大，因此能夠抑制上述位元線BL之放電。藉此，能夠縮短上述位元線BL之充電所需之時間，半導體記憶裝置1中能夠實現例如讀出動作之高速化。
＜第2實施形態＞  以下，對第2實施形態之半導體記憶裝置1a進行說明。
[構成例]  關於第2實施形態之半導體記憶裝置1a之構成，以下詳細說明與第1實施形態之半導體記憶裝置1之不同點。半導體記憶裝置1a包含驅動器SLDRVa代替第1實施形態中之驅動器SLDRV。
(1)驅動器SLDRVa之電路構成  圖8係表示第2實施形態之半導體記憶裝置1a中之驅動器SLDRVa之電路構成之一例的圖。
圖8中，圖示有記憶胞陣列10中之包含1個以上之NAND串NS之NAND串組NSG1、NSG2、……、及NSGn。
首先，NAND串組NSGk中之各NAND串NS連接於節點N1_k。此處，k為1至n之任一整數。節點N1_k與節點N1_(k＋1)經由電阻R_k連接。此處，k為1至(n－1)之任一整數。節點N1_1～N1_n與源極線SL對應。
驅動器SLDRVa包含電流供給部191、放電路徑設定部192、及基準電位設定部193。再者，以下，將驅動器SLDRVa設為包含電流供給部191、放電路徑設定部192、及基準電位設定部193而進行說明，但該等之區分只不過為了方便說明，例如該等各者中之任意電路亦可分離地存在於不同裝置中。
電流供給部191包含p通道MOS電晶體Tr11和Tr12、電流源CS，以及高耐壓n通道MOS電晶體Tr13_1、Tr13_2、……、及Tr13_n。
電晶體Tr11之第1端子被施加電壓VDDSA，電晶體Tr11之第2端子連接於節點N2。電晶體Tr11之閘極連接於節點N3。電晶體Tr12之第1端子被施加電壓VDDSA，電晶體Tr12之第2端子及閘極連接於節點N3。電流源CS之輸入端子連接於節點N3，電流源CS之輸出端子接地。電晶體Tr13_1～Tr13_n各者之第1端子連接於節點N2。電晶體Tr13_k之第2端子連接於節點N1_k，電晶體Tr13_k之閘極被施加例如由定序器16供給之控制信號。此處，k為1至n之任一整數。再者，施加至電晶體Tr13_1～Tr13_n各者之閘極之各控制信號例如能夠藉由定序器16獨立進行控制。藉由此種電路構成，自電晶體Tr11之第2端子對節點N2供給定電流。該定電流經由電晶體Tr13_1～Tr13_n中接通狀態之電晶體Tr13供給至節點N1_1～N1_n中連接於該電晶體Tr13之節點N1。
放電路徑設定部192包含高耐壓n通道MOS電晶體Tr14_1、Tr14_2、……、及Tr14_n。
電晶體Tr14_k之第1端子連接於節點N1_k，電晶體Tr14_k之第2端子連接於節點N4。對電晶體Tr14_k之閘極施加例如由定序器16供給之控制信號。此處，k為1至n之任一整數。再者，施加至電晶體Tr14_1～Tr14_n各者之閘極之各控制信號例如能夠藉由定序器16獨立進行控制。
基準電位設定部193包含運算放大器OA、高耐壓n通道MOS電晶體Tr15，以及n通道MOS電晶體Tr16_1、Tr16_2、……、及Tr16_n。
電晶體Tr15之第1端子連接於節點N4，電晶體Tr15之第2端子連接於節點N5。對電晶體Tr15之閘極施加控制信號SRCHV_SWMON之反轉信號。控制信號SRCHV_SWMON例如由定序器16供給。運算放大器OA之反轉輸入端子連接於節點N5，運算放大器OA之非反轉輸入端子被施加電壓VREF_SRC。運算放大器OA之輸出端子連接於節點N6。電晶體Tr16_1～Tr16_n各者之第1端子連接於節點N4，電晶體Tr16_1～Tr16_n各者之第2端子連接於節點N7。節點N7被施加電壓VSS。電晶體Tr16_1～Tr16_n各者之閘極連接於節點N6。藉由此種電路構成，將節點N4之電位維持為與電壓VREF_SRC對應之電位。
(2)列解碼器模組及記憶胞陣列之佈局概略圖  圖9係表示第2實施形態之半導體記憶裝置1a中之列解碼器模組12、字元線WL、及源極線SL之佈局之一例的圖。
首先，半導體記憶裝置1a包含半導體基板。此處，將與該半導體基板之面平行之例如相互正交之2個方向定義為第1方向D1及第2方向D2，將與該半導體基板之面例如正交之方向定義為第3方向D3。列解碼器模組12及記憶胞陣列10沿第3方向D3形成。圖9中，為了容易參照圖，僅準確地圖示出第1方向D1及第2方向D2上之位置關係，未必準確地圖示出第3方向D3上之位置關係。
以下，對將記憶胞陣列10中所包含之NAND串NS例如分為NAND串組NSG1、NSG2、……、及NSG5之5個組之情形進行說明。
例如，將NAND串組NSGk中所包含之各NAND串NS之作為源極線SL發揮功能之導電體稱為導電體SPk。此處，k為1至5之任一整數。再者，以下說明中，將NAND串組NSGk中所包含之記憶胞電晶體MT稱為與導電體SPk對應之記憶胞電晶體MT。
導電體SP1～SP5沿第2方向D2按照導電體SP1、導電體SP2、……、導電體SP5之順序以相互隔開間隔而相鄰之方式依次設置。
作為字元線WL發揮功能之導電體WP以於第3方向D3上與導電體SP1～SP5重疊之方式沿第1方向D1及第2方向D2延伸設置。
列解碼器模組12例如包含列解碼器模組12_1及12_2。列解碼器模組12_1及12_2沿第2方向D2按照列解碼器模組12_1、導電體SP1～SP5、列解碼器模組12_2之順序以相互相鄰之方式設置。列解碼器模組12_1能夠對導電體WP傳輸電壓。
例如，當列解碼器模組12_1對導電體WP傳輸電壓時，導電體WP中被施加該電壓之位置與導電體WP中連接於與導電體SPk對應之記憶胞電晶體MT之部分之間之距離隨著整數k自1變大至5而變長。
即，導電體WP中，連接於與導電體SP1對應之記憶胞電晶體MT之部分與字元線WL之近端側對應，連接於與導電體SP5對應之記憶胞電晶體MT之部分與字元線WL之遠端側對應。再者，列解碼器模組12_2亦能夠對例如以於第3方向D3上與導電體WP重疊之方式設置之作為另一字元線發揮功能之(未圖示之)某一導電體傳輸電壓。列解碼器模組12_2傳輸電壓之該導電體中，該導電體中，連接於與導電體SP1對應之記憶胞電晶體MT之部分與字元線WL之遠端側對應，連接於與導電體SP5對應之記憶胞電晶體MT之部分與字元線WL之近端側對應。
本實施形態中，列舉導電體WP作為選擇字元線WL_sel發揮功能之情形為例進行以下說明。
導電體SP1與選擇字元線WL_sel之近端側對應，導電體SP5與選擇字元線WL_sel之遠端側對應。導電體SPk連接於上述節點N1_k，如上所述，導電體SPk及節點N1_k與源極線SL對應。此處，k為1至5之任一整數。
此時，節點N1_1連接於與選擇字元線WL_sel之近端側對應之導電體SP1，因此定義為節點N1_1與源極線SL之近端側對應。進而，節點N1_5連接於與選擇字元線WL_sel之遠端側對應之導電體SP5，因此定義為節點N1_5與源極線SL之遠端側對應。
[動作例]  (1)源極線之電位控制之示例  圖10係表示圖8所圖示之第2實施形態之半導體記憶裝置1a中之驅動器SLDRVa中所包含之電晶體Tr13_1～Tr13_5、Tr14_1～Tr14_5之接通斷開控制之第1例的概略電路構成圖。與圖9同樣地，對將記憶胞陣列10中所包含之NAND串NS分為NAND串組NSG1～NSG5，節點N1_1與源極線SL之近端側對應，節點N1_5與源極線SL之遠端側對應之情形進行說明。圖10表示讀出動作(包含驗證動作)期間之狀態之一例，尤其是表示於讀出動作期間對源極線SL施加有電壓之期間之狀態。對於以下之圖12及圖14亦同。
如參照圖8所說明，電晶體Tr13_1～Tr13_5各者之第1端子連接於節點N2。又，電晶體Tr13_k之第2端子連接於節點N1_k。此處，k為1至5之任一整數。
如參照圖8所說明，對節點N2供給定電流。
於圖10所圖示之示例中，例如藉由定序器16，以電晶體Tr13_1成為接通狀態且電晶體Tr13_2～Tr13_5成為斷開狀態之方式進行控制。此時，供給至節點N2之電流僅流經電晶體Tr13_1～Tr13_5中為接通狀態之電晶體Tr13_1而被供給至節點N1_1。
如參照圖8所說明，節點N1_k與節點N1_(k＋1)經由電阻R_k連接。此處，k為1至4之任一整數。又，於節點N1_k連接電晶體Tr14_k之第1端子，電晶體Tr14_k之第2端子連接於節點N4。此處，k為1至5之任一整數。
於圖10所圖示之示例中，例如藉由定序器16，以電晶體Tr14_1～Tr14_4成為斷開狀態且電晶體Tr14_5成為接通狀態之方式進行控制。此時，供給至節點N1_1之電流依序通過電阻R_1、節點N1_2、電阻R_2、節點N1_3、電阻R_3、節點N1_4、電阻R_4、節點N1_5，經由電晶體Tr14_5供給至節點N4。因此，於電阻R_1、R_2、R_3、及R_4中產生電壓降，藉此，電位按照節點N1_1、N1_2、N1_3、N1_4、N1_5之順序而變低。節點N1_5之電位與節點N4之電位相等，且維持為與電壓VREF_SRC對應之電位。
圖11係表示藉由圖10所圖示之電晶體Tr13_1～Tr13_5、Tr14_1～Tr14_5之接通斷開控制而實現之源極線SL之電位之控制之一例的圖。
如上文中詳細說明，於對選擇字元線WL_sel施加電壓而使該選擇字元線WL_sel之電位上升之情形時，直至該選擇字元線WL_sel之近端側之部分之電位穩定為止之時間相對較短，直至該選擇字元線WL_sel之遠端側之部分之電位穩定為止之時間相對較長。因此，於選擇字元線WL_sel被施加電壓之某個時序，如圖11所示，選擇字元線WL_sel之電位自選擇字元線WL_sel之近端側朝向遠端側逐漸降低。
例如，如圖10所圖示，藉由執行各電晶體之接通斷開控制，如圖11之SL_1所示，源極線SL之電位亦能夠控制為自源極線SL之近端側朝向遠端側逐漸降低為與電壓VREF_SRC對應之電位。再者，圖11所示之cSL表示源極線SL之電位自近端側朝向遠端側固定為與電壓VREF_SRC對應之電位之情況之示例。
進而，例如藉由以自電流源CS輸出之電流變大之方式構成電流源CS且增大供給至節點N2之電流，能夠使參照圖10說明之電阻R_1、R_2、R_3、及R_4之電壓降分別變大。於該情形時，如圖11之SL_2所示，自源極線SL之近端側朝向遠端側，源極線SL之電位逐漸降低為與電壓VREF_SRC對應之電位之比率變大。藉由如此控制供給至節點N2之電流，例如能夠使上述選擇字元線WL_sel之電位自選擇字元線WL_sel之近端側朝向遠端側逐漸變低之比率與源極線SL之電位自源極線SL之近端側朝向遠端側逐漸變低之比率一致。
圖12係表示圖8所圖示之第2實施形態之半導體記憶裝置1a中之驅動器SLDRVa中所包含之電晶體Tr13_1～Tr13_5、Tr14_1～Tr14_5之接通斷開控制之第2例的概略電路構成圖。與圖10同樣地，對將記憶胞陣列10中所包含之NAND串NS分為NAND串組NSG1～NSG5，節點N1_1與源極線SL之近端側對應，節點N1_5與源極線SL之遠端側對應之情況進行說明。
於圖12所圖示之示例中，例如藉由定序器16，以電晶體Tr13_1及Tr13_2成為接通狀態且電晶體Tr13_3～Tr13_5成為斷開狀態之方式進行控制。進而，例如藉由定序器16，以電晶體Tr14_1～Tr14_4成為斷開狀態且電晶體Tr14_5成為接通狀態之方式進行控制。
此時，供給至節點N2之電流僅藉由電晶體Tr13_1～Tr13_5中為接通狀態之電晶體Tr13_2供給至節點N1_2。供給至節點N1_2之電流依序通過電阻R_2、節點N1_3、電阻R_3、節點N1_4、電阻R_4、節點N1_5，經由電晶體Tr14_5供給至節點N4。因此，於電阻R_2、R_3、及R_4中產生電壓降，藉此，按照節點N1_2、N1_3、N1_4、N1_5之順序，電位變低。再者，由於電晶體Tr13_1及Tr13_2為接通狀態，故而節點N1_1與節點N1_2為等電位。節點N1_5之電位與節點N4之電位相等，且被維持為與電壓VREF_SRC對應之電位。
圖13係表示藉由圖12中所圖示之電晶體Tr13_1～Tr13_5、Tr14_1～Tr14_5之接通斷開控制而實現之源極線SL之電位之控制之一例的圖。
與參照圖11所說明之內容同樣地，如圖13所示，選擇字元線WL_sel之電位自選擇字元線WL_sel之近端側朝向遠端側逐漸降低。
例如，藉由如圖12所圖示執行各電晶體之接通斷開控制，如圖13之SL_3所示，能夠以如下方式控制源極線SL之電位，即，自源極線SL之近端側朝向遠端側於與電晶體Tr13_1～Tr13_5中接通狀態者對應之區間維持為固定後，逐漸降低為與電壓VREF_SRC對應之電位。
圖14係表示圖8所圖示之第2實施形態之半導體記憶裝置1a中之驅動器SLDRVa中所包含之電晶體Tr13_1～Tr13_5、Tr14_1～Tr14_5之接通斷開控制之第3例的概略電路構成圖。與圖10同樣地，對將記憶胞陣列10中所包含之NAND串NS分為NAND串組NSG1～NSG5，節點N1_1與源極線SL之近端側對應，節點N1_5與源極線SL之遠端側對應之情形進行說明。
於圖14所圖示之示例中，例如藉由定序器16，以電晶體Tr13_1成為接通狀態且電晶體Tr13_2～Tr13_5成為斷開狀態之方式進行控制。進而，例如藉由定序器16，以電晶體Tr14_1～Tr14_3成為斷開狀態且電晶體Tr14_4及Tr14_5成為接通狀態之方式進行控制。
此時，供給至節點N2之電流僅藉由電晶體Tr13_1～Tr13_5中為接通狀態之電晶體Tr13_1供給至節點N1_1。供給至節點N1_1之電流依序通過電阻R_1、節點N1_2、電阻R_2、節點N1_3、電阻R_3、節點N1_4，經由電晶體Tr14_4供給至節點N4。因此，於電阻R_1、R_2、及R_3中產生電壓降，藉此，按照節點N1_1、N1_2、N1_3、N1_4之順序，電位變低。再者，由於電晶體Tr14_4及Tr14_5為接通狀態，故而節點N1_4與節點N1_5為等電位。節點N1_4及N1_5之電位與節點N4之電位相等，且被維持為與電壓VREF_SRC對應之電位。
圖15係表示藉由圖14所圖示之電晶體Tr13_1～Tr13_5、Tr14_1～Tr14_5之接通斷開控制而實現之源極線SL之電位之控制之一例的圖。
與參照圖11所說明之內容同樣地，如圖15所示，選擇字元線WL_sel之電位自選擇字元線WL_sel之近端側朝向遠端側逐漸降低。
例如，藉由如圖14所圖示執行各電晶體之接通斷開控制，如圖15之SL_4所示，能夠以如下方式控制源極線SL之電位，即，自源極線SL之近端側朝向遠端側逐漸降低為與電壓VREF_SRC對應之電位後，於與電壓VREF_SRC對應之電位且與電晶體Tr14_1～Tr14_5中接通狀態者對應之區間變得固定。
藉由將參照圖10至圖15說明之源極線SL之電位之控制加以組合，例如即使於如選擇字元線WL_sel之電位自選擇字元線WL_sel之近端側朝向遠端側逐漸降低之比率並非固定之情形時等，亦能夠使選擇字元線WL_sel及源極線SL之自近端側朝向遠端側之電位變化之情況對應。再者，上文所說明之例如利用定序器16進行之各電晶體之接通斷開控制亦可基於列位址執行。
(2)讀出動作中使用之各種電壓之示例  圖16係表示對第2實施形態之半導體記憶裝置1a之讀出動作中利用之各種電路構成要素施加之電壓之時間變化之一例的時序圖。再者，以下對進行使用讀出電壓之讀出處理之情形時之示例進行說明，但使用驗證電壓之讀出處理亦同樣如此。
如上文所說明，對源極線SL之電壓之施加係藉由利用定序器16進行之電壓產生電路18與驅動器SLDRVa之控制而執行。該控制中，進行參照圖10至圖15詳細說明之源極線SL之電位之控制。
於圖16所示之示例中，於讀出動作開始時，對字元線WL_sel、位元線BL、及源極線SL施加之電壓分別為VSS。
首先，於時刻t50，對位元線BL施加電壓VBL。
其後，於時刻t51，對選擇字元線WL_sel施加作為目標電壓之加上讀出電壓AR反衝量AK所得之電壓，其後，於時刻t52，對選擇字元線WL_sel施加讀出電壓AR。如此，對選擇字元線WL_sel執行反衝動作。藉由該反衝動作，如圖16所示，選擇字元線WL_sel之近端側之部分之電位(“Near”)於藉由讀出電壓AR而穩定之前，有高於藉由該讀出電壓AR而穩定之電位之情況。於此種情形時，如參照圖7所說明，有產生與選擇字元線WL_sel之近端側之部分對應之位元線BL之放電之情況。
於圖16所示之示例中，於時刻t51，以如下方式對源極線SL施加電壓，例如自源極線SL之近端側(“Near”)朝向遠端側(“Far”)，電位自與電壓VSRC加上上述反衝量AK所得之電壓對應之電位逐漸降低為與電壓VSRC對應之電位。其後，例如於時刻t52，自源極線SL之近端側朝向遠端側施加固定之電壓VSRC。如此，對源極線SL，執行與對選擇字元線WL_sel之反衝動作對應之動作。再者，關於此種動作，以下亦稱為反衝動作進行說明。以下，該動作中之反沖電壓係設為於時刻t51施加至源極線SL而說明之電壓，該動作中之反衝量為上述反衝量AK，目標電壓設為電壓VSRC進行說明。
藉此，能夠抑制參照圖7說明之選擇記憶胞電晶體MT之閘極、源極間之電位差之擴大，因此，如圖16所示，能夠抑制上述位元線BL之放電。下文對關於圖16所示之位元線BL之單點鏈線進行敍述。
再者，電壓VBL例如設定為始終大於施加至源極線SL之電壓之電壓。或者，對於位元線BL，亦可如第1實施形態中參照圖6所說明，相應於對選擇字元線WL_sel之反衝動作而執行反衝動作。
又，施加至源極線SL之電壓之控制並不限定於上述者。例如亦可於任意時序將施加至源極線SL之電壓變更為以各個時序之自選擇字元線WL_sel之近端側至遠端側之電位變化之情況與自源極線SL之近端側至遠端側之電位變化之情況對應之方式控制之電壓。
如上所述，對源極線SL執行之反衝動作成為與對選擇字元線WL_sel執行之反衝動作對應之反衝動作。例如於上述示例中，對選擇字元線WL_sel施加反沖電壓之期間與對源極線SL施加反沖電壓之期間為同一期間。進而，對選擇字元線WL_sel之反衝動作中之反衝量與對源極線SL之反衝動作中之反衝量一致。然而，對應於對選擇字元線WL_sel之反衝動作執行之對源極線SL之反衝動作並不限定於此。例如對選擇字元線WL_sel之反衝動作中之反衝量與對源極線SL之反衝動作中之反衝量亦可不一致。進而，對選擇字元線WL_sel及源極線SL分別施加反沖電壓或目標電壓之時序亦可不一致。例如對源極線SL施加反沖電壓之時序只要與對選擇字元線WL_sel施加反沖電壓之時序對應即可。又，如上文參照圖6所說明，例如只要至少於對應之控制信號STB被斷定之前完成對源極線SL之反衝動作即可。
[效果]  圖17係表示第2實施形態之比較例之半導體記憶裝置中之驅動器cSLDRV之電路構成之一例的圖。
NAND串組NSG1～NSGn共通地連接於節點N1。於第2實施形態之比較例中，節點N1與源極線SL對應。
驅動器cSLDRV包含放電部c192及基準電位設定部c194。
放電部c192包含高耐壓n通道MOS電晶體Tr14_1、Tr14_2、……、及Tr14_n。
電晶體Tr14_k之第1端子連接於節點N1，電晶體Tr14_k之第2端子連接於節點N9。電晶體Tr14_k之閘極連接於節點N8。此處，k為1至n之任一整數。藉由例如定序器16對電晶體Tr14_1～Tr14_n之閘極施加相同之控制信號。
基準電位設定部c194包含p通道MOS電晶體Tr11及Tr12、電流源CS、運算放大器OA、高耐壓n通道MOS電晶體Tr15及Tr17、以及n通道MOS電晶體Tr16_1、Tr16_2、……、及Tr16_n。
與參照圖8所說明之內容同樣地，電晶體Tr11之第1端子被施加電壓VDDSA，電晶體Tr11之閘極連接於節點N3。又，電晶體Tr12之第1端子被施加電壓VDDSA，電晶體Tr12之第2端子及閘極連接於節點N3。進而，電流源CS之輸入端子連接於節點N3，電流源CS之輸出端子接地。於圖17所示之示例中，電晶體Tr11之第2端子連接於節點N9。
電晶體Tr15之第1端子連接於節點N9，電晶體Tr15之第2端子連接於節點N10。電晶體Tr15之閘極被施加控制信號SRCHV_SWMON之反轉信號。控制信號SRCHV_SWMON例如藉由定序器16供給。運算放大器OA之反轉輸入端子連接於節點N10，運算放大器OA之非反轉輸入端子被施加電壓VREF_SRC。運算放大器OA之輸出端子連接於節點N6。電晶體Tr16_1～Tr16_n各者之第1端子連接於節點N9，電晶體Tr16_1～Tr16_n各者之第2端子連接於節點N7。節點N7被施加電壓VSS。電晶體Tr16_1～Tr16_n各者之閘極連接於節點N6。電晶體Tr17之第1端子連接於節點N1，電晶體Tr17之第2端子連接於節點N10。電晶體Tr17之閘極被施加控制信號SRCHV_SWMON。藉由此種電路構成，節點N1之電位被維持為與電壓VREF_SRC對應之電位。藉此，於圖17所示之示例中，能夠將源極線SL之電位控制為自近端側朝向遠端側固定為與電壓VREF_SRC對應之電位。於該情形時，如圖16中以關於位元線BL之單點鏈線所示，與選擇字元線WL_sel之近端側之部分對應之位元線BL之放電量很大。
與此相對，於第2實施形態之半導體記憶裝置1a中，如參照圖10到圖15進行詳細說明般，能夠將源極線SL之電位控制為自源極線SL之近端側朝向遠端側逐漸變化。因此，於半導體記憶裝置1a中，例如能夠以執行對選擇字元線WL_sel之反衝動作之情形等時自選擇字元線WL_sel之近端側至遠端側之電位變化之情況與自源極線SL之近端側至遠端側之電位變化之情況對應之方式，對源極線SL施加電壓。
藉此，於半導體記憶裝置1a中，能夠抑制參照圖7所說明之選擇記憶胞電晶體MT之閘極、源極間之電位差之擴大。因此，如圖16所示，於比較例之情形時能夠抑制位元線BL之放電。藉此，能夠縮短參照圖7所說明之位元線BL之充電所需之時間，於半導體記憶裝置1a中能夠實現例如讀出動作之高速化。
進而，於半導體記憶裝置1a中，於如上所述之對源極線SL之反衝動作中，源極線SL之電位並沒有超出需要地上升。因此，於半導體記憶裝置1a中，於該反衝動作後自源極線SL之近端側朝向遠端側施加固定之電壓VSRC至源極線SL之電位穩定為止之時間縮短。因此，於半導體記憶裝置1a中能夠實現例如讀出動作之高速化。
＜其他實施形態＞  於上述第1實施形態及第2實施形態中，作為半導體記憶裝置中所包含之構成說明之各部可以藉由硬體或軟體之任一者而實現，或者亦可藉由硬體與軟體之組合而實現。
於上述第1及第2實施形態中，於使用相同及一致之表述之情形時，相同及一致亦可包括包含設計範圍內之誤差之情形。
又，於表述為施加或供給某一電壓之情形時，包含進行如施加或供給該電壓之控制、及實際施加或供給該電壓之任一情況。進而，施加或供給某一電壓例如亦可包含施加或供給0 V之電壓。
本說明書中所謂“連接”表示電性連接，並不排除例如其間介隔其他元件之情況。  上文中說明了若干實施形態，但該等實施形態係作為示例提出的，並非意欲限定發明之範圍。該等新穎之實施形態能夠藉由其他各種形態實施，能夠於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍或主旨，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案]  本申請案享有將日本專利申請案2018-234403號(申請日：2018年12月14日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:半導體記憶裝置 1a:半導體記憶裝置 2:記憶體控制器 3:記憶體系統 4:主機裝置 10:記憶胞陣列 11:感測放大器模組 12:列解碼器模組 12_1:列解碼器模組 12_2:列解碼器模組 13:輸入輸出電路 14:暫存器 15:邏輯控制電路 16:定序器 17:待命/忙碌控制電路 18:電壓產生電路 19:驅動器集 21:主機介面單元 22:CPU 23:RAM 24:ROM 25:記憶體介面單元 111:連接部 112:感測部 113:閂鎖電路 141:狀況暫存器 142:位址暫存器 143:指令暫存器 191:電流供給部 192:放電路徑設定部 193:基準電位設定部 BL:位元線 BLK:區塊 C1:電容元件 c192:放電部 c194:基準電位設定部 CS:電流源 Csldrv:驅動器 CU:胞單元 INV_S:節點 LBUS:節點 MT:記憶胞電晶體 N:節點 NS:NAND串 NSG:NAND串組 OA:運算放大器 R:電阻 SAU:感測放大器單元 SCOM:節點 SEN:節點 SGD:選擇閘極線 SGS:選擇閘極線 SL:源極線 SLDRV:驅動器 SLDRVa:驅動器 SP:導電體 SRCGND:節點 SSRC:節點 ST:選擇電晶體 SU:串單元 Tr:電晶體 WL:字元線 WP:導電體
圖1係表示包含第1實施形態之半導體記憶裝置之記憶體系統之構成之一例的方塊圖。  圖2係表示第1實施形態之半導體記憶裝置之構成之一例的方塊圖。  圖3係表示第1實施形態之半導體記憶裝置中之記憶胞陣列之電路構成之一例的圖。  圖4係表示由第1實施形態之半導體記憶裝置之記憶胞電晶體形成之閾值分佈之一例的圖。  圖5係表示第1實施形態之半導體記憶裝置中之感測放大器模組之電路構成之一部分之一例的圖。  圖6係表示對第1實施形態之半導體記憶裝置之讀出動作中利用之各種電路構成要素施加之電壓之時間變化之一例的時序圖。  圖7係表示對第1實施形態之比較例之半導體記憶裝置之讀出動作中利用之各種電路構成要素施加之電壓之時間變化之一例的時序圖。  圖8係表示第2實施形態之半導體記憶裝置中之某一驅動器之電路構成之一例的圖。  圖9係表示第2實施形態之半導體記憶裝置中之列解碼器模組、字元線、及源極線之佈局之一例的圖。  圖10係表示第2實施形態之半導體記憶裝置中之某一驅動器中所包含之各電晶體之接通斷開控制之第1例的概略電路構成圖。  圖11係表示藉由圖10中所圖示之各電晶體之接通斷開控制而實現之源極線之電位控制之一例的圖。  圖12係表示第2實施形態之半導體記憶裝置中之某一驅動器中所包含之各電晶體之接通斷開控制之第2例的概略電路構成圖。  圖13係表示藉由圖12中所圖示之各電晶體之接通斷開控制而實現之源極線之電位控制之一例的圖。  圖14係表示第2實施形態之半導體記憶裝置中之某一驅動器中所包含之各電晶體之接通斷開控制之第3例的概略電路構成圖。  圖15係表示藉由圖14中所圖示之各電晶體之接通斷開控制而實現之源極線之電位控制之一例的圖。  圖16係表示對第2實施形態之半導體記憶裝置之讀出動作中利用之各種電路構成要素施加之電壓之時間變化之一例的時序圖。  圖17係表示第2實施形態之比較例之半導體記憶裝置中之某一驅動器之電路構成之一例的圖。
BL:位元線
SGD:選擇閘極線
SL:源極線
WL:字元線

Claims (9)

  1. 一種半導體記憶裝置，其具備：記憶胞；字元線，其連接於上述記憶胞；源極線，其連接於上述記憶胞；控制電路；及感測放大器，其連接於上述記憶胞；且上述控制電路構成為：對上述字元線施加第1電壓，於施加上述第1電壓後，未低於上述第1電壓地，施加大於上述第1電壓之第2電壓，於施加上述第2電壓後，未低於上述第1電壓地，施加大於上述第1電壓且小於上述第2電壓之第3電壓，對應於對上述字元線施加上述第2電壓之時序而對上述源極線施加第4電壓，於施加上述第4電壓後，施加小於上述第4電壓之第5電壓；上述感測放大器於上述字元線被施加上述第3電壓之期間，感測保持於上述記憶胞之資料。
  2. 如請求項1之半導體記憶裝置，其中上述控制電路於對上述字元線施加上述第2電壓之期間，對上述源極線施加上述第4電壓。
  3. 如請求項1之半導體記憶裝置，其中上述第4電壓之大小與上述第5電壓之大小之差，和上述第2電壓之大小與上述第3電壓之大小之差一致。
  4. 如請求項1之半導體記憶裝置，其中上述控制電路構成為：於對上述源極線施加上述第5電壓後，施加大於上述第5電壓之第6電壓。
  5. 如請求項1之半導體記憶裝置，其中上述控制電路構成為：於對上述字元線施加上述第3電壓後，施加大於上述第3電壓之第7電壓，於施加上述第7電壓後，施加大於上述第3電壓且小於上述第7電壓之第8電壓，且於對上述源極線施加上述第5電壓後，對應於上述字元線被施加上述第7電壓之時序，施加大於上述第5電壓之第9電壓，於施加上述第9電壓後，施加上述第5電壓。
  6. 一種半導體記憶裝置，其具備：記憶胞；字元線，其連接於上述記憶胞；源極線，其連接於上述記憶胞；及控制電路；且上述控制電路構成為：對上述字元線施加第1電壓，於施加上述第1電壓後，未低於上述第1電壓地，施加大於上述第1電壓之第2電壓，於施加上述第2電壓後，未低於上述第1電壓地，施加大於上述第1電壓且小於上述第2電壓之第3電壓， 對應於對上述字元線施加上述第2電壓之時序而對上述源極線施加第4電壓，於施加上述第4電壓後，施加小於上述第4電壓之第5電壓，於施加上述第5電壓後，施加大於上述第5電壓之第6電壓。
  7. 如請求項6之半導體記憶裝置，其中上述控制電路於對上述字元線施加上述第2電壓之期間，對上述源極線施加上述第4電壓。
  8. 如請求項6之半導體記憶裝置，其中上述第4電壓之大小與上述第5電壓之大小之差，和上述第2電壓之大小與上述第3電壓之大小之差一致。
  9. 如請求項6之半導體記憶裝置，其中上述控制電路構成為：於對上述字元線施加上述第3電壓後，施加大於上述第3電壓之第7電壓，於施加上述第7電壓後，施加大於上述第3電壓且小於上述第7電壓之第8電壓，且於對上述源極線施加上述第5電壓後，對應於上述字元線被施加上述第7電壓之時序，施加大於上述第5電壓之第9電壓，於施加上述第9電壓後，施加上述第5電壓。
TW111104311A 2018-12-14 2019-06-20 半導體記憶裝置 TWI819485B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018234403A JP2020095768A (ja) 2018-12-14 2018-12-14 半導体記憶装置
JP2018-234403 2018-12-14

Publications (2)

Publication Number Publication Date
TW202238576A TW202238576A (zh) 2022-10-01
TWI819485B true TWI819485B (zh) 2023-10-21

Family

ID=71072888

Family Applications (2)

Application Number Title Priority Date Filing Date
TW111104311A TWI819485B (zh) 2018-12-14 2019-06-20 半導體記憶裝置
TW108121525A TWI759608B (zh) 2018-12-14 2019-06-20 半導體記憶裝置

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW108121525A TWI759608B (zh) 2018-12-14 2019-06-20 半導體記憶裝置

Country Status (4)

Country Link
US (1) US10872673B2 (zh)
JP (1) JP2020095768A (zh)
CN (2) CN117393019A (zh)
TW (2) TWI819485B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021012752A (ja) 2019-07-08 2021-02-04 キオクシア株式会社 半導体記憶装置
JP2021034090A (ja) * 2019-08-28 2021-03-01 キオクシア株式会社 不揮発性半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090010074A1 (en) * 2005-05-02 2009-01-08 Kabushiki Kaisha Toshiba Semiconductor memory device
US20130051152A1 (en) * 2011-08-25 2013-02-28 SK Hynix Inc. Semiconductor memory device and method of operating the same
US9543020B2 (en) * 2012-03-26 2017-01-10 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9767908B2 (en) * 2015-03-12 2017-09-19 Toshiba Memory Corporation Semiconductor memory device that applies an initial pass voltage followed by a final pass voltage to non-selected word lines during a write operation
US20180005679A1 (en) * 2013-03-15 2018-01-04 Avalanche Technology, Inc. Fast programming of magnetic random access memory (mram)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5254413B2 (ja) * 2011-09-22 2013-08-07 株式会社東芝 不揮発性半導体記憶装置
JP6313252B2 (ja) * 2015-03-16 2018-04-18 東芝メモリ株式会社 半導体メモリ装置
JP2017054562A (ja) * 2015-09-08 2017-03-16 株式会社東芝 半導体記憶装置
US9633744B2 (en) * 2015-09-18 2017-04-25 Intel Corporation On demand knockout of coarse sensing based on dynamic source bounce detection
JP6545649B2 (ja) 2016-09-16 2019-07-17 東芝メモリ株式会社 メモリデバイス
US10249372B2 (en) * 2017-09-01 2019-04-02 Sandisk Technologies Llc Reducing hot electron injection type of read disturb in 3D memory device during signal switching transients

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090010074A1 (en) * 2005-05-02 2009-01-08 Kabushiki Kaisha Toshiba Semiconductor memory device
US20130051152A1 (en) * 2011-08-25 2013-02-28 SK Hynix Inc. Semiconductor memory device and method of operating the same
US9543020B2 (en) * 2012-03-26 2017-01-10 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20180005679A1 (en) * 2013-03-15 2018-01-04 Avalanche Technology, Inc. Fast programming of magnetic random access memory (mram)
US9767908B2 (en) * 2015-03-12 2017-09-19 Toshiba Memory Corporation Semiconductor memory device that applies an initial pass voltage followed by a final pass voltage to non-selected word lines during a write operation

Also Published As

Publication number Publication date
TWI759608B (zh) 2022-04-01
JP2020095768A (ja) 2020-06-18
CN117393019A (zh) 2024-01-12
CN111326196A (zh) 2020-06-23
TW202022859A (zh) 2020-06-16
TW202238576A (zh) 2022-10-01
US20200194087A1 (en) 2020-06-18
CN111326196B (zh) 2023-11-03
US10872673B2 (en) 2020-12-22

Similar Documents

Publication Publication Date Title
TWI698885B (zh) 半導體記憶裝置
WO2019021498A1 (ja) 半導体記憶装置
EP3486910B1 (en) Storage device
US11842759B2 (en) Nonvolatile semiconductor memory device
CN111354400A (zh) 半导体存储装置
TWI819485B (zh) 半導體記憶裝置
JP2021093230A (ja) 半導体記憶装置
US11430525B2 (en) Memory device
US10796771B1 (en) Semiconductor memory device
JP2020071892A (ja) 半導体記憶装置
TW202329120A (zh) 半導體記憶裝置
JP2020047354A (ja) 半導体記憶装置
TWI713037B (zh) 半導體記憶裝置
JP7467204B2 (ja) 半導体記憶装置
US20240105272A1 (en) Semiconductor memory device
JP2022128812A (ja) 半導体記憶装置
JP2023086292A (ja) 半導体記憶装置