JP6313252B2 - 半導体メモリ装置 - Google Patents

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Description

本実施形態は、半導体メモリ装置に関する。
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが、知られている。
特開２０１２−２２７８８９号公報
半導体メモリの動作特性の向上を図る。
本実施形態の半導体メモリ装置は、基板上方に積層された複数のメモリセルと、前記複数のメモリセルのゲートに接続された複数のワード線と、前記複数のメモリセルの一端に接続されたソース線と、を含み、データの読み出し動作のとき、選択されたワード線に第１の電圧と第２の電圧を順次印加し、前記第１の電圧を印加している期間は、第１の期間と第２の期間とを含み、前記第１の期間内に第３の電圧を前記ソース線に印加し、前記第２の期間内に第４の電圧を前記ソース線に印加し、前記第２の電圧を印加している期間は、第３の期間と第４の期間とを含み、前記第３の期間内に前記第３の電圧を前記ソース線に印加し、前記第４の期間内に前記第４の電圧とは異なる第５の電圧を前記ソース線に印加する。
実施形態の半導体メモリを含むメモリシステムを示すブロック図。 半導体メモリの内部構成の一例を示すブロック図。 半導体メモリのメモリセルアレイの内部構成の一例を示す図。 半導体メモリのメモリセルアレイの構造の一例を示す平面図。 半導体メモリのメモリセルアレイの構造の一例を示す断面図。 データとメモリセルのしきい値電圧との関係を説明するための図。 第１の実施形態の半導体メモリの構成例を示す図。 第１の実施形態の半導体メモリのソース線制御回路の構成例を示す図。 第１の実施形態の半導体メモリの動作例を示すフローチャート。 第１の実施形態の半導体メモリの動作例を示すタイミングチャート。 第１の実施形態の半導体メモリの動作例を示す図。 第１の実施形態の半導体メモリのソース線制御回路の動作例を示す図。 第２の実施形態の半導体メモリのソース線制御回路の構成例を示す図。 第３の実施形態の半導体メモリの動作例を示すタイミングチャート。 第４の実施形態の半導体メモリの動作例を示すタイミングチャート。 第５の実施形態の半導体メモリの構成例を示す図。 第５の実施形態の半導体メモリオンソース線制御回路の構成例を示す図。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）が相互に区別されない場合、末尾の数字が省略された記載が用いられる。
［実施形態］
図１乃至図１８を参照して、実施形態に係る半導体メモリ装置が、説明される。
（１） 第１の実施形態
図１乃至図１３を参照して、第１の実施形態の半導体メモリ（半導体メモリ装置）が説明される。
（ａ） 構成例
図１乃至図８が、第１の実施形態の半導体メモリの構成例の説明のために参照される。
図１に示されるように、メモリシステムは、ストレージデバイス１、及び、ホストデバイス９９を含む。
ホストデバイス９９は、データの書き込み／消去、データの読み出しを、ストレージデバイス１に要求する。
ストレージデバイス１は、ホストデバイス９９に、結合される。ストレージデバイス１とホストデバイス９９とは、例えば、コネクタ、無線通信、インターネットなどによって、データの転送を、実行する。
ストレージデバイス１は、メモリコントローラ２００と、半導体メモリ２０１と、を含む。
メモリコントローラ２００は、ホストインターフェイス回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、メモリインターフェイス回路２５０、及びＥＣＣ回路２６０を含む。
ホストインターフェイス回路２１０は、メモリコントローラ２００をホストデバイス９９に結合する。ホストインターフェイス回路２１０は、ホストデバイス９９に対する通信を制御する。そして、ホストインターフェイス回路２１０は、ホストデバイス９９からの要求及びデータを、ＣＰＵ２３０及びバッファメモリ２４０に転送する。ホストインターフェイス回路２１０は、ＣＰＵ２３０の命令に応答して、バッファメモリ２４０内のデータをホストデバイス９９へ転送する。
メモリインターフェイス回路２５０は、バスを介して半導体メモリ２０１に接続される。メモリインターフェイス回路２５０は、半導体メモリ２０１に対する通信を制御する。メモリインターフェイス回路２５０は、ＣＰＵ２３０からの命令を、半導体メモリ２０１に転送する。メモリインターフェイス回路２５０は、半導体メモリ２０１に対するデータの書き込み時に、バッファメモリ２４０内のデータを、半導体メモリ２０１へ転送する。半導体メモリ２０１からのデータの読み出し時に、メモリインターフェイス回路２５０は、半導体メモリ２０１からのデータをバッファメモリ２４０へ転送する。
ＣＰＵ２３０は、コントローラ２００全体の動作を制御する。例えば、ＣＰＵ２３０は、ホストデバイス９９から書き込み要求を受信した際、インターフェイス規格に基づく書き込みコマンドを発行する。書き込みと同様に、読み出し及び消去の際も、ＣＰＵ２３０は、ホストデバイス９９の要求に応じたコマンドを、発行する。ＣＰＵ２３０は、ウェアレベリング等、半導体メモリ２０１を管理するための様々な処理を実行する。ＣＰＵ２３０は、例えば、データの暗号化処理やランダマイズ処理等の各種の演算を実行する。
ＥＣＣ回路２６０は、データの誤り訂正（ＥＣＣ：Error Checking and Correcting）処理を実行する。ＥＣＣ回路２６０は、データの書き込み時に、書き込むべきデータに基づいてパリティを生成する。ＥＣＣ回路２６０は、データの読み出し時に、パリティからシンドロームを生成して誤りを検出する。ＥＣＣ回路２６０は、検出された誤りを訂正する。尚、ＣＰＵ２３０が、ＥＣＣ回路２６０の機能を有していてもよい。
内蔵メモリ２２０は、例えば、ＤＲＡＭ等の半導体メモリであり、ＣＰＵ２３０のワークメモリ（作業領域）として使用される。内蔵メモリ２２０は、半導体メモリ２０１を管理するためのファームウェアや、各種の管理テーブル等を保持する。ＣＰＵ２３０は、管理テーブル内の情報を参照し、半導体メモリ２０１の動作を制御する。
半導体メモリ２０１は、パッケージ内に１以上のメモリチップを含むメモリデバイスである。半導体メモリ２０１は、例えば、ＮＡＮＤ型フラッシュメモリである。フラッシュメモリを含むストレージデバイス１（又は、メモリシステム）は、例えば、メモリカード（例えば、ＳＤＴＭカード）、ＵＳＢメモリ、又は、Solid State Drive（ＳＳＤ）などである。
図２に示されるように、フラッシュメモリ２０１は、メモリセルアレイ１１と、メモリセルアレイ１１の動作を制御する複数の回路（以下では、周辺回路とよばれる）を含む。
例えば、ＮＡＮＤ型フラッシュメモリ２０１は、メモリセルアレイ１１、ロウデコーダ１２、センスアンプ回路１３、ソース線制御回路１４、ウェルドライバ１５、クランプ回路１６、電圧生成回路１７、レジスタ１８、及びシーケンサ１９を含む。
メモリセルアレイ１１は、複数のブロックＢＫ（ＢＫ０，ＢＫ１，ＢＫ２・・・）を含む。ブロックＢＫは、例えば、データの消去単位である。本実施形態の消去動作はブロック単位で行うが、これに限定されることなく、ブロックＢＬＫよりも小さい単位で消去動作を行ってもよい。かかる消去方法は、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月１８日に出願された米国特許出願１３／２３５３８９号、及び、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という２０１０年１月２７日に出願された米国特許出願１２／６９４６９０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
ブロックＢＫの各々は、複数（例えば、４つ）のストリングユニットＳＵ（ＳＵ０，ＳＵ１，ＳＵ３・・・）を含む。複数のストリングユニット（サブブロックともよばれる）ＳＵは、ＮＡＮＤストリング（メモリセルユニット）１１１の集合である。ＮＡＮＤストリング１１１は、直列接続された複数のメモリセルを含む。メモリセルアレイ１１内のブロック数や、１ブロックＢＫ内のストリングユニット数、ＮＡＮＤストリング内のメモリセル数は、任意である。
ロウデコーダ１２は、ブロックアドレスやページアドレスをデコードし、アドレスに対応するブロック内のいずれか１つのワード線を選択する。ロウデコーダ１２は、選択ワード線及び非選択ワード線に、フラッシュメモリ２０１の動作のための電圧を印加する。
センスアンプ回路１３は、データの読み出し時に、メモリセルからビット線に出力された信号を、センス及び増幅する。センス及び増幅された信号が、メモリセルが記憶するデータとして扱われる。また、センスアンプ回路１３は、データの書き込み時に、書き込むべきデータ（以下では、書き込みデータとよばれる）に応じた信号をメモリセルに転送する。
クランプ回路１６は、センスアンプ回路１３内のトランジスタを制御することによって、ビット線の電位を制御する。
ソース線制御回路１４は、ソース線に電圧を印加し、ソース線の電位を制御する。
ウェルドライバ１５は、ＮＡＮＤストリング１１１が設けられるウェル領域に、電圧を印加する。
電圧生成回路１７は、フラッシュメモリ２０１内の各配線に印加される各種の電圧を、生成する。
レジスタ１８は、種々の信号を保持できる。レジスタ１８は、例えば、データの書き込みや消去動作のステータスを保持する。これによって、フラッシュメモリ２０１は、動作が正常に完了したか否かを、コントローラ２００に通知できる。レジスタ１８は、コントローラ２００から受信したコマンドやアドレス等を保持する。レジスタ１８は、種々のテーブル（管理情報）を保持できる。
シーケンサ１９は、フラッシュメモリ２０１全体の動作を制御する。シーケンサ１９は、コントローラ２００とフラッシュメモリ２０１との間で送受信される制御信号及びコマンドに基づいて、フラッシュメモリ２０１内部の動作を制御する。
図３に示されるように、ストリングユニットＳＵは、４つのストリンググループＳＸ（ＳＸ０〜ＳＸ３）を含む。各ストリンググループＳＸは、複数のＮＡＮＤストリング１１１を含む。
ＮＡＮＤストリング１１１は、複数のメモリセルＭＣ（ＭＣ０〜ＭＣ（ｍ−１））と、セレクトトランジスタＳＴ１，ＳＴ２とを含む。尚、（ｍ−１）は、１以上の自然数である。
メモリセル（メモリセルトランジスタ）ＭＣは、制御ゲートと電荷蓄積層（メモリ膜）とを含む。ＮＡＮＤストリング１１１内において、複数のメモリセルＭＣは、セレクトトランジスタＳＴ１，ＳＴ２間に、直列接続される。直列接続された複数のメモリセルのうち、メモリセルＭＣ（ｍ−１）の一端（ソース／ドレイン）は、セレクトトランジスタＳＴ１の一端（ソース／ドレイン）に接続されている。メモリセルＭＣ０の一端（ソース／ドレイン）は、セレクトトランジスタＳＴ２の一端に接続されている。
複数のセレクトゲート線ＳＧＤ０〜ＳＧＤ３は、複数のストリンググループＳＸ０〜ＳＸ３のセレクトトランジスタＳＴ１のゲートに、それぞれ接続されている。
１つのセレクトゲート線ＳＧＳは、複数のストリンググループＳＸ間で、セレクトトランジスタＳＴ２のゲートに共通接続される。
ワード線ＷＬ０〜ＷＬ（ｍ−１）は、同一のブロックＢＫ内のメモリセルＭＣ０〜ＭＣ（ｍ−１）において、ワード線の番号と同じ番号が付されたメモリセルＭＣの制御ゲートに、共通に接続されている。
ワード線ＷＬ０〜ＷＬ（ｍ−１）及びセレクトゲート線ＳＧＳは、同一のストリングユニットＳＵ内の複数のストリンググループＳＸ０〜ＳＸ３間で共通に接続されている。セレクトゲート線ＳＧＤは、同一のストリングユニットＳＵ内であっても、ストリンググループＳＸ０〜ＳＸ３毎に独立している。
メモリセルアレイ１１内で、マトリクス状に配置されたＮＡＮＤストリング１１１のうち、同一カラムのＮＡＮＤストリング１１１のセレクトトランジスタＳＴ１の他端（ソース／ドレイン）は、複数のビット線のうちいずれか１つのビット線ＢＬ（ＢＬ０〜ＢＬ（ｎ−１））に共通接続される。ビット線ＢＬは、複数のブロックＢＫ間でＮＡＮＤストリング１１１を共通に接続する。尚、（ｎ−１）は、１以上の自然数である。
セレクトトランジスタＳＴ２の他端（ソース／ドレイン）は、ソース線ＳＬに接続されている。
データの読み出し及び書き込みは、いずれかのブロックＢＫのいずれかのストリングユニットＳＵにおいて、選択されたストリンググループのいずれかのワード線ＷＬに共通に接続された複数のメモリセルＭＣに対して、一括して行われる。データの読み出し及び書き込みの単位は、ページＰＧとよばれる。
図４のメモリセルアレイ（ブロック）の上面図に示されるように、ブロックＢＫ内において、ウェルコンタクトＣＰＷＥＬＬは、Ｘ方向におけるブロックＢＫの一端及び他端に設けられている。例えば、ブロックＢＫは、ウェルコンタクトＣＰＷＥＬＬに囲まれた領域内に設けれている。
ソース線コンタクトＣＥＬＳＲＣは、ストリングユニットＳＵ間に設けられている。
複数のＮＡＮＤストリング１１１は、半導体ピラー３１（３１１，３１２）を含む。半導体ピラー３１は、Ｘ方向及びＹ方向に、基板（半導体領域）上に配列されている。半導体ピラー３１上に、ビット線コンタクトＢＣ（ＢＣ１，ＢＣ２）が設けられている。ビット線コンタクトＢＣは、ビット線ＢＬに接続されている。
Ｙ方向に隣り合う２つのＮＡＮＤストリング１１１は、互いに異なるビット線ＢＬに接続されている。この場合、ビット線コンタクトＢＣ１，ＢＣ２は、Ｘ−Ｙ平面内においてＹ方向に平行な同一直線上に配列されない。Ｙ方向に並ぶ複数のＮＡＮＤストリング１１１において、ビット線コンタクトＢＣ１，ＢＣ２の位置は、Ｘ方向に交互にずれている。
斜め方向に並ぶ複数のＮＡＮＤストリング１１１は、互いに異なるビット線ＢＬに接続されている。
図５は、図４のＶ−Ｖ線に沿う断面構造を示している。図５において、紙面に対して垂直方向において奥行き方向（又は手前方向）に位置する部材は、点線で示されている。図５において、１つのストリングユニットＳＵが抽出して図示されている。
図５に示されるように、メモリセルアレイ１１の断面構造において、半導体領域（例えば、Ｓｉ基板）内に、ｐ型ウェル領域２０が、設けられている。
半導体ピラー３１は、ｐ型ウェル領域２０上に設けられている。半導体ピラー３１は、ｐ型ウェル領域２０（基板）の表面に対してほぼ垂直方向に延在している。半導体ピラー３１内に、電流が流れる。半導体ピラー３１は、メモリセルＭＣ及びセレクトトランジスタＳＴ１及びＳＴ２の動作時に、各トランジスタのチャネルが形成される領域である。
半導体ピラー３１の側面上に、メモリ膜２９が設けられている。メモリ膜２９は、半導体ピラー３１側から順に、ゲート絶縁膜２９１、電荷蓄積層（絶縁膜）２９２、及びブロック絶縁膜２９３を含む。
複数の導電層２３，２５，２７が、ウェル領域２０上に、積層されている。導電層２３，２５，２７間に、層間絶縁膜（図示せず）が設けられている。各導電層（ワード線）２３，２５，２７は、メモリ膜２９を介して、半導体ピラー３１の側面上に設けられている。
複数（本例では、４つ）の導電層２５は、各ＮＡＮＤストリング１１１において、同一のドレイン側セレクトゲート線ＳＧＤに接続される。
複数（本例では、４つ）の導電層２７は、同一のソース側セレクトゲート線ＳＧＳに接続される。
半導体ピラー３１の上端上に、ビット線コンタクトＢＣが設けられている。ビット線コンタクト上に、導電層（ビット線）３２が、設けられている。
ｎ＋型拡散層３３及びｐ＋型拡散層３４が、ウェル領域２０の表面領域内に、設けられている。
拡散層３３上に、ソース線コンタクトＣＥＬＳＲＣが設けられている。ソース線コンタクトＣＥＬＳＲＣは、ソース線ＳＬに接続される。ソース線ＳＬは、ソース線制御回路１４に接続されている。ゲート絶縁膜２９１は、ウェル領域２０の表面を覆っている。導電層２７及びゲート絶縁膜２９１は、拡散層３３近傍まで延在する。これによって、選択トランジスタＳＴ２がオン状態とされる際に、選択トランジスタＳＴ２のチャネルは、メモリセルＭＣと拡散層３３とを電気的に接続する。
尚、１つのソース線ＳＬが、１つのブロックＢＫ内に設けられてもよいし、複数のソース線ＳＬが、１つのブロックＢＫ内に設けられてもよい。複数のソース線ＳＬが、１つのブロックＢＫ内に設けられる場合、１つのソース線が、ブロックＢＫ内のある１つの制御単位（例えば、ストリングユニットＳＵ）に対して、それぞれ設けられる。
ウェルコンタクトＣＰＷＥＬＬは、拡散層３４上に設けられている。ウェルコンタクトＣＰＷＥＬＬは、ウェル配線（図示せず）に接続される。ウェル配線は、ウェルドライバ１５に接続されている。ウェルコンタクトＣＰＷＥＬＬに電圧が印加されることによって、ウェル領域２０及び半導体ピラー３１に対する電位の印加が、可能である。
尚、本実施形態において、３次元構造のメモリセルアレイの構造、動作及び製造方法は、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載された構成が、援用される。
図６に示されるように、フラッシュメモリ２０１において、例えば、メモリセルＭＣのしきい値電圧は、記憶すべきデータに応じて、４つのしきい値分布（消去状態ＳＥ及びプログラム状態ＳＡ，ＳＢ，ＳＣ）のうちいずれか１つに属する。
隣り合うしきい値状態（しきい値分布）を判定する判定レベル（読み出しレベル）は、各電圧値ＶＡ，ＶＢ，ＶＣである。
データ読み出し時、シーケンサ１９は、各読み出しレベルＶＡ，ＶＢ，ＶＣを含む電圧を選択ワード線に印加する。これによって、読み出しレベル以下のしきい値状態のメモリセルは、オンし、読み出しレベルより大きいしきい値状態のメモリセルは、オフする。メモリセルＭＣのオン／オフの結果に基づいて、メモリセルＭＣの記憶しているデータが、判別される。
フラッシュメモリの書き込みシーケンスにおいて、シーケンサ１９は、１以上の書き込みループを実行する。書き込みループは、プログラムステップとベリファイステップとを含む。
プログラムステップにおいて、シーケンサ１９は、プログラム電圧を、選択ワード線に印加する。メモリセルＭＣのしきい値電圧は、正側にずれる。
シーケンサ１９は、１回のプログラム電圧の印加後、ベリファイステップ（プログラムベリファイ）を実行する。
シーケンサ１９は、各ベリファイレベルＶＡＶ，ＶＢＶ，ＶＣＶを選択ワード線に印加して、プログラムステップの結果を検証する。シーケンサ１９は、ベリファイレベルによるメモリセルＭＣのオン／オフによって、メモリセルがプログラム完了状態（ベリファイパス）かプログラム未完了状態（ベリファイフェイル）か判定する。
プログラムステップとベリファイステップとが繰り返されることによって、メモリセルのしきい値電圧は、ターゲットとするしきい値電圧（しきい値分布）まで、シフトされる。
尚、フラッシュメモリの特性／種類に応じて、メモリセルは、２値（１ビットのデータ）、８値（４ビットのデータ）、又は、１６値（８ビットのデータ）のしきい値電圧を取り得る。
データの読み出し時及びベリファイステップにおいて、オン状態のメモリセルを含むＮＡＮＤストリング１１１内に、セル電流Ｉｃｅｌｌが流れる。例えば、このセル電流Ｉｃｅｌｌは、ビット線ＢＬからソース線ＳＬに向かって流れる。セル電流Ｉｃｅｌｌの合計の電流Ｉｔｏｔａｌが、ソース線ＳＬに流れる電流となる。尚、オフ状態のメモリセルを含むＮＡＮＤストリング１１１からの微小なリーク電流が、セル電流として、ソース線ＳＬを流れる電流Ｉｔｏｔａｌに含まれる場合もある。
例えば、電流Ｉｔｏｔａｌが大きい場合、ソース線ＳＬの電位は、制御されるべき設定値より、上昇する可能性がある。
また、ソース線ＳＬの電位は、メモリセルアレイの上層側の配線（例えば、最上層配線）において、モニタされている。ＮＡＮＤストリング１１１は、寄生抵抗を含む。この寄生抵抗に起因して、ＮＡＮＤストリングの下部（半導体領域側）におけるメモリセルのソース電圧は、モニタされているソース線ＳＬの電位と、異なる可能性がある。
本実施形態のフラッシュメモリ２０１（シーケンサ１９）は、電流Ｉｔｏｔｏａｌを、チップ内部でモニタする。フラッシュメモリ２０１は、このモニタ結果に基づいて、ソース線ＳＬの電位を制御する。
シーケンサ１９は、電流Ｉｔｏｔｏａｌのモニタ結果とＮＡＮＤストリング１１１の抵抗成分の大きさとに基づいて、メモリセルＭＣのしきい値電圧（ビット線の電位）のセンス時にソース線ＳＬ（ＣＥＬＳＲＣ）に印加すべき電圧値を、決定する。これによって、シーケンサ１９は、電流Ｉｔｏｔａｌによって生じたソース線ＳＬの電位の上昇分を補償する。
例えば、フラッシュメモリ２０１は、ソース線制御回路１４がソース線ＳＬに印加する電位（電圧値）を設定値より下げて、電流Ｉｔｏｔａｌによって生じたソース線ＳＬの電位の上昇分を、相殺する。
例えば、以下の回路構成を有するソース線制御回路１４によって、本実施形態のフラッシュメモリ２０１は、電流Ｉｔｏｔａｌの大きさをモニターし、ソース線ＳＬの電位を制御する。
（ｂ） ソース線制御回路の構成例
図７及び図８を参照して、本実施形態のフラッシュメモリのソース線制御回路１４が、説明される。
まず、ソース線制御回路１４と他の回路との接続関係を説明する。
図７に示されるように、
センスアンプ回路１３は、センスユニット１３１及びトランジスタＣＴを含む。
各ビット線ＢＬは、トランジスタＣＴ（ＣＴ０〜ＣＴ（ｎ−１））を介して、１つのセンスユニット１３１に接続されている。
複数のセンスユニット１３１は、電圧ＶＨＳＡが印加された電圧線（以下では、電圧線ＶＨＳＡと表記される）に共通に接続される。電圧ＶＨＳＡが、センスユニット１３１に供給される。
トランジスタＣＴは、ビット線ＢＬの電位を制御する。以下では、トランジスタＣＴは、クランプトランジスタＣＴとよばれる。複数のクランプトランジスタＣＴのゲートは、共通の配線ＢＬＣＬＰを介して、クランプ回路１６に接続される。
クランプ回路１６は、配線ＢＬＣＬＰの電位を制御することによって、クランプトランジスタＣＴの出力を制御する。
クランプ回路１６は、電流源Ｓ１、トランジスタＴＺ及び抵抗素子Ｒ１を含む。
電流源Ｓ１の一端（入力端子）は、電源電圧ＶＤＤが印加された端子（以下では、電圧端子ＶＤＤと表記される）に接続される。電流源Ｓ１の他端（出力端子）は、配線ＢＬＣＬＰに接続されている。
トランジスタ（例えば、ｎチャネル型電界効果トランジスタ）ＴＺの一端は、配線ＢＬＣＬＰに接続されるとともに、電流源Ｓ１の他端に接続されている。トランジスタＴＺの他端は、抵抗素子Ｒ１の一端に接続されている。トランジスタＴＺのゲートは、トランジスタＴＺの一端に接続されている。トランジスタＴＺは、ダイオード接続されている。
抵抗素子Ｒ１の他端は、グランド電圧Ｖｓｓが印加された端子（以下では、グランド端子Ｖｓｓと表記される）に接続されている。
クランプ回路１６は、抵抗素子Ｒ１の端子間電圧を基準にして、配線ＢＬＣＬＰの電位を、制御する。
例えば、本実施形態において、ブロック内の全てのビット線ＢＬが、共通に制御される。本実施形態において、データの読み出し時及びベリファイステップ時において、ストリングユニットＳＵ内の全てのビット線ＢＬの電位が、クランプ回路１６によって、共通に制御される。
ソース線制御回路１４は、ソース線ＳＬに接続されている。ソース線制御回路１４は、ある電圧値を基準として、ソース線ＳＬの電位を制御する。ソース線制御回路１４は、電流Ｉｔｏｔａｌをモニターするための回路（機能）を含む。
本実施形態のフラッシュメモリにおいて、ソース線制御回路１４は、レギュレータ回路（電圧制御回路）１４１と、レプリカ回路（抵抗複製回路）１４２とを含む。
図８に示されるように、レギュレータ回路１４１は、ソース線ＳＬに接続されている。レギュレータ回路１４１は、ソース線ＳＬに印加される電位（以下では、ソース線電圧ともよばれる）を制御する。
レギュレータ回路１４１は、アンプ（例えば、差動アンプ）Ａ１及び複数のトランジスタＴ１〜Ｔ９を含む。
アンプＡ１の第１の入力端子（反転入力端子）ＩＴ１は、ソース線ＳＬに接続されている。アンプＡ１の第２の入力端子（非反転入力端子）ＩＴ２は、複数のトランジスタＴ１，Ｔ２，Ｔ３に接続されている。アンプＡ１の出力端子ＯＴは、トランジスタＴ４に接続されている。
アンプＡ１は、入力端子ＩＴ１，ＩＴ２に供給される信号（電圧）に対する計算結果を、出力信号として、第３の端子（出力端子）ＯＴから出力する。
トランジスタ（例えば、ｎ型電界効果トランジスタ）Ｔ１のゲートは、アンプＡ１の出力端子ＯＴに接続されている。トランジスタＴ１の一端は、配線Ｇ＿ｓｏｕｒｃｅに接続されている。トランジスタＴ１の一端は、トランジスタＴ２を介して、外部電圧ＶＥＸＴが印加された端子（以下では、電圧端子ＶＥＸＴと表記される）に接続されている。トランジスタＴ１の他端は、グランド端子Ｖｓｓに接続されている。
配線Ｇ＿ｓｏｕｒｃｅは、トランジスタＴ１の一端とトランジスタＴ２の一端に接続されている。
トランジスタ（例えば、ｐ型電界効果トランジスタ）Ｔ２のゲートに、制御信号ＰＢＩＡＳが供給される。制御信号ＰＢＩＡＳによって、トランジスタＴ２のオン及びオフが、制御される。オン状態のトランジスタＴ２は、配線Ｇ＿ｓｏｕｒｃｅに、電圧ＶＥＸＴを供給する。
トランジスタＴ１は、アンプＡ１からの出力信号によって、駆動する。トランジスタＴ１は、出力信号の大きさに応じて、ドレイン電流を出力する。トランジスタＴ１のドレイン電流の大きさは、アンプＡ１の出力信号の大きさに応じて、変わる。この結果として、トランジスタＴ１は、配線Ｇ＿ｓｏｕｒｃｅの電位を、制御する。
トランジスタＴ３のゲートは、配線Ｇ＿ｓｏｕｒｃｅに接続されている。トランジスタＴ３の一端は、アンプＡ１の端子ＩＴ１に接続されている。トランジスタＴ３の一端は、トランジスタＴ４を介して、電圧端子ＶＥＸＴに接続されている。 例えば、トランジスタＴ３は、絶縁耐圧（破壊電圧）が高いｎ型電界効果トランジスタ（ｎ型高耐圧トランジスタ）である。
トランジスタ（例えば、ｐ型電界効果トランジスタ）Ｔ４のゲートに、制御信号ＰＬＯＡＤが供給される。制御信号ＰＬＯＡＤによって、トランジスタＴ４のオン及びオフが、制御される。オン状態のトランジスタＴ４は、トランジスタＴ４の電流経路の一端に、電圧ＶＥＸＴを供給する。
ソース線ＳＬは、トランジスタＴ３とトランジスタＴ４との接続部に接続される。
トランジスタＴ３は、配線Ｇ＿ｓｏｕｒｃｅの電位に応じて、ドレイン電流を出力する。配線Ｇ＿ｓｏｕｒｃｅの電位に応じて、トランジスタＴ３のドレイン電流の大きさが、変わる。この結果として、ソース線ＳＬの電位が、制御される。
トランジスタＴ１０は、アンプＡ１の入力端子ＩＴ１及びソース線ＳＬのプリチャージを制御する素子である。トランジスタＴ９の一端は、入力端子ＩＴ１に接続される。トランジスタＴ１０の他端は、電圧端子ＶＥＸＴに、接続される。トランジスタＴ１０のゲートに、制御信号ＰＲＥＣＨが、供給される。制御信号ＰＲＥＣＨによって、トランジスタＴ１０のオン及びオフが、制御される。これによって、トランジスタＴ１０に接続された各配線が、プリチャージされる。
レプリカ回路１４２は、メモリセルアレイ１１が含む寄生抵抗を、レプリカする。
レプリカ回路１４２は、トランジスタＴ７，Ｔ８，Ｔ９を介して、レギュレータ回路１４１に接続されている。
レプリカ回路１４２は、抵抗素子ＲＲＰを含む。以下では、説明の明確化のために、抵抗素子ＲＲＰは、レプリカ抵抗素子ＲＲＰとよばれる。
レプリカ抵抗素子ＲＲＰの一端は、電圧ＶＳＲＣが印加された端子（以下では、電圧端子ＶＳＲＣと表記される）に接続されている。レプリカ抵抗素子ＲＲＰの一端に、電圧ＶＳＲＣが印加される。
レプリカ抵抗素子ＲＲＰは、ＮＡＮＤストリング１１１に含まれる抵抗成分に相当する抵抗値を有する。例えば、レプリカ抵抗素子ＲＲＰの抵抗値は、ビット線などの金属配線の抵抗値、ビアプラグ（例えば、ビット線コンタクト）の抵抗値、半導体領域（例えば、半導体ピラー及びウェル領域）の抵抗値、ソース線コンタクトの抵抗値などの各種の抵抗値の合計に相当する。レプリカ抵抗素子ＲＲＰの抵抗値は、フラッシュメモリに対する実験結果から得られた結果又は各材料の物性値から得られる理論値に基づいて、設定される。
さらに、ＮＡＮＤストリング１１１は、ソース側セレクトトランジスタＳＴ２のオン抵抗を、寄生抵抗として含む。
レプリカ回路１４２は、ソース側セレクトトランジスタＳＴ２に起因する寄生抵抗をレプリカするために、複数のトランジスタＲＴ（ＲＴ０，ＲＴ１，ＲＴ２，ＲＴ３）を含む。以下では、説明の明確化のために、トランジスタＲＴは、レプリカトランジスタとよばれる。
レプリカトランジスタＲＴは、並列接続されている。
レプリカトランジスタＲＴの一端は、レプリカ抵抗素子ＲＲＰの他端に接続され、レプリカトランジスタＲＴの他端は、トランジスタＴ８の一端に接続される。
レプリカトランジスタＲＴ０〜ＲＴ３のゲートに、互いに異なる制御信号ｓｔｒ（ｓｔｒ０〜ｓｔｒ３）が、供給される。制御信号ｓｔｒによって、レプリカトランジスタＲＴが、オン又はオフする。
尚、ストリングユニットＳＵ内において、ソース線コンタクトＣＥＬＳＲＣ（ソース線ＳＬ）の近くに位置するＮＡＮＤストリング（ストリンググループＳＸ３）と、ソース線ＳＬから遠いに位置するＮＡＮＤストリング（ストリンググループＳＸ０）とが、存在する（図４及び図５参照）。
複数のＮＡＮＤストリング１１１において、ソース側セレクトトランジスタＳＴ２のオン抵抗（寄生抵抗）の大きさは、ソース線コンタクトＣＥＬＳＲＣに対するＮＡＮＤストリング１１１の位置に応じて異なる。
ＮＡＮＤストリング１１１は、ソース側セレクトトランジスタＳＴ２がオンした場合に半導体領域２０内に形成されるチャネルを介して、ソース線コンタクトＣＥＬＳＲＣに接続される。ソース側セレクトトランジスタＳＴ２とソース線コンタクトＣＥＬＳＲＣとの間の半導体領域２０の抵抗値が、ＮＡＮＤストリングが含む抵抗成分となる。
抵抗の大きさは、半導体領域の長さに比例して大きくなる。それゆえ、セレクトトランジスタＳＴ２とソース線コンタクトＣＥＬＳＲＣとの間の半導体領域の長さが長くなるにしたがって、セレクトトランジスタＳＴ２とソース線コンタクトＣＥＬＳＲＣとの間半導体領域が含む抵抗値は、大きくなる。
例えば、ストリンググループＳＸ０のＮＡＮＤストリングにおけるセレクトトランジスタＳＴ２のオン抵抗は、ストリンググループＳＸ３のＮＡＮＤストリングにおけるセレクトトランジスタＳＴ２のオン抵抗より、大きい。
したがって、ソース線コンタクトＣＥＬＳＲＣに対する選択されるＮＡＮＤストリングの位置に応じて、ソース側セレクトトランジスタＳＴ２のオン抵抗は、異なる。
例えば、レプリカトランジスタＲＴは、並列接続された複数のトランジスタ９を含む。ストリンググループＳＸ毎に異なるソース側トランジスタＳＴ２のオン抵抗をレプリカすることが可能なように、レプリカトランジスタＲＴ内に含まれるトランジスタ９の個数は、レプリカトランジスタＲＴ毎に、異なる。
ソース線制御回路１４は、データの書き込み又はデータの読み出しとして選択されたＮＡＮＤストリングの位置（ドレイン側セレクトゲート線ＳＧＤのアドレス）に対応するように、制御信号ｓｔｒによって、レプリカトランジスタＲＴをオン状態に設定する。
このように、選択されたストリングに対応するレプリカトランジスタＲＴが、用いられることによって、ＮＡＮＤストリング毎のソース側セレクトトランジスタのオン抵抗（寄生抵抗）の違いが、補償される。
さらに、レプリカトランジスタＲＴは、ソース側セレクトトランジスタＳＴ２と同様に、基板上に設けられている。それゆえ、レプリカトランジスタＲＴは、動作温度の変化によって生じるセレクトトランジスタＳＴ２のオン抵抗の変化を、補償できる。
尚、図８において、１つの抵抗素子ＲＲＰのみが図示されている。しかし、レプリカ回路１４２は、抵抗値の異なる複数の抵抗素子を含んでもよい。フラッシュメモリに対するテスト結果に応じて、複数の抵抗素子の中から、ソース線電圧の制御に適した抵抗値を有する素子が、レプリカ抵抗素子として、選択される。また、２以上の抵抗素子を並列又は直列に接続することによって、ある抵抗値のレプリカ抵抗素子ＲＲＰが、提供されてもよい。
トランジスタＴ５は、レプリカ回路１４２内において、ソース線に流れる電流Ｉｔｏｔａｌをモニターするための素子（モニタトランジスタ）として、機能する。例えば、トランジスタＴ５は、絶縁耐圧（破壊電圧）が高いｎ型電界効果トランジスタ（高耐圧トランジスタ）である。
トランジスタＴ５の一端は、レプリカ抵抗素子ＲＲＰ及びレプリカトランジスタＲＴを経由して、電圧端子ＶＳＲＣに接続されている。トランジスタＴ５の他端は、グランド端子Ｖｓｓに接続されている。トランジスタＴ５とレプリカトランジスタＲＴとの接続部（ノード）が、レプリカ回路１４２の出力ノードＮＤ１となる。
尚、トランジスタＴ５の一端は、出力ノードＮＤ１を介して、トランジスタＴ７，Ｔ９に接続されている。
トランジスタＴ５のゲートは、配線Ｇ＿ｓｏｕｒｃｅに接続されている。
トランジスタＴ５は、トランジスタＴ３と共通のゲート電圧で、駆動する。トランジスタＴ５の出力電流（ドレイン電流）Ｉｍｒは、トランジスタＴ３の出力電流（ドレイン電流）のミラー電流である。
トランジスタＴ５のゲートサイズ（例えば、ゲート幅）ＳＺ２は、トランジスタＴ３のゲートサイズ（例えば、ゲート幅）ＳＺ１より小さい。例えば、トランジスタＴ５のゲートサイズＳＺ２は、トランジスタＴ３のゲートサイズＳＺ１の１００分の１程度の大きさである。トランジスタＴ３とトランジスタＴ５とのゲートサイズ比に応じて、トランジスタＴ５の出力電流は、トランジスタＴ３の出力電流より小さくなる。この結果として、トランジスタＴ３，Ｔ５のゲートサイズの比に応じて、レプリカ回路１４２は、寄生抵抗のレプリカとなる抵抗値を、小さくできる。したがって、抵抗素子ＲＲＰ及びレプリカトランジスタＲＴのサイズは、小さくできる。
トランジスタＴ５が動作することによって、レプリカ回路１４２内に電流が流れる。この電流によって、抵抗素子ＲＲＰ及びレプリカトランジスタＲＴによる電圧のドロップが生じる。
レプリカ回路１４２は、メモリセルアレイ１１の寄生抵抗（ＮＡＮＤストリングのレプリカ抵抗）の影響が反映された電圧ＶＳＲＣｚを、出力する。
このように、レプリカ回路１４２の出力電圧ＶＳＲＣｚの大きさは、トランジスタＴ５によって、制御される。出力電圧ＶＳＲＣｚは、メモリセルＭＣのしきい値電圧の判定時においてビット線ＢＬの電位をセンスする際に、ソース線ＳＬに印加される電圧である。
以下において、レプリカ抵抗素子ＲＲＰ及びレプリカトランジスタＲＴは、レプリカ素子とよばれる。
尚、レプリカ回路１４２は、レプリカ抵抗素子及びレプリカトランジスタを用いずに、ＮＡＮＤストリングと同じ構造（ダミーストリング）を用いて、提供されてもよい。
トランジスタ（例えば、ｎ型電界効果トランジスタ）Ｔ６，Ｔ７，Ｔ８，Ｔ９は、アンプ回路Ａ１の入力端子ＩＴ２に供給される信号（電圧）を選択するための素子である。トランジスタＴ６，Ｔ７，Ｔ８のうち１つがオン状態にされることによって、アンプＡ１の入力端子に供給される信号（電圧）を、選択できる。
トランジスタＴ６のゲートに、制御信号ＳＷ１が供給される。制御信号ＳＷ１によって、トランジスタＴ６のオン及びオフが制御される。
トランジスタＴ６がオンされた場合、トランジスタＴ１は、電圧生成回路１７からの電圧ＶＳＲＣを、アンプ回路Ａ１の端子ＩＴ２に供給する。電圧ＶＳＲＣは、例えば、０．８Ｖ程度である。
トランジスタＴ７のゲートに、制御信号ＳＷ２が供給される。制御信号ＳＷ２によって、トランジスタＴ７のオン及びオフが制御される。トランジスタＴ７は、アンプＡ１の端子ＩＴ２と出力ノードＮＤ１との間に、接続されている。
トランジスタＴ７がオンされた場合、トランジスタＴ７は、レプリカ回路１４２からの出力電圧ＶＳＲＣｚを、アンプ回路Ａ１の端子ＩＴ２に供給する。
トランジスタＴ８のゲートに、制御信号ＳＷ３が供給される。制御信号ＳＷ３によって、トランジスタＴ８のオン及びオフが制御される。
トランジスタＴ８がオンされた場合、トランジスタＴ８は、容量素子Ｃ１に保持された電位を、アンプ回路Ａ１の端子ＩＴ２に供給する。
トランジスタＴ９の一端は、トランジスタＴ５の一端及びトランジスタＴ７の他端に接続されている。トランジスタＴ９の他端とトランジスタＴ８の他端との接続部に、容量素子Ｃ１の一端が接続されている。容量素子Ｃ１の他端は、接地されている。トランジスタＴ９のゲートに、制御信号ＳＷ４が供給される。トランジスタＴ９のオン及びオフは、制御信号ＳＷ４によって、制御される。容量素子Ｃ１は、オン状態のトランジスタＴ９を介して、レプリカ回路１４２の出力信号ＶＳＲＣを、保持する。
レギュレータ回路１４１は、ソース線ＳＬに印加される電圧が、アンプＡ１の入力端子ＩＴ２に供給される電圧ＶＳＲＣ，ＶＳＲＣｚ程度となるように、動作する。
以下のような動作によって、本実施形態のフラッシュメモリにおいて、ソース線制御回路１４は、各トランジスタＴ１〜Ｔ３から供給される電圧値を用いて、ソース線に流れる電流のモニタ結果に基づいたソース線電圧の制御を、実行する。
（ｃ） 動作例
図９及び図１０を参照して、本実施形態の半導体メモリを含むメモリシステムの動作例（半導体メモリ及びメモリコントローラの制御方法）が、説明される。
ここでは、図１乃至図８も適宜参照される。尚、図１０における配線ＣＥＬＳＲＣの電位は、ソース線制御回路１４がソース線（ソース線コンタクト）ＣＥＬＳＲＣに印加する電圧値を、示している。
メモリセルＭＣのしきい値電圧の判定は、書き込みシーケンスにおけるベリファイステップ、又は、読み出しシーケンスにおけるデータの読み出し時に、実行される。
以下では、多値フラッシュメモリ（ここでは、４値のフラッシュメモリ）のベリファイステップ（ベリファイ動作）を例に、本実施形態におけるフラッシュメモリのソース線の電位の制御方法を説明する。
図９のフローチャートに示されるように、データの書き込み時、メモリコントローラ２００は、書き込みコマンド、データを書き込むべきアドレス、及び、ホストデバイス９９からのデータを、フラッシュメモリ２０１に送信する（ステップＳＴ１００）。
フラッシュメモリ２０１は、メモリコントローラ２００からのコマンドを受信する（ステップＳＴ０）。フラッシュメモリ２０１内のシーケンサ１９は、コマンドを解釈し、コマンドに基づいた動作シーケンスを開始する。
コマンドが書き込みコマンドである場合、シーケンサ１９は、プログラムステップを実行する（ステップＳＴ１）。シーケンサ１９は、アドレスが示す選択ワード線に、プログラム電圧を印加する。
シーケンサ１９は、プログラム電圧の印加の後、図１０のタイミングチャート（各配線の電位及び制御信号の変化を示す図）に示されるように、ある判定レベルにおけるメモリセルＭＣのしきい値電圧の判定（ベリファイステップ）を、開始する（ステップＳＴ２）。
シーケンサ１９の制御によって、電圧生成回路１７は、シーケンサ１９の制御によって、各種の電圧（例えば、電圧ＶＳＲＣ及び電圧ＶＨＳＡ）を生成する。ウェルドライバ１５は、ウェル配線及びウェルコンタクトＣＰＷＥＬＬを介して、ウェル領域２０に電圧を印加する。
センスアンプ回路１３のセンスユニット１３１に、電圧ＶＨＳＡが印加される。
また、クランプ回路１６は、配線ＢＬＣＬＰの電圧を制御し、クランプトランジスタＣＴのゲートに、電圧ＶＣＬＰを印加する。これによって、センスアンプ回路１３は、クランプトランジスタＣＴによって、選択されたストリングユニットＳＵ内の複数のビット線（例えば、全てのビット線）ＢＬに、電圧ＶＣＬＰ−Ｖｔを印加する。Ｖｔは、クランプトランジスタのしきい値電圧である。
ロウデコーダ１２は、アドレスに示されるブロックＢＫ、ストリングユニットＳＵ、ストリンググループ及びページＰＧを選択する。
ソース線制御回路１４は、ソース線ＳＬ及びソース線制御回路１４内の各配線（端子）に、各種の電圧を印加する。
例えば、ソース線制御回路１４は、シーケンサ１９の制御によって、制御信号ＰＲＥＣＨを、Ｌレベルに設定し、ソース線ＳＬ及びアンプＡ１の入力端子ＩＴ１を、プリチャージする。プリチャージの後、ソース線制御回路１４は、制御信号ＰＲＥＣＨを、Ｈレベルに設定する。この後、ソース線制御回路１４は、制御信号ＰＢＡＩＳ及び制御信号ＰＬＯＡＤ、Ｌレベルに設定し、電圧ＶＥＸＴを、各配線に印加する。
これによって、ソース線制御回路１４は、ソース線電圧ＣＥＬＳＲＣの制御及び電流Ｉｔｏｔａｌのモニタリングを開始できる状態になる。ソース線制御回路１４は、ベリファイの初期状態として、ソース線ＳＬに、電圧ＶＳＲＣを印加する。
ロウデコーダ１２は、非選択ワード線に、非選択電圧Ｖｒｅａｄを印加し、選択ワード線に、ベリファイ電圧ＶＶＦを、印加する。４値のメモリセルにおいて、例えば、ベリファイ電圧ＶＶＦは、３つのベリファイレベル（判定電圧値）ＶＡＶ，ＶＢＶ，ＶＣＶを含む。これによって、シーケンサ１９は、Ａステート、Ｂステート及びＣステートの順序で、各ステートのベリファイを実行する。
シーケンサ１９は、ベリファイ電圧ＶＶＦの電圧値を、ベリファイレベルＶＡＶに設定し、Ａステートに関するプログラムベリファイを、実行する。ベリファイレベルＶＡＶの印加によって、メモリセルＭＣは、メモリセルＭＣのしきい値状態に応じて、オン又はオフする。
Ａステートのベリファイ期間（以下において、ベリファイ期間はベリファイステージとよばれる）において、ベリファイレベルＶＡＶ以下のしきい値電圧のメモリセルＭＣはオンし、ベリファイレベルＶＡＶより大きいしきい値電圧のメモリセルはオフする。ベリファイレベルＶＡＶによってオンしたメモリセルは、Ａステートに関してベリファイフェイルのメモリセルである。ベリファイレベルＶＡＶによってオフしたメモリセルは、Ａステートに関してベリファイパスのメモリセルである。
オン状態のメモリセルを含むＮＡＮＤストリング１１１において、セル電流Ｉｃｅｌｌが、流れる。
セル電流Ｉｃｅｌｌは、ソース線ＳＬに、供給される。セル電流Ｉｃｅｌｌ（及びリーク電流）の合計の電流が、電流Ｉｔｏｔａｌとして、ソース線ＳＬに流れる。
本実施形態において、プログラムベリファイに並行して、ベリファイの開始からの第１の期間（以下では、モニタ期間とよばれる）ｄ１において、ソース線制御回路１４は、電圧ＶＳＲＣにおける電流Ｉｔｏｔａｌの大きさをモニタする（ステップＳＴ３）。
ソース線制御回路１４（又はシーケンサ１９）は、モニタ期間ｄ１において、制御信号ＳＷ１を、Ｈレベルに設定する。また、モニタ期間ｄ１において、ソース線制御回路１４は、制御信号ＳＷ２，ＳＷ３，ＳＷ４は、Ｌレベルに設定する。
これによって、トランジスタＴ１はオンし、トランジスタＴ１は、電圧ＶＳＲＣをアンプＡ１の端子ＩＴ２に供給する。
レギュレータ回路１４１において、アンプＡ１は、端子ＩＴ１に供給されたソース線ＳＬの電位と端子ＩＴ２に供給された電位ＶＳＲＣとを差動増幅（比較）する。アンプＡ１は、差動増幅された信号（例えば、Ｌレベル又はＨレベルの信号）を、出力端子ＯＴからトランジスタＴ１のゲートに出力する。
例えば、入力端子ＩＴ１に印加される電位（ソース線の電位）が、入力端子ＩＴ２に印加される電圧ＶＳＲＣより大きい場合、アンプＡ１は、Ｌレベルの信号を出力する。アンプＡ１からのＬレベルの信号によって、トランジスタＴ１は、オフする。配線Ｇ＿ｓｏｕｒｃｅの電位は、充電状態が維持され、電圧ＶＥＸＴ程度に設定される。
トランジスタＴ３は、充電状態の配線Ｇ＿ｓｏｕｒｃｅの電位に応じて、動作する。この結果として、電流Ｉｔｏｔａｌは、トランジスタＴ３によって、グランド端子Ｖｓｓに引き込まれる。
このように、ソース線ＳＬの電位が基準電圧ＶＳＲＣより高い場合、ソース線制御回路１４は、ソース線ＳＬから放出される電流量を増大し、ソース線ＳＬの電位を下げる。
例えば、入力端子ＩＴ１に印加されるソース線ＳＬの電位が、入力端子ＩＴ２に印加される電圧ＶＳＲＣ以下である場合、アンプＡ１は、Ｈレベルの信号（又は、ＬレベルとＨレベルとの間のある電位の信号）を出力する。
トランジスタＴ１は、アンプＡ１からのＨレベルの信号によって、オンする。これによって、配線Ｇ＿ｓｏｕｒｃｅは、放電され、配線Ｇ＿ｓｏｕｒｃｅの電位は、放電によって、電圧ＶＥＸＴよりも低くなる。
トランジスタＴ３は、配線Ｇ＿ｓｏｕｒｃｅの電位に応じて、動作する。配線Ｇ＿ｓｏｕｒｃｅの電位が電圧ＶＥＸＴよりも低い場合、トランジスタＴ３のドレイン電流は、電圧ＶＥＸＴがトランジスタＴ３のゲートに印加される場合におけるトランジスタＴ３のドレイン電流に比較して、小さくなる。それゆえ、トランジスタＴ３による電流Ｉｔｏｔａｌの引き込みは、弱い。その結果として、ソース線ＳＬは、放電されにくくなる。
このように、ソース線ＳＬの電位が基準電圧ＶＳＲＣ以下である場合、ソース線制御回路１４は、ソース線ＳＬから放出される電流量を少なくし、ソース線ＳＬの電位を上げる。
このようなレギュレータ回路１４１の動作がモニタ期間ｄ１中に繰り返されることによって、ソース線ＳＬに印加される電圧がある値ＶＳＲＣになるように、制御される。
モニタ期間ｄ１において、アンプＡ１による電圧ＶＳＲＣを用いたソース線ＳＬの電位の制御と並行して、トランジスタＴ５は、レプリカ回路１４２の出力電圧ＶＳＲＣｚの大きさを、制御する。以下において、電圧ＶＳＲＣｚは、補正電圧ＶＳＲＣｚとよばれる。
上述のように、トランジスタＴ５のゲートは、配線Ｇ＿ｓｏｕｒｃｅに接続されている。トランジスタＴ５は、トランジスタＴ３と同じ大きさのゲート電圧で、駆動される。それゆえ、トランジスタＴ５は、トランジスタＴ３のドレイン電流に対応するミラー電流Ｉｍｒを出力する。電流がレプリカ素子ＲＲＰ，ＲＴに流れることによって、電圧ＶＳＲＣに対する電圧ドロップが発生する。これによって、補正電圧ＶＳＲＣｚが、ノードＮＤ１において生成される。
モニタ期間ｄ１中において、電流Ｉｔｏｔａｌの調整に連動して、ミラー電流Ｉｍｒの大きさが変化する。これによって、レプリカ抵抗素子ＲＲＰ及びレプリカトランジスタＲＴ（レプリカ素子）を流れる電流の大きさが、変わる。この結果として、ノードＮＤ１における補正電圧ＶＳＲＣｚの大きさが、変わる。
例えば、ミラー電流Ｉｍｒが増加すると、レプリカ素子ＲＲＰ，ＲＴに流れる電流が、増加する。これによって、レプリカ素子ＲＲＰ，ＲＴによる電圧ドロップ量が、増加する。この結果として、出力ノードＮＤ１の電位ＶＳＲＣｚは、低下する。ミラー電流Ｉｍｒが減少すると、レプリカ素子ＲＲＰ，ＲＴに流れる電流が、減少する。これによって、レプリカ素子ＲＲＰ，ＲＴによる電圧ドロップ量が、減少する。この結果として、出力ノードＮＤ１の電位ＶＳＲＣｚは、上昇する。
本実施形態において、複数のレプリカトランジスタＲＴ０のうち、選択ストリンググループ（ＮＡＮＤストリング）に対応するレプリカトランジスタＲＴが、制御信号ｓｔｒによって、オンされる。これによって、ソース線コンタクトＣＥＬＳＲＣとＮＡＮＤストリングとの間隔（ソース線コンタクトＣＥＬＳＲＣとＮＡＮＤストリングとの間の半導体領域の長さ）が考慮されたソース側セレクトトランジスタＳＴ２のオン抵抗が、レプリカ回路１４２の補正電圧ＶＳＲＣｚのドロップ量に、反映される。
以上のように、ソース線制御回路１４は、シーケンサ１９の制御によって、レプリカ回路１４２によって、電流Ｉｔｏｔａｌのモニタ結果（ソース線ＳＬの電位の浮遊量）及びメモリセルアレイ内の寄生抵抗に基づいて調整された電圧ＶＳＲＣｚを、生成する。これによって、電流Ｉｔｏｔａｌによって生じるソース線ＳＬの電位の浮遊量分が相殺された電圧が、生成される。例えば、補正電圧ＶＳＲＣｚは、基準電圧ＶＳＲＣ（例えば、０．８Ｖ）より小さくなる。
図１０に示されるように、電流Ｉｔｏｔａｌのモニタ期間（補正電圧値の調整期間）ｄ１が完了した後、ソース線制御回路１４は、制御信号ＳＷ１の信号レベルを、ＨレベルからＬレベルに遷移する。ソース線制御回路１４は、制御信号ＳＷ１がＬレベルに設定されるタイミングと同期して、制御信号ＳＷ２を、Ｈレベルに設定する。トランジスタＴ６がオフし、トランジスタＴ７がオンする。アンプＡ１の入力端子ＩＴ２に供給される電圧値は、基準電圧ＶＳＲＣから補正電圧ＶＳＲＣｚに、切り替わる（ステップＳＴ４）。
センス期間ｄ２において、トランジスタＴ７は、オン状態に維持され、トランジスタＴ７は、センス期間ｄ２中の電流Ｉｔｏｔａｌの変化が反映された補正電圧ＶＳＲＣｚを、アンプＡ１に供給する。これによって、メモリセルのしきい値電圧の判定の精度は、向上する。
尚、電流Ｉｔｏｔａｌのモニタ結果は、ウェル領域２０の電位の制御に反映されてもよい。
図９及び図１０に示されるように、モニタ期間ｄ１の後のセンス期間ｄ２において、レギュレータ回路１４１は、補正電圧ＶＳＲＣｚとソース線ＳＬの電位とに対する計算処理の結果に基づいて、ソース線電圧ＣＥＬＳＲＣの大きさを制御する（ステップＳＴ３）。これによって、ソース線制御回路１４は、ソース線（ソース線コンタクト）ＣＥＬＳＲＣに印加される電圧が、電圧ＶＳＲＣｚ（ＶＳＲＣｚ＜ＶＳＲＣ）になるように、ソース線ＣＥＬＳＲＣの電位を制御する。例えば、補正電圧ＶＳＲＣｚとソース線ＳＬの電位の浮遊量との合計が、０．８Ｖ程度になる。
Ａステートのベリファイステージにおいて、補正電圧ＶＳＲＣｚ−ａを用いてソース線ＳＬの電位が制御されることによって、寄生抵抗の影響を受けたゲート−ソース間電圧Ｖｇｓ及びドレイン−ソース間電圧Ｖｄｓが、補正される。
センス期間ｄ２の時間ｘ１において、センスユニット１３１は、ビット線ＢＬの電位をセンスする（ステップＳＴ５）。これによって、Ａステートに関するベリファイの結果が、センスアンプ回路１３内のラッチ回路（図示せず）に取り込まれる。
Ａステートのベリファイ後、ＢステートのベリファイステージＤＢ、及びＣステートのベリファイステージＤＣが、順次実行される。
本動作例において、ベリファイステージの移行（ベリファイレベルの切り替え）時、メモリセルＭＣのオン／オフ状態に応じたビット線ＢＬの電位の制御（第１の処理）が、実行される。
例えば、センスアンプ回路１３は、ベリファイレベルがレベルＶＡＶからレベルＶＢＶに切り替わる時、オフ状態のメモリセル（Ａステートに関してベリファイパスのメモリセル）が接続されたビット線ＢＬを充電せずに、そのビット線ＢＬの電位を、ソース線ＳＬの電位と同じ電位に設定する。これによって、オフ状態のメモリセルが接続されたビット線ＢＬは、非選択状態になる。
以下では、メモリセルＭＣのしきい値電圧の判定の結果（例えば、ベリファイ結果）に基づいてビット線を非選択状態に設定する動作は、ロックアウト処理ＬＣＫとよばれる。
ロックアウト処理ＬＣＫによって、非選択状態のビット線ＢＬに接続されたＮＡＮＤストリングにおいて、セル電流Ｉｃｅｌｌはほとんど発生しなくなる。
このように、ロックアウト処理されたビット線（メモリセルを含むＮＡＮＤストリング）からのセル電流Ｉｃｅｌｌが削減されるため、ロックアウト処理ＬＣＫ後の電流Ｉｔｏｔａｌの電流値は、ロックアウト処理前の電流Ｉｔｏｔａｌの電流値より低下する。
Ｂステート及びＣステートのベリファイステージＤＢ，ＤＣにおいて、ＡステートのベリファイステージＤＡにおけるソース線ＳＬの電位制御と実質的に同様に、ソース線制御回路１４は、モニタ期間ｄ１において、電流Ｉｔｏｔａｌを、モニターする（ステップＳＴ２）。ソース線制御回路１４は、センス期間ｄ２において、そのモニタ結果に基づいて、ソース線ＳＬの電位を制御する（ステップＳＴ３）。その後、ビット線ＢＬの電位が、センスアンプ回路１３によってセンスされる（ステップＳＴ４）。
ロックアウト処理ＬＣＫがプログラムベリファイ時に実行される場合、ベリファイレベルが上昇するにしたがって、電流Ｉｔｏｔａｌは、減少する。
電流Ｉｔｏｔａｌの低減（セル電流Ｉｃｅｌｌの削減）によって、Ｃステートのベリファイ時におけるソース線ＳＬの電位の浮遊量は、Ａステートのベリファイ時におけるソース線ＳＬの電位の浮遊量より小さくなる。
本実施形態において、トランジスタＴ５のミラー電流Ｉｍｒの低減に対して、補正電圧ＶＳＲＣｚは、上昇する。このように、ソース線制御回路１４は、電流Ｉｔｏｔａｌの減少によるソース線ＳＬの電位の浮遊量の変化を、補償する。
したがって、本実施形態のように、ロックアウト処理ＬＣＫが実行される場合、Ｃステートのベリファイ時における補正電圧ＶＳＲＣｚ−ｃは、Ａステートのベリファイ時における補正電圧ＶＳＲＣｚ−ａより高くなる。また、Ｂステートのベリファイ時における補正電圧ＶＳＲＣｚ−ｂは、補正電圧ＶＳＲＣｚ−ａ以上であり、補正電圧ＶＳＲＣｚ−ｃ以下である。
このように、ソース線制御回路１４は、ソース線に流れる電流のモニタ結果に基づいて、ベリファイレベルが変わってもソース線ＳＬの電位が同じ状態でベリファイを実行できるように、ソース線ＳＬの電位の浮遊を考慮した大きさの電位を、各ベリファイステージにおいてソース線ＳＬに印加できる。
以上のように、本実施形態のフラッシュメモリは、ベリファイステップにおいて、Ａステート、Ｂステート及びＣステートのベリファイを順次実行する。
シーケンサ１９は、書き込み対象の全ての選択セルに関して、ベリファイ結果がパスであるか否か判定する（ステップＳＴ６）。
全ての選択セルにおけるベリファイ結果がパスでない場合、シーケンサ１９は、各メモリセルに対する記憶すべきデータの書き込みが完了するまで（全てのメモリセルがベリファイパスとなるまで）、プログラムステップとベリファイステップとを含む書き込みループ（ステップＳＴ１〜ＳＴ６）を繰り返す。
全ての選択セルに関してベリファイの結果がパスである場合、シーケンサ１９は、書き込みシーケンスを完了する。シーケンサ１９は、書き込みシーケンスが完了したことを、メモリコントローラに通知する（ステップＳＴ７）。
コントローラ２００は、フラッシュメモリ２００からの書き込みシーケンスの完了の通知を受信する（ステップＳＴ１０９）。これによって、コントローラ２００は、コマンドに対応したフラッシュメモリのシーケンスの完了を、検知する。
以上の動作によって、本実施形態のフラッシュメモリ及びメモリシステムの動作が、完了する。
尚、本実施形態のフラッシュメモリにおいて、上述のソース線ＳＬを流れる電流のモニタ結果に基づくソース線の電位の制御は、フラッシュメモリの読み出し動作に、適用できる。
図１１に示されるように、メモリコントローラ２００からの読み出しコマンドに基づいたデータ読み出し時において、ソース線電圧の制御は、選択ワード線に印加される電圧ＶＣＧＲＶの読み出しレベルＶＡ，ＶＢ，ＶＣの大きさ及び印加順序が異なるのみで、実質的な動作は、ベリファイ時のにおけるソース線電圧ＣＥＬＳＲＣの制御と同じである。
尚、上述の例では、各ステートのステージにおいて、フラッシュメモリは、１回のセンス動作で、メモリセルのオン／オフ（ビット線ＢＬの電位状態）を、判別している。但し、電流Ｉｔｏｔａｌが大きくなると、ソース線ＳＬの浮遊に起因してメモリセルのしきい値分布が広がる可能性がある。このため、フラッシュメモリは、各ステージにおいて、１回のセンス動作で、メモリセルのオン／オフを、正しく判定できない可能性がある。それゆえ、フラッシュメモリは、各ステージにおいて２回のセンス動作を実行してもよい。
（ｄ）変形例
本実施形態のフラッシュメモリにおいて、ソース線制御回路１４は、容量素子Ｃ１を用いて、センサ期間中の補正電圧値を、提供できる。
図１２に示されるように、図１０に示されるソース線制御回路１４の動作例と同様に、ソース線制御回路１４は、モニタ期間ｄ１において、Ｈレベルの制御信号ＳＷ１によって、アンプＡ１の入力端子ＩＴ１に、電圧ＶＳＲＣを供給する。アンプＡ１は、ソース線ＳＬの電位と電圧ＶＳＲＣの電圧値とを比較した結果を出力端子ＯＴから出力する。各トランジスタＴ１，Ｔ３，Ｔ５が、動作する。
ソース線制御回路１４は、モニタ期間ｄ１において、制御信号ＳＷ４を、Ｈレベルに設定する。これによって、トランジスタＴ９がオンし、容量素子Ｃ１が、レプリカ回路１４２に接続される。
トランジスタＴ５の駆動状態（電流Ｉｔｏｔａｌの大きさ）に応じた補正電圧ＶＳＲＣｚが、オン状態のトランジスタＴ９を経由して、容量素子Ｃ１に印加される。これによって、容量素子Ｃ１は、充電される。
ソース線制御回路１４は、制御信号ＳＷ１の信号レベルをＬレベルに設定するタイミングで、制御信号ＳＷ４の信号レベルを、ＨレベルからＬレベルに遷移する。オフ状態のトランジスタＴ９によって、容量素子Ｃ１に対するレプリカ回路１４２から電圧の印加は、遮断される。
ソース線制御回路１４は、制御信号ＳＷ４をＬレベルに設定するタイミングに同期して、制御信号ＳＷ３の信号レベルを、ＬレベルからＨレベルに遷移する。これによって、トランジスタＴ８はオンし、容量素子Ｃ１は、アンプＡ１に接続される。
容量素子Ｃ１内に蓄積された電荷に応じた電位が、センス期間ｄ２中の電圧値（ソース線電圧）として、アンプＡ１の端子ＩＴ２に供給される。容量素子Ｃ１の電位は、モニタ期間ｄ１中の補正電圧ＶＳＲＣｚに相当する。
容量素子Ｃ１がアンプＡ１に接続された状態で、ビット線ＢＬの電位状態が、センスされる。この後、ソース線制御回路１４は、制御信号ＳＷ３の信号レベルを、ＨレベルからＬレベルに遷移する。これによって、容量素子Ｃ１が、アンプＡ１から電気的に分離される。
このように、あるステートに対するメモリセルＭＣのしきい値電圧の判定期間において、ソース線電圧の制御が、完了する。
本変形例のように、補正電圧ＶＳＲＣｚが、容量素子Ｃ１の電位によって供給される場合、本実施形態のフラッシュメモリ２０１は、レプリカ回路１４２を、アンプＡ１から電気的に分離できる。その結果として、本実施形態のフラッシュメモリ２０１は、レプリカ回路１４２を非活性化でき、レプリカ回路１４２に起因する消費電力を削減できる。
（ｅ）まとめ
本実施形態のフラッシュメモリは、メモリセルのしきい値電圧の判定時に、セル電流の総計（ソース線に流れる電流）をチップ内部でモニターする。
本実施形態のフラッシュメモリは、そのモニタ結果を、ソース線の電位の制御にフィードバックする。
これによって、本実施形態のフラッシュメモリは、セル電流に起因したソース線の浮きを補償する。
この結果として、本実施形態のフラッシュメモリは、メモリセルのゲート−ソース間電圧及びドレイン−ソース間電圧に対するメモリセルのデータパターン依存性（しきい値電圧依存性）を抑制できる。
したがって、本実施形態のフラッシュメモリは、ソース線のノイズに起因するメモリのしきい値分布幅の広がりを抑制でき、メモリセルの特性を改善できる。
また、本実施形態のフラッシュメモリは、ソース線コンタクトの数の増大及びシャントの高頻度化に起因したチップサイズの増大を、抑制できる。
さらに、本実施形態のように、ソース線ＳＬの電圧（メモリセルのソース電圧）が制御される場合、ゲート−ソース間電圧Ｖｇｓ及びドレイン−ソース間電圧Ｖｄｓの両方が、同時に調整される。さらに、ソース線のＲＣ時定数は、ワード線及びビット線のＲＣ時定数に比較して、１桁程度小さい。それゆえ、本実施形態のフラッシュメモリは、フラッシュメモリにおけるゲート−ソース間電圧Ｖｇｓ及びドレイン−ソース間電圧Ｖｄｓの補正ための期間を、短縮できる。
この結果として、本実施形態のフラッシュメモリは、動作の遅延を抑制して、動作の信頼性を向上できる。
以上のように、本実施形態のフラッシュメモリは、動作特性を向上できる。
（２） 第２の実施形態
図１３を参照して、第２の実施形態の半導体メモリ装置が、説明される。
本実施形態のフラッシュメモリにおいて、ソース線制御回路１４は、ソース線に流れる電流のモニタ結果に基づいた電圧値のデジタル値を用いて、ソース線に印加される電圧を制御してもよい。
図１３に示されるように、ソース線制御回路１４は、アナログ−デジタル変換回路（ＡＤＣ回路）１４５を含む。
ＡＤＣ回路１４５は、補正電圧ＶＳＲＣｚを、アナログ値からデジタル値に変換する。ＡＤＣ回路１４５は、デジタル電圧値ＤＶＳＲＣｚを、アンプＡ１の基準電圧値の制御用のＤＡＣ値として、電圧生成回路１７にフィードバックする。
電圧生成回路１７の生成ユニット１７０は、アンプＡ１の基準電圧値（ソース線に印加される電圧）ＶＳＲＣｘを、生成する。
生成ユニット１７０は、モニタ期間ｄ１において、電圧ＶＳＲＣを、レギュレータ回路１４１に供給する。
生成ユニット１７０は、ＤＡＣ値ＤＶＳＲＣｚに基づいて、出力電圧ＶＳＲＣｘの大きさを変える。生成ユニット１７０は、ＤＡＣ値に基づいて変調された電圧ＶＳＲＣｚを、レギュレータ回路１４１に供給する。
レギュレータ回路１４１は、ＤＡＣ値ＤＶＳＲＣｚに基づいて制御された電圧ＶＳＲＣｚが、ソース線ＣＥＬＳＲＣに印加されるように、基準電圧ＶＳＲＣｚを用いてソース線電圧ＣＥＬＳＲＣの大きさを制御する。
このように、本実施形態において、ソース線制御回路１４は、デジタル値によって調整された補正電圧値ＶＳＲＣｚを用いて、第１の実施形態で述べた動作と実質的に同じ動作を、実行する。
以上のように、ソース線制御回路１４に用いられる電圧が、デジタル値を用いて制御される場合であっても、本実施形態のフラッシュメモリは、第１の実施形態のフラッシュメモリと同じ効果が得られる。
（３） 第３の実施形態
図１４を参照して、第３の実施形態の半導体メモリ装置が、説明される。
第３の実施形態のフラッシュメモリは、メモリセルのしきい値電圧の判定時において、ビット線の電位の制御方式が、第１及び第２の実施形態のフラッシュメモリと異なる。
本実施形態のフラッシュメモリにおいて、ビット線に対する第２の処理は、メモリセルのしきい値電圧の判定結果（メモリセルのオン／オフ状態）に関わらず、センスアンプ回路（センスユニット）によるビット線ＢＬの充電を継続する。
即ち、第２の処理は、ロックアウト処理を実行しないビット線の制御方式である。
以下において、ロックアウト処理が実行されない第２の処理は、ノーロックアウト（No lock out）処理と、よばれる。
本実施形態のフラッシュメモリが、ノーロックアウト処理を用いてベリファイステップ（又は、データの読み出し）を実行する場合、センスアンプ回路１３は、あるステートのベリファイ時において、オン状態のメモリセルに接続されたビット線ＢＬだけでなく、オフ状態のメモリセルに接続されたビット線ＢＬも、充電する。
本実施形態のフラッシュメモリは、以下のように、メモリセルのしきい値電圧の判定（ベリファイ又はデータ読み出し）を、実行する。
図１４のフラッシュメモリの動作を示す図に示されるように、本実施形態のフラッシュメモリは、例えば、ベリファイステップ時、図９に示される動作と同様に、メモリセルアレイ内の配線の電位を制御する。
例えば、Ａステートのベリファイステージのモニタ期間ｄ１において、ソース線制御回路１４は、電圧Ｖｓｒｃを基準電圧として、電流Ｉｔｏｔａｌをモニターする。
センス期間ｄ２において、ソース線制御回路１４は、モニタ結果に基づいた補正電圧ＶＳＲＣｚを基準としてソース線ＳＬの電位が制御された状態で、ビット線ＢＬの電位（メモリセルＭＣのオン／オフ）を、センスする。
ＡステートからＢステートへのベリファイの移行時、センスアンプ回路１３は、Ａステートに関するメモリセルのベリファイ結果に関わらず、オン状態のメモリセルに接続されたビット線ＢＬだけでなく、オフ状態のメモリセルに接続されたビット線ＢＬも、充電する。Ｂステートにおいて、全てのビット線ＢＬが充電された状態で、モニタ期間及びセンス期間の各種の処理が実行される。
ＢステートからＣステートへのベリファイの移行時においてもロックアウト処理が実行されず、センスアンプ回路１３は、選択ストリングユニット（選択ブロック）内のビット線ＢＬの全てを充電する。
このように、本実施形態のフラッシュメモリは、ベリファイステップ中において、ベリファイ対象のメモリセルに接続されたビット線ＢＬの全てに対する充電を、継続する。
それゆえ、本実施形態のようなノーロックアウト処理のフラッシュメモリにおいて、ビット線ＢＬが非選択状態に設定されることによるセル電流Ｉｃｅｌｌの削減は、生じない。
ノーロックアウト処理のフラッシュメモリにおいて、ベリファイレベルが高くなるにしたがって、オンするメモリセルの数が、増える。その結果として、ベリファイステップ中のステージの進行に伴って、セル電流Ｉｃｅｌｌが発生するＮＡＮＤストリングの数が、増える。
この結果として、ノーロックアウト処理が適用されたフラッシュメモリは、Ａステート、Ｂステート及びＣステートの順に、ソース線ＳＬに流れる電流量は、増える傾向を有する。それゆえ、電流Ｉｔｏｔａｌによって生じるソース線の電位の浮遊量が、ベリファイレベルの上昇に伴って、大きくなる可能性がある。
ＣステートのベリファイステージＤＣにおけるソース電流Ｉｔｏｔａｌは、ＡステートのベリファイステージＤＡにおける電流Ｉｔｏｔａｌよりも大きい。そのため、ＣステートのベリファイステージＤＣにおける補正電圧ＶＳＲＣｘ−ｃは、電流Ｉｔｏｔａｌによって生じる電位の上昇分を相殺するために、ＡステートのベリファイステージＤＡにおける補正電圧ＶＳＲＣｘ−ｃより低くなる。
ＢステートのベリファイステージＤＢにおける補正電圧ＶＳＲＣｘ−ｂは、例えば、電圧ＶＳＲＣｘ−ａ以上、電圧ＶＳＲＣｘ−ｃ以下である。
本実施形態のフラッシュメモリは、ノーロックアウト処理が適用されることによって、メモリセルＭＣのしきい値電圧の判定処理を高速化できる。
本実施形態のフラッシュメモリは、ソース線に流れる電流Ｉｔｏｔａｌのモニタ結果に基づいてソース線電圧が制御されるため、比較的大きな電流Ｉｔｏｔａｌが発生するノーロックアウト処理を、実現しやすくなる。
以上のように、第３の実施形態のフラッシュメモリは、第１及び第２の実施形態のフラッシュメモリと同じ効果が得られる。
（４） 第４の実施形態
図１５を参照して、第４の実施形態の半導体メモリ装置が、説明される。
第４の実施形態のフラッシュメモリは、メモリセルのしきい値電圧の判定時において、ノーロックアウト処理とロックアウト処理とが混在していることが、第１乃至第３の実施形態のフラッシュメモリと異なっている。
例えば、フラッシュメモリ２０１は、第１のプログラム形式を用いた書き込みシーケンス（書き込みループ）を実行する。
第１のプログラム形式は、ある１つステートのプログラムベリファイに関して、２つのベリファイレベルを用いて、メモリセルＭＣのしきい値電圧を判定する動作である。
以下では、第１のプログラム形式は、クイックパスライト（ＱＰＷ：Quick Pass Write）とよばれる。
ＱＰＷ形式が適用されたフラッシュメモリは、Ａ及びＢステートにおいて、ターゲットの判定レベルＶＡＶ，ＶＢＶに加えて、ＱＰＷ用の判定レベルＶＡＶＬ，ＶＢＶＬが、設定される。以下では、説明の区別化のため、判定レベルＶＡＶ，ＶＢＶ，ＶＣＶは、ターゲットレベルとよばれ、ＱＰＷ用の判定レベルＶＡＶＬ，ＶＢＶＬは、ＱＰＷレベルとよばれる。
Ａ及びＢステートにおいて、ＱＰＷレベル（電圧値）ＶＡＶＬ，ＶＢＶＬは、ターゲットレベル（電圧値）ＶＡＶ，ＶＢＶより低く、読み出しレベルＶＡ，ＶＢより高い。
図１５のタイミングチャート（各配線の電位の変化を示す図）に示されるように、ＡステートのベリファイステージＤＡにおいて、ＱＰＷレベルＶＡＶＬを用いたベリファイにおけるモニタ期間及びセンス期間の後、フラッシュメモリ２０１は、ベリファイレベルを、ＱＰＷレベルＶＡＶＬからターゲットレベルＶＡＶへ、変える。この場合、フラッシュメモリ２０１は、ノーロックアウト処理で、ビット線ＢＬの電位を制御する。
全てのビット線ＢＬが充電された状態で、ターゲットレベルＶＡＶを用いたベリファイが実行される。
これによって、Ａステートに関して、ＱＰＷレベルのベリファイ結果とターゲットレベルのベリファイ結果が得られる。
ＢステートのベリファイステージＤＢにおいても、フラッシュメモリ２０１は、ＱＰＷレベルＶＢＶＬからターゲットレベルＶＡＶへベリファイレベルが移行される場合、ノーロックアウト処理で、ビット線ＢＬの電位を、制御する。
本実施形態のフラッシュメモリにおいて、ＡステートからＢステートへベリファイステージが移行される時、及び、ＢステートからＣステートへベリファイステージが移行される時、フラッシュメモリ２０１は、ロックアウト処理ＬＣＫを実行する。これによって、センスアンプ回路１３は、あるステートに関してベリファイパスのメモリセルに接続されたビット線を、放電状態（ソース線電圧ＶＳＲＣ，ＶＳＲＣｚの印加状態）に、設定する。
本実施形態のように、ベリファイ時にロックアウト処理の有無が混在する場合、各ステートのセンス時の電圧値は、以下のような値を取り得る。
ＡステートのベリファイステージＤＡにおいて、ノーロックアウト処理で、ＱＰＷレベルからターゲットレベルに移行される場合、ベリファイレベルＶＡＶ（＞ＶＡＶＬ）時においてソース線に供給されるセル電流の量は、ＱＰＷレベル時におけるソース線に供給されるセル電流の量に比較して、多くなる。
そのため、ターゲットレベルＶＡＶにおけるソース線電圧ＣＥＬＳＲＣの補正電圧ＶＳＲＣｚ−ａ２は、ＱＰＷレベルＶＡＶＬにおけるソース線電圧ＣＥＬＳＲＣの補正電圧ＶＳＲＣｚ−ａ１以下になる。
Ａステートのベリファイ時と同様の理由で、ＢステートのベリファイステージＤＢにおいて、ターゲットレベルＶＢＶにおけるソース線電圧ＣＥＬＳＲＣの補正電圧ＶＳＲＣｚ−ｂ２は、ＱＰＷレベルＶＢＶＬにおけるソース線電圧ＣＥＬＳＲＣの補正電圧ＶＳＲＣｚ−ｂ２以下になる。
ＡステートからＢステートへのベリファイステージの移行時において、ロックアウト処理が実行されるため、ソース線に流れる電流Ｉｔｏｔａｌの電流量が低減される。その結果として、ソース線の電位の浮遊が緩和されるため、ＢステートのＱＰＷレベルＶＢＶＬにおける補正電圧ＶＳＲＣｚ＿ｂ１は、ＡステートのターゲットレベルＶＡＶにおける補正電圧ＶＳＲＣｚ−ａ２より高くなる。
これと同様の理由で、ＢステートからＣステートへのベリファイステージの移行時において、ロックアウト処理が実行されるため、Ｃステートの補正電圧Ｖｓｒｃｚ−ｃは、ＢステートのターゲットレベルＶＢＶにおける補正電圧ＶＳＲＣｚ−ｂ２より高くなる。
本実施形態のように、ロックアウト処理の有無が混在するように、メモリセルのしきい値電圧が判定される場合であっても、ソース線制御回路１４は、ソース線に流れる電流Ｉｔｏｔａｌのモニタ結果に基づいて、ソース線電圧ＳＬを制御する。
したがって、本実施形態のフラッシュメモリは、第１乃至第３の実施形態と同様の効果を得ることができる。
（５） 第５の実施形態
図１６及び図１７を用いて、第５の実施形態の半導体メモリ装置が、説明される。
第５の実施形態のフラッシュメモリにおいて、ソース線制御回路は、センスアンプ回路に印加される電圧（駆動電圧）ＶＨＳＡを、モニターする。ソース線制御回路は、センスアンプ回路側の電圧ＶＨＳＡのモニタ結果に基づいて、ソース線ＳＬの電位を制御する。
図１６に示されるように、センスアンプ回路１３は、レギュレータ回路１３９を含む。レギュレータ回路１３９は、電圧ＶＨＳＡの大きさを制御する。
本実施形態のフラッシュメモリにおいて、ソース線制御回路１４Ｘは、センスアンプ回路１３（センスユニット１３１）の駆動電圧ＶＨＳＡをモニターするための回路（以下では、モニタ回路とよぶ）１４９を含む。モニタ回路１４９は、センスアンプ回路１３の構成要素でもよい。
図１７に示されるように、レギュレータ回路１３９は、アンプ（例えば、差動アンプ）Ａ２、複数のトランジスタＴＡ〜ＴＤ及び複数の抵抗素子ＲＡ〜ＲＣを含む。
アンプＡ２の入力端子（例えば、反転入力端子）ＩＴＡに、参照電圧ＶＲＥＦが供給される。アンプＡ２の入力端子（例えば、非反転入力端子）ＩＴＢに、２つの抵抗素子ＲＡ，ＲＢの接続部が、接続されている。アンプ回路Ａ２の出力端子ＯＴＡは、トランジスタ（ｐ型トランジスタ）ＴＡのゲートに接続されている。
トランジスタＴＡの一端は、電圧端子ＶＥＸＴに、接続されている。トランジスタＴＡの他端は、出力ノードＮＤＡに接続されている。電圧ＶＨＳＡが、出力ノードＮＤＡからセンスユニット１３１に出力される。トランジスタＴＡの他端は、２つの抵抗素子ＲＡ，ＲＢを介して、グランド端子ＶＳＳに接続されている。
抵抗素子ＲＡ，ＲＢは、電圧ＶＨＳＡに対するモニタ部として機能する。
トランジスタＴＡは、アンプＡ２からの出力（電圧値）に応じて、動作する。これによって、電圧ＶＨＳＡの大きさが、一定となるように調整される。
モニタ回路１４９は、複数のトランジスタＴＢ，ＴＣ，ＴＤと抵抗素子ＲＣとを含む。
トランジスタ（ｐ型トランジスタ）ＴＢのゲートは、アンプＡ２の出力端子ＯＴＡに接続されている。トランジスタＴＢの一端は、電圧端子ＶＥＸＴ（ＶＣＣ）に、接続されている。トランジスタＴＢの他端は、抵抗素子ＲＣを介して、トランジスタＴＣの一端に接続されている。
トランジスタＴＣの一端は、トランジスタＴＣのゲートに接続されている。トランジスタＴＣの他端は、グランド端子Ｖｓｓに接続されている。トランジスタＴＣのゲートは、トランジスタＴＤのゲートに接続されている。
トランジスタＴＤの一端は、トランジスタＴ５の一端（レプリカ回路１４２の出力ノード）に接続されている。トランジスタＴＤの他端は、グランド端子Ｖｓｓに接続されている。
トランジスタＴＢは、トランジスタＴＡのドレイン電流に対応するミラー電流Ｉｍｒｚを、流す。例えば、トランジスタＴＢのゲートサイズは、トランジスタＴＡのゲートサイズより小さい。それゆえ、トランジスタＴＢのミラー電流Ｉｍｒｚは、２つのトランジスタＴＡ，ＴＢのゲートサイズ比に応じて、トランジスタＴＡのドレイン電流より小さくなる。
ミラー電流Ｉｍｒｚの大きさと抵抗素子ＲＣとによって生成される電圧で、トランジスタＴＣ，ＴＤは、動作する。トランジスタＴＣ，ＴＤのドレイン電流に応じて、レプリカ回路１４２の出力（補正電圧値）ＶＳＲＣｚの大きさが変化する。
例えば、大きいミラー電流Ｉｍｒｚが抵抗素子ＲＣに流れた場合、トランジスタＴＣ，ＴＤのゲート電圧は大きくなる。それゆえ、トランジスタＴＣ，ＴＤは、電流を強く引き込み、レプリカ素子ＲＲＰ，ＲＴに流れる電流は、大きくなる。これによって、レプリカ素子ＲＲＰ，ＲＴによる電圧ドロップ量が増大し、補正電圧（ノードＮＤ１の電位）ＶＳＲＣｚは、低下する。
これとは反対に、小さいミラー電流Ｉｍｒｚが抵抗素子ＲＣに流れた場合、トランジスタＴＣ，ＴＤの電流の引き込みは、弱くなる。この場合、レプリカ素子ＲＲＰ，ＲＴによる電圧ドロップ量は、低下する。それゆえ、ミラー電流Ｉｍｒｚが小さい場合における補正電圧ＶＳＲＣｚは、ミラー電流Ｉｍｒｚが大きい場合における補正電圧ＶＳＲＣｚより増加する。
尚、電圧ＶＨＳＡが基準電圧ＶＲＥＦ以下である場合、トランジスタＴＡ，ＴＢのドレイン電流（ミラー電流）は、増加する。電圧ＶＨＳＡが基準電圧ＶＲＥＦより大きい場合、トランジスタＴＡ，ＴＢのドレイン電流は、低下する。
このような、センスアンプ回路側のミラー電流Ｉｍｒｚの増減に応じたレプリカ回路の出力の調整が、モニタ期間中に繰り返し実行される。
以上のように、本実施形態のフラッシュメモリ２０１は、レプリカ回路１４２によってメモリセルアレイ内の寄生抵抗によって生じる電圧のドロップ量に加えて、センスアンプ回路１３側の駆動電圧ＶＨＳＡの変動量が、ソース線の電圧の制御に反映される。
これによって、本実施形態のフラッシュメモリは、より高い精度でソース線の電位を制御できる。
尚、本実施形態におけるソース線制御回路の全体的な動作に関する説明は、第１乃至第４の実施形態において説明される動作と実質的に同じであるため、ここでの説明は、省略される。
以上のように、第５の実施形態の半導体メモリ装置は、第１乃至第４の実施形態と同様の効果が得られる。
（６） その他
多値フラッシュメモリの読み出し動作は、以下のような判定電圧を含む。
Ａレベルの読み出し動作に選択されたワード線に印加される判定電圧は、例えば、０Ｖ〜０．５５Ｖの間である。但し、Ａレベルの判定電圧は、この値に限定されることなく、０．１Ｖ〜０．２４Ｖ、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、及び、０．５Ｖ〜０．５５Ｖのうち、いずれの範囲でもよい。
Ｂレベルの読み出し動作に選択されたワード線に印加される判定電圧は、例えば１．５Ｖ〜２．３Ｖの間である。但し、Ｂレベルの判定電圧は、この値に限定されず、１．６５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、及び、２．１Ｖ〜２．３Ｖのうち、いずれの範囲でもよい。
Ｃレベルの読み出し動作に選択されたワード線に印加される判定電圧は、例えば、３．０Ｖ〜４．０Ｖの間である。Ｂレベルの判定電圧は、、これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．６Ｖ、及び、３．６Ｖ〜４．０Ｖのうち、いずれの範囲でもよい。
尚、読み出し動作の期間（ｔＲ）は、例えば、２５μｓ〜３８μｓ、 ３８μｓ〜７０μs、 ７０μｓ〜８０μｓのうち、いずれか１つの期間でよい。
多値フラッシュメモリの書き込み動作は、プログラム動作とベリファイ動作を含む。
多値フラッシュメモリの書き込み動作において、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば、１３．７Ｖ〜１４．３Ｖの間である。この電圧は、この値に限定されることなく、例えば、１３．７Ｖ〜１４．０Ｖ及び１４．０Ｖ〜１４．６Ｖのうち、いずれの範囲でもよい。
奇数番目のワード線のメモリセルに対して書き込む動作が実行される場合における選択ワード線に最初に印加される電圧は、偶数番目のワード線のメモリセルに対して書き込み動作が実行される際の選択ワード線に最初に印加される電圧と、異なっていてもよい。
プログラム動作が、incremental step pulse Program（ＩＳＰＰ）方式である場合、ステップアップの電圧は、例えば、０．５Ｖ程度である。
非選択のワード線に印加される非選択電圧（パス電圧）は、例えば、６．０Ｖ〜７．３Ｖの範囲の値である。但し、非選択電圧は、この値に限定されることなく、例えば、７．３Ｖ〜８．４Ｖの範囲の値でもよく、６．０Ｖ以下でもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間（tProg）は、例えば、１７００μｓ〜１８００μｓ、 １８００μｓ〜１９００μｓ、及び、１９００μｓ〜２０００μｓのうち、いずれかの１つの期間でよい。
多値フラッシュメモリの消去動作は、半導体基板の上部上に形成され、かつ、メモリセルが上方に配置されたウェル領域に最初に印加される電圧は、例えば、１２Ｖ〜１３．６Ｖの範囲の値である。この電圧は、この値に限定されることなく、例えば、１３．６Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ、 １９．０〜１９．８Ｖ或いは１９．８Ｖ〜２１Ｖのうち、いずれかの範囲の値でよい。
消去動作の時間（tErase）は、例えば、３０００μｓ〜４０００μｓ、４０００μｓ〜５０００μｓ、及び、４０００μｓ〜９０００μｓのうち、いずれか１つの期間でよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２０１：フラッシュメモリ、１１：メモリセルアレイ、１３：センスアンプ回路、１４：ソース線制御回路。

Claims (4)

  1. 基板上方に積層された複数のメモリセルと、
    前記複数のメモリセルのゲートに接続された複数のワード線と、
    前記複数のメモリセルの一端に接続されたソース線と、
    を具備し、
    データの読み出し動作のとき、選択されたワード線に第１の電圧と第２の電圧を順次印加し、
    前記第１の電圧を印加している期間は、第１の期間と第２の期間とを含み、
    前記第１の期間内に第３の電圧を前記ソース線に印加し、前記第２の期間内に第４の電圧を前記ソース線に印加し、
    前記第２の電圧を印加している期間は、第３の期間と第４の期間とを含み、
    前記第３の期間内に前記第３の電圧を前記ソース線に印加し、前記第４の期間内に前記第４の電圧とは異なる第５の電圧を前記ソース線に印加する、
    半導体メモリ装置。
  2. 前記第３の電圧は、前記第４の電圧より大きい、
    請求項１に記載の半導体メモリ装置。
  3. 前記ソース線に印加される電圧を制御する第１の回路を、さらに具備し、
    前記第１の回路は、
    前記複数のメモリセルの抵抗成分に対応する第１の抵抗値を有する第２の回路と、
    前記ソース線に流れる第１の電流に基づいて、前記第４及び第５の電圧としての前記第２の回路の出力の大きさを制御する第３の回路と、
    を含む、
    請求項１又は２に記載の半導体メモリ装置。
  4. 前記第１の回路は、前記第１の電流が供給される第１のトランジスタを含み、
    前記第２の回路は、前記第２の回路に前記第１の電流に対応する第２の電流を供給する第２のトランジスタを含み、
    前記第１のトランジスタのゲートは、前記第２のトランジスタのゲートに接続され、前記第２のトランジスタのゲートサイズは、前記第１のトランジスタのゲートサイズより小さい、
    請求項３に記載の半導体メモリ装置。
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