TWI579852B - Memory system and controller - Google Patents

Description

記憶體系統及控制器

[關聯申請案]

本申請案享有以日本專利申請案2014-186194號(申請案日：2014年9月12日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全體內容。

本發明之實施形態係關於一種記憶體系統及控制器。

已知有一種將記憶胞電晶體三維排列而成之NAND型快閃記憶體。

本發明之實施形態提供一種可提高處理速度之記憶體系統及控制器。

實施形態之記憶體系統具備半導體記憶裝置及控制器。半導體記憶裝置可應對第1寫入方式及第2寫入方式之任一者。控制器於接收對第1位址之資料之寫入指示之情形時，可將表示第1寫入方式與第2寫入方式之中對應於第1位址之寫入方式的指令輸出至半導體記憶裝置。

1‧‧‧記憶體系統

20、60‧‧‧半導體基板

23~25、32、36、38、68‧‧‧配線層

27~29、61、62-1~62-4、65~67‧‧‧絕緣膜

30、35、37、63-1~63-3‧‧‧半導體層

31、34、70‧‧‧P⁺擴散層

33、69‧‧‧N⁺擴散層

40~48‧‧‧N通道MOS電晶體

49‧‧‧P通道MOS電晶體

50‧‧‧電容器

64‧‧‧鰭型積層構造

100‧‧‧NAND型快閃記憶體

110‧‧‧核心部

111‧‧‧記憶胞陣列

112‧‧‧列解碼器

113‧‧‧感測放大器

114‧‧‧源極線驅動器

115‧‧‧井驅動器

116‧‧‧NAND串

120‧‧‧周邊電路部

121‧‧‧定序器

122‧‧‧電荷泵

123‧‧‧暫存器

124‧‧‧驅動器

200‧‧‧控制器

210‧‧‧主機介面電路

220‧‧‧內建記憶體

230‧‧‧CPU

240‧‧‧緩衝記憶體

250‧‧‧NAND介面電路

260‧‧‧ECC電路

圖1係第1實施形態之記憶體系統之方塊圖。

圖2係第1實施形態之半導體記憶裝置之方塊圖。

圖3係第1實施形態之記憶胞陣列之電路圖。

圖4係第1實施形態之記憶胞陣列之剖視圖。

圖5係第1實施形態之感測放大器之電路圖。

圖6係第1實施形態之記憶胞電晶體之閾值分佈圖。

圖7係表示第1實施形態之正模式編程之閾值分佈圖。

圖8係表示第1實施形態之負模式編程之閾值分佈圖。

圖9係第1實施形態之寫入狀況表。

圖10係表示第1實施形態之編程時之動作之流程的流程圖。

圖11係表示第1實施形態之編程時之動作之流程的流程圖。

圖12係表示第1實施形態之成為“E”位準之編程對象之負型之閾值的分佈圖。

圖13係第1實施形態之“E”位準及“LMp”位準之閾值分佈圖。

圖14係表示第1實施形態之自“E”位準、或“LMp”位準之編程之正型之閾值分佈圖。

圖15係表示第1實施形態之成為“E”位準之編程對象之正型之閾值的分佈圖。

圖16係第1實施形態之“E”位準及“LMn”位準之閾值分佈圖。

圖17係表示第1實施形態之自“E”位準、或“LMn”位準之編程之負型之閾值分佈圖。

圖18係表示第1實施形態之正模式編程時之各配線之電位的時序圖。

圖19係表示向第1實施形態之導電膜供給電荷之狀況之NAND串之剖視圖。

圖20係表示第1實施形態之編程之次數及VPGMp之關係的曲線圖。

圖21係表示第1實施形態之負模式編程時之各配線之電位的時序圖。

圖22係表示向第1實施形態之導電膜供給電洞之狀況之NAND串 之剖視圖。

圖23係表示第1實施形態之編程之次數與VPGMn之關係之曲線圖。

圖24係表示第1實施形態之讀出時之動作之流程的流程圖。

圖25係表示第1實施形態之記憶胞電晶體MT中記憶之資料的表。

圖26係表示第1實施形態之N通道讀出時之各配線之電位的時序圖。

圖27係表示第1實施形態之P通道讀出時之各配線之電位的時序圖。

圖28係表示第2實施形態之編程時之控制器之動作的流程圖。

圖29係第2實施形態之編程時之各種信號之時序圖。

圖30係表示第2實施形態之讀出動作中之控制器之動作的流程圖。

圖31係第2實施形態之讀出時之各種信號之時序圖。

圖32係表示應用第3實施形態之使用第1條件之編程及使用第2條件之編程時之閾值之變動的曲線圖。

圖33係表示第3實施形態之正型中之第1驗證及第2驗證之閾值電壓的分佈圖。

圖34係表示第3實施形態之負型中之第1驗證及第2驗證之閾值電壓的分佈圖。

圖35係第3實施形態之編程之流程圖。

圖36係表示第3實施形態之正模式編程時之各配線之電位的時序圖。

圖37係表示第3實施形態之負模式編程時之各配線之電位的時序圖。

圖38係第4實施形態之感測放大器之電路圖。

圖39係表示第4實施形態之N通道讀出中之節點SEN之電壓與感測時間之關係的曲線圖。

圖40係表示第4實施形態之N通道讀出中之各配線之電位的時序圖。

圖41係表示第4實施形態之P通道讀出中之各配線之電位的時序圖。

圖42係表示第5實施形態之編程時之動作之流程之流程圖。

圖43係表示第5實施形態之編程時之動作之流程之流程圖。

圖44係表示第5實施形態之編程時之動作之流程之流程圖。

圖45係表示第5實施形態之“E”_“LMp”編程之對象之閾值分佈圖。

圖46係表示第5實施形態之“E”_“LMp”編程時之各配線之電位之時序圖。

圖47係表示第5實施形態之“E”_“LMn”編程時之各配線之電位之時序圖。

圖48係表示第5實施形態之N通道讀出時之各配線之電位之時序圖。

圖49係表示第5實施形態之P通道讀出時之各配線之電位之時序圖。

圖50係第6實施形態之移位表之概念圖。

圖51係表示第6實施形態之資料讀出時之控制器之動作的流程圖。

圖52係表示第6實施形態之正型中之正常讀出至重試讀出為止之讀出電壓值之變化的時序圖。

圖53係表示第6實施形態之負型中之正常讀出至重試讀出為止之讀出電壓值之變化的時序圖。

圖54係第6實施形態之正型之閾值分佈圖。

圖55係第6實施形態之負型之閾值分佈圖。

圖56係表示第7實施形態之編程時之動作之流程之流程圖。

圖57係表示第7實施形態之編程時之動作之流程之流程圖。

圖58係第8實施形態之記憶胞陣列111之電路圖。

圖59係第8實施形態之記憶體單元MU之立體圖。

圖60係第8實施形態之記憶胞陣列之俯視圖。

圖61係沿圖60中之57-57線之剖視圖。

圖62係沿圖60中之58-58線之剖視圖。

圖63係沿圖60中之59-59線之剖視圖。

圖64係表示第8實施形態之正模式編程時之各配線之電位的時序圖。

圖65係表示第8實施形態之負模式編程時之各配線之電位的時序圖。

圖66係表示第8實施形態之N通道讀出時之各配線之電位的時序圖。

圖67係表示第8實施形態之P通道讀出時之各配線之電位的時序圖。

圖68係表示第9實施形態之刪除動作之流程的流程圖。

圖69係表示向第9實施形態之對象區塊之記憶胞電晶體注入電荷時之各配線之電位的時序圖。

圖70係表示向第9實施形態之對象區塊之記憶胞電晶體注入電洞時之各配線之電位的時序圖。

圖71係第1變化例之記憶胞電晶體MT之閾值分佈圖。

圖72係表示第1變化例之“E”pos編程之閾值分佈圖。

圖73係表示第1變化例之“E”neg編程之閾值分佈圖。

圖74係表示第2變化例之“LMp”編程時之VPGMp、及記憶胞電晶 體MT之閾值之變動的圖。

圖75係表示第2變化例之“LMn”編程時之VPGMn、及記憶胞電晶體MT之閾值之變動的圖。

圖76係表示第3變化例之N通道讀出時之各配線之電位的時序圖。

圖77係表示第3變化例之P通道讀出時之各配線之電位的時序圖。

以下，參照圖式對實施形態進行說明。於該說明時，針對所有圖式而對共通部分附加共通參照符號。

1.第1實施形態

對第1實施形態之記憶體系統進行說明。以下作為半導體記憶裝置係列舉將記憶胞電晶體積層於半導體基板上而成之三維積層型NAND型快閃記憶體進行說明。

1.1關於構成

1.1.1關於記憶體系統之構成

首先，使用圖1對包含本實施形態之半導體記憶裝置之記憶體系統之構成進行說明。圖1係本實施形態之記憶體系統之方塊圖。

如圖示般，記憶體系統1具備NAND型快閃記憶體100及控制器200。控制器200與NAND型快閃記憶體100例如可藉由其等之組合而構成一個半導體裝置，作為一例列舉如SD^TM卡之記憶卡、SSD(solid state drive)等。

NAND型快閃記憶體100具備複數之記憶胞電晶體，非揮發地記憶資料。NAND型快閃記憶體100之詳細構成於後文進行敍述。

控制器200應答來自外部之主機機器之命令(存取)，對NAND型快閃記憶體100命令進行讀出、寫入、刪除等。又，管理NAND型快閃記憶體100之記憶體空間。

控制器200具備主機介面電路210、內建記憶體(RAM)220、中央處 理單元(CPU)230、緩衝記憶體240、NAND介面電路250、及ECC電路260。

主機介面電路210係經由控制器匯流排而與主機機器連接，負責與主機機器之通信。而且，將自主機機器接收之命令及資料分別傳送至CPU230及緩衝記憶體240。又，應答CPU230之命令，將緩衝記憶體240內之資料傳送至主機機器。

NAND介面電路250係經由NAND匯流排而與NAND型快閃記憶體100連接，負責與NAND型快閃記憶體100之通信。而且，將自CPU230接收之命令傳送至NAND型快閃記憶體100，且於寫入時將緩衝記憶體240內之寫入資料傳送至NAND型快閃記憶體100。進而，於讀出時將自NAND型快閃記憶體100讀出之資料傳送至緩衝記憶體240。

CPU230控制控制器200全體之動作。例如，於自主機機器接收寫入命令時，應答此寫入命令而發佈基於NAND介面之寫入命令。於讀出及刪除時亦相同。又，CPU230執行耗損平均等用於管理NAND型快閃記憶體100之各種處理。進而，CPU230執行各種演算。例如，執行資料之加密處理或隨機化處理等。

ECC電路260執行資料之錯誤校正(ECC：Error Checking and Correcting)處理。即，ECC電路260於資料之寫入時基於寫入資料產生奇偶性，於讀出時根據奇偶性產生校正子而檢測錯誤，並校正該錯誤。再者，CPU230亦可具有ECC電路260之功能。

內建記憶體220係例如DRAM等半導體記憶體，作為CPU230之作業區域而使用。而且，內建記憶體220保持用於管理NAND型快閃記憶體100之韌體、及各種管理表等。又，例如內建記憶體220保持記憶有NAND型快閃記憶體100之寫入狀況之表(寫入狀況表)。關於寫入狀況表之詳細內容於下述之1.1.4之項進行說明。

1.1.2關於半導體記憶裝置之構成

其次，對NAND型快閃記憶體100之構成進行說明。

1.1.2.1關於半導體記憶裝置之全體構成

圖2係本實施形態之NAND型快閃記憶體100之方塊圖。如圖示般，NAND型快閃記憶體100大致上具備核心部110及周邊電路120。

核心部110具備記憶胞陣列111、列解碼器112、感測放大器113、源極線驅動器114、及井驅動器115。

記憶胞陣列111具備分別關聯於字元線及位元線之複數之非揮發性記憶胞電晶體MT之集合即複數之區塊BLK(BLK0、BLK1、BLK2、...)。區塊BLK為資料之刪除單位，同一區塊BLK內之資料係被統括地刪除。區塊BLK之各者具備串聯連接有記憶胞之NAND串116之集合即複數之串單元SU(SU0、SU1、SU2、...)。當然，記憶胞陣列111內之區塊數、1區塊BLK內之串單元SU數為任意。關於記憶胞陣列111之詳細內容於下文敍述。

列解碼器112對區塊位址或頁面位址進行解碼，選擇對應之區塊BLK之任一字元線。而且，列解碼器112對選擇字元線及非選擇字元線施加適切之電壓。

感測放大器113於資料之讀出時對自記憶胞電晶體MT讀出至位元線BL之資料進行感測‧放大。又，於資料之寫入時，將寫入資料傳送至記憶胞電晶體MT。資料向記憶胞陣列111之讀出及寫入係以複數之記憶胞電晶體MT單位進行，該單位為頁面。

源極線驅動器114對源極線施加電壓。

井驅動器115對形成有NAND串116之井區域施加電壓。

周邊電路120具備定序器121、電荷泵122、暫存器123、及驅動器124。

定序器121控制NAND型快閃記憶體100全體之動作。

電荷泵122使自外部供給之電源電壓升壓，將必要之電壓供給至 驅動器124。

驅動器124將資料之寫入、讀出、及刪除所需之電壓供給至列解碼器112、感測放大器113、源極線驅動器114、及井驅動器115。

暫存器123保持各種信號。例如，保持資料之寫入或刪除動作之狀態，並藉此向控制器通知動作是否正常完成。又，暫存器123亦可保持各種表。

1.1.2.2關於記憶胞陣列之構成

其次，對上述記憶胞陣列111之構成之詳細內容進行說明。圖3係區塊BLK0之電路圖。其他區塊BLK亦具備相同之構成。

如圖示般，區塊BLK0包含例如4個串單元SU(SU0~SU3)。又，各串單元SU包含複數之NAND串116。

NAND串116之各者包含例如8個記憶胞電晶體MT(MT0~MT7)、及選擇電晶體ST1、ST2。記憶胞電晶體MT具備包含控制閘極及電荷儲存層之積層閘極，非揮發地保持資料。再者，記憶胞電晶體MT之個數並不限於8個，亦可為16個或32個、64個、128個等，其數量並無限定。記憶胞電晶體MT0~MT7係其等之電流路徑串聯連接。該串聯連接之一端側之記憶胞電晶體MT7之電流路徑連接於選擇電晶體ST1之電流路徑之一端，另一端側之記憶胞電晶體MT0之電流路徑連接於選擇電晶體ST2之電流路徑之一端。

串單元SU0~SU3之各者之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0~SGD3。另一方面，選擇電晶體ST2之閘極於複數之串單元間共通連接於同一選擇閘極線SGS。又，同一區塊BLK0內之記憶胞電晶體MT0~MT7之控制閘極分別共通連接於字元線WL0~WL7。

即，字元線WL0~WL7及選擇閘極線SGS係於同一區塊BLK內之複數之串單元SU0~SU3間共通地連接，相對於此，選擇閘極線SGD即 便於同一區塊BLK內亦針對串單元SU0~SU3之每一個而獨立。

又，於記憶胞陣列111內呈矩陣狀配置之NAND串116中位於同一列之NAND串116之選擇電晶體ST1之電流路徑的另一端共通連接於任一位元線BL(BL0~BL(K-1)、(K-1)為1以上之自然數)。即，位元線BL係於複數之區塊BLK間將NAND串116共通連接。又，選擇電晶體ST2之電流路徑之另一端共通地連接於源極線SL。源極線SL係於例如複數之區塊間將NAND串116共通連接。

圖4係本實施形態之記憶胞陣列111之一部分區域之剖視圖。如圖示般，於P型井區域20上形成有複數之NAND串116。即，於井區域20上形成有作為選擇閘極線SGS發揮功能之複數之配線層25、作為字元線WL發揮功能之複數之配線層23、及作為選擇閘極線SGD發揮功能之複數之配線層24。

而且，形成有貫通該等配線層23~25且到達P型井區域20之記憶體孔(memory hole)26。於記憶體孔26之側面依序形成有區塊絕緣膜27、電荷儲存層28(絕緣膜)、及穿隧絕緣膜29，進而於記憶體孔26內嵌入有導電膜30。導電膜30係作為NAND串116之電流路徑發揮功能，且於記憶胞電晶體MT以及選擇電晶體ST1及ST2之動作時形成通道的區域。

於各NAND串116中設有複數層(本例中4層)之配線層25電性共通地連接且連接於同一選擇閘極線SGS。即，該等4層之配線層25實質上作為1個選擇電晶體ST2之閘極電極發揮功能。關於配線層24亦相同，4層之配線層24連接於同一選擇閘極線SGD，且實質上作為1個選擇電晶體ST1之閘極電極發揮功能。再者，配線層24及配線層25之層數只要設置1層以上便可，其數量並無限定。

根據以上之構成，各NAND串116中於P型井區域20上依序積層有選擇電晶體ST2、複數之記憶胞電晶體MT、及選擇電晶體ST1。

再者，於圖4之例中選擇電晶體ST1及ST2係與記憶胞電晶體MT同樣地具備電荷儲存層28。然而，選擇電晶體ST1及ST2實質上並非作為保持資料之記憶胞發揮功能，而是作為開關發揮功能。此時，使選擇電晶體ST1及ST2接通/斷開之閾值亦可藉由向電荷儲存層28注入電荷而控制。

於配線層24之上方之導電膜30之區域形成有P⁺型雜質擴散層31。而且，擴散層31係連接於作為位元線BL發揮功能之配線層32。

位元線BL連接於感測放大器113。

進而，於P型井區域20之表面內形成有N⁺型雜質擴散層33及P⁺型雜質擴散層34。於擴散層33上形成有接觸插塞35，於接觸插塞35上形成有作為源極線SL發揮功能之配線層36。源極線SL係連接於源極線驅動器114。又，擴散層34上形成有接觸插塞37，於接觸插塞37上形成有作為井配線CPWELL發揮功能之配線層38。井配線CPWELL係連接於井驅動器115。配線層36及38係形成於較選擇閘極線SGD更靠上層、且較配線層32更靠下層之層。

以上之構成係於記載圖4之紙面之縱深方向排列複數個，藉由於縱深方向排列之複數之NAND串116之集合而形成串單元SU。又，同一串單元SU內所含之作為複數之選擇閘極線SGS發揮功能之配線層25係相互共通地連接。即，鄰接之NAND串116間之P型井區域20上亦形成有穿隧絕緣膜29，鄰接於擴散層33之配線層25及穿隧絕緣膜29係形成至擴散層33附近為止。

因此，若自擴散層33向導電膜30供給電荷，則於記憶胞電晶體MT、及選擇電晶體ST1、ST2形成N通道，該等作為N通道電晶體而動作。又，若自擴散層31向導電膜30供給電洞，則於記憶胞電晶體MT、及選擇電晶體ST1、ST2形成P通道，該等作為P通道電晶體而動作。如此，本實施形態之構造具有記憶胞電晶體MT、及選擇電晶體ST1、ST2 可形成2個通道之構造(以下將其稱為雙通道構造)。

再者，關於記憶胞陣列111之構成，例如記載於“三維積層非揮發性半導體記憶體”之2009年3月19日申請之美國專利申請案12/407,403號。又，記載於“三維積層非揮發性半導體記憶體”之2009年3月18日申請之美國專利申請案12/406,524號、“非揮發性半導體記憶裝置及其製造方法”之2010年3月25日申請之美國專利申請案12/679,991號、“半導體記憶體及其製造方法”之2009年3月23日申請之美國專利申請案12/532,030號。該等專利申請案之全部內容藉由參照而援用於本案說明書。

1.1.2.3關於感測放大器

其次，對感測放大器113之構成進行說明。於本實施形態中，以感測位元線BL之電壓變動之電壓感測方式之感測放大器113為例進行說明。於電壓感測方式中，係屏蔽鄰接之位元線而進行感測動作。即，於電壓感測方式中，對每一偶數位元線BLe、及每一奇數位元線BLo而讀出資料。因此，任一區塊BLK之任一串單元SU中之、共通地連接於任一字元線WL之複數之記憶胞電晶體MT之中、連接於偶數位元線BLe、或奇數位元線BLo的記憶胞電晶體MT之集合為被稱為「頁面」之單位。而且，自偶數位元線BLe讀出資料時將奇數位元線BLo固定為固定電位(屏蔽)，自奇數位元線BLo讀出資料時將偶數位元線BLe固定為固定電位。

圖5係對應於2根位元線之感測放大器單元之電路圖。感測放大器113係按每2根位元線BL而設之圖5所示之感測放大器單元之集合體。如圖示般，1個感測放大器單元係由偶數位元線BLe、及奇數位元線BLo而共有。

感測放大器單元之各者具有第一資料快取記憶體(Primary Data Cache：PDC)430、第二資料快取記憶體(Secondary Data Cache： SDC)431、3個動態資料快取記憶體(Dynamic Data Cache：DDC)433(433-1~433-3)、及臨時資料快取記憶體(Temporary Data Cache：TDC)434。再者，動態資料快取記憶體433及臨時資料快取記憶體434視需要而設便可。又，動態資料快取記憶體433於寫入時亦可作為用於保持要寫入位元線BL之資料的快取記憶體使用。

第一資料快取記憶體430具有時鐘反相器CLI1及CLI2以及N通道MOS電晶體NMOS5。第二資料快取記憶體431具有時鐘反相器CLI3及CLI4以及N通道MOS電晶體NMOS6及NMOS7。動態資料快取記憶體433具有N通道MOS電晶體NMOS4及NMOS9。又，臨時資料快取記憶體434具有電容C。

N通道MOS電晶體HN2e及HN2o係電流路徑之一端分別連接於對應之偶數位元線BLe及奇數位元線BLo。電晶體HN2e及HN2o係於閘極分別輸入有信號線BLSe及BLSo，且電流路徑之另一端經由配線SABL而共通地連接於N通道MOS電晶體NMOS10。

又，於偶數位元線BLe及奇數位元線BLo連接有N通道MOS電晶體HN1e及HN1o之源極。電晶體HN1e及HN1o分別於閘極輸入有信號線BIASe及BIASo，且於汲極輸入有信號線BLCRL。

電晶體NMOS10係於閘極連接有信號線BLCLAMP，且電流路徑之一端連接於電晶體NMOS11~NMOS13及NMOS19之電流路徑之一端、電晶體NMOS18之閘極、臨時資料快取記憶體434。

電晶體NMOS11係於閘極輸入有信號線BLPRE，且電流路徑之另一端連接於電源，被供給電壓VPRE。VPRE係例如於資料讀出時為對位元線BL進行預充電而供給至感測放大器113之電壓。

電晶體NMOS12係於閘極輸入有信號線REG，且電流路徑之另一端連接於動態資料快取記憶體433。

電晶體NMOS13係於閘極輸入有信號線BLC1，且電流路徑之另一 端連接於第一資料快取記憶體430、動態資料快取記憶體433、及P通道MOS電晶體之電流路徑之一端。

電晶體NMOS19係於閘極輸入有信號線BLC2，且電流路徑之另一端連接於第二資料快取記憶體431。

再者，於圖5之例中，資料快取記憶體中係使用N通道MOS電晶體作為控制資料之輸入輸出之電晶體，但亦可使用P通道MOS電晶體。

又，第一資料快取記憶體430、第二資料快取記憶體431、動態資料快取記憶體433及臨時資料快取記憶體434之電路構成並不限定於圖5所示者，亦可採用其他電路構成。

1.1.3關於記憶胞電晶體之閾值分佈

其次，針對記憶胞電晶體MT可獲得之閾值分佈，說明例如可保持2位元之資料之情形。圖6係表示本實施形態之記憶胞電晶體MT可獲得之閾值分佈。

本實施形態之記憶胞電晶體MT之閾值電壓具有寫入資料時為正值之正型、及為負值之負型。而且，於各類型中，可保持2位元資料、即“11”、“01”、“10”、及“00”資料。

如圖示般，“11”資料對應於資料之刪除狀態，其閾值電壓為正型與負型中共通之“E”位準。“E”位準具有正或負值，且為高於負電壓AVHn且低於正電壓AVHp之值。

正型中之“01”、“10”、及“00”資料相當於向電荷儲存層28注入電荷而寫入資料之狀態。而且，保持各資料時之記憶胞電晶體MT之閾值電壓分別為“Ap”、“Bp”、及“Cp”位準。而且，該等閾值電壓存在“E”位準<“Ap”位準<“Bp”位準<“Cp”位準之關係，且“Ap”、“Bp”、及“Cp”位準具有正值。例如“Ap”位準係高於正電壓AVHp且低於正電壓BVHp之電壓，“Bp”位準係高於正電壓BVHp且低於正電壓CVHp之電壓，“Cp”位準係高於正電壓CVHp之電壓。

負型具有與正型相反之電壓關係。即，負型中之“01”、“10”、及“00”資料相當於向電荷儲存層28注入電洞而寫入資料之狀態。而且，保持各資料時之記憶胞電晶體MT之閾值電壓分別為“An”、“Bn”、及“Cn”位準。而且，閾值電壓存在“E”位準>“An”位準>“Bn”位準>“Cn”位準之關係，且“An”、“Bn”、及“Cn”位準具有負值。例如“An”位準係低於負電壓AVHn且高於負電壓BVHn之電壓，“Bn”位準係低於負電壓BVHn且高於負電壓CVHn之電壓，“Cn”位準係低於負電壓CVHn之電壓。

再者，各資料與閾值位準之關係並不限定於上述，可適當地變更。

其次，對寫入動作所致之閾值之變動進行說明。本實施形態之NAND型快閃記憶體100中，根據資料之寫入對象之頁面之閾值為正型還是負型，而寫入方式不同。關於該點，使用圖7及圖8進行說明。圖7及圖8係表示寫入對象頁面分別具有負型及正型之閾值時之、伴隨資料寫入之記憶胞電晶體MT之閾值電壓之變化的曲線圖。

再者，於以下之說明中，寫入動作中將向電荷儲存層28注入電荷或電洞而使記憶胞電晶體MT之閾值變動之動作稱為「編程」，將判定編程後記憶胞電晶體MT之閾值是否達到目標閾值之動作稱為驗證。而且，藉由該編程與驗證之重複，而將資料寫入至記憶胞電晶體MT。

首先，使用圖7對寫入對象頁面具有負型之閾值之情形進行說明。如圖示般，該情形時，係以寫入後之閾值為正值、即正型之方式進行編程。將此種編程稱為「正模式編程」。更具體而言，具有“Cn”位準、“Bn”位準、“An”位準、及“E”位準之閾值之記憶胞電晶體MT係以其閾值具有“E”位準、“Ap”位準、“Bp”位準、及“Cp”位準之任一者之方式進行編程。

其次，使用圖8對寫入對象頁面具有正型之閾值之情形進行說明。如圖示般，該情形時，係以寫入後之閾值為負值、即負型之方式 進行編程。將此種編程稱為「負模式編程」。更具體而言，具有“Cp”位準、“Bp”位準、“Ap”位準、及“E”位準之閾值之記憶胞電晶體MT係以其閾值具有“E”位準、“An”位準、“Bn”位準、及“Cn”位準之任一者的方式進行編程。

如以上般，本實施形態中係根據寫入對象頁面之閾值之類型，區分正模式編程與負模式編程而寫入資料(將此稱為雙模式編程)。藉此，記憶胞電晶體MT可利用正型與負型之2個閾值類型記憶資料。

1.1.4關於記憶胞電晶體之寫入狀況表

其次，對上述寫入狀況表進行說明。圖9係寫入狀況表之概念圖。

如圖示般，寫入狀況表保持表示各頁面之閾值分佈之類型(正型還是負型)、資料之有效性、及資料之寫入動作之累積次數的資訊。

根據圖9之例，例如於區塊BLK0之串單元SU0之字元線WL0中，對應於偶數位元線BLe之頁面所保持之資料之閾值為負型，其資料為有效狀態。而且，對該頁面之寫入動作之累積次數為7次。又，例如字元線WL0中對應於奇數位元線BLo之頁面所保持之資料之閾值為正型，其資料為無效狀態。而且，對該頁面之寫入動作之累積次數為16次。

控制器200之CPU230於每次對NAND型快閃記憶體100寫入資料、或進行區塊間之資料拷貝時，更新寫入狀況表。而且，控制器200之CPU230使用寫入狀況表來管理各頁面之寫入之狀態。

1.2關於資料之寫入動作

對本實施形態之資料之寫入動作進行說明。

1.2.1關於寫入動作之全體流程

首先，對NAND型快閃記憶體100中之資料之寫入動作之全體流程進行說明。圖10及圖11係表示寫入動作時之NAND型快閃記憶體100之動作之流程的流程圖。

如圖示般，例如定序器121自控制器200接收寫入命令、寫入選擇頁面位址、及寫入資料。此時，控制器200於寫入選擇頁面中存在當前閾值分佈之類型相關之資訊(以下稱為「類型資訊」)之情形時，將其亦與該等資訊一併發送。再者，所謂寫入選擇頁面中無類型資訊之情形，係指例如出廠狀態、或刪除後之情形等。

於是，定序器121首先確認是否接收類型資訊(步驟S100)。於未接收類型資訊之情形時(步驟S100、否)，定序器121選擇設定為預先優先執行之編程模式(步驟S101)。

於接收類型資訊之情形時(步驟S100、是)，定序器121基於該資訊，確認選擇頁面之閾值為負型還是正型(步驟S102)。

於選擇頁面為負型之情形時(步驟S103、是)，且於步驟S101中選擇正模式編程之情形時(步驟S101、是)，定序器121選擇正模式編程(步驟S104)。而且，定序器121為確認記憶胞電晶體MT之閾值之狀態而執行負‧預驗證(步驟S105)。

所謂負‧預驗證，係指判定選擇頁面中是否包含較對應於“E”位準之某負電壓Vneg低之閾值位準之資料的處理。而且，若該選擇頁面中不包含較負電壓Vneg低之閾值位準之資料，則該選擇頁面通過負‧預驗證。另一方面，若包含例如“An”、“Bn”、及“Cn”位準之資料、以及“E”位準且較Vneg低之位準之資料，則該選擇頁面之負‧預驗證失效。

繼而，定序器121基於步驟S105中之負‧預驗證之結果，判斷是否需要“E”位準之正模式編程(以下稱為「“E”pos編程」)(步驟S106)。具體而言，於負‧預驗證通過之情形時，定序器121判斷不需要“E”pos編程(步驟S106、否)，而跳過“E”pos編程。相對於此，於負‧預驗證失效之情形時，定序器121判斷需要“E”pos編程(步驟S106、是)，並執行“E”pos編程(步驟S107)。

“E”pos編程係如下動作：藉由對閾值電壓低於Vneg之記憶胞電晶體MT執行編程，使閾值上升至“E”位準且Vneg以上之值。又，定序器121於步驟S107之後執行驗證(步驟S108)。所謂驗證，係指如下處理：編程或刪除時比較剛編程或刪除後之記憶胞電晶體MT之閾值、與驗證位準，判定是否具有目標閾值。所謂驗證位準，係指對應於目標閾值位準之電壓，“E”pos編程中使用之驗證位準為Vneg。定序器121於通過步驟S108之驗證、或達到預先設定之上限次數之前，重複步驟S107及S108之處理(以下將包含編程及驗證之一系列處理稱為「編程循環」)。

繼而，定序器121基於自控制器200接收之寫入資料，執行“LMp”位準之編程(以下稱為「“LMp”編程」)。

所謂“LMp”編程，係指用於使閾值位準上升至“LMp”位準之編程動作。“LMp”位準係例如“Ap”位準與“Bp”位準之中間位準之閾值，處於正電壓VLMp~CVHp之範圍內。又，於“LMp”編程中，應向“Bp”及“Cp”位準編程之記憶胞電晶體MT成為對象。因此，於無成為對象之記憶胞電晶體MT之情形時，定序器121判斷不需要“LMp”編程(步驟S110、否)，而跳過“LMp”編程。相對於此，於存在成為對象之記憶胞電晶體MT之情形時，定序器121判斷需要“LMp”編程(步驟S110、是)，並執行“LMp”編程(步驟S111)。再者，“LMp”位準係例如“Ap”位準與“Bp”位準之中間位準之閾值。又，定序器121於步驟S111之後執行驗證(步驟S112)。此時之驗證位準為VLMp。而且，定序器121於通過步驟S112之驗證、或達到特定次數之前，重複步驟S111及S112之處理。

其次，定序器121基於自控制器200接收之寫入資料，執行“Ap”、“Bp”、及“Cp”位準之編程(以下稱為「“Ap”~“Cp”編程」)(步驟S114)。

所謂“Ap”~“Cp”編程，係指用於使選擇頁面中之各記憶胞電晶體MT之閾值上升至基於寫入資料之特定值為止的動作。其結果，將自控制器200接收之資料寫入至選擇頁面。

更具體而言，應寫入“01”資料之記憶胞電晶體MT之閾值係自“E”位準上升至“Ap”位準。應寫入“10”及“00”資料之記憶胞電晶體MT之閾值係自“LMp”位準分別上升至“Bp”及“Cp”位準。

於步驟S101中，設定為優先執行負模式編程之情形時(步驟S101、否)，或步驟S103中選擇頁面為正型之情形時(步驟S103、否)，定序器121選擇負模式編程(步驟S117)。而且，定序器121為確認記憶胞電晶體MT之閾值之狀態而執行正‧預驗證(步驟S118)。

正‧預驗證係如下處理：與步驟S105所說明之負‧預驗證相反地，判定選擇頁面是否包含較對應於“E”位準之某正電壓Vpos高的閾值位準之資料。若不包含，則該選擇頁面通過負‧預驗證，若包含則失效。

繼而，定序器121基於步驟S118中之正‧預驗證之結果，執行“E”位準之負模式編程(以下稱為「“E”neg編程」)(步驟S120)。“E”neg編程係與步驟S105所說明之“E”pos編程相反之動作。即，為如下動作：藉由對閾值電壓高於Vpos之記憶胞電晶體MT執行編程，使閾值降低為“E”位準且Vpos以下之值。

繼而，定序器121基於自控制器200接收之寫入資料，執行“LMn”位準之編程(以下稱為「“LMn”編程」)(步驟S124)。

“LMn”編程亦與步驟S110所說明之“LMp”編程相同。即，為將應向“Bn”及“Cn”位準編程之記憶胞電晶體MT之閾值設定為“LMn”位準之編程動作。“LMn”位準係例如“An”位準與“Bn”位準之中間位準之閾值，處於CVHn~負電壓VLMn之範圍內。又，於進行驗證時之驗證位準係VLMn。

其次，定序器121基於自控制器200接收之寫入資料，執行“An”、“Bn”、及“Cn”位準之編程(以下稱為「“An”~“Cn”編程」)(步驟S127)。

本步驟亦與步驟S114相同，係用於使選擇頁面中之各記憶胞電晶體MT之閾值上升至基於寫入資料之特定值為止。其結果，將自控制器 200接收之資料寫入至選擇頁面。

1.2.2關於寫入動作之具體例

其次，對上述說明之負‧預驗證、“E”pos編程、“LMp”編程、“Ap”~“Cp”編程、正‧預驗證、“E”neg編程、“LMn”編程、及“An”~“Cn”編程，列舉具體例且使用圖12至圖17進行說明。圖12至圖17係表示各動作中之選擇頁面之閾值分佈之變化的曲線圖。

首先，將負‧預驗證之例示於圖12。如圖示般，定序器121自選擇頁面讀出資料並判定每一記憶胞電晶體MT之閾值是否為Vneg以下。圖12中，若選擇頁面包含具有附斜線之分佈之閾值的記憶胞電晶體MT，則該頁面之負‧預驗證失效。

再者，於本例中，Vneg係設為高於AVHn之電壓。其目的在於抑制“E”位準之分佈寬度之擴展，例如亦可為Vneg=AVHn。

其次，同樣使用圖12來說明“E”pos編程。如圖示般，對具有未達Vneg之閾值之記憶胞電晶體MT執行正模式編程。其結果，將選擇頁面中之全體記憶胞電晶體MT之閾值設定為Vneg~AVHp之範圍內之值。

其次，使用圖13來說明“LMp”編程。如圖示般，對應向“Bp”及“Cp”位準編程之記憶胞電晶體MT執行正模式編程。其結果，將編程後之記憶胞電晶體MT之閾值設定為VLMp~CVHp之範圍內之值。

其次，使用圖14來說明“Ap”~“Cp”編程。如圖示般，對“E”位準之記憶胞電晶體MT之一部分執行向“Ap”位準之正模式編程。而且，對“LMp”位準之記憶胞電晶體MT執行向“Bp”位準或“Cp”位準之正模式編程。

其次，使用圖15來說明正‧預驗證。如圖示般，若選擇頁面包含閾值為Vpos以上之附斜線之分佈之記憶胞電晶體MT，則該頁面之正‧預驗證失效。再者，亦可為Vpos=AVHp。

其次，同樣使用圖15來說明“E”neg編程。如圖示般，對具有Vpos 以上之閾值之記憶胞電晶體MT執行負模式編程。其結果，將選擇頁面中之全體記憶胞電晶體MT之閾值設定為AVHn~Vpos之範圍內之值。

其次，使用圖16來說明“LMp”編程。如圖示般，對應向“Bn”及“Cn”位準編程之記憶胞電晶體MT執行負模式編程。其結果，將編程後之記憶胞電晶體MT之閾值設定為CVHn~VLMn之範圍內之值。

其次，使用圖17來說明“An”~“Cn”編程。如圖示般，對“E”位準之記憶胞電晶體MT之一部分執行向“An”位準之負模式編程。而且，對“LMn”位準之記憶胞電晶體MT執行向“Bn”位準或“Cn”位準之正模式編程。

1.2.3關於寫入時之電壓

其次，對上述資料之寫入時之配線之電壓關係進行說明。

1.2.3.1關於正模式編程之電壓

首先，對正模式編程中之各配線之電壓關係進行說明。於正模式編程中，對應於寫入對象之頁面之NAND串116之選擇電晶體ST1、ST2及記憶胞電晶體MT係作為N通道電晶體而動作。圖18係表示正模式編程時之各配線之電位之時序圖。本圖表示圖10及圖11中之“E”pos編程、“LMp”編程、或“Ap”~“Cp”編程時之各配線之電位。

如圖示般，於時刻t1，列解碼器112對選擇閘極線SGS施加電壓VSGp(例如5V)。VSGp係於正模式編程中使選擇電晶體ST2為接通狀態之電壓。

其次，於時刻t2，列解碼器112對對應於選擇頁面之選擇字元線WL及非選擇字元線WL施加電壓VPASSp(例如7V)。VPASSp係於正模式編程時無關於記憶胞電晶體MT之閾值而使記憶胞電晶體MT為接通狀態之電壓。

將此時之NAND串116之狀況示於圖19。圖19係NAND串116之剖視圖。如圖示般，若對選擇字元線WL及非選擇字元線WL施加VPASSp， 則藉由電容耦合而導電膜30之電位亦同樣上升至VPASSp。然而，由於選擇電晶體ST2為接通狀態，故而自源極線側(P型井區域20)供給電荷，導電膜30係與源極線SL同樣維持為0V。而且，藉由對導電膜30供給電荷，記憶胞電晶體MT0~MT7、及選擇電晶體ST2形成N通道，該等電晶體作為N通道電晶體而動作。

返回至圖18繼續進行說明。繼而，於時刻t3，列解碼器112使選擇閘極線SGS之電位自VSGp變為0V。藉此，選擇電晶體ST2成為斷開狀態。

其次，於時刻t4，列解碼器112對選擇閘極線SGD施加正電壓、例如VPASSp。又，感測放大器113對寫入資料之位元線BL施加例如0V，使選擇電晶體ST1為接通狀態。又，感測放大器113對不進行寫入之位元線BL施加與選擇閘極線SGD同電位之例如VPASSp，使選擇電晶體ST1為斷開狀態。

其次，於時刻t5，列解碼器112對選擇字元線WL施加電壓VPGMp。VPGMp係於正模式編程時施加於選擇字元線WL之閘極正之高電壓(例如20V)，且具有VPGMp>VPASSp之關係。

藉此，於編程對象之記憶胞電晶體MT中，選擇字元線WL與導電膜30之電位差、即閘極與通道之電位差變大。因此，藉由FN穿隧而向電荷儲存層28注入電荷。其結果，記憶胞電晶體MT之閾值向正側變動。

其次，於時刻t6，感測放大器113對位元線BL施加0V。列解碼器112對全體字元線WL施加0V。藉此，利用FN穿隧電流之電荷之注入結束。

最後，於時刻t7，列解碼器112對選擇閘極線SGD施加0V。藉此，編程結束。

再者，於該期間(時刻t1~t7)，源極線驅動器114對源極線SL施加0V。井驅動器115對井配線CPWELL施加0V。

又，列解碼器112對非選擇之選擇閘極線SGD施加0V，使選擇電晶體ST1為斷開狀態。藉此，連接於非選擇之選擇閘極線SGD之NAND串116中，若選擇字元線WL之電壓上升則因電容耦合而導電膜30之電位亦上升。由此，不會產生閘極與通道之電位差，故而不流通FN穿隧電流而不編程。即，非對象之串單元SU係自編程之對象被排除。

圖20係表示編程循環之次數與VPGMp之關係之曲線圖。如圖示般，例如VPGMp亦可每重複一次編程循環便使電壓值升壓。此時之升壓電壓值為DVPGMp(>0V)。

1.2.3.2關於負模式編程之電壓

其次，對負模式編程中之各配線之電壓關係進行說明。於負模式編程中，對應於寫入對象之頁面之NAND串116之選擇電晶體ST1、ST2及記憶胞電晶體MT係作為P通道電晶體而動作。圖21係表示負模式編程時之各配線之電位之時序圖。本圖係表示圖10及圖11中之“E”neg編程、“LMn”編程、或“An”~“Cn”編程時之各配線之電位。

如圖示般，於時刻t1，列解碼器112對對應於選擇頁面之選擇閘極線SGD施加電壓Vgn(例如-3.3V)。Vgn係於編程中選擇電晶體ST1或ST2作為P通道電晶體而動作時，為使其為接通狀態而對選擇閘極線SGD或SGS施加的電壓，且Vgn<0V。感測放大器113對寫入資料之位元線BL施加例如0V，對不寫入資料之位元線BL施加與選擇閘極線SGD同電位之Vgn。藉此，對應於寫入資料之記憶胞電晶體MT之選擇電晶體ST1成為接通狀態，對應於不寫入資料之記憶胞電晶體MT的選擇電晶體ST1成為斷開狀態。

其次，於時刻t2，列解碼器112對選擇字元線WL及非選擇字元線WL施加電壓VPASSn(例如-7V)。VPASSn係於負模式編程時無關於記憶胞電晶體MT之閾值而使記憶胞電晶體MT為接通狀態的電壓。

將此時之NAND串116之狀況示於圖22。圖22係NAND串116之剖視 圖。如圖示般，與正模式編程之情形相反地，若對選擇字元線WL及非選擇字元線WL施加VPASSn，則自位元線側(P型擴散層31)供給電洞，而導電膜30係與位元線BL同樣維持為0V。而且，藉由向導電膜30供給電洞而記憶胞電晶體MT0~MT7、及選擇電晶體ST1形成P通道，且該等電晶體作為P通道電晶體而動作。

返回至圖21繼續進行說明。其次，於時刻t3，列解碼器112對選擇字元線WL施加電壓VPGMn。VPGMn係於負模式編程時對選擇字元線WL之閘極施加之負之高電壓(例如-20V)，且具有VPGMn<VPASSn之關係。

藉此，選擇字元線WL與位元線BL之電位差變大，編程對象之記憶胞電晶體MT中流通FN穿隧電流，而被注入電洞。其結果，記憶胞電晶體MT之閾值向負側變動。

其次，於時刻t4，感測放大器113對位元線BL施加0V。又，列解碼器112對選擇閘極線SGD及全體字元線WL施加0V。藉此，利用FN穿隧電流之電洞之注入結束，而寫入結束。

再者，於該期間(時刻t1~t4)，列解碼器112對選擇閘極線SGS施加0V。而且，源極線驅動器114對源極線SL施加0V，井驅動器115對井配線CPWELL施加0V。藉此，選擇電晶體ST2成為斷開狀態。又，列解碼器112對非選擇之選擇閘極線SGD施加0V，使選擇電晶體ST1為斷開狀態。藉此，非對象之串單元SU係自編程之對象被排除。

圖23係表示編程之循環次數與VPGMn之關係之曲線圖。如圖示般，例如VPGMn亦可於每重複一次編程之循環便使電壓值降壓。此時之降壓電壓值為DVPGMn(<0V)。

1.3關於資料之讀出動作

其次，對本實施形態之資料之讀出動作進行說明。於本實施形態中讀出資料之方法亦有2個模式。1個模式係使選擇電晶體ST1、ST2及 記憶胞電晶體MT作為N通道電晶體動作而讀出資料之模式(以下稱為「N通道讀出」)。另1個模式係使選擇電晶體ST1、ST2及記憶胞電晶體MT作為P通道電晶體動作而讀出資料之模式(以下稱為「P通道讀出」)。N通道讀出與P通道讀出分別可讀出正型與負型之兩者之資料，以下，以利用N通道讀出而讀出正型之資料、以P通道讀出而讀出負型之資料之情形為例進行說明。

又，於本例中，當寫入狀況表無類型資訊時，即未知資料為正型還是負型之情形時，定序器121設定為優先進行N通道讀出，當N通道讀出出錯時進行P通道讀出。

1.3.1關於讀出動作之全體流程

使用圖24對NAND型快閃記憶體100中之資料之讀出動作進行說明。圖24係表示讀出動作時之NAND型快閃記憶體100之動作之流程的流程圖。

如圖示般，例如定序器121自控制器200接收讀出命令、及讀出對象之頁面位址。此時，控制器200於存在讀出對象頁面之類型資訊之情形時，將其與該等資訊一併發送。

於是，定序器121首先確認是否接收類型資訊(步驟S130)。於無類型資訊之情形時(步驟S130、否)，定序器121選擇預先設定為優先執行之讀出方法(本例中為N通道讀出)。

於有類型資訊之情形時(步驟S130、是)，定序器121基於該資訊而確認選擇頁面之閾值為負型還是正型(步驟S131)。

於選擇頁面為負型之情形時(步驟S132、是)，定序器121進行P通道讀出(步驟S138)。

於選擇頁面並非負型之情形時(步驟S132、否)，即正型之情形時，定序器121進行N通道讀出(步驟S133)。

其次，定序器121執行N通道讀出後確認讀出之資料是否為正型 (步驟S134)。具體而言，定序器121確認表示例如寫入頁面之某區域之類型資訊的資料之閾值、或記憶於暫存器123之各頁面之類型資訊，並判定是否為正型。

使用圖25來說明判定是否為正型之判定方法之具體例。本例係於頁面之某區域寫入閾值之類型資訊之情形，圖25係以閾值表示各字元線WL中之各位元之保持資料者。

如圖示般，例如對應於各字元線之位元線BL0~BL7之8位元係作為記憶類型資訊之區域而使用。即，於對應於偶數位元線BLe之頁面中，位元線BL0、BL2、BL4、及BL6係作為記憶類型資訊之區域而使用，對應於奇數位元線BLo之頁面中，位元線BL1、BL3、BL5、及BL7係作為記憶類型資訊之區域而使用。而且，於表示正型之情形時，例如寫入“Ap”位準，於表示負型之情形時，例如寫入“An”位準。又，於出廠時或資料被刪除之情形時等為“E”位準。

因此，根據圖25之例，對應於字元線WL0之偶數位元線BLe之頁面保持正型之資料，對應於奇數位元線BLo之頁面保持負型之資料。又，可知分別對應於字元線WL7之偶數位元線BLe及奇數位元線BLo之頁面不保持資料。如此，於對讀入對象之頁面之資料進行讀入時，例如以4位元之資料來確認該頁面之類型。

再者，記憶類型資訊之位元數可任意地設定。進而，此處於表示正型之情形時，係寫入“Ap”位準，但亦可為“Bp”位準還可為“Cp”位準，只要為可與“E”位準區別之閾值便可。同樣地，於表示負型之情形時，係寫入“An”位準，但亦可為“Bn”位準還可為“Cn”位準。進而，此處係於4個位元均為“Ap”位準、即大於AVHp之情形時判定為正型，但亦可於4個位元中至少1個表示“Ap”之情形時判定為正型，判定為正型所需之位元數可任意地設定。又，於判定負型之情形時亦相同。

繼而，對圖24進行說明。於讀出之頁面之資料為正型之情形時(步 驟S135、是)，定序器121將資料及類型資訊發送至控制器200(步驟S136)。

於讀出之頁面之資料並非正型之情形時(步驟S136、否)，定序器121按自控制器200接收正型之類型資訊之情形、與不接收類型資訊之情形而進行不同處理。

於自控制器200接收之類型資訊表示該頁面為正型之情形時(步驟S137、是)，定序器121將讀出錯誤報告給控制器200(步驟S141)。即，由於實際資料並非正型，故而定序器121判定無法正常地讀出，並向控制器200報告此內容作為讀出錯誤。

於不自控制器200接收類型資訊之情形時(步驟S137、是)，定序器121進行P通道讀出(步驟S138)。即，定序器121雖優先進行N通道讀出，但由於資料並非正型，故而視資料為負型而進行P通道讀出。

於執行P通道讀出後，定序器121確認讀出之資料是否為負型(步驟S139)。具體而言，與P通道讀出同樣地，定序器121確認表示寫入至例如頁面內之某區域、或暫存器123之類型資訊的資料，並判定是否為負型。

於讀出之頁面之資料為負型之情形時(步驟S140、是)，定序器121將資料及類型資訊發送至控制器200(步驟S142)。

於讀出之頁面之資料並非負型之情形時(步驟S140、否)，定序器121判定讀出失效，並向控制器200報告此內容(步驟S141)。即，自控制器200接收表示負型之資訊，但於實際資料並非負型之情形時，或未自控制器200接收類型資訊而判定實際資料既非正型亦非負型的情形時，定序器121向控制器200報告讀出錯誤。

1.3.2關於讀出時之電壓

其次，對資料讀出中之配線之電壓關係進行說明。

1.3.2.1關於N通道讀出之電壓

首先，對N通道讀出中之各配線之電壓關係進行說明。圖26係表示N通道讀出時之各配線之電位之時序圖。此處，信號線BLCLAMP係向圖5所說明之感測放大器單元之電晶體NMOS10之閘極施加信號之信號線。於讀出時，定序器121藉由信號線BLCLAMP而進行向位元線BL施加之預充電電壓之控制、及感測(選通)位元線BL之電壓之時序控制。

如圖示般，於時刻t1，列解碼器112為使對應於選擇頁面之選擇電晶體ST1、ST2為接通狀態，而對選擇閘極線SGD、SGS施加電壓VSGp(例如5V)。VSGp係於N通道讀出中用於使選擇電晶體ST1及ST2為接通狀態之電壓。

其次，於時刻t2，列解碼器112對選擇字元線WL施加電壓VCGRVp，對非選擇字元線WL施加電壓VREADp(例如7V)。藉此，自源極線側向導電膜30供給電荷，記憶胞電晶體MT作為N通道電晶體而動作。電壓VCGRVp係於N通道讀出中與讀出對象資料相應之電壓。電壓VREADp係於N通道讀出中無關於保持資料而使記憶胞電晶體MT接通之電壓，且VREADp>VCGRVp。

其次，於時刻t3，定序器121對信號線BLCLAMP施加電壓VCLMP。藉此，感測放大器113對位元線BL施加預充電電壓VBL(例如2V)。VCLMP係為控制位元線BL之預充電電壓而對感測放大器單元之電晶體NMOS10施加之正電壓，且為較圖5所說明之VPRE低之電壓。又，VBL係於N通道讀出中對位元線BL施加之預充電電壓。VCLMP與VBL為VCLMP=VBL+Vt之關係。Vt係電晶體NMOS10之閾值。

又，源極線驅動器114對源極線SL施加電壓VSRC(例如0.3V)。而且，井驅動器115對井配線CPWELL施加電壓VSRC(例如0.3V)。VSRC係於N通道讀出中對源極線SL及井配線CPWELL施加之電壓。又，VSRC係低於VBL之電壓。即，位元線BL之電位高於源極線SL之電位。 因此，於讀出對象之記憶胞電晶體MT為接通狀態之情形時，電流自位元線BL流通至源極線SL。

其次，於時刻t4，定序器121對信號線BLCLAMP施加0V，使感測放大器單元之NMOS10為斷開狀態。藉此，自感測放大器113向位元線BL之電壓施加停止。於是，於記憶胞電晶體MT之閾值高於VCGRVp之情形時，電流不自位元線BL流通至源極線SL，位元線BL之電位不下降。相對於此，於記憶胞電晶體MT之閾值低於VCGRVp之情形時，電流自位元線BL流通至源極線SL，其結果，位元線BL之電位下降。

其次，於時刻t5，定序器121對BLCLMP施加電壓Vsen_pos。Vsen_pos係於N通道讀出中用於判定位元線BL之放電之有無、即記憶胞電晶體MT接通還是斷開之感測電壓。藉此，感測放大器113感測(選通)位元線BL之電壓，判定讀出之資料為“0”還是“1”。於本實施形態中，將選擇之記憶胞電晶體MT為接通狀態之情形(即位元線BL之電位下降之情形)定義為讀出資料=“1”，相反將記憶胞電晶體MT為斷開狀態之情形(即位元線BL之電位得到維持之情形)定義為讀出資料=“0”。

簡單地說明上述判定時之動作之一例。於對位元線BL進行預充電時(時刻t3~t4)，同時對圖5所示之臨時資料快取記憶體434之電容C以VPRE進行充電。於該狀態下，定序器121於時刻t5對BLCLMP施加Vsen_pos。於是，於位元線BL之電位高於(Vsen_pos-Vt)之情形時，即記憶胞電晶體為斷開狀態且位元線BL之電位未下降之情形時，電晶體NMOS10成為斷開狀態。又，於位元線BL之電位低於(Vsen_pos-Vt)之情形時，即記憶胞電晶體MT為接通狀態且位元線BL之電位下降之情形時，電晶體NMOS10成為接通狀態，且電容C放電。此結果被取至第二資料快取記憶體431。

其次，於時刻t6，感測放大器113對位元線BL施加0V，列解碼器112對選擇閘極線SGD、SGS、及全體字元線WL施加0V。源極線驅動 器114對源極線SL施加0V，井驅動器115對井配線CPWELL施加0V。藉此，資料之讀出動作結束。又，於該期間(時刻t1~t6)，列解碼器112對非選擇之選擇閘極線SGD施加0V，使選擇電晶體ST1為斷開狀態。藉此，非對象之串單元SU係自編程之對象排除。

再者，於圖26中表示1次之資料讀出時之電壓波形，於讀出例如多值之資料之情形時等進行複數次之資料讀出。於該情形時，重複時刻t3~t6之處理，且相應地使VCGRVp為不同電壓。藉此，讀出具有不同閾值之資料。

進而，上述N通道讀出亦可應用於圖10及圖11所說明之負‧預驗證、正‧預驗證、正模式編程之驗證、及負模式編程之驗證。

1.3.2.2關於P通道讀出之電壓

其次，對P通道讀出中之各配線之電壓關係進行說明。圖27係表示P通道讀出時之各配線之電位之時序圖。

如圖示般，於時刻t1，列解碼器112為使對應於選擇頁面之選擇電晶體ST1、ST2為接通狀態，而對選擇閘極線SGD、SGS施加電壓VSGn(例如-5V)。VSGn係於P通道讀出中用於使選擇電晶體ST1及ST2為接通狀態之電壓。

其次，於時刻t2，列解碼器112對選擇字元線WL施加電壓VCGRVn，對非選擇字元線WL施加電壓VREADn(例如-7V)。藉此，自位元線側向導電膜30供給電洞，記憶胞電晶體MT作為P通道電晶體而動作。電壓VCGRVn係於P通道讀出中與讀出對象資料相應之電壓。又，電壓VREADn係於P通道讀出中無關於保持資料而使記憶胞電晶體MT接通之電壓，且VREADn<VCGRVn。

其次，於時刻t3，定序器121對感測放大器單元之信號線BLCLAMP施加VCLMP。藉此，感測放大器113對位元線BL施加VBL(例如2V)+dVneg。dVneg係於P通道讀出中讀出資料時之電壓之修正值，可根 據記憶胞電晶體MT作為N通道電晶體動作時與作為P通道電晶體動作時之閾值電壓的大小之差異而設定。例如，作為N通道電晶體動作時之閾值電壓設為Vtn(>0V)，作為P通道電晶體動作時之閾值電壓設為Vtp(<0V)。於是，具有|Vtn|<|Vtp|之關係。由此，dVneg=Vtp+Vtn(<0V)。

又，源極線驅動器114對源極線施加VSRC(例如0.3V)+dVneg。而且，井驅動器115對井配線CPWELL施加VSRC(例如0.3V)+dVneg。VSRC+dVneg係於N通道讀出時對源極線SL及井配線CPWELL施加之電壓。藉此，於讀出對象之記憶胞電晶體MT為接通狀態之情形時，電流自位元線BL流通至源極線SL。

其次，於時刻t4~t6，與圖26所說明之時刻t4~t6同樣地，感測放大器113感測(選通)位元線BL之電壓，判定為“0”還是“1”。

其次，於時刻t6，感測放大器113對位元線BL施加0V，列解碼器112對選擇閘極線SGD、SGS、及全體字元線WL施加0V。源極線驅動器114對源極線施加0V，井驅動器115對井配線CPWELL施加0V。藉此，資料之讀出動作結束。又，於該期間(時刻t1~t6)，列解碼器112對非選擇之選擇閘極線SGD施加0V，使選擇電晶體ST1為斷開狀態。藉此，非對象之串單元SU係自編程之對象被排除。

再者，於P通道讀出時亦進行複數次資料讀出之情形時，重複時刻t3~t6，且相應地使VCGRVn為不同電壓。藉此，讀出具有不同閾值之資料。

進而，上述P通道讀出亦可適用於圖10及圖11所說明之負‧預驗證、正‧預驗證、正模式編程之驗證、及負模式編程之驗證。

1.4關於本實施形態之效果

根據本實施形態之構成，於資料之覆寫時無須刪除資料，可提高記憶體系統之處理速度。以下說明本效果。

於NAND型快閃記憶體中，若要對已寫入資料之記憶胞電晶體MT寫入(覆寫)資料，則需要將資料刪除一次後執行寫入動作。因此，處理變得複雜，處理時間變長，故而例如記憶胞電晶體MT二維地形成於半導體基板上之平面NAND型快閃記憶體中，通常不進行資料之覆寫。

相對於此，於本實施形態之構成中，NAND串116具有雙通道構造，可執行正模式與負模式之2個編程。因此，對於已寫入資料之記憶胞電晶體MT可藉由相反之閾值分佈(若為正型則負型、或若為負型則正型)寫入(覆寫)資料。因此，無須刪除資料，可提高記憶體系統之處理速度。

又，於一般之平面NAND型快閃記憶體中係以區塊單位進行刪除，故而刪除資料時需要將刪除對象區塊中之有效資料保存(移動)至其他區塊。然而，於本實施形態中由於無須刪除，故而亦不需要資料之保存。因此，於本實施形態中，無須確保用於保存資料之區塊，故而可增加能用於寫入之記憶體區域。又，由於無需先前之垃圾清理(garbage collection)，故而可減輕控制器之負荷。

尤其，於區塊尺寸明顯大於平面NAND型快閃記憶體之三維NAND型快閃記憶體中，本效果極其顯著。

2.第2實施形態

其次，對第2實施形態之記憶體系統進行說明。本實施形態係關於控制上述第1實施形態所說明之NAND型快閃記憶體100之控制器200之動作者。以下對與第1實施形態不同之處進行說明。

2.1關於編程

2.1.1關於編程時之控制器200之動作

圖28係表示編程時之控制器200之動作之流程圖。

如圖示般，首先控制器200之主機介面電路210自主機機器進行資料之寫入存取(步驟S200)。

應答該寫入命令，控制器200之CPU230參照寫入狀況表。於接收例如相當於覆寫已寫入位址之資料之命令的情形時，CPU230選擇與相應位址對應之頁面。另一方面，於未接收相當於覆寫之命令之情形時，CPU230基於參照結果選擇保持無效資料且編程累積次數少之頁面(步驟S201)。例如，根據圖9所示之寫入狀況表之例，頁面位址1、2、4、及6保持無效資料。進而，頁面位址4於其中為編程累積次數最少者。因此，CPU230選擇頁面位址4作為編程對象。

其次，控制器200之CPU230確認寫入狀況表中是否有所選擇之頁面之類型資訊(步驟S202)。無類型資訊之狀況相當於例如出廠時之階段、資料刪除後、或故障導致類型資訊未正常寫入寫入狀況表之情形。

於無類型資訊之情形時(步驟S202、否)，控制器200之CPU230發佈寫入命令(步驟S203)。而且，NAND介面電路250將寫入命令發送至NAND型快閃記憶體100。而且，NAND型快閃記憶體100執行預先設定為優先執行之編程模式、例如執行正模式編程(步驟S207)。

於有類型資訊之情形時(步驟S202、是)，控制器200之CPU230基於該類型資訊而確認選擇頁面是否為正型(步驟S204)。

於頁面之類型為正型之情形時(步驟S204、是)，控制器200之CPU230發佈表示正型之指令、例如“xxh”、及寫入命令(步驟S205)。NAND介面電路250將指令”xxh”及寫入命令發送至NAND型快閃記憶體100。而且，NAND型快閃記憶體100應答指令“xxh”之接收而以負模式執行編程(步驟S208)。

於頁面之類型為負型之情形時(步驟S204、否)，CPU230發佈表示負型之指令、例如“yyh”、及寫入命令(步驟S206)。NAND介面電路250將指令”yyh”及寫入命令發送至NAND型快閃記憶體100。而且，NAND型快閃記憶體100應答指令“yyh”之接收而以正模式執行編程(步驟S209)。

2.1.2關於寫入動作之指令順序

其次，對編程時在控制器200與NAND型快閃記憶體100之間收發的信號之順序進行說明。圖29係編程時之各種信號之時序圖。

控制器200之CPU230將晶片執行信號/CE、位址閂鎖執行信號ALE、指令閂鎖執行信號CLE、寫入執行信號/WE、讀出執行信號/RE自NAND介面電路250發送至NAND型快閃記憶體100。又，NAND型快閃記憶體100將待命/忙碌信號R/B發送至NAND介面電路250。輸入輸出信號I/O1~I/O8係於控制器200之NAND介面電路250、與NAND型快閃記憶體100之間收發的例如8位元之資料。

晶片執行信號/CE係用於使NAND型快閃記憶體100可執行之信號，且以low位準被斷定。位址閂鎖執行信號ALE係表示輸入輸出信號I/O1~I/O8為位址之信號，且以high位準被斷定。指令閂鎖執行信號CLE係表示輸入輸出信號I/O1~I/O8為指令之信號，且以high位準被斷定。寫入執行信號/WE係用於向NAND型快閃記憶體100寫入各資料之信號，且每當CPU230發佈指令、位址、及資料等時，以low位準斷定/WE。由此，每當/WE被觸發時，信號便被獲取至NAND型快閃記憶體100。讀出執行信號/RE係用於CPU230自NAND型快閃記憶體100讀出各資料之信號，且以low位準被斷定。待命/忙碌信號R/B係表示NAND型快閃記憶體100是否為忙碌狀態(為不可接收指令之狀態還是可接收指令之狀態)的信號，且於忙碌狀態時成為low位準。

如圖示般，CPU230首先發佈表示頁面之類型資訊之指令“xxh”或“yyh”，且對CLE進行斷定(“H”位準)。再者，於未發佈表示頁面之類型資訊之指令之情形時，省略該步驟。

其次，CPU230發佈通知編程之執行之指令“80h”，且對CLE進行斷定(“H”位準)。

其次，CPU230發佈位址資料“Add”，且對ALE進行斷定(“H”位 準)。再者，於圖29之例中，將位址資料設為1週期之資料，但為發送行位址及頁面位址等而亦可為複數之週期。

繼而，CPU230輸出編程資料“DAT”。於該期間，ALE及CLE被否定(“L”位準)。再者，此處係將寫入資料設為1週期，但亦可為複數之週期。

進而，CPU230發佈編程指令“10h”同時斷定CLE。

該等指令、位址、及資料被儲存於NAND型快閃記憶體100之例如暫存器123。

應答於指令“10h”，NAND型快閃記憶體100開始資料“DAT”之編程，而成為忙碌狀態(R/B=“L”)。

若NAND型快閃記憶體100中之編程完成，則R/B恢復成“H”位準。其後控制器200之CPU230發佈狀態讀出指令“70h”，自暫存器123讀出資料之類型資訊及表示編程是否成功之狀態資訊。

控制器200之CPU230基於自NAND型快閃記憶體100讀出之類型資訊，更新寫入狀況表。

2.2關於讀出

2.2.1關於讀出時之控制器200之動作

圖30係表示讀出時之控制器200之動作之流程圖。

如圖示般，首先控制器200之主機介面電路210自主機機器進行讀出存取(步驟S210)。

應答於該讀出命令，控制器200之CPU230確認寫入狀況表中是否有選擇頁面之類型資訊(步驟S211)。

寫入狀況表中無類型資訊之情形時(步驟S212、否)，控制器200之CPU230發佈讀出命令(步驟S213)。NAND介面電路250將讀出命令發送至NAND型快閃記憶體100。而且，NAND型快閃記憶體100執行預先設定為優先執行之讀出模式、例如圖24之流程所說明之N通道讀出(步 驟S217)。再者，於優先執行之讀出模式下無法正常讀出資料之情形時，NAND型快閃記憶體100執行另1個讀出模式、於圖24之例中係執行P通道讀出。

於寫入狀況表中有類型資訊之情形時(步驟S212、是)，CPU230確認讀出對象之頁面是否為正型(步驟S214)。

於頁面之類型為正型之情形時(步驟S214、是)，CPU230發佈表示正型之指令“xxh”、及讀出命令(步驟S215)。NAND介面電路250將指令”xxh”及讀出命令發送至NAND型快閃記憶體100。而且，NAND型快閃記憶體100應答於指令“xxh”之接收而執行N通道讀出(步驟S218)。

於頁面之閾值類型為負型之情形時(步驟S214、否)，CPU230發佈表示負型之指令“yyh”、及讀出命令(步驟S216)。NAND介面電路250將指令”yyh”及寫入命令發送至NAND型快閃記憶體100。而且，NAND型快閃記憶體100應答於指令“yyh”之接收而執行P通道讀出(步驟S219)。

其次，NAND型快閃記憶體100於資料之讀出結束時將讀出之資料與類型資訊發送至控制器200之NAND介面電路250。此時，於讀出未正常完成之情形時進行錯誤報告(步驟S220)。

其次，CPU230基於自NAND型快閃記憶體100接收之類型資訊而更新寫入狀況表，並藉由主機介面電路210而將資料發送至主機機器(步驟S221)。藉此，讀出動作結束。

2.2.1關於讀出動作之指令順序

其次，對讀出時在控制器200與NAND型快閃記憶體100之間收發之信號之順序進行說明。圖31係讀出時之各種信號之時序圖。

如圖示般，控制器200之CPU230發佈表示頁面之類型之指令“xxh”或“yyh”，且斷定CLE(“H”位準)。於未發佈表示頁面之類型之指令之情形時，省略該步驟。

其次，控制器200之CPU230發佈通知讀出之執行之指令“00h”，且斷定CLE(“H”位準)。

其次，控制器200之CPU230發佈位址資料“Add”，且斷定ALE(“H”位準)。再者，於圖31之例中係將位址資料設為1週期之資料，但亦可為複數之週期。

其次，控制器200之CPU230發佈執行讀出之指令“30h”，且斷定CLE(“H”位準)。

該等指令及位址被儲存於NAND型快閃記憶體100之例如暫存器123。

其次，NAND型快閃記憶體100應答於指令“30h”，開始讀出，而成為忙碌狀態(R/B=“L”)。

其後，若NAND型快閃記憶體100恢復成待命狀態，則將表示讀出之資料及類型資訊(或於讀出未成功之情形時為表示錯誤之資料)的“DAT out”自NAND型快閃記憶體100傳送至控制器200。再者，於圖31之例中係將傳送至控制器200之資料設為1週期，但亦可為複數之週期。

2.3關於本實施形態之效果

第1實施形態所說明之寫入動作、及讀出動作可藉由本實施形態之構成而控制。

3.第3實施形態

其次，對第3實施形態之記憶體系統進行說明。本實施形態係於第1及第2實施形態中組合閾值之變動量不同之複數之編程條件而進行1個閾值位準之寫入者。以下，對與第1及第2實施形態不同之處進行說明。

3.1關於寫入動作

首先，對本實施形態中之寫入動作進行大致說明。於本實施形態中，定序器121於重複編程及驗證之編程循環之過程中，除了使用對應 於目標之閾值位準之本來之驗證位準進行驗證以外，亦使用絕對值小於該驗證位準之電壓進行驗證。而且，於達到使用絕對值較小之電壓之該驗證位準(將其稱為第1驗證位準)之前，係使用閾值之變動量相對較大之編程條件(以下稱為「第1條件」)進行編程。另一方面，關於達到第1驗證位準之位元，感測放大器113以不會變成非寫入之程度使位元線電壓上升，藉此於閾值變動量之相對較小之編程條件(以下稱為「第2條件」)下進行編程。藉此，可使閾值之分佈寬度變細。

圖32係表示應用使用第1及第2條件之編程之情形時之閾值之變動的曲線圖，作為一例，表示進行自“E”位準向“Ap”位準之寫入之情形。再者，於圖32中，因使用第1條件或第2條件之編程所致之閾值之變動量容易獲知，故而分別用上段表示使用第1條件之編程之情形，下段表示使用第2條件之編程之情形。

如圖32之上段所示，定序器121對閾值未達到第1驗證位準AVLp之記憶胞電晶體MT使用第1條件執行編程。具體而言，感測放大器113對編程對象之位元線BL施加對應於第1條件之電壓(例如0V)。而且，列解碼器112對選擇字元線施加電壓VPGM。藉此，資料被編程。其後，列解碼器112對選擇字元線施加第1驗證位準AVLp及第2驗證位準AVHp(>AVLp)，藉此執行第1驗證及第2驗證。

而且，於記憶胞電晶體之閾值變成第1驗證位準AVLp以上之前，重複執行使用第1條件之編程。於圖32之上段之例中，定序器121係使用第1條件而執行3次編程。具體而言，於第1次及第2次之編程中，定序器121由於全體記憶胞電晶體MT之閾值未達AVLp，故而以全體記憶胞電晶體MT為對象而進行第1條件之編程。即，感測放大器113對全體位元線BL施加例如0V。而且，於第2次之編程後，一部分之記憶胞電晶體MT之閾值變成AVLp以上。

於是，於第3次之編程中，對閾值未達AVLp之記憶胞電晶體MT 以第1條件進行編程，對閾值為AVLp以上之記憶胞電晶體MT以第2條件進行編程。即，感測放大器113對對應於閾值未達AVLp未達之記憶胞電晶體MT之位元線BL施加例如0V，對對應於閾值為AVLp以上之記憶胞電晶體MT之位元線BL施加高於0V之電壓。而且，於第3次之編程中，假定全體記憶胞電晶體MT之閾值變成AVLp以上。

圖32之下段係表示第4次以後之編程所致之閾值變動之狀況。如圖示般，於記憶胞電晶體MT之閾值變成AVHp以上之前，重複進行第2條件之編程。

如圖示般，於繼圖32之上段所說明之第3次之編程之後的第4次之編程中，一部分之記憶胞電晶體MT之閾值變成AVHp以上。

於是，在第5次之編程中，對閾值未達AVHp之記憶胞電晶體MT繼續以第2條件進行編程。另一方面，對對應於閾值為AVHp以上之記憶胞電晶體MT之位元線BL施加非寫入電壓，藉此禁止向該記憶胞電晶體MT之編程。第6次亦相同。而且，於該第6次之編程後，若全體記憶胞電晶體MT之閾值變成AVHp以上，則自“E”位準向“Ap”位準之寫入完成。再者，將使用第1條件之編程所致之閾值之變動量設為ΔVT1，將使用第2條件之編程所致之閾值之變動量設為ΔVT2時，ΔVT1與ΔVT2之關係為|ΔVT1|>|ΔVT2|。

如此，於本實施形態中之寫入動作中，於寫入對象之記憶胞電晶體MT之當前閾值與目標閾值位準相差較大之情形時，使用閾值之變動量較大(粗)之條件進行編程。而且，若記憶胞電晶體MT之當前閾值接近目標閾值位準，則使用閾值之變動量較小(細)之條件進行編程。

其次，對將本實施形態之寫入動作應用於第1及第2實施形態之情形進行說明。

圖33及圖34係表示正型及負型中之使用第1及第2條件之編程之實施範圍的閾值分佈。如圖示般，對1個閾值位準執行第1驗證及第2 驗證，故而對各閾值位準準備2個驗證位準。

如圖33所示，AVLp、BVLp、及CVLp係“Ap”、“Bp”、及“Cp”位準中之第1驗證之驗證位準，於記憶胞電晶體MT之閾值低於該等位準之情形時，使用第1條件執行編程。同樣地，AVHp、BVHp、及CVHp係第2驗證位準，於記憶胞電晶體MT之閾值為第1驗證位準以上、且小於第2驗證位準之情形時，使用第2條件執行編程。又，AVLp、BVLp、CVLp、AVHp、BVHp、及CVHp之值為0V<AVLp<AVHp<BVLp<BVHp<CVLp<CVHp之關係。

又，如圖34所示，AVLn、BVLn、及CVLn係“An”、“Bn”、及“Cn”位準中之第1驗證之驗證位準，於記憶胞電晶體MT之閾值大於該等位準之情形時，使用第1條件執行編程。同樣地，AVHn、BVHn、及CVHn係第2驗證之驗證位準，於記憶胞電晶體MT之閾值小於第1驗證位準、且為第2驗證位準以上之情形時，使用第2條件執行編程。又，AVLn、BVLn、CVLn、AVHn、BVHn、及CVHn之電壓值為0V>AVLn>AVHn>BVLn>BVHn>CVLn>CVHn之關係。

其次，使用圖35對本實施形態中之寫入動作之流程進行說明。圖35係本實施形態中之寫入時之流程圖。對將本例應用於圖10及圖11所說明之“Ap”~“Cp”編程(相當於圖11之步驟S114~S116)或“An”~“Cn”編程(相當於圖11之步驟S127~S129)之情形進行說明。

首先，定序器121使用第1條件進行編程(步驟S150)。

其次，定序器121進行第1驗證(步驟S151)。第1驗證之驗證位準於正模式編程之情形時為AVLp、BVLp、及CVLp，於負模式編程之情形時為AVLn、BVLn、及CVLn。

於第1驗證失效之情形時(步驟S151、否)，定序器121使用第1條件進行編程(步驟S150)。定序器121於通過第1驗證之前、或編程循環之次數達到預先設定之上限次數之前，使用第1條件重複進行編程。

其次，於通過第1驗證之情形時(步驟S151、是)，定序器121進行第2驗證(步驟S152)。第2驗證之驗證位準於正模式編程之情形時為AVHp、BVHp、及CVHp，於負模式編程之情形時為AVHn、BVHn、及CVHn。

於第2驗證失效之情形時(步驟S152、否)，定序器121使用第2條件進行編程(步驟S153)。定序器121於通過第2驗證之前、或編程循環之次數達到預先設定之上限次數之前，使用第2條件重複進行編程。

而且，若通過第2驗證(步驟S152、是)，則編程結束。

3.2關於將寫入時之電壓

其次，對本實施形態中之寫入時之各配線之電壓關係進行說明。

3.2.1關於正模式編程之電壓

首先，對正模式編程中之各配線之電壓關係進行說明。與第1實施形態不同之處為，於第1條件、及第2條件下對位元線BL施加之電壓不同。圖36係表示正模式編程時之各配線之電位之時序圖。

與圖18所說明之時序圖不同之處為，如圖36所示，於時刻t4~t6之期間，感測放大器113對對應於第1條件之位元線BL施加例如0V，對對應於第2條件之位元線BL施加電壓QPWp。QPWp係於正模式編程中對位元線BL施加之電壓，且高於第1條件中之位元線BL之電壓(例如0V)。因此，於第2條件下，與施加於選擇字元線WL之VPGMp之電壓差小於第1條件之情形時之電壓差。又，QPWp係為使選擇電晶體ST1不會為斷開狀態而為較選擇閘極線SGD之電壓(例如VPASSp)低之值。 即，QPWp之電壓值為0V(第1條件)<QPWp(第2條件)<VPASSp(選擇閘極線SGD之電壓)之關係。藉此，於對應於應用第2條件之位元線BL之記憶胞電晶體MT中，FN穿隧電流所致之電荷之注入量少於對應於應用第1條件之位元線BL的記憶胞電晶體MT。即，與第1條件相比，第2條件下閾值之變動量變小。

3.2.2關於負模式編程之電壓

其次，對負模式編程中之各配線之電壓關係進行說明。與正模式編程同樣地，於第1條件、及第2條件下，對位元線BL施加之電壓不同。圖37係表示負模式編程時之各配線之電位之時序圖。

與圖21所說明之時序圖不同之處為，如圖37所示，於時刻t1~t4之期間，感測放大器113對應於第1條件之位元線BL施加例如0V，對對應於第2條件之位元線BL施加電壓QPWn。QPWn係於負模式編程中對位元線BL施加之電壓，且低於第1條件中之位元線BL之電壓(例如0V)。因此，於第2條件下，與施加於選擇字元線WL之VPGMn之電位差小於第1條件下之電位差。又，QPWn為使選擇電晶體ST1不會為斷開狀態而為高於選擇閘極線SGD之電壓(例如Vgn)之值。即，QPWn之電壓值為0V(第1條件)>QPWn(第2條件)>Vgn(選擇閘極線SGD之電壓)之關係。藉此，於對應於應用第2條件之位元線BL之記憶胞電晶體MT中，FN穿隧電流所致之電洞之注入量少於對應於應用第1條件之位元線BL的記憶胞電晶體MT。即，與第1條件相比，第2條件下閾值之變動量變小。

3.3關於驗證

於本實施形態中之驗證中，可應用第1實施形態所說明之N通道讀出及P通道讀出之兩者。

例如於將正模式編程中之第1或第2驗證以N通道讀出進行之情形時，可應用圖26所說明之時序圖。具體而言，於圖26中，將施加於選擇字元線WL之VCGRVp於第1驗證之情形時設為VCGRVp1，於第2驗證之情形時設為VCGRVp2。

即，作為一例，將VCGRVp1設為驗證位準AVLp、BVLp、及CVLp，將VCGRVp2設為驗證位準AVHp、BVHp、及CVHp。而且，VCGRVp1與VCGRVp2之關係為VCGRVp1<VCGRVp2。

又，例如於將負模式編程中之第1或第2驗證以P通道讀出進行之情形時，可應用圖27所說明之時序圖。具體而言，於圖27中，將施加於選擇字元線之VCGRVn於第1驗證之情形時設為VCGRVn1，於第2驗證之情形時設為VCGRVn2。

即，作為一例，將VCGRVn1設為驗證位準AVLn、BVLn、及CVLn，將VCGRVn2設為驗證位準AVHn、BVHn、及CVHn。而且，VCGRVn1與VCGRVn2之關係為VCGRVp1>VCGRVp2。如此，對選擇字元線WL施加不同電壓，而執行第1及第2驗證。

3.4本實施形態之效果

根據本實施形態之構成，可獲得與上述第1及第2實施形態相同之效果。

又，於本實施形態之構成中，於記憶胞電晶體MT之閾值與目標位準相差較大之情形時，係使用第1條件執行編程而增大閾值之變動。藉此，可減少編程之循環次數。又，於記憶胞電晶體MT之閾值接近目標位準之情形時，係使用第2條件執行編程而減小閾值之變動。如此，可藉由改變閾值之變動量，而實現閾值之細微控制，從而能以閾值分佈寬度變小之方式進行寫入。因此，可提高編程時之處理速度及可靠性。

再者，每次重複使用第1及/或第2條件之編程之循環時，亦可於正模式編程之情形時使編程電壓升壓，於負模式編程之情形時使編程電壓降壓。

進而，於本例中，係使用第1及第2條件進行編程，但亦可使用3個以上之條件執行編程。於該情形時，驗證亦分為與編程相同之條件數為進行。

進而，此處最初係使用第1條件進行編程(步驟S150)，但亦可最初自第1驗證(步驟S151)開始執行，判斷係使用第1條件執行編程、還是使用第2條件執行編程。

進而，本例係對將“Ap”、“Bp”、及“Cp”位準、或“An”、“Bn”、及“Cn”位準之資料編程之情形進行了說明，但亦可應用於“E”位準之編程。於“E”pos編程之情形時，將第1驗證之驗證位準設為Vneg1，將第2驗證之驗證位準設為Vneg2。而且，Vneg1與Vneg2係設定為具有Vneg1<Vneg2<0V之關係。又，於“E”neg編程之情形時，將第1驗證之驗證位準設為Vpos1，將第2驗證之驗證位準設為Vpos2。而且，Vpos1與Vpos2係設定為具有0V<Vneg2<Vneg1之關係。

進而，亦可應用於“LMp”、“LMn”位準之編程。其中，“LMp”、“LMn”位準係於之後執行“Bp”、“Cp”、或“Bn”、“Cn”位準之寫入前要執行的預寫入，故而閾值分佈寬度亦可較其他位準廣，故而亦可不進行如使用第2條件之編程般之細微的閾值變動。

4.第4實施形態

其次，對第4實施形態之記憶體系統進行說明。本實施形態係於第1及第2實施形態中，與第3實施形態同樣地，組合閾值之變動量不同之複數之編程動作而進行1個閾值位準之寫入者。與第3實施形態不同之處為，感測放大器113應用感測位元線BL中流通之電流之方式(以下稱為「電流感測方式」)，於第1驗證與第2驗證中設定不同之感測時間，並分別進行判定。以下，對與第1及第3實施形態不同之處進行說明。再者，於電流感測方式中，可統括地讀出全體位元線BL之資料。因此，任一區塊BLK之任一串單元SU中之共通地連接於任一字元線WL的複數之記憶胞電晶體MT係被稱為「頁面」之單位。由此，於電流感測方式之情形時，頁面所含之記憶胞電晶體MT之數為電壓感測方式之情形時之2倍。

4.1關於感測放大器

對本實施形態之感測放大器113之構成進行說明。圖38係電流感測方式之感測放大器單元。電流感測方式之感測放大器單元係對應於位 元線之每一根。因此，感測放大器單元之數與位元線之根數相同。又，感測放大器113係圖38所示之感測放大器單元之集合體。如圖示般，感測放大器單元具備感測放大器部SA及鎖存電路SDL。再者，於各記憶胞電晶體保持2位元以上之資料時等，鎖存電路係設置2個以上。

感測放大器部SA對位元線BL讀出之資料進行感測‧放大，且根據鎖存電路SDL所保持之資料而對位元線BL施加電壓。即，感測放大器部SA係直接控制位元線BL之模組。鎖存電路SDL臨時保持資料。鎖存電路SDL於資料寫入時保持自控制器200接收之寫入資料。於資料之讀出時，保持經感測放大器部SA感測‧放大後之資料，並將其發送至控制器200。

如圖38所示，感測放大器部SA具備N通道MOS電晶體40~48、P通道MOS電晶體49、及電容器元件50。

電晶體40係閘極連接於信號線BLS，電流路徑之一端連接於對應之位元線BL。電晶體41係電流路徑之一端連接於電晶體40之電流路徑之另一端，閘極連接於信號線BLC，且電流路徑之另一端連接於節點SCOM。電晶體41係用於根據施加於信號線BLC之電位而使對應之位元線BL箝位者。

電晶體45係電流路徑之一端連接於節點SCOM，另一端連接於節點SRCGND(例如0V)，且閘極連接於節點INV_S。電晶體42係電流路徑之一端連接於節點SCOM，另一端連接於節點SSRC，且閘極連接於信號線BLX。電晶體49係電流路徑之一端連接於節點SSRC，另一端連接於供給電壓VDDSA之電源，且閘極連接於節點INV_S。VDDSA係供給至感測放大器單元之電源電壓，且為較供給至周邊電路120之電源電壓VDD高之電壓。電晶體43係電流路徑之一端連接於節點SCOM，另一端連接於節點SEN，且閘極連接於信號線XXL。電晶體44係電流路徑之一端連接於節點SSRC，另一端連接於節點SEN，且閘極連接於信 號線HLL。

電晶體47係電流路徑之一端接地，且閘極連接於節點SEN。電晶體48係電流路徑之一端連接於電晶體47之電流路徑之另一端，另一端連接於匯流排LBUS，且閘極連接於信號線STB。電晶體46係電流路徑之一端連接於節點SEN，另一端連接於匯流排LBUS，且閘極連接於信號線BLQ。電容器元件50係一電極連接於節點SEN，於另一電極輸入有時脈CLK。

4.1.1關於讀出時之感測放大器之動作

其次，繼續使用圖38對讀出時之感測放大器部SA之動作進行說明。於本例中，例如將電晶體41~44之閾值設為VthN，將電晶體49之閾值設為VthP。而且，將電晶體41~44及49為接通狀態時之信號線BLC、BLX、XXL、HLL、及節點INV_S之控制電壓分別設為V41(例如0.5V)+VthN、V42(例如0.7V)+VthN、V43(例如0.9V)+VthN、V44(例如VDDSA)+VthN、及V49(例如VDDSA)-VthP。而且，V41~V44之值具有V41<V42<V43<V44之關係。於是，自電晶體49向節點SSRC供給VDDSA。

於該關係中，首先定序器121將電晶體40之信號線BLS設為“H”位準，將信號線BLC之電位設為V41+VthN，將信號線BLX之電位設為V42+VthN，且將節點INV_S設為V49-VthP。即，若電晶體40、41、42、49為接通狀態，則位元線BL之電壓被電晶體41控制，最大預充電至V41(例如0.5V)為止。又，定序器121將信號線HLL之電位設為V44(例如VDDSA)+VthN，使電晶體44為接通狀態。藉此，對電容器元件50進行充電，使節點SEN之電位上升至V44(例如大致VDDSA)為止。

於選擇記憶胞電晶體MT為斷開狀態之情形時，對應於其之預充電中之位元線BL中不流通電流。因此，位元線BL之電位為其可取之最大值之電壓V41(例如0.5V)。另一方面，於選擇記憶胞電晶體MT為接通 狀態之情形時，對應於其之位元線BL中流通電流。因此，位元線BL成為源極線SL中流通之電流、與自感測放大器部SA供給之電流均衡之狀態。此時，位元線BL之電位成為V41(例如0.5V)以下且高於源極線SL之電位。

其後，若將信號線HLL設為“L”位準(電晶體44為斷開狀態)，將信號線XXL設為“H”位準(電晶體43為接通狀態)，則於成為對象之記憶胞電晶體MT為接通狀態之情形時，節點SEN放電，節點SEN之電位下降至V42(例如0.7V)。即，電容器元件50被充電至V44(例如VDDSA)，進而由於V43(例如0.9V)係高於V42(例如0.7V)之電位，故而電流自電容器元件50經由電晶體43之電流路徑而流入位元線BL，節點SEN放電。而且，若節點SEN之電位下降至與V42(例如0.7V)同電位，則電流自電源經由電晶體42之電流路徑而流入位元線BL，故而節點SEN之電位維持為與V42同電位。另一方面，若成為對象之記憶胞電晶體MT為斷開狀態，則節點SEN不放電，而大致維持當初之電位。

而且，將信號線STB設為“H”位準，並選通資料。即，將讀出資料傳送至鎖存電路SDL。具體而言，若節點SEN之電位為“H”位準則電晶體47為接通狀態，故而經由節點LBUS而將“L”位準傳送至鎖存電路SDL。另一方面，若節點SEN之電位下降則電晶體47為斷開狀態，故而節點LBUS維持初始狀態之“H”位準。因此，鎖存電路SDL維持保持“H”位準之重置狀態。

再者，於上述動作中使節點SEN放電之時序、即電晶體44為斷開狀態之時序，電晶體43為接通狀態，但亦可於與電晶體40、41、42、44及49相同之時序成為接通狀態。於該情形時，由於V43>V42，故而自電源以經由電晶體43之電流路徑對位元線BL進行預充電。

4.2關於寫入動作

其次，對寫入動作進行說明。本實施形態中之寫入動作之全體之 流程、及編程時之各配線之電壓係與第3實施形態相同，且如圖35至圖37所說明般。

4.2.1關於驗證

其次，對本實施形態中之第1及第2驗證進行說明。於本例中，於讀出之期間感測放大器一直向位元線BL供給電流，故而與第3實施形態所說明之電壓感測方式不同地，位元線BL之電位並不變動。因此，於本例中，將第1驗證及第2驗證設為相同之驗證位準，分別設定不同的感測時間而進行驗證之通過/失效判定。本例中之感測時間係指於感測放大器單元中將電晶體44設為斷開狀態，將電晶體43設為接通狀態，開始節點SEN之放電之時刻起，至將信號線STB設為“H”位準而選通資料為止的時間。

圖39係表示N通道讀出中之節點SEN之電壓之時間變化，且為表示感測開始時之狀況的曲線圖。於本例中，將第1驗證使用之感測時間設為Ts_pos1，將第2驗證使用之感測時間設為Ts_pos2。而且，感測時間之長度具有Ts_pos1<Ts_pos2之關係。

如圖示般，於記憶胞電晶體MT之閾值相對於驗證位準而充分低、即記憶胞電晶體之當前閾值、與目標閾值位準之差較大之情形時，記憶胞電晶體MT成為強接通狀態(“1”狀態)。而且，由於此種記憶胞電晶體MT之閘極施加有較閾值相對高之電壓，故而自位元線BL流入源極線SL之電流量相對變多。因此，節點SEN之電位急遽下降(圖39中表示為實線Line-A)。由此，以感測時間Ts_pos1感測電流之情形時，感測放大器單元使電晶體47為斷開狀態且向鎖存電路SDL傳送“L”位準。其結果，定序器121判定第1驗證失效。

又，於記憶胞電晶體MT之閾值略低於驗證位準之情形時，記憶胞電晶體MT為弱接通狀態(“1”狀態)。然而，由於閘極施加有接近閾值之電壓，故而自位元線BL流入源極線SL之電流量相對變少。因此，節點 SEN之電位緩慢地下降(圖39中表示為虛線Line-B)。由此，於以Ts_pos1感測電流之情形時，感測放大器單元使電晶體47為接通狀態且向鎖存電路SDL傳送“H”位準。其結果，定序器121判定通過第1驗證。然而，於以Ts_pos2感測電流之情形時，節點SEN之電位下降，電晶體47成為斷開狀態。因此，感測放大器單元向鎖存電路SDL傳送“L”位準。其結果，定序器121判定第2驗證失效。

又，於記憶胞電晶體MT之閾值高於驗證位準之情形時，記憶胞電晶體MT為斷開狀態(“0”狀態)，故而電流基本上不自位元線BL流入源極線SL。因此，電晶體47於Ts_pos2亦維持接通狀態(圖39中表示為點線Line-C)。因此，感測放大器單元向鎖存電路SDL傳送“H”位準。其結果，定序器121判定通過第2驗證。

如此，定序器121於因某感測時間後之節點SEN之電位而電晶體47為斷開狀態之情形時，判定驗證失效，於電晶體47為接通狀態之情形時，判定通過驗證。

再者，於P通道讀出之情形時，亦同樣地將第1驗證使用之感測時間設為Ts_neg1、將第2驗證使用之感測時間設為Ts_neg2，並設Ts_neg1<Ts_neg2，藉此可執行第1及第2驗證。

4.3關於驗證時之電壓

其次，對以N通道讀出執行正模式編程時之驗證、以P通道讀出執行負模式編程時之驗證之情形時之各配線的電壓關係進行說明。與第1實施形態不同之處為，感測放大器113內之電壓設定不同。以下，對與第1實施形態不同之處進行說明。

4.3.1關於以N通道讀出進行驗證之情形時之電壓

首先，對以N通道讀出進行驗證之情形時之各配線之電壓關係進行說明。圖40係表示以N通道讀出進行第1及第2驗證時之各配線之電位的時序圖。節點SEN、信號線STB及信號線HHL係圖38所說明之感測 放大器單元中之配線之電位。定序器121藉由信號線STB進行感測節點SEN之電位、即自位元線BL流入源極線SL之電流的時序控制。又，定序器121藉由信號線HHL而進行向電容器元件50、即節點SEN之充電之時序控制。

如圖示般，於時刻t1~t3，施加於位元線BL、源極線SL、井配線CPWELL、選擇閘極線SGD、SGS、選擇字元線WL、及非選擇字元線WL之電壓係與圖26所說明之時刻t1~t3相同。

於該狀態下，於記憶胞電晶體MT為斷開狀態(“0”狀態)之情形時，電流不會自位元線BL流入源極線側，故而位元線BL之電位成為VBL(例如2V)。又，於記憶胞電晶體MT為接通狀態(“1”狀態)之情形時，如上述所說明般，電流自位元線BL流入源極線側，故而位元線BL之電位成為VBL(例如2V)以下。

又，於時刻t3，定序器121對信號線HHL施加V44(例如VDDSA)+VthN，將節點SEN及電容器元件50充電至V44(例如VDDSA)為止。

其次，於時刻t4，定序器121對信號線HLL施加0V，使感測放大器單元之電晶體44為斷開狀態。於記憶胞電晶體MT為斷開狀態(“0”狀態)之情形時，電流不會自位元線BL流入源極線側，故而節點SEN之電位大致維持為V44(例如VDDSA)。另一方面，於記憶胞電晶體MT為接通狀態(“1”狀態)之情形時，電流自位元線BL流入源極線SL，故而節點SEN放電而下降至V42為止。

其次，於時刻t5，定序器121對信號線STB施加Vstb_pos。Vstb_pos係於N通道讀出中用於使感測放大器單元之電晶體48為接通狀態之正電壓。藉此，感測放大器113對位元線BL之電流進行感測(選通)。即，定序器121於時刻t4~t5之期間(感測時間Ts_pos1)進行節點SEN之放電，根據感測放大器單元之電晶體47為接通狀態還是斷開狀態來進行 第1驗證之判定。

其次，於時刻t6，定序器121對第1驗證失效之位元線BL施加0V。即，定序器將圖38所說明之信號線BLX設為“L”位準。藉此，節點SEN亦放電至0V為止。

其次，於時刻t7~t9，與時刻t3~t5同樣地，以通過第1驗證之記憶胞電晶體MT為對象而進行第2驗證。

其次，於時刻t10，列解碼器112對選擇閘極線SGD、SGS、字元線WL施加0V。又，感測放大器113對全體位元線施加0V。又，源極線驅動器114對源極線SL施加0V。又，井驅動器115對井配線CPWELL施加0V。藉此，第1及第2驗證結束。

4.3.2關於以P通道讀出進行驗證之情形時之電壓

其次，對以P通道讀出進行驗證之情形時之各配線之電壓關係進行說明。圖41係表示以P通道讀出進行第1及第2驗證時之各配線之電位的時序圖。

如圖示般，位元線BL、感測放大器單元中之節點SEN、信號線STB及HHL之各電壓係與圖40所說明之電壓相同。又，施加於源極線SL、井配線CPWELL、選擇閘極線SGD、SGS、及字元線WL之電壓係與圖27所說明之電壓相同。

於該狀態下，定序器121於時刻t5及t9對信號線STB施加Vstb_neg。Vstb_neg係於P通道讀出中用於使感測放大器單元之電晶體48為接通狀態之電壓。藉此，感測放大器113對位元線BL之電流進行感測(選通)，執行第1及第2驗證。

4.4本實施形態之效果

根據本實施形態之構成，可獲得與上述第1至第3實施形態相同之效果。

又，於本實施形態之構成中，可應用電流感測方式之感測放大 器，且藉由變更感測時間而可執行第1及第2驗證。因此，於電流感測方式之感測放大器中，亦可進行閾值之細微控制，從而能以閾值分佈寬度變小之方式進行寫入。

又，於本實施形態之構成中，可對對應於第1驗證失效之記憶胞電晶體MT之位元線BL施加0V，而執行第2驗證。藉此，於第2驗證中，可減少自位元線BL流入源極線SL之電流，故而可抑制源極線側之電壓變動，且可提高讀出精度。

再者，於本例中對連續執行第1驗證及第2驗證之情形進行了說明，但亦可僅執行第1驗證、或第2驗證。例如如圖35所說明般，於步驟S151中第1驗證失效之情形時，無須執行第2驗證。又，於步驟S152中第2驗證失效之情形時，僅執行第2驗證便可。藉由以此方式僅執行所需之驗證，可縮短寫入時間。

進而，於本例中，係以第1及第2之2階段之編程進行，但亦可以3階段以上之編程執行。於該情形時，感測時間亦分為與編程相同之階段。

5.第5實施形態

其次，對第5實施形態之記憶體系統進行說明。本實施形態係於上述第1至第4實施形態中，使具有不同閾值之變動量之“E”位準之編程與“LM”位準之編程於1個編程之循環中進行者。以下，對與第1至第4實施形態不同之處進行說明。

5.1關於資料之寫入動作

對本實施形態之資料之寫入動作進行說明。

5.1.1關於寫入動作之全體流程

首先，對寫入動作之全體之流程進行說明。圖42~圖44係表示編程時之動作之流程之流程圖。如圖示般，與圖10及圖11同樣地，定序器121若自控制器200接收寫入命令，便確認類型資訊之有無、及選擇頁面之類型資訊為正型還是負型(步驟S100~S103)。而且，定序器121 選擇正模式編程(步驟S104)、或負模式編程(步驟S117)。

定序器121若選擇正模式編程(步驟S104)，首先執行負‧預驗證(步驟S105)。

其次，定序器121根據自控制器200接收之寫入資料與負‧預驗證之結果，確認寫入記憶胞電晶體MT是否有“E”位準、且確認寫入記憶胞電晶體MT是否有“LMp”位準(步驟S160)。

圖45係表示“E”位準及“LMp”位準之寫入對象之閾值分佈圖。如圖示般，以“E”位準為寫入對象者，係負‧預驗證失效即具有未達Vneg之閾值之記憶胞電晶體MT中、應寫入“E”或“Ap”位準的記憶胞電晶體MT。又，以“LMp”為寫入對象者，係無關於負‧預驗證之結果而應寫入“Bp”或“Cp”位準之全體記憶胞電晶體MT。

繼而，對圖42~圖44進行說明。即，定序器121於步驟S160中確認寫入資料之中是否包含“E”位準或“Ap”位準之任一者、與“Bp”位準或“Cp”位準之任一者之兩者。而且，於包含之情形時，確認應寫入“E”位準或“Ap”位準之記憶胞電晶體MT之閾值是否未達Vneg。而且，於未達Vneg之情形時，定序器121判定寫入記憶胞電晶體MT中有“E”位準且寫入記憶胞電晶體MT中有“LMp”位準。

於寫入記憶胞電晶體MT有“E”位準及“LMp”位準兩者之情形時(步驟S160、是)，定序器121連續地進行第1實施形態所說明之“E”pos編程與“LMp”編程(以下稱為「“E”_“LMp”編程」)。此時，列解碼器112於各編程中對選擇字元線WL施加不同之VPGMp，使閾值之變動量不同(關於電壓之詳細說明於5.2敍述)。

其次，定序器121執行“E”位準及“LMp”位準之驗證(步驟S162)。與“E”_“LMp”編程同樣地，定序器121連續地進行“E”位準及“LMp”位準之驗證。此時，列解碼器112對應於各驗證位準Vneg及VLMp，對選擇字元線WL施加不同之VCGRVp(關於電壓之詳細說明於5.3.1敍述)。

而且，於“E”位準及“LMp”位準兩者之驗證失效之情形時(步驟S163、否)，定序器121於“E”位準及“LMp”位準之至少1個通過驗證之前、或達到預先設定之上限次數之前，重複步驟S161及S162之處理。

又，於寫入記憶胞電晶體MT無“E”位準及“LMp”位準之至少一者之情形時(步驟S160、否)，定序器121跳過上述“E”_“LMp”編程。

其次，於步驟S162中，“LMp”位準之驗證通過但“E”位準之驗證失效之情形時(步驟S164、是)，定序器121執行“E”pos編程(步驟S107~S109)。於步驟S160之判斷中判定為否且寫入資料包含“E”或“Ap”位準之情形時亦相同。而且，若“E”pos編程完成(步驟S109、是)，則定序器121執行“Ap”~“Cp”編程(步驟S114~S116)。

另一方面，於步驟S162中，“E”位準之驗證通過但“LMp”位準之驗證失效之情形時(步驟S164、否、步驟S165、是)，定序器121執行“LMp”編程(步驟S111~S113)。於步驟S160之判斷中判定為否且寫入資料包含“Bp”或“Cp”位準之情形時亦相同。而且，若“LMp”編程完成(步驟S113、是)，則與圖10及圖11所說明者同樣地，定序器121執行“Ap”~“Cp”編程(步驟S114~S116)。

又，於步驟S162中“E”位準之驗證及“LMp”位準之驗證之兩者均通過之情形時，即向“E”位準之寫入與向“LMp”位準之寫入兩者完成之情形時(步驟S164、否、步驟S165、否)，定序器121不進行步驟S107~S109及S111~S113之處理地執行向“Ap”~“Cp”位準之編程。

於步驟S101及步驟S103中選擇負模式編程之情形時(步驟S117)，定序器121實施正‧預驗證(步驟S118)，確認是否需要向“E”位準及“LMn”位準之編程(以下稱為「“E”_“LMn”編程」)(步驟S166)。即，定序器121確認寫入資料之中是否包含“E”位準或“An”位準之任一者、與“Bn”位準或“Cn”位準之任一者之兩者。而且，於包含之情形時，確認應寫入“E”位準或“An”位準之記憶胞電晶體MT之閾值是否為Vpos以 上。而且，於Vpos以上之情形時，定序器121判定寫入記憶胞電晶體MT有“E”位準且寫入記憶胞電晶體MT有“LMp”位準。

於寫入記憶胞電晶體MT有“E”位準及“LMn”位準兩者之情形時(步驟S166、是)，定序器係與“E”_“LMp”編程同樣地執行“E”_“LMn”編程(步驟S167~S169)。

於“E”位準或“LMn”位準之驗證之至少1個通過之情形時(步驟S169、是)，定序器121係若“E”位準驗證失效則執行“E”neg編程(步驟S120~S122)，若“LMn”位準之驗證失效則執行“LMn”編程(步驟S124~S126)。而且，若“E”位準及“LMn”位準之兩者之寫入完成，則定序器121與圖10及圖11所說明者同樣地，執行“An”~“Cn”編程(步驟S127~S129)。

5.2關於寫入時之電壓

其次，對資料寫入時之配線之電壓關係進行說明。

5.2.1關於“E”_“LMp”編程之電壓

首先，對“E”_“LMp”編程中之各配線之電壓關係進行說明。圖46係表示“E”_“LMp”編程時之各配線之電位之時序圖。

如圖示般，於本實施形態中，係連續地進行“E”位準及“LMp”位準之編程，故而相當於將圖18所說明之編程連續進行兩次之情形。因此，時刻t1~t6中之各配線之電壓係如圖18所說明般，時刻t6~t9中之各配線之電壓與時刻t3~t6相同。再者，於本實施形態中，將寫入“E”時之VPGM設為VPGMp1，將寫入“LMp”時之VPGM設為VPGMp2。而且，VPGMp1與VPGMp2具有0<VPGMp1<VPGMp2之關係。

5.2.2關於“E”_“LMn”編程之電壓

其次，對“E”_“LMn”編程中之各配線之電壓關係進行說明。圖47係表示“E”_“LMn”編程時之各配線之電位的時序圖。

如圖示般，於本實施形態中，係連續地進行“E”位準及“LMn”位準 之寫入，故而相當於將圖21所說明之編程連續進行兩次之情形。因此，時刻t1~t4中之各配線之電壓係如圖21所說明般。於時刻t4~t5，由於編程對象之位元線BL不同，故而感測放大器113臨時對全體位元線BL施加0V。而且，時刻t5~t7中之各配線之電壓係與時刻t2~t3相同。再者，於本實施形態中，將寫入“E”時之VPGM設為VPGMn1，將寫入“LMn”時之VPGM設為VPGMn2。而且，VPGMn1與VPGMn2具有0V>VPGMn1>VPGMn2之關係。

5.3關於驗證

於本實施形態中之驗證中，可應用第1實施形態所說明之N通道讀出及P通道讀出之兩者。於本實施形態中，對以N通道讀出進行“E”_“LMp”編程、即正模式編程中之驗證之情形、及以P通道讀出進行“E”_“LMn”編程、即負模式編程中之驗證之情形時的各配線之電壓關係進行說明。再者，即可以P通道讀出進行“E”_“LMp”編程之驗證，亦可以N通道讀出進行“E”_“LMn”編程之驗證。

5.3.1關於“E”_“LMp”編程之驗證

對以N通道讀出進行“E”_“LMp”編程之驗證之情形時之各配線的電壓關係進行說明。圖48係表示讀出時之各配線之電位之時序圖。

如圖示般，於本實施形態中，係連續地進行“E”位準之驗證及“LMp”位準之驗證，故而相當於將圖26所說明之N通道讀出連續地進行兩次之情形。因此，時刻t1~t6中之各配線之電壓係如圖26所說明般，時刻t7~t10中之各配線之電壓係與時刻t3~t6相同。再者，於本實施形態中，將對應於“E”位準之驗證之VCGRV設為VCGRVp1，將“LMp”驗證之情形時之VCGRV設為VCGRVp2。VCGRVp1與VCGRVp2係對應於各驗證位準，故而分別為大致Vneg及大致VLMp。由此，具有Vneg<VLMp之關係，故而VCGRVp1與VGCRVp2亦具有VCGRVp1<VCGRVp2之關係。

5.3.2關於“E”_“LMn”編程之驗證

對以P通道讀出進行“E”_“LMn”編程之驗證之情形時之各配線的電壓關係進行說明。圖49係表示讀出時之各配線之電位之時序圖。

如圖示般，於本實施形態中，係連續地進行“E”位準之驗證及“LMp”位準之驗證，故而相當於將圖27所說明之P通道讀出連續地進行兩次之情形。再者，於本實施形態中，將“E”位準之驗證之情形時之VCGRV設為VCGRVn1，將“LMp”驗證之情形時之VCGRV設為VCGRVn2。VCGRVn1與VCGRVn2對應於各驗證位準，故而分別為大致Vpos及大致VLMn。由此，具有Vpos>VLMn之關係，故而VCGRVn1與VCGRVn2亦具有VCGRVn1>VCGRVn2之關係。

5.4本實施形態之效果

根據本實施形態之構成，可獲得與上述第1至第4實施形態相同之效果。

又，於本實施形態之構成中，係連續地進行“E”位準之寫入及“LM”位準之寫入，故而可提高編程之處理速度。

又，於本實施形態之構成中，可將寫入“E”位準時之VPGM與寫入“LM”位準時之VPGM設為不同值，並改變各1次寫入中之閾值之變動量。由此，可藉由增大“LM”位準之閾值之變動量而減少編程循環次數，從而可提高寫入速度。

再者，VPGMp1與VPGMp2亦可於每次重複編程循環時使電壓值升壓。此時之升壓幅度DVPGMp可於VPGMp1及VPGMp2中分別不同。

進而，VPGMn1與VPGMn2亦可於每次重複編程循環時使電壓值降壓。此時之降壓幅度DVPGMn可於VPGMn1與VPGMn2中分別不同。

進而，於本實施形態之構成中，亦可使用電壓感測方式之感測放大器113。於該情形時，各配線之電壓於圖40及圖41所說明之時序圖中為第1驗證與第2驗證中不同之VCGRVp。而且，將並非驗證對象之位 元線BL之電位設為0V。

6.第6實施形態

其次，對第6實施形態之記憶體系統進行說明。本實施形態係於上述第1至第5實施形態中，讀出資料時對應於記憶胞電晶體MT之閾值之變動，使施加於選擇字元線之電壓VCGRV移位者。以下，對與第1至第5實施形態不同之處進行說明。

6.1關於移位表

其次，本實施形態之控制器200所保持之移位表進行說明。圖50係移位表之概念圖。

本實施形態之NAND型快閃記憶體100依照控制器200之命令，讀出資料時除了執行通常之讀出動作(以下稱為「正常讀出」)以外，還執行重試讀出(retry read)動作。所謂重試讀出動作係指如下動作：對應於因長期間之資料之保持或干擾等而記憶胞電晶體MT之閾值變動，使施加於選擇字元線WL之電壓VCGRV移位並重複資料之讀出。詳細內容於6.2之讀出動作之項進行說明。

如圖示般，移位表係針對“Ap”、“Bp”、及“Cp”位準、及“An”、“Bn”、及“Cn”位準而保持各重試讀出中之VCGRV之移位量。具體而言，根據重試次數i(i為1~L之自然數且L為1以上之自然數)，將對應於“Ap”位準之移位量設為Vs_Ap_i。而且，將對應於“Bp”位準之移位量設為Vs_Bp_i，將對應於“Cp”位準之移位量設為Vs_Cp_i。於負型之情形時亦同樣地，將對應於“An”位準之移位量設為Vs_An_i。而且，將對應於“Bn”位準之移位量設為Vs_Bn_i，將對應於“Cn”位準之移位量設為Vs_Cn_i。

於圖50中，將例如正常讀出時之讀出“Ap”、“Bp”、及“Cp”位準之資料之VCGRVp設為VCGRV_Ap、VCGRV_Bp、及VCGRV_Cp，且與各讀出位準相同。所謂讀出位準係指與讀出資料相應之閾值電壓， “Ap”、“Bp”、及“Cp”位準之讀出位準係AVHp、BVHp、CVHp。因此，設VCGRV_Ap=AVHp、VCGRV_Bp=BVHp、及VCGRV_Cp=CVHp。於是，於第1次之重試讀出中，讀出“Ap”位準時施加於選擇字元線WL之電壓自AVHp移位僅Vs_Ap_1，而成AVHp+Vs_Ap_1。同樣讀出“Bp”位準時施加於選擇字元線WL之電壓成為BVHp+Vs_Bp_1，讀出“Bp”位準時施加於選擇字元線WL之電壓成為CVHp+Vs_Cp_1。

於負型之情形時亦同樣地，將讀出“An”、“Bn”、及“Cn”之資料之VCGRVp設為VCGRV_An、VCGRV_Bn、及VCGRV_Cn，且與各讀出位準相同。因此，設VCGRV_An=AVHn、VCGRV_Bn=BVHn、及VCGRV_Cn=CVHn。於是，第1次之重試讀出中，讀出“An”位準時施加於選擇字元線WL之電壓成為AVHn+Vs_An_1，讀出“Bn”位準時施加於選擇字元線WL之電壓成為BVHn+Vs_Bn_1，讀出“Cn”位準時施加於選擇字元線WL之電壓成為CVHn+Vs_Cn_1。以下之說明中，於不區分各移位量之情形時僅表述為Vshift。

6.2關於資料之讀出動作

其次，對本實施形態中之資料之讀出動作進行說明。

6.2.1關於讀出動作時之流程

圖51係表示本實施形態中之資料讀出時之控制器200之動作的流程圖。

首先，控制器200之CPU230若自主機機器進行讀出存取，便發佈讀出命令，NAND介面電路250將其發送至NAND型快閃記憶體100(步驟S230)。再者，關於讀出命令之發佈相關之控制器200之動作之詳細內容係如圖30所說明般。

應答於此，NAND型快閃記憶體100之定序器121執行正常讀出(步驟S231)。即，定序器121依照圖24所說明之流程執行資料之讀出。

其次，步驟S231中讀出之資料經由NAND介面電路250而被保持於 控制器200之例如緩衝記憶體240。而且，ECC電路260檢查讀出之資料中有無錯誤，當有錯誤時校正該錯誤(步驟S232)。於無錯誤、或者錯誤數(不良位元數)為規定數以下且可校正錯誤之情形時(步驟S232、通過)，CPU230將資料發送至主機機器，自該頁面之資料之讀出動作完成。

另一方面，於錯誤數(不良位元數)超過規定數之情形時，ECC電路260無法校正錯誤(步驟S232、失效)。因此，CPU230執行重試讀出。CPU230首先確認重試次數j(j為1以上之自然數)是否超過預先設定之上限次數(1~(L-1))(步驟S233)。於重試次數j超過上限次數之情形時(步驟S233、否)，CPU230判斷自該頁面之資料之讀出動作失效。

於重試次數j未超過上限次數之情形時(步驟S233、是)，CPU230自內建記憶體220讀出重試讀出相關之移位表。而且，CPU230發佈與電壓移位量Vshift相關之資訊及重試讀出指令(步驟S234)。而且，NAND介面電路250將該等發送至NAND型快閃記憶體100。

NAND型快閃記憶體100應答所接收之指令，執行重試讀出(步驟S235)。此時，列解碼器112根據所接收之電壓移位量Vshift之資訊而變更VCGRVp或VCGRVn。

步驟S235中讀出之資料經由NAND介面電路250而被保持於控制器200之例如緩衝記憶體240。而且，返回至步驟S232，ECC電路260檢查讀出之資料中有無錯誤。而且，重試動作係於通過ECC檢查之前、或重試次數L超過上限次數之前重複地進行。

6.2.2關於讀出動作時之選擇字元線之電壓之變化

圖52係表示正型中之正常讀出至第L次之重試讀出為止之VCGRVp之電壓值之變化的時序圖。再者，於本例中，係說明如下情形：VCGRVp向負側移位，對應於閾值較低之“Ap”位準之移位量Vs_Ap_i最小，對應於閾值較高之“Cp”位準之Vs_Cp_i最大。即，移位量 Vs_Ap_i、Vs_Bp_i、及Vs_Cp_i具有0V>Vs_Ap_i>Vs_Bp_i>Vs_Cp_i之關係。

如圖示般，移位量Vs_Ap_i、Vs_Bp_i、及Vs_Cp_i分別為負值。由此，“Ap”、“Bp”、及“Cp”位準之VCGRVp係於每次重複重試讀出時降壓。例如，關於“Ap”位準，施加於選擇字元線WL之電壓為VCGRV_Ap>VCGRV_Ap+Vs_Ap_1>VCGRV_Ap+Vs_Ap_2>...>VCGRV_Ap+Vs_Ap_L。“Bp”、“Cp”位準亦相同。

圖53係表示負型中之正常讀出至第L次之重試讀出為止之VCGRVn之電壓值之變化的時序圖。再者，於本例中，係說明如下情形：VCGRVn向正側移位，對應於閾值較高之“An”位準之移位量Vs_An_i最小，對應於閾值較低之“Cp”位準之Vs_Cn_i最大。即，移位量Vs_An_L~Vs_Cn_L具有0V<Vs_An_i<Vs_Bn_i<Vs_Cn_i之關係。

如圖示般，移位量Vs_An_i、Vs_Bn_i、及Vs_Cn_i分別為正值。由此，“An”、“Bn”、及“Cn”位準之VCGRVn係於每次重複重試讀出時升壓。例如，關於“An”位準，施加於選擇字元線WL之電壓為VCGRV_An<VCGRV_An+Vs_An_1<VCGRV_An+Vs_An_2<...<VCGRV_An+Vs_An_L。“Bn”、“Cn”位準亦相同。

6.3本實施形態之效果

根據本實施形態之構成，可獲得與上述第1至第5實施形態相同之效果。

又，於本實施形態之構成中，藉由於正型與負型中使讀出電壓移位，可以之錯誤資料之讀出而提高讀出動作之可靠性。以下，對本效果進行說明。

首先，對本實施形態之記憶胞電晶體MT之可獲得之閾值分佈進行說明。圖54及圖55分別表示正型及負型之閾值分佈。

於圖54之例中，於因例如長期間之資料之保持或干擾等影響而電荷儲存層28之電荷消失之情形時，處於“Ap”、“Bp”、及“Cp”位準之記憶胞電晶體MT之閾值向“E”位準側移位。即，記憶胞電晶體MT之閾值下降。因此，讀出時若VCGRV、即讀出位準維持原狀，則記憶胞電晶體MT會誤動作，有時無法讀出正確之資料。

相對於此，於本實施形態中，係使“Ap”位準之讀出位準對應於記憶胞電晶體MT之閾值之變動量，以Vs_Ap_i(<0V)向“E”位準側移位，而成為AVHp+Vs_Ap_i。於“Bp”位準及“Cp”位準之情形時亦同樣地，將移位量設為Vs_Bp_i(<0V)、Vs_Cp_i(<0V)，將讀出位準設為BVHp+Vs_Bp_i及CVHp+Vs_Cp_i。圖54之例中，存在向電荷儲存層28之電荷注入量越多則閾值之變動量越大之傾向，故而與閾值之變動量之大小相應之移位量之大小具有|Vs_Ap_i|≦|Vs_Bp_i|≦|Vs_Cp_i|的關係。

又，於圖55之例中，於電洞自電荷儲存層28消失之情形時，處於“An”、“Bn”、及“Cn”位準之記憶胞電晶體MT之閾值向“E”位準側移位。因此，於負型之情形時亦同樣地，將“An”、“Bn”、及“Cn”之讀出位準根據閾值之變動量而設為AVHn+Vs_An_i、BVHn+Vs_Bn_i、及CVHn+Vs_Cn_i。於該情形時，移位量之大小具有0V<Vs_An_i≦Vs_Bn_i≦Vs_Cn_i之關係。如此，即便記憶胞電晶體MT之閾值變動，亦可藉由使讀出位準移位而執行重試讀出，抑制錯誤資料之讀出。

再者，於本例中，作為一例係說明VCGRV與讀出位準為相同值之情形，但VCGRV與讀出位準亦可為不同值。例如VCGRV之值亦可考慮導電膜30(源極線SL)之電壓而設為於源極線之電壓加上讀出位準後之電壓。例如對源極線SL施加VSRC之情形時，亦可為VCGRV_Ap=VSRC+AVHp、VCGRV_Bp=VSRC+BVHp、及VCGRV_Cp=VSRC+CVHp。

進而，於本例中，係說明電荷或電洞自電荷儲存層28消失而向“E”位準側移位之情形，但亦有受到例如向其他記憶胞電晶體MT寫入資料時之編程模式之影響，被注入電荷或電洞而向遠離“E”位準之方向移位之情形。於該情形時，具有正型之閾值之記憶胞電晶體MT之閾值向正側移位，具有負型之閾值之記憶胞電晶體MT向負側移位。

7.第7實施形態

其次，對第7實施形態之記憶體系統進行說明。本實施形態係於上述第1至第6實施形態中，將對於某位準之寫入動作重複複數次時，跳過對應於最初之任意次數之編程的驗證。以下對與第1至第6實施形態不同之處進行說明。

7.1關於寫入動作時之流程

以下，列舉於“E”pos編程或“E”neg編程中，省略對最初之複數次之編程之驗證的情形為例，來說明本實施形態。圖56及圖57係表示本實施形態中之編程時之動作之流程的流程圖。

如圖示般，本實施形態之寫入動作係於第1實施形態所說明之圖10及圖11中省略對最初之m(m為1以上之自然數)次為止之編程之驗證動作者。

7.2本實施形態之效果

根據本實施形態之構成，可獲得與上述第1至第6實施形態相同之效果。

又，於本實施形態之構成中，藉由跳過驗證而可提高寫入動作之處理速度。以下，對本效果進行說明。

於某寫入對象之記憶胞電晶體MT之當前閾值、與目標寫入位準(於本實施形態中“E”位準)之差大於1次編程所致之閾值變動量的情形時，即1次寫入中變動未達到目標閾值位準之情形時，定序器121需要重複複數次編程循環。即，在此次數之前可明確驗證失效。

因此，於本實施形態中，於可知僅藉由至少1次之編程無法將記憶胞電晶體MT之閾值設置為目標值，且最低限度之必要編程次數已知之情形時，跳過該編程之驗證。其原因在於，即便進行驗證，亦可知驗證會失效。藉此，無須進行無用之驗證動作，可提高寫入動作速度。

再者，於上述例中係對“E”位準之寫入應用驗證之跳過，但亦可應用於“LMp”、“LMn”、“Ap”、“Bp”、“Cp”、“An”、“Bn”、及“Cn”位準之寫入。

8.第8實施形態

其次，對第8實施形態之記憶體系統進行說明。本實施形態係於上述第1至第7實施形態中，改變記憶胞陣列111之構成而成者，以下，對與第1至第7實施形態不同之處進行說明。

8.1關於記憶胞陣列之構成

圖58係本實施形態之記憶胞陣列111之電路圖，其表示任一區塊內之構成。如圖示般，記憶胞陣列111於各區塊BLK內具備複數之記憶體單元MU(MU1、MU2)。圖58中僅圖示2個記憶體單元MU，但亦可為3個以上，其數量並無限定。

記憶體單元MU之各者具備例如4個串組GR(GR1~GR4)。當然，串組GR之數並不限於4個，可為3個以下，亦可為5個以上。再者，於區別記憶體單元MU1及MU2之間時，將記憶體單元MU1之串組GR分別稱為GR1-1~GR4-1，將記憶體單元MU2之串組GR分別稱為GR1-2~GR4-2。

串組GR之各者具備例如3個NAND串SR(SR1~SR3)。當然，NAND串SR之數並不限於3個，亦可為4個以上。NAND串SR之各者具備選擇電晶體ST1及ST2、以及4個記憶胞電晶體MT(MT1~MT4)。記憶胞電晶體MT之數並不限定於4個，可為5個以上，亦可為3個以下。記憶胞電晶體MT將選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間串聯 連接。

於串組GR內，3個NAND串SR1~SR3係於半導體基板上方依序積層，NAND串SR1形成於最下層，NAND串SR2形成於中間層，NAND串SR3形成於最上層。而且，選擇電晶體ST1之閘極共通地連接於選擇閘極線GSL2，選擇電晶體ST2之閘極共通地連接於選擇閘極線GSL1。進而，位於同一行之記憶胞電晶體MT之控制閘極係連接於同一字元線WL。進而，某個串組GR內之3個選擇電晶體ST1之汲極共通地連接於位元線BL，選擇電晶體ST2之源極分別連接於不同之源極線SL。

例如若著眼於記憶體單元MU1，串組GR1-1之NAND串SR1~SR3之汲極端係共通地連接於位元線BL1，源極端分別連接於源極線SL1~SL3。又，串組GR2-1之NAND串SR1~SR3之汲極端共通地連接於位元線BL2，源極端分別連接於源極線SL1~SL3。進而，串組GR3-1之NAND串SR1~SR3之汲極端共通地連接於位元線BL3，源極端分別連接於源極線SL1~SL3。同樣地，串組GR4-1之NAND串SR1~SR3之汲極端共通地連接於位元線BL4，源極端分別連接於源極線SL1~SL3。

關於記憶體單元MU2亦相同，串組GR1-2~GR4-2之汲極端分別連接於位元線BL5~BL8。另一方面，串組GR1-2~GR4-2之NAND串SR1~SR3之源極端分別連接於源極線SL1~SL3。

因此，對應於各記憶體單元MU之位元線BL之根數係與1個記憶體單元MU所含之串組GR之總數相對應。

於上述構成中，自各記憶體單元MU逐一選擇之NAND串SR中之連接於同一字元線WL之複數之記憶胞電晶體MT之集合為被稱為「頁面」的單位。而且，資料之寫入及讀出係以頁面單位進行。

圖59係記憶體單元MU之立體圖，又，圖60係記憶體單元MU之俯視圖，圖61係沿圖60中之61-61線之剖視圖，圖62係沿圖60中之62-62線之剖視圖，圖63係沿圖60中之63-63線之剖視圖。

如圖示般，於半導體基板60上形成有絕緣膜61，且於絕緣膜61上形成有記憶胞陣列111。

於絕緣膜61上形成沿與垂直於半導體基板60表面之方向即第1方向正交之第2方向的條紋形狀之例如4個鰭型構造64(64-1~64-4)，藉此形成1個記憶體單元MU。鰭型構造64之各者包含交替積層之絕緣膜62(62-1~62-4)及半導體層63(63-1~63-3)。該鰭型構造64之各者相當於圖58所說明之串組GR。而且，最下層之半導體層63-1相當於NAND串SR1之電流路徑(形成有通道之區域)，最上層之半導體層63-3相當於NAND串SR3之電流路徑，位於其等之間之半導體層63-2相當於NAND串SR2之電流路徑。

於鰭型構造64之上表面及側面依序形成有穿隧絕緣膜65、電荷儲存層66、區塊絕緣膜67、及導電膜68(參照圖61)。電荷儲存層66係藉由例如絕緣膜而形成。又，導電膜68係由例如金屬形成，作為字元線WL或選擇閘極線GSL1及GSL2發揮功能。字元線WL及選擇閘極線GSL1及GSL2係於複數之記憶體單元MU間跨及複數之鰭型構造64之方式形成。

如圖59及圖60所示，本實施形態之構成係如下者：將複數之鰭型構造64之一端部引出至記憶胞陣列111之端部，於引出區域分別與位元線BL連接，另一端部共通地連接，且連接於源極線SL。

更具體而言，於鰭型構造64-1~64-4之各者，於其一端側形成貫通各半導體層63-1~63-3且接觸該等半導體層63-1~63-3之接觸插塞BC1~BC4。而且，位元線BL1~BL4分別連接於該等位元線接觸插塞BC1~BC4(參照圖63)。

另一方面，鰭型構造64-1~64-4之各者係於另一端部階段狀地引出有半導體層63-1~63-3。而且，於各半導體層63-1~63-3之上表面分別形成有源極線接觸插塞SC1~SC3，該等分別連接於源極線SL1~ SL3(參照圖62)。

又，如圖63所示，於半導體層63-1~63-3內形成有N⁺型擴散層69及P⁺型擴散層70。更具體而言，N⁺型擴散層69係作為選擇電晶體ST1之汲極區域發揮功能。而且，位元線接點BC係以貫通N⁺型擴散層69並接觸N⁺型擴散層69之方式設置。另一方面，P⁺型擴散層70係作為選擇電晶體ST2之源極區域發揮功能。而且，源極線接點SC係分別設於半導體層63-1~63-3內之各P⁺型擴散層70上。

8.2關於寫入時之電壓

其次，對本實施形態中之寫入動作時之各配線之電壓進行說明。本實施形態之寫入動作之全體之流程係與第1實施形態相同，其流程圖係如圖10及圖11所示般。於本實施形態之構成中，與第1實施形態不同地，於位元線側形成N⁺型擴散層69，於源極線側形成P⁺型擴散層70。因此，寫入動作時施加於位元線BL、源極線SL、及選擇閘極線GSL1、GSL2之電壓與第1實施形態不同。以下，對與第1實施形態不同之處進行說明。

8.2.1關於正模式編程時之電壓

首先，對本實施形態中之正模式編程時之各配線之電壓關係進行說明。圖64係表示正模式編程時之各配線之電位之時序圖。

如圖示般，首先於時刻t1，列解碼器112對選擇閘極線GSL2施加Vgp(例如3.3V)。Vgp係於編程中使選擇電晶體ST1及ST2作為N通道電晶體動作時為使其等成為接通狀態而施加於選擇閘極線GSL1或GSL2的正電壓。而且，感測放大器113對對應於成為編程對象之記憶胞電晶體MT之位元線BL施加例如0V，對對應於非編程對象之記憶胞電晶體MT之位元線BL施加與選擇閘極線GSL2同電位之Vgp(例如3.3V)。藉此，對應於編程對象之位元線BL之選擇電晶體ST1成為接通狀態，對應於非編程對象之位元線BL之選擇電晶體ST1成為斷開狀態。

其次，於時刻t2，列解碼器112對全體字元線WL施加VPASSp(例如7V)。藉此，於對應於編程對象之位元線BL之NAND串SR中，選擇電晶體ST1為接通狀態，故而向半導體層63供給電荷。由此，於記憶胞電晶體MT1~MT4、及選擇電晶體ST1形成N通道，而作為N通道電晶體動作。另一方面，於對應於非編程對象之位元線BL之NAND串中，選擇電晶體ST1為斷開狀態，故而不向半導體層63供給電荷。

其次，於時刻t3，列解碼器112對選擇閘極線GSL2施加0V，感測放大器113對全體位元線BL施加0V。藉此，全體選擇電晶體ST1成為斷開狀態。

其次，於時刻t4，列解碼器112對選擇閘極線GSL1施加VPASSp(例如7V)。而且，源極線驅動器114對對應於成為編程對象之記憶胞電晶體MT之源極線SL施加例如0V，對對應於非編程對象之記憶胞電晶體MT的源極線SL施加與例如選擇閘極線GSL1同電位之VPASSp。藉此，對應於編程對象之源極線SL之選擇電晶體ST2成為接通狀態，對應於非編程對象之源極線SL之選擇電晶體ST2成為斷開狀態。

其次，於時刻t5，列解碼器112對選擇字元線WL施加VPGMp(例如20V)。藉此，於編程對象之記憶胞電晶體MT中，選擇字元線WL與半導體層63之電位差變大。由此，藉由FN穿隧而向電荷儲存層66注入電荷。另一方面，於非編程對象之記憶胞電晶體MT中，選擇電晶體ST2為斷開狀態，故而藉由耦合而半導體層63之電位亦上升。因此，即便施加VPGMp，電位差亦不變，不會向電荷儲存層66注入電荷。

其次，於時刻t6，列解碼器112對全體字元線WL施加0V，源極線驅動器114對對應於非編程對象之記憶胞電晶體MT的源極線SL施加0V。藉此，利用FN穿隧之電荷之注入結束。

最後，於時刻t7，列解碼器112對選擇閘極線GSL1施加0V。藉此，編程結束。

8.2.2關於負模式編程時之電壓

其次，對本實施形態中之負模式編程時之各配線之電壓關係進行說明。圖65係表示負模式編程時之各配線之電位之時序圖。首先於時刻t1，列解碼器112對選擇閘極線GSL1施加Vgn(例如-3.3V)。而且，源極線驅動器114對對應於選擇頁面之源極線SL施加例如0V，使對應之選擇電晶體ST2為接通狀態。又，源極線驅動器114對對應於非選擇頁面之源極線SL施加與選擇閘極線GSL1同電位之Vgn(例如-3.3V)，使對應之選擇電晶體ST2為斷開狀態。

其次，於時刻t2，列解碼器112對全體字元線WL施加VPASSn(例如-7V)。藉此，向對應於選擇頁面之NAND串SR之半導體層63供給電洞。由此，記憶胞電晶體MT1~MT4、及選擇電晶體ST2形成P通道而作為P通道電晶體動作。

其次，於時刻t3，列解碼器112對選擇閘極線GSL1施加例如0V。而且，源極線驅動器114對源極線SL施加例如0V。藉此，對應於選擇頁面之選擇電晶體ST2成為斷開狀態。

其次，於時刻t4，列解碼器112對選擇閘極線GSL2施加VPASSn(例如-7V)。又，感測放大器113對編程對象之位元線BL施加例如0V，對非編程對象之位元線BL施加與例如選擇閘極線GSL2同電位之VPASSn(例如-7V)。藉此，對應於編程對象之位元線BL之選擇電晶體ST1成為接通狀態，對應於非編程對象之位元線BL之選擇電晶體ST1成為斷開狀態。

其次，於時刻t5，列解碼器112對選擇字元線WL施加VPGMn。藉此，向成為編程對象之記憶胞電晶體MT注入電洞(寫入資料)。

其次，於時刻t6，感測放大器113對位元線BL施加0V。列解碼器112對全體字元線WL施加0V。藉此，電洞之注入結束。

最後，於時刻t7，列解碼器112對選擇閘極線GSL2施加0V。藉此， 編程結束。

8.3關於讀出時之電壓

其次，對本實施形態中之讀出動作時之各配線之電壓進行說明。本實施形態之讀出動作之全體之流程係與第1實施形態相同，其流程圖係如圖24所示般。以下，對與第1實施形態不同之處進行說明。

8.3.1關於N通道讀出

首先，對本實施形態中之N通道讀出時之各配線之電壓關係進行說明。圖66係表示讀出時之各配線之電位之時序圖。以下，對與第1實施形態不同之處進行說明。

如圖示般，於時刻t1~t6施加於選擇字元線WL、非選擇字元線WL、選擇閘極線GSL2(與圖26之SGD(選擇)相同)、及選擇閘極線GSL1(與圖26之SGS相同)的電壓係與圖26之t1~t6所說明之電壓相同。

於該狀態下，於時刻t3，定序器121對信號線BLCLAMP施加電壓VCLMP，使電晶體NMOS10為接通狀態。此時，圖5所說明之感測放大器單元中，定序器121將施加於電源之VPRE設為例如0V，使信號線BLPRE為“H”位準而使電晶體NMOS11為接通狀態。又，源極線驅動器114對對應於選擇頁面之源極線SL施加高於位元線BL之電壓VSRC(例如2V)，對對應於非選擇頁面之源極線SL施加0V。藉此，讀出對象之記憶胞電晶體MT為接通狀態(“1”狀態)之情形時，電流自源極線SL流入位元線BL。由此，位元線BL成為自源極線側供給之電流與流入感測放大器側之電流均衡的狀態。此時，位元線BL之電壓VBL(例如2V)成為最大之與源極線SL同電位。又，此時，同時圖5所示之臨時資料快取記憶體434之電容C亦最大而被充電至與位元線BL同電位之VBL(例如2V)為止。又，讀出對象之記憶胞電晶體MT為斷開狀態(“0”狀態)之情形時，不自源極線側供給電流，故而位元線BL為0V。

其次，於時刻t4，定序器121對信號線BLCLAMP施加0V。此時， 對信號線BLPRE亦施加0V。而且，定序器121感測位元線BL、即電容C之電壓，判定其為0”還是“1”。

其次，於時刻t5，源極線驅動器114對源極線SL施加0V。又，定序器121對信號線BLCLAMP施加VCLMP，使電晶體NMOS11為接通狀態。此時，定序器121使信號線BLPRE為“H”位準而使電晶體NMOS11亦為接通狀態。於是，電流流入施加VPRE(例如0V)之電源側，位元線BL及電容C放電。

其次，於時刻t6，定序器121對信號線BLCLAMP(及信號線BLPRE)施加0V。藉此，資料之讀出完成。

再者，此處係說明1次資料讀出，但於例如讀出多值資料之情形時等亦進行複數次之資料讀出。於該情形時，重複時刻t3~t6，使VCGRVp成為不同之電壓，藉此可應對不同值之讀出。

進而，於本例中，係說明於時刻t3~t4使感測放大器單元之信號線BLPRE為“H”位準而電流流入施加VPRE(例如0V)之電源的情形，但亦可使信號線BLPRE為“L”位準而使電晶體NMOS11為斷開狀態。於該情形時電容C亦以VBL(例如2V)充電。

8.3.2關於P通道讀出

其次，對本實施形態中之P通道讀出時之各配線之電壓關係進行說明。圖67係表示讀出時之各配線之電位之時序圖。以下，對與第1實施形態及第1例不同之處進行說明。

如圖示般，於時刻t1~t6，施加於選擇字元線WL、非選擇字元線WL、選擇閘極線GSL2(與圖27之SGD(選擇)相同)、及選擇閘極線GSL1(與圖27之SGS相同)之電壓係與圖27之t1~t6所說明之電壓相同。又，施加於位元線BL、源極線SL、及信號線BLCLAMP之電壓係與圖66之時刻t1~t6相同。

8.4本實施形態之效果

即便於具有本實施形態之構成之記憶胞陣列之情形時，亦可獲得與上述第1至第7實施形態相同之效果。

9.第9實施形態

其次，對第9實施形態之記憶體系統進行說明。本實施形態係關於上述第1至第8實施形態中之資料之刪除動作者。本實施形態中之刪除動作係指使刪除對象區塊之全體記憶胞電晶體MT之閾值統一為負型或正型之動作。

於上述第1至第8實施形態中，因資料重複寫入而1個區塊內混合存在具有負型及正型之閾值之記憶胞電晶體MT。因此，於本實施形態中，藉由進行電洞注入而使刪除對象區塊之全體記憶胞電晶體MT之閾值為負型。又，藉由注入電荷而使全體記憶胞電晶體MT之閾值為正型。以下，對與第1至第8實施形態不同之處進行說明。

9.1關於刪除動作之流程

圖68係表示NAND型快閃記憶體100中之刪除動作之流程之流程圖。

如圖示般，首先定序器121自控制器200接收刪除命令(步驟S180)。定序器121若接收刪除命令，便進行對象區塊之刪除。即，定序器121向全體記憶胞電晶體MT注入電洞或電荷(步驟S181)

其次，定序器121執行刪除驗證。刪除驗證係指用於判定刪除是否完成之驗證動作。於本實施形態中，例如於向記憶胞電晶體MT注入電洞之情形時，若記憶胞電晶體MT之閾值為小於AVHp之值則定序器121判定通過刪除驗證，若為大於AVHp之值則定序器121判定刪除驗證失效。又，例如於向記憶胞電晶體MT注入電荷之情形時，若記憶胞電晶體MT之閾值為大於AVHn之值則定序器121判定通過驗證，若為小於AVHn之值則定序器121判定驗證失效。(步驟S182)。

其次，於刪除驗證失效之情形時(步驟S183、否)，返回至步驟 S181，再次進行刪除。以下，將包含資料刪除及刪除驗證之一系列之動作稱為刪除循環。於通過刪除驗證之前、或者達到預先設定之上限次數之前，重複刪除循環。

於通過刪除驗證之情形時(步驟S183、是)，定序器121判定刪除動作完成。

而且，控制器200之CPU230於刪除動作正常完成之情形時，更新內建記憶體220之寫入狀況表。例如CPU230向記憶胞電晶體MT注入電洞之情形時，將類型資訊更新為負型，於注入電荷之情形時，將類型資訊更新為正型。而且，CPU230將表示資料有效性之資訊更新為“無效(Invalid)”。於該情形時，於下一次編程時基於閾值之類型資訊而決定編程模式。

或者，例如CPU230亦可藉由刪除動作而刪除該區塊之閾值之類型資訊。即，於下一次編程時，若寫入狀況表中無類型資訊，則定序器121優先執行預先設定之編程。因此，刪除動作時定序器121係以成為可應對設定為優先執行之編程之閾值之類型的方式，選擇注入電洞或電荷之哪一者。具體而言，於設定為優先執行正模式編程之情形時，定序器121於刪除時以閾值為負型之方式注入電洞。又，於設定為優先執行負模式編程之情形時，定序器121於刪除時以閾值為正型之方式注入電荷。

9.2關於刪除動作時之電壓

其次，對本實施形態中之刪除動作時之各配線之電壓進行說明。圖69及圖70分別係表示向對象區塊之全體記憶胞電晶體MT注入電荷或電洞時之各配線之電位的時序圖。圖69係於圖18所說明之正模式編程中選擇全體選擇閘極線SGD及全體字元線WL作為對象者。又，圖70係於圖21所說明之負模式編程中選擇全體選擇閘極線SGD及全體字元線WL作為對象者。

9.3本實施形態之效果

可將本實施形態之構成應用於上述第1至第8實施形態。

又，藉由應用本實施形態中之刪除動作，而可使區塊內之閾值之類型統一為正型或負型。因此，於對下一區塊之複數之頁面進行編程之情形時，只要執行正模式編程或負模式編程之任一者便可，故而定序器121不用切換編程模式便可執行編程。因此，可提高寫入動作之處理速度。

再者，本實施形態中之刪除動作並非每次寫入動作後均要執行，例如亦可每隔定期決定之次數而執行。例如於某區塊中，有特定之頁面一直為編程對象，頁面間編程次數較大而產生偏差之狀況之情形。於該情形時，藉由定期地進行刪除，刪除後可選擇寫入次數較少之頁面。由此，可減少編程次數之偏差，且可抑制因重複編程所致之記憶胞電晶體MT之特性變動之差於頁面間變大。因此，可提高寫入動作之可靠性。

進而，於刪除動作時係向成為刪除對象之區塊之全體記憶胞電晶體MT統括地注入電洞或電荷，但亦可基於寫入狀況表之類型資訊而選擇刪除對象。具體而言，於刪除時可僅向類型資訊為負型之頁面注入電荷，或者亦可僅向正型之頁面注入電洞。

進而，亦可於刪除驗證通過或進行“E”位準之寫入。具體而言，於因刪除而記憶胞電晶體MT之閾值為負型之情形時，執行“E”pos編程。又，於記憶胞電晶體MT之閾值為正型之情形時，執行“E”neg編程。藉此，可使全體記憶胞之閾值為“E”位準。

10.變化例等

上述實施形態之記憶體系統具備半導體記憶裝置100及控制器200(圖1)。半導體記憶裝置100以第1寫入方式及第2寫入方式之任一者進行寫入動作(圖7及圖8)。控制器200接收第1資料及第1位址且自外部 接收寫入指示時，可將表示第1寫入方式及第2寫入方式之中對應於第1位址之寫入方式的指令輸出至半導體記憶裝置100(圖28)。

藉由應用上述實施形態而可提供處理速度得到提高之記憶體系統。

再者，實施形態並不限定於上述說明之形態，可進行各種變化。

10.1第1變化例

首先，對第1變化例進行說明。上述實施形態中，亦可將“E”位準分為正型及負型。圖71表示本例中之記憶胞電晶體MT之閾值分佈。如圖示般，將正型之“E”位準設為“Ep”，將負型之“E”位準設為“En”。“Ep”位準具有大於0V且小於AVHp之值，“En”位準具有小於0V且大於AVHn之值。如此，亦可按正型及負型而分別設定“E”位準。

圖72及圖73係表示“E”pos編程及“E”neg編程之閾值分佈圖。如圖72所示，於“E”pos編程之情形時，具有負型之閾值之全體記憶胞電晶體MT為編程對象。因此，可省略負‧預驗證。同樣地，如圖73所示，於“E”neg編程之情形時，具有正型之閾值之全體記憶胞電晶體MT為編程對象。因此，可省略正‧預驗證。

具體而言，可省略圖10、圖11、圖42~圖44、圖56、及圖57所說明之步驟S105、S118。

10.2第2變化例

其次，對第2變化例進行說明。上述實施形態中，亦可於“LMp”編程時藉由監控VPGMp之升壓幅度、及閾值超過VLMp之記憶胞電晶體數，而修正於“Ap”~“Cp”編程時施加之VPGMp(以下將修正後之VPGMp設為VPGMp_SV)。圖74係表示於“LMp”編程時施加於選擇字元線WL之VPGMp之電壓值、與記憶胞電晶體MT之閾值之變動的圖。

如圖示般，本例中設定較VLMp低之驗證位準VCHKp。而且，於閾值為VCKHp以上之記憶胞電晶體數變成規定值以上之情形時，根據 此時之編程循環次數4次(圖74所示之4th pulse)、VPGMp之升壓幅度(DVPGMp×3(編程循環次數-1))、及閾值超過VLMp之記憶胞電晶體數，而設定VPGMp_SV。例如，於閾值為VLMp以上之記憶胞電晶體數少於規定值之情形時，設VPGMp_SV=VPGMp+DVPGMp×3。另一方面，於閾值為VLMp以上之記憶胞電晶體數較多而為規定值以上之情形時，設VPGMp_SV=VPGMp+DVPGMp×2.5。

同樣地，亦可於“LMn”編程時藉由監控編程循環次數、VPGMn之降壓幅度、及閾值為VLMn以下之記憶胞電晶體數，而修正於“An”~“Cn”編程時施加之VPGMn(以下將修正後之VPGMn設為VPGMn_SV)。圖75係表示“LMn”編程時施加於選擇字元線WL之VPGMn之電壓值、及記憶胞電晶體MT之閾值之變動的圖。

如圖示般，本例中係設定高於VLMn之驗證位準VCHKn。而且，與“LMp”編程同樣地，於閾值為VCKHn以下之記憶胞電晶體數變成規定值以上之情形時，根據此時之編程循環次數4次(圖75所示之4th pulse)、VPGMn之升壓幅度(DVPGMn×3(編程循環次數-1))、及閾值為VLMn以下之記憶胞電晶體數，而設定VPGMn_SV。

於本例中，如上述所說明般，藉由將VPGMp設為VPGMp_SV、將VPGMn設為VPGMn_SV，而可減少編程循環之次數。因此，可提高寫入動作中之處理速度。

再者，於本實施形態中，求出VPGMp_SV之修正值時，係使用閾值為VCHKp以上之記憶胞電晶體數變成規定數以上時之編程循環次數、VPGMp之升壓幅度、閾值為VLMp以上之記憶胞電晶體數之3個條件，但既可使用2個以下之條件，亦可使用上述以外之條件。於VPGMn_SV之情形時亦相同。

10.3第3變化例

其次，對第3變化例進行說明。上述實施形態中，亦可對各配線 僅施加正電壓或負電壓，而執行預驗證及“E”位準之編程之驗證。圖76係表示以N通道讀出進行本例中之負‧預驗證及“E”pos編程之驗證時之各配線之電位的時序圖。又，圖77係表示以P通道讀出進行本例中之正‧預驗證及“E”neg編程之驗證時之各配線之電位的時序圖。

如圖76所示，於本例中，在圖26所說明之時序圖中，係對位元線BL、源極線SL、井配線CPWELL、選擇閘極線SGD、SGS、及非選擇字元線WL之施加電壓附加電壓Vnr作為修正值。Vnr係於N通道讀出中用於增加各配線之電位之修正值，且Vnr>0。於以N通道讀出執行負‧預驗證及“E”pos編程之驗證之情形時，由於驗證位準Vneg為負值，故而因源極線SL(導電膜30)之電位，而VCGRVp有時成為負值。此種情形時，將Vnr設為Vnr>(|Vneg|-VSRC)。藉此，導電膜30被施加大於|Vneg|之正電壓，故而可使VCGRVp為正值。因此，施加於各配線之電壓均為0V以上之正電壓。其結果，進行負‧預驗證、“E”pos編程、及“E”pos編程之驗證之一系列動作時，施加於各配線之電壓可均為0V以上之正電壓。

又，於以P通道讀出執行正‧預驗證及“E”neg編程之驗證之情形時，位元線BL、源極線SL、及VCGRVn為正電壓。相對於此，於本例中，如圖77所示，對選擇字元線WL以外之配線施加並非0V之電壓時，附加電壓Vpr作為施加電壓之修正值。Vpr係於P通道讀出中用於減少各配線之電位之修正值，且Vpr<0。而且，於位元線BL之電位高於Vpos之情形時，設Vpr<-(VBL+dVneg)，且於位元線BL之電位低於Vpos之情形時，設Vpr<-Vpos。藉此，可使位元線BL、源極線SL、及VCGRVp為負值。因此，施加於各配線之電壓均為0V以下之負電壓。其結果，於進行正‧預驗證、“E”neg編程、及“E”neg編程之驗證之一系列動作時，施加於各配線之電壓均可為0V以下之負電壓。

如上述所說明般，於預驗證及“E”位準之寫入時，本例中之電荷 泵122僅產生正電壓或負電壓便可，無須自正電壓向負電壓切換或自負電壓向正電壓切換。因此，電荷泵122可縮短產生電壓之設置時間，故而可縮短編程之處理時間。

10.4其他變化例

於上述實施形態中，於正模式編程及負模式編程中，注入之載子、及記憶胞電晶體MT之通道不同。具體而言，於正模式編程中，記憶胞電晶體MT係作為N通道電晶體而動作，向電荷儲存層28注入電荷。於負模式編程中，記憶胞電晶體MT係作為P通道電晶體而動作，向電荷儲存層28注入電洞。又，記憶胞電晶體MT作為P通道電晶體而動作之情形相比作為N通道電晶體而動作之情形，閾值之絕對值變大。

因此，驗證位準較佳為|AVHp|<|AVHn|、|BVHp|<|BVHn|、|CVHp|<|CVHn|之關係。

又，VPGMp與VPGMn之大小(絕對值)較佳為|VPGMp|<|VPGMn|之關係。

又，DVPGMp與DVPGMn之大小(絕對值)較佳為|DVPGMp|<|DVPGMn|之關係。進而，更佳為以“LMp”編程與“LMn”編程之編程循環次數不同之方式，設定DVPGMp及DVPGMn之值。

又，VGSp與VSGn之大小(絕對值)亦可不同。

又，於第3實施形態中之第1驗證中，較佳為|AVLp|<|AVLn|、|BVLp|<|BVLn|、|CVLp|<|CVLn|之關係。

又，於第3及第4實施形態中，使用第2條件之編程時施加於位元線BL之電壓之大小(絕對值)較佳為|QPWp|<|QPWn|之關係。

又，於變化例之第2例中，VPGMp_SV與VPGMn_SV之值之大小(絕對值)較佳為|VPGMp_SV|<|VPGMn_SV|之關係。

又，於讀出動作中，VREADp與VREADn之大小(絕對值)亦可不同。

又，於讀出動作中，施加於使用電壓感測方式之感測放大器113 之Vsen_pos與Vsen_neg之大小亦可不同。進而，施加於使用電流感測方式之感測放大器113之Vstb_pos與Vstb_neg之大小亦可不同。

又，讀出所需之感測時間更佳為P通道讀出時長於N通道讀出時。因此，感測時間Ts_pos與Ts_neg較佳為Ts_pos<Ts_neg之關係。

又，於第6實施形態中，於記憶胞電晶體MT保持電荷之情形及保持電洞之情形時，閾值之變動量不同。因此，更佳為改變某正型中之移位量之大小及負型中之移位量之大小。例如若比較“Ap”位準之移位量Vs_Ap_L、及“An”位準之移位量Vs_An_L之大小，較佳為|Vs_Ap_L|≦|Vs_An_L|之關係。“Bp”與“Bn”位準之移位量、或“Cp”與“Cn”位準之移位量之大小之關係亦相同。

進而，於上述第1、第2、第5至第9實施形態中，可使用例如圖38所示之電流感測方式之感測放大器。

進而，於上述實施形態中，亦可省略“LMp”位準及“LMn”位準之寫入。例如於圖10及圖11之流程圖中，亦可省略步驟S108~S111及步驟S121~S123。

進而，於上述實施形態中，N通道讀出與P通道讀出均可讀出正型及負型之兩者之資料。因此，可以N通道讀出讀出負型之資料，亦可以P通道讀出讀出正型之資料。例如，於圖24中對以N通道讀出讀出正型之資料、以P通道讀出讀出負型之資料之情形進行了說明，但亦可以例如N通道讀出讀出正型之資料、及負型之資料之兩者。於該情形時，藉由使VCGRVp為與正型及負型之閾值位準相匹配之驗證位準，便可讀出資料。於P通道讀出之情形時亦相同。

進而，於上述實施形態中，使用電壓感測方式之感測放大器113讀出多值資料時，感測放大器單元可於感測(選通)對應於各資料之位元線BL之電壓之時序進行位元線BL之充電，亦可於1次充電中按資料改變時序而感測(選通)位元線BL之電壓。

對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提示者，並不意圖限定發明之範圍。該等實施形態可以其他各種形態實施，且於不脫離發明主旨之範圍內可進行各種省略、置換、變更。該等實施形態及變化包含於發明之範圍及主旨，且同樣包含於申請專利範圍所記載之發明及其均等範圍內。

再者，本發明相關之各實施形態中，亦可如以下所示。

(1)於閾值分佈為正型之情形時之讀出動作中， Ap位準之讀出動作中被選擇之字元線上被施加之電壓為例如0V~0.55V之間。並不限定於此，亦可為0.1V~0.24V、0.21V~0.31V、0.31V~0.4V、0.4V~0.5V、0.5V~0.55V之任一者之間。

Bp位準之讀出動作中被選擇之字元線上被施加之電壓為例如1.5V~2.3V之間。並不限定於此，亦可為1.65V~1.8V、1.8V~1.95V、1.95V~2.1V、2.1V~2.3V之任一者之間。

Cp位準之讀出動作中被選擇之字元線上被施加之電壓為例如3.0V~4.0V之間。並不限定於此，亦可為3.0V~3.2V、3.2V~3.4V、3.4V~3.5V、3.5V~3.6V、3.6V~4.0V之任一者之間。

作為讀出動作之時間(tR)亦可為例如25μs~38μs、38μs~70μs、70μs~80μs之間。

(2)寫入動作係如上述般包含編程動作及驗證動作。於正模式編程之寫入動作中， 編程動作時被選擇之字元線上最初被施加之電壓為例如13.7V~14.3V之間。並不限定於此，亦可為例如13.7V~14.0V、14.0V~14.6V之任一者之間。

亦可改變對第奇數之字元線進行寫入時之、被選擇之字元線上最初被施加之電壓、以及對第偶數之字元線進行寫入時之、被選擇之字元線上最初被施加之電壓。

將編程動作設為ISPP方式(Incremental Step Pulse Program)時，升壓之電壓可列舉例如0.5V左右。

作為施加於非選擇之字元線之電壓亦可為例如6.0V~7.3V之間。並不限定於該情形，可為例如7.3V~8.4V之間，亦可為6.0V以下。

亦可根據非選擇之字元線為第奇數之字元線、抑或為第偶數之字元線，而改變要施加之通過電壓。

作為寫入動作之時間(tProg)，亦可為例如1700μs~1800μs、1800μs~1900μs、1900μs~2000μs之間。

(3)於向電荷儲存層注入電洞之刪除動作中， 對形成於半導體基板上部、且上述記憶胞配置於上方之井最初施加之電壓為例如12V~13.6V之間。並不限定於該情形，亦可為例如13.6V~14.8V、14.8V~19.0V、19.0~19.8V、19.8V~21V之間。

作為刪除動作之時間(tErase)亦可為例如3000μs~4000μs、4000μs~5000μs、4000μs~9000μs之間。

(4)記憶胞之構造具有

於半導體基板(矽基板)上介隔膜厚4~10nm之穿隧絕緣膜而配置之電荷儲存層。該電荷儲存層可為膜厚2~3nm之SiN、或SiON等絕緣膜與膜厚3~8nm之多晶矽之積層構造。又，亦可於多晶矽中添加Ru等金屬。於電荷儲存層之上具有絕緣膜。該絕緣膜具有被例如膜厚3~10nm之下層High-k膜與膜厚3~10nm之上層High-k膜夾持的膜厚4~10nm之氧化矽膜。High-k膜可列舉HfO等。又，氧化矽膜之膜厚可厚於High-k膜之膜厚。於絕緣膜上經由膜厚3~10nm之功函數調整用材料而形成膜厚30nm~70nm之控制電極。此處，功函數調整用材料係TaO等金屬氧化膜、TaN等金屬氮化膜。控制電極可使用W等。

又，可於記憶胞間形成氣隙。

再者，於閾值分佈為負型之情形時之讀出動作、負模式編程之寫入動作、向電荷儲存層注入電荷之刪除動作中，亦可使用絕對值之大小與上述(1)~(3)之電壓值相同的負電壓。

100‧‧‧NAND型快閃記憶體

200‧‧‧控制器

Claims (9)

1. 一種記憶體系統，其包含：半導體記憶裝置，其可對應第1寫入方式及第2寫入方式之任一者；及控制器，其於接收對第1位址之資料之寫入指示之情形時，可將表示上述第1寫入方式與上述第2寫入方式之中與上述第1位址對應之寫入方式的指令輸出至上述半導體記憶裝置。
2. 如請求項1之記憶體系統，其中上述控制器於接收對上述第1位址之資料之寫入指示之情形時，當寫入至上述第1位址之資料係以上述第1寫入方式寫入時，可輸出表示上述第2寫入方式之上述指令，而當寫入至上述第1位址之資料係以上述第2寫入方式寫入時，可輸出表示上述第1寫入方式之上述指令。
3. 如請求項1或2之記憶體系統，其中上述半導體記憶裝置包含：複數之記憶胞電晶體；及複數之字元線，其等連接於複數之上述記憶胞電晶體；且於上述第1寫入方式中，對與上述第1位址對應之選擇字元線施加正電壓；於上述第2寫入方式中，對與上述第1位址對應之選擇字元線施加負電壓。
4. 如請求項1或2之記憶體系統，其中上述半導體記憶裝置以第1讀出方式及第2讀出方式之任一者進行讀出動作；上述控制器接收第2位址且自外部接收讀出指示時，可向上述半導體記憶裝置輸出表示上述第1讀出方式及上述第2讀出方式之中與上述第2位址對應之讀出方式的指令。
5. 如請求項4之記憶體系統，其中上述半導體記憶裝置包含： 複數之記憶胞電晶體；及複數之字元線，其等連接於複數之上述記憶胞電晶體；且於上述第1讀出方式中，對非選擇字元線施加正電壓；於上述第2讀出方式中，對非選擇字元線施加負電壓。
6. 一種控制器，其包含：中央處理單元(CPU)，其於接收第1資料及第1位址且接收寫入指示時，可對半導體記憶裝置發佈表示第1寫入方式與第2寫入方式之中與上述第1位址對應之寫入方式的指令；及介面電路，其向上述半導體記憶裝置發送上述中央處理單元所發佈之指令。
7. 如請求項6之控制器，其中上述中央處理單元於接收第2位址且自外部接收讀出指示時，可對上述半導體記憶裝置發佈表示第1讀出方式與第2讀出方式之中與上述第2位址對應之讀出方式的指令。
8. 如請求項6之控制器，其中上述控制器進而包含記憶區域，該記憶區域中記憶資訊，該資訊係於各頁面表示上述半導體記憶裝置是以上述第1寫入方式及上述第2寫入方式之哪一者寫入之；表示與上述第1位址對應之寫入方式之指令係基於上述記憶區域所記憶之上述資訊而發佈。
9. 如請求項6之控制器，其中於接收對上述第1位址之資料之寫入指示之情形時，當寫入至上述第1位址之資料係以上述第1寫入方式寫入時，可輸出表示上述第2寫入方式之上述指令，而當寫入至上述第1位址之資料係以上述第2寫入方式寫入時，可輸出表示上述第1寫入方式之上述指令。