TWI713034B - 快閃記憶體及其控制方法 - Google Patents

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Abstract

提供一種尋求記憶單元臨界值分布安定化的高信賴性的快閃記憶體及控制方法。快閃記憶體的NAND字串包含：源極線側選擇電晶體，源極線側的虛擬單元，複數個記憶單元，位元線側的虛擬單元，以及位元線側選擇電晶體。本發明的控制方法包含：在所選擇的區塊抹除後，對連接該區塊的虛擬單元的虛擬字元線施加編程電壓，以將虛擬單元編程為編程狀態之步驟。

Description

快閃記憶體及其控制方法
本發明是關於快閃記憶體及其控制方法，特別是關於在NAND字串中包括虛擬單元的快閃記憶體及其控制方法。
NAND型快閃記憶體包含記憶單元陣列，記憶單元陣列包含複數個區塊，各區塊中形成複數個NAND字串，各NAND字串是由複數個記憶單元，在位元線側選擇電晶體與源極線側選擇電晶體之間連接而成。由於快閃記憶體的微型化，位元線側/源極線側選擇電晶體與記憶單元之間的距離愈來愈小，使得位元線側/源極線側選擇電晶體的汲極端容易產生閘極引發汲極漏電流(Gate Induced Drain Leakage，GIDL)，導致電子注入鄰接的記憶單元的浮閘，進而使記憶單元的臨界值發生變化，或是發生錯誤寫入。為了抑制這種問題，專利文獻1(特開2014-53565號公報)提出了在位元線側/源極線側選擇電晶體與鄰接的記憶單元之間配置與資料記憶無關的虛擬單元。
NAND型快閃記憶體中，可以藉由增加形成於記憶單元陣列內的區塊數，使得記憶容量增加。然而，若增加了區塊數，在區塊配列方向延伸的全域位元線的配線長度就會變長，讀取速度等會因為其增加的負載電容而變慢。因此，為了尋求記憶容量的增加，同時抑制全域位元線的負載電容，而將記憶單元陣列分割為複數個，且在分割後的複數個記憶單元陣列中，形成一定個數的區塊。
諸如此類將記憶單元陣列分割為複數個的多平面的快閃記憶體中，在1個晶片上形成複數個平面，而1個平面當中，記憶單元陣列、行解碼/驅動電路、列解碼器、頁緩衝/感測電路等能夠各自具備功能而操作。另外，控制器或輸入輸出電路可以由複數個平面共享。控制器或位址解碼器等基於輸入的列位址資訊，從複數個平面中選擇1個或複數個平面，於所選擇的平面中控制讀取操作、編程操作、或抹除操作。舉例來說，平面的選擇是基於來自外部輸入的位址，控制器選擇1個平面，或者同時選擇複數個平面。
第1圖表示具有2個平面P0、P1的快閃記憶體的概略圖。平面P0、平面P1各自具備多個區塊(n-1、n、n+1)、被配置為驅動這些區塊的字元線WL0~WL31的多個行驅動電路(X_DRVn-1、X_DRVn、X_DRVn+1)，及被配置為驅動這些區塊的位元線側/源極線側選擇電晶體的驅動控制電路10A(或驅動控制電路10B)。
第2圖表示區塊n的NAND字串以及位元線選擇電路的示意圖。此處例示1個偶數全域位元線BLE，1個奇數全域位元線BLO，連接這些的NAND字串以及位元線選擇電路20。各NAND字串由串接的複數個電晶體所構成，也就是包含：位元線側選擇電晶體SEL_D，與全域位元線BLE/BLO連接；位元線側虛擬單元DCD；源極線側選擇電晶體SEL_S，與源極線SL連接；源極線側虛擬單元DCS；以及記憶單元MC0～MC31，連接於位元線側虛擬單元DCD與源極線側虛擬單元DCS之間。
位元線選擇電路20包含：電晶體BLSE，用於選擇偶數位元線BLE；電晶體BLSO，用於選擇奇數位元線BLO；電晶體YBLE，用於將假想電源VIRPWR與偶數位元線BLE連接；以及電晶體YBLO，用於將假想電源VIRPWR與奇數位元線BLO連接。
另外，平面P0、P1各自的驅動控制電路10A、10B輸出用來驅動源極線側選擇電晶體SEL_S的選擇訊號SGS，以及用來驅動位元線側選擇電晶體SEL_D的選擇訊號SGD。驅動控制電路10A、10B響應快閃記憶體的操作，控制選擇訊號SGS/SGD的電壓位準。
舉例來說，執行讀取操作時，將平面P0作為選擇平面，將平面P1作為非選擇平面，並選擇區塊n。行解碼器(省略繪示)基於行位址的解碼結果，把用於選擇區塊n的區塊選擇訊號BSELn，共通輸出給選擇平面P0的行驅動電路X_DRVn、以及非選擇平面P1的行驅動電路X_DRVn。藉此，選擇平面P0與非選擇平面P1的行驅動電路X_DRVn的通過電晶體會導通。另外，為了使施加在字元線或選擇訊號SGS/SGD的驅動電壓不會因為通過電晶體而下降，區塊選擇訊號BSELn將以相當高的電壓來驅動(例如，大於在字元線所施加的高電壓)。
響應於讀取指令，在選擇平面P0當中，驅動控制電路10A提供等於驅動電壓的選擇訊號SGS/SGD，使位元線側選擇電晶體SEL_D以及源極線側選擇電晶體SEL_S導通，行驅動電路X_DRVn在選擇字元線施加接地(GND)電壓，在非選擇字元線施加讀取通過電壓Vpass，以在選擇平面P0的頁緩衝/感測電路中，讀取並輸出選擇記憶單元的資料，並將所讀取的選擇記憶單元的資料輸出到外部。
另一方面，在非選擇平面P1當中，電晶體以第3圖所示的偏壓電壓驅動，行驅動電路X_DRVn的通過電晶體導通，但由於驅動控制電路10B提供等於GND位準的選擇訊號SGS/SGD，因此位元線側選擇電晶體SEL_D以及源極線側選擇電晶體SEL_S會被強制斷開，使得非選擇平面P1的記憶單元不會受到選擇平面P0操作的影響。
由於驅動控制電路10A、10B必須要在對應的平面被選擇的期間輸出高電壓的選擇訊號SGS/SGD，因此需要配置有高電壓電晶體或位準偏移器以切換高電壓偏壓，因此使得布局的面積變大。為了降低面積，第4圖所示的快閃記憶體具備由2個平面P0、P1所共享的驅動控制電路10，以對選擇平面P0以及非選擇平面P1共通地輸出等於驅動電壓的選擇訊號SGS/SGD。因此，非選擇平面P1的位元線側選擇電晶體SEL_D及源極線側選擇電晶體SEL_S均被導通而無法強制地斷開，導致不期望的電流流入非選擇平面P1的NAND字串，而造成記憶單元的臨界值分布發生變動的問題。
第5圖表示讀取操作時，施加在非選擇平面P1的各電晶體的偏壓電壓。讀取操作開始時，由於位元線選擇電路20的各電晶體為斷開(閘極電壓=GND)，且位元線側選擇電晶體SEL_D為斷開(選擇訊號SGD=GND)，因此非選擇平面P1的全域位元線BLE/BLO為浮動狀態。讀取操作開始後，驅動控制電路10首先將選擇訊號SGD設為H位準(VSGD例如為4.5V)。然而，此H位準的選擇訊號SGD也會提供給非選擇平面P1的位元線側選擇電晶體SEL_D，導致非選擇平面P1的全域位元線BLE/BLO上的電壓受到與閘極的選擇訊號SGD電容耦合的影響，將從初始的浮動狀態的0V，最終上昇到0.5V或更高的電壓(視電容耦合比而定)。
接著，驅動控制電路10將選擇訊號SGS設為H位準(VSGS例如為4.5V)，這個選擇訊號SGS也會提供給非選擇平面P1的源極線側選擇電晶體SEL_S。虛擬單元DCS/DCD為抹除後的狀態(負的臨界值)，在虛擬字元線DWLS/DWLD施加GND電壓，這個時候，如果NAND字串的所有記憶單元30皆為深層抹除後的狀態(負的臨界值)，則NAND字串將產生單元電流Ic。也就是說，電流會透過導通狀態的位元線側選擇電晶體SEL_D、以及源極線側選擇電晶體SEL_S，從全域位元線BLE/BLO流到源極線SL。即使字元線WL全部都設為GND電壓，也沒辦法避免這種單元電流Ic產生。若有單元電流Ic流動，就會讓記憶單元的臨界值分布變動，造成信賴性的低落。
本發明的目的是解決這樣的既有課題，而提供一種尋求記憶單元臨界值分布安定化的高信賴性的快閃記憶體及其控制方法。
關於本發明的快閃記憶體的控制方法，包含：接收第一指令，以將快閃記憶體中的多個平面分為選擇平面與非選擇平面；對該非選擇平面的NAND字串當中的虛擬單元進行編程，且經編程的該虛擬單元響應於該第一指令而成為不導通的狀態；及在該虛擬單元被編程後，依據該第一指令共通地提供選擇訊號給該選擇平面以及該非選擇平面的選擇電晶體的閘極，使該選擇電晶體導通，以對該選擇平面執行除了抹除以外的操作，其中，該虛擬單元位於該選擇電晶體與記憶單元之間。
關於本發明的快閃記憶體，包含：多個記憶平面，各該記憶平面包括多個NAND字串，各該NAND字串在選擇電晶體與記憶單元之間配置虛擬單元；及控制器，被配置為：對連接該些記憶平面的其中一者的該虛擬單元的虛擬字元線施加編程電壓，以將該虛擬單元編程為編程狀態，且經編程的該虛擬單元響應於第一指令而成為不導通的狀態；以及在該虛擬單元被編程後，依據該第一指令共通地提供選擇訊號給該些記憶平面的該選擇電晶體的閘極，使該選擇電晶體導通，以對該些記憶平面的另一者執行除了抹除以外的操作。
根據本發明，藉由將NAND字串當中的虛擬單元編程為編程狀態，能夠在非操作時或非選擇時，抑制流入NAND字串這種不期望的電流產生。
接著，針對本發明的實施形態參照圖式詳細說明。關於本發明的半導體裝置，舉例來說，為NAND型快閃記憶體、或是嵌入如這種快閃記憶體的微處理器、微控制器、邏輯、應用特定積體電路(ASIC)、處理影像或聲音的處理器、處理無線訊號等的訊號之處理器等。
第6圖表示關於本發明實施例的多平面型的NAND型快閃記憶體的示意圖。本實施例的快閃記憶體100包含：記憶單元陣列110，包含複數個平面P0、P1；輸入輸出電路120，連接外部輸入輸出端子I/O，執行資料的輸入或輸出；位址暫存器130，從輸入輸出電路120接收位址資料；控制器140，基於從輸入輸出電路120接收到的指令或外部控制訊號(例如命令閘鎖致能訊號CLE、位址閘鎖致能訊號ALE等)以控制各部；字元線選擇・驅動電路150，基於來自位址暫存器130的行位址資訊Ax，執行區塊的選擇或字元線的驅動；頁緩衝/感測電路160，保持從選擇頁讀取出的資料，並保持對選擇頁應該編程的資料；列選擇電路170，基於來自位址暫存器130的列位址資訊Ay，執行頁緩衝/感測電路160內的資料的選擇等；以及內部電壓產生電路180，產生資料的讀取、編程、以及抹除等用途所必要的各種電壓(寫入電壓Vpgm、讀取通過電壓Vpass、抹除電壓Vers、讀取電壓Vread等)。
記憶單元陣列110包含多個平面(例如平面P0、P1)，各平面於列方向形成m個區塊。於1個區塊中，如第2圖所示於行方向形成複數個NAND字串。1個NAND字串包含：源極線側選擇電晶體SEL_S；源極線側虛擬單元DCS；直列連接的複數個記憶單元MC0～MC31；汲極側虛擬單元DCD；以及位元線側選擇電晶體SEL_D，源極線側選擇電晶體SEL_S與共通源極線SL連接，位元線側選擇電晶體SEL_D與對應的全域位元線BLE或BLO連接。
與記憶單元MC0～MC31的閘極連接的字元線WL0～WL31，以及與虛擬單元DCS、DCD的閘極連接的虛擬字元線DWLS、DWLD，是由字元線選擇・驅動電路150所驅動。字元線選擇・驅動電路150能夠個別驅動控制選擇平面或非選擇平面的字元線以及虛擬位元線。另外，選擇訊號SGS以及選擇訊號SGD，是從字元線選擇・驅動電路150當中的驅動控制電路10(參照第4圖)，提供給源極線側選擇電晶體SEL_S、以及位元線側選擇電晶體SEL_D的閘極。驅動控制電路10由複數個平面共享，也就是說，對選擇平面以及非選擇平面的各選擇區塊，共通提供選擇訊號SGS/SGD。
另外，NAND字串可以是形成於基板表面的2維陣列狀，也可以是利用形成於基板表面上的半導體層的3維陣列狀。另外，1個記憶單元可以是記憶1位元(2值資料)的SLC(單級單元)型，也可以是記憶多位元的MLC(多級單元)型。
各平面的各區塊的NAND字串，透過位元線側選擇電晶體SEL_D，連接全域位元線BLE/BLO；而全域位元線BLE/BLO，則是透過位元線選擇電路20，連接頁緩衝/感測電路160。
第7圖表示在快閃記憶體各操作時所施加的偏壓電壓的一例。在讀取操作中，對位元線施加某個正電壓，對選擇字元線施加某個讀取電壓(例如0V)，對非選擇字元線施加讀取通過電壓Vpass(例如4.5V)，對選擇訊號SGD/SGS施加正電壓(例如4.5V)，將位元線側選擇電晶體SEL_D以及源極線側選擇電晶體SEL_S導通，對共通源極線施加0V。在編程(寫入)操作中，對選擇字元線施加高電壓的編程電壓Vpgm(15～20V)，對非選擇字元線施加中間電位(例如10V)，讓位元線側選擇電晶體SEL_D導通，並讓源極線側選擇電晶體SEL_S斷開，將「0」或「1」的資料對應的電位提供給位元線。在抹除操作中，對區塊內的字元線施加0V，對P型井(P-well)施加高電壓(例如20V)，以區塊為單位抹除資料。
舉例來說，多平面型的快閃記憶體100能夠基於由外部輸入進來的列位址資訊Ay選擇平面P0或P1，或者也能夠響應選擇模式的指令而同時選擇平面P0以及P1雙方。在讀取操作、編程操作、以及抹除操作時，控制器140能夠個別控制選擇平面以及非選擇平面。字元線選擇・驅動電路150基於位址資訊Ax，將用來選擇區塊的H位準的區塊選擇訊號BSEL，輸出到選擇平面以及非選擇平面的行驅動電路的通過電晶體，使通過電晶體導通。另外，如以上所述，從驅動控制電路10輸出的選擇訊號SGS/SGD，是以響應快閃記憶體的操作的電壓而驅動(參照第7圖)，這個驅動電壓透過導通狀態的通過電晶體提供給非選擇平面的區塊，導致不期望的單元電流Ic流入到非選擇平面的NAND字串(參照第5圖)。
為了抑制非選擇平面的NAND字串的單元電流Ic，本實施例中，當對選擇平面進行操作時，在非選擇平面的NAND字串中的虛擬單元為編程狀態。特別是，在對選擇平面進行除了抹除以外的操作之前，對非選擇平面的NAND字串當中的虛擬單元進行編程。在NAND字串中，源極線側的虛擬單元DCS連接於源極線側選擇電晶體SEL_S以及記憶單元MC0之間，而位元線側的虛擬單元DCD連接於位元線側選擇電晶體SEL_D以及記憶單元MC31之間。虛擬單元DCS/DCD被設置為與資料記憶無關，用來防止鄰接於源極線側選擇電晶體SEL_S或位元線側選擇電晶體SEL_D的記憶單元MC0、MC31因為GIDL等而被錯誤編程或是臨界值變動。藉由將虛擬單元DCD/DCS的至少一方編程，使得虛擬單元的臨界值偏移到正的方向。假若H位準的選擇訊號SGS/SGD施加於非選擇平面的NAND字串，即使全域位元線的電壓因為電容耦合而上昇，編程後的虛擬單元會因為施加在虛擬字元線的GND電壓(0V)而能夠斷開，而阻斷原本會貫通NAND字串的單元電流Ic。
第8圖是本實施例的快閃記憶體響應於抹除指令編程虛擬單元的操作流程圖。控制器140被配置為響應從外部輸入進來的抹除指令，或是響應執行自己本身搭載的垃圾回收(Garbage Collection)功能等的內部抹除指令，對選擇平面的選擇區塊執行抹除(S100)。接著，控制器140被配置為在選擇區塊通過抹除驗證後，緊接著對經抹除的選擇區塊的源極線側的虛擬單元DCS執行編程(S110)。具體來說，上述虛擬單元DCS的位址是預先儲存在邏輯暫存器電路中，透過字元線選擇・驅動電路150可在選擇區塊通過抹除驗證後自動地選擇連接虛擬單元DCS的虛擬字元線DWLS，遵照第7圖的表格所示的偏壓電壓，對虛擬字元線DWLS施加編程(寫入)電壓。然而，由於虛擬單元DCS的編程只需要使虛擬單元DCS的臨界值為正(Vth>0)即可，因此亦可以調整為與之相對應的編程電壓。須注意的是，步驟S100中的選擇平面與後續讀取的選擇平面不同。例如，在讀取平面P0之前，控制器140被配置為響應於抹除指令而對平面P1的選擇區塊進行抹除，並且在平面P1的選擇區塊通過抹除驗證後，緊接著對經抹除的選擇區塊的源極線側的虛擬單元DCS執行編程。
於另一實施例中，控制器被配置為響應於除了抹除以外的指令，在提供選擇訊號SGS/SGD之前，先對非選擇平面的選擇區塊中的虛擬單元進行編程，並在虛擬單元編程完畢後才對選擇平面與非選擇平面提供選擇訊號SGS/SGD，以執行除了抹除以外的操作。詳細而言，控制器被配置為響應於讀取指令產生一特殊指令，上述特殊指令用來選擇並編程虛擬單元，其中欲編程的虛擬單元所處的平面不同於欲讀取的平面，控制器被配置為在虛擬單元編程完畢後才對選擇平面與非選擇平面提供選擇訊號SGS/SGD，以執行讀取操作。其中，驅動控制電路10可響應於上述特殊指令而被失能，並在虛擬單元編程完畢後被致能。其中，虛擬單元可僅在上述特殊指令被發佈時才被選擇，也就是在一般的操作(例如讀取、編程或抹除)中，虛擬單元並未被選擇。
藉由像這樣於等於驅動電壓的選擇訊號SGS/SGD被提供至選擇平面與非選擇平面前，先將非選擇平面的虛擬單元編程，則可以防止選擇訊號SGS/SGD的偏壓電壓施加在非選擇平面的NAND字串時，可能造成的單元電流Ic的產生。第9圖說明將虛擬單元DCS已編程時，抑制非選擇平面中的NAND字串的單元電流Ic產生。此處，假定平面P0為選擇平面，平面P1為非選擇平面，執行選擇區塊n的選擇頁的讀取。另外，源極線側的虛擬單元DCS，為預先已編程的狀態。
讀取操作開始時，非選擇平面P1的全域位元線BLE/BLO，會因為相關聯的電晶體的閘極電壓為GND電壓，而變成浮動狀態。接著，由於在選擇平面側將位元線預先充電，因此選擇訊號SGD將從GND位準驅動到H位準(VSGD=4.5V)。該驅動電壓施加在非選擇平面側的位元線側選擇電晶體SEL_D的閘極，響應於此，全域位元線BLE/BLO的浮動電壓因為與閘極的耦合而上昇。此時，在選擇平面側，讀取通過電壓Vpass(例如4.5V)施加在非選擇字元線以及虛擬字元線；而在非選擇平面側，GND電壓施加在字元線WL0～WL31以及虛擬字元線DWLD/DWLS。其中，在選擇平面側，虛擬字元線上的讀取通過電壓Vpass被配置為使無論選擇平面的虛擬單元的編程狀態如何，虛擬單元都會導通的電壓。
接著，在選擇平面側，為了讓位元線將預先充電的電荷放電，選擇訊號SGS由GND位準驅動到H位準(VSGS=4.5V)。該驅動電壓也會施加在非選擇平面側的源極線側選擇電晶體SEL_S的閘極，源極線側選擇電晶體SEL_S成為導通狀態。然而，由於虛擬單元DCS已被編程，該臨界值為正電壓，且GND電壓施加在非選擇平面側的虛擬字元線，因此虛擬單元DCS沒辦法導通。因此，即使全域位元線BLE/BLO的電壓上昇到0.5或在那以上，且位元線側選擇電晶體SEL_D以及源極線側選擇電晶體SEL_S為導通狀態，也不會產生貫通NAND字串的單元電流Ic。因此，能夠防止非選擇平面中記憶單元的臨界值分布發生變動。
依據一般序列編程的命令，編程操作將從源極線側的記憶單元開始編程，並依序編程到位元線側的記憶單元為止。對應於此，本實施例僅編程源極線側的虛擬單元DCS，因而不影響後續的序列編程操作。
然而，本發明未必限定於對源極線側的虛擬單元進行編程。簡單來說，只要是能夠阻斷單元電流Ic即可，因此可以設計為編程位元線側的虛擬單元DCD，或者也可以設計為編程位元線側的虛擬單元DCD以及源極線側的虛擬單元DCS雙方。另外，在一未繪示出的實施例中，在各NAND字串的源極線側可設有複數個虛擬單元，或是在位元線側可設有複數個虛擬單元，而上述對虛擬單元的編程操作也可以設定為編程它們的一部份或全部的虛擬單元。
於上述實施例中，例示了具有2個平面的快閃記憶體，但平面數並不限於2個，也可以是3個以上。例如，當平面數為4個時，可以在快閃記憶體中提供2個驅動控制電路，其中1個驅動控制電路由2個平面所共享，且另1個驅動控制電路由另外2個平面所共享。然而，也可以設計為1個驅動控制電路由4個平面所共享。
詳述了針對本發明較佳的實施形態，但本發明並非限定於特定的實施形態，在申請專利範圍所記載本發明要旨的範圍內，可進行各種的變形/變更。
10,10A,10B:驅動控制電路 DWLD,DWLS:虛擬字元線 20:位元線選擇電路 GND:接地電壓(0V) 30:記憶單元 Ic:單元電流 100:快閃記憶體 MC0~MC31:記憶單元 110:記憶單元陣列 P0,P1:平面 120:輸入輸出電路 S100,S110:步驟 130:位址暫存器 SEL_D:位元線側選擇電晶體 140:控制器 SEL_S:源極線側選擇電晶體 150:字元線選擇・驅動電路 SGD:選擇訊號 160:頁緩衝/感測電路 SGS:選擇訊號 170:列選擇電路 SL:源極線 180:內部電壓產生電路 Vdd:電壓 Ax:行位址資訊 Vers:抹除電壓 Ay:列位址資訊 VIRPWR:假想電源 BLE:偶數全域位元線 Vpass:讀取通過電壓 BLO:奇數全域位元線 Vpgm:寫入電壓 BLK(0)~BLK(m):區塊 Vread:讀取電壓 BLSE,BLSO:電晶體 VSGD,VSGS:電壓 BSELn-1:區塊選擇訊號 WL0~WL31:字元線 BSELn:區塊選擇訊號 X_DRVn-1:行驅動電路 BSELn+1:區塊選擇訊號 X_DRVn:行驅動電路 DCD:位元線側虛擬單元 X_DRVn+1:行驅動電路 DCS:源極線側虛擬單元 YBLE,YBLO:電晶體
第1圖表示既有的多平面型快閃記憶體的概略圖。 第2圖表示記憶單元陣列第n個區塊的NAND字串，以及連接該字串的位元線選擇電路的示意圖。 第3圖表示非選擇平面當中的NAND字串，以及位元線選擇電路的各電晶體的偏壓電壓。 第4圖表示既有的多平面型快閃記憶體中具有多個平面所共享的驅動控制電路的示意圖。 第5圖表示讀取操作時施加在如第4圖所示的快閃記憶體的非選擇平面的各電晶體的偏壓電壓。 第6圖表示關於本發明實施例的NAND型快閃記憶體的示意圖。 第7圖表示在NAND型快閃記憶體操作時所施加的偏壓電壓。 第8圖說明關於本發明實施例的虛擬單元的控制方法的流程圖。 第9圖說明編程關於本發明實施例的虛擬單元的例子。
20:位元線選擇電路
BLE:偶數全域位元線
BLO:奇數全域位元線
BLSE,BLSO:電晶體
MC0~MC31:記憶單元
DCD:位元線側虛擬單元
DCS:源極線側虛擬單元
DWLD,DWLS:虛擬字元線
SEL_D:位元線側選擇電晶體
SEL_S:源極線側選擇電晶體
SGD:選擇訊號
SGS:選擇訊號
SL:源極線
VIRPWR:假想電源
WL0~WL31:字元線
YBLE,YBLO:電晶體

Claims (18)

  1. 一種快閃記憶體的控制方法，包含： 接收第一指令，以將快閃記憶體中的多個平面分為選擇平面與非選擇平面； 對該非選擇平面的NAND字串當中的虛擬單元進行編程，且經編程的該虛擬單元響應於該第一指令而成為不導通的狀態；及 在該虛擬單元被編程後，依據該第一指令共通地提供選擇訊號給該選擇平面以及該非選擇平面的選擇電晶體的閘極，使該選擇電晶體導通，以對該選擇平面執行除了抹除以外的操作， 其中，該虛擬單元位於該選擇電晶體與記憶單元之間。
  2. 如請求項1之快閃記憶體的控制方法，其中該虛擬單元包含第1虛擬單元與第2虛擬單元，該選擇電晶體包括位元線側選擇電晶體與源極線側選擇電晶體，該第1虛擬單元連接於該位元線側選擇電晶體與該記憶單元之間，該第2虛擬單元連接於該源極線側選擇電晶體與該記憶單元之間， 其中，對該虛擬單元進行編程的步驟是僅編程該第2虛擬單元。
  3. 如請求項1之快閃記憶體的控制方法，更包括： 在接收該第一指令之前，接收一抹除指令，以對該非選擇平面的選擇區塊進行抹除，並驗證該選擇區塊的抹除是否成功， 其中，在驗證該選擇區塊的抹除為成功後，緊接著對經抹除的該選擇區塊的該虛擬單元進行編程， 其中，該虛擬單元包含第1虛擬單元與第2虛擬單元，該選擇電晶體包括位元線側選擇電晶體與源極線側選擇電晶體，該第1虛擬單元連接於該位元線側選擇電晶體與該記憶單元之間，該第2虛擬單元連接於該源極線側選擇電晶體與該記憶單元之間， 其中，對該虛擬單元進行編程的步驟包括編程該第1虛擬單元與該第2虛擬單元的至少一者。
  4. 如請求項3之快閃記憶體的控制方法，其中對該虛擬單元進行編程的步驟是僅編程該第2虛擬單元。
  5. 如請求項1之快閃記憶體的控制方法，更包括： 響應於該第一指令，對經編程的該虛擬單元所耦接的虛擬字元線提供接地電壓，使經編程的該虛擬單元成為不導通的狀態。
  6. 如請求項3之快閃記憶體的控制方法，更包括： 在對該虛擬單元進行編程之前，儲存該虛擬單元的位址於邏輯暫存器電路中。
  7. 如請求項3之快閃記憶體的控制方法，其中該第一指令為讀取指令。
  8. 如請求項1之快閃記憶體的控制方法，其中對該虛擬單元進行編程的步驟包括： 響應於該第一指令產生一特殊指令，該特殊指令用來選擇並編程該虛擬單元； 在完成該虛擬單元的編程前，響應於該特殊指令失能驅動控制電路，該驅動控制電路被配置為產生該選擇訊號；及 在完成該虛擬單元的編程後，致能該驅動控制電路， 其中該第一指令為讀取指令，且在完成該虛擬單元的編程後自該選擇平面讀出資料。
  9. 一種快閃記憶體，包含： 多個記憶平面，各該記憶平面包括多個NAND字串，各該NAND字串在選擇電晶體與記憶單元之間配置虛擬單元；及 控制器，被配置為： 對連接該些記憶平面的其中一者的該虛擬單元的虛擬字元線施加編程電壓，以將該虛擬單元編程為編程狀態，且經編程的該虛擬單元響應於第一指令而成為不導通的狀態；以及 在該虛擬單元被編程後，依據該第一指令共通地提供選擇訊號給該些記憶平面的該選擇電晶體的閘極，使該選擇電晶體導通，以對該些記憶平面的另一者執行除了抹除以外的操作。
  10. 如請求項9之快閃記憶體，其中 各該NAND字串包含第1虛擬單元與第2虛擬單元，該第1虛擬單元連接於位元線側選擇電晶體與該記憶單元之間，該第2虛擬單元連接於源極線側選擇電晶體與該記憶單元之間，且該控制器被配置為僅將該第2虛擬單元編程為編程狀態。
  11. 如請求項9之快閃記憶體，其中 該控制器被配置為響應於一抹除指令抹除該些記憶平面的其中一者中所選擇的區塊，且在該所選擇的區塊抹除後，緊接著對連接該虛擬單元的該虛擬字元線施加該編程電壓，以將該虛擬單元編程為編程狀態， 各該NAND字串包含第1虛擬單元與第2虛擬單元，該第1虛擬單元連接於位元線側選擇電晶體與該記憶單元之間，該第2虛擬單元連接於源極線側選擇電晶體與該記憶單元之間， 該控制器被配置為編程第1虛擬單元與第2虛擬單元的至少一方。
  12. 如請求項11之快閃記憶體，其中該控制器被配置為僅將該第2虛擬單元編程為編程狀態。
  13. 如請求項9之快閃記憶體， 其中，該編程狀態是接地電壓施加於該虛擬字元線時，該虛擬單元不導通的狀態。
  14. 如請求項9之快閃記憶體，更包含： 字元線選擇驅動電路，基於位址資訊，選擇該些記憶平面的各自的區塊； 驅動控制電路，將用來驅動該些NAND字串當中的位元線側選擇電晶體以及源極線側選擇電晶體的該選擇訊號，共通地輸出給該字元線選擇驅動電路所選擇的該些記憶平面的各區塊。
  15. 如請求項14之快閃記憶體，其中 該控制器被配置為響應於一抹除指令選擇該些記憶平面中的第一平面，抹除該第一平面中所選擇的區塊，且在該所選擇的區塊抹除後，緊接著對連接該第一平面的該虛擬單元的該虛擬字元線施加編程電壓，以將該第一平面的該虛擬單元編程為編程狀態，並被配置為響應於該第一指令選擇該些記憶平面中的第二平面，以對該第二平面所選擇的區塊執行讀取操作。
  16. 如請求項14之快閃記憶體，其中該控制器被配置為響應於該第一指令讀取該些記憶平面的另一者中透過該字元線選擇驅動電路所選擇的該區塊的頁； 其中，該字元線選擇驅動電路被配置為： 響應於該第一指令對該欲讀取的該區塊的頁中的該虛擬單元的虛擬字元線施加讀取通過電壓，使該欲讀取的該區塊的頁中的該虛擬單元無論如何都會導通，及 響應於該第一指令對經編程的該虛擬單元的該虛擬字元線施加接地電壓，使經編程的該虛擬單元成為不導通的狀態。
  17. 如請求項11之快閃記憶體，更包括： 邏輯暫存器電路，被配置為儲存欲編程的該虛擬單元的位址。
  18. 如請求項14之快閃記憶體，其中該控制器被配置為： 響應於該第一指令產生一特殊指令，該特殊指令用來選擇並編程該虛擬單元； 在完成該虛擬單元的編程前，響應於該特殊指令失能該驅動控制電路；及 在完成該虛擬單元的編程後，致能該驅動控制電路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI791403B (zh) * 2021-02-24 2023-02-01 日商鎧俠股份有限公司 半導體記憶裝置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6770140B1 (ja) * 2019-06-20 2020-10-14 ウィンボンド エレクトロニクス コーポレーション 半導体装置およびその動作方法
CN113096715B (zh) * 2021-04-15 2022-02-08 长江存储科技有限责任公司 3d存储器及其控制方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100097862A1 (en) * 2008-10-20 2010-04-22 Samsung Electronics Co., Ltd. Flash memory devices with memory cells strings including dummy transistors with selective threshold voltages
US8228738B2 (en) * 2005-04-20 2012-07-24 Samsung Electronics Co., Ltd. NAND flash memory device having dummy memory cells and methods of operating same
US8315103B2 (en) * 2007-08-14 2012-11-20 Samsung Electronics Co., Ltd. Flash memory device and operating method for concurrently applying different bias voltages to dummy memory cells and regular memory cells during erasure
US9659636B2 (en) * 2014-07-22 2017-05-23 Peter Wung Lee NAND memory array with BL-hierarchical structure for concurrent all-BL, all-threshold-state program, and alternative-WL program, odd/even read and verify operations
US20170330631A1 (en) * 2016-05-11 2017-11-16 Sandisk Technologies Inc. Dummy word line control scheme for non-volatile memory

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100784862B1 (ko) * 2006-01-09 2007-12-14 삼성전자주식회사 더미 셀을 포함하는 플래시 메모리 장치
US7978522B2 (en) * 2006-01-09 2011-07-12 Samsung Electronics Co., Ltd. Flash memory device including a dummy cell
JP2008084471A (ja) * 2006-09-28 2008-04-10 Toshiba Corp 半導体記憶装置
JP2008146771A (ja) * 2006-12-12 2008-06-26 Toshiba Corp 半導体記憶装置
JP2009146482A (ja) * 2007-12-12 2009-07-02 Sharp Corp 不揮発性半導体記憶装置
US7983078B2 (en) * 2008-09-24 2011-07-19 Sandisk Technologies Inc. Data retention of last word line of non-volatile memory arrays
JP2010257530A (ja) * 2009-04-24 2010-11-11 Toshiba Corp 半導体集積回路装置
JP5249394B2 (ja) * 2011-09-28 2013-07-31 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP5378574B1 (ja) * 2012-06-13 2013-12-25 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP2014053565A (ja) 2012-09-10 2014-03-20 Toshiba Corp 半導体記憶装置およびその製造方法
US8885411B2 (en) * 2013-03-15 2014-11-11 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9286994B1 (en) * 2015-01-26 2016-03-15 Sandisk Technologies Inc. Method of reducing hot electron injection type of read disturb in dummy memory cells
US9460805B1 (en) 2015-10-19 2016-10-04 Sandisk Technologies Llc Word line dependent channel pre-charge for memory
JP6027665B1 (ja) * 2015-11-10 2016-11-16 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
KR20170056072A (ko) * 2015-11-12 2017-05-23 삼성전자주식회사 멀티 플레인을 포함하는 불 휘발성 메모리 장치
JP6238378B2 (ja) * 2016-02-09 2017-11-29 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
KR102653139B1 (ko) * 2016-10-28 2024-04-02 삼성전자주식회사 복수의 입출력 유닛들을 포함하는 불휘발성 메모리 장치 및 그것의 동작 방법
JP2018125052A (ja) * 2017-01-31 2018-08-09 東芝メモリ株式会社 半導体記憶装置
US10297330B2 (en) 2017-06-07 2019-05-21 Sandisk Technologies Llc Separate drain-side dummy word lines within a block to reduce program disturb
US10297323B2 (en) * 2017-10-06 2019-05-21 Sandisk Technologies Llc Reducing disturbs with delayed ramp up of dummy word line after pre-charge during programming
US10210941B1 (en) * 2018-01-24 2019-02-19 Sandisk Technologies Llc Reducing injection type of read disturb in a cold read of a memory device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8228738B2 (en) * 2005-04-20 2012-07-24 Samsung Electronics Co., Ltd. NAND flash memory device having dummy memory cells and methods of operating same
US8315103B2 (en) * 2007-08-14 2012-11-20 Samsung Electronics Co., Ltd. Flash memory device and operating method for concurrently applying different bias voltages to dummy memory cells and regular memory cells during erasure
US20100097862A1 (en) * 2008-10-20 2010-04-22 Samsung Electronics Co., Ltd. Flash memory devices with memory cells strings including dummy transistors with selective threshold voltages
US9659636B2 (en) * 2014-07-22 2017-05-23 Peter Wung Lee NAND memory array with BL-hierarchical structure for concurrent all-BL, all-threshold-state program, and alternative-WL program, odd/even read and verify operations
US20170330631A1 (en) * 2016-05-11 2017-11-16 Sandisk Technologies Inc. Dummy word line control scheme for non-volatile memory

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI791403B (zh) * 2021-02-24 2023-02-01 日商鎧俠股份有限公司 半導體記憶裝置

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