JP2010257530A

JP2010257530A - 半導体集積回路装置

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Publication number: JP2010257530A
Application number: JP2009106673A
Authority: JP
Inventors: Hidekazu Makino; 英一牧野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-04-24
Filing date: 2009-04-24
Publication date: 2010-11-11
Also published as: US8325532B2; US20100271881A1; KR20100117504A

Abstract

【課題】動作マージンを向上できる半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、複数のメモリセルをそれぞれ有する複数のプレーン（ＰＬ０〜ＰＬ３）を備えるメモリセルアレイ１１と、前記複数のプレーンに共通な電源電圧を発生する電圧発生回路１９−１と、前記複数のプレーンの選択数を検出する選択数検出回路１９−２と、前記選択数検出回路から通知されるプレーンの選択数に応じて前記複数のプレーンと前記電圧発生回路との間の配線抵抗を可変させる抵抗可変回路１９−３とを備える電源電圧発生回路１９と、前記電源電圧発生回路を制御する制御回路１７とを具備する。
【選択図】図３

Description

この発明は、半導体集積回路装置に関し、例えば、ＮＡＮＤ型フラッシュメモリ等に適用可能なものである。

例えば、ＮＡＮＤ型フラッシュメモリは、大容量かつ不揮発という利点を生かし、近年では、携帯オーディオ機器をはじめ、様々な電子機器のメモリとして搭載されている。

このような状況の下、ＮＡＮＤ型フラッシュメモリは、その機能の向上に加えて、さらなる大容量化が今後の課題となっている。ここで、大容量化を実現するためには、メモリセルの微細化を推し進めつつ、ワード線、ビット線長の増大による特性劣化を抑制するために、メモリセルアレイを複数プレーン（Plane）化することが有望であると考えられている。

特開平６−１９０５８７号公報

しかしながら、２プレーン以上の複数プレーン化が進行すると、選択プレーン数の変化に伴って負荷容量が変動するため、充電時間が選択プレーン数により大きく変動する。そのため、動作マージンの悪化を引き起こす。

この発明の一態様に係る半導体集積回路装置は、複数のメモリセルをそれぞれ有する複数のプレーンを備えるメモリセルアレイと、前記複数のプレーンに共通な電源電圧を発生する電圧発生回路と、前記複数のプレーンの選択数を検出する選択数検出回路と、前記選択数検出回路から通知されるプレーンの選択数に応じて前記複数のプレーンと前記電圧発生回路との間の配線抵抗を可変させる抵抗可変回路とを備える電源電圧発生回路と、前記電源電圧発生回路を制御する制御回路とを具備する。

この発明によれば、動作マージンを向上できる半導体集積回路装置が得られる。

この発明の第１の実施形態に係る半導体集積回路装置の全体構成例を示すブロック図。図１中のブロックの構成例を示す等価回路図。第１の実施形態に係るメモリセルアレイおよび電源電圧発生回路を示すブロック図。第１の実施形態に係るプレーン選択数検出回路を示す等価回路図。第１の実施形態に係る抵抗可変回路を示す等価回路図。第１の実施形態に係る抵抗可変回路の動作を示す図。第１の実施形態に係る半導体集積回路装置の合成抵抗を示す等価回路図。第１の実施形態に係る半導体集積回路装置の配線構成例を示すブロック図。第１の実施形態に係る配線負荷容量を示す図。第１の実施形態に係る選択プレーン数と配線負荷容量との関係を示す図。第１の実施形態に係る半導体集積回路装置の立ち上がり特性を示す図。比較例に係る半導体集積回路装置の立ち上がり特性を示す図。第２の実施形態に係るメモリセルアレイおよび電源電圧発生回路を示すブロック図。比較例に係るメモリセルアレイおよび電源電圧発生回路を示すブロック図。

以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。以下、この説明では、半導体集積回路装置として、ＮＡＮＤ型フラッシュメモリを一例に挙げて説明するが、これに限られるわけではない。

［第１の実施形態］
図１乃至図１２を用いて、この発明の第１の実施形態に係る半導体集積回路装置を説明する。
＜１．構成例＞
１−１．全体構成例
まず、図１を用いて、この発明の第１の実施形態に係る半導体集積回路装置の全体構成例について説明する。
図示するように、第１の実施形態に係る半導体集積回路装置は、メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、データ入出力端子１５、ワード線制御回路１６、制御回路１７、制御信号入力端子１８、および電源電圧発生回路１９を備える。

メモリセルアレイ１１は、複数のプレーン（Plane）を備える。本例の場合、メモリセルアレイ１１は、４つのプレーン（Plane 0, Plane 1, Plane 2, Plane 3）を備える複数プレーン構成である。プレーンのそれぞれは、複数のブロック（Block 0 〜 Block n）により構成されている。メモリセルアレイ１１には、ワード線を制御するワード線制御回路１６、ビット線を制御するビット制御回路１２、制御回路１７、および電源電圧発生回路１９が電気的に接続されている。

ビット線制御回路１２は、ビット線を介してメモリセルアレイ１１中のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ１１中のメモリセルの状態を検出する。また、ビット線制御回路１２は、ビット線を介してメモリセルアレイ１１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。ビット線制御回路１２には、カラムデコーダ１３、データ入出力バッファ１４、制御回路１７が電気的に接続されている。

ビット線制御回路１２内にはデータ記憶回路（図示せず）が設けられ、このデータ記憶回路は、カラムデコーダ１３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ１４を介してデータ入出力端子１５から外部へ出力される。データ入出力端子１５は、例えば、ＮＡＮＤ型フラッシュメモリ外部のホスト機器等に接続される。

ホスト機器は、例えば、マイクロコンピュータ等であって、データ入出力端子１５から出力されたデータを受ける。さらに、ホスト機器は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホスト機器からデータ入出力端子１５に入力された書き込みデータＤＴは、データ入出力バッファ１４を介して、カラムデコーダ１３によって選択された上記データ記憶回路（図示せず）に供給される。一方、コマンドＣＭＤ及びアドレスＡＤＤは制御回路１７に供給される。

ワード線制御回路１６は、メモリセルアレイ１１中のワード線を選択し、選択されたワード線に電源電圧発生回路１９から与えられる読み出し、書き込みあるいは消去に必要な電圧を印加する。

制御回路１７は、上記メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、ワード線制御回路１６、および電源電圧発生回路１９に電気的に接続される。接続された上記構成回路は、制御回路１７によって制御される。制御回路１７は、制御信号入力端子１８に接続され、外部のホスト機器から制御信号入力端子１８を介して入力されるＡＬＥ（アドレス・ラッチ・イネーブル）信号等の制御信号によって制御される。また、制御回路１７は、電源電圧発生回路１９に後述する制御信号を出力し、電源電圧発生回路１９を制御する。

電源電圧発生回路１９は、制御回路１７に制御に従い、メモリセルアレイ１１、ワード線制御回路１６等に必要な電源電圧を与える。

ここで、上記ワード線制御回路１６、ビット線制御回路１２、カラムデコーダ１３、制御回路１７、電源電圧発生回路１９は、書き込み回路、読み出し回路、および消去回路を構成している。

１−２．ブロック（Block）の構成例
次に、図２を用いて、ブロックの構成例について説明する。ここでは、図１中の１つのブロック（Block）を一例に挙げて説明する。また、本例の場合、このブロック（Block）中のメモリセルトランジスタは、一括して消去される。即ち、ブロックはデータ消去単位である。

ブロック（Block）は、ＷＬ方向に配置された複数のメモリセルユニットＭＵから構成される。メモリセルユニットＭＵは、電流経路が直列接続される６４個のメモリセルトランジスタと２個のダミーセルトランジスタＤＭＴからなるＮＡＮＤストリングと、ＮＡＮＤストリングの一端に接続される選択ランジスタＳ１と、ＮＡＮＤストリングの他端に接続される選択トランジスタＳ２とから構成される。本例では、ソース線ＳＬおよびビット線ＢＬに隣接するメモリセルトランジスタをダミーセルトランジスタＤＭＴとする。そのため、メモリセルとして機能させない点で、メモリセルユニットＭＵの不良率の低減に対して有効である。

メモリセルトランジスタＭＴおよびダミーセルトランジスタＤＭＴは、半導体基板上に順次設けられる、ゲート絶縁膜、電荷蓄積層ＦＧ、ゲート間絶縁膜、および制御電極層ＣＧからなる積層構造である。

本例では、ＮＡＮＤストリングは、６４個のメモリセルトランジスタＭＴから構成されるが、８個、１６個等の２つ以上のメモリセルトランジスタから構成されていればよく、特に、６４個に限定されるというものではない。
選択トランジスタＳ１は、電流経路の一端がソース線ＳＬに接続され、セレクトゲートトランジスタＳ２は、電流経路の一端がビット線ＢＬに接続される。
ワード線ＷＬは、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルトランジスタＭＴの制御電極に共通に接続される。セレクトゲート線ＳＧＳは、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ１に共通に接続される。セレクトゲート線ＳＧＤも、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ２に共通に接続される。

１−３．メモリセルアレイおよび電源電圧発生回路の構成例
次に、図３を用いて、メモリセルアレイ１１および電源電圧発生回路１９の構成例について説明する。図示するように、メモリセルアレイ１１は、本例の場合、４つのプレーン（Plane 0, Plane 1, Plane 2, Plane 3）を備える。

プレーンＰＬ０は、複数のブロック（図示を省略）、センスアンプＳ０、ブロックデコーダＢＤ０、およびローカルスイッチＬＳＷ（ＨＶ）を備える。
ブロックの構成の詳細な説明は省略するが、図示するように少なくともワード線方向に沿って複数のワード線ＷＬｓが配置される。センスアンプＳ０は、ビット線方向に複数ブロックを挟むように配置され、メモリセルトランジスタから読み出したデータを読み出す。ブロックデコーダＢＤ０は、ビット線方向に沿ったローカル制御線ＬＧＣＬを備え、ブロック選択信号に従って、複数のブロックのいずれかを選択する。ローカルスイッチＨＶは、制御回路１７から入力されるローカル制御信号ＣＳＷ０に従い、ブロックデコーダＢＤ０のオン／オフを切り替える。その他のプレーンＰＬ１〜ＰＬ３の構成については、上記プレーンＰＬ０と実質的に同様であるので、詳細な説明を省略する。

電源電圧発生回路１９は、全プレーン用高電圧発生回路１９−１，選択数検出回路１９−２，抵抗可変回路１９−３，およびグローバルスイッチ回路ＧＳＷを備える。

全プレーン用高電圧発生回路１９−１は、上記４つの複数のプレーンＰＬ０〜ＰＬ３に共通な電源電圧を発生するように構成される。また、全プレーン用高電圧発生回路１９−１は、ＮＡＮＤ型フラッシュメモリチップがスタンドバイ時は非活性状態となる。そのため、消費電力を低減できる点で有効である。

プレーン選択数検出回路１９−２は、複数のプレーンＰＬ０〜ＰＬ３の選択数を検出するように構成される。より具体的には、制御回路１７より入力される制御信号ＰＢ＜０＞〜ＰＢ＜３＞により複数のプレーンＰＬ０〜ＰＬ３の選択数を検出し、プレーン選択信号ＮＯＳＰ２〜ＮＯＳＰ３を抵抗可変回路１９−３に通知する。詳細は、後述する。

抵抗可変回路１９−３は、プレーン選択数検出回路１９−２から通知されるプレーンの選択数（選択信号ＮＯＳＰ２〜ＮＯＳＰ４）または制御回路１７から通知されるブロック選択信号（ＢＬＯＣＫ）に応じて、複数のプレーンＰＬ０〜ＰＬ３と全プレーン用高電圧発生回路１９−２との間の配線（ポンプ部配線PumpＬ）の抵抗を可変させるように構成される。換言すれば、抵抗可変回路１９−３は、ワード線ＷＬｓと全プレーン用高電圧発生回路１９−１との間の配線（ポンプ部配線PumpＬ）に挿入されるように配置される。詳細については、後述する。

グローバルスイッチ回路ＧＳＷは、選択されたプレーン（ＰＬ０〜ＰＬ３）に、全プレーン用高電圧発生回路１９−１から供給され抵抗可変回路１９−３により変更された電源電圧を切り替えて接続する。グローバルスイッチ回路ＧＳＷと、複数のプレーン（ＰＬ０〜ＰＬ３）との間は、グローバルコントロールゲート線ＧＣＧＬにより電気的に接続される。

全プレーン用高電圧発生回路１９−１と、グローバルスイッチ回路ＧＳＷとの間は、抵抗可変回路１９−３を介して、ポンプ部配線PumpＬにより電気的に接続される。

１−４．プレーン選択数検出回路１９−２の構成例
次に、図４を用いて、本例に係るプレーン選択数検出回路１９−２の構成例について説明する。
図示するように、本例に係るプレーン選択数検出回路１９−２は、制御回路１７から入力される制御信号（ＰＢ＜０＞〜ＰＢ＜３＞）を半加算する半加算部ＨＡ、および半加算部ＨＡからの信号を合成してプレーン選択信号（ＮＯＳＰ２〜ＮＯＳＰ４）を生成する合成部ＣＯＭにより構成される。
半加算部ＨＡは、半加算回路ＨＡ１〜ＨＡ４を備える。
半加算回路（HALF ADDER）ＨＡ１は、入力（Ａ），（Ｂ）に制御信号ＰＢ＜０＞，ＰＢ＜１＞が入力され、出力（Ｃ）が半加算回路ＨＡ３の入力（Ａ）に接続され、出力（Ｓ）が半加算回路ＨＡ４の入力（Ａ）に接続される。
半加算回路（HALF ADDER）ＨＡ２は、入力（Ａ），（Ｂ）に制御信号ＰＢ＜２＞，ＰＢ＜３＞が入力され、出力（Ｃ）が半加算回路ＨＡ３の入力（Ｂ）に接続され、出力（Ｓ）が半加算回路ＨＡ４の入力（Ｂ）に接続される。
半加算回路（HALF ADDER）ＨＡ３は、出力（Ｃ）としてのプレーン選択信号ＮＯＳＰ４が合成回路部ＣＯＭに入力され、出力（Ｓ）が合成回路部ＣＯＭの入力（ａ）に接続される。
半加算回路（HALF ADDER）ＨＡ４は、出力（Ｃ）が合成回路部ＣＯＭの入力（ｂ）に接続され、出力（Ｓ）が合成回路部ＣＯＭの入力（ｃ）に接続される。

合成部ＣＯＭは、アンド回路ＡＮＤ１，ＡＮＤ２、およびオア回路ＯＲ１，ＯＲ２を備える。
アンド回路ＡＮＤ１の入力（ａ），（ｃ）は、半加算回路ＨＡ３、ＨＡ４の出力（ａ），（ｃ）に接続され、出力がオア回路ＯＲ１の入力に接続される。
アンド回路ＡＮＤ２の入力（ａ），（ｃ）は、半加算回路ＨＡ３、ＨＡ４の出力（ａ）よびＨＡ４の出力（ｃ）の反転出力に接続され、出力がオア回路ＯＲ２の入力に接続される。
オア回路ＯＲ１の入力は、ＡＮＤ回路１の出力および半加算回路ＨＡ３の出力としてのプレーン選択信号ＮＯＳＰ４に接続され、出力としてプレーン選択信号ＮＯＳＰ３を出力する。
オア回路ＯＲ２の入力は、ＡＮＤ回路２の出力、半加算回路ＨＡ４の出力（ｂ）、およびオア回路ＯＲ１の出力としてのプレーン選択信号ＮＯＳＰ３に接続され、出力としてプレーン選択信号ＮＯＳＰ２を出力する。

１−５．抵抗可変回路１９−３
次に、図５乃至図８を用いて、本例に係る抵抗可変回路１９−３について説明する。
１−５−１．構成例
図５に示すように、本例に係る抵抗可変回路１９−３は、選択プレーン数（ＮＯＳ２〜ＮＯＳ４）およびブロック選択信号ＢＬＯＣＫに応じて自身が有する合成抵抗を可変させる合成抵抗部ＣＲと、合成抵抗部ＣＲの出力をメモリセルアレイ１１（グローバルスイッチ回路ＧＳＷ）に切り替えて接続するスイッチ部ＳＷ−１９とにより構成される。
合成抵抗部ＣＲは、ＳＷ回路，抵抗素子Ｒ１〜Ｒ４，およびスイッチング素子ＳＷ１〜ＳＷ４を備える。
スイッチ部ＳＷ−１９は、ＳＷ回路，Ｄ型トランジスタＤｔｒ１，およびＮ型トランジスタＮｔｒ１を備える。
ＳＷ回路は、入力が高電圧発生回路１９−１から入力される高圧電源ＨＶ接続され、選択数検出回路１９−２からのプレーン制御信号ＮＯＳＰ２〜ＮＯＳＰ３または制御回路１７からのブロック選択信号ＢＬＯＣＫに応じて、スイッチング素子ＳＷ１〜ＳＷ４，トランジスタＤｔｒ１，Ｎｔｒ１のゲートに信号を出力する。

抵抗素子Ｒ１の一端は、プログラム電圧ＶＰＧＭに接続され、他端はスイッチング素子ＳＷ１の電流経路の他端に接続される。
抵抗素子Ｒ２の一端は、プログラム電圧ＶＰＧＭに接続され、他端はスイッチング素子ＳＷ２の電流経路の一端に接続される。
抵抗素子Ｒ３の一端は、プログラム電圧ＶＰＧＭに接続され、他端はスイッチング素子ＳＷ３の電流経路の一端に接続される。
抵抗素子Ｒ４の一端は、プログラム電圧ＶＰＧＭに接続され、他端はスイッチング素子ＳＷ４の電流経路の一端に接続される。

スイッチング素子ＳＷ１の電流経路の他端はＤ型トランジスタＤｔｒ１の電流経路の一端に接続され、ゲートはＳＷ回路の出力に接続される。
スイッチング素子ＳＷ２の電流経路の他端はＤ型トランジスタＤｔｒ１の電流経路の一端に接続され、ゲートはＳＷ回路の出力に接続される。
スイッチング素子ＳＷ３の電流経路の他端はＤ型トランジスタＤｔｒ１の電流経路の一端に接続され、ゲートはＳＷ回路の出力に接続される。
スイッチング素子ＳＷ４の電流経路の他端はＤ型トランジスタＤｔｒ１の電流経路の一端に接続され、ゲートはＳＷ回路の出力に接続される。

Ｄ型トランジスタＤｔｒ１の電流経路の他端は、Ｎ型トランジスタＮｔｒ１の電流経路の一端に接続され、ゲートはＳＷ回路の出力に接続される。ここで、Ｄ型トランジスタＤｔｒ１は、マイナスの閾値電圧を持って、常にオン状態のトランジスタである。そのため、高電圧発生回路１９−１側から高電圧が与えられ得るノードＮ０の電圧を緩和できる点、で有効である。
Ｎ型トランジスタＮｔｒ１の電流経路の他端は、Ｄ型トランジスタＤｔｒ１の電流経路の他端に接続され、ゲートはＳＷ回路の出力に接続され、出力はグローバルスイッチ回路ＧＳＷの入力に接続される。

１−５−２．抵抗可変回路の抵抗可変動作について
次に、図６に示す動作表を用いて、抵抗可変回路１９−３の動作について説明する。
例えば、データ書き込み動作およびデータ読み出し動作において、１プレーンのみ選択の場合（1 plane）には、スイッチング素子ＳＷ１〜ＳＷ４が全てオフ（OFF）となるため、抵抗素子Ｒ１のみが高電圧発生回路とグローバルコントロールゲート線ＧＣＧＬの間であるポンプ部配線PumpＬの間に挿入されることとなる。

次に、データ書き込み動作およびデータ読み出し動作において、２プレーン選択された場合（2 plane）には、スイッチング素子ＳＷ２のみがオン（ON）となるため、ポンプ部配線PumpＬの間に挿入される合成抵抗は、抵抗素子Ｒ１と抵抗素子Ｒ２との並列接続（１／(１／Ｒ１＋１／Ｒ２)）となり、１プレーン選択時の合成抵抗Ｒ１に比べ低下する。

次に、データ書き込み動作およびデータ読み出し動作において、３プレーン選択された場合（3 plane）には、スイッチング素子ＳＷ２，ＳＷ３がオン（ON）となるため、ポンプ部配線PumpＬの間に挿入される線路の合成抵抗は、（１／(１／Ｒ１＋１／Ｒ２＋１／Ｒ３)）となり、２プレーン選択時の合成抵抗に比べ、さらに低下する。

さらに、データ書き込み動作およびデータ読み出し動作において、４プレーン選択された場合（4 plane）では、スイッチング素子ＳＷ２〜ＳＷ４がオン（ON）状態になる。そのため、ポンプ部配線PumpＬの間に挿入される線路の合成抵抗は、１／(１／Ｒ１＋１／Ｒ２＋１／Ｒ３＋１／Ｒ４)となる。

このように、データ書き込み動作およびデータ読み出し動作において、選択プレーン数が多くなるほど、換言すれば負荷容量が大きくなるほど、ポンプ部配線PumpＬの線路抵抗を減ずる動作が行われる。従って、線路の負荷容量が小さいときには、線路抵抗を大きくすることにより、ワード線立ち上がり速度並びにリップルを抑制でき、負荷容量が大きいときには、線路抵抗を低下させることによりワード線立ち上がり速度の遅れを抑制することができる。この結果、選択プレーン数による特性バラツキを、高電圧発生回路１９−１の能力を変更すること無しに、抵抗可変回路１９−３の抵抗を可変させることのみで調整することができる。そのため、設計負担を低減できるというメリットもある。

さらに、いわゆるデータ消去動作後の書き戻し動作、即ち、データ消去動作の後の選択ブロック内で複数のワード線に書込み電圧を与える場合（BLOCK）には、スイッチング素子ＳＷ１〜ＳＷ４が全てオン（ON）とさせ、合成抵抗を実質的にない状態（バイパス状態）とする。

１−５−３．合成抵抗について
次に、図７を用いて、抵抗可変回路１９−３の合成抵抗を試算した結果について説明する。ここで、本例では、抵抗素子Ｒ１を３０ｋΩ程度、抵抗素子Ｒ２〜Ｒ４を５０ｋΩ程度、として試算した。

図示するように、１プレーン選択された場合（1 plane）には、合成抵抗Ｒは３０ｋΩ程度、また後述する負荷容量との割合（ratio）は１．０程度となる。

２プレーン選択された場合（2 plane）には、合成抵抗Ｒは１８．８ｋΩ程度、また後述する負荷容量との割合（ratio）は１／１．６程度となる。

３プレーン選択された場合（3 plane）には、合成抵抗Ｒは１３．６ｋΩ程度、また後述する負荷容量との割合（ratio）は１／２．２程度となる。

４プレーン選択された場合（4 plane）には、合成抵抗Ｒは１０．７ｋΩ程度、また後述する負荷容量との割合（ratio）は１／２．８程度となる。

このように、１プレーン選択時の抵抗値に対して、複数プレーン（ｎプレーン）選択時の抵抗値は、１／ｎより大きい値となる。これは、上記共通部分の配線容量があるためである。そのため、換言すると、抵抗可変回路１９−３の抵抗は、複数プレーン（ｎプレーン）選択時の抵抗値は、１／ｎよりも大きい値となるように、配線抵抗を変化させる。

データ消去動作において、消去単位であるブロックが選択された場合（BLOCK）には、スイッチング素子ＳＷ１〜ＳＷ４が全てオン（ON）とさせ、合成抵抗を実質的にない状態（バイパス状態）となる。そのため、合成抵抗Ｒは配線（ポンプ部配線PumpL）と実質的に同様となる。

１−６．配線構成例
次に、図８を用いて、本例に係る電源電圧発生回路１９が充電する配線構成例について説明する。
図示するように、本例に係る電源電圧発生回路１９が充電する配線構成は、共通配線部２１、ローカル配線部２２、およびワード線部２３である。

共通配線部２１は、図中の”太線”で示すように、ポンプ部配線PumpＬおよびグローバルコントロールゲート線ＧＣＧＬである。ポンプ部配線PumpＬは、全プレーン用高電圧発生回路１９−１とグローバルスイッチ回路ＧＳＷとの間を、抵抗可変回路１９−３を介して、電気的に接続する。

また、グローバルスイッチ回路ＧＳＷは、複数のスイッチング回路ＳＷとスイッチングトランジスタＧＳＴｒを備える。スイッチングトランジスタＧＳＴｒの電流経路の一端はポンプ部配線PumpＬに接続され、電流経路の他端はグローバルコントロールゲート線ＧＣＧＬに接続され、ゲートから入力されるスイッチング回路ＳＷの出力信号により電流経路のオン／オフが切り替えられる。グローバルコントロールゲート線ＧＣＧＬは、グローバルスイッチ回路ＧＳＷと、ローカルスイッチ回路ＨＶとの間を電気的に接続する。

ローカル配線部２２は、図中の”細線”で示すように、ローカルスイッチ回路ＨＶと、ブロックデコーダスイッチ回路ＢＤＳＷとの間を電気的に接続する。また、ローカルスイッチ回路ＨＶは、複数のスイッチング回路ＳＷとスイッチングトランジスタＬＳＴｒを備える。スイッチングトランジスタＬＳＴｒの電流経路の一端はグローバルコントロールゲート線ＧＣＧＬに接続され、電流経路の他端はブロックデコーダスイッチ回路ＢＤＳＷに接続され、ゲートから入力されるスイッチング回路ＳＷの出力信号により電流経路のオン／オフが切り替えられる。

ワード線部２３は、図中の”細線”で示すように、ブロックデコーダスイッチ回路ＢＤＳＷと、プレーン（Plane 0 〜 Plane 3）との間を電気的に接続する。また、ブロックデコーダスイッチ回路ＢＤＳＷは、ブロックデコーダ（ＢＤ０〜ＢＤ３）内に配置され、複数のスイッチング回路ＳＷとスイッチングトランジスタＢＳＴｒを備える。スイッチングトランジスタＢＳＴｒの電流経路の一端はローカルコントロールゲート線ＬＣＧＬに接続され、電流経路の他端はワード線ＷＬｘに接続され、ゲートから入力されるスイッチング回路ＳＷの出力信号により電流経路のオン／オフが切り替えられる。

１−５．配線負荷容量の合計
次に、図９を用いて、本例に係る電源電圧発生回路１９が充電する配線負荷容量の合計について説明する。上記のように、本例に係るＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１１が４分割された４つのプレーン（ＰＬ０〜ＰＬ３）からなる構成である。

ここで、図示するように、電源電圧発生回路１９が充電する配線負荷容量の合計は、以下に示す共通部分の負荷容量Ｃ１と、選択プレーン数に依存する部分の負荷容量（Ｃ２＋Ｃ３）×４との合計である。即ち、図８中の配線構成において以下のようにそれぞれ対応する。

共通部分Ｃ１：共通配線部分２１（図８中の”太線”）の負荷容量
選択プレーン数に依存する部分（Ｃ２＋Ｃ３）：ローカル配線部２２およびワード線部２３（図８中の”細線”）の負荷容量
このように、電源電圧発生回路１９が充電する配線負荷容量は、プレーンの選択数に依存せずにグローバルスイッチ回路ＧＳＷがオンすると共通に見える負荷容量Ｃ１と、複数のプレーン（ＰＬ０〜ＰＬ３）対応した選択プレーン数に依存する部分（Ｃ２＋Ｃ３）とから構成されることが分かる。

１−６．選択プレーン数と負荷容量との関係
次に、図１０を用いて、本例に係る選択プレーン数と負荷容量との関係について説明する。
図中の中欄（1WL/Plane当たり容量）に示すように、２プレーン以上の複数プレーンを有する半導体集積回路装置では、１プレーン選択時と２プレーン以上の複数のプレーンを同時に選択した際で充電すべき負荷容量が変動する。ここで、本例では、各配線の容量は配線長やトランジスタ数を考慮し、ワード線については２ｐＦ程度、ローカルコントロールゲート線については６ｐＦ程度、ポンプ部配線PumpＬおよびグローバルコントロールゲート線ＧＣＧＬについては５ｐＦ程度、として試算した。

結果、本例に係る４プレーン構成では、以下のように変動する。
１Plane選択の場合：５＋（２＋６）×１＝１３ｐＦ程度
２Plane選択の場合：５＋（２＋６）×２＝２１ｐＦ程度
３Plane選択の場合：５＋（２＋６）×３＝２９ｐＦ程度
４Plane選択の場合：５＋（２＋６）×４＝３７ｐＦ程度
上記のように、負荷容量が選択プレーン数により変動すると、それに伴い充電時間も大きく変化してしまい、動作マージンの悪化を引き起こす原因となる。そのため、選択プレーン数に応じて、電源電圧発生回路の能力を可変とすれば良いとも思われる。

しかしながら、選択プレーン数により変化する負荷容量に応じて、的確に電源電圧発生回路の供給能力を変化させる制御は容易ではない。

それは、上記図１０に示す本例の試算のように、４プレーン構成の半導体集積回路装置の場合、１プレーン動作時と、２プレーン動作、さらに４プレーン同時動作での負荷容量は、単純に１プレーン動作時に比べ２倍、４倍と増加するわけではないからである。

図示するように、１プレーン動作時と２プレーン動作では、２倍にはなっていないことは明らかである。本試算では、選択プレーン数が、２倍、４倍になっても、負荷容量としては、それぞれ１．６倍程度、２．８倍程度となっている。

これは、選択プレーン数に依らず共通部分の負荷容量Ｃ１が存在するためである。本例では、共通部分の負荷容量Ｃ１は、ポンプ部配線PumpＬおよびグローバルコントロール配線の容量５pＦ程度に相当する。

ここで、その対応案として、プレーンごとに電圧発生器を設け、当該プレーンが選択された場合のみその電圧発生器を動作させる構成が良いとも思われる。しかしながら、この構成では、２プレーン、４プレーン動作時では、電圧発生器の能力がそれぞれ２倍、４倍となってしまい、実際の負荷容量変化と合致せず、さらに、実際の負荷容量変化に比べ、複数プレーン選択時では過大な能力となってしまう。さらにこの構成では、選択プレーン数によるワード線の立ち上り速度のばらつきによる動作マージンの低下、加えて負荷に比べ過大な能力の電圧発生器が必要となりレイアウト面積の増大ならびに消費電流の増大も懸念される。

そこで、本例では、複数のプレーンＰＬ０〜ＰＬ３に共通な電源電圧を発生するように構成される全プレーン用高電圧発生回路１９−１の電圧供給の能力は変えないで、プレーン選択数検出回路１９−２から通知されるプレーンの選択数（選択信号ＮＯＳＰ２〜ＮＯＳＰ４）に応じて、複数のプレーンＰＬ０〜ＰＬ３と全プレーン用高電圧発生回路１９−２との間の配線（ポンプ部配線PumpＬ）の抵抗を可変させる。このことにより、選択プレーン数の変化に伴って容量負荷が変動した場合であっても、配線抵抗を選択プレーン数に応じて変更できるため、充電時間が選択プレーン数により変動することを防止することができる。そのため、動作マージンを向上することができる。

例えば、データ書き込み動作およびデータ読み出し動作において、１プレーンのみ選択の場合（1 plane）には、合成抵抗として抵抗素子Ｒ１をポンプ部配線PumpＬの間に挿入することができる。

例えば、２プレーン選択された場合（2 plane）には、ポンプ部配線PumpＬの間に挿入される合成抵抗を、抵抗素子Ｒ１と抵抗素子Ｒ２との並列接続（１／(１／Ｒ１＋１／Ｒ２)）とでき、１プレーン選択時の合成抵抗Ｒ１に比べ低下させることができる。

例えば、データ書き込み動作およびデータ読み出し動作において、３プレーン選択された場合（3 plane）には、ポンプ部配線PumpＬの間に挿入される線路の合成抵抗を、（１／(１／Ｒ１＋１／Ｒ２＋１／Ｒ３)）とでき、２プレーン選択時の合成抵抗に比べ、さらに低下させることができる。

さらに、データ書き込み動作およびデータ読み出し動作において、４プレーン選択された場合（4 plane）では、ポンプ部配線PumpＬの間に挿入される線路の合成抵抗を、１／(１／Ｒ１＋１／Ｒ２＋１／Ｒ３＋１／Ｒ４)とでき、最も小さくすることができる。

このように、データ書き込み動作およびデータ読み出し動作において、選択プレーン数が多くなるほど、換言すれば負荷容量が大きくなるほど、ポンプ部配線PumpＬの線路抵抗を減ずることができる。従って、線路の負荷容量が小さいときには、線路抵抗を大きくすることにより、ワード線立ち上がり速度並びにリップルを抑制でき、負荷容量が大きいときには、線路抵抗を低下させることによりワード線立ち上がり速度の遅れを抑制することができる。この結果、選択プレーン数による特性バラツキを、高電圧発生回路１９−１の能力を変更すること無しに、抵抗可変回路１９−３の抵抗を可変させることのみで調整することができる。

＜２．立ち上がり電圧特性＞
次に、図１１および図１２を用いて、半導体集積回路装置の立ち上がり電圧特性について説明する。
２−１．第１の実施形態に係る立ち上がり速度
まず、図１１を用いて、第１の実施形態に係る半導体集積回路装置の立ち上がり電圧特性について説明する。
図示するように、時間（time）と電圧（Ｖ）との関係に関し、１プレーン選択、２プレーン選択、３プレーン選択、４プレーン選択、のいずれの場合であっても、ほぼ一定の立ち上がり特性を実現している。例えば、本例の場合では、１〜４プレーン選択にかかわらず、ほぼ一定の時間ｔｃの際には、負荷容量を充電できる。

そのため、本例の構成によれば、選択プレーン数に依存せず、ほぼ一定の立ち上がり特性を有することが分かる。

２−２．比較例に係る立ち上がり速度
続いて、図１２を用いて、後述する比較例に係る半導体集積回路装置の立ち上がり電圧特性について説明する。
図示するように、時間（time）と電圧（Ｖ）との関係に関し、１プレーン選択、２プレーン選択、３プレーン選択、４プレーン選択、のそれぞれの場合に対し、立ち上がり特性が大きく変動している。例えば、比較例の場合では、順次、１〜４プレーン選択と選択数が増大するに従い、負荷容量の充電時間も増大（時間ｔ１→時間ｔ２、…）する。

そのため、比較例の構成では、選択プレーン数により、立ち上がり特性が大きく変動することが分かる。

＜３．作用効果＞
第１の実施形態に係る半導体集積回路装置によれば、少なくとも下記（１）乃至（２）の効果が得られる。

（１）動作マージンを向上できる。
上記のように、第１の実施形態に係る半導体集積回路装置は、複数のメモリセルＭＴをそれぞれ有する複数のプレーンＰＬ０〜ＰＬ３を備えるメモリセルアレイ１１と、複数のプレーンに共通な電源電圧を発生する電圧発生回路１９−１と、複数のプレーンの選択数を検出する選択数検出回路１９−２と、選択数検出回路から通知されるプレーンの選択数（ＮＯＳＰ２〜ＮＯＳＰ４）に応じて複数のプレーンとプレーン用電源発生回路との間の配線抵抗を可変させる抵抗可変回路１９−３とを備える電源電圧発生回路１９と、電源電圧発生回路１９を制御する制御回路１７とを少なくとも具備するものである。

換言すれば、第１の実施形態に係る半導体集積回路装置は、複数のプレーンＰＬ０〜ＰＬ３に共通な電源電圧を発生するように構成される全プレーン用高電圧発生回路１９−１の電圧供給の能力は変えないで、プレーン選択数検出回路１９−２から通知されるプレーンの選択数（選択信号ＮＯＳＰ２〜ＮＯＳＰ３）に応じて、複数のプレーンＰＬ０〜ＰＬ３と全プレーン用高電圧発生回路１９−２との間の配線（ポンプ部配線PumpＬ）の抵抗を可変させる。

このことにより、選択プレーン数の変化に伴って容量負荷が変動した場合であっても、配線抵抗を選択プレーン数に応じて変更できるため、充電時間が選択プレーン数により変動することを防止することができる。そのため、動作マージンを向上することができる。

このように、データ書き込み動作およびデータ読み出し動作において、抵抗可変回路１９−３は、選択プレーン数に反比例して、配線抵抗（負荷容量）を変化させる。即ち、選択プレーン数が多くなるほど、換言すれば負荷容量が大きくなるほど、ポンプ部配線PumpＬの線路抵抗を減ずることができる。従って、線路の負荷容量が小さいときには、線路抵抗を大きくすることにより、ワード線立ち上がり速度並びにリップルを抑制でき、負荷容量が大きいときには、線路抵抗を低下させることによりワード線立ち上がり速度の遅れを抑制することができる。この結果、選択プレーン数による特性バラツキを、高電圧発生回路１９−１の能力を変更すること無しに、抵抗可変回路１９−３の抵抗を可変させることのみで調整することができる。

このように、本例に係る構成および動作によれば、複数プレーン化が進行に伴って、選択プレーン数の変化による負荷変動があった場合であっても、常に最適な制御が容易に可能となる。そのため、選択プレーン数の変化に伴って容量負荷が変動した場合であっても、充電時間が選択プレーン数により変動することを防止することができる。そのため、動作マージンを向上することができる。

これは、上述した図１１に示した、本願の発明者が得た知見に係る半導体集積回路装置の立ち上がり電圧特性からも明らかである。

（２）大容量化に対して有利である。
ここで、大容量化を実現するためには、メモリセルの微細化を推し進めつつ、メモリセルアレイを複数プレーン（Plane）化することが有望であると考えられている。

本例では、上記（１）での説明のように、動作マージンを悪化することなく、複数プレーン化することができる。そのため、大容量化に対して有利である。また、本例に係る構成は、メモリセルのシュリンクが進んだ、３０ｎｍ以下の世代、例えば、２０ｎｍ世代、１０ｎｍ世代等，…に対して有望であると予想される。

［第２の実施形態（その他の構成例）］
次に、第２の実施形態に係る半導体集積回路装置について、図１３を用いて説明する。この実施形態は、その他の構成例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

＜構成例＞
図示するように、第２の実施形態に係る半導体集積回路装置は、メモリセルアレイ１１に関し、プレーンＰＬ０〜ＰＬ３の両端にブロックデコーダＢＤ、ローカルスイッチ回路ＨＶ、およびセンスアンプＳ／Ａがそれぞれ更に配置される点で、上記第１の実施形態と相違する。

そのため、メモリセルの微細化が進展しても、ブロックデコーダＢＤ０〜ＢＤ３のリソグラフィのマージンを拡大できる点で、微細化に対して有利である。より具体的には、例えば、１プレーンが２０００ブロック程度で構成されている場合、ブロックデコーダＢＤ０〜ＢＤ３は、同じ数の２０００個を配置する必要がある。ここで、プレーンの片側にのみに配置した場合、片側に２０００個のブロックデコーダを、ブロックと同じピッチで配置する必要ある。一方、本例のように、ブロックデコーダＢＤ０〜ＢＤ３をプレーンプレーンＰＬ０〜ＰＬ３の両側に配置する構成であれば、プレーンの片側に、例えば、１０００個ずつ配置すればよい。そのため、ブロックデコーダＢＤ０〜ＢＤ３を、ブロックのピッチの２倍で配置できるため、リソグラフィのマージンを向上することができる。

＜作用効果＞
第２の実施形態に係る半導体集積回路装置によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。さらに、下記（３）の効果が得られる。

（３）微細化に対して有利である。
さらに、第２の実施形態に係る半導体集積回路装置は、メモリセルアレイ１１に関し、プレーンＰＬ０〜ＰＬ３の両端に、ブロックデコーダＢＤ、ローカルスイッチ回路ＨＶ、およびセンスアンプＳ／Ａがそれぞれ更に配置される。
そのため、メモリセルの微細化が進展しても、ブロックデコーダＢＤ０〜ＢＤ３のリソグラフィのマージンを拡大できる点で、微細化に対して有利である。より具体的には、例えば、１プレーンが２０００ブロック程度で構成されている場合、ブロックデコーダＢＤ０〜ＢＤ３は、同じ数の２０００個を配置する必要がある。ここで、プレーンの片側にのみに配置した場合、片側に２０００個のブロックデコーダを、ブロックと同じピッチで配置する必要ある。一方、本例のように、ブロックデコーダＢＤ０〜ＢＤ３をプレーンプレーンＰＬ０〜ＰＬ３の両側に配置する構成であれば、プレーンの片側に、例えば、１０００個ずつ配置すればよい。そのため、ブロックデコーダＢＤ０〜ＢＤ３を、ブロックのピッチの２倍で配置できるため、リソグラフィのマージンを向上することができる。

［比較例（プレーン一括制御の一例）］
次に、上記第１乃至第２の実施形態に係る半導体集積回路装置と比較するために、比較例に係る半導体集積回路装置について、図１４を用いて説明する。この比較例は、プレーンの電源電圧を一括して制御する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。尚、本比較例に係る構成は、出願時における客観的な従来例に係る構成を示すものではなく、上記第１乃至第２の実施形態に係る半導体集積回路装置と比較するための一例である。

図示するように、本比較例に係るメモリセルアレイ１１１が複数のプレーン（ＰＬ０〜ＰＬ３）を備えている点で、上記第１乃至第２の実施形態と共通する。

一方、本比較例に係る電源電圧発生回路１１９は、単一の電圧発生回路ＨＶ（HV-Pump for all planes）のみを備え、プレーンの選択数にかかわらず電圧発生回路ＨＶのみにより、電源電圧が与えられる点で、上記第１乃至第２の実施形態と相違する。

そのため、本比較例に係る構成では、例えば、データ読み出し動作、データ書き込み動作の際には、選択プレーン数に関係なく、入力されるワード線本数（例えば、４本、８本、１６本、…）に係る制御信号により、与えられる電源電圧が制御される。ここで、単一のプレーン構成の場合、この構成および制御であっても、負荷容量の変動による、動作マージンの悪化は発生しない。

しかしながら、２プレーン以上の複数プレーンを有する半導体集積回路装置では、１プレーン選択時と２プレーン以上の複数のプレーンを同時に選択した際で充電すべき負荷容量が変動する。充電時間が選択プレーン数により大きく変化してしまい動作マージンの悪化を引き起こす原因となる。そのため、選択プレーン数に応じて、電源電圧発生回路の能力を可変とすれば良いとも思われるが、選択プレーン数により変化する負荷容量に応じて、的確に電源電圧発生回路の供給能力を変化させる制御は容易ではない。

それは、上記図１０に示した試算のように、４プレーン構成の半導体集積回路装置の場合、１プレーン動作時と、２プレーン動作、さらに４プレーン同時動作での負荷容量は、単純に１プレーン動作時に比べ２倍、４倍と増加するわけではないからである。

従って、比較例に係る構成では、立ち上がり電圧特性は、上記図１２に示したように、順次、１〜４プレーン選択と選択数が増大するに従い、負荷容量の充電時間も増大（時間ｔ１→時間ｔ２、…）する。

このように、比較例に係る構成および動作では、２プレーン以上の複数プレーン化が進行すると、選択プレーン数の変化に伴って容量負荷が変動するため、充電時間が選択プレーン数により大きく変動する。そのため、動作マージンが低減する点で不利である。また、大容量化に対しても不利であると言える。

以上、第１乃至第２の実施形態および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１１…メモリセルアレイ、ＰＬ０〜ＰＬ３…プレーン、１９…電源電圧発生回路、１９−１…全プレーン用高電圧発生回路、１９−２…プレーン選択数検出回路、１９−３…抵抗可変回路、１７…制御回路。

Claims

複数のメモリセルをそれぞれ有する複数のプレーンを備えるメモリセルアレイと、
前記複数のプレーンに共通な電源電圧を発生する電圧発生回路と、前記複数のプレーンの選択数を検出する選択数検出回路と、前記選択数検出回路から通知されるプレーンの選択数に応じて前記複数のプレーンと前記電圧発生回路との間の配線抵抗を可変させる抵抗可変回路とを備える電源電圧発生回路と、
前記電源電圧発生回路を制御する制御回路とを具備すること
を特徴とする半導体集積回路装置。
前記抵抗可変回路は、前記選択数検出回路から通知される選択プレーン数の増加に伴って配線抵抗を低減させること
を特徴とする請求項１に記載の半導体集積回路装置。
前記抵抗可変回路は、選択ワード線と前記電圧発生回路との間を電気的に接続する配線に挿入され、
前記メモリセルのデータ書き込み動作またはデータ読み出し動作の際に前記選択数検出回路から通知される選択プレーン数に反比例して配線抵抗を変化させ、前記メモリセルの複数のワード線に書込み電圧を与える際に配線抵抗を実質的にないバイパス状態に変化させること
を特徴とする請求項１に記載の半導体集積回路装置。
前記複数のプレーンは、前記複数のプレーンの両端に、各プレーン中のブロックを選択するブロックデコーダおよびセンスアンプを更に備えること
を特徴とする請求項２または３に記載の半導体記憶装置。
前記選択数検出回路は、前記制御回路から入力される制御信号を半加算する半加算部と、前記半加算部からの信号を合成してプレーン選択信号を生成する合成部とを有し、
前記抵抗可変回路は、前記プレーン選択信号に応じて自身が有する合成抵抗を可変させる合成抵抗部と、前記合成抵抗部の出力を前記メモリセルアレイに切り替えて接続するスイッチ部とを有すること
を特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路装置。