KR20070021758A - 낸드형 플래시 메모리의 ｘ-디코더 및 그 ｘ-디코더 배치방법 - Google Patents

낸드형 플래시 메모리의 ｘ-디코더 및 그 ｘ-디코더 배치방법 Download PDF

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Abstract

반도체 메모리 장치로서, 낸드형 플래시 메모리의 X-디코더 및 그 X-디코더 배치 방법을 제공한다. 그 X-디코더는 셀 어레이(cell array)가 제1 및 제2 셀 어레이 영역으로 나누어지며, 제1 및 제2 셀 어레이 영역에 공통으로 선택신호를 출력하는 로우 디코더(row decoder) 및 상기 로우 디코더의 신호를 받아 고전압 출력을 제어하는 고전압 제어회로를 포함하는 공통 제어부 및 상기 공통 제어부에서 출력되는 상기 고전압 출력 신호에 의해 작동하고 상기 제1 및 제2 셀 어레이 영역에 바이어스 전압 인가를 위한 제1 및 제2 구동 트랜지스터부를 포함하며, 상기 제1 및 제2 셀 어레이 영역 사이에 위치하고 상기 제1 및 제2 셀 어레이 영역을 공통으로 제어한다. 본 발명에 의한 X-디코더 및 그 배치 방법은 한 블럭의 셀 어레이를 나누어 제어하되 공통 제어부를 통해 양쪽 셀 어레이 영역을 공통으로 제어하는 X-디코더를 사용함으로써, 기존에 두 개의 X-디코더에 사용에 의한 칩 사이즈 증가 문제를 효과적으로 해결할 수 있다.

Description

낸드형 플래시 메모리의 Ｘ-디코더 및 그 Ｘ-디코더 배치 방법{X-decoder of nand type flash memory and method of arranging the same X-decoder}
도 1은 종래 낸드형 플래시 메모리 셀의 X-디코더 및 메모리 셀의 구성도이다.
도 2a 및 2b는 종래 낸드형 플래시 메모리 셀의 두 개의 X-디코더 배치 위치를 보여주는 개략도들이다.
도 3은 본 발명의 바람직한 실시예에 따른 낸드형 플래시 메모리 셀의 X-디코더 배치 위치를 보여주는 개략도이다.
도 4는 본 발명의 바람직한 실시예에 따른 X-디코더를 상세하게 보여주는 회로도이다.
도 5a 및 도 5b는 X-디코더를 구성하는 구성 부분의 사이즈 및 위치관계를 보여주는 개략도들이다.
본 발명은 낸드(NAND)형 플래시 메모리에 관한 것으로, 특히 워드 라인 신호 선택을 디코딩하는 X-디코더에 관한 것이다.
비휘발성 반도체 메모리 장치의 하나인 낸드형 플래시 메모리는 디램(DRAM)에 준하는 집적도와 메모리 용량을 가지는 장점으로 인하여, 그 용도 및 활용성이 점차 증가되고 있다. 낸드형 플래시 메모리는 기본적으로 다수개의 메모리 셀들이 직렬로 연결된 메모리 스트링(string)이 비트 라인(bit line)과 소스 라인(souse line) 사이에서 직렬로 연결된 구조를 가지며, 그러한 메모리 스트링들이 다수 개 배열되어 메모리 셀 어레이(cell array)가 구성된다. 메모리 스트링에 걸쳐서 하나의 워드 라인에 연결된 메모리 셀들은 페이지(page) 단위 또는 바이트(byte) 단위를 형성한다. 이러한 플래시 메모리의 소정 셀을 선택하여 읽기 또는 쓰기 동작을 수행하기 위해서는 워드 라인 및 비트 라인 선택 신호에 의해 해당 셀을 선택하게 되는데 이렇게 워드 라인을 선택하기 위한 디코더를 X-디코더라 한다.
도 1은 종래의 X-디코더 및 메모리 셀의 구성도로서, 로우 디코더 및 차지 범프(Row Decoder & Charge Pump,10), 구동 트랜지스터부(12) 및 메모리 셀 어레이(14)로 구성된다.
도 1을 참조하면, 메모리 셀 어레이(14) 영역은 복수의 셀 블럭들로 구성되는데, 하나의 셀 블럭은 복수의 스트링으로 구성된다. 여기서 각 스트링은 하나의 비트 라인(B/L) 및 공통 소스 라인(Source Line) 사이에 개재된다. 하나의 셀 블록은 하나의 스트링 선택 라인(SSL), 복수의 워드 라인(W/L)들 및 하나의 접지 선택 라인(GSL)을 구비한다. 또한, 구동 트랜지스터부(12)는 하나의 스트링 제어 라인(SS), 복수의 워드 제어 라인(S)들, 하나의 접지 제어 라인(GS) 및 블럭을 구동시키는 복수의 트랜지스터들로 구성된다. 이러한 복수의 트랜지스터들은 로우 디코더 및 차지 펌프(10)의 제어를 받아 하나의 셀 블럭만을 제어하는데, 스트링 제어 라인(SS)과 연결된 하나의 스트링 구동 트랜지스터, 워드 제어 라인(S)들과 연결된 복수의 워드 구동 트랜지스터들 및 접지 제어 라인(GS)과 연결된 하나의 접지 구동 트랜지스터로 구성된다.
이와 같은 낸드형 플래시 메모리를 구동시키는 방법을 간단히 설명한다. 예컨대, 셀 어레이(14) 영역의 원하는 셀 트랜지스터를 선택적으로 프로그램시키고자 하는 경우에, 셀 어레이(14) 영역이 형성된 반도체 기판, 즉 셀 트랜지스터들의 벌크(bulk) 영역 및 공통 소스 라인에 0 V를 인가한다. 또한, 선택된 셀 트랜지스터와 접속된 비트 라인 및 접지 제어 라인에도 0 V를 인가한다. 이때, 선택되지 않은 비트 라인들에는 모두 프로그램 방지 전압(program inhibition voltage)을 인가한다. 이와 아울러 선택된 셀 트랜지스터와 접속된 워드 제어 라인에 프로그램 전압을 인가한다. 상기 구동 트랜지스터부(12)의 트랜지스터들에는 워드 제어 라인에 인가된 프로그램 전압보다 높은 전압을 인가하여 구동 트랜지스터들을 충분히 턴온(turn on) 시킨다. 즉, 상기 스트링 구동 트랜지스터, 워드 구동 트랜지스터들 및 접지 구동 트랜지스터는 모두 턴온 된다. 이때, 선택된 셀 트랜지스터의 프로그램은 F-N 터널링 (tunneling) 전류에 의해 이루어지고, 비선택된 셀 트랜지스터들의 프로그램 방지는 자기 부스팅(self-boosting) 현상에 의해 이루어진다.
그러나, X-디코더에서 멀리 위치하는 셀의 경우 RC 로드(또는 RC delay), 즉 저항과 커패시터에 의한 로드가 커져서 프로그램이 힘들어 지고 프로그램 속도의 면에서도 늦어지는 문제가 발생하였다. 따라서, 한 블럭의 셀에 공통적인 워드 라 인 선택 신호를 인가하는 두 개의 X-디코더를 배치하는 구조가 대두 되었다.
도 2a 및 2b는 종래의 낸드형 플래시 메모리 셀 블럭에 두 개의 X-디코더의 배치를 보여주고 있다. 도 2a의 경우, 셀 블럭(60)이 두 개의 셀 어레이 영역(40,50)으로 나뉘고 각각의 X-디코더(20,30)가 좌우 외곽 부분에 배치된다. 이와 같은 구조에서는 각 X-디코더가 종래 셀 블럭의 반쪽만을 제어하기 때문에 앞서의 RC 로드에 의한 프로그램 속도 저하 문제를 줄일 수 있다. 또한, 도 2b의 경우와 같이 셀 블럭(60a)의 중앙부분인 두 개의 셀 어레이 영역(40a,50a) 사이에 두 개의 X-디코더(20a,30a)를 배치하여, 도 2a와 동일하게 RC 로드에 대한 문제를 해결할 수 있다.
그러나, 최근에 메모리 장치의 집적도가 높아지면서 선택하여야 하는 워드 라인의 수가 증가함에 따라, 디코딩 회로가 차지하는 영역이 더욱 커지고 있다. 또한, 메모리 장치 내에서 실질적으로 고집적화가 진행되는 부분은 메모리 셀 어레이 영역이며 단위 메모리 셀이 차지하는 면적은 디자인 룰에 따라 점점 줄어들게 되나, X-디코더와 같은 주변회로의 영역은, 그 점유 면적 상의 변화가 크지 않기 때문에 고집적화가 진행될수록 점유할 수 있는 영역이 줄어들게 되었다. 그로 인해 종래의 한 블럭의 셀 어레이에 두 개의 X-디코더를 채용하는 구조는 메모리 장치의 집적도 측면에서 문제가 대두 되었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 종래의 낸드형 플래시 메모리 장치에 있어서, 메모리 셀의 집적도를 향상시킬 수 있는 낸드형 플래시 메모 리의 X 디코더 및 그 X-디코더의 배치 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위해서, 본 발명은 낸드형 플래시 메모리 셀의 워드 라인 선택 신호를 디코딩하는 X-디코더에 있어서, 셀 어레이(cell array)가 제1 및 제2 셀 어레이 영역으로 나누어지며, 상기 제1 및 제2 셀 어레이 영역에 공통으로 선택신호를 출력하는 로우 디코더(row decoder) 및 상기 로우 디코더의 신호를 받아 고전압 출력을 제어하는 고전압 제어회로를 포함하는 공통 제어부 및 상기 공통 제어부에서 출력되는 상기 고전압 출력 신호에 의해 작동하고 상기 제1 및 제2 셀 어레이 영역에 바이어스 전압 인가를 위한 제1 및 제2 구동 트랜지스터부를 포함하며, 상기 제1 및 제2 셀 어레이 영역 사이에 위치하고 상기 제1 및 제2 셀 어레이 영역을 공통으로 제어하는 낸드형 플래시 메모리의 X-디코더를 제공한다.
본 발명의 바람직한 실시예에 의하면, 공통 제어부는 제1 및 제2 트랜지스터부 사이에 배치된다.
본 발명은 또한 상기 기술적 과제를 달성하기 위하여, 낸드형 플래시 메모리 셀의 워드 라인 선택 신호를 디코딩하는 X-디코더에 있어서, 셀 어레이(cell array)가 제1 및 제2 셀 어레이 영역으로 나누어지며, 상기 제1 및 제2 셀 어레이 영역에 공통으로 선택신호를 출력하는 로우 디코더(row decoder) 및 상기 로우 디코더의 신호를 받아 고전압 출력을 제어하는 고전압 제어회로를 포함하는 공통 제어부 및 상기 공통 제어부에서 출력되는 상기 고전압 출력 신호에 의해 작동하고 상기 제1 및 제2 셀 어레이 영역에 바이어스 전압 인가를 위한 제1 및 제2 구동 트 랜지스터부를 포함하는 X-디코더를 상기 제1 및 제2 셀 어레이 영역 사이에 배치하여 상기 제1 및 제2 셀 어레이 영역을 공통으로 제어하는 낸드형 플래시 메모리의 X-디코더 배치 방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, X-디코더는 워드 라인 방향으로 430 ㎛ 정도로 형성할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 이하의 도면에서 구성요소들의 일부분은 설명의 편의 및 명확성을 위하여 개략적으로 표현되거나 과장되어 표현되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 3은 본 발명의 바람직한 실시예에 따른 낸드형 플래시 메모리 셀의 X-디코더 배치 위치를 보여주고 있다. 도 3을 참조하면, 한 블럭의 셀 어레이, 즉 X-디코더에 의해 제어되는 셀 어레이가 제1 및 제2 셀 어레이 영역(200,300)으로 나누어지고 그 사이에 X-디코더(100) 한 개가 배치된다. 그러나 종래와 다르게 본 발명의 X-디코더는 제1 및 제2 셀 어레이 영역(200,300)을 공통으로 제어할 수 있는 회로로 구성된다. 한편, 제1 및 제2 셀 어레이 영역(200,300)의 크기는 종래 두 개의 X-디코더를 가진 셀 어레이의 각각의 셀 어레이 영역의 크기와 동일하게 1 kbyte 정도이다. 이하, 도 4를 통해 본 발명의 X-디코더를 상세히 설명한다.
도 4는 도 3의 셀 어레이에 적용되는 X-디코더의 회로를 상세히 보여주고 있다. 도 4를 참조하면, X-디코더는 로우 디코더(120) 및 고전압 제어회로(130)를 포함하는 공통 제어부(140) 및 공통 제어부(140)로부터 고전압 출력 신호를 받는 제1 셀 어레이 영역(미도시)을 위한 제1 구동 트랜지스터부(150) 및 제2 셀 어레이 영역(미도시)을 위한 제2 구동 트랜지스터부(160)를 포함한다.
로우 디코더(120)는 제1 낸드 게이트(NAND1)와 제1 노어 게이트(NOR1)로 구성되는데, 제1 낸드 게이트의 출력은 제1 노어 게이트로 입력되고, 제1 노어 게이트의 출력 신호는 고전압 제어회로(130)로 입력된다. 로우 디코더(120)의 제1 낸드 게이트에는 셀 블럭을 선택하기 위한 어드레스 신호(ADx)가 입력되고, 제1 노어 게이트에는 제1 낸드 게이트의 출력 신호와 함께 소정 플레인(plain)을 선택하는 신호(Select_LeftRight:SLR)가 입력된다. 따라서, 소정 셀이 선택되면 로우 디코더(120)의 출력은 'H'(high)가 되고, 만일 선택되지 않는다면 출력은 'L'(low)이 된다.
고전압 제어 회로(130)는 제2 낸드 게이트(NAND2), 트랜지스터들(M1,M2,M3,M5, 여기서 M2는 전압 강하 방지를 위한 네이티브 트랜지스터이다), 인버터(INV) 및 커패시터들(C1,C2)로 구성된다. 제2 낸드 게이트의 입력측으로는 로우 디코더(120)의 출력 신호와 클럭 신호가 입력된다. 트랜지스터 M1의 게이트에는 전원 전압 Vcc가 인가되고, 트랜지스터 M3 및 M5의 일측으로는 전원 전압보다 높거나 같은 전압인 Vpp가 인가된다.
제1 및 제2 구동 트랜지스터부(150,160)는 스트링 제어 라인(SS)과 연결된 하나의 스트링 구동 트랜지스터, 워드 제어 라인(S)들과 연결된 복수의 워드 구동 트랜지스터들 및 접지 제어 라인 (GS)과 연결된 하나의 접지 구동 트랜지스터로 구성된다. 구동 트랜지스터들은 NMOS로 구현될 수 있다.
여기서 로우 디코더(120)의 출력이 'H'이면 고전압 제어 회로(130)는 클럭 신호를 함께 입력하여 Vpp+Vth을 출력한다. 이때 Vth는 구동 트랜지스터부(150,160)의 트랜지스터들의 문턱 전압이다. 따라서 구동 트랜지스터들은 턴온 되고 양의 전압(바이어스 전압)이 스트링 제어 라인, 워드 제어 라인 및 접지 제어 라인으로 인가되면 스트링 선택 라인, 워드 라인 및 접지 선택 라인으로 이 전압이 전달된다. 커패시터들은 인가된 Vpp를 Vpp+Vth로 만들기 위해 부스팅하는 역할을 한다. 만약 로우 디코더의 출력이 'L'이면 제2 낸드 게이트의 출력은 클럭 신호에 무관하게 되고, 커패시터들은 부스팅 역할을 하지 않는다. 따라서 고전압 제어 회로의 출력은 로우 디코더로부터 입력된 'L'이 M1을 통해 그대로 출력됨으로써 구동 트랜지스터들은 턴오프(turn off) 되고, 스트링 제어 라인(SS), 워드 제어 라인(S), 접지 제어 라인(GS)으로 인가된 양의 전압은 스트링 선택 라인(SSL), 워드 라인(WL) 및 접지 선택 라인(GSL)으로 전달되지 않게 된다.
본 발명의 X-디코더는 종래의 X-디코더를 그대로 이용하되, 하나의 제어부를 통해 두 개의 구동 트랜지스터부를 제어한다는 데에 특징이 있다. 따라서, X-디코더의 회로는 도 4에 도시된 X-디코더 회로에 한정되지 않고, 다양한 X-디코더 회로가 동일 원리를 가지고 본 발명에 적용될 수 있음은 물론이다.
도 5a 및 도 5b는 X-디코더의 구성 부분의 위치 관계 및 점유하는 영역의 사이즈를 보여주고 있다.
도 5a를 참조하면, 공통 제어부(140)가 제1 및 제2 구동 트랜지스터부(150,160) 사이에 존재한다. 본 발명이 종래의 X-디코더를 이용하고 있으므로, 사 이즈 측면에서 보았을 때 기존 두 개의 X-디코더 사용에 비해 공통 제어부(140)의 사이즈(150 ㎛)만큼 X-디코더의 점유 면적이 줄어들었다고 볼 수 있다. 한편, X-디코더와 셀 영역을 경계 짓는 셀 인터페이스(170,180, cell interface) 영역이 제1 및 제2 셀 어레이 영역(미도시)과 제1 및 제2 트랜지스터부(150,160) 사이에 배치된다. 따라서, 셀 인터페이스 영역(170,180)의 사이즈(각 30 ㎛)를 포함하여, X-디코더의 사이즈의 감소는 기존의 두 개의 X-디코더의 전체 사이즈, 즉 580 ㎛ 정도((30+110+150) x 2)에서 26 ％ 정도의 감소에 해당한다.
도 5b는 X-디코더의 구성 부분을 다른 배치로 구성하고 있는 것을 보여주고 있다. 즉 공통 제어부(140a)를 한쪽에 배치하고 제1 및 제2 구동 트랜지스터부(150a,160a)를 인접하게 배치하는 구조로 X-디코더가 구성될 수 있다. 이와 같은 구조에서도 역시 공통 제어부(140a) 사이즈만큼 X-디코더의 점유 면적을 줄어들게 할 수 있다. 다만, 제2 트랜지스터부(160a)가 공통 제어부(140) 너머의 제2 셀 어레이 영역(미도시)으로 구동 신호를 보내기 위해 회로의 배선을 증가해야 하는 문제가 있을 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
지금까지 상세히 설명한 바와 같이 본 발명은 한 블럭의 셀 어레이를 나누어 제어하되 공통 제어부를 통해 양쪽 셀 어레이 영역을 공통으로 제어하는 X-디코더를 사용함으로써, 기존에 두 개의 X-디코더에 사용에 의한 칩 사이즈 증가 문제를 효과적으로 해결할 수 있다.

Claims (6)

  1. 낸드형 플래시 메모리 셀의 워드 라인 선택 신호를 디코딩하는 X-디코더에 있어서,
    셀 어레이(cell array)가 제1 및 제2 셀 어레이 영역으로 나누어지며,
    상기 제1 및 제2 셀 어레이 영역에 공통으로 선택신호를 출력하는 로우 디코더(row decoder) 및 상기 로우 디코더의 신호를 받아 고전압 출력을 제어하는 고전압 제어회로를 포함하는 공통 제어부; 및
    상기 공통 제어부에서 출력되는 상기 고전압 출력 신호에 의해 작동하고 상기 제1 및 제2 셀 어레이 영역에 바이어스 전압 인가를 위한 제1 및 제2 구동 트랜지스터부를 포함하며,
    상기 제1 및 제2 셀 어레이 영역 사이에 위치하고 상기 제1 및 제2 셀 어레이 영역을 공통으로 제어하는 낸드형 플래시 메모리의 X-디코더.
  2. 제1 항에 있어서,
    상기 제1 및 제2 트랜지스터부는 상기 공통 제어부 좌우로 위치하는 것을 특징으로 하는 낸드형 플래시 메모리의 X-디코더.
  3. 제2 항에 있어서,
    상기 제1 셀 어레이 영역과 제1 구동 트랜지스터 사이 및 제2 셀 어레이 영 역과 상기 제2 구동 트랜지스터부 사이에 제1 및 제2 셀 인터페이스를 포함하는 것을 특징으로 하는 낸드형 플래시 메모리의 X-디코더.
  4. 낸드형 플래시 메모리 셀의 워드 라인 선택 신호를 디코딩하는 X-디코더에 있어서,
    셀 어레이가 제1 및 제2 셀 어레이 영역으로 나누어지며,
    상기 제1 및 제2 셀 어레이 영역에 공통으로 선택신호를 출력하는 로우 디코더 및 상기 로우 디코더의 신호를 받아 고전압 출력을 제어하는 고전압 제어회로를 포함하는 공통 제어부; 및
    상기 공통 제어부에서 출력되는 상기 고전압 출력 신호에 의해 작동하고 상기 제1 및 제2 셀 어레이 영역에 바이어스 전압 인가를 위한 제1 및 제2 구동 트랜지스터부를 포함하는 X-디코더를 상기 제1 및 제2 셀 어레이 영역 사이에 배치하여 상기 제1 및 제2 셀 어레이 영역을 공통으로 제어하는 낸드형 플래시 메모리의 X-디코더 배치 방법.
  5. 제4 항에 있어서,
    상기 제1 및 제2 트랜지스터부는 상기 공통 제어부 좌우로 배치하는 것을 특징으로 하는 낸드형 플래시 메모리의 X-디코더 배치 방법.
  6. 제5 항에 있어서,
    상기 제1 셀 어레이 영역과 제1 구동 트랜지스터 사이 및 제2 셀 어레이 영역과 상기 제2 구동 트랜지스터부 사이에 제1 및 제2 셀 인터페이스를 포함하는 것을 특징으로 하는 낸드형 플래시 메모리의 X-디코더배치 방법.
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KR101361131B1 (ko) * 2008-04-11 2014-02-13 삼성전자주식회사 공유되는 로우 디코더를 갖는 플래쉬 메모리 장치
US11616070B2 (en) 2020-06-08 2023-03-28 Samsung Electronics Co., Ltd. Semiconductor device

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* Cited by examiner, † Cited by third party
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