TWI696183B - 位元線和其他電路節點的升壓驅動器 - Google Patents

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Abstract

一種記憶體元件，具有NAND記憶胞串列以及連接到對應位元線的串列選擇線、第一電源電路、第二電源電路，用於分配比第一電源電路還高的電壓、產生具有電位介於第一電源電壓和第一參考電壓之間的寫入/抑制訊號的頁面緩衝器、資料線驅動器利用介於第二電源電壓和第二參考電壓之間的第一電壓或第二電壓驅動連接到對應位元線的節點。資料線驅動器包括連接在節點和第二電源電路之間的第一開關電晶體，位於節點和第二參考電壓之間的第二開關電晶體，以及用以將第一開關電晶體的閘極升壓至高於第一電源電壓，以開啟第一開關電晶體的升壓電路。

Description

位元線和其他電路節點的升壓驅動器
本說明書所揭露的內容是有關於一種低壓積體電路，且特別是有關於一種非揮發性記憶體的頁面緩衝器，用以改善選擇閘極和其他開關電晶體上的切換裕度(switching margins)。
NAND快閃記憶體被廣泛用來作為行動元件(mobile devices)、筆記型電腦和伺服器中的固態硬碟(solid-state disks)以及其他資料處理系統的儲存介質。隨著NAND快閃記憶體晶片上的資料密度增加，使用大量全域位元線來平行存取資料頁面(page of data)之記憶胞的頁面操作變得相當普遍。
隨著互補式金屬氧化物半導體(CMOS)技術的進步，互補式金屬氧化物半導體元件需要更小的元件面積，以更高的速度和更低的功耗來進行操作，並且使用更低的操作電壓。通道長度和通道寬度變小，閘極氧化物(gate oxide，GOX)的厚度縮小，操作的時脈頻率(clock frequency)增加。
在存取資料頁面的記憶體操作中，可能需要對位元線進行充電。例如，在頁面寫入演算(page programming algorithm)中，連接到頁面中被寫入記憶胞的位元線，可以接地或被連接到另一個電源供應端。同時，連接至未被寫入記憶胞的位元線，可以被浮置(floating)，藉由未被選取的NAND記憶胞串列自行增壓(self-boosting)來抑制寫入。
在平面(2D)和立體(3D)NAND陣列操作中，串列選擇線(SSL)上的選擇閘極的良好開/關控制對於自增壓操作是重要的。在一些NAND記憶體元件的實施例中，串列選擇閘極的臨界電壓可以高達1伏特，在一些低電壓技術中，這臨界電壓接近電源電位。
藉由開啟串列選擇閘極，讓電流傳輸到NAND記憶胞串列，所能達到的最大電壓，通常會受到電路操作電壓的限制，而電路操作電壓又受到電源電位的限制。由於利用更小的元件面積和更低的工作電壓，自升壓操作所需的強關閉條件(strong off condition)欲度(window)變得更小。因此，當轉而採用更先進的互補式金屬氧化物半導體技術時，串列選擇線的開/關操作裕度只會變得更窄。
因此，有需要提供用來擴大記憶體陣列自升壓操作的串列選擇線開/關裕度的改進技術，以及用來改進低壓積體電路中切換裕度的其他設定。
本說明書的一實施例提供一種記憶體元件，包括：一個第一電源電路以及一個第二電源電路。第一電源電路係配置來連接到第一電源，例如低壓外部電源，並用來分配第一電源電壓。第二電源電路係配置來連接到第二電源，例如晶載電荷幫浦(on-chip charge pump)。第二電源電路被配置來分配高於第一電源電壓的第二電源電壓。更包括一個控制電路，其係可操作地連接至第一電源電路，以產生一個第一控制訊號，此第一控制訊號具有介於第一電源電壓和第一參考電壓之間的電壓電位。並且包括一個電壓驅動器，連接至第二電源電路，用於響應第一控制訊號，以具有介於第二電源電壓和第二參考電壓之間的電壓電位的第一電壓或第二電壓，來驅動一個電路節點(circuit node)。還包括一個升壓電路，將第一控制訊號升壓到高於第一電源電壓的電位，以供給電壓驅動器，使高於第一電源電壓的電壓被施加到電壓驅動器的輸出端。
本說明書的另一實施例提供一種記憶體電路，包括：一個電晶體，具有一個第一載流節點(current-carrying node)、一個閘極和一個第二載流節點。其中，第一載流節點在操作期間電性連接到由電壓驅動器驅動的一個電路節點；閘極在操作期間連接到一條選擇線；第二載流端子連接到一個記憶電路。此選擇線具有在操作期間高於第一電源電壓的選擇線電壓。高於第一電源電壓的第一電壓，使電晶體在操作期間關閉，進而阻止電流傳導至記憶體電路；且低於第一電源電壓的第二電壓，使電 晶體在操作期間導通，藉以將電流傳導至記憶體電路。由於第一電壓和第二電壓的大小不同，使電晶體的開關裕度得到改善。
本說明書的又一實施例提供一種記憶體元件，包括：複數條位元線和複數個NAND記憶胞串列，這些NAND記憶胞串列係佈置來連接至複數條位元線中的對應位元線。複數個NAND記憶胞串列中的一個NAND記憶胞串列，包括一個選擇閘極，連接至一條串列選擇線，用來將此NAND記憶胞串列連接到對應的位元線。一個選擇閘極驅動器，連接至串列選擇線，以提供高於第一電源電壓的電壓。一個第一電源電路，配置來連接至一個第一電源，藉以提供此第一電源電壓；一個第二電源電路，配置來連接至一個第二電源。第二電源電路係配置來分配高於第一電源電壓的第二電源電壓。一個頁面緩衝器，連接至第一電源電路，以產生寫入/抑制訊號，輸出至複數條位元線中對應的位元線。其中，寫入/抑制訊號具有介於第一電源電壓和第一參考電壓之間的電壓電位。複數個資料線驅動器，連接至第二電源電路和頁面緩衝器，以響應從頁面緩衝器輸出的寫入/抑制訊號，使用第一位線電壓或第二位線電壓來驅動連接至對應位元線的資料線節點(data line nodes)。其中，第二位元線電壓具有介於第二電源電壓和第二參考電壓之間的電位電壓。複數個資料線驅動器中的一個資料線驅動器，包括連接在資料線節點和第二電源電路之間的一個第一開關電晶體、位於資料線節點和第二電壓基準(voltage reference)之間的一個第二開關電晶體，以及一個升壓 電路。其中，升壓電路係用以接收寫入/抑制訊號，並將第一開關晶體的閘極升壓至高於第一電源電壓的電位，藉以導通第一開關電晶體。
為了對本說明書之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
1:記憶體元件
2:主機
5、85、208A:資料線
10:控制電路
20:偏壓配置及電源電壓
30:位址線
40:串列選擇線/接地選擇線驅動器
55、371、WL0-WLn:字元線
50:字元線驅動器
45:記憶體選擇線
60:記憶體陣列
65、208B、322、BL:位元線
6570:列解碼器
80:頁面緩衝器
81:位元線升壓電路
82:位元線驅動器控制電路
86:電荷幫浦電路
90:快取電路
93:資料路徑線路
91:輸入/輸出電路
202:感測放大器控制電路
206:位元線電路
209:串列選擇閘極
210、312、412、512:串列選擇線
BLC、STB:控制訊號
254:第一組控制訊號
212:第二組控制訊號
Dy_SEL:第一時序控制訊號
PCLK:第二時序控制訊號
224、234:導線
242A、252A、262A、272A、282A、292A:驅動器電路
242B、252B、262B、272B、282B、292B:感測模組
268:YMUX電晶體
314:第二電源電路
315:第一開關電晶體的閘極
317:開路閘極嵌位金屬氧化物半導體
316:開路閘極嵌位金屬氧化物半導體的閘極
318:第一電源電路
319:頁面緩衝電路
324:高壓電晶體
325:第一開關電晶體
354:位元線嵌位電晶體
355:感測電路
358:閂鎖器
362:NAND記憶胞串列
363:電容器
364:第二開關電晶體
365、601、674:端子
372:接地選擇線
374、458、676、DL、DLB、Dy:節點
375:第二參考電壓
414、415、416、456、458、486、496、515、516、524、556、565、558、596、598、VSS:電壓(電位)
462:寫入電壓
476、576、586:時間
612:閘極
615:金屬端子
618:第二金屬
622:閘極矽氧化物層
625:層間介電材料
628:金屬間介電材料
632:基材
635:矽基底
638:第一基底金屬
682:金屬材料
710:記憶體陣列區域
722:周邊邏輯電路區域
748、758:更高功率域區域
762:頁面緩衝區域
768:閘極介電材料厚度
VDD1:第一電源電壓
VDD2:第二電源電壓
GSL:接地選擇閘極
SSL_A、SSL_B:串列選擇閘極
在圖式中，相同的元件編號在不同圖式中通常代表相同的部分。而且，圖式不一定按比例繪製，而是通常將重點放在說明書所描述的技術原理上。在下述實施方式中，將配合所附圖式詳細說明實現本說明書所公開之技術手段的實施例。
第1圖係根據本說明書的一實施例，繪示一種包含可以在積體電路上實現的快閃記憶體元件以及主機的記憶體系統的簡化方塊圖。
第2圖係根據本說明書的一實施例所繪示的一種包含位元線電路之頁面緩衝器的簡化配置圖。
第3圖係根據本說明書的一實施例所繪示的一種包含高偏壓升壓電路(high bias boost circuit)之記憶體元件的感測模組。
第4圖係繪示在第3圖之感測模組的寫入模式中的電路操作。
第4A圖係繪示第4圖所示電路的操作時序圖(timing diagram)。
第5圖係繪示在第3圖之感測模組的抑制模式中的電路操作。
第5A圖係繪示第5圖所示電路的操作時序圖。
第6A圖、第6B圖、第6C圖、第6D圖和第6E圖係繪示用於替代第3圖所示之升壓電路的電容器結構。
第7圖係繪示具有記憶體陣列域(memory array domain)、低壓周邊域(low voltage peripheral domain)和高壓周邊域之積體電路記憶體的簡化佈局圖，其包括如本文所述的資料線驅動器。
參考第1圖至第7圖對本發明的實施例提供了詳細說明。實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。本發明之保護範圍當視後附之申請專利範圍所界定者為準。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。
本說明書所公開的技術，是在增加NAND記憶體陣列自升壓操作的串列選擇線的開/關裕度。
第1圖係繪示一種包含有可以在積體電路上實現的快閃記憶體元件1以及用來進行頁面操作之主機2的記憶體系統的簡化方塊圖。其包括利用本文所述的位元線充電控制電路(bit line charge control circuits)進行頁面寫入的邏輯。此記憶體元件1可 以在單一積體電路晶片、多晶片模組或在為特定需要而配置的多個晶片上實現。
在本實施例中，記憶體元件1包括記憶體陣列60，其包括單一階層記憶胞(single level cells)或多階層記憶胞(multiple-level cells，MLC)，每一個記憶胞可以在積體電路基板上儲存兩個位元或更多位元的資料。記憶體陣列60可以是使用平面或立體陣列技術所實現的NAND快閃記憶體。
串列選擇線/接地選擇線驅動器40可以連接至多條記憶體選擇線(bank select lines)45(例如串列選擇線和接地選擇線)。字元線(WL)驅動器50可以連接至多條字元線55，並沿著記憶體陣列60的多個行(row)排列。列解碼器70可以通過資料線85連接至包括一組暫存器(register)和感測放大器(sense amplifiers)的頁面緩衝器80。本實施例中繪示了包括位址線30和資料線5的匯流排(bus)。位址通過位址線30提供給用來實現指令解碼器和控制器模組的控制電路10、列解碼器70、串列選擇線/接地選擇線驅動器40和字元線驅動器50。此外，位址線30上的位址可以提供給頁面緩衝器80。在其他實施例中，可以使用輸入/輸出埠，以位址/資料匯流排中的共用線路來提供位址和資料。此外，也可以採用序列介面(serial interfaces)。
包括暫存器或閂鎖器(latches)和感測放大器的頁面緩衝器80，係連接至沿記憶體陣列60的多個列排列的多條位元線65。在本實施例中，可通過多條位元線65，來從記憶體陣列60 讀取資料和將資料寫入記憶體陣列60。頁面緩衝器電路80可以包括暫存器或閂鎖器，其儲存用來建立寫入資料特徵(data pattern)，以及在頁面寫入時記憶胞區塊中記憶胞的佈置頁面。頁面緩衝器電路80包括如本文所述的位元線升壓電路81，與記憶體陣列60中的位元線連接。
頁面緩衝器電路80可以包括一種電路，用來響應頁面緩衝器電路80中的資料特徵，以及用來設定所要採用之寫入演算法的控制訊號，進而選擇性地對記憶體中的位元線施加寫入和抑制電壓。如本文所述，在寫入操作期間，藉由操作位元線驅動器控制電路82，提高未被選取位元線的位元線電壓，來增加記憶體中被選取閘極的操作裕度。包含有一個或多個電荷幫浦的電荷幫浦電路86，可以連接到第二電源電路，用來作為第二電源。詳細內容將於稍後描述。
記憶體陣列60的位元線可包括全域位線(global bit lines)和區域位線(local bit lines)。全域位線通常包括較高圖案化階層中的導體，其穿過記憶體陣列中的多個記憶胞區塊，並且通過區塊選擇電晶體或記憶體選擇電晶體連接到記憶胞區塊中的區域位線。區域位線連接到記憶胞，用以使全域位線的電流流入和流出記憶胞，全域位線又連接到感測電路和頁面緩衝器。
在讀取操作中，來自頁面緩衝器電路80的感測資料經由第二資料線85提供給快取電路(cache circuits)90，快取電路90又經由資料路徑線路(data path lines)93連接至輸入/輸出電路 91。此外，在本實施例中，輸入資料可以通過資料路徑線路93傳輸至快取電路90，以及通過資料線85傳輸至頁面緩衝電路80，藉以支持如本文所述的寫入操作。
輸入/輸出電路91提供通信路徑，使資料與位於記憶體元件1外部的目的地進行通訊。輸入/輸出資料和控制訊號，係藉由位於輸入/輸出電路91、控制電路10以及輸入/輸出埠之間，或位於記憶體元件1內部或外部的其他資料源之間的資料線5來進行移動。記憶體元件1內部或外部的其他資料源，可以例如通用處理器或專用應用電路，或者是被記憶體陣列60所支持，能提供系統單晶片(system-on-a-chip)功能的模組組合。
在第1圖所示的實施例中，控制電路10包括用來實現偏壓配置狀態機或控制器的控制模組，其可操控或控制在偏壓配置及電源電壓20中由電壓源所產生或提供的電源電壓。其中，電源電壓可以是，例如用於一組可選擇的寫入和讀取操作中的讀取、抹除、驗證和寫入電壓，其還包括預充電電壓。
控制電路10根據需要可以連接到快取電路90和記憶體陣列60以及積體電路的其他元件。
控制電路10可以包括使用專用邏輯電路來實現的一種模組。此專用邏輯電路可以包括本領域已知的狀態機。在其他實施例中，控制電路10可以包括使用通用處理器來實現的一種模組，此通用處理器可以在與用來執行電腦程式以控制記憶體元 件1之操作的同一個積體電路上實現。在其他實施例中，可以使用專用邏輯電路和通用處理器的組合來實現控制電路10。
快閃記憶體陣列60可包括浮閘記憶胞(floating gate memory cells)或介電電荷捕捉記憶胞(dielectric charge trapping memory cells)。該技術可以使用每一記憶胞單一位元(single-bit-per-cell)的快閃記憶體技術，也可以使用於每一記憶胞多位元(multiple-bit-per-cell)和每一記憶胞單一位元的其他快閃記憶體技術。在其他實施例中，上述的記憶胞可以包括，可寫入的電阻式記憶胞(resistance memory cells)、相變記憶胞(phase change memory cells)和其他類型的非揮發性及揮發性記憶胞技術。
在本說明書的一些實施例中，主機2連接到記憶體元件1上的位址線30和資料線5，以及未繪示出的其他控制端，例如晶片選擇端(chip select terminals)等，並且可以提供指令或命令到記憶體元件1。且在一些實施例中，主機2可以使用串列匯排流(serial bus)技術、共用位址和資料線連接至記憶體元件1。主機2可以包括通用處理器、專用處理器、配置來作為記憶體控制器的處理器，或使用記憶體元件1的其他處理器。主機2的全部或部分可以與記憶體元件1實現在相同的積體電路上。
主機2可以包括文件系統或是根據應用程式的請求而對儲存在記憶體中的資料進行儲存、檢索和更新的文件系統。一般而言，主機2可以包括執行記憶體管理功能的程式，以及具有可 產生儲存在記憶體中之資料的狀態資訊之功能的程式。其中，資料狀態資訊包括，因為這些功能所導致的失效資訊標記資料。這些功能可以包括例如磨損均衡(wear leveling)、損壞區塊恢復，功率損失恢復，垃圾收集，糾錯等。此外，主機2可以包括應用程式、文件系統，快閃轉換層程式(flash translation layer programs)和可以產生儲存在記憶體中的資料之狀態資訊的其他組件，包括由於這些功能而無效的資訊標記資料。
在高密度記憶體中，單一頁面可以包括數百或數千個位元，並且頁面緩衝器可以平行連接到相應的數百或數千條位元線。在寫入操作期間，例如，選擇一組位元線(set of bit lines)，對其施加偏壓，以寫入特定資料特徵，並且選擇不同的一組位元線，對其施加偏壓，以根據特定資料特徵來抑制寫入。
第2圖係繪示複數個位元線電路206的簡化配置圖，其可以使用於如第1圖中所示之電路之中。複數個位元線電路連接到複數條資料線208A。在一些實施例中，複數條資料線208A通過多個YMUX電晶體(或連接電晶體(hookup transistors))268，與複數條位元線208B或其他資料線結構連接，以進行電流連通。其中，位元線可以是一種，可以選擇性地連接到記憶體電路的全域位線。在一些實施例中，記憶體電路可以是，例如用於解碼操作的區域位元線。複數條位線208B，根據特定記憶體陣列架構，連接到配置在NAND記憶胞串列中的記憶胞。其中，NAND記憶胞串列，包括以串聯方式連接的複數個記 憶胞(未繪示)和串列選擇閘極(例如串列選擇閘極209)。在一組記憶體陣列中，NAND記憶胞串列的串列選擇閘極(例如串列選擇閘極209)可以連接到串列選擇線210，其可以被整個記憶胞頁面所共用。感測放大器控制電路202產生控制訊號和偏壓訊號，這些訊號被施加到複數個位元線電路206中的多個位元線電路，用以進行記憶體的各種操作。記憶體的各種操作，包括在一些類型的記憶體(包含快閃記憶體)中所進行的讀寫操作，以及用以支援抹除和寫入的抹除操作、寫入操作和驗證操作。
在第2圖所繪示的實施例中，複數個位元線電路206中的多個位元線電路，包括各自的驅動器模組(例如，驅動器電路242A、252A、262A、272A、282A和292A)和感測模組(例如，感測模組242B、252B、262B、272B、282B和292B)。感測模組包括各自的感測節點(sense nodes)。感測模組可以在感測操作期間，響應施加在對應位元線上之被選取記憶胞的字元線電壓，而在其上形成電壓，並且響應感測節點上的電壓而產生資料訊號。感測節點上的電壓可以是，例如，施加在頁面緩衝器中的閂鎖器或其他資料儲存單元的電壓。驅動器模組包括連接到第二電源電路的一個電壓驅動器，用以響應第一控制訊號輸出，採用第一電壓或第二電壓來驅動電路節點。其中，第二電壓具有介於第二電源電壓和第二參考電壓之間的電壓電位；以及一個升壓電路，用以將第一控制訊號升壓至高於第一電源電壓電位，以供應 至電壓驅動器。以這種方式，電路節點上的電壓可以接近第二電源電壓。
感測放大器控制電路202包括位元線驅動器控制電路，並將第一組控制訊號254(例如，控制訊號BLC、PCLK和Dy_SEL)施加到驅動器模組，並將第二組控制訊號212(例如，控制訊號STB)施加到感測模組。控制訊號的操作詳細描述如下。
在本說明疏的一些實施例中，具有多條位元線和NAND記憶胞串列的記憶體元件，被配置來連接到對應的位元線。記憶體元件包括選擇閘極，用來選取串列選擇線210，藉以將NAND記憶胞串列連接到對應的位元線。選擇閘極驅動器連接到串列選擇線210。NAND記憶胞串列上的選擇閘極可以包括標準的金屬氧化物半導體電晶體。在本實施例中，係使用記憶胞來作為操作時的選擇閘極。在使用記憶胞作為選擇閘極的實施例中，選擇閘極的臨界電壓值，可以在高於1伏特或更高的範圍內。由於電源電壓為1.8V，因此選擇閘極的工作裕度非常窄。然而，對於寫入操作而言，強烈地關閉選擇閘極以支援，例如自增壓抑制操作，是重要的。當選擇閘極未被強烈地關閉時，電荷可能洩漏，並且可能導致未被選取的NAND記憶胞串列的寫入受到干擾。
如第2圖所繪示，第一電源電壓VDD1通過導線224提供至驅動電路242A-292A；第二電源電壓VDD2通過導線234提供至驅動器電路242A-292A。
第3圖係根據本說明書的一實施例所繪示的一種記憶體元件的位元線驅動器模組和感測模組，其適用於第2圖所繪示的系統。記憶體元件包括一個配置來連接至具有第一電源電壓VDD1電位的第一電源電路318，以及一個配置來連接至具有第二電源電壓VDD2電位的第二電源電路314。在一些實施例中，第一電源電路包括配置來連接至外部電源的導體，此導體可以包括，例如位於記憶體上的輸入/輸出銲墊或其他連接結構。第二電源電路係配置來分配一個比第一電源電路之電壓還高的電源電壓。在一些實施例中，電荷幫浦電路係用來作為第二電源，並連接到第二電源電路。
記憶體包括複數個NAND記憶胞串列362，配置來連接至對應的字元線(WL0-WLn)371。每一個NAND記憶胞串列362包括一個與接地選擇線372連接的接地選擇閘極GSL，以及一個與串列選擇線312連接的串列選擇閘極SSL_A或SSL_B，用以將NAND記憶胞串列362連接到對應的位元線322。可以傳遞大於第一電源電壓電路318的第一電源電壓VDD1電位，而不會斷開的高壓電晶體(高壓n型金屬氧化物半導體電晶體，HVNMOS電晶體)324，係連接在位元線322和一條連接至驅動器節點374的資料線之間，並且用來在一些操作中，例如在區塊或區段抹除操作(block or sector erase operation)中，將頁面緩衝器電路與高電壓隔離。頁面緩衝電路319連接到第一電源電路318，並且可以包括配置來在較低電壓下操作的邏輯閘(logic gates)。在寫入操作 中，頁面緩衝電路319根據要寫入的資料特徵，產生寫入/抑制訊號輸出至對應的位元線322。第3圖繪示了配置來驅動單一位元線322的一部分頁面緩衝器電路319。記憶體元件具有配置來根據儲存在頁面緩衝器中的資料特徵，以平行地驅動大量位元線的頁面緩衝器。在本實施例中，頁面緩衝器中的閂鎖器358會儲存標示於資料特徵中，且會被儲存於記憶體對應記憶胞中的一個位元。閂鎖器358提供第一輸出節點DL第一輸出訊號，並且提供第二輸出節點DLB，用來作為第一輸出訊號之補碼(complement)的第二輸出訊號。在寫入操作中，第一輸出節點DL的第一輸出訊號以及第二輸出節點DLB的第二輸出訊號，可以用來作為寫入/抑制訊號，用以根據資料特徵控制對應的位元線。
感測電路355藉由位元線嵌位電晶體(bit line clamp transistor)354連接到節點374。在寫入操作期間，位元線嵌位電晶體354可將感測電路355與資料線隔離。在讀取操作期間，感測電路355產生由記憶體元件輸出的資料值。
頁面緩衝器包括位於晶片低壓電源域(low voltage power domain)中的多個電晶體，其配置來與具有第一電源電壓VDD1電位的第一電源電壓電路318一起操作。電壓驅動器連接到第二電源電路314，並且連接至第一電源電路318中的閂鎖器358。資料線驅動器響應寫入/抑制訊號，以驅動寫入電壓或抑制電壓至節點374。寫入電壓462或抑制電壓係經由電晶體324傳送到位元線322。在本實施例中，藉由第二開關電晶體364傳送 的電壓VSS可以設定為0V。同樣在本實施例中，抑制電壓大於第一電源電壓VDD1的電壓，並且較佳接近第二電源電壓VDD2，並藉由第一開關電晶體325來傳送。
在本實施例中的驅動器電路，包括連接在資料線節點374與第二電源電路314(具有第二電源電位VDD2電位)之間的第一開關電晶體325。在本技術的一個實施例中，第一開關電晶體325是n型金屬氧化物半導體電晶體，配置來在高於第一電源電壓VDD1的電壓下進行操作，且此電壓至少與第二電源電壓VDD2一樣高。第二開關電晶體364位於資料線節點374和第二參考電壓375之間(例如接地或0V)，配置來在高於第一電源電壓VDD1的電壓下操作，且此電壓至少與第二電源電壓VDD2一樣高。第一開關電晶體325和第二開關電晶體364都使用n型金屬氧化物半導體電晶體來加以實現。
在一個實施例中，具有第二電源電壓VDD2電位的第二電源電路314，係由電荷幫浦電路作為電源進行供電。在另一種情況下，第二電源電路包括一個被配置來連接至第二外部電源或連接至不同種類之電源的導體。
接續第3圖的描述，當輸出節點DL上的寫入/抑制電壓邏輯為高電壓，但小於第一電源電壓VDD1時，升壓電路連接到第一開關電晶體325的閘極，以提供高電壓來強烈地導通具有高於第一電源電壓VDD1之閘極電壓的第一開關電晶體325。升壓電路包括開路閘極嵌位金屬氧化物半導體(pass gate clamping MOS)317，配置來作為開路閘極和嵌位電晶體，位於頁緩衝器之資料閂鎖器358的輸出節點DL與第一開關電晶體325之閘極315的節點Dy之間。開路閘極嵌位金屬氧化物半導體317的閘極，是由第一時序控制訊號(timing control signal)Dy_SEL所驅動。升壓電路還包括電容器363，其具有一個連接至第一開關電晶體325的閘極節點Dy的第一端子，以及一個連接至第二時序控制訊號PCLK的第二端子365。控制邏輯(未繪示)在開路閘極嵌位金屬氧化物半導體317的閘極316上產生第一時序控制訊號Dy_SEL，並在電容器363的第二端子365上產生第二時序控制訊號PCLK。
在操作中，當閂鎖器358標示對應的位元線處於抑制狀態時，控制邏輯與寫入操作會協同產生第一時序控制訊號Dy_SEL和第二時序控制訊號PCLK，將閘極節點Dy的電位升壓至高於第一電源電路318的第一電源電壓VDD1，藉以強烈地導通第一開關電晶體325，並將較高的第二電源電壓VDD2傳送至節點374。這個步驟可以藉由傳送頁面緩衝器資料閂鎖器358之節點處的電壓(接近第一電源電壓VDD1)，經過開路閘極嵌位金屬氧化物半導體317，並到達隔離節點(isolate node)Dy來實現。藉由關閉開路閘極嵌位金屬氧化物半導體317來隔離節點Dy，並且響應第二時序控制訊號PCLK，使用電容性升壓來將節點Dy升壓。這會使節點Dy的電壓被升高至高於第一電源電壓VDD1的電位，以便強烈導通第一開關電晶體325。在寫入操作中，當閂鎖器358標示對應的位元線處於寫入狀態時，根據同一組時序控制訊號，開 路閘極嵌位金屬氧化物半導體317不會關閉，且輸出節點DL的電壓VSS(第一參考電壓)設定為，例如接地。在這種情況下，節點Dy響應第二時序控制訊號PCLK進行電容升壓之後，快速放電到接地電壓VSS，並防止將第二電源電壓VDD2連接到節點374。在這種情況下，第二開關電晶體364藉由第二輸出節點DLB上的電壓而導通，並將節點374接地(電壓VSS)。
對於一些實施例而言，控制電路包括複數個電晶體，配置來與具有第一電源電壓VDD1電位的第一電源電壓電路318一起操作。電壓驅動器和升壓電路包括複數個電晶體，配置來與具有第二電源電壓VDD2電位的第二電源電路314一起操作。
第4圖和第4A圖係繪示當資料閂鎖器標示為寫入狀態時的電路操作。在第4圖中，電路圖中標出了電壓電位，第4A圖繪示時序圖。
從時序圖中可以看出，第二電源電壓VDD2為3.3V，寫入狀態下資料閂鎖器的輸出包括，施加於節點DL上0V的電壓456(DL=0V)，以及施加於節點DLB上1.8V的電壓458(DLB=1.8V)。在寫入操作的初始部分，第一時序控制訊號DY_SEL的電壓414設定為3.3V，並將節點Dy連接到節點DL。結果，在此操作期間因為開路閘極嵌位金屬氧化物半導體317導通，Dy的電壓415被設定為0V。在時間476，第一時序控制訊號Dy_SEL的電壓416下降到大約1.8V，這與閂鎖器的輸出節點DLB的電壓大致相同。第二時序控制訊號PCLK的電壓486從0V 轉變到大約1.5V。這種轉變傾向於以電容性的方式升高節點Dy的電壓，如第4A圖中所繪示節點Dy的電壓496跡線上的雜訊(glitch)所示。然而，節點Dy經由開路閘極嵌位金屬氧化物半導體317快速放電到接地節點(電壓VSS)。由於放電路徑的關係，導致節點Dy的電壓不會藉由耦合升高。因此，受控制的第一開關電晶體(n型金屬氧化物半導體，NMOS)325保持關閉。第二開關電晶體364導通，將接地節點(電壓VSS)連接到位元線(BL)322(位元線電壓為0V)以進行寫入。利用此處所描述的電路，串列選擇線412的驅動器可以提供相對較高的電壓，例如2.8V。結果使串列選擇閘極強烈地導通，將接地節點(電壓VSS)連接到NAND記憶胞串列。所選取的字元線接收寫入脈衝，進而使所選取的記憶胞被寫入。
第5圖和第5A圖係繪示當資料閂鎖器標示為抑制狀態時的電路操作。在第5圖中，電路圖中標出了電壓電位，第5A繪示時序圖。在抑制狀態下，資料閂鎖器的輸出包括，施加在節點DL上1.8V的電壓556，以及施加在節點DLB上0V的電壓558。由於，節點DLB的電壓為0V，會使位於底部第二開關電晶體364(n型金屬氧化物半導體電晶體)關閉。在抑制狀態中，響應與寫入狀態所使用之時序訊號相同的時序訊號，如第5A圖所示，第一開關電晶體325(n型金屬氧化物半導體電晶體)會被升壓電路所導通。在寫入操作的初始部分期間，第一時序控制訊號DY_SEL被設定為3.3V，並將第一開關電晶體325之閘極315的節點Dy連接到節 點DL。由於在操作期間導開路閘極嵌位金屬氧化物半導體317已被導通。因此，節點Dy的電壓596可以設定為1.8V。這會使得節點374和位元線322的電壓充電到大約為(1.8-Vt)V，其中Vt是第一開關電晶體325的臨界電壓值。在時間576，第一時序控制訊號Dy_SEL的電壓516下降到大約1.8V。這與閂鎖器的輸出節點DL的電壓大致相同，導致開路閘極嵌位金屬氧化物半導體317關閉。在時間586，第二時序控制訊號PCLK的電壓565從0V轉變到大約1.5V。該轉變傾向於以電容性的方式，將節點Dy的電壓598升高到大約3.3V。因此，第一開關電晶體325之閘極315的節點Dy的電壓保持在約3.3V的升壓電壓515。這使得節點374和對應位元線的電位，被充電至大約等於節點Dy的電壓減去第一開關電晶體325的臨界電壓值Vt(例如，3.3-Vt)，即電位524。當位元線電壓大約為2.8V，且串列選擇線512的電壓設定在大約相同的電位時，串列選擇閘極會被強烈地關閉，而導致所選取的NAND記憶胞串列浮置。因此，在寫入操作期間，藉由自升壓所引發的抑制偏壓可以被實現。
第6A圖至第6E圖係根據本文描述的技術的各種實施例繪示用於第3圖所示之高偏壓升壓電路的電容器363的替代結構。第6A圖係繪示一種金屬氧化物半導體電容器，其從節點Dy端子601通過閘極612，連接至閘極矽氧化物(GOX)層622和基材632以作為第二時序控制訊號PCLK端子604。第6B圖係繪示另一種金屬-絕緣體-金屬(metal-insulator-metal，MIM)電容器結 構。其具有第一金屬端子615、層間介電材料625和以材質為金屬矽化物(silicide)或多晶矽的矽基底635。第6C圖係繪示第三種替代結構：一種金屬-絕緣體-金屬電容器，其具有做為第二時序控制訊號PCLK端子的第一基底金屬638，金屬間介電材料(inter-metal dielectric，IMD)628和作為電容器363之節點Dy端子的第二金屬618。第6D圖係繪示電容器363的第四種結構選擇方案，其具有金屬-絕緣體-金屬結構，其中兩端的金屬使用相同的金屬材料682，其間夾有金屬層間介電材料。另外，此電容器也可以是任何形式的寄生電容器，亦可稱為接面電容器(junction capacitor)，如第6E圖中所繪示，其具有節點Dy端子674和第二時序控制訊號PCLK節點676。
第3圖中所繪示的控制電路包括複數個配置來使用第一電源電壓VDD1(例如1.8V)和第二電源電壓VDD2(例如3.3V)進行操作(例如具有第一閘極介電材料厚度)的電晶體、電壓驅動器以及升壓電路。其中升壓電路包括複數個配置來使用第二電源電壓VDD2(例如3.3V)進行操作(例如具有大於第一閘極介電材料厚度之第二閘極介電材料厚度)的電晶體。個別閘極介電材料厚度可以包括製造公差內的變異。在一個實施例中，元件中第二電源電路314的第二電源電壓VDD2可以為3.3伏、閘極矽氧化物層的厚度為40埃(Å)至80埃，多晶矽(PL)閘極長度為0.2微米(um)，通道寬度為0.24微米。在一個實施例中，元件中第一電源電壓電路318的第一電源電壓VDD1電位可以為1.8伏，閘極矽氧 化物層的厚度僅為20至30埃，多晶矽閘極長度為0.15微米，通道寬度為0.18微米。
第7圖係繪示積體電路記憶體元件的佈局，包括記憶體陣列區域710、周邊邏輯電路區域722和頁面緩衝區域762。在一個實施例中，頁面緩衝區域762可以包括大約1000平方微米的面積。記憶體陣列區域710包括複數個使用特定記憶胞所特有的製造技術來加以製造的記憶胞。頁面緩衝區762和周邊邏輯電路區722，係根據邏輯電路特有的製造技術，使用邏輯記憶胞所製造而成。
記憶體元件上的邏輯電路包括一個低壓電路，配置在電源域中用來連接至第一電源電路(第一電源電壓VDD1)，以及一個高壓電路，配置在電源域中用來連接至第二電源電路(第二電源電壓VDD2)。在本實施例中，低壓電路可以包括複數個具有第一閘極介電材料厚度768的電晶體。高電壓電路可以包括複數個具有大於第一閘極介電材料厚度之第二閘極介電材料厚度的電晶體，以及被配置在電源域中以第二電源電壓VDD2進行操作的其他特徵。在第7圖中，頁面緩衝器被展開來以繪示出包括高壓n型金屬氧化物半導體電晶體之列選擇閘極的更高功率域區域(higher power domain region)748，以及包括驅動器電路和升壓電路的更高功率域758(4個n型金屬氧化物半導體電晶體和1個電容器，用於頁面寫入操作中每個要被驅動的位元線)。因此，第一開關電晶體325和第二開關電晶體364以及升壓電路，都包括複 數個具有大於第一閘極介電材料厚度之第二閘極介電材料厚度的電晶體。閘極介電材料厚度可以包括製造公差內的變異。在一個實施例中，高電壓功率域開關電晶體和電容器363係使用大於0.2μm之製程世代(tech node)的較大尺寸設計規則(dimension design rule)，且厚度範圍介於40埃至80埃的較厚閘極氧化層可容忍更高的電壓路徑，進而對應地改變操作條件。記憶體元件的尺寸和設計規則可以揭示可施加的偏壓範圍，這可以藉由對記憶體晶片進行去蓋(de-capping)來進行分析。
此處所述的驅動器電路係應用於控制NAND記憶胞串列上的選擇閘極。此電路還可用於驅動其他電路節點，例如位於低壓機體電路上的其他選擇閘極環境。在這些環境中，需要選擇閘極的強關閉和導通，但在較低的電源電壓下，選擇閘極的臨界電壓在操作時無法提供實質的操作裕度。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
322、BL:位元線
312:串列選擇線
314:第二電源電路
315:第一開關電晶體的閘極
317:開路閘極嵌位金屬氧化物半導體
316:開路閘極嵌位金屬氧化物半導體的閘極
318:第一電源電路
319:頁面緩衝電路
324:高壓電晶體
325:第一開關電晶體
354:位元線嵌位電晶體
355:感測電路
358:閂鎖器
362:NAND記憶胞串列
363:電容器
364:第二開關電晶體
365:端子
371、WL0-WLn:字元線
372:接地選擇線
374、DL、DLB、Dy:節點
375:第二參考電壓
VDD1:第一電源電壓
VDD2:第二電源電壓
GSL:接地選擇閘極
VSS:電壓
BLC:控制訊號
Dy_SEL:第一時序控制訊號
PCLK:第二時序控制訊號
SSL_A、SSL_B:串列選擇閘極

Claims (16)

  1. 一種記憶體元件，包括：一第一電源電路，配置來連接到一第一電源，以分配一第一電源電壓；第二電源電路，配置來連接到一第二電源，以分配高於該第一電源電壓的一第二電源電壓；一控制電路，用以產生一第一控制訊號，該第一控制訊號具有介於該第一電源電壓和一第一參考電壓之間的一電壓電位；一電壓驅動器，響應該第一控制訊號，以一第一電壓或一第二電壓來驅動一電路節點(circuit node)，其中該第一電壓或該第二電壓具有介於該第二電源電壓和一第二參考電壓之間的一電壓電位；以及一升壓電路，用以將該第一控制訊號升壓到高於該第一電源電壓的一電位，以供給該電壓驅動器。
  2. 如申請專利範圍第1項所述之記憶體元件，其中該電壓驅動器包括：一第一開關電晶體，連接在該電路節點和該第二電源電路之間；以及一第二開關電晶體，位於該電路節點和該第二參考電壓之間；其中該升壓電路連接到該第一開關電晶體的一閘極。
  3. 如申請專利範圍第2項所述之記憶體元件，其中該升壓電路包括：一開路閘極(pass gate)，位於一控制訊號和一閘極節點之間，該閘極節點連接到該第一開關電晶體的該閘極；一電容器，具有連接到該第一開關電晶體的該閘極節點的一第一端子以及一第二端子；以及一控制邏輯，用以在該開路閘極上產生一第一時序控制訊號，藉以將該第一控制訊號傳輸到該閘極節點，並且在該電容器的該第二端子上產生一第二時序控制訊號，藉以將該閘極節點升壓至高於該第一電源電壓。
  4. 如申請專利範圍第2項所述之記憶體元件，其中該第一開關電晶體係一n型金屬氧化物半導體(NMOS)電晶體。
  5. 如申請專利範圍第2項所述之記憶體元件，其中該控制電路包括複數個電晶體，配置來以該第一電源電壓進行操作；且該電壓驅動器和該升壓電路包括配置來以該第二電源電壓進行操作的複數個電晶體。
  6. 如申請專利範圍第1項所述之記憶體元件，其中該控制電路包括具有一第一閘極介電材料厚度的複數個電晶體；且該電壓驅動器和該升壓電路包括具有大於該第一閘極介電材料厚度之一第二閘極介電材料厚度的複數個電晶體。
  7. 如申請專利範圍第1項所述之記憶體元件，更包括一電荷幫浦電路，係用來作為一第二電源，並連接到該第二電源電路。
  8. 如申請專利範圍第1項所述之記憶體元件，其中該第一電源電路包括配置來連接到一外部電源的一導體。
  9. 如申請專利範圍第1項所述之記憶體元件，更包括一電晶體，該電晶體具有在一操作期間電性連接至該電路節點的一第一載流節點、在該操作期間連接至一選擇線的一閘極，以及連接至一記憶體電路的一第二載流端子；其中，該選擇線在該操作期間具有高於該第一電源電壓的一選擇線電壓，該第一電壓高於該第一電源電壓，使該電晶體關閉，藉以阻止一電流在該操作期間流向該記憶體電路，並且該第二電壓低於該第一電源電壓，使該電晶體在該操作期間導通，藉以將一電流傳導到該記憶體電路。
  10. 一種記憶體元件，包括：複數條位元線；複數個NAND記憶胞串列，用於連接該複數條位元線中的多條對應位元線，該複數個NAND記憶胞串列中的一NAND記憶胞串列，包括連接到一串選擇線的一選擇閘極，用以將該NAND記憶胞串列連接到一對應位元線； 一選擇閘極驅動器，連接到該串選擇線，以提供高於一第一電源電壓的一電壓；一第一電源電路，配置來連接到一第一電源以提供該第一電源電壓；一第二電源電路，配置來連接到一第二電源，以分配高於該第一電源電路的一第二電源電壓；一頁面緩衝器，連接到該第一電源電路，以產生複數個寫入/抑制訊號給該複數條位元線中的該多條對應位元線，其中該複數個寫入/抑制訊號，具有介於該第一電源電壓和一第一參考電壓之間的一電壓電位；以及複數個資料線驅動器，連接到該第二電源電路和該頁面緩衝器，用以響應該頁面緩衝器所輸出的該複數個寫入/抑制訊號，以一第一位元線電壓或一第二位元線電壓來驅動連接至該多條對應位元線的複數個資料線節點，其中該第一位元線電壓或該第二位元線電壓，具有介於該第二電源電壓和一第二參考電壓之間的一電壓電位；該複數個資料線驅動器中的一資料線驅動器包括：一第一開關電晶體，連接在該複數個資料線節點之一者和該第二電源電路之間；一第二開關電晶體，連接在該複數個資料線節點之一者和該第二參考電壓之間；以及一升壓電路接收該複數個寫入/抑制訊號之一者，以將該第一開關電晶體的一閘極升壓到高於該第一電源電壓，以導通該第一開關電晶體。
  11. 如申請專利範圍第10項所述之記憶體元件，其中該升壓電路，包括：一開路閘極，位於該頁面緩衝器和連接到該第一開關電晶體的該閘極節點之間；一電容器，具有連接到該第一開關電晶體的該閘極節點的一第一端子以及一第二端子；以及一控制邏輯，用以在該開路閘極上產生一第一時序控制訊號，藉以將該複數個寫入/抑制訊號之一者傳輸到該閘極節點，並且在該電容器的該第二端子上產生一第二時序控制訊號，藉以將該閘極節點升壓至高於該第一電源電壓。
  12. 如申請專利範圍第10項所述之記憶體元件，其中該第一開關電晶體係一n型金屬氧化物半導體電晶體。
  13. 如申請專利範圍第10項所述之記憶體元件，其中該頁面緩衝器包括複數個電晶體，配置來以該第一電源電壓進行操作；且該第一開關電晶體、該第二開關電晶體和該升壓電路包括配置來以該第二電源電壓進行操作的複數個電晶體。
  14. 如申請專利範圍第10項所述之記憶體元件，其中該頁面緩衝器包括具有一第一閘極介電材料厚度的複數個電晶體；且該第一開關電晶體、該第二開關電晶體和該升壓電 路包括具有大於該第一閘極介電材料厚度之一第二閘極介電材料厚度的複數個電晶體。
  15. 如申請專利範圍第10項所述之記憶體元件，更包括一電荷幫浦電路，係用來作為一第二電源，並連接到該第二電源電路。
  16. 如申請專利範圍第10項所述之記憶體元件，其中該第一電源電路包括配置來連接到一外部電源的一導體。
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