CN109509502B - 半导体存储装置 - Google Patents

Abstract

实施方式提供一种能够缩短数据读出所需要的时间的半导体存储装置。一实施方式的半导体存储装置具备：字线及配线，能够经由传输晶体管而电连接；第1升压电路，能够将输出电压升压至第1电压；第1传输电路，能够将所述第1升压电路与所述配线之间电连接；以及控制部。所述配线将所述第1传输电路与所述传输晶体管之间电连接。所述控制部在读出动作时，经由所述第1传输电路将所述第1升压电路与所述配线之间电连接，且使所述第1升压电路的向所述第1电压的升压开始，在所述字线为非选择的情况下，维持所述第1升压电路与所述配线之间的电连接。

Description

半导体存储装置

[相关申请案]

本申请案享有以日本专利申请案2017-176686号(申请日：2017年9月14日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

已知有作为半导体存储装置的NAND型闪速存储器。

发明内容

实施方式提供一种能够缩短数据读出所需要的时间的半导体存储装置。

实施方式的半导体存储装置具备：字线及配线，能够经由传输晶体管而电连接；第1升压电路，能够将输出电压升压至第1电压；第1传输电路，能够将所述第1升压电路与所述配线之间电连接；以及控制部。所述配线将所述第1传输电路与所述传输晶体管之间电连接。所述控制部在读出动作时，经由所述第1传输电路将所述第1升压电路与所述配线之间电连接且使所述第1升压电路的向所述第1电压的升压开始，在所述字线为非选择的情况下，维持所述第1升压电路与所述配线之间的电连接。

附图说明

图1是用来说明第1实施方式的存储器系统的构成的框图。

图2是用来说明第1实施方式的半导体存储装置的构成的框图。

图3是用来说明第1实施方式的半导体存储装置的存储器单元阵列的构成的电路图。

图4是用来说明第1实施方式的半导体存储装置的存储器单元阵列的构成的剖视图。

图5是用来说明第1实施方式的半导体存储装置的行解码器及驱动器组的构成的概要的框图。

图6是用来说明第1实施方式的半导体存储装置的传输晶体管群及区块解码器群的构成的电路图。

图7是用来说明第1实施方式的半导体存储装置的选择字线电路的构成的框图。

图8是用来说明第1实施方式的半导体存储装置的区域选择部及组块选择部的构成的框图。

图9是用来说明第1实施方式的半导体存储装置的区域选择部内所设置的开关电路的构成的电路图。

图10是用来说明第1实施方式的半导体存储装置的组块选择部内所设置的开关电路的构成的电路图。

图11是用来说明第1实施方式的半导体存储装置的驱动器组的构成的电路图。

图12是用来说明第1实施方式的半导体存储装置中执行的读出动作的概要的示意图。

图13是用来说明第1实施方式的半导体存储装置中执行的读出动作的时序图。

图14是用来说明比较例中执行的读出动作时的配线的充电路径的电路图。

图15是用来说明第1实施方式的半导体存储装置中执行的读出动作时的配线的充电路径的电路图。

图16是用来说明第2实施方式的半导体存储装置的驱动器组的构成的电路图。

图17是用来说明第2实施方式的半导体存储装置中执行的读出动作的时序图。

图18是用来说明第2实施方式的第1变化例的半导体存储装置中执行的读出动作的时序图。

图19是用来说明第2实施方式的第2变化例的半导体存储装置中执行的读出动作的时序图。

具体实施方式

以下，参照附图对实施方式进行说明。此外，在以下的说明中，对于具有相同的功能及构成的构成要素标注共通的参照符号。另外，在区别具有共通的参照符号的多个构成要素的情况下，对该共通的参照符号标注下标而加以区别。此外，在对于多个构成要素不需要特别区别的情况下，对这些多个构成要素仅标注共通的参照符号，而不标注下标。

1.第1实施方式

对第1实施方式的半导体存储装置进行说明。

1.1关于构成

首先，对第1实施方式的半导体存储装置的构成进行说明。

1.1.1关于存储器系统的整体构成

关于第1实施方式的存储器系统的构成例，使用图1进行说明。图1是表示第1实施方式的存储器系统的构成的一例的框图。存储器系统1例如与外部的未图示的主机机器进行通讯。存储器系统1保持来自主机机器(未图示)的数据，另外，将数据读出至主机机器。

如图1所示，存储器系统1具备控制器10及半导体存储装置(NAND闪速存储器)20。控制器10从主机机器接收命令，并基于已经接收的命令来控制半导体存储装置20。具体来说，控制器10将从主机机器指示写入的数据写入至半导体存储装置20，将从主机机器指示读出的数据从半导体存储装置20读出并发送至主机机器。控制器10通过NAND总线连接在半导体存储装置20。半导体存储装置20具备多个存储器单元，且非易失地存储数据。

NAND总线对于根据NAND接口的信号/CE、CLE、ALE、/WE、/RE、/WP、/RB、及I/O＜7：0＞的各个，经由个别的信号线而进行发送接收。信号/CE是用来使半导体存储装置20启动的信号。信号CLE在信号CLE为“H(High，高)”电平的期间将在半导体存储装置20流通的信号I/O＜7：0＞为指令的情况通知给半导体存储装置20。信号ALE在信号ALE为“H”电平的期间将在半导体存储装置20流通的信号I/O＜7：0＞为地址的情况通知给半导体存储装置20。信号/WE在信号/WE为“L(Low，低)”电平的期间指示将在半导体存储装置20流通的信号I/O＜7：0＞取入至半导体存储装置20。信号/RE指示将信号I/O＜7：0＞输出至半导体存储装置20。信号/WP将数据写入及删除的禁止指示给半导体存储装置20。信号/RB表示半导体存储装置20为就绪状态(受理来自外部的命令的状态)还是忙碌状态(不受理来自外部的命令的状态)。信号I/O＜7：0＞例如为8比特的信号。信号I/O＜7：0＞是在半导体存储装置20与控制器10之间发送接收的数据的实体，包含指令CMD、地址ADD、及数据DAT。数据DAT包含写入数据及读出数据。

1.1.2关于控制器的构成

接着使用图1，对第1实施方式的存储器系统的控制器进行说明。控制器10具备处理器(CPU：Central Processing Unit，中央处理器)11、内建存储器(RAM：Random AccessMemory，随机存取存储器)12、ECC(Error Check and Correction，错误检查和校正)电路13、NAND接口电路14、缓冲存储器15、及主机接口电路16。

处理器11对控制器10整体的动作进行控制。处理器11例如响应从主机机器接收的数据的读出命令，对半导体存储装置20发行基于NAND接口的读出命令。该动作在写入及删除的情况下也相同。另外，处理器11具有对来自半导体存储装置20的读出数据执行各种运算的功能。

内建存储器12例如为DRAM(Dynamic RAM，Dynamic Random Access Memory，动态随机存取存储器)等半导体存储器，且用作处理器11的作业区域。内建存储器12保持用来管理半导体存储装置20的固件、及各种管理表格等。

ECC电路13进行错误检测及错误订正处理。更具体来说，在数据的写入时，基于从主机机器接收的数据，针对某数量的数据的每个组产生ECC码。另外，在数据的读出时基于ECC码进行ECC解码，检测错误的有无。而且，在检测出错误时，特定它的比特位置，订正错误。

NAND接口电路14经由NAND总线而与半导体存储装置20连接，半掌管与导体存储装置20的通讯。NAND接口电路14通过处理器11的指示，将指令CMD、地址ADD、及写入数据发送至半导体存储装置20。另外，NAND接口电路14从半导体存储装置20接收读出数据。

缓冲存储器15暂时保持控制器10从半导体存储装置20及主机机器接收的数据等。缓冲存储器15例如也用作暂时保持来自半导体存储装置20的读出数据、及相对于读出数据的运算结果等的存储区域。

主机接口电路16与主机机器连接，且掌管与主机机器的通讯。主机接口电路16例如将从主机机器接收的命令及数据分别传输至处理器11及缓冲存储器15。

1.1.3关于半导体存储装置的构成

接下来，关于第1实施方式的半导体存储装置的构成例，使用图2进行说明。图2是表示第1实施方式的半导体存储装置的构成的一例的框图。

半导体存储装置20具备存储器单元阵列21、输入输出电路22、逻辑控制电路23、寄存器24、定序器25、电压产生电路26、驱动器组27、行解码器28，及读出放大器模块29。

存储器单元阵列21具备多个区块BLK(BLK0、BLK1、…)。区块BLK包含与字线及位线建立关联的多个非易失性存储器单元晶体管(未图示)。区块BLK例如成为数据的删除单位，相同区块BLK内的数据批次删除。各区块BLK具备多个串单元SU(SU0、SU1、SU2、…)。各串单元SU为NAND串NS的集合。NAND串NS包含多个存储器单元晶体管。此外，存储器单元阵列21内的区块数、1个区块BLK内的串单元数、及1个串单元SU内的NAND串数能够设定为任意的数量。

输入输出电路22与控制器10发送接收信号I/O＜7：0＞。输入输出电路22将信号I/O＜7：0＞内的指令CMD及地址ADD传输至寄存器24。输入输出电路22与读出放大器模块29发送接收写入数据及读出数据。

逻辑控制电路23从控制器10接收信号/CE、CLE、ALE、/WE、/RE、及/WP。另外，逻辑控制电路23将信号/RB传输至控制器10并将半导体存储装置20的状态通知给外部。

寄存器24保持指令CMD及地址ADD。寄存器24将地址ADD传输至行解码器28及读出放大器模块29，并且将指令CMD传输至定序器25。

定序器25接收指令CMD，并根据基于已经接收的指令CMD的序列来控制半导体存储装置20的整体。

电压产生电路26基于来自定序器25的指示，产生数据的写入、读出、及删除等动作所需要的电压。电压产生电路26将已经产生的电压供给至驱动器组27。

驱动器组27包含多个驱动器，且基于来自寄存器24的地址，将来自电压产生电路26的各种电压供给至行解码器28及读出放大器模块29。驱动器组27例如基于地址中的行地址，将各种电压供给至行解码器28。

行解码器28从寄存器24接收地址ADD中的行地址，基于例如该行地址内的区块地址选择区块BLK等。而且，经由行解码器28将来自驱动器组27的电压传输至已经选择的区块BLK。

关于电压产生电路26、驱动器组27、及行解码器28的详细情况将在下文叙述。

读出放大器模块29在数据的读出时，将从存储器单元晶体管读出至位线的读出数据读出，并将已经读出的读出数据传输至输入输出电路22。读出放大器模块29在数据的写入时，将经由位线写入的写入数据传输至存储器单元晶体管。另外，读出放大器模块29从寄存器24接收地址ADD中的列地址，并将基于该列地址的列的数据输出。

1.1.4关于存储器单元阵列的构成

接下来，使用图3，对第1实施方式的半导体存储装置的存储器单元阵列的构成进行说明。图3是用来说明第1实施方式的半导体存储装置的存储器单元阵列的构成的电路图的一例。

如图3所示，NAND串NS分别具备例如96个存储器单元晶体管MT(MT0～MT95)、选择晶体管ST1、及选择晶体管ST2。此外，存储器单元晶体管MT的个数并不限定为96个，也可以为8个或16个、32个、64个、128个等，它的数量并不限定。存储器单元晶体管MT具备包含控制栅极与电荷储存层的积层栅极。各存储器单元晶体管MT在选择晶体管ST1及ST2之间串联连接。此外，在以下的说明中，所谓『连接』也包含在中间介置其它可导电元件的情况。

在某区块BLK内，串单元SU0～SU3的选择晶体管ST1的栅极分别连接在选择栅极线SGD0～SGD3。另外，区块BLK内的所有串单元SU的选择晶体管ST2的栅极共通连接在选择栅极线SGS。相同区块BLK内的存储器单元晶体管MT0～MT95的控制栅极分别连接在字线WL0～WL95。也就是说，相同地址的字线WL共通连接在相同区块BLK内的所有串单元SU，选择栅极线SGS共通连接在相同区块BLK内的所有串单元SU。另一方面，选择栅极线SGD仅连接在相同区块BLK内的一个串单元SU。

另外，在存储器单元阵列21内矩阵状地配置的NAND串NS中处于同一行的NAND串NS的选择晶体管ST1的另一端连接在m根位线BL(BL0～BL(m-1)(m为自然数))的任一个。另外，位线BL跨及多个区块BLK而共通连接在相同列的NAND串NS。

另外，选择晶体管ST2的另一端连接在源极线CELSRC。源极线CELSRC跨及多个区块BLK而共通连接在多个NAND串NS。

此外，在第1实施方式中，作为一例，将相邻的3根字线WL的组定义为1个“区域Zn(Zone)”。因此，与96根字线WL0～WL95对应，设置着32个区域Zn0～Zn31。更具体来说，区域Zn0包含字线WL0～WL2。区域Zn1包含字线WL3～WL5，区域Zn2包含字线WL6～WL8。相同地，区域Zn31包含字线WL93～95。

如上所述，数据的删除例如是对处于相同区块BLK内的存储器单元晶体管MT批次进行。相对于此，数据的读出及写入可针对任一个区块BLK的任一个串单元SU中的与任一个字线WL共通连接的多个存储器单元晶体管MT的每一个批次进行。将此种1个串单元SU中共用字线WL的存储器单元晶体管MT的组例如称为单元CU。也就是说，单元CU为可批次执行写入、或读出动作的存储器单元晶体管MT的组。

此外，1个存储器单元晶体管MT例如能够保持多个比特数据。而且，在相同的单元CU内，将存储器单元晶体管MT的各个在同位的比特中保持的1比特的集合称为“页”。也就是说，所谓“页”，也能够定义为形成在相同的单元CU内的存储器单元晶体管MT的组的存储器空间的一部分。

接下来，关于存储器单元阵列21的截面结构使用图4进行说明。图4表示第1实施方式的半导体存储装置的存储器单元阵列的一部分的截面结构的一例。尤其，图4表示与1个区块BLK内的2个串单元SU0及SU1相关的部分。具体来说，图4表示2个串单元SU0及SU1的各个的2个NAND串NS与它们的周边的部分。而且，图4所示的NAND串NS的构成在X方向及Y方向排列着多个，例如排列在X方向及Y方向的多个NAND串NS的集合相当于1个串单元SU。

半导体存储装置20设置在半导体衬底30上。在以下的说明中，将与半导体衬底30的表面平行的面设为XY平面，将与XY平面垂直的方向设为Z方向。另外，使X方向与Y方向相互正交。

在半导体衬底30的上部，设置p型阱区域30p。在p型阱区域30p上，设置多个NAND串NS。也就是说，在p型阱区域30p上，例如，依次积层作为选择栅极线SGS而发挥功能的配线层31、作为字线WL0～WL95而发挥功能的96层的配线层32(WL0～WL95)、及作为选择栅极线SGD而发挥功能的配线层33。配线层31及33也可以积层多层。在已经积层的配线层31～33之间设置未图示的绝缘膜。

配线层31例如共通连接在1个区块BLK内的多个NAND串NS的各个的选择晶体管ST2的栅极。配线层32针对各层，共通连接在1个区块BLK内的多个NAND串NS的各个的存储器单元晶体管MT的控制栅极。配线层33共通连接在1个串单元SU内的多个NAND串NS的各个的选择晶体管ST1的栅极。

存储器孔MH以通过配线层33、32、31到达至p型阱区域30p的方式设置。在存储器孔MH的侧面上，依次设置阻挡绝缘膜34、电荷储存层(绝缘膜)35、及隧道氧化膜36。在存储器孔MH内，嵌入半导体支柱(导电膜)37。半导体支柱37例如为非掺杂的多晶硅，且作为NAND串NS的电流路径而发挥功能。在半导体支柱37的上端上，设置作为位线BL而发挥功能的配线层38。

像以上一样，在p型阱区域30p的上方，依次积层着选择晶体管ST2、多个存储器单元晶体管MT、及选择晶体管ST1，1个存储器孔MH与1个NAND串NS对应。

在p型阱区域30p的上部，设置n⁺型杂质扩散区域39及p⁺型杂质扩散区域40。在n⁺型杂质扩散区域39的上表面上，设置接触插塞41。在接触插塞41的上表面上设置作为源极线CELSRC而发挥功能的配线层42。在p⁺型杂质扩散区域40的上表面上设置接触插塞43。在接触插塞43的上表面上设置作为阱线CPWELL而发挥功能的配线层44。

此外，关于存储器单元阵列21的构成，也可以为其它的构成。关于存储器单元阵列21的构成，记载在例如“三维积层非易失性半导体存储器”的2009年3月19日申请的美国专利申请案12/407,403号中。另外，记载在“三维积层非易失性半导体存储器”的2009年3月18日申请的美国专利申请案12/406,524号、“非易失性半导体存储装置及其制造方法”的2010年3月25日申请的美国专利申请案12/679,991号、“半导体存储器及其制造方法”的2009年3月23日申请的美国专利申请案12/532,030号中。这些专利申请案的整体在本案说明书中通过参照而引用。

1.1.5关于行解码器及驱动器组的构成

接下来，对第1实施方式的半导体存储装置的行解码器及驱动器组的构成进行说明。

1.1.5.1关于概要

首先，关于第1实施方式的半导体存储装置的行解码器及驱动器组的构成的概要，使用图5进行说明。

图5是用来说明包含第1实施方式的半导体存储装置的行解码器及驱动器组的构成的概要的框图。在图5的例中，表示存储器单元阵列21包含8个区块BLK0～BLK7的情况。

如图5所示，行解码器28包含传输开关群28_0及28_1、区块解码器群28_2、字线选择电路28_3、以及选择栅极线选择电路28_4。

传输开关群28_0例如连接在区块BLK0～BLK3的各个。传输开关群28_0与区块BLK0～BLK3的各个分别经由不同的字线WL0～WL95、选择栅极线SGD0～SGD3及SGS的组而连接。

传输开关群28_1例如连接在区块BLK4～BLK7的各个。传输开关群28_1与区块BLK4～BLK7的各个分别经由不同的字线WL0～WL95、选择栅极线SGD0～SGD3及SGS的组而连接。

区块解码器群28_2与传输开关群28_0及28_1连接，对传输开关群28_0及28_1的各个，输出选择对应的区块BLK中的1个的区块选择信号。在图5的例中，区块解码器群28_2通过1个区块选择信号，同时选择与传输开关群28_0对应的区块BLK0～BLK3中的1个及与传输开关群28_1对应的区块BLK4～BLK7中的1个。关于传输开关群28_0及28_1与区块解码器群28_2的连接的详细情况将在下文叙述。

此外，在以下的说明中，基于对传输开关群28_0及28_1设置1个区块解码器群28_2的构成进行说明，但区块解码器群28_2也可以为对传输开关群28_0及28_1的各个各设置1个的构成。

字线选择电路28_3经由配线群CGI0而与传输开关群28_0连接，且经由配线群CGI1而与传输开关群28_1连接。配线群CGI0及CGI1的各个例如包含96根配线GWL0～GWL95。关于字线选择电路28_3的详细情况将在下文叙述。

选择栅极线选择电路28_4经由配线群SGI0而与传输开关群28_0连接，且经由配线群SGI1而与传输开关群28_1连接。配线群SGI0及SGI1的各个例如包含4根配线GSGD0～GSGD3、及1根配线GSGS。

这样，区块BLK0～BLK8被分类为由不同的配线群CGI及SGI的组(在图5的例中，为配线群CGI0及SGI0的组、或配线群CGI1及SGI1的组)连接的区块BLK的组。也将这样的配线群CGI及SGI的组称为“组块CNK(Chunk)”。例如，配线群CGI0及SGI0的组与组块CNK0对应，配线群CG11及SGI1的组与组块CNK1对应。

驱动器组27例如包含CG驱动器27_0～27_23、CGU驱动器27_24、UCG驱动器27_25、SGD_SEL驱动器27_26、SGD_USEL驱动器27_27、SGS_SEL驱动器27_28、SGS_USEL驱动器27_29、及USG驱动器27_30。

CG驱动器27_0～27_23、CGU驱动器27_24、及UCG驱动器27_25分别经由配线CG0～CG23、CGU、及UCG而与字线选择电路28_3连接。

CG驱动器27_0～27_23例如在读出动作中，供给施加至连接在选择区块BLK的96根配线GWL中与包含选择字线WL的24根字线WL对应的24根配线GWL的电压。CGU驱动器27_24例如在读出动作中，供给施加至连接在选择区块BLK的96根配线GWL中不从CG驱动器27_0～27_23供给电压的72根配线GWL的电压。UCG驱动器27_25例如在读出动作中，供给施加至不连接在选择区块BLK的配线GWL的电压。关于CG驱动器27_0～27_23、CGU驱动器27_24、及UCG驱动器27_25的详细情况将在下文叙述。

SGD_SEL驱动器27_26、SGD_USEL驱动器27_27、SGS_SEL驱动器27_28、SGS_USEL驱动器27_29、及USG驱动器27_30分别经由配线SGD_SEL、SGD_USEL、SGS_SEL、SGS_USEL、及USG而与选择栅极线选择电路28_4连接。

SGD_SEL驱动器27_26例如在读出动作中，供给施加至连接在选择区块BLK的配线GSGD0～GSGD3中与选择串单元SU对应的配线(配线GSGD0～GSGD3中的1个)的电压。SGD_USEL驱动器27_27例如在读出动作中，供给施加至连接在选择区块BLK的配线GSGD0～GSGD3中不从SGD_SEL驱动器27_28供给电压的配线(GSGD0～GSGD3中的3个)的电压。SGS_SEL驱动器27_28例如在读出动作中，供给施加至连接在选择区块BLK的配线GSGS的电压。SGS_USEL驱动器27_29例如在读出动作中，供给施加至不连接在选择区块BLK的配线GSGS的电压。USG驱动器27_30例如在读出动作中，供给施加至不连接在选择区块BLK的配线GSGD0～GSGD3的电压。

电压产生电路26例如在读出动作中，产生电压VREAD及VCGRV等作为字线WL所需要的电压。已经产生的电压VREAD及VCGRV例如经由驱动器组27而传输至各种配线CG0～CG23、CGU、及UCG。另外，例如，电压产生电路26在读出动作中，产生选择栅极线SGD及SGS所需要的电压，并经由驱动器组27而传输至各种配线SGD_SEL、SGD_USEL、SGS_SEL、SGS_USEL、及USG。

此外，电压VREAD为在读出动作中施加至非选择字线WL的电压，且为无论保持数据如何均使存储器单元晶体管MT为接通状态的电压，例如，为8.0V。电压VCGRV小于电压VREAD，且为在读出动作时施加至选择字线WL的多个大小的电压的总称。该多个大小的电压的各个与保持数据对应，根据该保持数据而使存储器单元晶体管MT为接通状态。

1.1.5.2关于传输开关群的构成

接下来，关于第1实施方式的行解码器内所设置的传输开关群的构成，使用图6进行说明。图6是用来说明第1实施方式的半导体存储装置的传输开关群及区块解码器群的构成的电路图。

如图6所示，区块解码器群28_2例如包含4个区块解码器(28_2A、28_2B、28_2C、及28_2D)。

传输开关群28_0包含多个传输晶体管群TTr0、TTr1、TTr2、及TTr3。传输晶体管群TTr0～TTr3分别与区块BLK0～BLK3对应而设置。更具体来说，传输晶体管群TTr0包含传输晶体管TTr0_W0～TTr0_W95、TTr0_D0～TTr0_D3、及TTr0_S0。传输晶体管群TTr1包含传输晶体管TTr1_W0～TTr1_W95、TTr1_D0～TTr1_D3、及TTr1_S0。

另外，传输开关群28_1包含多个传输晶体管群TTr4、TTr5、TTr6、及TTr7。传输晶体管群TTr4～TTr7分别与区块BLK4～BLK7对应而设置。更具体来说，传输晶体管群TTr4包含传输晶体管TTr4_W0～TTr4_W95、TTr4_D0～TTr4_D3、及TTr4_S0。传输晶体管群TTr5包含传输晶体管TTr5_W0～TTr5_W95、TTr5_D0～TTr5_D3、及TTr5_S0。

此外，在图6中虽予以省略，但传输晶体管群TTr2、TTr3、TTr6及TTr7具有与传输晶体管群TTr0、TTr1、TTr4、及TTr5相同的构成。

传输晶体管群TTr0及TTr4的栅极共通连接在区块解码器28_2A，传输晶体管群TTr1及TTr5的栅极共通连接在区块解码器28_2B。相同地，传输晶体管群TTr2及TTr6的栅极共通连接区在块解码器28_2C，传输晶体管群TTr3及TTr7的栅极共通连接在区块解码器28_2D。

区块解码器28_2A～28_2D的各个将地址信息(例如，区块地址BLKADD)解码。而且，区块解码器28_2A～28_2D的各个根据解码结果，来控制对应的传输晶体管的接通/断开状态，将配线GWL0～GWL95、GSGD0～GSGD3、及GSGS与对应的区块BLK的字线WL0～WL95、以及选择栅极线SGD0～SGD3及SGS电连接。

更具体来说，区块解码器28_2A在选择区块BLK0的情况下，使传输晶体管群TTr0为接通状态，并且使传输晶体管群TTr4为接通状态。因此，结果与区块BLK0一起也同时选择区块BLK4。此外，在该情况下，其它的区块解码器28_2B、28_2C、及28_2D使传输晶体管群TTr1～TTr3、及TTr5～TTr7为断开状态。

1.1.5.3关于字线选择电路的构成

接下来，关于第1实施方式的行解码器内所设置的字线选择电路的构成，使用图7进行说明。

图7是用来说明第1实施方式的半导体存储装置的字线选择电路的构成的框图。如图7所示，字线选择电路28_3包含区域(zone)选择电路280、以及组块(chunk)选择电路281及282。

区域选择电路280包含连接在配线CG＜23：0＞及配线CGU的多个输入端(在图7的例中，为25个输入端)及多个输出端(在图7的例中，为96个输出端)。多个输出端分别连接在节点Zout(ZoutA＜23：0＞、ZoutB＜23：0＞、…、ZoutD＜23：0＞)，且输出配线CG＜23：0＞或配线CGU的任一个的电压。

另外，区域选择电路280包含多个区域选择部(在图7的例中，为4个区域选择部280A、280B、…、280D)。区域选择部280A～280D的各个包含连接在配线CG＜23：0＞及配线CGU的25个输入端，及分别连接在节点ZoutA＜23：0＞～ZoutD＜23：0＞的24个输出端。区域选择部280A～280D分别与区域Zn0～Zn7、区域Zn8～Zn15、区域Zn16～Zn23、及区域Zn24～Zn31对应，选择各个所对应的区域Zn。

区域选择电路280选择包含选择字线WL的连续的8个区域Zn。更具体来说，例如，在选择字线WL10的情况下，字线WL包含在区域Zn3中。在该情况下，区域选择电路280经由与包含区域Zn3的连续的8个选择区域Zn(例如，区域Zn0～Zn7)对应的节点Zout，而将配线CG＜23：0＞的电压输出至组块选择电路281及282。另外，区域选择电路280经由与非选择区域Zn(例如，区域Zn8～Zn31)对应的节点Zout，而将配线CGU的电压输出至组块选择电路281及282。

组块选择电路281及282包含区域选择电路280的多个输出端、及连接在配线UCG的多个输入端(在图7的例中，为97个输入端)、与连接在配线GWL0～GWL95的多个输出端(在图7的例中，为96个输出端)。更具体来说，组块选择电路281的输出端连接在与组块CNK0的配线群CGI0对应的配线GWL0～GWL95，组块选择电路282的输出端连接在与组块CNK1的配线群CGI1对应的配线GWL0～GLW95。组块选择电路281及282的各个的输出端输出配线CG＜23：0＞、配线CGU或UCG的任一个的电压。

组块选择电路281包含多个组块选择部(在图7的例中，为4个组块选择部281A、281B、…、281D)。组块选择部281A～281D分别包含连接在节点ZoutA＜23：0＞～ZoutD＜23：0＞的输入端及连接在配线UCG的输入端的合计25个输入端。另外，组块选择部281A～281D分别包含连接在与配线群CGI0对应的配线GWL0～GWL23、GWL24～GWL47、…GWL72～GWL95的24个输出端。

组块选择电路282包含多个组块选择部(在图7的例中，为4个组块选择部282A、282B、…、282D)。组块选择部282A～282D分别包含连接在节点ZoutA＜23：0＞～ZoutD＜23：0＞的输入端及连接在配线UCG的输入端的合计25个输入端。另外，组块选择部282A～282D分别包含连接在与配线群CGI1对应的配线GWL0～GWL23、GWL24～GWL47、…GWL72～GWL95的24个输出端。

另外，组块选择电路281及282选择连接在选择区块BLK的组块CNK。更具体来说，例如，在选择连接在组块CNK0的区块BLK即区块BLK3的情况下，与配线群CGI0对应的组块CNK0成为选择组块CNK，与配线群CGI1对应的组块CNK1成为非选择组块CNK。在该情况下，组块选择电路281将节点Zout的电压输出至配线群CGI0，组块选择电路282将配线UCG的电压输出至配线群CGI1。

1.1.5.4关于区域选择部及组块选择部的构成

接下来，关于第1实施方式的字线选择电路的区域选择电路内所设置的区域选择部、及组块选择电路内所设置的组块选择部的构成，使用图8进行说明。

图8是用来说明第1实施方式的半导体存储装置的区域选择部及组块选择部的构成的框图。在图8中，作为区域选择部及组块选择部的一例，表示区域选择部280A及组块选择部281A。

此外，由于在图7中所示的区域选择部280B～280D具有与区域选择部280A相同的构成，所以省略它们的说明。另外，由于在图7中所示的组块选择部281B～281D、及282A～282D具有与组块选择部281A相同的构成，所以省略它们的说明。

如图8所示，区域选择部280A包含多个开关电路(在图8的例中，为8个开关电路280A_0～280A_7)。开关电路280A_0～280A_7的各个包含连接在配线CGU的输入端。另外，开关电路280A_0～280A_7分别还包含连接在配线CG＜2：0＞、CG＜5：3＞、CG＜8：6＞、CG＜11：9＞、CG＜14：12＞、CG＜17：15＞、CG＜20：18＞、及CG＜23：21＞的输入端，以及连接在节点ZoutA＜2：0＞、ZoutA＜5：3＞、ZoutA＜8：6＞、ZoutA＜11：9＞、ZoutA＜14：12＞、ZoutA＜17：15＞、ZoutA＜20：18＞、及ZoutA＜23：21＞的输出端。

开关电路280A_0～280A_7分别与区域Zn0～Zn7对应。也就是说，开关电路280A_0～280A_7分别在选择字线WL包含在与各个对应的区域Zn的情况下，输出配线CG＜2：0＞、CG＜5：3＞、CG＜8：6＞、CG＜11：9＞、CG＜14：12＞、CG＜17：15＞、CG＜20：18＞、及CG＜23：21＞的电压。另外，开关电路280A_0～280A_7在选择字线WL不包含在与各个对应的区域Zn的情况下，输出配线CGU的电压。

组块选择部281A包含多个开关电路(在图8的例中，为8个开关电路281A_0～281A_7)。开关电路281A_0～281A_7的各个包含连接在配线UCG的输入端。另外，开关电路281A_0～281A_7分别还包含连接在节点ZoutA＜2：0＞、ZoutA＜5：3＞、ZoutA＜8：6＞、ZoutA＜11：9＞、ZoutA＜14：12＞、ZoutA＜17：15＞、ZoutA＜20：18＞、及ZoutA＜23：21＞的输入端，以及连接在配线GWL0～GWL2、GWL3～GWL5、GWL6～GWL8、GWL9～GWL11、GWL12～GWL14、GWL15～GWL17、GWL18～GWL20、及GWL21～GWL23的输出端。

开关电路281A_0～281A_7分别在选择组块CNK0的情况下，输出节点ZoutA＜2：0＞、ZoutA＜5：3＞、ZoutA＜8：6＞、ZoutA＜119＞、ZoutA＜14：12＞、ZoutA＜17：15＞、ZoutA＜20：18＞、及ZoutA＜23：21＞的电压。另外，开关电路281A_0～281A_7在组块CNK0为非选择的情况下，输出配线UCG的电压。

图9是用来说明第1实施方式的区域选择部内所设置的开关电路的构成的电路图。在图9中，作为区域选择部280A内的开关电路的一例，表示开关电路280A_0。此外，由于在图8中所示的开关电路280A_1～280A_7具有与开关电路280A_0相同的构成，所以省略它们的说明。

如图9所示，开关电路280A_0包含区域选择用晶体管ZTr0～ZTr5。

区域选择用晶体管ZTr0～ZTr2分别包含连接在配线CG＜0＞～CG＜2＞的第1端，连接在节点ZoutA＜0＞～ZoutA＜2＞的第2端，及供给信号SW1的栅极。

区域选择用晶体管ZTr3～ZTr5包含连接在配线CGU的第1端，分别连接在节点ZoutA＜0＞～ZoutA＜2＞的第2端，及供给信号SW2的栅极。

信号SW1及SW2是具有互不相同的逻辑电平的信号，且使区域选择用晶体管ZTr0～ZTr5在“H”电平的情况下为接通状态，在“L”电平的情况下为断开状态。也就是说，信号SW1及SW2分别在选择字线WL包含在对应的区域Zn(在图9的例中，为区域Zn0)的情况下输出“H”电平、及“L”电平，在选择字线WL不包含在对应的区域Zn的情况下，输出“L”、及“H”电平。

图10是用来说明第1实施方式的组块选择部的开关电路的构成的电路图。在图10中，作为组块选择部281A内的开关电路的一例，表示开关电路281A_0。此外，由于在图8中所示的开关电路281A_1～281A_7具有与开关电路281A_0相同的构成，所以省略它们的说明。

如图10所示，开关电路281A_0包含组块选择用晶体管CTr1～CTr5。

组块选择用晶体管CTr0～CTr2分别包含连接在节点ZoutA＜0＞～ZoutA＜2＞的第1端，连接在配线GWL0～GWL2的第2端，及供给信号SW3的栅极。

组块选择用晶体管CTr3～CTr5分别包含连接在配线UCG的第1端，连接在配线GWL0～GWL2的第2端，及供给信号SW4的栅极。

信号SW3及SW4是具有互不相同的逻辑电平的信号，且使组块选择用晶体管CTr0～CTr5在“H”电平的情况下为接通状态，在“L”电平的情况下为断开状态。也就是说，信号SW3及SW4分别在选择对应的组块CNK(在图10的例中，为组块CNK0)的情况下输出“H”电平、及“L”电平，在对应的组块CNK为非选择的情况下输出“L”电平、及“H”电平。

1.1.5.5关于驱动器组的构成

接下来，对第1实施方式的半导体存储装置的驱动器组的构成的详细情况进行说明。图11是用来说明第1实施方式的半导体存储装置的驱动器组的构成的电路图。在图11中，表示图5所示的各种驱动器中的CG驱动器27_0、CGU驱动器27_24、及UCG驱动器27_25的构成的一例。此外，由于CG驱动器27_1～27_23的构成与CG驱动器27_0的构成相同，所以省略它们的说明。

如图11所示，电压产生电路26包含在读出动作时所使用的升压电路261及262。升压电路261及262分别产生电压VCGRV及VREAD，并供给至驱动器组27。此外，电压产生电路26也可以还包含未图示的升压电路，也可以使用该未图示的升压电路，产生电压VCGRV及VREAD以外的电压，并供给至驱动器组27。

CG驱动器27_0选择在电压产生电路26中产生的电压VCGRV及VREAD的任一个，并传输至配线CG＜0＞。具体来说，例如，CG驱动器27_0包含电源选择用晶体管VTr0及VTr1。电源选择用晶体管VTr0包含连接在升压电路261的输出端的第1端，连接在配线CG＜0＞的第2端，及供给信号SCG1的栅极。电源选择用晶体管VTr1包含连接在升压电路262的输出端的第1端，连接在配线CG＜0＞的第2端，及供给信号SCG2的栅极。

信号SCG1及SCG2例如是任一个为“H”电平、其余为“L”电平的信号，且使电源选择用晶体管VTr0及VTr1在“H”电平的情况下为接通状态，在“L”电平的情况下为断开状态。也就是说，信号SCG1在将电压VCGRV传输至配线CG＜0＞的情况下输出“H”电平，在不传输电压CGRV的情况下输出“L”电平。信号SCG2在将电压VREAD传输至配线CG＜0＞的情况下输出“H”电平，在不传输电压VREAD的情况下输出“L”电平。

CGU驱动器27_24选择在电压产生电路26中产生的电压VREAD，并传输至配线CGU。具体来说，例如，CGU驱动器27_24包含电源选择用晶体管VTr2。电源选择用晶体管VTr2包含连接在升压电路262的输出端的第1端，连接在配线CGU的第2端，及供给信号SCGU的栅极。

信号SCGU例如使电源选择用晶体管VTr2在“H”电平的情况下为接通状态，在“L”电平的情况下为断开状态。也就是说，信号SCGU在将电压VREAD传输至配线CGU的情况下输出“H”电平，在不传输电压VREAD的情况下输出“L”电平。

UCG驱动器27_25选择在电压产生电路26中产生的电压VREAD、及从外部供给的电压VCC的任一个，并传输至配线UCG。具体来说，例如，UCG驱动器27_25包含电源选择用晶体管VTr3及VTr4。电源选择用晶体管VTr3包含连接在升压电路262的输出端的第1端，连接在配线UCG的第2端，及供给信号SUCG1的栅极。电源选择用晶体管VTr4包含连接在电压VCC的第1端，连接在配UCG的第2端，及供给信号SUCG2的栅极。电压VCC是从半导体存储装置20的外部供给的外部电源。电压VCC具有即便在读出动作时施加至字线WL也不会对存储器单元晶体管MT带来影响的程度的大小，例如小于电压VREAD。更具体来说，例如，电压VCC为3.3V。

信号SUCG1及SUCG2例如是任一个为“H”电平,其余为“L”电平的信号，且使电源选择用晶体管VTr3及VTr4在“H”电平的情况下为接通状态，在“L”电平的情况下为断开状态。也就是说，信号SUCG1在将电压VCC传输至配线UCG的情况下输出“H”电平，在不传输电压VCC的情况下输出“L”电平。信号SUCG2在将电压VREAD传输至配线UCG的情况下输出“H”电平，在不将电压VREAD传输至配线UCG的情况下输出“L”电平。

此外，CG驱动器27_0、CGU驱动器27_24、及UCG驱动器27_25也可以还包含能够传输电压VCGRV、VREAD、及VCC以外的其它的电压的未图示的电源选择用晶体管。总之，CG驱动器27_0、CGU驱动器27_24、及UCG驱动器27_25分别通过使内部的电源选择用晶体管VTr的任一个为接通状态，能够将特定的电压传输至配线CG＜0＞、CGU、及UCG。

1.2关于动作

接下来，对第1实施方式的半导体存储装置的动作进行说明。

1.2.1关于读出动作的概要

首先，关于第1实施方式的半导体存储装置中执行的读出动作的概要，使用图12进行说明。在图12中，将读出动作的开始时序设为信号/RB为“L”电平的时间点，说明读出动作。

在图12的例中，读出动作分为4个以上的期间(期间A、期间B、期间C、期间D、…)。例如，期间A为时刻T10至时刻T20为止，期间B为时刻T20至时刻T30为止，期间C为时刻T30至时刻T40为止，期间D为时刻T40以后的期间。

如图12所示，在时刻T10中，逻辑控制电路23根据来自控制器10的读出指令，将“L”电平的信号/RB通知给控制器10。由此，在半导体存储装置20内，开始读出动作。

在期间A中，定序器25进行读出动作所需要的设定的初始化。

在时刻T20中，伴随初始设定结束，读出动作从期间A过渡至期间B。在期间B中，定序器25基于从控制器10接收的地址ADD，使行解码器28确定区块地址BLKADD等。也就是说，跨及期间B，选择哪个区块BLK尚未确定。

另外，定序器25指示电压产生电路26产生读出动作所需要的高电压(例如，电压VREAD)。随之，在时刻T20中，升压电路262开始向电压VREAD的升压。

此外，跨及期间B，定序器25将升压电路262与配线UCG经由UCG驱动器27_25而电连接。另外，定序器25将配线UCG与配线群CGI0及CGI1内的所有配线GWL经由组块选择电路281及282而电连接。因此，所有配线GWL根据升压电路262的升压，充电至电压VREAD为止。

在时刻T30中，伴随区块地址BLKADD确定，读出动作从期间B过渡至期间C。在期间C中，定序器25开始读出动作所需要的时钟的准备。在期间C中，定序器25也可以从期间B接着继续对所有配线GWL向电压VREAD充电。

在时刻T40中，伴随时钟的准备结束，读出动作从期间C过渡至期间D。在期间D中，定序器25指示电压产生电路26产生读出动作所需要的低电压(例如，电压VCGRV)。随之，在时刻T40中，升压电路261开始电压VCGRV的升压。如上所述，电压VCGRV小于电压VREAD。因此，由升压电路261而进行的向电压VCGRV的升压与由升压电路262而进行的向电压VREAD的升压相比，快速地完成。此外，如上所述，升压电路262在时刻T40之前，从时刻T20开始充电。因此，在时刻T40中，由升压电路262而进行的所有配线GWL的向电压VREAD的升压已经完成，或大致完成。

此外，在时刻T40中，由于区块地址BLKADD确定，所以能够指定选择区块BLK及选择字线WL。因此，定序器25将升压电路261与配线CG＜23：0＞及CGU经由CG驱动器27_0～27_23及CGU驱动器27_24而电连接。另外，定序器25将配线CG＜23：0＞及CGU和与选择组块CNK对应的配线群CGI经由区域选择电路280、及组块选择电路281或282而电连接。另外，定序器25将与选择组块CNK对应的配线群CGI与选择区块BLK内的字线WL经由对应的区块解码器而电连接。以你此，选择区块BLK内的字线WL充电至读出所需要的电压为止，执行数据的读出。

以上，数据的读出动作结束。

1.2.2关于时序图

接下来，关于第1实施方式的半导体存储装置中执行的读出动作的时序图，使用图13进行说明。在图13中，表示读出动作的时刻T20以后的升压电路262及配线GWL的电压的变化。另外，在图13中，配线GWL分为以下3种类而表示，即，连接在选择区块BLK的配线GWL中与选择字线WL对应的配线GWL(以下，称为“连接在选择区块BLK的选择配线GWL”)，连接在选择区块BLK的配线GWL中与非选择字线WL对应的配线GWL(以下，称为“连接在选择区块BLK的非选择配线GWL”)，连接在选择区块BLK的配线GWL以外的配线GWL(以下，称为“其它配线GWL”)。另外，在全部包含这些3种类的情况下，称为“所有配线GWL”。

如图13所示，在时刻T20中，升压电路262开始从电压VSS(例如0V)向电压VREAD的升压。

如上所述，在时刻T20中，由于哪个区块BLK为选择区块BLK尚未确定，所以无法针对每个配线群CGI，或针对每个配线GWL传输不同的电压。然而，能够对所有配线群CGI的所有配线GWL传输相同电压。因此，定序器25将升压电路262与所有配线GWL之间经由UCG驱动器27_25而电连接。由此，所有配线GWL与升压电路262实质上同时向电压VREAD充电。此处，所谓“实质上同时”，是指升压电路262与配线GWL之间的电压的上升时序的差为数十纳秒(ns)以内。该电压的上升时序的差包含起因于UCG驱动器27_25及组块选择电路281等的存在于升压电路262与配线GWL之间的电阻成分的延迟。

另外，升压电路262由于在与所有配线GWL电连接的状态下开始升压，所以所有配线GWL的电压上升的斜率与升压电路262的电压上升的斜率相等。所有配线GWL的电压上升的斜率与在经由传输开关群28_0或28_1而与字线WL进而电连接的状态(也就是说，进而施加字线WL量的电阻负载的状态)下开始升压的情况下的电压上升的斜率相比陡峭，可更早到达至电压VREAD。

在时刻T40中，哪个区块BLK为选择区块BLK确定。随之，定序器25将升压电路262与连接在选择区块BLK的所有配线GWL之间经由CG驱动器27_0～27_23及CGU驱动器27_24而电连接。由此，对连接在选择区块BLK的所有配线GWL接着传输电压VREAD。另一方面，定序器25将升压电路262与其它的配线GWL之间电切断，使其它的配线GWL的电压放电为电压VSS。

在时刻T41中，定序器25将升压电路262与连接在选择区块BLK的选择配线GWL之间电切断，将连接在选择区块BLK的选择配线GWL的电压放电为电压VSS。

在时刻T42中，定序器25将升压电路261与连接在选择区块BLK的选择配线GWL之间经由CG驱动器27_0～27_23的任一个而电连接。由此，连接在选择区块BLK的选择配线GWL充电至电压VCGRV。另外，定序器25经由UCG驱动器27_25而将其它的配线GWL电连接在外部电源。由此，其它的配线GWL充电至电压VCC。

此外，在时刻T42的时间点，向连接在选择区块BLK的非选择配线GWL的电压VREAD的充电完成。由此，在时刻T42以后，迅速地执行来自选择区块BLK的数据的读出。

1.3本实施方式的效果

根据第1实施方式，能够缩短数据读出所需要的时间。以下，对本效果进行说明。

电压VREAD成为大于其它的电压VCRV等的电压值。另外，连接在选择区块BLK的非选择配线GWL由于占96根配线GWL中的多数，所以充电时所施加的负载也较大。因此，向电压VREAD的充电需要比向其它的电压VCRV等的充电更长的时间。

第1实施方式的半导体存储装置在读出动作中，从区块地址确定前的时刻T20，对所有配线群CGI的所有配线GWL开始电压VREAD的充电。由此，在比从区块地址确定后开始充电电压VREAD更快的时序，能够对充电至电压VREAD的预定的配线GWL，开始电压VREAD的充电。因此，能够在区块地址确定后的时刻T42使向电压VREAD的充电完成，能够迅速地执行数据的读出。因此，能够缩短数据读出所需要的时间。

另外，升压电路262的升压时序与配线群CGI的充电时序实质上成为同时。由此，能够使配线群CGI的充电时序尽可能地快，甚至能够缩短数据读出所需要的时间。

此外，配线群CGI是在与字线WL电切断的状态下充电至电压VREAD。由此，与在与字线WL电连接的状态下执行充电的情况相比，能够减轻对配线群CGI进行充电时的负载。因此，由升压电路262的升压所致的电压上升的斜率与由配线群CG1的充电所致的电压上升的斜率相等。

另外，配线群CGI的向电压VREAD的充电是在经由UCG驱动器27_25的路径中执行，而并非在经由CG驱动器27_0～27_23或CGU驱动器27_24的路径中执行。

图14是用来说明比较例中执行的读出动作时的配线的充电路径的电路图。图15是用来说明第1实施方式的半导体存储装置中执行的读出动作时的配线的充电路径的电路图。在图14及图15中，作为读出动作的一例，示意性地表示配线群CGI0的配线GWL0成为连接在选择区块BLK的非选择配线GWL的情况下的电压VREAD的充电或传输的路径。具体来说，图14表示配线群CGI0的配线GWL0经由CG驱动器27_0或CGU驱动器27_24而充电至电压VREAD的情况下的路径。图15表示配线群CGI0的配线GWL0经由UCG驱动器27_25而充电至电压VREAD的情况下的路径。

如图14所示，在将电压VREAD传输至配线群CGI0的配线GWL0的情况下，经由CG驱动器27_0或CGU驱动器27_24的路径经由电源传输用晶体管VTr1或VTr2、区域选择用晶体管ZTr0或VTr3、及组块选择用晶体管CTr0的3个开关电路而传输电压VREAD。

另一方面，如图15所示，经由UCG驱动器27_25的路径能够经由电源传输用晶体管VTr4、及组块选择用晶体管CTr3的2个开关电路而传输电压VREAD。这样，由于经由UCG驱动器27_25的路径不经由区域选择部280A内的开关电路280_A0，所以能够经由更少的数量的开关电路而对配线GWL0进行充电。因此，能够使充电时的负载更小，甚至能够缩短充电至电压VREAD为止所需要的时间。因此，能够缩短数据读出所需要的时间。

2.第2实施方式

接下来，对第2实施方式的半导体存储装置进行说明。在第1实施方式的半导体存储装置中，在区块地址确定前，将所有配线群CGI充电至电压VREAD，相对于此，在第2实施方式的半导体存储装置中，在区块地址确定前，将所有配线群CGI充电至低于电压VREAD的电压。以下，对于与第1实施方式相同的构成要素标注相同符号并省略它的说明，仅对与第1实施方式不同的部分进行说明。

2.1关于驱动器组的构成

图16是用来说明第2实施方式的半导体存储装置的驱动器组的构成的电路图。图16与在第1实施方式中所说明的图11对应。

如图16所示，电压产生电路26还包含升压电路263。升压电路263产生电压VX2，并供给至驱动器组27。电压VX2具有即便在读出时施加至字线WL也不会对存储器单元晶体管MT带来影响的程度的大小，小于电压VREAD。更具体来说，例如，电压VX2为4.0V。

CG驱动器27_0选择在电压产生电路26中产生的电压VCGRV、VREAD、及VX2的任一个，并传输至配线CG＜0＞。具体来说，例如，CG驱动器27_0还包含电源选择用晶体管VTr5。电源选择用晶体管VTr5包含连接在升压电路263的输出端的第1端，连接在配线CG＜0＞的第2端，及供给信号SCG3的栅极。

信号SCG1～SCG3例如是任一个成为“H”电平、其余成为“L”电平的信号。信号SCG3使电源选择用晶体管VTr5在“H”电平的情况下为接通状态，在“L”电平的情况下为断开状态。也就是说，信号SCG3在将电压VX2传输至配线CG＜0＞的情况下输出“H”电平，在不传输电压X2的情况下输出“L”电平。

UCG驱动器27_25选择在电压产生电路26中产生的电压VREAD及VX2、以及电压VCC的任一个，并传输至配线UCG。具体来说，例如，UCG驱动器27_25还包含电源选择用晶体管VTr6。电源选择用晶体管VTr6包含连接在升压电路263的输出端的第1端，连接在配线UCG的第2端，及供给信号SUCG3的栅极。

信号SUCG1～SUCG3例如是任一个成为“H”电平、其余成为“L”电平的信号。信号SUCG3在将电压VX2传输至配线UCG的情况下输出“H”电平，在不传输电压VX2的情况下输出“L”电平。

2.2关于读出动作

接下来，对第2实施方式的半导体存储装置的读出动作进行说明。

图17是用来说明第2实施方式的半导体存储装置中执行的读出动作的时序图。图17与在第1实施方式中所说明的图13对应。

如图17所示，在时刻T20中，升压电路262及263分别开始从电压VSS(例如，0V)向电压VREAD及VX2的升压。定序器25将升压电路263与所有配线GWL之间经由UCG驱动器27_25而电连接。由此，所有配线GWL充电至电压VX2。

在时刻T40中，定序器25将升压电路263与连接在选择区块BLK的选择配线GWL之间经由CG驱动器27_0～27_23的任一个而电连接。由此，连接在选择区块BLK的选择配线GWL接着传输电压VX2。另外，定序器25将升压电路262与连接在选择区块BLK的非选择配线GWL之间经由CG驱动器27_0～27_23及CGU驱动器27_24而电连接。由此，连接在选择区块BLK的非选择配线GWL从电压VX2进而充电至电压VREAD。另一方面，定序器25将升压电路263与其它的配线GWL之间电切断，将其它的配线GWL的电压放电为电压VSS。

在时刻T41中，定序器25将升压电路263与连接在选择区块BLK的选择配线GWL之间电切断，将连接在选择区块BLK的选择配线GWL的电压放电为电压VSS。

在时刻T42中，定序器25将升压电路261与连接在选择区块BLK的选择配线GWL之间经由CG驱动器27_0～27_23的任一个而电连接。由此，连接在选择区块BLK的选择配线GWL充电至电压VCGRV。另外，定序器25经由UCG驱动器27_25而将其它的配线GWL电连接在外部电源。由此，其它的配线GWL充电至电压VCC。

此外，在时刻T42的时间点，向连接在选择区块BLK的非选择配线GWL的电压VREAD的充电完成。由此，在时刻T42以后，迅速地执行来自选择区块BLK的数据的读出。

2.3本实施方式的效果

根据第2实施方式，定序器25在区块地址确定前，将升压电路263与所有配线GWL之间经由UCG驱动器27_25而电连接。由此，所有配线GWL在到达时刻T40之前充电至电压VX2为止。因此，在区块地址确定的时刻T40以后，只要将连接在选择区块BLK的非选择配线GWL充电仅电压VX2与电压VREAD的差量即可，能够缩短充电所需要的时间。因此，能够缩短读出动作所需要的时间。另外，由于不将所有配线GWL的电压充电至高电压即电压VREAD为止，所以能够减少施加至配线群CGI的负载。

2.4第1变化例

此外，在第2实施方式中，对于从时刻T40至时刻T41对连接在选择区块BLK的选择配线GWL施加电压VX2的情况进行了说明，但并不限定于此。例如，也可以对连接在选择区块BLK的选择配线GWL施加电压VREAD。

图18是用来说明第2实施方式的第1变化例的半导体存储装置中的读出动作的时序图。图18与在第2实施方式中所说明的图17对应，除了从时刻T40至时刻T41为止的动作以外，与图17相同。

如图18所示，在时刻T40中，定序器25将升压电路262与连接在选择区块BLK的选择配线GWL之间经由CG驱动器27_0～27_23的任一个而电连接。由此，连接在选择区块BLK的选择配线GWL从电压VX2进而充电至电压VREAD。

通过像以上一样地动作，能够在对选择字线WL施加电压VCRV之前，施加高于电压VX2的电压VREAD。因此，能够执行更稳定的读出动作。

2.5第2变化例

此外，在第2实施方式中，对于在区块地址确定前对所有配线GWL施加电压VX2的情况进行了说明，但并不限定于此。例如，也可以对所有配线GWL在区块地址确定前从外部电源施加电压VCC。

图19是用来说明第2实施方式的第2变化例的半导体存储装置中的读出动作的时序图。图19与在第2实施方式中所说明的图17对应。

如图19所示，在时刻T20中，升压电路262开始从电压VSS(例如，0V)向电压VREAD的升压。

定序器25将外部电源与所有配线GWL之间经由UCG驱动器27_25而电连接。由此，所有配线GWL充电至电压VCC。

在时刻T40中，定序器25将外部电源与连接在选择区块BLK的选择配线GWL之间经由CG驱动器27_0～27_23的任一个而电连接。由此，连接在选择区块BLK的选择配线GWL接着传输电压VCC。另外，定序器25将升压电路262与连接在选择区块BLK的非选择配线GWL之间经由CG驱动器27_0～27_23及CGU驱动器27_24而电连接。由此，连接在选择区块BLK的非选择配线GWL从电压VCC进而充电至电压VREAD。另一方面，定序器25将外部电源与其它的配线GWL之间电切断，将其它的配线GWL的电压放电为电压VSS。

在时刻T41中，定序器25将外部电源与连接在选择区块BLK的选择配线GWL之间电切断，将连接在选择区块BLK的选择配线GWL的电压放电为电压VSS。

在时刻T42中，定序器25将升压电路261与连接在选择区块BLK的选择配线GWL之间经由CG驱动器27_0～27_23的任一个而电连接。由此，连接在选择区块BLK的选择配线GWL充电至电压VCGRV。另外，定序器25经由UCG驱动器27_25而将其它的配GWL电连接在外部电源。由此，其它的配线GWL充电至电压VCC。

此外，在时刻T42的时间点，向连接在选择区块BLK的非选择配线GWL的电压VREAD的充电完成。由此，在时刻T42以后，迅速地执行来自选择区块BLK的数据的读出。

通过像以上一样地动作，例如，在配线GWL产生泄漏的情况下，能够抑制向配线GWL供给的电压变动。如果进行补充，那么当在配线GWL产生泄漏的状态下将电压VX2传输至配线GWL时，存在受泄漏的影响，而配线GWL的电压从电压VX2大幅变动的可能性。另外，电压VX2在半导体存储装置20内用于其它的多数的用途。因此，电压VX2的值大幅变动的情况从使半导体存储装置20内的机器正常动作的观点来说不优选。另一方面，由于电压VCC从外部电源供给，所以即便受到由产生在配线GWL的泄漏所致的影响，也几乎不会变化。因此，能够防止泄漏对半导体存储装置20内的其它的机器带来不良影响，并且也能够确实地进行向配线GWL的充电。因此，能够缩短读出所需要的时间。

3.其它

实施方式并不限定于所述各实施方式及各变化例中所述的形态，能够进行各种变化。在所述各实施方式及各变化例中，对于对与连接在选择区块BLK的非选择配线GWL对应的字线WL(非选择字线WL)传输1种电压VREAD的情况进行了说明，但并不限定于此。例如，也可以根据非选择字线WL是处于比选择字线WL靠上层还是靠下层来供给不同的电压。在该情况下，字线选择电路28_3可成为进一步经由开关电路的充电路径。然而，在所述情况下，经由UCG驱动器27_25的充电路径也只要经由比经由CG驱动器27_0～27_23或CGU驱动器27_24的充电路径更少的开关电路即可。因此，能够发挥与所述各实施方式及各变化例相同的效果。

另外，在所述各实施方式及各变化例中，对于在区块地址确定前经由UCG驱动器27_25而进行所有配线GWL的充电的情况进行了说明，但并不限定于此。例如，也可以对所有配线GWL在区块地址确定前经由CG驱动器27_0～27_23及CGU驱动器27_24而充电。在该情况下，如上所述，与经由UCG驱动器27_25的充电路径相比所经由的开关电路的数量变多，但是不需要电源传输用晶体管VTr4。因此，能够利用更少的元件数量构成驱动器组27。

对本发明几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些实施方式能够以其它的各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或它的变化包含在发明的范围或主旨中，同样地包含在权利要求书中所记载的发明与其均等的范围中。

[符号的说明]

1 存储器系统

10 控制器

11 处理器

12 内建存储器

13 ECC电路

14 NAND接口电路

15 缓冲存储器

16 主机接口电路

20 半导体存储装置

21 存储器单元阵列

22 输入输出电路

23 逻辑控制电路

24 寄存器

25 定序器

26 电压产生电路

27 驱动器组

27_0～27_23 CG驱动器

27_24 CGU驱动器

27_25 UCG驱动器

27_26 SGD_SEL驱动器

27_27 SGD_USEL驱动器

27_28 SGS_SEL驱动器

27_29 SGS_USEL驱动器

27_30 USG驱动器

28 行解码器

28_0、28_1 传输开关群

28_2 区块解码器群

28_2A、28_2B、28_2C、28_2D 区块解码器

28_3 字线选择电路

28_4 选择栅极线选择电路

29 读出放大器模块

30 半导体衬底

31～33、38、42、44 配线层

34 阻挡绝缘膜

35 电荷储存层

36 隧道氧化膜

37 半导体支柱

41、43 接触插塞

39 n⁺型杂质扩散区域

40 p⁺型杂质扩散区域

261、262、263 升压电路

280 区域选择电路

280A～280D 区域选择部

281、282 组块选择电路

281A～281D、282A～282D 组块选择部

280A_0～280A_7、281A_0～281A_7 开关电路

Claims (9)

1.一种半导体存储装置，其特征在于具备：

字线及配线，能够经由传输晶体管而电连接；

第1升压电路，能够将输出电压升压至第1电压；

第1传输电路，能够将所述第1升压电路与所述配线之间电连接；以及

控制部；且

所述配线将所述第1传输电路与所述传输晶体管之间电连接，

所述控制部在读出动作时，

经由所述第1传输电路将所述第1升压电路与所述配线之间电连接，且使所述第1升压电路的向所述第1电压的升压开始，

在所述字线为非选择的情况下，维持所述第1升压电路与所述配线之间的电连接。

2.根据权利要求1所述的半导体存储装置，其特征在于：所述第1升压电路的向所述第1电压升压的开始时间点、与所述配线的向所述第1电压升压的开始时间点实质上同时。

3.根据权利要求1所述的半导体存储装置，其特征在于：所述控制部在所述读出动作时，将所述配线与所述字线之间经由所述传输晶体管的连接电切断，且使所述第1升压电路的升压开始。

4.根据权利要求3所述的半导体存储装置，其特征在于：所述第1升压电路的向所述第1电压升压的斜率、与所述配线的向所述第1电压升压的斜率相等。

5.根据权利要求1所述的半导体存储装置，其特征在于还具备：

第2升压电路，能够将输出电压升压至与所述第1电压不同的第2电压；以及

第2传输电路，能够将所述第2升压电路与所述配线之间电连接；且

所述控制部在所述读出动作中在选择所述字线的情况下，将所述第1升压电路与所述配线之间经由所述第1传输电路的连接电切断，且经由所述第2传输电路而将所述第2升压电路与所述配线之间电连接。

6.根据权利要求1所述的半导体存储装置，其特征在于：

还具备第3传输电路，该第3传输电路能够将外部电源与所述配线之间电连接，

所述控制部在所述读出动作中在所述配线为非选择的情况下，将所述第1升压电路与所述配线之间经由所述第1传输电路的连接电切断，且经由所述第3传输电路而将所述外部电源与所述配线之间电连接。

7.根据权利要求1所述的半导体存储装置，其特征在于：

所述第1传输电路包含第1驱动器及第2驱动器，所述第1驱动器及第2驱动器并联连接在所述第1升压电路与所述配线之间，

所述控制部在所述字线为非选择的情况下，从经由所述第1驱动器的连接向经由所述第2驱动器的连接切换，且维持所述第1升压电路与所述配线之间的电连接。

8.一种半导体存储装置，其特征在于具备：

字线及配线，能够经由传输晶体管而电连接；

第1升压电路，能够将输出电压升压至第1电压；

第2升压电路，能够将输出电压升压至低于所述第1电压的第2电压；

第1传输电路，能够将所述第1升压电路与所述配线之间电连接；

第2传输电路，能够将所述第2升压电路与所述配线之间电连接；以及

控制部；且

所述配线将所述第1传输电路与所述传输晶体管之间、及所述第2传输电路与所述传输晶体管之间电连接，

所述控制部在读出动作时，

经由所述第2传输电路而将所述第2升压电路与所述配线之间电连接，且使所述第2升压电路的向所述第2电压的升压开始，并且使所述第1升压电路的向所述第1电压的升压开始，

在所述字线为非选择的情况下，将所述第2升压电路与所述配线之间经由所述第2传输电路的连接电切断，且经由所述第1传输电路而将所述第1升压电路与所述配线之间电连接。

9.一种半导体存储装置，其特征在于具备：

字线及配线，能够经由传输晶体管而电连接；

第1升压电路，能够将输出电压升压至第1电压；

第1传输电路，能够将所述第1升压电路与所述配线之间电连接；

第2传输电路，能够将外部电源与所述配线之间电连接；以及

控制部；且

所述配线将所述第1传输电路与所述传输晶体管之间、及所述第2传输电路与所述传输晶体管之间电连接，

所述控制部在读出动作时，

经由所述第2传输电路而将所述外部电源与所述配线之间电连接，并且使所述第1升压电路的向所述第1电压的升压开始，

在所述字线为非选择的情况下，将所述外部电源与所述配线之间经由所述第2传输电路的连接电切断，且经由所述第1传输电路而将所述第1升压电路与所述配线之间电连接。

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