CN104916317A - 半导体存储装置及存储器控制器 - Google Patents

Abstract

本发明提供一种可提升动作性能的半导体存储装置及存储器控制器。实施方式的半导体存储装置包括存储单元、字线、及行解码器。行解码器在编程验证时，对连接于未编程存储单元的非选择字线施加第1电压VPVD。在读出时，对连接于未编程的存储单元的非选择字线WL4-7传送第1电压VPVD，对连接于已编程的存储单元的非选择字线WL0，2-3施加高于第1电压的第2电压VREAD。

Description

半导体存储装置及存储器控制器

[相关申请案]

本申请案享受以日本专利申请2014-52706号(申请日：2014年3月14日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

本实施方式涉及一种半导体存储装置及存储器控制器。

背景技术

已知有一种存储单元三维排列而成的NAND型闪速存储器。

发明内容

本发明提供一种可提升动作性能的半导体存储装置及存储器控制器。

实施方式的半导体存储装置包括：在半导体基板的上方积层的由电流路径串列连接而成的多个存储单元、分别连接于多个存储单元的栅极的多个字线、及对字线施加电压的行解码器。行解码器在数据读出时对连接于未编程的存储单元的非选择字线施加第1电压，对连接于已编程的存储单元的非选择字线施加与第1电压不同的第2电压。

附图说明

图1是一实施方式的存储系统的框图。

图2是一实施方式的半导体存储装置的框图。

图3是一实施方式的存储单元阵列的电路图。

图4是一实施方式的存储单元阵列的剖视图。

图5是一实施方式的写入状况表的概念图。

图6是一实施方式的串单元的电路图。

图7是一实施方式的写入动作时的各种信号的时序图。

图8是表示一实施方式的存储单元的阈值分布的图表。

图9是一实施方式的NAND串的电路图。

图10是一实施方式的NAND串的电路图。

图11是一实施方式的读出动作时的各种信号的时序图。

图12是一实施方式的NAND串的电路图。

图13是一实施方式的抹除动作时的各种信号的时序图。

图14是一实施方式的NAND串的电路图。

图15是一实施方式的NAND串的电路图。

图16是一实施方式的NAND串的电路图。

图17是NAND串的电路图。

图18是NAND串的电路图。

图19是NAND串的电路图。

图20是NAND串的电路图。

图21是一实施方式的变形例的写入状况表所保持的信息的概念图。

图22是一实施方式的变形例的NAND串的电路图。

图23是一实施方式的变形例的NAND串的电路图。

图24是一实施方式的变形例的NAND串的电路图。

具体实施方式

下面，参照附图对实施方式进行说明。此外，以下说明中对具有相同功能及构成的构成要素附加共通的参照符号。

对一实施方式的半导体存储装置及存储器控制器进行说明。下面，作为半导体存储装置是列举存储单元积层于半导体基板的上方的三维积层型NAND型闪速存储器为例而进行说明。

1 构成

1.1 关于存储系统的构成

首先，使用图1来说明本实施方式的包含半导体存储装置的存储系统的构成。图1是本实施方式的存储系统的框图。

如图所示，存储系统1具备NAND型闪速存储器100及存储器控制器200。控制器200与NAND型闪速存储器100例如根据它们的组合而可构成一个半导体装置，作为其例可列举如SD^TM卡的存储器卡、或SSD(solid state drive)等。

NAND型闪速存储器100具备多个存储单元，非易失地存储数据。关于NAND型闪速存储器100的构成的详细内容于下文叙述。

控制器200回应来自外部的主机设备的命令，对NAND型闪速存储器100命令执行读出、写入、及抹除等。另外，管理NAND型闪速存储器100的存储器空间。

控制器200具备主机接口电路210、内建存储器(RAM)220、处理器(CPU)230、缓冲存储器240、NAND接口电路250、及ECC电路260。

主机接口电路210经由控制器总线而与主机设备连接，负责与主机设备的通信。而且，将自主机设备接收的命令及数据分别传送至CPU230及缓冲存储器240。且回应CPU230的命令，将缓冲存储器240内的数据传送至主机设备。

NAND接口电路250经由NAND总线而与NAND型闪速存储器100连接，负责与NAND型闪速存储器100的通信。而且，将自CPU230接收的命令传送至NAND型闪速存储器100，且在写入时将缓冲存储器240内的写入数据传送至NAND型闪速存储器100。而且，在读出时将自NAND型闪速存储器100读出的数据传送至缓冲存储器240。

CPU230控制控制器200全体的动作。例如CPU230于自主机设备接收写入命令时，回应该写入命令而发布基于NAND接口的写入命令。在读出及抹除时也相同。另外，CPU230执行损耗平均等用于管理NAND型闪速存储器100的各种处理。而且，CPU230执行各种演算。例如，执行数据的加密处理或随机化处理等。

ECC电路260执行数据的错误订正(ECC：Error Checking and Correcting)处理。即，ECC电路260于数据写入时基于写入数据产生奇偶性，读出时根据奇偶性产生校正子(syndrome)而检测错误，并订正该错误。此外，CPU230也可以具有ECC电路260的功能。

内建存储器220是例如DRAM等半导体存储器，作为CPU230的作业区域而使用。而且，内建存储器220保持用于管理NAND型闪速存储器100的韧体、各种管理表等。另外，内建存储器220保持与NAND型闪速存储器100相关的写入状况表270。写入状况表270是表示数据写入至后述串单元SU的哪一页为止的信息。而且，CPU230参照写入状况表270内的信息，发布数据的读出命令或抹除命令。关于写入状况表270的详细内容于后述1.3项中说明。

1.2 关于NAND型闪速存储器的构成

接着，对NAND型闪速存储器100的构成进行说明。

1.2.1 关于NAND型闪速存储器100的全体构成

图2是本实施方式的NAND型闪速存储器100的框图。如图所示，NAND型闪速存储器100具备存储单元阵列111、行解码器112、感测放大器113、源极线驱动器114、井驱动器(well driver)115、定序器116、及寄存器117。

存储单元阵列111具备作为分别与字线及位线相关联的多个非易失性存储单元的集合的多个区块BLK(BLK0、BLK1、BLK2、…)。区块BLK作为数据的抹除单位，同一区块BLK内的数据被批次抹除。区块BLK的各者具备作为串列连接有存储单元的NAND串118的集合的多个串单元SU(SU0、SU1、SU2、…)。当然，存储单元阵列111内的区块数、及1区块BLK内的串单元数为任意。

行解码器112对区块地址或页地址进行解码，选择对应的区块的任一字线。而且，行解码器112对选择字线及非选择字线施加适当的电压。

感测放大器113于数据读出时对自存储单元读出至位线的数据进行感测·放大。另外，在数据写入时，将写入数据传送至存储单元。对存储单元阵列111的数据的读出及写入是以多个存储单元为单位进行，该单位为页。

源极线驱动器114对源极线施加电压。

井驱动器115对形成有NAND串118的井区域施加电压。

寄存器117中保持各种信号。例如，保持数据的写入及抹除动作的状态，通过向控制器通知动作是否正常完成。或者，寄存器117可保持自控制器200接收的命令或地址等，且也可以保持各种表。

定序器116控制NAND型闪速存储器100全体的动作。

1.2.2 关于存储单元阵列111

接着，对所述存储单元阵列111的构成的详细内容进行说明。图3是任一区块BLK的电路图，其他区块BLK也具有相同的构成。

如图所示，区块BLK包含例如4个串单元SU(SU0～SU3)。且各串单元SU包含多个NAND串118。

NAND串118的各者包含例如8个存储单元晶体管MT(MT0～MT7)、及选择晶体管ST1、ST2。存储单元晶体管MT具备包含控制栅极及电荷蓄积层的积层栅极，非易失地保持数据。此外，存储单元晶体管MT的个数并不限于8个，可为16个或32个、64个、128个等，个数并无限定。存储单元晶体管MT是配置于选择晶体管ST1、ST2间以将它们的电流路径串列连接。该串列连接的一端侧的存储单元晶体管MT7的电流路径连接于选择晶体管ST1的电流路径的一端，另一端侧的存储单元晶体管MT0的电流路径连接于选择晶体管ST2的电流路径的一端。

串单元SU0～SU3的各者的选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。另一方面，选择晶体管ST2的栅极于多个串单元间共通连接于同一选择栅极线SGS。另外，同一区块BLK0内的存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。

即，字线WL0～WL7及选择栅极线SGS于同一区块BLK内的多个串单元SU0～SU3间是共通地连接，相对于此，选择栅极线SGD于同一区块BLK内针对串单元SU0～SU3的每一个而独立。

另外，在存储单元阵列111内矩阵状配置的NAND串118之中，位于同一列的NAND串118的选择晶体管ST1的电流路径的另一端共通连接于任一位线BL(BL0～BL(L-1)、(L-1)为大于等于1的自然数)。即，位线BL于多个区块BLK间是使NAND串118共通连接。另外，选择晶体管ST2电流路径的另一端共通连接于源极线SL。例如，源极线SL于多个区块间使NAND串118共通连接。

如上所述，位于同一区块BLK内的存储单元晶体管MT的数据被批次抹除。相对于此，数据的读出及写入是针对任一区块BLK的任一串单元SU中、与任一字线WL共通连接的多个存储单元晶体管MT，批次进行的。将该单位称为“页”。

图4是本实施方式的存储单元阵列118的部分区域剖视图。如图所示，在p型井区域20上形成有多个NAND串118。即，在井区域20上形成有充当选择栅极线SGS的多个布线层27、充当字线WL的多个布线层23、及充当选择栅极线SGD的多个布线层25。

而且，形成有贯通这些布线层25、23、及27而到达井区域20的存储器孔26。在存储器孔26的侧面依次形成有区块绝缘膜28、电荷蓄积层29(绝缘膜)、及栅极绝缘膜28，进而在存储器孔26内嵌入有导电膜31。导电膜31将充当NAND串118的电流路径，且在存储单元晶体管MT以及选择晶体管ST1及ST2动作时，可用作通道形成区域。

在各NAND串118中，多层(本例中为4层)设置的布线层27，可实现电气共通连接，并将连接于同一选择栅极线SGS。即，该4层布线层27，实质上是作为1个选择晶体管ST2的栅极电极而发挥作用的。该点对于选择晶体管ST1(4层选择栅极线SGD)来说也相同。

根据上述结构，在各NAND串118中，在井区域20上依次积层有选择晶体管ST2、多个存储单元晶体管MT、及选择晶体管ST1。

此外，在图4的例子中选择晶体管ST1及ST2与存储单元晶体管MT同样具备电荷蓄积层29。但，选择晶体管ST1及ST2实质上并非作为保存数据的存储单元而发挥作用，而是充当开关的作用。此时，选择晶体管ST1及ST2导通/断开的阈值可通过向电荷蓄积层29注入电荷而予以控制。

于导电膜31的上端，形成有充当位线BL的布线层32。位线BL连接于感测放大器113。

而且，在井区域20的表面形成有n⁺型杂质扩散层33及p⁺型杂质扩散层34。在扩散层33上形成有接点插塞35，在接点插塞35上形成有充当源极线SL的布线层36。源极线SL连接于源极线驱动器114。另外，在扩散层34上形成有接点插塞37，在接点插塞37上形成有充当井布线CPWELL的布线层38。井布线CPWELL连接于井驱动器115。布线层36及38处于选择栅极线SGD的上层及布线层32的下层。

以上的构成是在记载图4的纸面的深度方向排列多个，通过在深度方向排列的多个NAND串118的集合而形成串单元SU。另外，同一串单元SU内所含的作为多个选择栅极线SGS发挥作用的布线层27是彼此共通地连接。即，在邻接的NAND串118间的井区域20上也形成有栅极绝缘膜30，且与扩散层33邻接的半导体层27及栅极绝缘膜30形成至扩散层33附近为止。

因此，当选择晶体管ST2为导通状态时，通道将存储单元晶体管MT0与扩散层33电连接。另外，通过对井布线CPWELL施加电压，而可对导电膜31赋予电位。

此外，关于存储单元阵列111的构成，也可以为其他构成。即，关于存储单元阵列111的构成，例如记载于“三维积层非易失性半导体存储器”的2009年3月19日申请的美国专利申请12/407,403号。另外，记载于“三维积层非易失性半导体存储器”的2009年3月18日申请的美国专利申请12/406,524号、“非易失性半导体存储装置及其制造方法”的2010年3月25日申请的美国专利申请12/679,991号、“半导体存储器及其制造方法”的2009年3月23日申请的美国专利申请12/532,030号。这些专利申请的全部内容通过参照而援用于本申请说明书中。

1.3 关于写入状况表270

接着，对图1中说明的写入状况表270进行说明。图5是写入状况表270的概念图。

如图所示，表270保持表示于各区块BLK的各串单元SU中将数据写入至哪一字线WL(换句话说哪一页)为止的信息。通常，在NAND型闪速存储器中是从源极侧的存储单元晶体管MT依次写入数据。因此，在图5的例子中，表示在区块BLK0的串单元SU0中，对连接于字线WL0～WL2的存储单元晶体管写入数据，连接于字线WL3～WL7的存储单元晶体管为抹除状态。图6表示该状况。另外，表示于区块BLK1的串单元SU1中，对字线WL0～WL7、即所有存储单元晶体管MT写入数据。

存储器控制器200的CPU230每当对NAND型闪速存储器100写入数据、或进行区块间的数据拷贝时，更新写入状况表270。

2.关于数据的写入动作

接着，对本实施方式的数据的写入动作进行说明。

2.1 关于NAND总线上的信号

首先，使用图7对NAND型闪速存储器100与控制器200之间的NAND总线上收发的信号进行说明。图7是数据的写入时的各种信号的时序图。图中的芯片启动信号/CE、地址锁存器启动信号ALE、命令锁存器启动信号CLE、灯启动信号/WE、引线启动信号/RE、输入输出信号I/O、及就绪/忙碌信号R/B是在控制器200与NAND型闪速存储器100之间收发的信号。

/CE是用于使NAND型闪速存储器100启动的信号，以Low电平断定启动。ALE是向NAND型闪速存储器通知输入信号为地址信号的信号。CLE是向NAND型闪速存储器通知输入信号为命令的信号。/WE是用于使输入信号获取至NAND型闪速存储器100的信号。R/B信号是向控制器200表示NAND型闪速存储器100处于就绪状态(可接收信号的状态)还是忙碌状态(不可接收信号的状态)的信号。

如图所示，控制器200首先发布写入命令“80H”，并断定CLE(“H”电平)。然后控制器200在2个循环内发布列地址(CA0～CA11)，并断定ALE(“H”电平)。接着，控制器200在3个循环内发布页地址(PA0-PA16)。这些命令及地址被存储于NAND型闪速存储器100的例如寄存器117。

之后，控制器200在多个循环内输出数据Din。在该期间ALE及CLE被否定(“L”电平)。最后，控制器200发布写入命令“10H”，并断定CLE。控制器200每当发布命令、地址、及数据等时，断定/WE。由此，每当/WE被触发(toggle)时，信号便被获取至NAND型闪速存储器100。

回应命令“10H”，NAND型闪速存储器100开始写入动作，而成为忙碌状态(R/B＝“L”)。

若NAND型闪速存储器100的写入动作完成，则R/B回复至“H”电平。之后，控制器200发布状态读出命令“70H”，从寄存器117读出数据写入是否成功的状态。

2.2 关于阈值分布

图8是表示存储单元晶体管MT的阈值分布的图表。在本例中，是说明存储单元晶体管可保持1比特(2值)的数据的例子，但也可以保持大于等于2比特(4值)的数据。

如图所示，抹除状态下的存储单元晶体管MT的阈值小于抹除验证电平Vev，可为负值也可以为正值。写入状态下的存储单元晶体管MT的阈值大于编程验证电平Vpv(Vpv＞Vev)，具有例如正值。

于数据的写入及读出中，使用电压VPVD(例如4V)、VREAD(例如7V)、VPASS(例如8～9V)、及VPGM(例如20V)等，且有Vpv＜VPVD＜VREAD＜VPASS＜VPGM的关系。

2.3 关于NAND型闪速存储器100的动作

接着，对写入动作时的NAND型闪速存储器100的动作进行说明。写入动作大体包含将电荷注入至电荷蓄积层而使阈值上升的编程动作、及确认作为编程动作结果的已变化的阈值的编程验证动作。而且，通过重复这些动作的组而以页单位写入数据。这些动作主要是通过定序器116的控制而进行。此外，将使存储单元晶体管MT的阈值以“E”电平维持的动作称为“1”写入，将从“E”电平上升至“P”电平的动作称为“0”写入。

图9是编程时的NAND串118的电路图。如图所示，行解码器112对选择字线WL1施加电压VPGM，对其他非选择字线WL0及WL2～WL7施加电压VPASS。VPGM是用于通过FN穿隧而向电荷蓄积层注入电荷的高电压，VPASS是如下电压，即，能够以可抑制“0”写入对象的NAND串中对非选择存储单元晶体管的误写入，且可抑制“1”写入态样的NAND串中选择存储单元晶体管MT的阈值上升的程度通过耦合而使通道上升。

另外，行解码器112对选择栅极线SGS赋予0V，使选择晶体管ST2断开。另外，对选择栅极线SGD赋予VSGD。结果，在经“0”写入的位线BL(例如被赋予0V)中选择晶体管ST1成为导通状态，将位线的电位传送至存储单元晶体管MT的通道。由此，对选择存储单元晶体管MT1编程数据。另一方面，在经“1”写入的位线BL(例如被赋予正电位)中选择晶体管ST1称为截止状态。结果，存储单元晶体管MT的通道成为电气浮动的状态，不对数据进行编程。

图10是编程验证时的NAND串118的电路图。如图所示，行解码器112对选择字线WL1施加编程验证电压Vpv，对业已编程的非选择字线WL0施加电压VREAD或VREADK，对非选择字线WL2施加VREAD、VREADK、或VPVD，对其他非选择字线WL4～WL7施加电压VPVD。VREAD及VPVD是无关于保持数据而使存储单元晶体管MT导通的电压，有VREAD＞VPVD的关系。VREADK是如下电压，即，通常为大于VREAD的值，但也有小于VREAD的值的情况，用于防止与选择字线邻接的字线的误读出。

以下表示编程验证时对字线WL施加的更具体的一个例子。例如，假定串单元SU内的字线根数为N+1(N为大于等于6的自然数)，WLn(n为0～N的任一个)是选择字线。

在该情况下，对字线WLn施加编程验证电压Vpv。而且，对比选择字线WLn更靠源极侧的字线WL(n-1)施加VREAD或VREADK，对字线WL0～WL(n-2)施加VREAD。

另一方面，对比选择字线WLn更靠漏极侧的字线WL(n+1)施加VREAD或VREADK，对WL(n+2)施加VREAD，对WL(n+3)～WLN施加VPVD。但，可适当地选择对非选择字线施加VREAD、VREADK、及VPVD的哪一个。

另外，行解码器112对选择栅极线SGD及SGS赋予VSG，使选择晶体管ST1及ST2导通。结果，若连接于选择字线WL1的存储单元晶体管MT1导通，则单元电流Icell1自位线BL流入源极线SL。感测放大器113对该单元电流进行感测·放大而读出数据。

3.关于数据的读出动作

接着，对本实施方式的数据的读出动作进行说明。

3.1 关于NAND总线上的信号

首先，使用图11对NAND型闪速存储器100与控制器200之间的NAND总线上收发的信号进行说明。图11是数据的写入时的各种信号的时序图。

如图所示，控制器200首先发布写入状况传送命令“XXH”，并断定CLE。然后，控制器200的CPU230参照内建存储器220内的写入状况表，读出表示成为读出对象的串单元SU中将数据写入至哪一字线WL为止(换句话说哪一页为止)的信息，并将该信息传送至NAND型闪速存储器100(“INF0”及“INF1”)。在该期间断定信号ALE。信息“INF0”及“INF1”存储于例如寄存器117。

之后，控制器200发布读出命令“00H”，并断定CLE。然后，控制器200与写入动作时同样地发布列地址及页地址。这些命令及地址也存储于例如寄存器117。而且，最后发布读出命令“30H”。

回应命令“30H”，NAND型闪速存储器100开始读出动作，而成为忙碌状态(R/B＝“L”)。

之后，若NAND型闪速存储器100回复至就绪状态，则每当断定/RE时，便将读出数据自NAND型闪速存储器100传送至控制器200。

3.2 关于NAND型闪速存储器100的动作

接着，对读出动作时的NAND型闪速存储器100的动作进行说明。图12是读出时的NAND串118的电路图。在图12中，表示对连接于字线WL0～WL3的存储单元晶体管MT业已写入数据，而对连接于字线WL4～WL7的存储单元晶体管MT仍未写入数据(为抹除状态)的情况。

如图所示，行解码器112对选择字线WL1施加电压VCGRV。VCGRV是与读出数据相应的数据。另外，行解码器112对业已写入数据的非选择字线WL0及WL2施加电压VREAD或VREADK，对字线WL3施加电压VREAD。且，行解码器112对仍未写入数据的字线WL4～WL7施加编程验证过程中使用的电压VPVD。对哪一字线WL施加VREAD，对哪一字线WL施加VPVD，可通过定序器116参照寄存器117内的信息“INF0”及“INF1”进行判断。

而且，行解码器112对选择栅极线SGD及SGS赋予VSG，使选择晶体管ST1及ST2导通。结果，若连接于选择字线WL1的存储单元晶体管MT1导通，则单元电流Icell2自位线BL流入源极线SL。感测放大器113对该单元电流进行感测、放大后读出数据。

以下表示于读出时对字线WL施加的更具体的一个例子。例如，假定串单元SU内的字线根数为N+1(N为大于等于6的自然数)，WLn(n为0～N的任一数字)为选择字线，对字线WL0～WLm(m为大于等于n的自然数，且n＜＜m)写入数据。

在该情况下，对字线WLn施加读出电压VCGRV。而且，对与选择字线WLn邻接的字线WL(n-1)及WL(n+1)施加VREAD或VREADK，对字线WL0～WL(n-2)及字线WL(n+2)施加VREAD，对字线WL(n+3)～WLm施加VREAD，对字线WL(m+1)～WLN施加VPVD。但，可适当地选择对非选择字线施加VREAD、VREADK、及VPVD中的任一个。

4.关于数据的抹除动作

接着，对本实施方式的数据的抹除动作进行说明。

4.1 关于NAND总线上的信号

首先，使用图13对NAND型闪速存储器100与控制器200间的、NAND总线上收发的信号进行说明。图13是数据写入时各信号的时序图。

如图所示，与数据读出时相同，控制器200首先将信息“INF0”及“INF1”与写入状况传送命令“XXH”一起传送至NAND型闪速存储器100。

之后，控制器200发布抹除命令“60H”，并传送需实施抹除操作的、区块BLK的区块地址。这些命令及地址也存储于寄存器117。且，最后发布抹除命令“D0H”。

回应命令“D0H”，NAND型闪速存储器100开始读出动作，而变成忙碌状态(R/B＝″L″)。

NAND型闪速存储器100的写入动作完成后，R/B将回复至“H”电平。其后，控制器200发布状态读出命令“70H”，并从寄存器117中读出数据抹除操作是否成功的状态。

4.2 关于NAND型闪速存储器100的动作

接着，对执行抹除动作时的NAND型闪速存储器100的动作进行说明。抹除动作大体包括自电荷蓄积层拉取电荷、或对电荷蓄积层注入电洞而使阈值下降的数据抹除动作、以及确认作为数据抹除动作结果的阈值分布的变化的抹除验证动作。而且，通过重复这些动作的组，而将数据以例如区块单位(或者串单元单位等)抹除。

图14是数据抹除时的NAND串118的电路图。在图14中，表示对连接于字线WL0～WL3的存储单元晶体管MT业已写入数据，对连接于字线WL4～WL7的存储单元晶体管MT仍未写入数据(为抹除状态)的情况。

如图所示，行解码器112对所有字线WL0～WL7施加电压V1(例如0V)。另外，井驱动器115对井区域20施加抹除电压VERA(为正电压，例如20V)。结果，电荷蓄积层内的电荷被拉取至导电膜31，存储单元晶体管MT的阈值下降。

图15是抹除验证时的NAND串118的电路图。如图所示，行解码器112对业已写入数据的非选择字线WL0～WL3施加抹除验证电压Vev1。而且，行解码器112对仍未写入数据的字线WL4～WL7施加抹除验证电压Vev2(＜Vev1)。对哪一字线WL施加Vev1，对哪一字线WL施加Vev2，可通过例如定序器116参照寄存器117内的信息“INF0”及“INF1”而进行判断。

而且，行解码器112对选择栅极线SGD及SGS赋予VSG，使选择晶体管ST1及ST2导通。结果，若连接于所有字线WL0～WL7的存储单元晶体管MT0～MT7均导通，即存储单元晶体管MT的阈值下降至所需值，则单元电流Icell3从位线BL流入源极线SL。感测放大器113对该单元电流进行感测·放大而读出数据。

此外，图14所说明的数据抹除动作中，也可以根据是否已写入而变更施加于字线WL的电压。图16表示此种例。图16是数据抹除动作时的NAND串118的电路图。如图所示，行解码器112也可以对业已写入数据的非选择字线WL0～WL3施加电压V1，对字线WL4～WL7施加电压V2(＞V1)。

5.本实施方式的效果等

如所述那样，根据本实施方式的半导体存储装置，根据数据写入至NAND串118的哪一字线，而设定写入及抹除动作时施加于字线WL的电压。因此，可提升NAND型闪速存储器的动作性能。下面，参照图17至图20说明本效果。图17至图20是NAND串的电路图。

进行编程验证时，一般考虑的施加电压是如图17所示。即，对非选择字线WL的全体施加VREAD。该情况下，例如当存储单元晶体管MT1为写入对象时，连接于比其更靠漏极侧的存储单元晶体管MT2～MT7的存储单元晶体管为抹除状态。即，这些存储单元晶体管MT2～MT7的阈值充分低，因此流通相对较大的单元电流Icell4。

之后，图18表示对存储单元晶体管MT2～MT7写入数据后自存储单元晶体管MT1读出数据的状况。该情况下，状况与图17不同，比存储单元晶体管MT1更靠漏极侧的非选择存储单元晶体管MT2～MT7的大多数的阈值(也受写入图案影响)高于抹除状态的阈值。因此，这些存储单元晶体管MT2～MT7相较图17的情况而较弱地导通。因此，流通的单元电流Icell5小于编程验证时流通的单元电流Icell4。

于是，有存储单元晶体管MT1无论编程验证时是否通过，在读出时被判断为断开单元的可能性。即，有因编程验证时与读出时的状况差异，使得无法准确地读出数据的可能性。

因此，考虑图19所示的方法。若为图19的方法，在编程验证时对连接于抹除状态的存储单元晶体管MT2～MT7的字线WL2～WL7施加小于电压VREAD的VPVD。在是，与图17相比，存储单元晶体管MT2～MT7的栅极电位下降，因此流通的单元电流Icell6小于Icell4，可为大体与Icell5同等程度。即，可将编程验证时流通的单元电流、与读出时流通的单元电流设为相同程度，由此可准确地读出数据。

但，应用本方法时，是以对串单元SU内的所有页(所有字线)写入数据为前提。换句话说，编程验证时的电压条件是以对所有页写入数据为前提，因此若未对所有页写入数据，读出时无法再现相同条件，有产生误读出的可能性。另外，在数据抹除时，如图20所示，原本为抹除状态的存储单元晶体管MT2～MT7流通较大的单元电流Icell7，因此有已写入的存储单元晶体管MT0及MT1未被充分抹除而通过抹除验证的可能性。

关于该点，在三维积层型NAND型闪速存储器中，与通过将字线积层于半导体基板上方，使存储单元二维地形成的平面型NAND型闪速存储器相比，可显著提高集成度。相应地，1串单元SU所含的页数也非常多。因此，即便于仅对与例如字线WL1对应的页写入数据便足够的情况下，需要对剩余的所有页随机写入数据。但，随机数据写入多余，由此导致写入颇费时间。

因此，根据本实施方式，在数据的读出时，控制器200将表示数据写入至哪一字线WL(页)为止的信息提供给NAND型闪速存储器100。然后，NAND型闪速存储器100并非对所有非选择字线WL施加相等的电压，而是按照所接收的信息，对与已写入的区域及未写入的区域对应的字线WL施加适当的电压。由此，无需多余的数据的写入，便可准确地读出数据，且可准确地抹除数据。

更具体来说，在编程验证时对比选择字线更靠漏极侧的非选择字线施加低于VREAD的VPVD(参照图10)。而且，在其后的读出时，对与未写入的区域对应的字线WL施加VPVD，对与已写入的区域对应的字线WL施加VREAD(参照图12)。即，对非常容易有力地导通的抹除状态的存储单元晶体管MT的栅极施加相对较低的电压VPVD，对数据写入后阈值便会上升的存储单元晶体管MT的栅极施加较高的电压VREAD。由此，即便于串单元SU内在中途的页便结束写入的情况下，也可以使读出时流通的单元电流Icell2成为与编程验证时流通的单元电流Icell1同等的值。因此，可以抑制数据的误读出。

该点在抹除时也相同。例如，在抹除验证时，如图15所示，抹除时对字线WL0～WL7设定如已处于抹除状态的存储单元晶体管MT4～MT7容易导通、而已写入的存储单元晶体管MT0～MT3难以导通的电压关系。由此，可充分降低存储单元晶体管MT0～MT3的阈值。或者，在数据抹除时，如图16所示，对字线WL0～WL7设定如使已处于抹除状态的存储单元晶体管MT4～MT7的阈值相对难以下降、而已写入的存储单元晶体管MT0～MT3容易下降的电压关系。由此，可准确地抹除数据。

6.变形例等

如所述那样，实施方式的半导体存储装置包括积层于半导体基板的上方的串列连接的多个存储单元、连接于多个存储单元的栅极的多个字线、及连接于多个字线的行解码器。行解码器于数据的读出时对连接于未编程的存储单元的非选择字线(图12中WL4-7)传送第1电压(图12中VPVD)，对连接于已编程的存储单元的非选择字线(图12中WL0，2-3)传送高于第1电压的第2电压(图12中VREAD)。此外，在本说明书中“未编程的存储单元”是指数据抹除后未执行编程动作而具有抹除电平的阈值的存储单元晶体管。因此，已编程的存储单元即便为经“0”写入的存储单元也为“已编程的存储单元”。另外，临时被写入数据，之后此数据被抹除，仍未进行数据的再写入的存储单元晶体管符合“未编程的存储单元”。

根据所述构成，可提升半导体存储装置的动作性能。但，实施方式并不限于所述说明，可实施各种变形。例如，写入状况表270并不限定于如图5的信息，只要为表示数据写入至哪一页为止、换句话说哪一页为抹除状态的信息即可。另外，使用图9、图10、图12、及图14至图16所说明的对字线WL施加的电压为一例，并不限定于此。即，即便不以无用数据填满空白区域，只要编程验证时与读出时流通的单元电流为相同程度的电压便无限定。

另外，在所述实施方式中，是说明对写入动作及抹除动作的两方关注单元电流的大小的情况，但也可以为仅关注任一方的情况。

另外，在图4的例子中，是以选择栅极线SGS通过邻接的NAND串彼此而共通连接的情况为例进行说明。但，也可以使各选择栅极线SGS分离，独立地控制各者。

而且，写入状况表270于存储单元晶体管MT的各者可保持多比特数据的情况下(Multi-level cell)，也可以保持表示数据写入至哪一比特为止的信息。而且，也可以根据数据写入至哪一比特为止，而决定施加于非选择字线的电压。使用图21至图24说明此种例。图21是写入状况表270所保持的信息的概念图，图22至图24是读出时的NAND串的电路图，表示存储单元晶体管MT可保持2比特数据的例子。

如图21所示，写入状况表270例如针对每个串单元保持数据写入至哪一字线(页)为止的信息。在图21的例子中例示针对每个字线保持仅写入下位比特还是写入至其上位比特为止的信息的例子，但当然并不限于此种表，只不过为表270所保持的信息的概念图。例如，也可以为保持串单元中地址最大(最靠后)的情况。若为图21的例子，字线WL0～WL2写入至下位比特及上位比特为止，字线WL3则仅写入至下位比特。

图22是数据读出时选择字线WL2，数据被写入至字线WL3的上位比特为止，且字线WL4以后为抹除状态的NAND串的电路图。在该情况下，对字线WL3施加VREAD或VREADK。

图23是数据读出时选择字线WL2，数据被写入至字线WL3的下位比特为止，且字线WL4以后为抹除状态的NAND串的电路图。在该情况下，对字线WL3施加VREADL或VREADKL。VREADL可为与VREAD相同的值，也可以为不同的值。VREADKL可为与VREADK相同的值，也可以为不同的值。

图24是在数据读出时选择字线WL2，数据仅被写入至字线WL2，且字线WL3以后为抹除状态的NAND串的电路图。在该情况下，对字线WL3施加VREADE或VREADKE。VREADE可为与VREAD及VREADL相同的值，也可以为不同的值。VREADKE可为与VREADK相同的值，也可以为不同的值。

如以上那样，根据本实施方式，可从外部向NAND型闪速存储器输入数据写入至哪一字线(页)为止。因此，在MLC的情况下也输入写入至哪一字线的lower(下位)/upper(上位)页为止的信息。而且，定序器116基于该信息决定对各字线WL施加的电压。例如，如所述那样于字线WL(n+1)均未写入的情况下施加VREADE或VREADKE，以lower写入的情况下施加VREADL或VREADKL，若以upper写入则施加VREAD或VREADK。当然，这只是一例，也可以进行不同的电压控制。

另外，存储单元阵列111也可以形成于行解码器112或感测放大器113等周边电路的上方。即，也可以在半导体基板上形成周边电路，以被覆周边电路的方式形成层间绝缘膜，并于该层间绝缘膜上形成井区域20。或者，井区域20也可以为半导体基板。在该情况下，行解码器112或感测放大器113与存储单元阵列111邻接而形成于半导体基板上。

而且，在所述实施方式中是以三维积层型NAND型闪速存储器的情况为例而进行说明，但也可以应用于平面型NAND型闪速存储器。当然，也可以为各存储单元晶体管MT保持大于等于2比特的数据的情况，在存储单元晶体管MT的阈值因编程而变得更高的情况下，所述实施方式的效果变得显著。

此外，在本发明相关的各实施方式中，

(1)例如阈值从低到高而具有“E”电平、“A”电平、“B”电平、及“C”电平的可保持2比特数据的存储单元晶体管的读出动作中，

A电平的读出动作中被选择的字线施加的电压为例如0V～0.55V之间。并不限定于此，也可以为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、0.5V～0.55V的任一个之间。

B电平的读出动作中被选择的字线施加的电压为例如1.5V～2.3V之间。并不限定于此，也可以为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、2.1V～2.3V的任一个之间。

C电平的读出动作中被选择的字线施加的电压为例如3.0V～4.0V之间。并不限定于此，也可以为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、3.6V～4.0V的任一个之间。

作为读出动作的时间(tR)也可以为例如25μs～38μs、38μs～70μs、70μs～80μs之间。

(2)写入动作是如所述那样包括编程动作及验证动作。在写入动作中，

最初施加于编程动作时被选择的字线的电压为例如13.7V～14.3V之间。并不限定于此，也可以为例如13.7V～14.0V、14.0V～14.6V的任一个之间。

也可以改变对第奇数个字线进行写入时最初施加于被选择的字线的电压、与对第偶数个字线进行写入时最初施加于被选择的字线的电压。

当将编程动作设为ISPP方式(Incremental Step Pulse Program)时，作为步升的电压可列举例如0.5V左右。

作为施加于非选择的字线的电压也可以为例如6.0V～7.3V之间。并不限定于该情况，例如可为7.3V～8.4V之间，也可以小于等于6.0V。

也可以根据非选择的字线为第奇数个字线、还是第偶数个字线，而变更要施加的PASS电压。

作为写入动作的时间(tProg)，也可以为例如1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之间。

(3)抹除动作中，

最初施加于形成在半导体基板上部且上方配置有所述存储单元的井的电压为例如12V～13.6V之间。并不限定于该情况，也可以为例如13.6V～14.8V、14.8V～19.0V、19.0～19.8V、19.8V～21V之间。

作为抹除动作的时间(tErase)也可以为例如3000μs～4000μs、4000μs～5000μs、4000μs～9000μs之间。

(4)存储单元的结构具有

在半导体基板(硅基板)上介隔膜厚4～10nm的隧道绝缘膜而配置的电荷蓄积层。该电荷蓄积层可为膜厚2～3nm的SiN、或SiON等绝缘膜与膜厚3～8nm的多晶硅的积层结构。另外，也可以在多晶硅中添加Ru等金属。在电荷蓄积层上具有绝缘膜。该绝缘膜包含例如被膜厚3～10nm的下层High-k膜与膜厚3～10nm的上层High-k膜夹着的膜厚4～10nm的氧化硅膜。High-k膜可列举HfO等。另外，氧化硅膜的膜厚可厚于High-k膜的膜厚。在绝缘膜上经由膜厚3～10nm的功函数调整用的材料而形成膜厚30nm～70nm的控制电极。这里功函数调整用的材料为TaO等金属氧化膜、TaN等金属氮化膜。控制电极可使用W等。

另外，在存储单元间可形成气隙。

虽对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意图限定发明的范围。这些实施方式可以通过其他各种形态实施，在不脱离发明主旨的范围内可进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围及要旨，同样地包含于权利要求所记载的发明及其均等范围内。

[符号的说明]

1        存储系统

100      NAND型闪速存储器

110      核心部

111      存储单元阵列

112      行解码器

113      感测放大器

114      源极线驱动器

115      井驱动器

116      定序器

117      寄存器

118      NAND串

200      控制器

210      主机接口

220      内建存储器

230      CPU

240      缓冲存储器

250      NAND接口

260      ECC电路

270      写入状况表

Claims (9)

1.一种半导体存储装置，其特征在于包括：

多个存储单元，其积层于半导体基板的上方，且串列连接；

多个字线，其连接于所述多个存储单元的栅极；以及

行解码器，其与所述多个字线电连接；并且

所述行解码器在数据读出时，对连接于未编程的存储单元的非选择字线施加第1电压，对连接于已编程的存储单元的非选择字线施加与所述第1电压不同的第2电压。

2.根据权利要求1所述的半导体存储装置，其特征在于：所述行解码器在数据的编程验证时，对连接于未编程的存储单元的非选择字线传送所述第1电压。

3.根据权利要求1或2所述的半导体存储装置，其特征在于：所述第2电压比所述第1电压大。

4.根据权利要求2所述的半导体存储装置，其特征在于：所述半导体存储装置从控制该半导体存储装置的控制器接收与连接于所述已编程的存储单元的字线相关的信息，其后接收写入命令，

并根据所述写入命令而执行编程及所述编程验证。

5.一种半导体存储装置，其特征在于包括：

多个存储单元，其积层于半导体基板的上方，且串列连接；

多个字线，其连接于所述多个存储单元的栅极；及

行解码器，其对所述多个字线施加电压；并且

所述行解码器在数据的抹除时或抹除验证时，对连接于未编程的存储单元的字线施加第1电压，并对连接于已编程的存储单元的字线施加与所述第1电压不同的第2电压。

6.根据权利要求5所述的半导体存储装置，其特征在于：所述第1电压比所述第2电压大。

7.根据权利要求5或6所述的半导体存储装置，其特征在于：所述半导体存储装置从控制该半导体存储装置的控制器接收与连接于所述已编程的存储单元的字线相关的信息，其后接收抹除命令，

并根据所述抹除命令执行所述数据的抹除及所述抹除验证。

8.一种存储器控制器，其特征在于：其控制半导体存储装置；所述存储器控制器包括：

存储器，其保存与已编程的页面或未编程的页面相关的信息；及

控制部，其发布命令；并且

所述控制部于对所述半导体存储装置命令执行数据的读出或抹除时，在对所述半导体存储装置发送读出命令或抹除命令之前，向所述半导体存储装置发送所述信息。

9.根据权利要求8所述的存储器控制器，其特征在于：基于所述信息，决定所述读出时施加于非选择的字线的电压、或所述抹除时施加于字线的电压。