CN104916319B

CN104916319B - 半导体存储装置

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Publication number: CN104916319B
Application number: CN201410453093.3A
Authority: CN
Inventors: 二山拓也; 白川政信; 阿部健; 阿部健一
Original assignee: Toshiba Memory Corp
Current assignee: Kioxia Corp
Priority date: 2014-03-14
Filing date: 2014-09-05
Publication date: 2019-03-08
Anticipated expiration: 2034-09-05
Also published as: JP2015176620A; TWI618073B; TW202029203A; CN104916319A; TW201535387A; US20150262682A1; TWI527041B; TW201923770A; CN110085272B; CN110085272A; TW201820342A; TWI684181B; TWI719773B; TW201631590A; US9214238B2; TWI652681B

Abstract

本发明提供一种能够提高动作性能的半导体存储装置。实施方式的半导体存储装置包括：第一至第四存储单元，积层在半导体基板的上方；第一至第四字线，分别连接于第一至第四存储单元的栅极；以及行解码器112，向第一至第四字线施加电压。行解码器112在向第一存储单元进行写入动作时，向第一字线施加第一编程电压，在向第二存储单元进行写入动作时，向第二字线施加所述第一编程电压，在向第三存储单元进行写入动作时，向第三字线施加第二编程电压，在向第四存储单元进行写入动作时，向第四字线施加所述第二编程电压。第二编程电压比第一编程电压高。

Description

半导体存储装置

[相关申请案]

本申请案享受以日本专利申请案2014-51934号(申请日：2014年3月14日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

存储单元呈三维排列而成的NAND型闪速存储器已为众所周知。

发明内容

本发明提供一种能够提高动作性能的半导体存储装置。

实施方式的半导体存储装置包括：第一及第二存储单元，积层在半导体基板的上方；第三及第四存储单元，积层在第一及第二存储单元的上方；第一至第四字线，分别电连接于第一至第四存储单元的栅极；以及行解码器，对第一至第四字线施加电压。行解码器在对第一存储单元进行写入动作时，向第一字线施加第一编程电压，在对第二存储单元进行写入动作时，向第二字线施加所述第一编程电压。而且，行解码器在对第三存储单元进行写入动作时，向第三字线施加第二编程电压，在对第四存储单元进行写入动作时，向第四字线施加第二编程电压。并且，第二编程电压的电压高于第一编程电压的电压。

附图说明

图1是第一实施方式的存储系统的框图。

图2是第一实施方式的半导体存储装置的框图。

图3是第一实施方式的存储单元阵列的电路图。

图4是第一实施方式的NAND串的一例的剖视图。

图5是表示第一实施方式的存储单元的一例的阈值分布的曲线图。

图6是第一实施方式的感应放大器及源极线控制电路的电路图。

图7是第一实施方式的写入动作的流程表。

图8是第一实施方式的NAND串的电路图。

图9是第一实施方式的NAND串的电路图。

图10是第一实施方式的写入动作时的时序图。

图11是第一实施方式的字线电压的时序图。

图12是第一实施方式的NAND串的一例的剖视图。

图13是表示第一实施方式的存储孔直径与编程电压相对于字线的位置的关系的曲线图。

图14是表示第一实施方式的编程电压相对于字线的位置的关系的曲线图。

图15是表示第二实施方式的存储单元的一例的阈值分布的曲线图。

图16是表示第二实施方式的写入时的阈值分布的变化的曲线图。

图17是第二实施方式的写入动作的流程表。

图18是第二实施方式的写入动作时的时序图。

图19是第二实施方式的写入动作时的时序图。

图20是表示第二实施方式的检测动作的概念的图表。

图21是表示第二实施方式的检测电压相对于字线的位置的关系的曲线图。

图22(a)-图22(c)是第二实施方式的变化例的写入动作时的时序图。

图23(a)、图23(b)是第二实施方式的变化例的写入动作时的时序图。

图24是表示第三实施方式的存储孔直径与编程电压相对于字线的位置的关系的曲线图。

图25是表示第三实施方式的VPASS与VPGM相对于字线的位置的关系的图表。

图26是表示第三实施方式的VPASS与VPGM相对于字线的位置的关系的图表。

图27是表示第三实施方式的VPASS与VPGM相对于字线的位置的关系的图表。

图28是第四实施方式的NAND串的剖视图。

图29是表示第四实施方式的存储孔直径与编程电压相对于字线的位置的关系的曲线图。

图30是表示第四实施方式的存储孔直径与VPASS相对于字线的位置的关系的图表。

图31是表示第四实施方式的变化例的存储孔直径与VPASS相对于字线的位置的关系的图表。

图32是第四实施方式的变化例的NAND串的剖视图。

图33是第五实施方式的第一例的NAND串的剖视图。

图34是第五实施方式的第二例的NAND串的剖视图。

图35是第五实施方式的第三例的NAND串的剖视图。

图36是第五实施方式的第四例的NAND串的剖视图。

图37是第六实施方式的第一例的存储单元阵列的电路图。

图38是第六实施方式的第一例的存储单元阵列的立体图。

图39是第六实施方式的第一例的存储单元阵列的俯视图。

图40是沿着图39中的40-40线的剖视图。

图41是沿着图39中的41-41线的剖视图。

图42是沿着图39中的42-42线的剖视图。

图43是第六实施方式的读出动作的时序图。

图44是第六实施方式的写入动作的时序图。

图45是第六实施方式的第二例的存储单元阵列的立体图。

图46是第六实施方式的第二例的存储单元阵列的俯视图。

图47是沿着图46中的47-47线的剖视图。

图48是沿着图46中的48-48线的剖视图。

具体实施方式

下面，参照附图对实施方式进行说明。另外，在下面的说明中，对于具有相同功能及构成的构成要素，附加共用的参照符号。

1.第一实施方式

对第一实施方式的半导体存储装置进行说明。下面，列举在半导体基板的上方积层存储单元而成的三维积层型NAND型闪速存储器作为半导体存储装置而进行说明。

1.1构成

1.1.1存储系统的构成

首先，使用图1，对本实施方式的包含半导体存储装置的存储系统的构成进行说明。图1是本实施方式的存储系统的框图。

如图所示，存储系统1包括NAND型闪速存储器100及控制器200。可以通过将控制器200及NAND型闪速存储器100例如组合而构成一个半导体装置，作为其例，可列举如SD^TM卡般的存储卡、及SSD(solid state drive，固态硬盘)等。

NAND型闪速存储器100包括多个存储单元，非易失地存储数据。NAND型闪速存储器100的详细构成在下文中叙述。

控制器200对来自外部的主机机器的命令作出应答，而对NAND型闪速存储器100发出读出、写入、删除等命令。而且，控制器200管理NAND型闪速存储器100中的存储空间。

控制器200包括：主机接口电路210、内部存储器(RAM(Random Access Memory，随机存取存储器))220、处理器(CPU(Central Processing Unit，中央处理单元))230、缓冲存储器240、NAND接口电路250、及ECC(Error Correction Code，错误校正码)电路260。

主机接口电路210经由控制器总线与主机机器连接，操纵与主机机器的通信。并且，将从主机机器接收到的命令及数据分别传送给CPU230及缓冲存储器240。而且，对CPU230的命令作出应答，将缓冲存储器240内的数据传送给主机机器。

NAND接口电路250经由NAND总线与NAND型闪速存储器100连接，操纵与NAND型闪速存储器100的通信。并且，将从CPU230接收到的命令传送给NAND型闪速存储器100，而且，在进行写入时，将缓冲存储器240内的写入数据传送给NAND型闪速存储器100。进而，在进行读出时，将从NAND型闪速存储器100读出的数据传送给缓冲存储器240。

CPU230控制整个控制器200的动作。例如，CPU230在从主机机器接收到写入命令时，对该命令作出应答，并发布基于NAND接口的写入命令。在读出及删除时也相同。而且，CPU230执行耗损平均等用以对NAND型闪速存储器100进行管理的各种处理。进而，CPU230执行各种运算。例如，执行数据的加密处理或随机化处理等。

ECC电路260执行数据的错误订正(ECC，Error Checkingand Correcting，错误检查与校正)处理。也就是说，ECC电路260在进行数据写入时基于写入数据产生奇偶性，在进行数据读出时根据奇偶性产生校正子而检测错误，并订正该错误。另外，CPU230也可以具有ECC电路260的功能。

内部存储器220例如为DRAM(Dynamic Random Access Memory，动态随机存取存储器)等半导体存储器，被用作CPU230的作业区域。并且，内部存储器220保持用来管理NAND型闪速存储器100的固件、及各种控制表等。

1.1.2半导体存储装置的构成

接下来，对NAND型闪速存储器100的构成进行说明。

1.1.2.1半导体存储装置的整体构成

图2是本实施方式的NAND型闪速存储器100的框图。如图所示，NAND型闪速存储器100大致包括核心部110及周边电路120。

核心部110包括：存储单元阵列111、行解码器112、感应放大器113以及源极线控制电路114。

存储单元阵列111包括多个区块BLK(BLK0、BLK1、BLK2…)，这些区块BLK是分别与字线及比特线相关联的多个非易失性存储单元的集合。区块BLK是数据的删除单位，同一区块BLK内的数据被统一删除。各区块BLK包括多个串单元SU(SU0、SU1、SU2…)，这些串单元SU是串列连接有存储单元的NAND串115的集合。当然，存储单元阵列111内的区块数、以及一个区块BLK内的串单元数为任意。

行解码器112对区块地址及页面地址进行解码，并且选择对应的区块的任一条字线。并且，行解码器112向选择字线及非选择字线施加适当的电压。

感应放大器113在进行数据读出时，对从存储单元读出到比特线的数据进行感测或放大。而且，在进行数据写入时，将写入数据传送给存储单元。数据对存储单元阵列111的读出及写入是以多个存储为单位进行，该单元为页。

源极线控制电路114在进行数据读出时或进行删除时等施加给源极线。

周边电路120包括：定序器121、电荷泵122、寄存器123及驱动器124。

驱动器124将写入数据、读出数据及删除数据所需的电压供给给行解码器112、感应放大器113以及源极线控制电路114。这些电压通过行解码器112、感应放大器113及源极线控制电路114而施加给存储单元(下述字线、选择栅极线、背栅线、比特线及源极线)。

电荷泵122将从外部赋予的电源电压升高，并将所需的电压供给到驱动器124。

寄存器123保持各种信号。例如，寄存器123保持数据的写入或删除动作的状态，由此向控制器通知动作是否已正常完成。或者，寄存器123也可以保持各种表。

定序器121控制整个NAND型闪速存储器100的动作。例如，定序器121在进行写入时控制赋予给字线的编程电压。也就是说，如果从控制器200接收地址信号，则定序器121根据地址信号，从多个编程电压中选择供给哪一个电压，并将该选择信号输出到电荷泵122。电荷泵122从多个编程电压中，将与所述选择信号对应的编程电压供给到驱动器124。驱动器124将所接收到的编程电压输出到行解码器112。

1.1.2.2存储单元阵列111

接下来，对所述存储单元阵列111的详细构成进行说明。图3是任一个区块BLK的电路图，其他区块BLK也具有相同的构成。

如图所示，区块BLK包含例如四个串单元SU(SU0～SU3)。而且，各个串单元SU包含多个NAND串115。

各个NAND串115包含例如8个存储单元晶体管MT(MT0～MT7)、选择晶体管ST1、ST2、以及背栅极晶体管BT。存储单元晶体管MT包括包含控制栅极及电荷存储层的积层栅极，非易失地保持数据。另外，存储单元晶体管MT的个数并不限定于8个，也可以为16个或32个、64个、128个等，其数量并无限定。背栅极晶体管BT也与存储单元晶体管MT同样地包括包含控制栅极及电荷存储层的积层栅极。但是，背栅极晶体管BT并非用来保持数据的晶体管，在写入数据、读出数据及删除数据时，仅作为电流路径而发挥功能。存储单元晶体管MT及背栅极晶体管BT以其电流路径被串列连接的方式配置在选择晶体管ST1、ST2之间。另外，背栅极晶体管BT设置在存储单元晶体管MT3与MT4之间。该串列连接的一端侧的存储单元晶体管MT7的电流路径与选择晶体管ST1的电流路径的一端连接，另一端侧的存储单元晶体管MT0的电流路径与选择晶体管ST2的电流路径的一端连接。

串单元SU0～SU3各自的选择晶体管ST1的栅极分别共用地连接于选择栅极线SGD0～SGD3，选择晶体管ST2的栅极分别共用地连接于选择栅极线SGS0～SGS3。相对于此，位于相同区块BLK0内的存储单元晶体管MT0～MT7的控制栅极分别共用地连接于字线WL0～WL7，背栅极晶体管BT的控制栅极共用地连接于背栅线BG(在区块BLK0～BLK2中，分别为BG0～BG2)。

也就是说，字线WL0～WL7及背栅线BG是在相同区块BLK0内的多个串单元SU0～SU3之间共用地连接，相对于此，选择栅极线SGD、SGS即便位于相同区块BLK0内，也独立于每个串单元SU0～SU3。

而且，在存储单元阵列111内呈矩阵状配置的NAND串115中的位于同一列的NAND串115的选择晶体管ST1的电流路径的另一端共用地连接于任一条比特线BL(BL0～BL(L-1)，(L-1)为大于等于1的自然数)。也就是说，比特线BL在多个区块BLK之间共用地连接NAND串115。而且，选择晶体管ST2的电流路径的另一端共用地连接于源极线SL。源极线SL在例如多个区块之间，共用地连接NAND串115。

如上所述，位于相同区块BLK内的存储单元晶体管MT的数据被统一删除。相对于此，读出数据及写入数据是针对任一个区块BLK的任一个串单元SU中的与任一条字线WL共用地连接的多个存储单元晶体管MT而统一进行。将该单位称为“页”。

关于存储单元阵列111的构成，例如记载在“三维积层非易失性半导体存储器”的2009年3月19日申请的美国专利申请案12/407,403号中。而且，记载在“三维积层非易失性半导体存储器”的2009年3月18日申请的美国专利申请案12/406,524号、“非易失性半导体存储装置及其制造方法”的2010年3月25日申请的美国专利申请案12/679,991号、及“半导体存储器及其制造方法”的2009年3月23日申请的美国专利申请案12/532,030号中。这些专利申请案的全部内容以参照的形式引用到本案说明书中。

图4是NAND串115的一个构成例的剖视图。图4所示的构成仅为一例，也可以为其他构成，关于若干变化，在下述实施方式中进行叙述。在存储单元阵列111内，沿着记载图4的纸面的深度方向排列着多个图4所示的构造，这些构造共有字线WL0～WL7、选择栅极线SGD及SGS、以及背栅线BG，从而形成一个串单元SU。

在半导体基板上，形成例如行解码器112及感应放大器113等周边电路部。而且，在半导体基板上，以被覆该周边电路部的方式形成层间绝缘膜，在该层间绝缘膜上形成存储单元阵列111。也就是说，如图4所示，在半导体基板上方，形成作为背栅线BG发挥功能的导电层(例如多晶硅层)。进而，在背栅线BG上，形成作为字线WL0～WL7发挥功能的多个导电层(例如多晶硅层)。在字线WL0上，形成作为选择栅极线SGS发挥功能的导电层(例如多晶硅层)。进而，在字线WL7上，形成作为选择栅极线SGD发挥功能的导电层(例如多晶硅层)。

在本例中，字线WL0及WL7形成在同一层上，字线WL1及WL6形成在同一层上，字线WL2及WL5形成在同一层上，字线WL3及WL4形成在同一层上。

并且，以贯通选择栅极线SGS及字线WL0～WL3的方式形成存储孔MH，而且，以贯通选择栅极线SGD及字线WL4～WL7的方式形成另一个存储孔MH。在这些存储孔MH内嵌入半导体层AA，嵌入在两个存储孔MH内的半导体层AA通过形成在背栅线BG内的半导体层而连接。该半导体层AA为如下区域，即，作为NAND串115的电流路径发挥功能，在存储单元晶体管MT动作时形成通道。进而，在半导体层AA上形成源极线SL及比特线BL。

存储孔MH的直径D_MH在背栅线BG上方，从上层侧朝向下层侧逐渐变小。也就是说，直径D_MH从字线WL7朝向WL4、以及从字线WL0朝向WL3不断变小。因此，存储孔MH内的半导体层AA具有从上层侧朝向下层侧直径逐渐变小的锥形状。

图5是表示本实施方式的存储单元晶体管MT可取的阈值分布。如图所示，本例的存储单元晶体管MT可以根据其阈值，保持1比特的数据(SLC(Single-Level Cell，单位阶存储器单元))。1比特数据按照阈值由低到高依次为例如“E”电平、“P”电平。“E”电平是数据被删除的状态下的阈值，例如具有负值(也可以具有正值)，低于验证电压EV。“P”电平是在电荷存储层内注入电荷后的状态的阈值，“P”电平具有高于读出电平“PR”的阈值(PR＞EV)。

1.1.2.3关于感应放大器113的构成

接下来，参照图6对感应放大器113的构成进行说明。图6是与任一个NAND串115(一根比特线BL)对应的感应放大器113及源极线控制电路114的电路图。感应放大器113每一条比特线具有图6所示的构成，源极线控制电路114每多条源极线SL具有图6所示的构成。

如图所示，感应放大器113包括感应放大器单元130、调节器131、及n通道MOS晶体管132～134。

关于晶体管132，对栅极赋予信号BLS，电流路径的一端连接于比特线BL，另一端连接于晶体管133的电流路径的一端。晶体管132作为经由晶体管133将比特线BL连接于感应放大器单元130的开关而发挥功能。因此，除了进行删除动作时以外，在选择对应的比特线BL的情况下，信号BLS的电压设定为例如7～8V左右(可使晶体管132充分地成为接通状态的电压)。

关于晶体管134，对栅极赋予信号BLP，对汲极施加预充电电压VPRE。接着，晶体管134在进行数据读出时，经由感应放大器单元130、晶体管132及133，对比特线BL进行预充电。

调节器131调节例如电源电压，产生具有特定值的电压的信号BLC。信号BLC的电压值由例如定序器121的命令决定。

关于晶体管133，对栅极赋予信号BLC，电流路径的一端经由晶体管132连接于比特线BL，另一端经由感应放大器单元130连接于晶体管134的源极。晶体管133在例如进行数据读出时，将比特线BL的电压设定为与信号BLC对应的所需值。

感应放大器单元130在进行数据读出时，检测流入比特线BL的电流或比特线BL的电压变化，对读出到比特线BL的数据进行感测或放大。经放大的数据暂时保持在感应放大器单元130内的锁存电路中，其后，经由未图示的输入输出电路而输出到外部(存储器控制器200)。而且，在进行数据写入时，暂时保持从存储器控制器200赋予的写入数据，并经由晶体管132及133将与写入数据对应的电压施加给比特线BL。

1.1.2.4关于源极线控制电路114的构成

接下来，继续参照图6对源极线控制电路114的构成进行说明。如图所示，源极线控制电路114包括调节器140、及n通道MOS晶体管141～143。

关于晶体管141，对栅极赋予信号GSRC，电流路径的一端连接于源极线SL，另一端连接于晶体管142及143的电流路径的一端。晶体管141作为将源极线SL连接于晶体管142及143的开关而发挥功能。因此，当选择源极线SL时，信号GSRC的电压设定为例如7～8V左右(可使晶体管141充分地成为接通状态的电压)。

关于晶体管143，对栅极赋予信号SLP，例如电源电压Vdd(例如3V)被施加给电流路径的另一端(汲极)。接着，晶体管143在进行数据读出时或进行数据删除时等，经由晶体管141向源极线SL传送电压。

调节器140调节例如电源电压，产生具有特定值的电压的信号SLG。信号SLG的电压值由例如定序器121的命令决定。

关于晶体管142，对栅极赋予信号SLG，电流路径的另一端接地(0V)。晶体管142例如在进行读出时，将源极线SL接地。此时，晶体管142的电流驱动力由信号SLG决定。因此，当晶体管143被接通时，源极线SL的电位由被晶体管143传送的电源电压Vdd与根据信号SLG将源极线SL接地的强度的平衡而决定。而且，当晶体管143被断开时，通过晶体管142对源极线SL赋予0V。

1.1.3关于数据的写入动作

接下来，对本实施方式的写入动作进行说明。图7是表示本实施方式的写入动作的流程的流程表。

写入动作大致包括：编程动作，将电荷注入到电荷存储层而使阈值上升；以及编程验证动作，确认作为编程动作的结果的已变化的阈值电压。接着，通过重复进行这些动作组(称为写入顺序)而写入数据。另外，主要通过定序器121的控制来执行图7所示的处理。

如图所示，首先，NAND型闪速存储器100从控制器200载入数据及地址信号。数据被保持在感应放大器113中，地址信号被输入到定序器121(步骤S10)。

接着，定序器121基于地址信号而选择适当的编程电压VPGM，并且命令电荷泵122执行该选择结果。电荷泵122对定序器121的命令作出应答，产生适当的编程电压VPGM，并且将该编程电压VPGM供给到驱动器124(步骤S11)。

接着，行解码器112对定序器121的命令作出应答而选择字线WL，并且对选择字线WL施加编程电压VPGM。进而，感应放大器113向比特线BL施加电压。由此，在存储单元晶体管中，以页为单元将步骤S10中所载入的数据编程编程(步骤S12)。将步骤S12的情况示于图8。图8是NAND串115的电路图。如图所示，向非选择字线施加电压VPASS，向选择字线施加VPGM。无论保持数据如何，电压VPASS均使存储单元晶体管MT接通，电压VPGM是用来利用FN(Fowler-Nordheim，富雷-诺特海姆式)穿隧而将电荷注入到电荷存储层的高电压(VPGM＞VPASS)。向背栅线BG施加使晶体管BT接通的电压VBG。进而，向选择栅极线SGD及SGS分别施加电压VSGD及0V。电压VSGD是如下电压，即，使与选择比特线(0V)对应的选择晶体管ST1接通，并且使与非选择比特线(V1＞0V)对应的选择晶体管ST1断开。

接着，电荷泵122对定序器121的命令作出应答而产生验证电压。接着，行解码器112将验证电压施加给选择字线WL，而执行编程验证动作(步骤S13)。也就是说，例如依据定序器121的命令，感应放大器113从选择页面读出数据。接着，定序器121基于读出数据，确认存储单元晶体管MT的阈值是否上升到所需值。下面，在验证中将存储单元晶体管MT的阈值已上升到所需值的情况称为“通过”，将未上升的情况称为“失败”。将步骤S13的情况示于图9。图9是NAND串115的电路图。如图所示，向非选择字线施加电压VREAD，向选择字线施加编程验证电压Vpv。无论保持数据如何，电压VREAD均使存储单元晶体管MT接通，电压Vpv是与应进行编程的数据对应的电压(VREAD＞Vpv)。向背栅线BG施加电压VBG。进而，向选择栅极线SGD及SGS分别施加电压VSG。电压VSG是使选择晶体管ST1及ST2接通的电压。

如果页面内的大于等于规定数的存储单元通过验证(步骤S14，是)，则对该页面的写入动作完成。另一方面，如果已通过的存储单元小于规定数，也就是说，如果已失败的存储单元数多(步骤S14，否)，则定序器121判定写入顺序的重复次数是否达到最大次数(步骤S15)。如果已达到最大次数，则写入动作以编程失败的形式完成(步骤S16)。如果小于最大次数，则返回到步骤S11的处理。此时，定序器121使编程电压VPGM逐步增加(步骤S17)。

使用图10，对所述写入动作时的各配线的电压变化的情况进行说明。图10是表示各配线的电压变化的时序图，表示一次写入顺序。

如图所示，在时间点t0，行解码器112向选择串单元的选择栅极线SGD施加电压VSGD_prog(＞VSGD)。电压VSGD_prog是使选择晶体管ST1接通的电压。

感应放大器113对尚未通过编程验证的比特线BL施加0V，对已通过的比特线BL及非选择比特线BL施加电压V1(未图示)。选择晶体管ST1将这些电压从汲极传送到源极。

接下来，在时间点t1，行解码器112使选择栅极线SGD的电位降低到VSGD。由此，与已通过验证的比特线BL及非选择比特线BL对应的选择晶体管ST1被断开。

接着，行解码器112向选择字线、非选择字线及背栅线BG施加电压VPASS(时间点t2)。其后，通过将选择字线的电位上升到VPGM，而执行编程动作。

另一方面，对于与已通过验证的比特线BL及非选择比特线BL对应的NAND串，由于选择晶体管ST1为断开状态，因此通道电性浮动。结果，通道的电位因与字线的耦合而上升，导致编程被禁止。

其后，定序器121执行编程验证动作。也就是说，行解码器112使字线WL的电位降低到0V，并且向选择串单元SU中的选择栅极线SGD及SGS施加电压VSG，使选择晶体管ST1及ST2接通(时间点t6)。

接下来，行解码器112向选择字线施加验证电压Vpv，向非选择字线施加电压VREAD。接着，感应放大器113对被读出到比特线BL中的数据进行感测或放大。根据该读出结果，定序器121判定对选择页面的写入是否已完成(也就是说，是否已通过验证)。如果写入未完成，则重复进行对选择页面的编程动作。

1.1.4关于编程电压VPGM

接着，对在所述编程动作时施加给选择字线WL的编程电压VPGM进行说明。

关于本实施方式的编程电压VPGM的初始值，施加给越下层的字线WL，值越小，施加给越上层的字线WL，值越大。换言之，施加给贯通的存储孔直径越大的字线WL，编程电压VPGM越大，施加给存储孔直径越小的字线WL，编程电压VPGM越小。

图11是在写入动作时施加给选择字线WL的编程电压VPGM及编程验证电压Vpv的时序图。如图所示，施加给下层的字线WL的编程电压VPGM的初始值为VPGM1，施加给中间层的字线WL的编程电压VPGM的初始值为VPGM2(＝VPGM1+ΔV)，施加给上层的字线WL的编程电压VPGM的初始值为VPGM3(＝VPGM2+ΔV)。并且，每当重复进行写入顺序时，编程电压VPGM均逐步增加ΔVPGM。因此，如果以相同的写入顺序的次数进行比较，则始终施加给上层的字线WL的VPGM(例如17～20V左右)大于施加给下层的字线WL的VPGM(例如13～15V左右)。

接下来，在下文中对编程电压VPGM的详情的一例进行说明。图12是NAND串115的更详细的剖视图。

如图所示，NAND串115包括分别积层于比特线BL侧及源极SL线侧的(n+1)层字线。n为大于等于1的自然数。在比特线侧的背栅极BG上，依次积层着虚设字线WLDD0、字线WLD0、WLD1、…、WLDk-2、WLDk-1、WLDk、WLDk+1、WLDk+2、…、WLDn-3、WLDn-2、WLDn-1、WLDn、虚设字线WLDD1、WLDD2。在虚设字线WLDD2上，积层着例如四根选择栅极线SGD。这四层的选择栅极线SGD共用地电连接，与一个选择晶体管ST1等效。进而，在选择栅极线SGD上配置着比特线BL，比特线BL与存储孔MH内的半导体层电连接。

在源极线侧的背栅极BG上，依次积层虚设字线WLSD0、字线WLS0、WLS1、…、WLSk-2、WLSk-1、WLSk、WLSk+1、WLSk+2、…、WLSn-3、WLSn-2、WLSn-1、WLSn、虚设字线WLSD1、WLSD2。在虚设字线WLSD2上，积层着四根选择栅极线SGS。这四层的选择栅极线SGS共用地电连接，与一个选择晶体管ST2等效。进而，在选择栅极线SGS上配置源极线SL，源极线SL与存储孔MH内的半导体层电连接。

在图12中，(n+1)层字线WL从下层依次属于区域A1、A2及A3。并且，各区域A1、A2及A3中所含的字线WL的层数分别为a1、a2及a3，均为大于等于2的自然数(a1+a2+a3＝(n+1))。

图13是表示存储孔直径与编程电压VPGM的初始值相对于字线WL的位置(区域A1～A3)的关系的曲线图。

如上所述，贯通越上层的字线WL，存储孔的直径D_MH越大，贯通越下层的字线WL，存储孔的直径D_MH越小。并且，行解码器112是将施加给区域A1、A2及A3的字线WL的编程电压VPGM的初始值分别设为VPGM1、VPGM2及VPGM3。并且，在这些初始值之间，存在VPGM1＞VPGM2＞VPGM3的关系。也就是说，越靠上层侧的字线，行解码器112将编程电压VPGM的初始值设定得越高，越靠下层侧的字线，行解码器112将编程电压VPGM的初始值设定得越低。换言之，行解码器112向存储孔的直径D_MH大的字线施加大的编程电压VPGM，向存储孔的直径D_MH小的字线施加小的编程电压VPGM。存储孔的直径D_MH也可以称为存储单元的晶体管尺寸。

1.3第一实施方式的效果

如图4及图12中所说明般，存储孔MH的直径D_MH为从上层朝向下层逐渐变小的锥状。也就是说，下层的存储孔MH的直径小于上层的存储孔MH的直径。

其原因在于，通过将积层为复数层的字线WL统一蚀刻而形成存储孔，存储孔MH变得越深，该倾向越显著。

于是，在将相同电压供给到各字线时，位于存储孔MH的直径大的位置的半导体层与位于存储孔MH的直径小的位置的半导体层相比，要被施加的电场变弱。因此，配置在存储孔MH的直径大的位置的存储单元晶体管与位于存储孔MH的直径小的位置的存储单元晶体管相比，难以形成通道。换言之，越靠近上层的存储单元晶体管，数据越难以编程，越靠近下层的存储单元晶体管，数据越容易编程。

考虑此种存储单元晶体管的层依存性，在本实施方式中，随着从上层侧朝向下层侧、也就是说随着存储孔MH的直径变小，逐渐降低施加给选择字线的编程电压VPGM的初始值。也就是说，使施加给下层的存储单元的编程电压VPGM的初始值低于施加给上层的存储单元的初始值。由此，对于上层侧及下层侧的存储单元，能以适当的编程电压VPGM执行写入动作，从而可使写入动作高速化。

另外，编程电压VPGM的初始值并不限定于图13的关系。图14是表示字线WL的位置(层)与VPGM的初始值的关系的曲线图。如图所示，施加给区域A3中的最上层的字线WLDn及WLSn的VPGM的初始值也可以不同于施加给区域A3内的除此以外的字线的VPGM的初始值(在图14的例中，设定得大(VPGM4)，但并不限定于此)。同样地，施加给区域A1中的最下层的字线WLD0、WLS0的VPGM的初始值也可以不同于施加给区域A1内的除此以外的字线的VPGM的初始值(于图14的例中，设定得小(VPGM0)，但并不限定于此)。

进而，在图12至图14中，对NAND串被分割成三个区域A1～A3的例子进行了说明，但也可以为分割成两个区域的情况，或者也可以为分割成大于等于四个区域的情况，并无限定。

2.第二实施方式

接下来，对第二实施方式的半导体存储装置进行说明。本实施方式是关于在所述第一实施方式中，一个存储单元晶体管可保持大于等于2比特的数据的情况(MLC(Multi-Level Cell，多电平单元))。下面，只对不同于第一实施方式的方面进行说明。

2.1关于存储单元晶体管的阈值分布

将本实施方式的存储单元晶体管的阈值分布示于图15。如图所示，本实施方式的存储单元晶体管MT可根据其阈值保持例如2比特的数据。该2比特数据按照阈值由低到高依次为例如“E”电平、“A”电平、“B”电平及“C”电平。“A”～“C”电平是电荷存储层内注入电荷后的状态的阈值，“A”电平具有高于读出电平“AR”且低于读出电平“BR”的阈值。“B”电平具有高于读出电平“BR”且低于读出电平“CR”的阈值。“C”电平具有高于读出电平“CR”的阈值。

这样一来，由于可取得四个阈值电平，因此各个存储单元晶体管MT可存储2比特的数据(4阶数据(4-level data))。

图16是表示数据写入时的阈值分布的变化的曲线图。对于处于删除状态的存储单元晶体管，首先，将2比特数据中的低阶比特编程(Lower program，下位编程)。由此，应写入“B”电平或“C”电平数据的存储单元晶体管MT的阈值上升到“M”电平。“M”电平具有大于电压VM的阈值，例如为高于“AR”且低于“CR”的范围的值。

接着，将高阶比特数据编程(Upper program，上位编程)。由此，各存储单元晶体管MT的阈值被设定为所需值。另外，低阶比特编程及高阶比特编程均以页为单位进行。

2.2关于数据的写入动作

接下来，对本实施方式的写入动作进行说明。图17是表示本实施方式的2比特数据的写入动作的流程的流程表，与第一实施方式中所说明的图7对应。

写入动作大致为：重复进行下位页面编程与其编程验证组成的组、基于下位页面编程的单元特性的检测动作、以及重复进行之后的上位页面编程与其编程验证组成的组。另外，图17所示的处理主要也是通过定序器121的控制来执行。

如图所示，在步骤S10及S11后，进行下位页面编程(步骤S20)。下位页面编程中所使用的VPGM如所述第一实施方式中所说明般具有层依存性，越靠近上层的字线，值设定得越高。

接下来，执行步骤S13～S16。步骤S13中所使用的验证电平Vpv例如为图16中所说明的电压VM。如果即便到达最大重复次数仍未通过验证，则写入以编程失败的形式完成。

当未达到最大重复次数(步骤S15，否)时，定序器121判定重复次数是否已到达特定的次数(步骤S21)。如果未到达特定的次数(步骤S21，否)，则进入到步骤S17，再次重复进行下位页面写入。

如果达到特定的次数(步骤S21，是)，则定序器121执行检测动作(步骤S22)。在检测动作中进行编程验证动作，该编程验证动作使用低于步骤S13中的验证电压的检测电压VL1。接着，定序器121基于该编程验证动作的结果，计数具有大于等于检测电压VL1的阈值的存储单元晶体管数，判定其是否达到特定数。并且，当达到特定数时，定序器121使该时间点下的编程次数保持在例如寄存器123等中。

在检测动作后，进入到步骤S17。

在步骤S14中，如果大于等于规定数的存储单元晶体管通过验证(步骤S14，是)，则定序器121完成下位页面数据的写入，接着执行上位页面数据的写入。

也就是说，定序器121基于步骤S22中所获得的检测结果来选择编程电压VPGM，并且命令电荷泵122执行该选择结果。电荷泵122对定序器121的命令作出应答，产生适当的编程电压VPGM，并且将该编程电压VPGM供给到驱动器124(步骤S23)。

接着，行解码器112对定序器121的命令作出应答而选择字线WL，并且向选择字线WL施加编程电压VPGM。进而，感应放大器113向比特线BL施加电压。由此，上位页面数据被编程(步骤S24)。

之后，与下位页面写入同样地进行上位页面编程验证(步骤S26)，如果通过(步骤S26，是)，则写入动作完成。另一方面，当失败(步骤S26，否)时，重复进行上位页面编程(步骤S24)，在编程次数达到最大重复次数的情况下，写入动作以编程失败的形式完成。

下位页面写入时的各配线的电压如第一实施方式中所说明的图10所述，例如可使用电压VM作为验证电压Vpv。编程电压VPGM具有层依存性这方面也与第一实施方式相同。

图18是表示上位页面写入时的各配线的电压。不同于下位页面写入的方面在于：编程电压VPGM并非依存于层，而依存于检测动作结果；可使用Vpv1、Vpv2及Vpv3作为验证电压。验证电压Vpv1、Vpv2及Vpv3相当于例如图15中的“AR”、“BR”及“CR”。

图19是表示下位页面写入时的选择字线WL的电位变化的时序图，作为一例，表示选择位于下层(区域A1)的字线WL的情况。

如图所示，在最初的编程时，使用VPGM1进行下位页面编程，接着使用电压VM进行编程验证(第一循环)。其后，一边将编程电压逐步增加，一边重复进行相同的动作。并且，如果图17的步骤S21中的特定的重复次数为“三次”，则如图19所示，在第三循环后紧接着进行检测动作。也就是说，使用检测电压VL1执行编程验证动作。之后，接着重复进行下位页面写入。

使用图20对进行检测动作的意义进行说明。图20是表示在检测动作中具有大于等于检测电压VL1的阈值的存储单元晶体管数成为大于等于规定数的写入循环次数、与该次数对应的存储单元晶体管的特性、及上位页面编程时使用的编程电压VPGM的初始值的表。

如图所示，在写入循环数少的情况下使大量存储单元晶体管的阈值达到VL1意味着，该页面内的存储单元晶体管具有易编程(阈值易上升，或者编程速度快)的特性。相反地，如果多次执行写入循环，则规定数的存储单元晶体管的阈值仍未达到VL1意味着，该页面内的存储单元晶体管具有难以编程(阈值难以上升，或者编程速度慢)的特性。

因此，在进行上位页面编程时，基于所述单元特性来选择编程电压VPGM的初始值。也就是说，对于易编程的页面，使用相对较低的电压VPGM1′，对于难以编程的页面，使用相对较高的电压VPGM3′(＞VPGM1′)，对于具有通常的编程速度的页面，使用中间电压VPGM2′(其中，VPGM1′＜VPGM2′＜VPGM3′)。

并且，定序器121或寄存器123保持图20中的至少写入循环数与VPGM的初始值的关系。

2.3关于检测电压VL1

接着，对所述检测动作时施加给选择字线WL的检测电压VL1进行说明。

关于本实施方式的检测电压VL1的初始值，施加给越下层的字线WL，该初始值越小，施加给越上层的字线WL，该初始值越大。换言之，施加给贯通的存储孔直径越大的字线WL，检测电压VL1越大，施加给存储孔直径越小的字线WL，检测电压VL1越小。也就是说，具有同编程电压VPGM与字线层的关系相同的关系。

图21是表示存储孔直径与检测电压VL1相对于图12中所说明的区域A1～A3的关系的曲线图。

如图所示，行解码器112将施加给区域A1、A2及A3的字线WL的检测电压VL1的值分别设为VL1-1、VL1-2及VL1-3。并且，在它们之间，存在VL1-1＞VL1-2＞VL1-3的关系。其中，VL1-1～VL1-3均为小于VM的电压。

2.4第二实施方式的效果

根据本实施方式，当进行下位页面写入时，进行判断存储单元晶体管MT的特性的检测动作。接着，基于该检测动作的结果，判断各页面是否为易于编程的页面，并且基于该判断结果，决定上位页面写入时的编程电压VPGM的大小。也就是说，对于易于编程的页面，使用低的编程电压VPGM，对于难以编程的页面，使用高的编程电压VPGM。由此可使写入动作高速化。

此时，根据本实施方式，在进行检测动作时施加给选择字线WL的检测电压具有层依存性。如第一实施方式中所说明般，由于存储孔具有锥形状，因此因层不同而导致存储单元晶体管的特性(编程的容易度)不同。

因此，在本实施方式中，对照该特性，适当地设定检测电压VL1。因此，可准确地求出存储单元特性。

另外，检测动作的方法并不限定于所述实施方式中所进行的说明的方法，可进行各种变化。

图22是表示选择字线WL的电位变化的时序图，表示从第三循环到第四循环的情况。在图22中，表示下层的字线的例，中间层及上层的字线也一样。

(a)图是与所述实施方式中所说明的图19相同。与此相对，也可以如(b)图那样更换检测动作与第三循环的验证动作的顺序。而且，也可以如(c)图所示那样连续地进行检测动作及验证动作。而且，在(c)图中，也可以使检测动作与验证动作的顺序颠倒。

图23是表示另一例的时序图，(a)图是表示选择上层的字线的情况，(b)图是表示选择下层的字线的情况。

如图所示，也可以使进行检测动作的频度具有层依存性。更具体来说，可以将上层的字线的检测动作的频度设定为略低，将下层的字线的检测动作的频度设定为略高。如果为图23的例，则如(a)图所示，上层的字线是每进行四次写入动作而进行一次检测动作。另一方面，如(b)图所示，下层的字线是每进行两次写入动作而进行一次检测动作。

如上所述，越为下层的存储单元晶体管，越容易写入。换言之，存储孔越小的存储单元晶体管写入速度越快。于是，可知：为了使上层的存储单元晶体管通过检测动作，需要相对较多的写入循环次数，下层的存储单元晶体管以相对较少的写入循环次数通过检测动作。

因此，可通过将上层的存储单元晶体管的检测动作的频度设为略低，而省去无用的检测动作，从而可提高写入速度。

当然，在图23中，对于例如位于中间层的字线，也可以每进行三次写入动作而进行一次检测动作。它们的次数为任意，只要越为上层将频度设为越低即可。

而且，在本实施方式中，关于检测电压VL1，将字线分为下层、中间层及上层这三个区域A1～A3进行了说明，但也可以为两个区域或大于等于四个区域，而且，区域的分割方法也可以与用来设定电压VPGM的图12不同。并且，关于电压VPGM的区域数与关于检测电压VL1的区域数也可以互不相同。

3.第三实施方式

接下来，对第三实施方式的半导体存储装置进行说明。本实施方式是在所述第一或第二实施方式中，还使电压VPASS也具有层依存性。下面，只对不同于第一、第二实施方式的方面进行说明。

3.1关于电压VPASS的层依存性

图24是表示存储孔直径与电压VPASS相对于字线的位置的关系的曲线图。

如图所示，越为下层的字线，电压VPASS的值设定得越小，越为上层的字线，电压VPASS的值设定地越大。换言之，与编程电压VPGM的情况同样地，对于存储孔的直径D_MH大的字线施加大的电压VPASS，对于存储孔的直径D_MH小的字线施加小的电压VPASS。

而且，在NAND串内，邻接的多个字线组的每一组均被群组化，施加给相同群组内的字线的VPASS被设为相同值。

3.2关于电压VPASS与VPGM的关系

图25是表示在图12的构成中，当选择比特线侧的位于相对上层的任一条字线WLDk(k为0～n的任一个值)时的施加给比特线侧的字线WLD0～WLDn及源极线侧的字线WLS0～WLSn的电压的图表。

如图所示，在本例中，邻接的非选择字线以两条为一组的形式被群组化，并且施加相同电压VPASS。首先，对包含选择字线WLDk在内的比特线侧的字线WLD0～WLDn进行说明。在比特线侧，向字线WLDn及WLD(n-1)施加电压VPASSD4，所施加的电压VPASS随着从此处起朝向下层而变低(图25中，为VPASSD4＞VPASSD5＞VPASSD6)。

关于在上层侧与选择字线WLDk邻接的m2条非选择字线、以及在下层侧邻接的m1条非选择字线，进行与所述不同的处理。

对于选择字线WLDk施加编程电压VPGM11。对于在上层侧与选择字线WLDk邻接的m2条字线WL(k+1)～WLD(n-6)，施加从电压VPGAM11朝向电压VPASSD6逐渐降低的电压VPASSD(k+1)～VPASSD(k+m2)。也就是说，下面的(1)式的关系成立。

VPGM11＞VPASSD(k+1)＞VPASSD(k+2)＞…＞VPASSD(k+m2-1)＞VPASSD(k+m2) (1)式

而且，对于在下层侧与选择字线WLDk邻接的m1条字线WL(k-1)～WLD(k-m1)，施加从电压VPGAM11起逐渐降低的电压VPASSD(k-1)～VPASSD(k-m1)。也就是说，下面的关系成立。

VPGM11＞VPASSD(k-1)＞VPASSD(k-2)＞…＞VPASSD(k-m1+1)＞VPASSD(k-m1) (2)式

并且，对于字线WLD(k-m1-1)至字线WLD0，每两条施加依次降低的电压VPASS。例如向字线WLD(k-m1-1)及WLD(k-m1-2)施加电压VPASSD1，向字线WLD(k-m1-3)及WLD(k-m1-4)施加电压VPASSD2，向字线WLD(k-m1-5)及WLD(k-m1-6)施加电压VPASSD3。并且，VPASSD1＞VPASSD2＞VPASSD3的关系成立。而且，在VPASSD6与VPASSD1之间，VPASSD6≥VPASS1的关系成立。

如上所述，基本上越为上层的字线，电压VPASS的值设定得越高，越为下层的字线，电压VPASS的值设定得越低。并且，电压VPASS的值是以例如大于等于两条为单位变化。但是，在下层侧与选择字线邻接的多个非选择字线(将它称为区域M1)、以及在上层侧与选择字线邻接的多个非选择字线(将它称为区域M2)进行不同的处理。

在区域M2中，施加所述说明的满足(1)式的电压VPASS。也就是说，在区域M2中，电压VPASS的值从上层朝向下层逐渐上升。另一方面，在区域M1中，施加所述说明的满足(2)式的电压VPASS。也就是说，在区域M2中，电压VPASS的值从下层朝向上层逐渐降低。由此，邻接的字线间的电压差得以缓和。

如果将上面的电压VPASS的施加方法进一步一般化，则可如下所述地进行说明。也就是说，将从最下层的字线WLD0到区域M1的多个字线从下层按序设为字线层数为c1的区域C1、及字线层数为c2的区域C2。而且，将从最上层的字线WLDn到区域M2的多个字线从上层按序设为字线层数为d2的区域D2、及字线层数为d1的区域D1。于是，c1+c2+m1+1+m2+d1+d2＝n成立。并且，以如下方式施加电压VPASS。

在区域C1与C2的交界，如下关系成立。

VPASSD(k-m1-c2+1)≥VPASSD(k-m1-c2)＞VPASSD(k-m1-c2-1)≥VPASSD(k-m1-c2-2)

其中，VPASSD(k-m1-c2)是施加给区域C2中的非选择字线WLD(k-m1-c2)的电压VPASS的值，VPASSD(k-m1-c2-1)是施加给区域C1中的非选择字线WLD(k-m1-c2-1)的电压VPASS的值。

同样地，在区域D2与D1的交界，如下关系成立。

VPASSD(k+m2+d1+2)≥VPASSD(k+m2+d1+1)＞VPASSD(k+m2+d1)≥VPASSD(k+m2+d1-1)

其中，VPASSD(k+m2+d1+1)是施加给区域D2中的非选择字线WLD(k+m2+d1+1)的电压VPASS的值，VPASSD(k+m2+d1)是施加给区域D1中的非选择字线WLD(k+m2+d1)的电压VPASS的值。

当然，在所述说明中，比区域M1靠下的区域的分割数及比区域M2靠上层的分割数并不限定于两个，字线也可以被分割为大于等于三个区域。

接着，对不包含选择字线的源极线侧的字线WLS0～WLSn进行说明。在源极线侧，向最上层的字线WLSn及WLS(n-1)施加电压VPASSS11，所施加的电压VPASS随着从此处起朝向下层而降低(图25中，为VPASSS11＞VPASSS12＞VPASSS13)。

如果将源极线侧的电压VPASS一般化，则可如下所述地进行说明。也就是说，从最下层的字线WLS0起依次为：字线层数为e1的区域E1、字线层数为e2的区域E2、及字线层数为e3的区域E3。于是，e1+e2+e3＝n成立。并且，以如下方式施加电压VPASS。

在区域E1与E2的交界，如下关系成立。

VPASSS(e1+1)≥VPASSS(e1)＞VPASSS(e1-1)≥VPASSS(e1-2)

其中，VPASSS(e1)是施加给区域E2中的非选择字线WLS(e1)的电压VPASS的值，VPASSS(e1-1)是施加给区域E1中的非选择字线WLS(e1-1)的电压VPASS的值。

同样地，在区域E2与E3的交界，如下关系成立。

VPASSS(e1+e2+1)≥VPASSS(e1+e2)＞VPASSS(e1+e2-1)≥VPASSS(e1+e2-2)

其中，VPASSS(e1+e2)是施加给区域E3中的非选择字线WLS(e1+e2)的电压VPASS的值，VPASSS(e1+e2-1)是施加给区域E2中的非选择字线WLS(e1+e2-1)的电压VPASS的值。

另外，最上层的非选择字线WLSn的电压VPASSSn也可以不同于施加给相同区域E3中所含的其他非选择字线WLS的电压。而且，最下层的非选择字线WLS0的电压VPASSS0也可以不同于施加给相同区域E1中所含的其他非选择字线WLS的电压。这与第一实施方式中所说明的图14为相同的关系。

当然，在所述说明中，对源极线侧的字线被分割成三个区域的例子进行了说明，但也可以分割成两个区域，或者也可以分割成大于等于四个区域。

另外，所述说明中的常数m(在本例中为m1及m2)、c(在本例中为c1及c2)、d(在本例中为d1及d2)、e(在本例中为e1及e2)为任意，可根据所要选择的字线WL的位置(即k的值)、或字线层数n适当变更。

当选择源极线侧的字线时，在所述说明中，将WLD替换为WLS，将WLS替换为WLD，将VPASSD替换为VPASSS，将VPASSS替换为VPASSD即可。

图26及图27分别表示选择中间层的字线的情况、及选择下层的字线的情况。在此情况下，与图25相同的关系成立。

3.3本实施方式的效果

如第一实施方式中所说明那样，因存储孔的尺寸不同而导致存储单元晶体管的尺寸不同。基于所述情况，不仅编程特性不同，读出特性也不同。更具体来说，存储孔的尺寸越小，越容易接通，存储孔的尺寸越大，越难以接通。

因此，根据本实施方式，对于存储孔的尺寸越小的下层的非选择字线，使电压VPASS越小，对于存储孔的尺寸越大的上层的非选择字线，使电压VPASS越大。

由此，可对非选择字线施加适当的电压，从而可提高写入动作可靠性。

而且，不仅根据层简单地使VPASS的值变化，而且对于与选择字线邻近的非选择字线，以邻接字线间的电位差逐渐变化的方式设定VPASS的值(图25的区域M1及M2)。由此，也可以考虑到字线间的耐受电压。

另外，电压VPASS的值在重复进行编程动作期间，可以维持为固定值，或者也可以与VPGM同样地逐步增加。

而且，有关所述VPASS的实施方式也可以全部相同地应用于读出电压VREAD。也就是说，可对照存储孔的直径来改变电压VREAD的大小。

4.第四实施方式

接下来，对第四实施方式的半导体存储装置进行说明。本实施方式是在所述第一至第三实施方式中通过多次蚀刻而形成存储孔。下面，只对不同于第一至第三实施方式的方面进行说明。

4.1关于NAND串的构成

首先，使用图28对本实施方式的NAND串的构成进行说明。图28是NAND串的剖视图。在图28中，表示通过三个步骤形成存储孔的情况。由大于等于四个步骤而形成存储孔的情况也一样。

如图所示，从比特线BL或源极线SL到达至背栅极晶体管BT的存储孔是从下层分别依次形成三个存储孔MH1、MH2及MH3而成。

并且，各个存储孔MH1～MH3具有锥形状。因此，最下层的存储孔MH1的上端的直径大于中间层的存储孔MH2的下端的直径，中间层的存储孔MH2的上端的直径大于最上层的存储孔MH3的下端的直径，最上层的存储孔MH3的直径大于其下端的直径。

4.2关于编程电压VPGM

图29是表示存储孔直径与编程电压VPGM相对于字线的位置的关系的曲线图。

如图所示，对照各存储孔MH1～MH3的直径而设定VPGM的值。也就是说，当选择与存储孔MH1的最下层的区域A1对应的字线时，施加VPGM1-1，当选择与存储孔MH1的中间层的区域A2对应的字线时，施加VPGM2-1，当选择与存储孔MH1的最上层的区域A3对应的字线时，施加VPGM3-1。并且，VPGM1-1＜VPGM2-1＜VPGM3-1的关系成立。

而且，当选择与存储孔MH2的最下层的区域A1对应的字线时，施加VPGM1-2，当选择与存储孔MH2的中间层的区域A2对应的字线时，施加VPGM2-2，当选择与存储孔MH2的最上层的区域A3对应的字线时，施加VPGM3-2。并且，VPGM1-2＜VPGM2-2＜VPGM3-2的关系成立，在存储孔MH1与MH2的阶差部分，VPGM1-2＜VPGM3-1的关系成立。

进而，当选择与存储孔MH3的最下层的区域A1对应的字线时，施加VPGM1-3，当选择与存储孔MH3的中间层的区域A2对应的字线时，施加VPGM2-3，当选择与存储孔MH3的最上层的区域A3对应的字线时，施加VPGM3-3。并且，VPGM1-3＜VPGM2-3＜VPGM3-3的关系成立，在存储孔MH2与MH3的阶差部分，VPGM1-3＜VPGM3-2的关系成立。

另外，VPGM1-1、VPGM1-2及VPGM1-3既可为相同值，也可以为不同值。这些值是根据存储孔MH1～MH3的尺寸而决定。此情况针对VPGM2-1、VPGM2-2及VPGM2-3也相同，而且，针对VPGM3-1、VPGM3-2及VPGM3-3也相同。

4.3关于电压VPASS

图30是表示存储孔直径与电压VPASS相对于字线的位置的关系的图表。

如图所示，VPASS的值与VPGM同样地对照各存储孔MH1～MH3的直径而设定。在图30的例中，与各存储孔MH1～MH3对应的字线WL针对多条字线的每一条被分割成五个区域。当然，字线WL的区域数也可以为小于等于四个，还可以为大于等于六个。

并且，在与存储孔MH3对应的区域，从上层依次赋予VPA1、VPA2、VPA3、VPA4及VPA5作为电压VPASS。此处，VPA1＞VPA2＞VPA3＞VPA4＞VPA5的关系成立。

而且，在与存储孔MH2对应的区域，从上层依次赋予VPA6、VPA7、VPA8、VPA9及VPA10作为电压VPASS。此处，VPA6＞VPA7＞VPA8＞VPA9＞VPA10的关系成立。

进而，在与存储孔MH3对应的区域，从上层依次赋予VPA11、VPA12、VPA13、VPA14、及VPA15作为电压VPASS。此处，VPA11＞VPA12＞VPA13＞VPA14＞VPA15的关系成立。

另外，VPA1、VPA6及VPA11既可为相同值，也可以为不同值。这些值根据存储孔MH1～MH3的尺寸而决定。该情况针对VPA2、VPA7及VPA12也相同，针对VPA3、VPA8及VPA13也相同，针对VPA4、VPA9及VPA14也相同，针对VPA5、VPA10及VPA15也相同。

4.4本实施方式的效果

对于三维积层型NAND型闪速存储器，越增加字线WL的积层数，越能提高积体度。但是，越增加积层数，存储孔变得越深，结果，存储孔的上端与下端的直径差变大。换言之，下层的存储单元晶体管与上层的存储单元晶体管的特性的差异变大。

因此，优选为不通过统一加工而制成存储孔，而是分多次形成存储孔。在此情况下，存储孔的直径并不是从上层朝向下层单调递减，而如图28所示，成为具有阶差的复杂的形状。

即便在这种情况下，也可以通过对照存储孔的直径适当地设定VPGM及VPASS的值，而提高NAND型闪速存储器的动作可靠性。虽省略了说明，但检测电压VL1的情况也一样。

另外，在如图28的构成的情况下，也能够在存储孔的交界部分，以非选择字线间的电位差变小的方式设定VPASS的值。将此种例子示于图31。

如图所示，施加给存储孔MH3的最下层的区域的字线的电压VPASS的值VPA5是以满足VPA4＜VPA5＜VPA6的关系的方式设定。而且，施加给存储孔MH2的最下层的区域的字线的电压VPASS的值VPA10是以满足VPA9＜VPA10＜VPA11的关系的方式设定。

或者，在图30中，也能够以满足VPA5＜VPA6＜VPA7的关系的方式设定VPA6的值，也能够以满足VPA10＜VPA11＜VPA12的关系的方式设定VPA11的值。

进而，也可以在存储孔的阶差部分设置虚设字线。将此种例子示于图32。图32是NAND串的剖视图。

如图所示，在存储孔MH3的最下层设置虚设字线WLDDM1及WLSDM1，在存储孔MH2的最下层设置虚设字线WLDDM2及WLSDM2。

5.第五实施方式

接下来，对第五实施方式的半导体存储装置进行说明。本实施方式是将所述第一至第四实施方式应用于其他具有NAND串形状的NAND型闪速存储器。下面，只对不同于第一至第四实施方式的方面进行说明。

5.1第一例

图33是第一例的NAND串的剖视图。如图所示，在本例中，在半导体基板上方，首先形成源极线SL。接着，在源极线SL的上方形成选择栅极线SGS，在选择栅极线SGS的上方依次形成虚设字线WLDS0及WLDS1，在虚设字线WLDS1的上方依次形成字线WL0～WLn，在字线WLn的上方依次形成虚设字线WLDD1及WLDD2，在虚设字线WLDD2的上方形成选择栅极线SGD。并且，一个存储孔MH贯通所述各部位，在存储孔MH内形成半导体层AA。并且，在半导体层AA上形成比特线BL。

在本构成中，也可以如图13及图14中所说明那样设定编程电压VPGM。而且，可如图21中所说明那样设定检测电压VL1。进而，可如图24至图27中所说明那样设定电压VPASS。另外，可如图24至图27中在比特线BL侧所说明那样施加电压VPASS。

5.2第二例

图34是第二例的NAND串的剖视图。如图所示，本例是在第一例中所说明的图33中，通过多次加工(本例中为三次)而形成存储孔。

在本构成中，也可以如图29中所说明那样设定编程电压VPGM，如图30及图31中所说明那样设定电压VPASS。检测电压VL1的情况也一样。

5.3第三例

图35是第三例的NAND串的剖视图。如图所示，在本例中，在p型井区域上形成NAND串。在p型井区域内形成n⁺型杂质扩散层及p⁺型杂质扩散层。接着，在n⁺型杂质扩散层上形成接触插塞CP1，在接触插塞CP1上形成源极线SL。接着，在p⁺型杂质扩散层上形成接触插塞CP2，在接触插塞CP2上形成井配线CPWELL。选择栅极线SGS形成到n⁺型杂质扩散层的附近。并且，在进行读出时，通过利用选择栅极线SGS形成在选择晶体管ST2的通道，而使形成在存储单元晶体管MT的通道电连接到n⁺型杂质扩散层。并且，根据本构成，可通过井配线CPWELL，在进行数据删除时对半导体层AA施加删除电压。

5.4第四例

图36是第四例的NAND串的剖视图。本例是在所述第三例中所说明的图35中，通过多次加工(本例中为三次)而形成存储孔。

在本构成中，也可以如图29中所说明那样设定编程电压VPGM，还可以如图30及图31中所说明那样设定电压VPASS。检测电压VL1的情况也一样。

5.5本实施方式的效果

如上所述，第一至第四实施方式中所说明的方法也可以应用于如下构成：成为存储单元晶体管MT的通道的半导体层并非U字型，而具有一根柱状形状。

6.第六实施方式

接下来，对第六实施方式的半导体存储装置进行说明。本实施方式是将第一至第四实施方式应用于进而不同的存储单元阵列而成。下面，只对不同于第一至第四实施方式的方面进行说明。

6.1第一例

6.1.1关于存储单元阵列的构成

图37是本实施方式的存储单元阵列111的电路图，表示任一个区块BLK的构成。如图所示，区块BLK包含多个存储器单位MU(MU1、MU2)。在图37中，只图示了两个存储器单位MU，但也可以为大于等于三个，其数量并无限定。

各个存储器单位MU包含例如四个串群组GR(GR1～GR4)。另外，当在存储器单位MU1及MU2之间进行区分时，将存储器单位MU1的串群组GR分别称为GR1-1～GR4-1，将存储器单位MU2的串群组GR分别称为GR1-2～GR4-2。

各个串群组GR包含例如三个NAND串SR(SR1～SR3)。当然，NAND串SR的数量并不限定于三个，也可以为大于等于四个。各个NAND串SR包含选择晶体管ST1及ST2、及四个存储单元晶体管MT(MT1～MT4)。存储单元晶体管MT的数量并不限定于四个，也可以为大于等于五个，还可以为小于等于三个。

在串群组GR内，三个NAND串SR1～SR3依次积层在半导体基板上，NAND串SR1形成在最下层，NAND串SR3形成在最上层。也就是说，在第一实施方式中所说明的图4中，NAND串内的存储单元晶体管MT沿着半导体基板面的垂直方向积层，相对于此，在本实施方式中，NAND串内的存储单元晶体管MT沿着与半导体基板面平行的方向排列，该NAND串沿着垂直方向积层。并且，相同的串群组GR中所含的选择晶体管ST1及ST2分别与相同的选择栅极线GSL1及GSL2连接，位于同一行的存储单元晶体管MT的控制栅极与相同的字线WL连接。进而，某串群组GR内的三个选择晶体管ST1的汲极连接于互不相同的比特线BL，选择晶体管ST2的源极连接于相同的源极线SL。

在奇数的串群组GR1及GR3、以及偶数的串群组GR2及GR4中，选择晶体管ST1及ST2以其位置关系相反的方式配置。也就是说，如果是图37的例子，则串群组GR1及GR3的选择晶体管ST1配置在NAND串SR的左端，选择晶体管ST2配置在NAND串SR的右端。相对于此，串群组GR2及GR4的选择晶体管ST1配置在NAND串SR的右端，选择晶体管ST2配置在NAND串SR的左端。

并且，串群组GR1及GR3的选择晶体管ST1的栅极连接于相同的选择栅极线GSL1，选择晶体管ST2的栅极连接于相同的选择栅极线GSL2。另一方面，串群组GR2及GR4的选择晶体管ST1的栅极连接于相同的选择栅极线GSL2，选择晶体管ST2的栅极连接于相同的选择栅极线GSL1。

而且，某存储器单位MU中所含的四个串群组GR1～GR4连接于彼此相同的比特线BL，不同的存储器单位MU连接于互不相同的比特线BL。更具体来说，在存储器单位MU1中，串群组GR1～GR4中的NAND串SR1～SR3的选择晶体管ST1的汲极分别经由行选择栅极CSG(CSG1～CSG4)连接于比特线BL1～BL3。行选择栅极CSG具有与例如存储单元晶体管MT或选择晶体管ST1及ST2等相同的构成，在各存储器单位MU中，选择比特线BL所选择的一个串群组GR。因此，与各串群组GR对应的行选择栅极CSG1～CSG4的栅极分别被不同的控制信号线SSL1～SSL4控制。

具有以上所说明的构成的存储器单位MU在记载图37的纸面沿着上下方向排列多个。这些多个存储器单位MU与存储器单位MU1共有字线WL、选择栅极线GSL1及GSL2。另一方面，比特线BL独立，例如相对于存储器单位MU2，将与存储器单位MU1不同的三条比特线BL4～BL6建立对应。与各存储器单位MU建立对应的比特线BL的条数与一个串群组GR中所含的NAND串SR的总数对应。因此，如果NAND串为四层，则比特线BL也设置四条，其他数量的情况也一样。而且，控制信号SSL1～SSL4在存储器单位MU之间可共用，或者也可以独立地被控制。

在所述构成中，从各存储器单位MU逐一选择的一个串群组GR中的相同字线WL所连接的多个存储单元晶体管MT的集合为“页”。

图38及图39是区块BLK的立体图及俯视图，图40是沿着图39中的40-40线的剖视图，图41是沿着图39中的41-41线的剖视图，图42是沿着图39中的42-42线的剖视图。在图37、图40及图42中图示了一个存储器单位MU，图39及图41中图示了两个存储器单位MU1及MU2。

如图所示，在半导体基板20上形成绝缘膜21，在绝缘膜21上形成区块BLK。

通过在绝缘膜21上形成沿着第二方向的条纹形状的例如四个鳍式构造24(24-1～24-4)而形成一个存储器单位MU，所述第二方向与作为相对于半导体基板20表面垂直的方向的第一方向正交。各个鳍式构造24包含沿着第二方向设置的绝缘膜22(22-1～22-4)、及半导体层23(23-1～23-3)。并且，于各个鳍式构造24中，通过交替积层绝缘膜22-1～22-4及半导体层23-1～23-3，而形成在相对于半导体基板20的表面垂直的方向上延伸的四个积层构造。该鳍式构造24分别相当于图37中所说明的串群组GR。并且，最下层的半导体层23-1相当于NAND串SR1的电流路径(形成通道的区域)，最上层的半导体层23-3相当于NAND串SR3的电流路径，位于它们之间的半导体层23-2相当于NAND串SR2的电流路径。

在鳍式构造24的上表面及侧面，依次形成栅极绝缘膜25、电荷存储层26、区块绝缘膜27及控制栅极28(参照图40)。电荷存储层26由例如绝缘膜形成。而且，控制栅极28由导电膜形成，作为字线WL或选择栅极线GSL1及GSL2而发挥功能。字线WL、选择栅极线GSL1及GSL2在多个存储器单位MU之间，以跨及多个鳍式构造24的方式形成。另一方面，控制信号线SSL1～SSL4独立于每个鳍式构造24。

鳍式构造24的一端部被引出到区块BLK的端部，在被引出的区域与比特线BL连接。也就是说，作为一例，如果着眼于存储器单位MU1，则奇数的鳍式构造24-1及24-3的一端部沿着第二方向被引出到某区域而共用地连接，在该区域形成接触插塞BC1～BC3。形成在该区域的接触插塞BC1将串群组GR1及GR3的半导体层23-1及比特线BL1连接，半导体层23-2及23-3得以绝缘。接触插塞BC2将串群组GR1及GR3的半导体层23-2及比特线BL2连接，半导体层23-1及23-3得以绝缘。接触插塞BC3将串群组GR1及GR3的半导体层23-3及比特线BL3连接，半导体层23-1及23-2得以绝缘。

另一方面，偶数的鳍式构造24-2及24-4的一端部被引出到沿着第二方向与鳍式构造24-1及24-3的一端部对向的区域而共用地连接，在该区域形成接触插塞BC1～BC3。形成在该区域的接触插塞BC1将串群组GR2及GR4的半导体层23-1及比特线BL1连接，半导体层23-2及23-3得以绝缘。接触插塞BC2将串群组GR2及GR4的半导体层23-2及比特线BL2连接，半导体层23-1及23-3得以绝缘。接触插塞BC3将串群组GR2及GR4的半导体层23-3及比特线BL3连接，半导体层23-1及23-2得以绝缘。

当然，所述说明是存储器单位MU1的情况，例如在存储器单位MU2的情况下，形成接触插塞BC4～BC6，这些接触插塞将半导体层23-1～23-3分别连接于比特线BL4～BL6(参照图41)。

而且，在鳍式构造24的另一端上形成接触插塞SC。接触插塞SC将半导体层23-1～23-3连接于源极线SL。

在所述构成中，NAND串SR1～SR3中所含的存储单元晶体管的尺寸互不相同。更具体来说，如图40所示，在各鳍式构造24中，半导体层23的沿着第三方向的宽度是位于越低层越大，位于越高层越小。也就是说，半导体层23-1的宽度最大，半导体层23-3的宽度最小，半导体层23-2的宽度为它们中间。也就是说，特性互不相同的多个存储单元晶体管MT包含在一个页面中。

6.1.2关于读出动作

接下来，使用图43对本实施方式的读出动作进行说明。图43是表示数据读出动作时的各配线的电压变化的时序图，作为一例，表示从串群组GR1-1读出数据的情况。

首先，将信号SSL1设为“H”电平，串群组GR1-1连接于感应放大器113。接着，如图43所示，首先，向选择栅极线GSL1施加电压VSG，使选择晶体管ST1成为接通状态。而且，例如利用定序器121控制调节器140，由源极线控制电路114将适当的电压施加给源极线SL1(图43的例中施加电源电压Vdd，但也可以适当设定0～Vdd之间的值，例如为1V左右)。

接下来，将信号BLP及BLS设为“H”电平，感应放大器113中的晶体管132及134成为接通状态。接着，定序器121控制调节器131，而产生信号BLC。此时，定序器121根据连接对应的比特线BL的NAND串SR来控制信号BLC的电压值。更具体来说，在与最下层的NAND串SR1对应的情况下，将信号BLC的电压值设定为VBLC1，在与中间层的NAND串SR2对应的情况下，将信号BLC的电压值设定为VBLC2，在与最上层的NAND串SR3对应的情况下，将信号BLC的电压值设定为VBLC3。并且，在它们之间，存在VBLC1＜VBLC2＜VBLC3的关系。

结果，比特线BL1～BL3的预充电电位分别为VPRE1、VPRE2、VPRE3，在它们之间存在VPRE1＜VPRE2＜VPRE3的关系。

之后，向非选择字线施加电压VREAD，向选择字线施加电压VCGRV(与读出电平对应的电压)，向选择栅极线GSL2施加电压VSG。

结果，如果连接于选择字线的存储单元晶体管成为接通状态，则比特线的电位降低，如果断开，则大致维持预充电电平。接着，感应放大器单元130对该电位进行感测或放大。

另外，在本实施方式中，比特线BL1～BL3的预充电电位分别为VPRE1、VPRE2、VPRE3，以比特线为单位变更预充电电位，但并不限定于该情况，例如也可以针对复数条比特线的每一条来变更预充电电位。三条比特线BL1～BL3的预充电电位也可以设为VPRE1，三条比特线BL4～BL6的预充电电位也可以设为VPRE2，三条比特线BL7～BL9的预充电电位也可以设为VPRE3。

6.1.3关于写入动作

接下来，参照图44对本例的写入动作进行说明。图44是本例的写入动作的时序图，与第一实施方式中所说明的图10大致对应。写入动作的流程大致与图7相同，但不同于第一实施方式的方面在于：与读出动作同样地，被赋予层依存性的并非字线电压，而是比特线电压。而且，在图44中，与图7的说明不同，在编程动作前执行验证动作，但其顺序并无限制。进而，在图44中，列举使用快速通过写入(Quick pass write)方式的例进行说明。关于快速通过写入方式，记载在例如名称为“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE(非易失性半导体存储器装置)”的2009年6月25日申请的美国专利申请案12/491,638号中。该专利申请案的全部内容以参照的形式引用到本案说明书中。

如图所示，在本例中，与所述6.1.2项中所说明的读出动作同样地，对编程验证时的比特线电压赋予层依存性。也就是说，通过定序器121的控制，由调节器131产生与层对应的信号BLC。

结果，编程验证时的比特线电压是越为下层的NAND串SR1设定得越低，越为上层的NAND串SR3设定得越高。

6.2第二例

接下来，对第二例的存储单元阵列进行说明。本例与第一例不同，是根据源极线SL而选择NAND串SR1～SR3。

图45是本实施方式的区块BLK的立体图，表示任一个存储器单位MU。图46是存储器单位MU的俯视图，图47是沿着图46中的47-47线的剖视图，图48是沿着图46中的48-48线的剖视图。

如图所示，本例的构成是在所述第一例中所说明的构成中，多个鳍式构造24的一端部被引出到区块BLK的端部，在被引出的区域，与比特线BL连接，另一端部针对每层而共用地连接，且连接于源极线SL。并且，比特线BL共用地连接于对应的鳍式构造24中的各半导体层23-1～23-3(参照图48)。另一方面，源极线SL相对于共用地连接的鳍式构造24中的各个半导体层23-1～23～3独立地设置(参照图47)。而且，在本例中，取消第一例中的控制信号线SSL。

6.2关于读出动作及写入动作

本例的读出动作及写入动作与图43及图44中所说明的第一例基本相同。但是，在本例中，比特线BL是通过一个串群组GR中所含的多个NAND串SR而共用地连接。因此，可通过控制源极线SL的电位，而从各串群组GR中选择任一个NAND串SR。

例如，当选择最下层的NAND串SR1时，选择对应的源极线SL1，向选择源极线SL1施加适当的选择源极线电压。向其他非选择源极线SL2及SL3施加非选择源极线电压。

比特线电压根据所选择的比特线对应的层，以与第一例相同的方式设定。

6.3本实施方式的效果

如上所述，即便是具有本实施方式的构成的存储单元阵列的情况，也可以应用第一至第四实施方式。

7.变化例等

如上所述，实施方式的半导体存储装置包括：第一及第二存储单元，积层在半导体基板的上方；第三及第四存储单元，积层在第一及第二存储单元的上方；第一至第四字线，分别电连接于第一至第四存储单元的栅极；以及行解码器，向第一至第四字线施加电压。行解码器在向第一存储单元进行写入动作时，向第一字线施加第一编程电压，在向第二存储单元进行写入动作时，向第二字线施加所述第一编程电压。而且，行解码器在向第三存储单元进行写入动作时，向第三字线施加第二编程电压，在向第四存储单元进行写入动作时，向第四字线施加第二编程电压。并且，第二编程电压的电压值比第一编程电压高。

根据所述构成，在三维地积层存储单元而成的半导体存储装置中，可根据层对特性不同的存储单元施加适当的编程电压。因此，可提高半导体存储装置的动作性能。

但是，实施方式并不限定于所述所说明的第一至第七实施方式，可进行各种变化。

例如，当选择栅极线SGD、SGS分别由复数层配线层形成时(图12等例中，分别由四层配线层形成)，施加给这些选择栅极线的电压也可以与VPGM或VPASS同样地，越为上层，电压设得越高。

另外，关于施加给选择栅极线SGS、SGD的电压，例如，记载在“NONVOLATILESEMICONDUCTOR DEVICE(非易失性半导体装置)”的2010年7月29日申请的美国专利申请案编号12/846,234号中。该专利申请案的全部内容以参照的形式引用到本案说明书中。

而且，所述实施方式并不限定于NAND型闪速存储器，可应用于根据层而单元特性不同的所有存储装置，而且，并不限定于存储装置。进而，各实施方式也可以分别单独地实施，还可以组合地实施能够进行组合的多个实施方式。

另外，在有关本发明的各实施方式中，

(1)在读出动作中，各存储单元晶体管MT可保持2比特数据，按照阈值由低到高的顺序依序定义为“E”电平(删除电平)、“A”电平、“B”电平、及“C”时，

施加给A电平的读出动作所选择的字线的电压例如为0V～0.55V之间。并不限定于此，也可以设为0.1V～0.24V之间、0.21V～0.31V之间、0.31V～0.4V之间、0.4V～0.5V之间、0.5V～0.55V之间的任一种情况。

施加给B电平的读出动作所选择的字线的电压例如为1.5V～2.3V之间。并不限定于此，也可以设为1.65V～1.8V之间、1.8V～1.95V之间、1.95V～2.1V之间、2.1V～2.3V之间的任一种情况。

施加给C电平的读出动作所选择的字线的电压例如为3.0V～4.0V之间。并不限定于此，也可以设为3.0V～3.2V之间、3.2V～3.4V之间、3.4V～3.5V之间、3.5V～3.6V之间、3.6V～4.0V之间的任一种情况。

作为读出动作的时间(tR)，例如也可以设为25μs～38μs之间、38μs～70μs之间、70μs～80μs之间。

(2)如上所述，写入动作包含编程动作及验证动作。在写入动作中，

最初施加给于编程动作时所选择的字线的电压例如为13.7V～14.3V之间。并不限定于此，例如也可以设为13.7V～14.0V之间、14.0V～14.6V之间的任一种情况。

也可以改变最初施加给对奇数字线进行写入时所选择的字线的电压、及最初施加给对偶数字线进行写入时所选择的字线的电压。

当将编程动作设为ISPP方式(Incremental Step Pulse Program，增量阶跃脉冲编程)时，作为逐步增加的电压，例如可列举0.5V左右。

作为施加给非选择字线的电压，例如也可以设为6.0V～7.3V之间。但并不限定于该情形，例如也可以设为7.3V～8.4V之间，或者设为6.0V以下。

也可以根据非选择字线为奇数字线或者偶数字线，来改变施加的通过电压。

作为写入动作的时间(tProg)，例如可设为1700μs～1800μs之间、1800μs～1900μs之间、1900μs～2000μs之间。

(3)在删除动作中，

最初施加给形成在半导体基板上部且在上方配置着所述存储单元的井的电压例如为12V～13.6V之间。但并不限定于该情况，例如也可以为13.6V～14.8V之间、14.8V～19.0V之间、19.0～19.8V之间、19.8V～21V之间。

作为删除动作的时间(tErase)，也可以设为例如3000μs～4000μs之间、4000μs～5000μs之间、4000μs～9000μs之间。

(4)关于存储单元的构造，

具有隔着膜厚为4～10nm的隧道绝缘膜而配置在半导体基板(硅基板)上的电荷存储层。该电荷存储层可设为膜厚为2～3nm的SiN或SiON等绝缘膜与膜厚为3～8nm的多晶硅的积层构造。而且，也可以在多晶硅中添加Ru等金属。在电荷存储层上具有绝缘膜。该绝缘膜例如包括被膜厚为3～10nm的下层High-k膜及膜厚为3～10nm的上层High-k膜夹着的膜厚为4～10nm的氧化硅膜。High-k膜可列举HfO等。而且，氧化硅膜的膜厚可设为比High-k膜的膜厚厚。在绝缘膜上隔着膜厚为3～10nm的功函数调整用材料而形成膜厚为30nm～70nm的控制电极。此处，功函数调整用材料为TaO等金属氧化膜、TaN等金属氮化物膜。控制电极可使用W等。

而且，可在存储单元之间形成气隙。

对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并非意欲限定发明的范围。这些实施方式能够以其他各种形态实施，可在不脱离发明的主旨的范围内进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围及主旨中，同样地包含在权利要求所记载的发明及其同等范围内。

[符号的说明]

1 存储系统

100 NAND型闪速存储器

110 核心部

111 存储单元阵列

112 行解码器

113 感应放大器

114 源极线控制电路

115 NAND串

120 周边电路部

121 定序器

122 电荷泵

123 寄存器

124 驱动器

200 控制器

210 主机接口电路

220 内部存储器

230 CPU

240 缓冲存储器

250 NAND接口

Claims

1.一种半导体存储装置，其特征在于包括：

第一存储单元及第二存储单元，积层在半导体基板的上方；

第三存储单元及第四存储单元，积层在所述第一存储单元及所述第二存储单元的上方；

第一字线、第二字线、第三字线以及第四字线，分别与所述第一存储单元、所述第二存储单元、所述第三存储单元以及所述第四存储单元的栅极电连接；以及

行解码器，向所述第一字线、所述第二字线、所述第三字线以及所述第四字线施加电压；并且

所述行解码器在向所述第一存储单元进行写入动作时，向所述第一字线施加第一编程电压，在向所述第二存储单元进行写入动作时，向所述第二字线施加所述第一编程电压，

在向所述第三存储单元进行写入动作时，向所述第三字线施加第二编程电压，在向所述第四存储单元进行写入动作时，向所述第四字线施加所述第二编程电压，所述第二编程电压比所述第一编程电压高。

2.根据权利要求1所述的半导体存储装置，其特征在于：

所述写入动作包含重复进行写入循环的动作，该写入循环包含以编程电压进行写入的编程动作、以及对所述编程动作进行验证的验证动作；

每进行一次所述写入循环，所述编程电压被逐步增加；

所述第一编程电压、所述第二编程电压分别为所述编程电压的初始电压。

3.根据权利要求2所述的半导体存储装置，其特征在于：

所述写入动作还包含检测动作；

对所述第一存储单元及所述第二存储单元的至少一个存储单元的所述检测动作是通过进行使用第一检测电压的读出动作而判定阈值；

对所述第三存储单元及所述第四存储单元中的至少一个存储单元的所述检测动作是通过进行使用第二检测电压的读出动作而判定阈值；

所述第二检测电压比所述第一检测电压高。

4.根据权利要求3所述的半导体存储装置，其特征在于：

所述第一存储单元、所述第二存储单元、所述第三存储单元以及所述第四存储单元分别能够保持2比特以上的数据，所述写入动作包含：所述2比特以上的数据的低阶比特写入动作、所述低阶比特写入动作后的所述检测动作、以及所述检测动作后的高阶比特写入动作；

在所述低阶比特写入动作中，所述第一编程电压及所述第二编程电压被用作所述编程电压的初始电压；

所述高阶比特写入动作中所使用的编程电压被设定为与所述检测动作的结果对应的值。

5.根据权利要求1至4中任一项所述的半导体存储装置，其特征在于还包括：

导电层，其设置于贯通所述第一字线、所述第二字线、所述第三字线以及所述第四字线的存储孔内，且形成有所述第一存储单元、所述第二存储单元、所述第三存储单元以及所述第四存储单元的电流路径；并且

所述导电层的直径越为上层越大，越为下层越小。

6.一种半导体存储装置，其特征在于包括：

第一存储单元，设置在半导体基板的上方；

第二存储单元，设置在所述第一存储单元的上方；

第一字线及第二字线，分别与所述第一存储单元及所述第二存储单元的栅极电连接；以及

行解码器，向所述第一字线及所述第二字线施加电压；并且

写入动作包括：写入循环，包含进行写入的编程动作、及对所述编程动作进行验证的验证动作；以及检测动作，求出存储单元的写入特性；

对所述第一存储单元的检测动作是通过向所述第一字线施加第一检测电压而进行，

对所述第二存储单元的检测动作是通过向所述第二字线施加第二检测电压而进行，

所述第二检测电压比所述第一检测电压高。

7.根据权利要求6所述的半导体存储装置，其特征在于：

对所述第一存储单元的所述检测动作是在进行第一次数的所述写入循环后执行，

对所述第二存储单元的所述检测动作是在进行多于所述第一次数的第二次数的所述写入循环后执行。

8.根据权利要求7所述的半导体存储装置，其特征在于：

所述第一存储单元、所述第二存储单元分别能够保持2比特以上的数据，所述写入动作包含：所述2比特以上的数据的低阶比特写入动作、所述低阶比特写入动作后的所述检测动作、以及所述检测动作后的高阶比特写入动作；并且

所述高阶比特写入动作中所使用的编程电压是设定为与所述检测动作的结果对应的值。

9.根据权利要求6至8中任一项所述的半导体存储装置，其特征在于还包括：

导电层，其是设置于贯通所述第一字线及所述第二字线的存储孔内，且形成所述第一存储单元及所述第二存储单元的电流路径；并且

所述存储孔的直径越为上层越大，越为下层越小。

10.一种半导体存储装置，其特征在于包括：

多个存储单元，积层在半导体基板的上方；

多个字线，分别连接于所述多个存储单元的栅极；以及

行解码器，向所述多个字线施加电压；并且

所述行解码器在进行数据的编程时，向选择字线施加编程电压，

向位于比所述选择字线更靠上层的第一非选择字线，施加比所述编程电压小的第一非选择电压，

向位于比所述选择字线更靠下层的第二非选择字线，施加比所述编程电压及所述第一非选择电压小的第二非选择电压。

11.根据权利要求10所述的半导体存储装置，其特征在于：

所述行解码器在进行所述数据的编程时，对位于越上层的非选择字线，施加越高的非选择电压，对位于越下层的非选择字线，施加越低的非选择电压。

12.根据权利要求11所述的半导体存储装置，其特征在于：

所述行解码器对于多条非选择字线组的每一组，改变所述非选择电压的值。

13.根据权利要求10至12中任一项所述的半导体存储装置，其特征在于还包括：

导电层，其设置于贯通所述多个字线的存储孔内，且形成有所述多个存储单元的电流路径；并且

所述导电层的直径越为上层越大，越为下层越小。