CN105976865A - 半导体存储装置 - Google Patents

Abstract

本发明的实施方式提供一种可提升运行可靠性的半导体存储装置。实施方式的半导体存储装置具备：第1块，具备包含第1存储单元及第1选择晶体管的第1存储串；第2块，具备包含第2存储单元及第2选择晶体管的第2存储串；源极线，电连接于第1存储串及第2存储串；以及控制部，在对第1存储单元进行数据写入的编程运行时，对第2选择晶体管的栅极电极施加源极线的电压。

Description

半导体存储装置

[相关申请案]

本申请享有以日本专利申请2015-49680号(申请日：2015年3月12日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

已知有三维地排列存储单元而成的NAND闪速存储器。

发明内容

本发明的实施方式是提供一种可抑制消耗电流的半导体存储装置。

实施方式的半导体存储装置具备：第1块，具备包含第1存储单元及第1选择晶体管的第1存储串；第2块，具备包含第2存储单元及第2选择晶体管的第2存储串；源极线，电连接于所述第1存储串及所述第2存储串；以及控制部，在对所述第1存储单元进行数据写入的编程运行时，对所述第2选择晶体管的栅极电极施加所述源极线的电压。

附图说明

图1是表示包含第1实施方式的半导体存储装置的存储系统的构成的图。

图2是表示第1实施方式的NAND闪速存储器的构成的框图。

图3是表示第1实施方式的存储单元阵列的构成的电路图。

图4是表示第1实施方式的存储单元阵列的构成的剖视图。

图5是表示第1实施方式的行解码器的构成的框图。

图6是表示第1实施方式的地址解码器/电平转换器的构成的电路图。

图7是表示第1实施方式的写入运行的流程图。

图8是表示第1实施方式的编程运行的波形图。

图9是表示第1实施方式的存储单元阵列的构成的剖视图。

图10是表示比较例的存储单元阵列的构成的剖视图。

图11是表示变化例1的编程运行的波形图。

图12是表示变化例2的编程运行的波形图。

图13是表示第2实施方式的行解码器的构成的框图。

图14是表示第2实施方式的地址解码器/电平转换器的构成的电路图。

图15是表示第2实施方式的编程运行的波形图。

图16是表示第3实施方式的NAND闪速存储器的构成的框图。

图17是表示第3实施方式的存储单元阵列的构成的电路图。

图18是第3实施方式的存储单元阵列的1个存储器单元的立体图。

图19是第3实施方式的存储单元阵列的2个存储器单元的俯视图。

图20是沿着图19中的6-6线的剖视图。

图21是沿着图19中的7-7线的剖视图。

图22是沿着图19中的8-8线的剖视图。

图23是表示第3实施方式的行解码器的构成的图。

具体实施方式

以下，对于实施方式，参照附图进行说明。在进行该说明时，遍及所有图，对共同的部分标注共同的参照符号。

(第1实施方式)

对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举在半导体衬底的上方堆叠存储单元晶体管而成的三维堆叠型NAND闪速存储器为例进行说明。

＜关于存储系统的构成＞

首先，对于包含本实施方式的半导体存储装置的存储系统的构成，使用图1进行说明。

如图1所示，存储系统1具备NAND闪速存储器100及存储控制器200。存储控制器200与NAND闪速存储器100也可以例如利用该等组合构成一个半导体装置，作为该例，可列举如SD^TM卡那样的存储卡、或SSD(solid state drive，固态驱动器)等。而且，存储系统1也可以是更具备主机设备300的构成。

NAND闪速存储器100具备多个存储单元晶体管，且非易失性地存储数据。NAND闪速存储器100的构成详情随后记述。

存储控制器200是响应来自主机设备300的命令，对于NAND闪速存储器100命令进行读出、写入、擦除等。

存储控制器200具备：主机接口电路201、内置存储器(RAM，Random-Access Memory(随机存取存储器))202、处理器(CPU，Central Processing Unit(中央处理器))203、缓冲存储器204、NAND接口电路205、及ECC电路206。

主机接口电路201是经由控制器总线而与主机设备300连接，且管理存储控制器200与主机设备300的通信。接着，主机接口电路201将自主机设备300所接收的命令及数据分别传送至CPU203及缓冲存储器204。而且，主机接口电路201响应CPU203的命令，将缓冲存储器204内的数据传送至主机设备300。

NAND接口电路205是经由NAND总线而与NAND闪速存储器100连接。接着，NAND接口电路205管理NAND闪速存储器100与存储控制器200的通信。接着，NAND接口电路205将自CPU203所接收的命令传送至NAND闪速存储器100。而且，NAND接口电路205在数据写入时将缓冲存储器204内的写入数据传送至NAND闪速存储器100。进而，NAND接口电路205在数据读出时，将自NAND闪速存储器100读出的数据传送至缓冲存储器204。

CPU203是控制存储控制器200整体的运行。例如，CPU203在自主机设备300接收到写入命令时，发行基于NAND接口电路205的写入命令。在读出及擦除时也情况相同。而且，CPU203执行耗损均衡等管理NAND闪速存储器100的各种处理。进而，CPU203执行各种运算。例如，执行数据的加密处理或随机化处理等。另外，如上所述，在主机设备300包含于存储系统1的情形时，CPU203也可以管理存储系统1整体的运行。

ECC电路206是执行数据的纠错(ECC：Error Checking and Correcting，错误检查和纠正)处理。即，ECC电路206在数据的写入时，基于写入数据产生奇偶校验位。接着，ECC电路206在数据的读出时，自所述奇偶校验位产生校正子(syndrome)，检查错误，且将错误纠正。另外，CPU203也可以具有ECC电路206的功能。

内置存储器202是例如DRAM(Dynamic Random Access Memory(动态随机存取存储器))等半导体存储器，且用作CPU203的操作区域。接着，内置存储器202保持用以管理NAND闪速存储器100的固件、或各种管理表格等。

＜关于半导体存储装置的构成＞

接着，使用图2，对半导体存储装置100的构成进行说明。

如图2所示，NAND闪速存储器100大体上具备外围电路110及内核部120。

内核部120具备：存储单元阵列130、感应电路140、行解码器150、源极线驱动器160、及阱驱动器170。

存储单元阵列130具备多个非易失性存储单元晶体管，且多个非易失性存储单元晶体管分别与字线及位线相关联。而且，存储单元阵列130具备多个非易失性存储单元晶体管的集合即多个(图2的例为3个)的块BLK(BLK0、BLK1、BLK2、……)。块BLK各自具备串联有存储单元晶体管的NAND串131的集合即多个串单元SU(SU0、SU1、SU2、……)。当然，存储单元阵列130内的块数、或1块BLK内的串单元数为任意数字。

行解码器150是将块地址或页面地址解码，选择对应的块的任一个字线。接着，行解码器150对选择字线及非选择字线，施加适当的电压。

感应电路140具备多个感应模块141，且在数据读出时，感应自存储单元晶体管读出到位线的数据。而且，在数据写入时，将写入数据传送至存储单元晶体管。

源极线驱动器160对源极线施加电压。

阱驱动器170是对形成有NAND串131的阱区域施加电压。

外围电路110具备序列发生器111、电荷泵112、寄存器113、及驱动器114。

序列发生器111是控制NAND闪速存储器100整体的运行。

驱动器114是按照序列发生器111的控制，将数据的写入、读出、及擦除所需的电压供给至行解码器150、感应电路140、源极线驱动器160及阱驱动器170。

电荷泵112将自外部所赋予的电源电压升压，将所需的电压供给至驱动器114。

寄存器113保持各种信号。例如，寄存器113保持数据的写入或擦除运行的状态，由此，对控制器通知运行是否正常地完成。而且，寄存器113也可以保持各种表格。

＜存储单元阵列＞

接着，使用图3，对第1实施方式的存储单元阵列130的构成的详情进行说明。

如图3所示，NAND串131各自包含例如8个存储单元晶体管MT(MT0～MT7)、及选择晶体管ST1、ST2。存储单元晶体管MT具备包含控制栅极与电荷存储层的堆叠栅极，且非易失性地保持数据。另外，存储单元晶体管MT的个数不仅限于8个，也可以是16个、32个、48个、或64个、128个等，该数量并无限定。而且，在不将存储单元晶体管MT0～MT7进行区分的情形时，则简称为存储单元晶体管MT。

多个存储单元晶体管MT是以串联的方式配置在选择晶体管ST1及ST2之间。

串单元SU0～SU3各自的选择晶体管ST1的栅极分别连接于选择栅极线SGD0～SGD3，且选择晶体管ST2的栅极分别连接于选择栅极线SGS0～SGS3。相对于此，位于同一块BLK0内的存储单元晶体管MT0～MT7的控制栅极分别连接于字线WL0～WL7。另外，在不将字线WL0～WL7进行区分的情形时，则简称为字线WL。

即，相对于字线WL0～WL7在同一块BLK0内的多个串单元SU0～SU3间共通地连接而言，选择栅极线SGD、SGS即便为同一块BLK0内，也在串单元SU0～SU3的每一个中独立。

在第1实施方式中，块BLK0包含例如4个串单元SU(SU0～SU3)。其他的块BLK也具有与块BLK0相同的构成。

而且，存储单元阵列130内矩阵状地配置的NAND串131中位于同一行的NAND串131的选择晶体管ST1的另一端连接于任一个位线BL(BL0～BL(n－1)，(n－1)为1以上的自然数)。而且，位线BL是遍及多个块BLK地连接于多个NAND串131。而且，选择晶体管ST2的电流路径的另一端是连接于源极线SL。源极线SL是例如遍及多个块地连接于多个NAND串131。

如上所述，位于同一块BLK内的存储单元晶体管MT的数据是一次性地被擦除。相对于此，数据的读取及写入是在任一个块BLK的任一个串单元SU中的共通地连接于任一个字线WL的多个存储单元晶体管MT中的每一个存储单元晶体管MT中一次性地进行。将以此方式一次性地写入的单位称为「页面」。

并非限定于以块为单位进行擦除的情形，作为其他的擦除方法，例如记载于称为“非易失性半导体存储器装置”的2011年9月18日申请的美国专利申请13/235,389号。而且，记载于称为“非易失性半导体存储装置”的2010年1月27日申请的美国专利申请12/694,690号。这些专利申请是其整体在本申请说明书中通过参照而被引用。

关于存储单元阵列130的构成，例如记载于称为“三维堆叠非易失性半导体存储器”的2009年3月19日申请的美国专利申请12/407,403号。而且，记载于称为“三维堆叠非易失性半导体存储器”的2009年3月18日申请的美国专利申请12/406,524号、称为“非易失性半导体存储装置及其制造方法”的2010年3月25日申请的美国专利申请12/679,991号”及称为“半导体存储器及其制造方法”的2009年3月23日申请的美国专利申请12/532,030号。这些专利申请是其整体在本申请说明书中通过参照而被引用。

＜源极线接点及阱接点＞

对于本实施方式的NAND闪速存储器100所具备的源极线接点CELSRC及阱接点CPWELL，使用图4进行说明。

如图4所示，半导体衬底101具备：p型半导体衬底(未图示)、n型半导体阱101a、设置在半导体阱101a的表面区域的p型阱区域101b、设置在阱区域101b的表面区域的p型扩散区域101c、及设置在阱区域101b的表面区域的n型扩散区域101d。

如图4所示，存储单元阵列130包含板状的多个源极线接点CELSRC及板状的多个阱接点CPWELL。阱接点CPWELL是将p型扩散区域101C与配线层WRSub(未图示)连接。源极线接点CELSRC是将n型阱区域101b上与配线层WRsrc(未图示)连接。

在阱接点CPWELL_0、及阱接点CPWELL_1之间，配置有串单元SU0～SU3。接着，在各串单元SU间配置有源极线接点CELSRC_0～2。

另外，在不将源极线接点CELSRC_0～CELSRC_2进行区分的情形时，则简称为源极线接点CELSRC。而且，在不将阱接点CPWELL_0与CPWELL_1进行区分的情形时，则简称为阱接点CPWELL。

在存储单元阵列130内，半导体柱SP相对于半导体衬底101沿垂直方向(D3方向)延伸地设置。各晶体管MT、ST1、ST2是以该半导体柱SP为中心轴沿D3方向串联连接。即，在包含半导体柱SP、多级地设置的字线WL及选择栅极线SGD、SGS的区域，配置有各晶体管MT、ST1、ST2。

＜行解码器＞

接着，使用图5，对本实施方式的行解码器150进行说明。行解码器150在存储单元阵列130的每一块BLK具备驱动器151。

而且，驱动器151具备地址解码器/电平转换器152、nMOS晶体管151a、151b、151c、151d、及151e。

地址解码器/电平转换器152是自序列发生器111接收信号BSTON，且自驱动器114接收信号VRDEC_SEL、VRDEC_USEL，自外围电路110的未图示的地址电路接收块地址。接着，地址解码器/电平转换器152基于信号BSTON、信号VRDEC_SEL、及块地址，输出信号BLK_SEL。而且，地址解码器/电平转换器152基于信号BSTON、信号VRDEC_USEL、及块地址，将信号BLK_USEL输出。

使用图6，对地址解码器/电平转换器152的构成，具体地进行说明。如图6所示，地址解码器/电平转换器152具备：地址解码器152a、nMOS晶体管152b、152c、152f、152i、152l、pMOS晶体管152e、152g、152h、152j、152k、及反相器152d、152m。

基于地址解码器152a的解码结果，pMOS晶体管152e、152g、152j、及nMOS晶体管152i、152l成为接通状态或断开状态。基于信号BSTON，nMOS晶体管152b、及152c成为接通状态或断开状态。基于节点N7的电位，nMOS晶体管152f成为接通状态或断开状态。基于节点N10的电位，pMOS晶体管152k成为接通状态或断开状态。基于节点N11的电位，pMOS晶体管152h成为接通状态或断开状态。信号VRDEC_SEL是供给至nMOS晶体管152f的漏极。信号VRDEC_USEL是供给至pMOS晶体管152g、及152j的源极。

＜第1实施方式的数据的写入运行的详情＞

接着，按照图7所示的流程图，对本实施方式的半导体存储装置的数据的写入运行(包含编程运行、及编程验证运行的运行)进行说明。另外，下述所示的处理主要利用序列发生器111的控制而执行。

[S1001]

序列发生器111判定是否自存储控制器200接收到编程指令、块地址、页面的地址、编程开始指令。另外，以下为方便起见，而存在将编程指令、地址、数据、及编程开始指令总称为「指令序列」的情形。

[S1002]

序列发生器111判定已接收到指令序列的情形时(步骤S1001，是)，将所接收的页面的数据存储在内核部120的未图示的缓存。该缓存包含SRAM等，且存储自存储控制器200所供给的数据、或由感应电路140所感测的验证结果等。此后，序列发生器111使编程运行开始。

以下描述中，将编程运行时的选择块的驱动器151的运行、及非选择块的驱动器151的运行分开进行说明。

[关于选择块的驱动器]

首先，对编程运行时的选择块的驱动器151的运行进行说明。

如图8所示，首先，响应序列发生器111的命令，驱动器114在时刻T0～时刻T1中，将信号BSTON的电压自“L(Low)”电平设为“H(High)”电平。

另外，在时刻T0中，响应序列发生器111的命令，驱动器114将信号VRDEC_SEL、VRDEC_USEL的电压设为“VSS”。而且，在时刻T0中，响应序列发生器111的命令，驱动器114将选择栅极线SGDi、SGSi、信号SGD_USEL、SGS_USEL的电压设为“VSS”。而且，在时刻T0中，响应序列发生器111的命令，源极线驱动器160将施加至源极线接点CELSRC的电压设为“VSS”。而且，在时刻T2中，响应序列发生器111的命令，阱驱动器170将施加至阱接点CPWELL的电压设为“VSS”。

接着，返回到图6，对时刻T0中的选择块的地址解码器/电平转换器152的运行进行说明。如图6所示，在选择块的地址解码器/电平转换器152中，地址解码器152a将“H”电平的信号作为对于所接收的块地址的解码结果，供给至节点N4。接着，在时刻T0中，因信号BSTON的电压成为“H”电平，故晶体管152b、152c成为接通状态。由此，地址解码器152a的解码结果被输出至节点N7，从而晶体管152f成为接通状态。而且，因节点N4成为“H”电平，故反相器152d将“L”电平的信号输出至节点N6。由此，晶体管152g成为接通状态，晶体管152i成为断开状态。而且，因节点N6成为“L”电平，故反相器152m将“H”电平的信号供给至节点N12。因此，晶体管152j成为断开状态，晶体管152l成为接通状态。由此，节点N11连接于接地电位，成为“L”电平。其结果，晶体管152h成为接通状态。

接着，使用图8，对时刻T1中的序列发生器111的运行进行说明。如图8所示，在时刻T1中，响应序列发生器111的命令，驱动器114将信号VRDEC_SEL设为“VPGM+Vth”(VSS＜VPGM)。而且，响应序列发生器111的命令，驱动器114将信号VRDEC_USEL设为“VSGD+Vth”(VSS＜VSGD＜VPGM)。

接着，返回到图6，对时刻T1中的选择块的地址解码器/电平转换器152的运行进行说明。如图6所示，在选择块BLK的地址解码器/电平转换器152中，因在时刻T0～时刻T1之间，节点N7成为“H”电平，故在此期间，晶体管152f成为接通状态。因此，经由晶体管152f的源极及漏极，将电压“VPGM+Vth”施加至节点N8。而且，因在时刻T0～时刻T1之间，晶体管152e成为接通状态，故经由晶体管152e的源极及漏极，将电压“VPGM+Vth”供给至节点N7。

在时刻T1中，信号BSTON的电压成为“L”电平，从而晶体管152b及152c成为断开状态。然而，自晶体管152e，被施加电压“VPGM+Vth”。其结果，信号BSTON的电压成为“L”电平后，晶体管152f也维持接通状态。由此，信号BLK_SEL的电压成为“VPGM+Vth”(“H”电平)。而且，因在时刻T1中，节点N11维持“L”电平，故信号BLK_USEL的电压成为“VSS”(“L”电平)。

即，晶体管151a、151b、及151c成为接通状态，晶体管151d、及151e成为断开状态(参照图5)。

由此，选择栅极线SGDi＜3：0＞被电连接于存储单元阵列130的选择块BLK的选择栅极线SGD＜3：0＞。而且，选择栅极线SGSi＜3：0＞被电连接于存储单元阵列130的选择块BLK的选择栅极线SGS＜3：0＞。进而，信号线WLi＜7：0＞被电连接于存储单元阵列130的选择块BLK的字线WL＜7：0＞。

接着，返回到图8，对时刻T2中的序列发生器111的运行进行说明。序列发生器111是如图8所示，以时刻T2～时刻T4进行位线的预充电运行。更具体而言，时刻T2中，响应序列发生器111的命令，驱动器114将被选择的选择栅极线SGDi(selected SGD)的电压设为“VSGD_PROG”(VSS＜VSGD＜VSGD_PROG＜VPGM)，将选择栅极线SGSi及非选择的选择栅极线SGDi(unselected SGD)的电压设为“VSS”。而且，在时刻T2中，响应序列发生器111的命令，源极线驱动器160将施加至源极线接点CELSRC的电压设为“VCELSRC”(VSS＜VCELSRC＜VSGD＜VSGD_PROG＜VPGM)。

在时刻T3中，响应序列发生器111的命令，驱动器114将施加至选择栅极线SGD(selected SGD)的电压设为“VSGD”。

接着，在时刻T4中，响应序列发生器111的命令，驱动器114将施加至选择块BLK中的选择字线WL_SEL及非选择字线WL_USEL的电压设为“VPASS”(VSS＜VCELSRC＜VSGD＜VSGD_PROG＜VPASS＜VPGM)。而且，在时刻T5中，响应序列发生器111的命令，驱动器114将施加至选择块BLK中的选择字线WL_SEL的电压设为“VPGM”。

由此，在被选择的存储单元中执行编程运行。接着，存储在未图示的缓存中的数据在存储单元阵列130中被编程。

[关于非选择块的驱动器]

接着，对编程运行时的非选择块的驱动器151的运行进行说明。使用图6，对时刻T0中的非选择块的地址解码器/电平转换器152的运行进行说明。如图6所示，在非选择块的地址解码器/电平转换器152中，地址解码器152a将“L”电平的信号供给至节点N4。因信号BSTON的电压成为“H”电平，故晶体管152b及152c将“L”电平的信号供给至节点N7。因节点N4成为“L”电平，故反相器152d将“H”电平的信号输出至节点N6。晶体管152i成为接通状态，节点N10连接于接地电位。因节点N6成为“H”电平，故反相器152m将“L”电平的信号供给至节点N12。

如图6所示，在非选择块BLK的地址解码器/电平转换器152中，经由晶体管152j及152k，将信号VRDEC_USEL供给至节点N11(时刻T1)。因此，节点N11的电压成为“VSGD+Vth”。由此，信号BLK_USEL成为“VSGD+Vth”(“H”电平)。

由此，非选择块BLK的晶体管151a、151b、151c成为断开状态，晶体管151d、151e成为接通状态(参照图5)。

由此，信号线SGD_USEL被电连接于存储单元阵列130的非选择块BLK的选择栅极线SGD＜3：0＞。而且，信号线SGS_USEL被电连接于存储单元阵列130的非选择块BLK的选择栅极线SGS＜3：0＞。而且，存储单元阵列130的非选择块BLK的字线WL未连接于信号线WLi，故成为电性浮动状态。

如上所述，非选择块BLK的节点N1及节点N3是连接于产生信号SGS_USEL的驱动器(未图示)。该驱动器包含于驱动器114中。如图8所示，在时刻T2中，响应序列发生器111的命令产生信号SGS_USEL的驱动器产生电压“VCELSRC”作为信号SGS_USEL。而且，响应序列发生器111的命令，驱动器114将信号SGD_USEL的电压设为“VSS”。而且，在时刻T2中，响应序列发生器111的命令，源极线驱动器160将施加至源极线接点CELSRC的电压设为“VCELSRC”。

接着，在时刻T4中，响应序列发生器111的命令，驱动器114将信号线WLi的电压设为“VPASS”。在选择块的字线WL中连接有该信号线WLi，从而传送电压“VPASS”。接着，非选择块的字线WL未连接于信号线WLi而被切断，从而成为电性浮动状态。

这样一来，本实施方式是在选择块中，进行数据的编程运行之期间，如图9所示，在非选择块中，对选择晶体管ST2的栅极电极SGS，施加与施加至源极线接点CELSRC的电压相同的电压“VCELSRC”。

[S1003]

接着，响应序列发生器111的命令，行解码器150将编程验证电压Vpvf适当地施加至选择字线WLn_SEL，执行编程验证运行。

[S1004]

序列发生器111判定编程验证是否通过。若通过选择页面中的编程验证(步骤S1004，是)，则对于该页面的写入运行结束。

[S1005]

序列发生器111在判断选择页面中的编程验证未通过的情形时(步骤S1004，否)，则判定对于该页面的编程运行的循环数NWLn_loop是否达到最大值。序列发生器111判定循环数NWLn_loop已达到最大值的情形时(步骤S1005，是)，则使对于该页面的写入运行结束。

[S1006]

在步骤S1005中，序列发生器111判定循环数NWLn_loop未达到最大值的情形时(步骤S1005，否)，序列发生器111将循环数NWLn_loop更新为NWLn_loop+1。

[S1007]

序列发生器111使编程电压VPGM仅增加DVPGM。接着，序列发生器111使用经更新的编程电压VPGM，重复进行步骤S1002的运行。

序列发生器111在判定已通过步骤S1004的验证运行，或在步骤S1005中，判定循环数NWLn_loop为最大值之前，重复进行步骤S1002～S1007的运行。

＜关于第1实施方式的作用效果＞

根据所述实施方式，在编程运行时，序列发生器111对存储单元阵列130的非选择块的选择晶体管的栅极电极，施加与施加至源极线接点的电压相同的电压。

且说，如图10所示，在编程运行时，存在序列发生器111将施加至非选择块的选择栅极线SGS(Unselected block)的电压设为“VSS”的情形。此时，如图10所示，在源极线接点CELSRC与选择晶体管ST2之间产生寄生电容。因此，存在编程运行时，导致源极线接点CELSRC充电所需的消耗电流变大的情形。

然而，在本实施方式的编程运行时，序列发生器111使施加至源极线接点CELSRC的“VCELSRC”施加至非选择块的选择晶体管ST2的栅极电极SGS。因此，与图10所示那样的比较例的编程运行相比，在本实施方式的编程运行中，可抑制源极线接点CELSRC与选择晶体管ST2之间的寄生电容。由此，在编程运行时，可抑制源极线接点CELSRC充电所需的消耗电流。

另外，所述第1实施方式是在编程运行时，序列发生器111对非选择块的选择晶体管ST1的栅极电极SGD施加电压“VSS”，但不仅限于此。例如，序列发生器111也可以对非选择块的选择晶体管ST1的栅极电极SGD，施加电压“VSS”以上且未达电压“VCELSRC”的电压。

而且，在所述第1实施方式中，序列发生器111是对非选择块的选择晶体管ST2的栅极电极SGS，施加电压“VCELSRC”，但不仅限于此。例如，序列发生器111也可以对非选择块的选择晶体管ST2的栅极电极SGS，施加电压“VSS”以上且未达电压“VCELSRC”的电压。即便该情形时，也与比较例的编程运行相比，在编程运行时，可抑制源极线接点CELSRC充电所需的消耗电流。

而且，在所述第1实施方式中，序列发生器111是在编程运行时，对非选择块的选择晶体管ST2的栅极电极SGS，施加电压“VCELSRC”，对非选择块的选择晶体管ST1的栅极电极SGD施加电压“VSS”，但不仅限于此。例如，序列发生器111也可以在编程运行时，对非选择块的选择晶体管ST2的栅极电极SGS，施加电压“VSS”，且对非选择块的选择晶体管ST1的栅极电极SGD施加电压“VCELSRC”。

而且，此时，序列发生器111也可以对非选择块的选择晶体管ST2的栅极电极SGS，施加电压“VSS”以上且未达电压“VCELSRC”的电压。

而且，在所述第1实施方式中，序列发生器111是对非选择块的选择晶体管ST1的栅极电极SGD，施加电压“VCELSRC”，但不仅限于此。例如，序列发生器111也可以对非选择块的选择晶体管ST1的栅极电极SGD，施加电压“VSS”以上且未达电压“VCELSRC”的电压。

(变化例1)

接着，对变化例1进行说明。另外，变化例1的存储装置的基本构成及基本运行是与所述第1实施方式的存储装置相同。因此，将对于所述第1实施方式中已说明的事项及可根据所述第1实施方式容易进行类推的事项的说明省略。

＜变化例1的数据的写入运行的详情＞

接着，按照图7的流程图，对变化例1的半导体存储装置的数据写入运行进行说明。另外，步骤S1002以外的步骤是与第1实施方式中已说明的运行相同。

[S1001]

NAND闪速存储器100是进行与第1实施方式中已说明的运行相同的运行。

[S1002]

序列发生器111判定接收指令序列的情形时(步骤S1001，是)，将所接收的页面的数据存储在未图示的缓存。

接着，序列发生器111使编程运行开始。

如下所述，使用图11，对编程运行时的非选择块的驱动器151的运行进行说明。另外，选择块的驱动器151的运行是与第1实施方式的步骤S1002中已说明的运行相同。

[关于非选择块的驱动器]

对编程运行时的非选择块的驱动器151的运行进行说明。另外，时刻T0及时刻T1的序列发生器111的运行是与第1实施方式中已说明的时刻T0及时刻T1的序列发生器111的运行相同。

如图11所示，在时刻T2中，响应序列发生器111的命令，驱动器114将施加至选择栅极线SGD(Unselected block)的电压设为“VSS”。在时刻T2中，响应序列发生器111的命令，源极线驱动器160将施加至源极线接点CELSRC的电压设为“VCELSRC”。而且，序列发生器111在时刻T2中，将信号线SGS_USEL设为电性浮动状态。由此，连接于信号线SGS_USEL的非选择块的选择栅极线SGS＜3：0＞成为电性浮动状态。

另外，时刻T3～时刻T5的序列发生器111的运行是与第1实施方式中已说明的时刻T3～时刻T5的NAND闪速存储器100的运行相同。

这样，在选择栅极线SGS为电性浮动状态的情形时，可抑制源极线接点CELSRC与选择晶体管ST2之间的寄生电容。其结果，便可获得与第1实施方式中已说明的效果相同的效果。

[S1003]～[S1007]

NAND闪速存储器100进行与第1实施方式中已说明的运行相同的运行。

序列发生器111在判定已通过步骤S1004的验证运行，或在步骤S1005中判定循环数NWLn_loop为最大值之前，重复进行步骤S1002～S1007的运行。

另外，所述变化例1是在编程运行时，序列发生器111对非选择块的选择晶体管ST1的栅极电极SGD，施加电压“VSS”，但不仅限于此。例如，序列发生器111也可以对非选择块的选择晶体管ST1的栅极电极SGD，施加电压“VSS”以上且未达电压“VCELSRC”的电压。

而且，在所述第2实施方式中，序列发生器111是在编程运行时，将非选择块的选择晶体管ST2的栅极电极SGS设为电性浮动状态，对非选择块的选择晶体管ST1的栅极电极SGD施加电压“VSS”，但不仅限于此。例如，序列发生器111也可以在编程运行时，对非选择块的选择晶体管ST2的栅极电极SGS施加电压“VSS”，将非选择块的选择晶体管ST1的栅极电极SGD设为电性浮动状态。而且，此时，序列发生器111也可以对非选择块的选择晶体管ST2的栅极电极SGS，施加电压“VSS”以上且未达电压“VCELSRC”的电压。

(变化例2)

接着，对变化例2进行说明。另外，变化例2的存储装置的基本构成及基本运行是与所述第1实施方式的存储装置相同。所以，将对于所述第1实施方式中已说明的事项及可根据所述第1实施方式容易地进行类推的事项的说明省略。

＜变化例2的数据写入运行的详情＞

接着，按照图7的流程图，对变化例2的半导体存储装置的数据写入运行进行说明。另外，步骤S1002以外的步骤是与使用第1实施方式所说明的运行相同。

[S1001]

NAND闪速存储器100进行与第1实施方式中已说明的运行相同的运行。

[S1002]

序列发生器111在判定接收指令序列的情形时(步骤S1001，是)，将所接收的页面的数据存储在未图示的缓存。

接着，序列发生器111使编程运行开始。

如下所述，使用图12对编程运行时的非选择块的驱动器151的运行进行说明。另外，选择块的驱动器151的运行是与第1实施方式的步骤S1002中已说明的运行相同。

[关于非选择块的驱动器]

对编程运行时的非选择块的驱动器151的运行进行说明。另外，时刻T0及时刻T1的运行是与第1实施方式中已说明的时刻T0及时刻T1的运行相同。

如图12所示，在时刻T2中，响应序列发生器111的命令，源极线驱动器160将施加至源极线接点CELSRC的电压设为“VCELSRC”。而且，在时刻T2中，响应序列发生器111的命令，阱驱动器170将施加至阱接点CPWELL的电压设为“VCELSRC”。而且，在时刻T2中，响应序列发生器111的命令，驱动器114将施加至选择栅极线SGD(Unselected block)、及选择栅极线SGS(Unselected block)的电压设为“VSS”。

另外，时刻T3～时刻T5的运行是与第1实施方式中已说明的时刻T3～时刻T5的运行相同。

在本变化例中，序列发生器111是在选择块中，进行数据的编程运行之期间，在非选择块中，对阱接点CPWELL，施加与施加至源极线接点CELSRC的电压相同的电压“VCELSRC”。

且说，如图10所示，在编程运行时，存在序列发生器111将施加至非选择块的阱接点CPWELL的电压设为“VSS”的情形。此时，在源极线接点CELSRC与衬底101之间产生电位差，其结果，导致产生寄生电容。因此，存在当编程运行时，导致源极线接点CELSRC充电所需的消耗电流变大的情形。

然而，在变化例2中，当编程运行时，序列发生器111将施加至源极线接点的“VCELSRC”施加至非选择块的阱接点CPWELL。因此，与如上所述的比较例的编程运行相比，在本实施方式的编程运行中，可抑制源极线接点CELSRC与衬底101之间的寄生电容。由此，在编程运行时，可抑制源极线接点CELSRC充电所需的消耗电流。

[S1003]～[S1007]

序列发生器111进行与第1实施方式中已说明的运行相同的运行。

序列发生器111在判定已通过步骤S1004的验证运行，或步骤S1005中判定循环数NWLn_loop为最大值之前，重复进行步骤S1002～S1007的运行。

另外，所述的变化例2也可以与所述第1实施方式或变化例1进行组合。

而且，在所述的变化例2中，当编程运行时，序列发生器111对非选择块的选择晶体管ST1的栅极电极SGD、选择晶体管ST2的栅极电极SGS，施加电压“VSS”，但不仅限于此。例如，序列发生器111也可以对非选择块的选择晶体管ST1的栅极电极SGD或选择晶体管ST2的栅极电极SGS，施加电压“VSS”以上且未达电压“VCELSRC”的电压。

(第2实施方式)

接着，对第2实施方式进行说明。本实施方式是行解码器150的驱动器151的构成不同于第1实施方式中已说明的行解码器150的驱动器151的构成。另外，第2实施方式的存储装置的基本构成及基本运行是与所述第1实施方式的存储装置相同。因此，将对于所述第1实施方式中已说明的事项及可根据所述第1实施方式容易地进行类推的事项的说明省略。

＜行解码器＞

使用图13，对本实施方式的驱动器151进行说明。

驱动器151具备地址解码器/电平转换器153、nMOS晶体管151a、151b、151c、151f、及151g。

地址解码器/电平转换器153是接收信号BSTON、信号PROG、信号VRDEC_SEL、信号VRDEC_USEL，接收块地址。接着，地址解码器/电平转换器153基于信号BSTON、信号VRDEC_SEL、及块地址，输出信号BLK_SEL。而且，地址解码器/电平转换器153基于信号BSTON、信号VRDEC_USEL、及块地址，输出信号BLK_USEL_SGD。进而，地址解码器/电平转换器153基于信号BSTON、信号PROG、信号VRDEC_USEL、及块地址，输出信号BLK_USEL_SGS。

使用图14，对地址解码器/电平转换器153的构成具体地进行说明。如图14所示，地址解码器/电平转换器153具备：地址解码器152a、nMOS晶体管152b、152c、152f、152i、152l、153e、153h、pMOS晶体管152e、152g、152h、152j、152k、153c、153d、153f、153g、及反相器152d、152m、153a、153i、及OR电路153b。

基于反相器153a的输出、及节点N6的电位，pMOS晶体管153c、153f、nMOS晶体管153e、及153h成为接通状态或断开状态。基于节点N17的电位，pMOS晶体管153g成为接通状态或断开状态。基于节点N18的电位，pMOS晶体管153d成为接通状态或断开状态。信号VRDEC_USEL是供给至pMOS晶体管153c、及153f的源极。

如图13所示，nMOS晶体管151f是栅极中被输入信号BLK_USEL_SGD，漏极连接于信号线SGD_USEL，源极连接于节点N13。进而，nMOS晶体管151g是栅极中被输入信号BLK_USEL_SGS，漏极连接于信号线SGS_USEL，源极连接于节点N14。

＜第2实施方式的数据的写入运行的详情＞

接着，按照图7的流程图，对本实施方式的半导体存储装置的数据的写入运行进行说明。另外，步骤S1002以外的步骤是与使用第1实施方式所说明的运行相同。

[S1002]

序列发生器111在判定接收指令序列的情形时(步骤S1001，是)，将所接收的页面的数据存储在未图示的缓存。

接着，序列发生器111使编程运行开始。

如下所述，对编程运行中的非选择块的驱动器151的运行进行说明。另外，本步骤中的选择块的驱动器151的运行是与第1实施方式的步骤S1002中已说明的运行相同。

[关于非选择块的驱动器]

对编程运行时的非选择块的驱动器151的运行进行说明。

如图15所示，在时刻T0中，响应序列发生器111的命令，驱动器114将信号BSTON自“L”电平设为“H”电平。而且，响应序列发生器111的命令，驱动器114将信号PROG自“L”电平设为“H”电平。

接着，返回到图14，对时刻T0中的非选择块的地址解码器/电平转换器152的运行进行说明。此处，将与第1实施方式已说明的运行相同的运行的说明省略。如图14所示，在时刻T0，因信号PROG成为“H”电平，故反相器153a将“L”电平的信号输出。OR电路153b输入有“H”电平的信号与“L”电平的信号，故将“L”电平的信号输出。由此，晶体管153c成为接通状态，晶体管153e成为断开状态。而且，经由反相器153i，对节点N19供给“H”电平的信号，从而晶体管153f成为断开，晶体管153h成为接通。由此，节点N18成为“L”电平。其结果，晶体管153d成为接通状态。

接着，如图14所示，如第1实施方式中已说明，时刻T1中的非选择块BLK的地址解码器/电平转换器153的节点N11的电压为“VSGD+Vth”。由此，信号BLK_USEL_SGD成为“H(VSGD+Vth)”电平。

而且，因晶体管153f、153g为断开状态且晶体管153h为接通状态，故节点N18成为接地电位。由此，信号BLK_USEL_SGS成为“L”电平。

由此，晶体管151a、151b、151c、151g成为断开状态，晶体管151f成为接通状态(参照图13)。

接着，将信号线SGD_USEL电连接于存储单元阵列130的非选择块BLK的选择栅极线SGD＜3：0＞。而且，存储单元阵列130的非选择块BLK的选择栅极线SGS＜3：0＞既不连接于信号线SGS_USEL，也不连接于选择栅极线SGSi＜3：0＞，故成为电性浮动状态。而且，存储单元阵列130的非选择块BLK的字线WL未连接于信号线WLi，故成为电性浮动状态。

在时刻T2中，响应序列发生器111的命令，驱动器114将施加至选择栅极线SGD(Unselected block)的电压设为“VSS”。在时刻T2中，响应序列发生器111的命令，源极线驱动器160将施加至源极线接点CELSRC的电压设为“VCELSRC”。而且，序列发生器111在时刻T2中，将信号线SGS_USEL设为电性浮动状态。

另外，时刻T3～时刻T5的序列发生器111的运行是与变化例1中已说明的时刻T3～时刻T5的NAND闪速存储器100的运行相同。

这样一来，在选择栅极线SGS为电性浮动状态的情形时，可抑制源极线接点CELSRC与选择晶体管ST2之间的寄生电容。其结果，可获得与变化例1相同的效果。

[S1003]～[S1007]

序列发生器111进行与第1实施方式中已说明的运行相同的运行。

序列发生器111在判定已通过步骤S1004的验证运行，或步骤S1005中判定循环数NWLn_loop为最大值之前，重复进行步骤S1002～S1007的运行。

＜关于第2实施方式的作用效果＞

根据所述实施方式，在编程运行时，序列发生器使非选择块的选择晶体管的栅极电极浮动。由此，可获得与变化例1的效果相同的效果。

另外，所述第2实施方式是在编程运行时，序列发生器111对非选择块的选择晶体管ST1的栅极电极SGD施加电压“VSS”，但不仅限于此。例如，序列发生器111也可以对非选择块的选择晶体管ST1的栅极电极SGD，施加电压“VSS”以上且未达电压“VCELSRC”的电压。

而且，在所述第2实施方式中，序列发生器111是在编程运行时，将非选择块的选择晶体管ST2的栅极电极SGS设为电性浮动状态，对非选择块的选择晶体管ST1的栅极电极SGD施加电压“VSS”，但不仅限于此。例如，序列发生器111也可以在编程运行时，对非选择块的选择晶体管ST2的栅极电极SGS施加电压“VSS”，将非选择块的选择晶体管ST1的栅极电极SGD设为电性浮动状态。而且，此时，序列发生器111也可以对非选择块的选择晶体管ST2的栅极电极SGS，施加电压“VSS”以上且未达电压“VCELSRC”的电压。

(第3实施方式)

接着，对第3实施方式进行说明。本实施方式是将第1实施方式及变化例1适用于与第1实施方式中已说明的存储单元阵列不同的存储单元阵列。另外，第3实施方式的存储装置的基本构成及基本运行是与所述第1实施方式的存储装置相同。因此，将对于所述第1实施方式中已说明的事项及可根据所述第1实施方式容易地进行类推的事项的说明省略。

＜关于第3实施方式的半导体存储装置＞

接着，对NAND闪速存储器100的构成进行说明。

图16是本实施方式的NAND闪速存储器100的框图。如图所示，内核部120具备存储单元阵列230、行解码器150、感应电路140、及源极线驱动器160。

存储单元阵列230具备多个非易失性存储单元晶体管MT的集合即多个块BLK(BLK1、BLK2、……)。同一块BLK内的数据是一次性地擦除。块BLK各自具有分别与字线及位线相关联的存储单元晶体管MT的集合即多个存储器单元MU(MU1、MU2、……)。存储器单元MU各自具备串联有存储单元晶体管的NAND串SR(SR1、SR2、SR3、……)的集合即多个串组GR(GR1、GR2、GR3、GR4、……)。当然，存储单元阵列230内的存储器单元MU数、或1存储器单元MU内的串组GR数、1串组内的NAND串SR数为任意。存储单元阵列230的详情随后记述。

＜关于第3实施方式的存储单元阵列的构成＞

图17是本实施方式的存储单元阵列230的电路图。如图所示，存储单元阵列230在各块BLK内具备多个存储器单元MU(MU1、MU2、MU3)。图17中仅图示了3个存储器单元MU，但也可以是4个以上，该数并无限定。

存储器单元MU各自具备例如4个串组GR(GR1～GR4)。当然，串组GR的数不仅限于4个，也可以是3个以下或5个以上。另外，当在存储器单元MU间，区分串组GR时，将存储器单元MU1的串组GR分别称作GR1-1～GR4-1，且将存储器单元MU2的串组GR分别称作GR1-2～GR4-2。

串组GR各自具备例如3个NAND串SR(SR1～SR3)。当然，NAND串SR的数不仅限于3个，也可以是4个以上。NAND串SR各自具备选择晶体管ST1及ST2、以及4个存储单元晶体管MT(MT1～MT4)。存储单元晶体管MT的数不仅限于4个，也可以是5个以上或3个以下。存储单元晶体管MT是形成具备包含控制栅极与电荷存储层的堆叠栅极的晶体管，从而非易失性地保持数据。而且，存储单元晶体管MT是串联在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。存储单元晶体管MT既可以是将绝缘膜用于电荷存储层的MONOS型，也可以是将导电膜用于电荷存储层的FG型。在MONOS型的情形时，电荷存储层可以在邻接的存储单元晶体管间连续，而在FG型的情形时，电荷存储层在每一存储单元晶体管分离。以下作为一例，以存储单元晶体管MT为MONOS型的情形为例进行说明。

在串组GR中，3个NAND串SR1～SR3是依次地堆叠在半导体衬底上方，且NAND串SR1形成在最下层，NAND串SR2形成在中间层，NAND串SR3形成在最上层。接着，将同一串组GR中所含的选择晶体管ST1及ST2的栅极分别连接于同一选择栅极线GSL1及GSL2，将位于同一列的存储单元晶体管MT的控制栅极连接于同一字线WL。进而，某一串组GR内的3个选择晶体管ST1的漏极经由选择晶体管CSG，连接于相互不同的位线BL，且选择晶体管ST2的源极连接于同一源极线SL。

具体而言，第奇数个串组GR1及GR3的选择晶体管ST1的漏极分别连接于列选择晶体管CSG1及CSG3的源极，且选择晶体管ST2的源极共通地连接于源极线SL1。另一方面，第偶数个串组GR2及GR4的选择晶体管ST1的漏极分别连接于列选择晶体管CSG2及CSG4的源极，且选择晶体管ST2的源极共通地连接于源极线SL2。

接着，串组GR1及GR3的选择晶体管ST1的栅极、以及串组GR2及GR4的选择晶体管ST2的栅极共通地连接于同一选择栅极线GSL1。而且，串组GR1及GR3的选择晶体管ST2的栅极、以及串组GR2及GR4的选择晶体管ST1的栅极共通地连接于同一选择栅极线GSL2。

而且，在串组GR1及GR3中，存储单元晶体管MT1、MT2、MT3、及MT4的控制栅极分别连接于字线WL1、WL2、WL3、及WL4。相对于此，在串组GR2及GR4中，存储单元晶体管MT4、MT3、MT2、及MT1的控制栅极分别连接于字线WL1、WL2、WL3、及WL4。

而且，某一存储器单元MU中所含的4个串组GR1～GR4的NAND串SR1～SR3是连接于彼此相同的位线BL，且不同的存储器单元MU是连接于彼此不同的位线BL。更具体而言，在存储器单元MU1中，串组GR1～GR4中的NAND串SR1～SR3的选择晶体管ST1的漏极分别经由列选择晶体管CSG(CSG1～CSG4)连接于位线BL1～BL3。列选择晶体管CSG具有例如与存储单元晶体管MT或选择晶体管ST1及ST2相同的构成，且在各存储器单元MU中，选择位线BL中所选择的1个串组GR。因此，与各串组GR相关联的列选择晶体管CSG1～CSG4的栅极分别由不同的控制信号线SSL1～SSL4进行控制。

具有以上说明的构成的存储器单元MU是在揭示图17的纸面上，在上下方向上排列有多个。这些多个存储器单元MU共同具有存储器单元MU1、字线WL及选择栅极线GSL1及GSL2。另一方面，位线BL在每一存储器单元中独立，例如，与存储器单元MU1不同的3根位线BL4～BL6是与存储器单元MU2相关联。同样地，位线BL7～BL9是与存储器单元MU3相关联。即，与各存储器单元MU相关联的位线BL的根数是对应于1个串组GR中所含的NAND串SR的总数。因此，若NAND串SR为4层，则与1个存储器单元MU对应的位线数也是4根，其他数的情况也相同。而且，控制信号线SSL1～SSL4设为在存储器单元MU间共通。

在所述构成中，与逐一地选自各存储器单元MU的串组GR中的同一字线WL连接的多个存储单元晶体管MT的集合成为被称作「页面」的单位。接着，数据的写入及读出以页面为单位进行。例如图17中，作为一例，在选择信号SSL1及字线WL1的情形时，在存储器单元MU1的串组GR1-1与存储器单元MU2的串组GR1-2中，由连接于字线WL1的存储单元晶体管MT形成1页面。接着，将该页面中所含的6个存储单元晶体管MT1分别连接于位线BL1～BL6。在存储器单元MU设有3个的情形时，进而，存储器单元MU3的串组GR1-3中的存储单元晶体管MT1包含于所述页面。选择其他的信号线SSL或字线WL的情况也相同。

如图18～图22所示，在半导体衬底20上形成绝缘膜21，且在绝缘膜21上形成存储单元阵列230。

在绝缘膜21上，通过形成沿着与相对半导体衬底20表面垂直的方向即D3方向正交的D1方向的条纹形状的例如4个鳍型结构24(24-1～24-4)，而形成1个存储器单元MU。鳍型结构24各自包含交替地堆叠的绝缘膜22(22-1～22-4)及半导体层23(23-1～23-3)。该鳍型结构24分别相当于图17中已说明的串组GR。而且，最下层的半导体层23-1相当于NAND串SR1的电流路径(形成有沟道的区域)，且最上层的半导体层23-3相当于NAND串SR3的电流路径，位于最上层与最下层之间的半导体层23-2相当于NAND串SR2的电流路径。

在鳍型结构24的上表面及侧面，依次地形成有隧道绝缘膜25、电荷存储层26、块绝缘膜27、及导电膜28(参照图20)。电荷存储层26是例如由绝缘膜形成。而且，导电膜28是例如由金属形成，且作为字线WL或选择栅极线GSL1及GSL2发挥功能。字线WL、选择栅极线GSL1及GSL2是在多个存储器单元MU间，以横跨多个鳍型结构24的方式形成。另一方面，控制信号线SSL1～SSL4是在各个鳍型结构24的每一个鳍型结构24中独立。

鳍型结构24是其一端部引出到存储单元阵列230的端部，且在被引出的区域，与位线BL连接。即，作为一例，若着眼于存储器单元MU1，则第奇数个鳍型结构24-1及24-3的一端部被沿着D1方向引出到某一区域而共通地连接，且在该区域形成接点插塞BC1～BC3。形成在该区域的接点插塞BC是将串组GR1及GR3的半导体层23-1与位线BL1连接，且与半导体层23-2及23-3绝缘。接点插塞BC2是将串组GR1及GR3的半导体层23-2与位线BL2连接，且与半导体层23-1及23-3绝缘。接点插塞BC3是将串组GR1及GR3的半导体层23-3与位线BL3连接，且与半导体层23-1及23-2绝缘。

另一方面，第偶数个鳍型结构24-2及24-4的一端部被引出到与鳍型结构24-1及24-3的一端部在D1方向上对向的区域而共通地连接，且在该区域形成接点插塞BC1～BC3。形成在该区域的接点插塞BC1是将串组GR2及GR4的半导体层23-1与位线BL1连接，且与半导体层23-2及23-3绝缘。接点插塞BC2是将串组GR2及GR4的半导体层23-2与位线BL2连接，且与半导体层23-1及23-3绝缘。接点插塞BC3是将串组GR2及GR4的半导体层23-3与位线BL3连接，且与半导体层23-1及23-2绝缘。

如上所述，第奇数个鳍型结构24-1及24-3(即，串组GR1及GR3)与第偶数个鳍型结构24-2及24-4(即，串组GR2及GR4)是以NAND串SR的排列彼此相反的方式配置。例如在图19中，第奇数个鳍型结构24-1及24-3是连接于附图左侧的位线BL，控制信号线SSL1及SSL3是配置在附图左侧。因此，选择晶体管ST1配置在附图左侧，选择晶体管ST2位于附图右侧。而且，存储单元晶体管MT1～MT4是自附图左侧起处于MT1～MT4的顺序。相对于此，第偶数个鳍型结构24-2及24-4是连接于附图右侧的位线BL，且控制信号线SSL2及SSL4配置在附图右侧。因此，选择晶体管ST1位于附图右侧，选择晶体管ST2位于附图左侧。而且，存储单元晶体管MT1～MT4是自附图右侧起处于MT1～MT4的顺序。

当然，所述说明是以存储器单元MU1的情形进行说明，且例如在存储器单元MU2的情形时，形成接点插塞BC4～BC6，且该等接点插塞BC4～BC6将半导体层23-1～23-3分别连接于位线BL4～BL6(参照图21)。

而且，在鳍型结构24的另一端上形成接点插塞SC。接点插塞SC是将半导体层23-1～23-3连接于源极线SL。

在所述构成中，存在NAND串SR1～SR3中所含的存储单元晶体管MT因其制造过程中的干式刻蚀的加工特性等而形状相互不同的情形。例如，在将交替地堆叠而成的绝缘膜22(22-1～22-4)与半导体层23(23-1～23-3)一次性地加工的情形时，如图20所示，存在加工后的形状是越上层，宽度越窄，而且，侧面成为曲线形状的情形。此时，以在D3方向与D2方向上形成的平面观察所得的半导体层23侧面的长度、即存储单元晶体管MT的栅极长度是形成在半导体层23-1的存储单元晶体管MT最短。接着，形成在半导体层23-2的存储单元晶体管MT较短。接着，形成在半导体层23-3的存储单元晶体管MT最长。即，栅极长度是越位于上层的存储单元晶体管MT越长，越位于下层的存储单元晶体管MT越短。而且，沿着D2方向的半导体层23的宽度是半导体层23-1最宽，接着，半导体层23-2较宽，半导体层23-1最窄。即半导体层23的宽度是越位于上层越窄，越位于下层越宽。

而且，存在字线WL(导电膜28)如图22所示地成为越向上方越窄的形状的情形。如图所示，沿着D1方向的字线WL的宽度、即存储单元晶体管MT的栅极宽度是形成在半导体层23-1的存储单元晶体管MT最宽。接着，形成在半导体层23-2的存储单元晶体管MT较宽。接着，形成在半导体层23-3的存储单元晶体管MT最窄。即，栅极宽度是越位于上层越窄，越位于下层越宽。

这样一来，存在因制造偏差而各层的存储单元晶体管MT具有相互不同的形状的情形。其结果，存储单元晶体管MT的特性在每一层出现偏差。另外，图20及图22的例是列举被加工层越向上方变得越细的情形为例进行了说明，但存在因干式刻蚀的特性而例如越向下方越细的情形，或中间部变细的情形。因此，层间的存储单元晶体管MT的特性的偏差并不固定。然而，本实施方式可在任何情形时适用。

＜行解码器＞

接着，使用图23，对本实施方式的行解码器150进行说明。行解码器150是在存储单元阵列230的每一块BLK具备驱动器154。

而且，驱动器154具备：地址解码器/电平转换器152、nMOS晶体管154a、154b、154c、154d、及154e。

nMOS晶体管154a是自地址解码器/电平转换器152被输入栅极信号BLK_SEL，且漏极连接于选择栅极线GSL1i，源极连接于节点N20。而且，节点N20是连接于存储单元阵列130的任意块BLK的选择栅极线GSL1。

而且，nMOS晶体管154b是自地址解码器/电平转换器152被输入栅极信号BLK_SEL，且漏极连接于信号线WLi，源极连接于存储单元阵列130的字线WL。

nMOS晶体管154c是自地址解码器/电平转换器152被输入栅极信号BLK_SEL，且漏极连接于选择栅极线SGSi，源极连接于节点N22。接着，节点N22是连接于存储单元阵列130的任意块BLK的选择栅极线GSL2。

而且，nMOS晶体管154d是栅极中被输入信号BLK_USEL，且漏极连接于信号线SGD_USEL，源极连接于节点N20。进而，nMOS晶体管154e是栅极中被输入信号BLK_USEL，且漏极连接于信号SGS_USEL，源极连接于节点N22。

接着，在本实施方式的存储单元阵列230中，可使用行解码器150，进行与所述第1实施方式及变化例1的存储单元阵列130相同的运行。

具体而言，序列发生器111是在编程运行时，将非选择块的选择栅极线GSL1及选择栅极线GSL2的电压设为与施加至源极线SL的电压相同，或将非选择块的选择栅极线GSL1及选择栅极线GSL2设为电性浮动状态。

例如，在编程时，将非选择块的选择栅极线GSL1及选择栅极线GSL2的电压设为VSS。在此情形时，因选择栅极线GSL1及GSL2与接点插塞SC之间的寄生电容，导致源极线SL充电所需的电流增大。

然而，根据本实施方式，可抑制选择栅极线GSL1及GSL2与接点插塞SC之间的寄生电容。其结果，可获得与第1实施方式相同的效果。

另外，所述各实施方式是对于在编程运行时，控制施加至非选择块的选择晶体管的栅极或阱接点的电压的情形进行了说明。然而，所述各实施方式也可以适用于编程运行以外的情形。而且，在所述各实施方式中，

(1)在读出运行中，

对A电平的读出运行中所选择的字线施加的电压为例如0V～0.55V之间。也可以不限于此，而设为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、0.5V～0.55V任一个之间。

对B电平的读出运行中所选择的字线施加的电压为例如1.5V～2.3V之间。也可以不限于此，而设为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、2.1V～2.3V任一个之间。

对C电平的读出运行中所选择的字线施加的电压为例如3.0V～4.0V之间。也可以不限于此，而设为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、3.6V～4.0V任一个之间。

作为读出运行的时间(tR)，例如可设为25μs～38μs、38μs～70μs、70μs～80μs之间。

(2)写入运行是如上所述地包含编程运行与验证运行。在写入运行中，

对编程运行时所选择的字线最初施加的电压为例如13.7V～14.3V之间。也可以不限于此，而设为例如13.7V～14.0V、14.0V～14.6V任一个之间。

也可以改变对写入第奇数个字线时所选择的字线最初施加的电压、对写入第偶数个字线时所选择的字线最初施加的电压。

在将编程运行设为ISPP方式(Incremental Step Pulse Program)时，作为升压的电压，例如可列举0.5V左右。

作为施加至非选择字线的电压，例如也可为6.0V～7.3V之间。不仅限于该情形，例如既可设为7.3V～8.4V之间，也可以设为6.0V以下。

非选择的字线是第奇数个字线，但也可以是第偶数个字线，也可以将所施加的通过电压改变。

作为写入运行的时间(tProg)，例如也可以设为1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之间。

(3)在擦除运行中，

对形成在半导体衬底上部且所述存储单元配置在上方的阱最初施加的电压为例如12V～13.6V之间。不仅限于该情形，例如也可为13.6V～14.8V、14.8V～19.0V、19.0～19.8V、19.8V～21V之间。

作为擦除运行的时间(tErase)，例如也可设为3000μs～4000μs、4000μs～5000μs、4000μs～9000μs之间。

(4)存储单元的结构

具有在半导体衬底(硅衬底)上隔着膜厚为4～10nm的隧道绝缘膜而配置的电荷存储层。该电荷存储层可设为膜厚为2～3nm的SiN、或SiON等的绝缘膜与膜厚为3～8nm的多晶硅的堆叠结构。而且，在多晶硅中也可添加Ru等金属。在电荷存储层之上具有绝缘膜。该绝缘膜具有例如由膜厚为3～10nm的下层High-k膜与膜厚为3～10nm的上层High-k膜夹着的膜厚为4～10nm的硅氧化膜。High-k膜可列举HfO等。而且，硅氧化膜的膜厚可设为厚于High-k膜的膜厚。在绝缘膜上隔着膜厚为3～10nm的材料形成有膜厚为30nm～70nm的控制电极。该材料是TaO等金属氧化膜、TaN等金属氮化膜。控制电极中可采用W等。

而且，可在存储单元间形成气隙。

以上，说明了本发明之实施方式，但本发明并非限定于上述实施方式，且可在不脱离其主旨之范围内进行各种变化而实施。进而，各个阶段之发明包含于上述实施方式，且可通过将揭示之构成要件适当地组合而提取各种发明。例如，即便自所揭示之构成要件中将若干个构成要件删除，只要获得特定之效果，则可作为发明而提取。

[符号的说明]

1 存储系统

20 半导体衬底

21 绝缘膜

22 绝缘膜

23 半导体层

24 鳍型结构

25 隧道绝缘膜

26 电荷存储层

27 块绝缘膜

28 导电膜

100 NAND闪速存储器

101 半导体阱

101a 衬底

101b 阱区域

101c 扩散区域

101d 扩散区域

110 外围电路

111 序列发生器

112 电荷泵

113 寄存器

114 驱动器

120 内核部

130、230 存储单元阵列

131 NAND串

140 感应电路

141 感应模块

150 行解码器

151、154 驱动器

151a、151b、151c、151d、151e、151f、151g、152b、152c、152e、152f、152g、

152h、152i、152j、152k、152l、153c、153d、153e、153f、153g、153h、154a、154b、

154c、154d、154e 晶体管

152、153 地址解码器&电平转换器

152a 地址解码器

152d、152m、153a、153i 反相器

153b OR电路

160 源极线驱动器

170 阱驱动器

200 存储控制器

201 主机接口电路

202 内置存储器

203 处理器

204 缓冲存储器

205 NAND接口电路

206 ECC电路

300 主机设备

Claims (5)

1.一种半导体存储装置，其特征在于具备：

第1块，具备包含第1存储单元及第1选择晶体管的第1存储串；

第2块，具备包含第2存储单元及第2选择晶体管的第2存储串；

源极线，电连接于所述第1存储串及所述第2存储串；以及

控制部，在对所述第1存储单元进行数据写入的编程运行时，对所述第2选择晶体管的栅极电极施加所述源极线的电压。

2.一种半导体存储装置，其特征在于具备：

第1块，具备包含第1存储单元及第1选择晶体管的第1存储串；

第2块，具备包含第2存储单元及第2选择晶体管的第2存储串；

源极线，电连接于所述第1存储串及所述第2存储串；以及

控制部，在对所述第1存储单元进行数据写入的编程运行时，将所述第2选择晶体管的栅极电极设为电性浮动状态。

3.一种半导体存储装置，其特征在于具备：

第1块，具备包含第1存储单元及第1选择晶体管的第1存储串，且设置在半导体阱的上方；

第2块，具备包含第2存储单元及第2选择晶体管的第2存储串，且设置在所述半导体阱的上方；

源极线，电连接于所述第1存储串及所述第2存储串；以及

控制部，在对所述第1存储单元进行数据写入的编程运行时，对所述半导体阱施加所述源极线的电压。

4.根据权利要求1至3任一项所述的半导体存储装置，其特征在于：

所述第1存储串更具备第3选择晶体管，

所述第2存储串更具备第4选择晶体管，

所述控制部是

在对所述第1存储单元进行数据写入的编程运行时，

对所述第1选择晶体管的栅极电极，施加比所述源极线的电压低的第1电压，

对所述第3选择晶体管的栅极电极，施加比所述源极线的电压高的第2电压，

对所述第4选择晶体管的栅极电极施加所述第1电压。

5.根据权利要求1至3任一项所述的半导体存储装置，其特征在于：

所述控制部是

在对所述第1存储单元进行数据写入的编程运行时，

将所述第2存储单元的栅极电极设为电性浮动状态。