CN112447232A - 半导体存储装置 - Google Patents

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Abstract

本发明的实施方式提供一种能够抑制错误位的产生，且能够缩短写入动作的总时间的半导体存储装置。实施方式的半导体存储装置包含第1及第2存储单元、以及控制器。控制器在编程动作中，在第1时刻(t0)对选择栅极线(SGD)施加第1电压(VSGDH)，在第2时刻(t1)对选择栅极线(SGD)施加第2电压(VSS)，在第3时刻(t2)对字线(WL)施加第3电压(VPASS)，在第5时刻(t3)对字线(WLsel)施加第5电压(VPGM)。在选择了第1存储单元的编程动作中，第2时刻(t1)与第3时刻(t2)之间的时间为第1时间(TM1)。在选择了第2存储单元的编程动作中，第2时刻(t1)与第3时刻(t2)之间的时间为与第1时间不同的第2时间(TM2)。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2019-155812号(申请日：2019年8月28日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知能够非易失性地存储数据的NAND(Not AND，与非)型闪存。
发明内容
实施方式提供一种能够抑制错误位的产生，且能够缩短写入动作的总时间的半导体存储装置。
实施方式的半导体存储装置包含第1及第2存储单元、字线、第1及第2位线、第1及第2选择晶体管、第1及第2选择栅极线、以及控制器。字线与第1及第2存储单元连接。第1及第2位线分别与第1及第2存储单元连接。第1选择晶体管连接在第1存储单元与第1位线之间。第2选择晶体管连接在第2存储单元与第2位线之间。第1及第2选择栅极线分别与第1及第2选择晶体管连接。控制器执行写入动作。控制器在写入动作中执行包含编程动作的程序循环。控制器在编程动作中，在第1时刻对第1选择栅极线及所述第2选择栅极线施加第1电压，在第1时刻之后的第2时刻对第1选择栅极线及所述第2选择栅极线施加比第1电压低的第2电压，在第2时刻之后的第3时刻，对字线施加比第2电压高的第3电压，在选择了第1存储单元的情况下，在第2时刻之后的第4时刻对第1选择栅极线施加第1电压与第2电压之间的第4电压，在选择了第2存储单元的情况下，在第4时刻对第2选择栅极线施加第4电压，在第3时刻之后的第5时刻，对字线施加比第3电压高的第5电压。在选择了第1存储单元的编程动作中，第2时刻与第3时刻之间的时间为第1时间。在选择了第2存储单元的编程动作中，第2时刻与第3时刻之间的时间为与第1时间不同的第2时间。
附图说明
图1是表示第1实施方式的半导体存储装置的构成例的框图。
图2是表示第1实施方式的半导体存储装置所具备的存储单元阵列的电路构成的一例的电路图。
图3是表示第1实施方式的半导体存储装置所具备的行解码器模块的电路构成的一例的电路图。
图4是表示第1实施方式的半导体存储装置所具备的感测放大器模块的电路构成的一例的电路图。
图5是表示第1实施方式的半导体存储装置所具备的感测放大器模块中所包含的感测放大器组件的电路构成的一例的电路图。
图6是表示第1实施方式的半导体存储装置所具备的存储单元阵列的平面布局的一例的俯视图。
图7是表示第1实施方式的半导体存储装置所具备的存储单元阵列的剖面构造的一例的沿着图6的VII-VII线所得的剖视图。
图8是表示第1实施方式的半导体存储装置中的存储器柱的剖面构造的一例的沿着图7的VIII-VIII线所得的剖视图。
图9是表示在第1实施方式的半导体存储装置中应用于存储单元晶体管的数据的分配的一例的图。
图10是表示第1实施方式的半导体存储装置中的写入动作的一例的时序图。
图11是表示第1实施方式的半导体存储装置中的写入动作的一例的流程图。
图12是表示第1实施方式的半导体存储装置中的第1写入动作的编程动作的一例的时序图。
图13是表示第1实施方式的半导体存储装置中的第2写入动作的编程动作的一例的时序图。
图14是表示第1实施方式的比较例的半导体存储装置中的写入动作的编程动作的一例的时序图。
图15是表示第2实施方式的半导体存储装置中的第1写入动作的编程动作的一例的时序图。
图16是表示第2实施方式的半导体存储装置中的第2写入动作的编程动作的一例的时序图。
图17是表示第1实施方式的变化例的半导体存储装置所具备的存储单元阵列的平面布局的一例的俯视图。
图18是表示第1实施方式的变化例的半导体存储装置中的写入动作的设定的一例的表。
图19是表示第1实施方式的变化例的半导体存储装置的平面布局的一例的俯视图。
具体实施方式
以下，参照附图对实施方式进行说明。各实施方式例示了用于实现发明的技术思想的装置及方法。附图是示意性或概念性的，各附图的尺寸及比例等不一定与实物相同。本发明的技术思想并非由构成要素的形状、构造及配置等特定出。
此外，在以下说明中，对具有大致相同的功能及构成的构成要素标注相同符号。构成参照符号的字符之后的数字通过包含相同字符的参照符号来参照，且用于区分具有相同构成的要素彼此。在无需相互区分由包含相同字符的参照符号表示的要素的情况下，这些要素分别通过仅包含字符的参照符号来参照。
[1]第1实施方式
以下，对第1实施方式的半导体存储装置1进行说明。
[1-1]半导体存储装置1的构成
[1-1-1]半导体存储装置1的整体构成
图1表示第1实施方式的半导体存储装置1的构成例。半导体存储装置1是能够非易失性地存储数据的NAND型闪存，能够通过外部的存储器控制器2进行控制。如图1所示，半导体存储装置1例如具备存储单元阵列10、指令寄存器11、地址寄存器12、序列发生器13、驱动器模块14、行解码器模块15以及感测放大器模块16。
存储单元阵列10包含多个块BLK0～BLKn(n为1以上的整数)。块BLK包含能够非易失性地存储数据的多个存储单元的集合，例如用作数据的擦除单位。另外，在存储单元阵列10中设有多条位线及多条字线。各存储单元例如与1条位线和1条字线相关联。稍后将描述存储单元阵列10的详细构成。
指令寄存器11保存半导体存储装置1从存储器控制器2接收到的指令CMD。指令CMD例如包含使序列发生器13执行读出动作、写入动作、擦除动作等的命令。
地址寄存器12保存半导体存储装置1从存储器控制器2接收到的地址信息ADD。地址信息ADD例如包含块地址BAd、页地址PAd及列地址CAd。例如，块地址BAd、页地址PAd及列地址CAd分别用于块BLK、字线及位线的选择。
序列发生器13控制半导体存储装置1整体的动作。例如，序列发生器13基于指令寄存器11中所保存的指令CMD来控制驱动器模块14、行解码器模块15及感测放大器模块16等，执行读出动作、写入动作及擦除动作等。
驱动器模块14产生读出动作、写入动作及擦除动作等中所使用的电压。然后，驱动器模块14例如基于地址寄存器12中保存的页地址PAd，对与所选择的字线对应的信号线施加所产生的电压。
行解码器模块15基于地址寄存器12中保存的块地址BAd，选择对应的存储单元阵列10内的1个块BLK。然后，行解码器模块15例如将施加到与所选择的字线对应的信号线的电压传输到所选择的块BLK内的已选择的字线。
感测放大器模块16在写入动作中，根据从存储器控制器2接收到的写入数据DAT，对各位线施加所期望的电压。另外，感测放大器模块16在读出动作中，基于位线的电压判定存储单元中所存储的数据，将判定结果以读出数据DAT的形式传输到存储器控制器2。
半导体存储装置1与存储器控制器2之间的通信例如支持NAND接口标准。例如，在半导体存储装置1与存储器控制器2之间的通信中，使用指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读取使能信号REn、就绪/忙信号RBn及输入输出信号I/O。
指令锁存使能信号CLE是表示半导体存储装置1所接收到的输入输出信号I/O为指令CMD的信号。地址锁存使能信号ALE是表示半导体存储装置1所接收到的输入输出信号I/O为地址信息ADD的信号。写入使能信号WEn是对半导体存储装置1命令输入输出信号I/O的输入的信号。读取使能信号REn是对半导体存储装置1命令输入输出信号I/O的输出的信号。就绪/忙信号RBn是向存储器控制器2通知半导体存储装置1为就绪状态及忙状态中的哪一个的信号。就绪状态是半导体存储装置1受理命令的状态，忙状态是半导体存储装置1不受理命令的状态。输入输出信号I/O例如是8比特宽度的信号，可以包含指令CMD、地址信息ADD、数据DAT等。
以上所说明的半导体存储装置1及存储器控制器2也可以通过它们的组合来构成1个半导体装置。作为这种半导体装置，例如可以列举SD(Secure Digital，安全数字)TM卡那样的存储卡、及SSD(solid state drive，固态驱动器)等。
[1-1-2]半导体存储装置1的电路构成
(关于存储单元阵列10的电路构成)
图2是抽选存储单元阵列10所包含的多个块BLK中的1个块BLK来表示第1实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成的一例。如图2所示，块BLK例如包含4个串组件SU0～SU3。
各串组件SU包含分别与位线BL0～BLm(m为1以上的整数)相关联的多个NAND串NS。各NAND串NS例如包含存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。存储单元晶体管MT包含控制栅极及电荷蓄积层，且非易失性地保存数据。选择晶体管ST1及ST2分别用于各种动作时的串组件SU的选择。
在各NAND串NS中，存储单元晶体管MT0～MT7串联连接。选择晶体管ST1的漏极与相关联的位线BL连接，选择晶体管ST1的源极与串联连接的存储单元晶体管MT0～MT7的一端连接。选择晶体管ST2的漏极与串联连接的存储单元晶体管MT0～MT7的另一端连接。选择晶体管ST2的源极与源极线SL连接。
在同一块BLK中，存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。串组件SU0～SU3内的各个选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。同一块BLK中所包含的选择晶体管ST2的栅极共通连接于选择栅极线SGS。
在以上所说明的存储单元阵列10的电路构成中，位线BL由在各串组件SU中被分配同一列地址的NAND串NS所共有。源极线SL例如在多个块BLK之间为共有。
在1个串组件SU内与共通的字线WL连接的多个存储单元晶体管MT的集合被称为例如单元组件CU。例如，将包含分别存储1比特数据的存储单元晶体管MT的单元组件CU的存储容量定义为“1页数据”。单元组件CU可以根据存储单元晶体管MT所存储的数据的比特数，具有2页数据以上的存储容量。
此外，第1实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成并不限于以上所说明的构成。例如，各块BLK所包含的串组件SU的个数、或各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数可以分别为任意个数。
(行解码器模块15的电路构成)
图3表示第1实施方式的半导体存储装置1所具备的行解码器模块15的电路构成的一例。如图3所示，行解码器模块15包含例如行解码器RD0～RDn，经由信号线CG0～CG7、SGDD0～SGDD3、SGSD、USGD及USGS与驱动器模块14连接。
以下，着眼于与块BLK0对应的行解码器RD0，说明行解码器RD的详细电路构成。行解码器RD包含例如块解码器BD、传输栅极线TG及bTG、以及晶体管TR0～TR17。
块解码器BD对块地址BAd进行解码。然后，块解码器BD基于解码结果对传输栅极线TG及bTG的每一个施加特定的电压。施加到传输栅极线TG的电压与施加到传输栅极线bTG的电压具有互补关系。换句话来说，对传输栅极线TGb输入传输栅极线TG的反相信号。
晶体管TR0～TR17分别为高耐压的N型MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管。晶体管TR0～TR12各自的栅极共通连接于传输栅极线TG。晶体管TR13～TR17各自的栅极共通连接于传输栅极线bTG。另外，各晶体管TR连接在从驱动器模块14布线的信号线与设置在对应的块BLK的布线之间。
具体地说，晶体管TR0的漏极与信号线SGSD连接。晶体管TR0的源极与选择栅极线SGS连接。晶体管TR1～TR8各自的漏极分别与信号线CG0～CG7连接。晶体管TR1～TR8各自的源极分别与字线WL0～WL7连接。晶体管TR9～TR12各自的漏极分别与信号线SGDD0～SGDD3连接。晶体管TR9～TR12各自的源极分别与选择栅极线SGD0～SGD3连接。晶体管TR13的漏极与信号线USGS连接。晶体管TR13的源极与选择栅极线SGS连接。晶体管TR14～TR17各自的漏极共通连接于信号线USGD。晶体管TR14～TR17各自的源极分别与选择栅极线SGD0～SGD3连接。
即，信号线CG0～CG7被用作多个块BLK间共有的全局字线，字线WL0～WL7被用作针对每个块设置的局部字线。另外，信号线SGDD0～SGDD3以及SGSD被用作多个块BLK间共有的全局传输栅极线，选择栅极线SGD0～SGD3以及SGS被用作针对每个块设置的局部传输栅极线。
通过以上构成，行解码器模块15能够选择块BLK。具体地说，在各种动作时，与所选择的块BLK对应的块解码器BD将“H(High，高位比特)”电平及“L(Lower，低位)”电平的电压分别施加到传输栅极线TG及bTG，与非选择的块BLK对应的块解码器BD将“L”电平及“H”电平的电压分别施加到传输栅极线TG及bTG。
此外，以上所说明的行解码器模块15的电路构成只是一例，可以适当变更。例如，行解码器模块15所包含的晶体管TR的个数是基于设置在各块BLK的布线的条数来设计的。
(关于感测放大器模块16的电路构成)
图4表示第1实施方式的半导体存储装置1所具备的感测放大器模块16的电路构成的一例。如图4所示，感测放大器模块16包含例如感测放大器组件SAU0～SAMm。感测放大器组件SAU0～SAMm分别与位线BL0～BLm相关联。各感测放大器组件SAU例如包含位线连接部BLHU、感测放大器部SA、总线LBUS、以及锁存电路SDL、ADL、BDL及XDL。
位线连接部BLHU连接在相关联的位线BL与感测放大器部SA之间。感测放大器部SA例如在读出动作中，基于相关联的位线BL的电压，判定读出数据是“0”还是“1”。换句话来说，感测放大器部SA感测被读出到相关联的位线BL的数据，判定已选择的存储单元所存储的数据。锁存电路SDL、ADL、BDL及XDL分别暂时保存读出数据或写入数据等。
感测放大器部SA以及锁存电路SDL、ADL、BDL及XDL分别与总线LBUS连接，能够经由总线LBUS相互收发数据。锁存电路XDL与未图示的输入输出电路连接，用于感测放大器组件SAU与输入输出电路之间的数据的输入输出。另外，锁存电路XDL例如也可以用作半导体存储装置1的高速缓冲存储器。例如，即使锁存电路SDL、ADL及BDL处于使用中，半导体存储装置1在锁存电路XDL空闲的情况下仍能成为就绪状态。
图5表示第1实施方式的半导体存储装置1所具备的感测放大器模块16中包含的感测放大器组件SAU的电路构成的一例。如图5所示，例如，感测放大器部SA包含晶体管T0～T7以及电容器CA，位线连接部BLHU包含晶体管T8及T9。例如，晶体管T0是P型MOS晶体管。晶体管T1～T7分别是N型MOS晶体管。晶体管T8及T9分别是与晶体管T0～T7的每一个相比为高耐压的N型MOS晶体管。
晶体管T0的源极与电源线连接。晶体管T0的漏极与节点ND1连接。晶体管T0的栅极例如与锁存电路SDL内的节点INV连接。晶体管T1的漏极与节点ND1连接。晶体管T1的源极与节点ND2连接。对晶体管T1的栅极输入控制信号BLX。晶体管T2的漏极与节点ND1连接。晶体管T2的源极与节点SEN连接。对晶体管T2的栅极输入控制信号HLL。
晶体管T3的漏极与节点SEN连接。晶体管T3的源极与节点ND2连接。对晶体管T3的栅极输入控制信号XXL。晶体管T4的漏极与节点ND2连接。对晶体管T4的栅极输入控制信号BLC。晶体管T5的漏极与节点ND2连接。晶体管T5的源极与节点SRC连接。晶体管T5的栅极与例如锁存电路SDL内的节点INV连接。
晶体管T6的源极接地。晶体管T6的栅极与节点SEN连接。晶体管T7的漏极与总线LBUS连接。晶体管T7的源极与晶体管T6的漏极连接。对晶体管T7的栅极输入控制信号STB。电容器CA的一个电极与节点SEN连接。对电容器CA的另一个电极输入时钟CLK。
晶体管T8的漏极与晶体管T4的源极连接。晶体管T8的源极与位线BL连接。对晶体管T8的栅极输入控制信号BLS。晶体管T9的漏极与节点BLBIAS连接。晶体管T9的源极与位线BL连接。对晶体管T9的栅极输入控制信号BIAS。
在以上所说明的感测放大器组件SAU的电路构成中，对与晶体管T0的源极连接的电源线施加例如电源电压VDD。对节点SRC施加例如接地电压VSS。对节点BLBIAS施加例如擦除电压VERA。控制信号BLX、HLL、XXL、BLC、STB、BLS及BIAS、以及时钟CLK分别由例如序列发生器13产生。读出放大器部SA例如基于控制信号STB经断定的时点，判定被读出到位线BL的数据。
此外，实施方式的半导体存储装置1所具备的感测放大器模块16并不限于以上所说明的电路构成。例如，各感测放大器组件SAU所具备的锁存电路的个数可以基于1个单元组件CU所存储的页数而适当地变更。感测放大器部SA只要能够判定被读出到位线BL的数据，则也可以是其它电路构成。
[1-1-3]半导体存储装置1的构造
以下，对第1实施方式的半导体存储装置1所具备的存储单元阵列10的构造的一例进行说明。在以下所参照的附图中，X方向与字线WL的延伸方向对应，Y方向与位线BL的延伸方向对应，Z方向与相对于半导体存储装置1的形成中使用的半导体衬底的表面的铅垂方向对应。在俯视图中，为了容易观察图而适当附加了影线。在俯视图中附加的影线未必与附加了影线的构成要素的素材或特性相关。在剖视图中，为了容易观察图而适当省略了布线、接点及层间绝缘膜等的图示。
(关于存储单元阵列10的平面布局)
图6是第1实施方式的半导体存储装置1所具备的存储单元阵列10的平面布局的一例，抽选并示出与1个块BLK(即，串组件SU0～SU3)对应的区域。如图6所示，存储单元阵列10包含多个狭缝SLT、多个狭缝SHE、多个存储器柱MP、多条位线BL及多个接点CP。
多个狭缝SLT分别具有沿着X方向延伸的部分，且排列在Y方向。狭缝SLT具有在内部埋入着绝缘部件的构造，将隔着该狭缝相邻的导电体层间分断(绝缘)。具体地说，狭缝SLT将字线WL0～WL7以及选择栅极线SGD及SGS分断。
多个狭缝SHE分别具有沿着X方向延伸的部分，例如在相邻的狭缝SLT间各配置1个。狭缝SHE具有在内部埋入着绝缘部件的构造，将隔着该狭缝相邻的导电体层间分断(绝缘)。具体地说，狭缝SHE至少将选择栅极线SGD分断。
存储器柱MP分别作为例如1个NAND串NS发挥功能。多个存储器柱MP在相邻的狭缝SLT间的区域中例如呈9列错位状配置。相邻的狭缝SLT间的存储器柱MP的个数及配置并不限于9列错位状，可以适当变更。另外，例如在相邻的狭缝SLT的中间部排列在X方向的存储器柱MP与狭缝SHE重叠地配置。即，多个存储器柱MP包含例如一部分被狭缝SHE分断，且与相邻的选择栅极线SGD接触的存储器柱MP。
多条位线BL分别具有在Y方向上延伸的部分，且排列在X方向。各位线BL以每个串组件SU与至少1个存储器柱MP重叠的方式配置。在本例中，在各存储器柱MP上重叠地配置着2条位线BL。此外，与各存储器柱MP重叠的位线BL的条数不限于2条，可以设计为任意条数。
接点CP设置在与存储器柱MP重叠的多条位线BL中的1条位线BL与该存储器柱MP之间。各存储器柱MP经由接点CP与对应的位线BL电连接。另外，省略了与狭缝SHE重叠的存储器柱MP和位线BL之间的接点CP。换句话来说，省略了与不同的2条选择栅极线SGD相接的存储器柱MP和位线BL之间的接点CP。
在以上所说明的存储单元阵列10的平面布局中，由狭缝SLT及SHE隔开的区域分别对应于1个串组件SU。即，在本例中，分别在X方向上延伸的串组件SU0～SU3排列在Y方向。而且，在存储单元阵列10中，例如在Y方向上重复配置着图6所示的布局。
相邻的狭缝SLT的间隔例如设计为大致固定。另一方面，相邻的狭缝SLT间的狭缝SHE的配置可能因制造偏差而例如在Y方向上移位。在本例中，串组件SU0及SU1间的狭缝SHE向串组件SU1侧移位，串组件SU2及SU3间的狭缝SHE向串组件SU3侧移位。
在该情况下，与串组件SU0对应的选择栅极线SGD0的电阻值低于与串组件SU1对应的选择栅极线SGD1的电阻值，与串组件SU2对应的选择栅极线SGD2的电阻值低于与串组件SU3对应的选择栅极线SGD3的电阻值。在第1实施方式中，假定将电阻值较低的选择栅极线SGD0及SGD2分类为第1组，将电阻值较高的选择栅极线SGD1及SGD3分类为第2组。
(关于存储单元阵列10的剖面构造)
图7是沿着图6的VII-VII线的剖视图，表示第1实施方式的半导体存储装置1所具备的存储单元阵列10的剖面构造的一例。如图7所示，存储单元阵列10包含导电体层21～25。导电体层21～25设置在半导体衬底20的上方。
具体地说，在半导体衬底20的上方隔着绝缘体层设有导电体层21。虽然省略了图示，但在半导体衬底20与导电体层21之间的绝缘体层，例如设有与行解码器模块15或感测放大器模块16等对应的电路。导电体层21例如形成为沿着XY平面扩展的板状，且被用作源极线SL。导电体层21例如包含掺杂有磷的硅。
在导电体层21的上方，隔着绝缘体层设有导电体层22。导电体层22例如形成为沿着XY平面扩展的板状，且被用作选择栅极线SGS。导电体层22例如包含掺杂有磷的硅。
在导电体层22的上方交替地积层着绝缘体层与导电体层23。导电体层23例如形成为沿着XY平面扩展的板状。积层的多个导电体层23从半导体衬底20侧起依序分别被用作字线WL0～WL7。导电体层23例如包含钨。
在最上层的导电体层23的上方，隔着绝缘体层设有导电体层24。导电体层24例如形成为沿着XY平面扩展的板状。导电体层24被用作选择栅极线SGD。导电体层24例如包含钨。
在导电体层24的上方，隔着绝缘体层设有导电体层25。导电体层25例如形成为沿着Y方向延伸的线状，且被用作位线BL。即，在未图示的区域中，多个导电体层25沿着X方向排列。导电体层25例如包含铜。
各存储器柱MP沿着Z方向延伸地设置，且贯通导电体层22～24。另外，各存储器柱MP包含例如芯部件30、半导体层31及积层膜32。芯部件30沿着Z方向延伸地设置。例如，芯部件30的上端包含在最上层的导电体层24的上层，芯部件30的下端包含在设有导电体层21的层内。半导体层31例如覆盖芯部件30的周围。在存储器柱MP的下部，半导体层31的侧面的一部分与导电体层21接触。积层膜32除了半导体层31与导电体层21接触的部分以外，覆盖半导体层31的侧面及底面。芯部件30包含例如氧化硅等绝缘体。半导体层31包含例如硅。
接点CP呈柱状设置在存储器柱MP内的半导体层31上。在图示的区域中，示出与5个存储器柱MP中的2个存储器柱MP对应的接点CP。在该区域中不与狭缝SHE重叠且未连接有接点CP的存储器柱MP上，在未图示的区域连接有接点CP。1个导电体层25、即1条位线BL与接点CP的上表面接触。对于1个导电体层25，在由狭缝SLT及SHE划分形成的各空间中，电连接着1个接点CP。
狭缝SLT例如形成为沿着XZ平面扩展的板状，且将导电体层22～24分断。狭缝SLT的上端包含在导电体层24与导电体层25之间的层。狭缝SLT的下端包含在例如设有导电体层21的层。狭缝SLT包含例如氧化硅等绝缘体。在狭缝SLT内，也可以形成有板状的接点。在该情况下，板状的接点与源极线SL连接，该接点与导电体层22～24之间绝缘。
狭缝SHE例如形成为沿着X方向延伸的板状，且将导电体层24分断。狭缝SHE的上端包含在导电体层24与导电体层25之间的层。狭缝SHE的下端包含在最上层的导电体层23与导电体层24之间的层。狭缝SHE包含例如氧化硅等绝缘体。狭缝SHE的上端与存储器柱MP的上端可以对齐，也可以不对齐。另外，狭缝SHE也可以由存储器柱MP分断。
在以上所说明的存储器柱MP的构造中，存储器柱MP与导电体层22交叉的部分作为选择晶体管ST2发挥功能。存储器柱MP与导电体层23交叉的部分作为存储单元晶体管MT发挥功能。存储器柱MP与导电体层24交叉的部分作为选择晶体管ST1发挥功能。
图8是沿着图7的VIII-VIII线所得的剖视图，表示第1实施方式的半导体存储装置1中的存储器柱MP的剖面构造的一例。更具体地说，图8表示与半导体衬底20的表面平行且包含导电体层23的层的存储器柱MP的剖面构造。如图8所示，存储器柱MP内的积层膜32包含例如隧道绝缘膜33、绝缘膜34及阻挡绝缘膜35。
在包含导电体层23的层中，芯部件30设置在例如存储器柱MP的中央部。半导体层31包围芯部件30的侧面。隧道绝缘膜33包围半导体层31的侧面。绝缘膜34包围隧道绝缘膜33的侧面。阻挡绝缘膜35包围绝缘膜34的侧面。导电体层23包围阻挡绝缘膜35的侧面。
半导体层31被用作存储单元晶体管MT0～MT7以及选择晶体管ST1及ST2的沟道。隧道绝缘膜33及阻挡绝缘膜35分别包含例如氧化硅。绝缘膜34被用作存储单元晶体管MT的电荷蓄积层，且包含例如氮化硅。因此，存储器柱MP分别作为1个NAND串NS发挥功能。
[1-1-4]关于数据的存储方式
图9表示第1实施方式的半导体存储装置1中的存储单元晶体管MT的阈值分布、读出电压及校验电压的一例。此外，在以下所参照的阈值分布图中，纵轴的NMTs与存储单元晶体管MT的个数对应，横轴的Vth与存储单元晶体管MT的阈值电压对应。
如图9所示，在第1实施方式的半导体存储装置1中，由多个存储单元晶体管MT形成4种阈值分布。这4种阈值分布例如按照阈值电压由低到高的顺序分别称为“Er”状态、“A”状态、“B”状态及“C”状态。“Er”状态对应于存储单元晶体管MT的擦除状态。“A”状态、“B”状态及“C”状态分别对应于在存储单元晶体管MT中写入了数据的状态。
而且，对“Er”状态、“A”状态、“B”状态及“C”状态分别分配互不相同的2比特数据，设定为在相邻的2个状态间仅1比特数据不同。像这样使1个存储单元晶体管存储2比特数据的方法例如称为MLC(Multi-Level Cell，多层存储单元)方式。以下，列举针对4种阈值分布的数据分配的一例。
“Er”状态：“11(高位比特/低位比特)”数据
“A”状态：“01”数据
“B”状态：“00”数据
“C”状态：“10”数据。
对相邻的状态间分别设定写入动作中使用的校验电压。具体地说，对“Er”状态与“A”状态之间设定校验电压AV，对“A”状态与“B”状态之间设定校验电压BV，对“B”状态与“C”状态之间设定校验电压CV。
校验电压AV、BV及CV分别用于“A”状态、“B”状态及“C”状态的编程。在写入动作中，半导体存储装置1当侦测到存储某数据的存储单元晶体管MT的阈值电压超过与该数据对应的校验电压时，完成对该存储单元晶体管MT的编程。
另外，对相邻的状态间分别设定读出动作中使用的读出电压。具体地说，对“Er”状态与“A”状态之间设定读出电压AR，对“A”状态与“B”状态之间设定读出电压BR，对“B”状态与“C”状态之间设定读出电压CR。另外，将读出通路电压VREAD设定为比“C”状态高的电压。
读出电压AR、BR及CR分别用于“Er”状态与“A”状态以上的区分、“A”状态以下与“B”状态以上的区分、及“B”状态以下与“C”状态的区分。栅极被施加了读出通路电压VREAD的存储单元晶体管MT不依赖于存储的数据而成为导通状态。在读出动作中，半导体存储装置1通过使用读出电压来判定存储单元晶体管MT分布的状态，从而确定读出数据。
例如，在应用了图9所示的数据分配的情况下，由低位比特构成的1页数据(低位页数据)通过使用了读出电压BR的读出动作来确定。由高位比特构成的1页数据(高位页数据)通过使用了读出电压AR及CR的每一个的读出动作来确定。在使用多个读出电压的页的读出动作中，逻辑电路LC适当执行运算处理。
此外，以上所说明的1个存储单元晶体管MT所存储的数据的比特数为一例，并不限于此。例如，在存储单元晶体管MT中，也可以存储1比特或3比特以上的数据。在半导体存储装置1中，根据存储单元晶体管MT所存储的比特数，可以适当设定所形成的阈值分布的数量、读出电压、读出通路电压及校验电压等。
[1-2]半导体存储装置1的动作
接着，对第1实施方式的半导体存储装置的动作进行说明。在以下说明中，将所选择的字线WL称为WLsel，将未选择的字线WL称为WLusel。将与所选择的单元组件CU相关联的选择栅极线SGD称为SGDsel，将与非选择的单元组件CU相关联的选择栅极线SGD称为SGDusel。向字线WL或选择栅极线SGD等布线施加电压，对应于驱动器模块14经由信号线及行解码器模块15向该布线施加电压。假定半导体存储装置1所接收到的指令CMD及地址信息ADD分别被传输到指令寄存器11及地址寄存器12。
[1-2-1]关于写入动作的概要
首先，说明第1实施方式的半导体存储装置1中的写入动作的概要。图10表示第1实施方式的半导体存储装置1中的写入动作的指令时序及时序图的一例。如图10所示，在写入动作前的状态下，例如就绪/忙信号RBn为“H”电平，字线WLsel的电压为VSS。
首先，存储器控制器2将指令集CS1发送到半导体存储装置1。指令集CS1包含例如指示写入动作的指令、地址信息及低位页的写入数据。低位页的写入数据被传输到感测放大器模块16中所包含的多个感测放大器组件SAU内的多个锁存电路XDL。
半导体存储装置1当接收到指令集CS1时，从就绪状态转变为忙状态。然后，序列发生器13将各锁存电路XDL中保存的低位页的写入数据传输到例如在感测放大器组件SAU内共有总线LBUS的锁存电路ADL。然后，序列发生器13使半导体存储装置1从忙状态转变为就绪状态。
存储器控制器2当在发送指令集CS1之后侦测到半导体存储装置1从忙状态转变为就绪状态时，将指令集CS2发送到半导体存储装置1。指令集CS1包含例如指示写入动作的开始的指令、地址信息及高位页的写入数据。高位页的写入数据被传输到感测放大器模块16中所包含的多个感测放大器组件SAU内的多个锁存电路XDL。
半导体存储装置1当接收到指令集CS2时，从就绪状态转变为忙状态。于是，序列发生器13基于指令寄存器11中保存的指令CMD、地址寄存器12中保存的地址信息、及感测放大器模块16内保存的写入数据，开始写入动作。在写入动作中，序列发生器13重复执行程序循环。程序循环包含例如编程动作及校验动作。
编程动作是使存储单元晶体管MT的阈值电压上升的动作。在编程动作中，所选择的单元组件CU内的存储单元晶体管MT基于感测放大器组件SAU内保存的写入数据，设定为编程对象或编程禁止。具体地说，将未达到与感测放大器组件SAU内的写入数据对应的状态(以下称为写入状态)的阈值电压的存储单元晶体管MT设定为编程对象，将达到写入状态的阈值电压的存储单元晶体管MT设定为编程禁止。
在编程动作中，对字线WLsel施加编程电压VPGM。编程电压VPGM是能够使存储单元晶体管MT的阈值电压上升的高电压。当对字线WLsel施加编程电压VPGM时，与字线WLsel连接且与编程对象的位线BL连接的存储单元晶体管MT的阈值电压上升。另一方面，与字线WLsel连接且与编程禁止的位线BL连接的存储单元晶体管MT的阈值电压的上升例如通过自升压技术来抑制。当编程动作结束时，序列发生器13移行到校验动作。
校验动作是判定所选择的单元组件CU内的存储单元晶体管MT是否达到了写入状态的阈值电压的读出动作。在校验动作中，对每个感测放大器组件SAU决定在阈值电压的判定中使用的校验电压。例如，在初次的程序循环的校验读出中，执行使用校验电压AV的读出动作。
通过校验读出，经确认已达到写入状态的阈值电压的存储单元晶体管MT被判定为通过了校验。然后，各感测放大器组件SAU将写入状态的校验结果保存在内部的任一个锁存电路中。然后，序列发生器13参照各感测放大器组件SAU的判定结果，对针对每个写入状态完成了写入的存储单元晶体管MT的数量进行计数，判定该状态的写入是否完成。
以上所说明的编程动作及检验动作的组对应于1次程序循环。每当重复程序循环时，编程电压VPGM便上升。即，施加到字线WLsel的编程电压VPGM相应于已执行的程序循环的次数而变高。编程电压VPGM的上升量DVPGM可以设定为任意值。
在程序循环的重复中，序列发生器13例如当侦测到未通过“A”状态、“B”状态及“C”状态的校验的存储单元晶体管MT的数量低于特定的数量时，结束写入动作，使半导体存储装置1从忙状态转变为就绪状态。当写入动作结束时，对所选择的单元组件CU写入2页数据。图示的tProg与执行写入动作的时间对应。
[1-2-2]关于写入动作的详细情况
第1实施例的半导体存储装置1能够基于所选择的单元组件CU的地址来变更要执行的写入动作的种类。以下，对第1实施方式的半导体存储装置1的写入动作的详细情况进行说明。
图11是表示第1实施方式的半导体存储装置1的写入动作的一例的流程图，表示从半导体存储装置1接收写入命令到执行写入动作的一系列工序。此外，在本例中，第1组的单元组件CU与电阻值较低的选择栅极线SGD相关联，第2组的单元组件CU与电阻值较高的选择栅极线SGD相关联。
如图11所示，首先，半导体存储装置1接收指示执行写入动作的指令集(步骤S10)。然后，序列发生器13参照地址寄存器12中所保存的地址信息(步骤S11)。具体地说，在步骤S11中，序列发生器13确认基于地址信息选择的单元组件CU包含在第1组及第2组中的哪一个。在单元组件CU包含在第1组的情况下，序列发生器13执行第1写入动作(步骤S12)。另一方面，在单元组件CU包含在第2组的情况下，序列发生器13执行第2写入动作(步骤S13)。
像这样，第1实施方式的半导体存储装置1通过执行第1写入动作或第2写入动作，向所选择的单元组件CU内的存储单元晶体管MT写入数据。在第1写入动作与第2写入动作之间，编程动作中的放电时间的设定不同。以下，对第1写入动作及第2写入动作的详细情况进行说明。
图12表示第1实施方式的半导体存储装置1的第1写入动作中的编程动作的时序图的一例。图12中示出了选择栅极线SGDsel及SGDusel、字线WLsel及WLusel、以及位线BL各自的电压。另外，在选择栅极线SGD的电压中，实线对应于理想的电压(信号线SGDD的电压)，虚线对应于实际的电压变化。
如图12所示，编程动作前的选择栅极线SGDsel及SGDusel、字线WLsel及WLusel、以及位线BL各自的电压例如为VSS。序列发生器13当开始编程动作时，在时刻t0～t5分别控制驱动器模块14，以如下所示的方式对各种布线施加电压。
在时刻t0，对选择栅极线SGDsel及SGDusel的每一个施加电压VSGDH，对编程禁止的位线BL施加电压VBL。VSGDH及VBL分别为比接地电压VSS高的电压。当对栅极施加VSGDH时，各选择晶体管ST1成为导通状态。此时，在与编程对象的位线BL连接的NAND串NS中，去除沟道内残留的电子。另一方面，与编程禁止的位线BL连接的NAND串NS的沟道电压基于施加到位线BL的电压而上升。
在时刻t1，对选择栅极线SGDsel及SGDusel分别施加VSS，选择栅极线SGDsel及SGDusel各自的电压下降。另外，选择栅极线SGDsel及SGDusel各自的电压相比信号线SGDD延迟地下降。当选择栅极线SGDsel及SGDusel各自的电压下降时，各选择晶体管ST1成为截止状态。此时，与编程对象的位线BL连接的NAND串NS的沟道电压例如为VSS。另一方面，与编程禁止的位线BL连接的NAND串NS的沟道电压维持基于VBL上升的状态。
所述时刻t0及t1间的动作也称为预充电动作。然后，序列发生器13在选择栅极线SGDsel及SGDusel各自的电压下降到VSS后，开始时刻t2的动作。换句话来说，在第1实施方式的半导体存储装置1中，时刻t2的动作的开始时刻是基于选择栅极线SGDsel及SGDusel各自放电完成的时刻而设定的。以下，将时刻t1及t2间的时间称为预充电动作后的放电时间。另外，将第1写入动作中的预充电动作后的放电时间称为TM1。
在时刻t2，对选择栅极线SGDsel施加电压VSGD，对字线WLsel及WLusel的每一个施加电压VPASS。VSGD是高于VSS且低于VSGDH的电压，VPASS是高于VSGD的电压。此时，与编程对象的位线BL连接且栅极被施加VSGD的选择晶体管ST1成为导通状态。另一方面，与编程禁止的位线BL连接且栅极被施加VSGD的选择晶体管ST1和栅极被施加VSS的选择晶体管ST1成为截止状态，对应的NAND串NS的沟道成为浮动状态。
进而，NAND串NS的沟道电压因与字线WL的耦合而发生变动。具体地说，处于浮动状态的NAND串NS的沟道电压相应于对字线WLsel及WLusel的每一个施加VPASS而上升。以下，将该动作称为自升压。另一方面，选择晶体管ST1处于截止状态的NAND串NS的沟道电压的上升由施加到位线BL的电压抑制。
在时刻t3，对字线WLsel施加编程电压VPGM。当对字线WLsel施加VPGM时，对与连接于编程对象的位线BL且栅极被施加VSGD的选择晶体管ST1连接的存储单元晶体管MT的电荷蓄积层，基于沟道及控制栅极间的电压差而注入电子。当向电荷蓄积层注入电子时，存储单元晶体管MT的阈值电压上升。另一方面，其它NAND串NS内的存储单元晶体管MT的阈值电压的上升因通过自升压使沟道及控制栅极间的电压差变小，而得到抑制。
在时刻t4，对字线WLsel施加VPASS，字线WLsel的电压下降。在编程动作中，写入对象的存储单元晶体管MT中的阈值电压的上升幅度例如基于VPGM的电压值及施加VPGM的时间(即时刻t3及t4间的时间)。
在时刻t5，对选择栅极线SGDsel、字线WLsel及WLusel、以及编程禁止的位线BL的每一个施加VSS，选择栅极线SGDsel、字线WLsel及WLusel、以及编程禁止的位线BL各自的电压下降。此时，处于浮动状态的NAND串NS的沟道电压也相应于字线WLsel及WLusel各自的电压的下降而下降。由此，各布线的电压恢复为编程动作开始前的状态，序列发生器13结束第1写入动作中的1次编程动作。
图13表示第1实施方式的半导体存储装置1的第2写入动作中的编程动作的时序图的一例。图13中示出与图12相同的布线的电压。另外，在选择栅极线SGD的电压中，实线对应于理想的电压(信号线SGDD的电压)，单点划线对应于实际的电压变化。
如图13所示，在第2写入动作中，通过时刻t1的动作使选择栅极线SGDsel及SGDusel各自的电压下降所需的有效时间比第1写入动作长。该特性基于应用第2写入动作的第2组的选择栅极线SGD的电阻值比应用第1写入动作的第1组的选择栅极线SGD的电阻值高。
而且，第2写入动作的编程动作相对于第1写入动作的编程动作，与预充电动作后的放电时间对应的动作不同。具体地说，在第2写入动作中，时刻t2的动作的开始时刻与第1写入动作同样，基于选择栅极线SGDsel及SGDusel各自放电完成的时刻来设定。因此，第2写入动作中的预充电动作后的放电时间TM2设定为比第1写入动作中的预充电动作后的放电时间TM1长。
第2写入动作的编程动作中的其它动作例如与第1写入动作的编程动作相同。第2写入动作的处理时间基于编程动作的放电时间的长度的差异，比第1写入动作的处理时间长。
此外，以上所说明的第1及第2写入动作中的预充电动作后的放电时间的设定只不过是一例。在串组件SU间的选择栅极线SGD的电阻值的差较小的情况下，预充电动作后的放电时间可以应用相同的设定。预充电动作后的放电时间的设定在半导体存储装置1内由序列发生器13保存在能够参照的区域。例如，预充电动作后的放电时间的设定也可以保存在存储单元阵列10内，在半导体存储装置1启动时读出。
[1-3]第1实施方式的效果
根据以上所说明的第1实施方式的半导体存储装置1，能够抑制错误位的产生且能够缩短写入动作的总时间。以下，对第1实施方式的半导体存储装置1的效果进行详细说明。
在半导体存储装置的写入动作中施加编程电压时，优选编程禁止的存储单元的沟道电压通过自升压而充分上升。充分的自升压能够抑制写入完成的存储单元的阈值电压的变动，能够抑制各状态的阈值分布的上尾的扩展。
另一方面，在自升压不充分的情况下，编程禁止的存储单元的控制栅极与沟道之间的电压差增大。阈值电压较低的状态(例如“Er”状态)的存储单元即使利用低编程电压，其阈值电压也可能上升。因此，阈值电压较低的状态的存储单元的阈值电压有因自升压不充分的情况下的编程动作而上升，而使得该状态的阈值分布的上尾扩展的担忧。阈值分布的扩展可能会导致产生错误位。
作为其对策，考虑在编程动作时执行预充电动作。在已执行预充电动作的情况下，由耦合引起的沟道电压的上升是以预先上升的沟道电压为基准进行的。即，执行预充电动作时的沟道电压高于未执行预充电动作时的沟道电压。因此，预充电动作能够抑制写入完成的存储单元的阈值电压的变动，能够抑制各状态的阈值分布的扩展。
在预充电动作中，以如下方式进行控制：在预先使编程禁止的存储单元的沟道电压上升的状态下，包含该存储单元的NAND串NS的沟道成为浮动状态。具体地说，以如下方式进行控制：在对字线WLsel及WLusel施加VPASS之前，与写入禁止的存储单元连接的选择晶体管ST1成为截止状态。当选择晶体管ST1向截止状态的转变延迟时，因不充分的自升压，编程禁止的存储单元的阈值分布可能变宽。即，有错误位增加的担忧。
另外，在将存储单元三维积层而成的半导体存储装置中，例如有时在相邻的狭缝SLT间配置着将选择栅极线SGD分断的狭缝SHE。这种狭缝SLT及SHE例如通过不同的制造工序形成。而且，狭缝SHE配置在相邻的狭缝SLT间的中间部分。在该情况下，由狭缝SHE分断的2条选择栅极线SGD的电阻值大致相等。
然而，认为狭缝SLT及SHE的位置受到制造偏差的影响。在狭缝SHE向相邻的狭缝SLT的一侧偏移的情况下，作为由狭缝SHE分断的选择栅极线SGD，可以形成电阻值较低的SGD及电阻值较高的SGD这两种。如果选择栅极线SGD的电阻值不同，则有选择栅极线SGD的控制特性针对每个串组件SU发生变化的担忧。
以下，使用比较例来说明与所述预充电动作的特性和选择栅极线SGD的电阻值的偏差相关联的半导体存储装置的动作。图14表示第1实施方式的比较例的半导体存储装置的写入动作中的编程动作的时序图的一例。图14中示出选择栅极线SGDsel及SGDusel、以及字线WLsel各自的电压。另外，在选择栅极线SGD的电压中，实线对应于理想的电压(信号线SGDD的电压)，虚线对应于选择栅极线SGD的电阻值RSGD较低时的电压变化，单点划线对应于RSGD较高时的电压变化。
如图14所示，比较例中的编程动作的时刻t0～t5的处理内容分别与第1写入动作中的编程动作的时刻t0～t5的处理相同。另外，比较例中的编程动作的时刻t0～t5的处理不依赖于所选择的单元组件CU的地址而在相同的时点执行。
此处，说明针对RSGD较低时的动作特性使比较例中的预充电动作的放电时间最佳化的情况。在RSGD较低的情况下，例如放电时间设定得较短，所以每个程序循环的处理时间变短。即，能够缩短1次写入动作中的处理时间。另一方面，在选择RSGD较高的串组件SU时的编程动作中，在选择栅极线SGDusel的电压成为VSS之前，开始时刻t2的动作。即，有可能在与编程禁止的存储单元连接的选择晶体管ST1成为截止状态之前，开始字线WL的充电(放电不足)。在该情况下，有在编程禁止的存储单元中自升压不充分，而导致错误位增加的担忧。
例如，在比较例中，在针对RSGD较高时的动作特性使预充电动作后的放电时间最佳化的情况下，能够消除预充电动作后的放电不足的担心。然而，在RSGD较高的情况下，由于固定为放电时间较长的设定，所以每个程序循环的处理时间变长。即，关于1次写入动作中的处理时间，使预充电动作的放电时间针对RSGD较高的情况最佳化的处理时间比针对RSGD较低的情况下的动作特性最佳化的处理时间长。像这样，在比较例中，不易同时实现写入动作的处理时间的缩短与错误位的抑制。
对此，第1实施方式的半导体存储装置1针对在写入动作中所选择的每个地址，变更预充电动作后的放电时间。然后，基于预先测定的选择栅极线SGD的特性将串组件SU分组，将预充电动作后的放电时间针对所设定的每个组设定为最佳时间。
具体地说，半导体存储装置1在选择了选择栅极线SGD的电阻值RSGD较低的组的情况下，执行预充电动作后的放电时间较短的第1写入动作。另一方面，半导体存储装置1在选择了选择栅极线SGD的电阻值RSGD较高的组的情况下，执行预充电动作后的放电时间较长的第2写入动作。而且，在任何情况下，预充电动作后的时刻t2的动作时序都被设定在推测选择栅极线SGDusel的放电完成的时刻之后。
因此，期待在第1实施方式的半导体存储装置1的编程动作中，在对字线WL施加VPASS之前，选择晶体管ST1以高概率成为截止状态。即，在编程动作中，半导体存储装置1能够使编程禁止的存储单元的沟道更确实地成为浮动状态，能够实现充分的自升压。因此，第1实施方式的半导体存储装置1能够抑制错误位的产生。
进而，在第1实施方式的半导体存储装置1中，以在能够抑制错误位的产生的范围内变短的方式，针对每个组设定预充电动作后的放电时间。即，半导体存储装置1能够抑制错误位的产生，且在可能的范围内高速地进行写入动作。结果，第1实施方式的半导体存储装置1也能够缩短写入动作的总时间。
[2]第2实施方式
第2实施方式的半导体存储装置1是第1实施方式中说明的第1写入动作及第2写入动作各自的编程动作的变化例。以下，关于第2实施方式的半导体存储装置1，说明与第1实施方式的不同点。
[2-1]关于写入动作
以下，依序说明第2实施方式的半导体存储装置1中的第1写入动作及第2写入动作。此外，在第2实施方式的半导体存储装置1的写入动作中，与第1实施方式同样，假定第1组的单元组件CU与电阻值较低的选择栅极线SGD相关联，第2组的单元组件CU与电阻值较高的选择栅极线SGD相关联。另外，假定在选择了第1组的单元组件CU的情况下执行第1写入动作，在选择了第2组的单元组件CU的情况下执行第2写入动作。
图15表示第2实施方式的半导体存储装置1的第1写入动作中的编程动作的时序图的一例。图15中示出与第1实施方式中所参照的图12相同的布线的电压。如图15所示，第2实施方式中的第1写入动作的编程动作相对于第1实施方式中的第1写入动作的编程动作，预充电动作后的选择栅极线SGDsel及SGDusel的动作时序与字线WLsel及WLusel的动作时序不同。
具体地说，在第2实施方式的第1写入动作中，预充电动作后对选择栅极线SGDsel施加电压VSGD的时点被设定为时刻t1与时刻t2之间的时刻t1d。另一方面，在预充电动作后，对字线WLsel及WLusel施加电压VPASS的时点与第1实施方式同样，被设定为时刻t2。
在时刻t1d，在放电完成前对选择栅极线SGDsel施加VSGD。然后，选择栅极线SGDsel的电压例如在时刻t2之前达到VSGD。随后，在第2实施方式中，序列发生器13在选择栅极线SGDusel的电压下降到VSS后，开始时刻t2的动作。即，在第2实施方式的半导体存储装置1中，时刻t2的动作的开始时刻与第1实施方式同样，基于选择栅极线SGDusel的放电完成时刻来设定。第2实施方式中的第1写入动作的其它动作与第1实施方式中的第1写入动作相同。
图16表示第2实施方式的半导体存储装置1的第2写入动作中的编程动作的时序图的一例。图16中示出与第1实施方式中所参照的图12相同的布线的电压。如图16所示，第2实施方式中的第2写入动作的编程动作相对于第2实施方式中的第2写入动作的编程动作，字线WLsel及WLusel的动作时序不同。
具体地说，在第2写入动作中，通过时刻t1的动作使选择栅极线SGDusel的电压下降所需的有效时间比第1写入动作长。该特性与第1实施方式同样，基于应用第2写入动作的第2组的选择栅极线SGD的电阻值比应用第1写入动作的第1组的选择栅极线SGD的电阻值高而得。
而且，在第2写入动作中，时刻t2的动作的开始时刻与第1写入动作同样，基于选择栅极线SGDusel的放电完成的时刻而设定。因此，在第2实施方式中，第2写入动作中的预充电动作后的放电时间TM2被设定为比第1写入动作中的预充电动作后的放电时间TM1长。第2实施方式中的第2写入动作的其它动作与第2实施方式中的第1写入动作相同。
在以上所说明的第2实施方式的动作中，第1写入动作的时刻t1d与第2写入动作的时刻t1d表示相同的时刻。即，在第2实施方式的编程动作中，对选择栅极线SGDsel施加VSGD的时刻t1d的动作时序相同。另一方面，在第2实施方式的编程动作中，基于选择栅极线SGDusel的放电完成的时刻，设定对字线WLsel及WLusel施加VPASS的时刻t2的动作时序。
[2-2]第2实施方式的效果
如上所述，在第2实施方式的半导体存储装置1中，在预充电动作后对选择栅极线SGDsel施加VSGD的时点不依赖于所选择的地址而被固定。另一方面，在预充电动作后对字线WL施加VPASS的时点与第1实施方式同样，基于选择栅极线SGDusel的放电时间而设定。
在这种情况下，第2实施方式的半导体存储装置1也与第1实施方式同样，能够抑制错误位的产生且能够缩短写入动作的总时间。为了获得在第1实施方式中说明的效果，只要至少选择栅极线SGDusel的放电开始的时刻t1与预充电动作后字线WL的充电开始的时刻t2的关系是基于选择栅极线SGD的特性来设定的即可。
[3]其它变化例等
在所述实施方式中，例示了预充电动作后的放电时间被设定为选择栅极线SGDusel的放电完成的情况，但不限于此。在预充电动作后的时刻t2，选择栅极线SGDusel的电压只要至少下降到与该选择栅极线SGDusel连接的选择晶体管ST1成为截止状态的电压即可。因此，预充电后的放电时间也可以基于选择栅极线SGDusel的电压低于选择晶体管ST1成为截止状态的电压的时点来设定。
在所述实施方式中，也可以在相邻的狭缝SLT间配置2条以上的狭缝SHE。形成在相邻的狭缝SLT间的串组件SU的个数基于配置在相邻的狭缝SLT间的狭缝SHE的条数而变化。在相邻的狭缝SLT间配置着2条以上的狭缝SHE的情况下，配置在相邻的狭缝SLT间的选择栅极线SGD的电阻值可以分类为3种。
图17是第1实施方式的变化例的半导体存储装置1所具备的存储单元阵列的平面布局的一例，表示与第1实施方式中所参照的图6相同的区域。如图17所示，在第1实施方式的变化例的半导体存储装置1中，在相邻的狭缝SLT间配置着3条狭缝SHE。
相邻的狭缝SHE间的选择栅极线SGD的宽度基于掩模的设计。即，配置在相邻的狭缝SHE间的选择栅极线SGD的电阻值可以是大致固定的。另一方面，与狭缝SLT相邻的选择栅极线SGD的宽度如第1实施方式中所说明的那样，受到制造偏差的影响。因此，在狭缝SLT和相邻的选择栅极线SGD0及SGD3间电阻值可能产生差。另外，由于与狭缝SLT相邻的选择栅极线SGD的宽度考虑到工艺范围而设计得较宽，所以可能宽于夹于狭缝SHE间的选择栅极线SGD的宽度。
如上所述，在第1实施方式的变化例中，例如选择栅极线SGD0、选择栅极线SGD1及SGD2的组、与选择栅极线SGD3之间电阻值可能不同。因此，在第1实施方式的变化例中，例如将串组件SU0分类为第1组，将串组件SU3分类为第2组，将串组件SU1及SU2分类为第3组。
图18表示第1实施方式的变化例的半导体存储装置1中的写入动作的设定的一例，表示串组件SU的组与放电时间的设定的关系。如图18所示，例如对第1～第3组的串组件SU分别应用设定1～设定3。设定1～设定3具有互不相同的放电时间的设定，例如图12所示的时刻t1～t2期间的长度不同。对各设定的放电时间应用经过测试工序计算出的适当的数值。
此外，在相邻的狭缝SLT间配置着2条以上的狭缝SHE时的串组件SU的分组可以根据狭缝SHE的条数适当设定。另外，在所述实施方式中，说明了在半导体存储装置1内的各块BLK中应用共通的分组的情况，但也可以对每个块BLK应用不同的分组，还可以对每个块BLK应用不同的放电时间的设定。在选择了不同地址的写入动作的编程动作中应用不同的放电时间的设定的情况下，能够获得所述实施方式中说明的效果。
在所述实施方式中，说明了将块BLK内的串组件SU分组，对每个组应用不同的放电时间的设定的情况，但分组的方法也可以应用其它方法。例如，可以在块BLK间共有串组件SU的分组，也可以对每个块BLK设定不同的组。另外，半导体存储装置1也可以包含多个存储单元阵列10。在该情况下，也可以对每个存储单元阵列10设定不同的组。
图19表示第1实施方式的变化例的半导体存储装置1的平面布局的一例。如图19所示，例如半导体存储装置1包含多个存储单元阵列10A、10B、10C及10D。狭缝SHE的图案的偏移方式根据芯片的位置而不同。因此，半导体存储装置1通过对多个存储单元阵列10A～10D分别设定不同的组，能够更高精度地实现抑制错误位的产生和缩短写入动作的总时间。
在所述实施方式中，存储器柱MP也可以是多个柱在Z方向上连结而成的构造。例如，存储器柱MP也可以是将贯通导电体层25(选择栅极线SGD)的柱与贯通多个导电体层24(字线WL)的柱连结而成的构造。另外，存储器柱MP也可以是将分别贯通多个导电体层24的多个柱在Z方向上连结而成的构造。
在所述实施方式中，例示了半导体存储装置1具有在存储单元阵列10下配置着感测放大器模块16等的电路的构造的情况，但不限于此。例如，半导体存储装置1也可以具有在半导体衬底上设有存储单元阵列10的构造。另外，半导体存储装置1也可以具有将设有感测放大器模块16等的芯片和设有存储单元阵列10的芯片贴合的构造。
在所述实施方式中用于说明读出动作的时序图只是一例。例如，在各时刻控制信号及布线各自的电压的时序也可以错开。在编程动作中，只要至少各时刻的动作的前后关系不调换即可。
在本说明书中，“H”电平的电压是栅极被施加该电压的N型MOS晶体管成为导通状态，栅极被施加该电压的P型MOS晶体管成为截止状态的电压。“L”电平的电压是栅极被施加该电压的N型MOS晶体管成为截止状态，栅极被施加该电压的P型MOS晶体管成为导通状态的电压。“晶体管的一端”表示MOS晶体管的漏极或源极。“晶体管的另一端”表示MOS晶体管的源极或漏极。
在本说明书中，所谓“连接”表示电连接，不排除例如中间隔着其它元件。“截止状态”表示向对应的晶体管的栅极施加小于该晶体管的阈值电压的电压，不排除例如流通晶体管的漏电流那样的微小电流。“时刻”与电压施加的开始时刻对应。例如，“在时刻t1对选择栅极线SGD施加接地电压VSS”对应于在时刻t1开始对选择栅极线SGD施加电压VSS，还包含选择栅极线SGD的电压基于信号线SGDD的电压发生变化的期间。“柱状”表示为在半导体存储装置1的制造工序中形成的设置在孔内的构造体。
虽然说明了本发明的若干个实施方式，但这些实施方式是作为例子提示的，并不意图限定发明的范围。这些新颖的实施方式能以其它多种方式实施，能在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及其均等的范围中。
[符号的说明]
1 半导体存储装置
2 存储器控制器
10 存储单元阵列
11 指令寄存器
12 地址寄存器
13 序列发生器
14 驱动器模块
15 行解码器模块
16 感测放大器模块
20 半导体衬底
21～25 导电体层
30 芯部件
31 半导体层
32 积层膜
33 隧道绝缘膜
34 绝缘膜
35 阻挡绝缘膜
SLT 狭缝
BLK 块
SU 串组件
SAU 感测放大器组件
RD 行解码器
CG、SGDD、SGSD、USGD 信号线
BL 位线
WL 字线
SGD、SGS 选择栅极线
MT 存储单元晶体管
ST1、ST2 选择晶体管
T1～T9、TR0～TR17 晶体管

Claims (12)

1.一种半导体存储装置，具备
第1存储单元；
第2存储单元；
字线，与所述第1存储单元及所述第2存储单元连接；
第1位线，与所述第1存储单元连接；
第2位线，与所述第2存储单元连接；
第1选择晶体管，连接在所述第1存储单元与所述第1位线之间；
第2选择晶体管，连接在所述第2存储单元与所述第2位线之间；
第1选择栅极线，与所述第1选择晶体管连接；
第2选择栅极线，与所述第2选择晶体管连接；及
控制器，执行写入动作；且
所述控制器是
在所述写入动作中，执行包含编程动作的程序循环，
在所述编程动作中，在第1时刻对所述第1选择栅极线及所述第2选择栅极线施加第1电压，在所述第1时刻之后的第2时刻对所述第1选择栅极线及所述第2选择栅极线施加比所述第1电压低的第2电压，在所述第2时刻之后的第3时刻对所述字线施加比所述第2电压高的第3电压，在选择了第1存储单元的情况下，在所述第2时刻之后的第4时刻对所述第1选择栅极线施加所述第1电压与所述第2电压之间的第4电压，在选择了所述第2存储单元的情况下，在所述第4时刻对所述第2选择栅极线施加所述第4电压，在所述第3时刻之后的第5时刻，对所述字线施加比所述第3电压高的第5电压，
在选择了所述第1存储单元的所述编程动作中，所述第2时刻与所述第3时刻之间的时间为第1时间，在选择了所述第2存储单元的所述编程动作中，所述第2时刻与所述第3时刻之间的时间为与所述第1时间不同的第2时间。
2.根据权利要求1所述的半导体存储装置，其中
所述第3时刻与所述第4时刻为相同时刻。
3.根据权利要求1所述的半导体存储装置，其中
所述第4时刻为所述第3时刻之前的时刻。
4.根据权利要求1所述的半导体存储装置，其中
所述控制器在对所述第1选择栅极线及所述第2选择栅极线施加了所述第1电压的期间，在选择了所述第1存储单元的情况下，对所述第1位线施加第6电压，且对所述第2位线施加比所述第6电压高的第7电压，在选择了所述第2存储单元的情况下，对所述第1位线施加所述第7电压，且对所述第2位线施加所述第6电压。
5.根据权利要求1所述的半导体存储装置，其中
所述控制器在对所述字线施加了所述第3电压的期间，在选择了所述第1存储单元的情况下，对所述第1位线施加第6电压，且对所述第2位线施加比所述第6电压高的第7电压，在选择了所述第2存储单元的情况下，对所述第1位线施加所述第7电压，且对所述第2位线施加所述第6电压。
6.根据权利要求1所述的半导体存储装置，其中
所述控制器在对所述字线施加了所述第5电压的期间，在选择了所述第1存储单元的情况下，对所述第1选择栅极线施加所述第4电压，在选择了所述第2存储单元的情况下，对所述第2选择栅极线施加所述第4电压。
7.根据权利要求1所述的半导体存储装置，其中
在选择了所述第1存储单元的所述编程动作中，当对所述第1选择栅极线施加所述第5电压时，所述第1存储单元的沟道成为浮动状态，
在选择了所述第2存储单元的所述编程动作中，当对所述第2选择栅极线施加所述第5电压时，所述第2存储单元的沟道成为浮动状态。
8.根据权利要求1所述的半导体存储装置，其具备
衬底；
第1导电体层，设置在所述衬底上方的第1层，作为所述字线发挥动能；
第2导电体层，在所述第1层上方的第2层中，设置在所述第1导电体层的上方，作为所述第1选择栅极线发挥功能；
第3导电体层，在所述第2层中，设置在所述第1导电体层的上方且设置为与所述第2导电体层分离，作为所述第2选择栅极线发挥功能；
第1半导体层，贯通所述第1导电体层与所述第2导电体层而设置；及
第2半导体层，贯通所述第1导电体层与所述第3导电体层而设置；且
所述第1导电体层与所述第1半导体层的交叉部分作为所述第1存储单元发挥功能，
所述第2导电体层与所述第1半导体层的交叉部分作为所述第1选择晶体管发挥功能，
所述第1导电体层与所述第2半导体层的交叉部分作为所述第2存储单元发挥功能，
所述第3导电体层与所述第2半导体层的交叉部分作为所述第2选择晶体管发挥功能。
9.根据权利要求8所述的半导体存储装置，其中
所述第2导电体层的电阻值比所述第3导电体层的电阻值低，
所述第1时间比所述第2时间短。
10.根据权利要求1所述的半导体存储装置，其还具备：
第3存储单元，与所述字线连接；
第3位线，与所述第3存储单元连接；
第3选择晶体管，连接在所述第3存储单元与所述第3位线之间；及
第3选择栅极线，与所述第3选择晶体管连接；且
所述控制器在所述编程动作中，在选择了所述第3存储单元的情况下，在所述第4时刻对所述第3选择栅极线施加所述第4电压，
在选择了所述第3存储单元的所述编程动作中，所述第2时刻与所述第3时刻之间的时间是与所述第1时间和所述第2时间的每一个不同的第3时间。
11.根据权利要求10所述的半导体存储装置，其具备：
衬底；
第1导电体层，设置在所述衬底上方的第1层，作为所述字线发挥动能；
第2导电体层，在所述第1层上方的第2层中，设置在所述第1导电体层的上方，作为所述第1选择栅极线发挥功能；
第3导电体层，在所述第2层中，设置在所述第1导电体层的上方且设置为与所述第2导电体层分离，作为所述第2选择栅极线发挥功能；
第4导电体层，在所述第2层中，设置在所述第1导电体层的上方且设置为与所述第2导电体层及所述第3导电体层分离，且配置在所述第2导电体层与所述第3导电体层之间，作为所述第3选择栅极线发挥功能；
第1半导体层，贯通所述第1导电体层与所述第2导电体层而设置；
第2半导体层，贯通所述第1导电体层与所述第3导电体层而设置；及
第3半导体层，贯通所述第1导电体层与所述第4导电体层而设置；且
所述第1导电体层与所述第1半导体层的交叉部分作为所述第1存储单元发挥功能，
所述第2导电体层与所述第1半导体层的交叉部分作为所述第1选择晶体管发挥功能，
所述第1导电体层与所述第2半导体层的交叉部分作为所述第2存储单元发挥功能，
所述第3导电体层与所述第2半导体层的交叉部分作为所述第2选择晶体管发挥功能，
所述第1导电体层与所述第3半导体层的交叉部分作为所述第3存储单元发挥功能，
所述第4导电体层与所述第3半导体层的交叉部分作为所述第3选择晶体管发挥功能。
12.根据权利要求11所述的半导体存储装置，其中
所述第4导电体层的电阻值比所述第2导电体层与所述第3导电体层各自的电阻值低，
所述第3时间比所述第1时间与所述第2时间的每一个短。
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