JP2021034089A - 半導体記憶装置 - Google Patents

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Abstract

【課題】エラービットの発生を抑制し、且つ書き込み動作の総時間を短縮すること。
【解決手段】実施形態の半導体記憶装置は、第１及び第２メモリセルと、コントローラとを含む。コントローラは、プログラム動作において、第１時刻ｔ０に選択ゲート線ＳＧＤに第１電圧ＶＳＧＤＨを印加し、第２時刻ｔ１に選択ゲート線ＳＧＤに第２電圧ＶＳＳを印加し、第３時刻ｔ２にワード線ＷＬに第３電圧ＶＰＡＳＳを印加し、第５時刻ｔ３にワード線ＷＬｓｅｌに第５電圧ＶＰＧＭを印加する。第１メモリセルが選択されたプログラム動作では、第２時刻ｔ１と第３時刻ｔ２との間の時間が第１時間ＴＭ１である。第２メモリセルが選択されたプログラム動作では、第２時刻ｔ１と第３時刻ｔ２との間の時間が第１時間と異なる第２時間ＴＭ２である。
【選択図】図１３

Description

実施形態は、半導体記憶装置に関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
米国特許出願公開第２０１６／２６７９９１号明細書
エラービットの発生を抑制し、且つ書き込み動作の総時間を短縮すること。
実施形態の半導体記憶装置は、第１及び第２メモリセルと、ワード線と、第１及び第２ビット線と、第１及び第２選択トランジスタと、第１及び第２選択ゲート線と、コントローラと、を含む。ワード線は、第１及び第２メモリセルに接続される。第１及び第２ビット線は、それぞれ第１及び第２メモリセルに接続される。第１選択トランジスタは、第１メモリセルと第１ビット線との間に接続される。第２選択トランジスタは、第２メモリセルと第２ビット線との間に接続される。第１及び第２選択ゲート線は、それぞれ第１及び第２選択トランジスタに接続される。コントローラは、書き込み動作を実行する。コントローラは、書き込み動作において、プログラム動作を含むプログラムループを実行する。コントローラは、プログラム動作では、第１時刻において第１選択ゲート線及び前記第２選択ゲート線に第１電圧を印加し、第１時刻の後の第２時刻において第１選択ゲート線及び前記第２選択ゲート線に第１電圧よりも低い第２電圧を印加し、第２時刻の後の第３時刻においてワード線に第２電圧よりも高い第３電圧を印加し、第１メモリセルが選択されている場合に第２時刻の後の第４時刻において第１選択ゲート線に第１電圧と第２電圧との間の第４電圧を印加し、第２メモリセルが選択されている場合に第４時刻において第２選択ゲート線に第４電圧を印加し、第３時刻の後の第５時刻においてワード線に第３電圧よりも高い第５電圧を印加する。第１メモリセルが選択されたプログラム動作では、第２時刻と第３時刻との間の時間が第１時間である。第２メモリセルが選択されたプログラム動作では、第２時刻と第３時刻との間の時間が第１時間と異なる第２時間である。
第１実施形態に係る半導体記憶装置の構成例を示すブロック図。 第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。 第１実施形態に係る半導体記憶装置が備えるロウデコーダモジュールの回路構成の一例を示す回路図。 第１実施形態に係る半導体記憶装置が備えるセンスアンプモジュールの回路構成の一例を示す回路図。 第１実施形態に係る半導体記憶装置が備えるセンスアンプモジュールに含まれたセンスアンプユニットの回路構成の一例を示す回路図。 第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの断面構造の一例を示す、図６のＶＩＩ−ＶＩＩ線に沿った断面図。 第１実施形態に係る半導体記憶装置におけるメモリピラーの断面構造の一例を示す、図７のＶＩＩＩ−ＶＩＩＩ線に沿った断面図。 第１実施形態に係る半導体記憶装置においてメモリセルトランジスタに適用されるデータの割り付けの一例を示す図。 第１実施形態に係る半導体記憶装置における書き込み動作の一例を示すタイミングチャート。 第１実施形態に係る半導体記憶装置における書き込み動作の一例を示すフローチャート。 第１実施形態に係る半導体記憶装置における第１書き込み動作のプログラム動作一例を示すタイミングチャート。 第１実施形態に係る半導体記憶装置における第２書き込み動作のプログラム動作一例を示すタイミングチャート。 第１実施形態の比較例に係る半導体記憶装置における書き込み動作のプログラム動作一例を示すタイミングチャート。 第２実施形態に係る半導体記憶装置における第１書き込み動作のプログラム動作一例を示すタイミングチャート。 第２実施形態に係る半導体記憶装置における第２書き込み動作のプログラム動作一例を示すタイミングチャート。 第１実施形態の変形例に係る半導体記憶装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 第１実施形態の変形例に係る半導体記憶装置における書き込み動作の設定の一例を示すテーブル。 第１実施形態の変形例に係る半導体記憶装置の平面レイアウトの一例を示す平面図。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術的思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
［１］第１実施形態
以下に、第１実施形態に係る半導体記憶装置１について説明する。
［１−１］半導体記憶装置１の構成
［１−１−１］半導体記憶装置１の全体構成
図１は、第１実施形態に係る半導体記憶装置１の構成例を示している。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御可能である。図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合を含み、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。例えば、半導体記憶装置１とメモリコントローラ２との間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。
コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１が受信した入出力信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体記憶装置１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体記憶装置１に命令する信号である。レディビジー信号ＲＢｎは、半導体記憶装置１がレディ状態及びビジー状態のいずれであるかをメモリコントローラ２に通知する信号である。レディ状態は半導体記憶装置１が命令を受け付ける状態であり、ビジー状態は半導体記憶装置１が、命令を受け付けない状態である。入出力信号Ｉ／Ｏは、例えば８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
［１−１−２］半導体記憶装置１の回路構成
（メモリセルアレイ１０の回路構成について）
図２は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。
各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。ストリングユニットＳＵ０〜ＳＵ３内のそれぞれの選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。同一のブロックＢＬＫに含まれた選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
以上で説明されたメモリセルアレイ１０の回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
尚、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数や、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数でも良い。
（ロウデコーダモジュール１５の回路構成について）
図３は、第１実施形態に係る半導体記憶装置１の備えるロウデコーダモジュール１５の回路構成の一例を示している。図３に示すように、ロウデコーダモジュール１５は、例えばロウデコーダＲＤ０〜ＲＤｎを含み、信号線ＣＧ０〜ＣＧ７、ＳＧＤＤ０〜ＳＧＤＤ３、ＳＧＳＤ、ＵＳＧＤ、及びＵＳＧＳを介してドライバモジュール１４に接続される。
以下に、ブロックＢＬＫ０に対応するロウデコーダＲＤ０に注目して、ロウデコーダＲＤの詳細な回路構成について説明する。ロウデコーダＲＤは、例えばブロックデコーダＢＤ、転送ゲート線ＴＧ及びｂＴＧ、並びにトランジスタＴＲ０〜ＴＲ１７を含んでいる。
ブロックデコーダＢＤは、ブロックアドレスＢＡｄをデコードする。そして、ブロックデコーダＢＤは、デコード結果に基づいて転送ゲート線ＴＧ及びｂＴＧのそれぞれに所定の電圧を印加する。転送ゲート線ＴＧに印加される電圧と転送ゲート線ｂＴＧに印加される電圧とは、相補的な関係にある。言い換えると、転送ゲート線ＴＧｂには、転送ゲート線ＴＧの反転信号が入力される。
トランジスタＴＲ０〜ＴＲ１７のそれぞれは、高耐圧なＮ型のＭＯＳトランジスタである。トランジスタＴＲ０〜ＴＲ１２のそれぞれのゲートは、転送ゲート線ＴＧに共通接続される。トランジスタＴＲ１３〜ＴＲ１７のそれぞれのゲートは、転送ゲート線ｂＴＧに共通接続される。また、各トランジスタＴＲは、ドライバモジュール１４から配線された信号線と、対応するブロックＢＬＫに設けられた配線との間に接続される。
具体的には、トランジスタＴＲ０のドレインは、信号線ＳＧＳＤに接続される。トランジスタＴＲ０のソースは、選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１〜ＴＲ８のそれぞれのドレインは、それぞれ信号線ＣＧ０〜ＣＧ７に接続される。トランジスタＴＲ１〜ＴＲ８のそれぞれのソースは、それぞれワード線ＷＬ０〜ＷＬ７に接続される。トランジスタＴＲ９〜ＴＲ１２のそれぞれのドレインは、それぞれ信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続される。トランジスタＴＲ９〜ＴＲ１２のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。トランジスタＴＲ１３のドレインは、信号線ＵＳＧＳに接続される。トランジスタＴＲ１３のソースは、選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１４〜ＴＲ１７のそれぞれのドレインは、信号線ＵＳＧＤに共通接続される。トランジスタＴＲ１４〜ＴＲ１７のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。
つまり、信号線ＣＧ０〜ＣＧ７は、複数のブロックＢＬＫ間で共有されたグローバルワード線として使用され、ワード線ＷＬ０〜ＷＬ７は、ブロック毎に設けられたローカルワード線として使用される。また、信号線ＳＧＤＤ０〜ＳＧＤＤ３並びにＳＧＳＤは、複数のブロックＢＬＫ間で共有されたグローバル転送ゲート線として使用され、選択ゲート線ＳＧＤ０〜ＳＧＤ３並びにＳＧＳは、ブロック毎に設けられたローカル転送ゲート線として使用される。
以上の構成によりロウデコーダモジュール１５は、ブロックＢＬＫを選択することが出来る。具体的には、各種動作時において、選択されたブロックＢＬＫに対応するブロックデコーダＢＤは、“Ｈ”レベル及び“Ｌ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加し、非選択のブロックＢＬＫに対応するブロックデコーダＢＤは、“Ｌ”レベル及び“Ｈ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加する。
尚、以上で説明したロウデコーダモジュール１５の回路構成はあくまで一例であり、適宜変更され得る。例えば、ロウデコーダモジュール１５が含むトランジスタＴＲの個数は、各ブロックＢＬＫに設けられる配線の本数に基づいた個数に設計される。
（センスアンプモジュール１６の回路構成について）
図４は、第１実施形態に係る半導体記憶装置１の備えるセンスアンプモジュール１６の回路構成の一例を示している。図４に示すように、センスアンプモジュール１６は、例えばセンスアンプユニットＳＡＵ０〜ＳＡＵｍを含んでいる。センスアンプユニットＳＡＵ０〜ＳＡＵｍは、それぞれビット線ＢＬ０〜ＢＬｍに関連付けられている。各センスアンプユニットＳＡＵは、例えばビット線接続部ＢＬＨＵ、センスアンプ部ＳＡ、バスＬＢＵＳ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬを含んでいる。
ビット線接続部ＢＬＨＵは、関連付けられたビット線ＢＬと、センスアンプ部ＳＡとの間に接続される。センスアンプ部ＳＡは、例えば読み出し動作において、関連付けられたビット線ＢＬの電圧に基づいて、読み出しデータが“０”であるか“１”であるかを判定する。言い換えると、センスアンプ部ＳＡは、関連付けられたビット線ＢＬに読み出されたデータをセンスして、選択されたメモリセルの記憶するデータを判定する。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬのそれぞれは、読み出しデータや書き込みデータ等を一時的に保持する。
センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬは、それぞれがバスＬＢＵＳに接続され、バスＬＢＵＳを介して互いにデータを送受信することが出来る。ラッチ回路ＸＤＬは、図示されない入出力回路に接続され、センスアンプユニットＳＡＵと入出力回路との間のデータの入出力に使用される。また、ラッチ回路ＸＤＬは、例えば半導体記憶装置１のキャッシュメモリとしても使用され得る。例えば、半導体記憶装置１は、ラッチ回路ＳＤＬ、ＡＤＬ及びＢＤＬが使用中であったとしても、ラッチ回路ＸＤＬが空いている場合にレディ状態になることが出来る。
図５は、第１実施形態に係る半導体記憶装置１の備えるセンスアンプモジュール１６に含まれたセンスアンプユニットＳＡＵの回路構成の一例を示している。図５に示すように、例えば、センスアンプ部ＳＡはトランジスタＴ０〜Ｔ７並びにキャパシタＣＡを含み、ビット線接続部ＢＬＨＵはトランジスタＴ８及びＴ９を含んでいる。例えば、トランジスタＴ０は、Ｐ型のＭＯＳトランジスタである。トランジスタＴ１〜Ｔ７のそれぞれは、Ｎ型のＭＯＳトランジスタである。トランジスタＴ８及びＴ９のそれぞれは、トランジスタＴ０〜Ｔ７のそれぞれよりも高耐圧なＮ型のＭＯＳトランジスタである。
トランジスタＴ０のソースは、電源線に接続される。トランジスタＴ０のドレインは、ノードＮＤ１に接続される。トランジスタＴ０のゲートは、例えばラッチ回路ＳＤＬ内のノードＩＮＶに接続される。トランジスタＴ１のドレインは、ノードＮＤ１に接続される。トランジスタＴ１のソースは、ノードＮＤ２に接続される。トランジスタＴ１のゲートには、制御信号ＢＬＸが入力される。トランジスタＴ２のドレインは、ノードＮＤ１に接続される。トランジスタＴ２のソースは、ノードＳＥＮに接続される。トランジスタＴ２のゲートには、制御信号ＨＬＬが入力される。
トランジスタＴ３のドレインは、ノードＳＥＮに接続される。トランジスタＴ３のソースは、ノードＮＤ２に接続される。トランジスタＴ３のゲートには、制御信号ＸＸＬが入力される。トランジスタＴ４のドレインは、ノードＮＤ２に接続される。トランジスタＴ４のゲートには、制御信号ＢＬＣが入力される。トランジスタＴ５のドレインは、ノードＮＤ２に接続される。トランジスタＴ５のソースは、ノードＳＲＣに接続される。トランジスタＴ５のゲートは、例えばラッチ回路ＳＤＬ内のノードＩＮＶに接続される。
トランジスタＴ６のソースは、接地される。トランジスタＴ６のゲートは、ノードＳＥＮに接続される。トランジスタＴ７のドレインは、バスＬＢＵＳに接続される。トランジスタＴ７のソースは、トランジスタＴ６のドレインに接続される。トランジスタＴ７のゲートには、制御信号ＳＴＢが入力される。キャパシタＣＡの一方電極は、ノードＳＥＮに接続される。キャパシタＣＡの他方電極には、クロックＣＬＫが入力される。
トランジスタＴ８のドレインは、トランジスタＴ４のソースに接続される。トランジスタＴ８のソースは、ビット線ＢＬに接続される。トランジスタＴ８のゲートには、制御信号ＢＬＳが入力される。トランジスタＴ９のドレインは、ノードＢＬＢＩＡＳに接続される。トランジスタＴ９のソースは、ビット線ＢＬに接続される。トランジスタＴ９のゲートには、制御信号ＢＩＡＳが入力される。
以上で説明したセンスアンプユニットＳＡＵの回路構成において、トランジスタＴ０のソースに接続された電源線には、例えば電源電圧ＶＤＤが印加される。ノードＳＲＣには、例えば接地電圧ＶＳＳが印加される。ノードＢＬＢＩＡＳには、例えば消去電圧ＶＥＲＡが印加される。制御信号ＢＬＸ、ＨＬＬ、ＸＸＬ、ＢＬＣ、ＳＴＢ、ＢＬＳ、及びＢＩＡＳ、並びにクロックＣＬＫのそれぞれは、例えばシーケンサ１３によって生成される。センスアンプ部ＳＡは、例えば制御信号ＳＴＢがアサートされたタイミングに基づいて、ビット線ＢＬに読み出されたデータを判定する。
尚、実施形態に係る半導体記憶装置１が備えるセンスアンプモジュール１６は、以上で説明した回路構成に限定されない。例えば、各センスアンプユニットＳＡＵが備えるラッチ回路の個数は、１つのセルユニットＣＵが記憶するページ数に基づいて適宜変更され得る。センスアンプ部ＳＡは、ビット線ＢＬに読み出されたデータを判定することが可能であれば、その他の回路構成であっても良い。
［１−１−３］半導体記憶装置１の構造
以下に、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の構造の一例について説明する。以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１の形成に使用される半導体基板の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために、配線、コンタクト、層間絶縁膜等の図示が適宜省略されている。
（メモリセルアレイ１０の平面レイアウトについて）
図６は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の平面レイアウトの一例であり、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０〜ＳＵ３）に対応する領域を抽出して示している。図６に示すように、メモリセルアレイ１０は、複数のスリットＳＬＴ、複数のスリットＳＨＥ、複数のメモリピラーＭＰ、複数のビット線ＢＬ、及び複数のコンタクトＣＰを含んでいる。
複数のスリットＳＬＴは、それぞれがＸ方向に沿って延伸した部分を有し、Ｙ方向に並んでいる。スリットＳＬＴは、内部に絶縁部材が埋め込まれた構造を有し、当該スリットを介して隣り合う導電体層間を分断（絶縁）している。具体的には、スリットＳＬＴは、ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤ及びＳＧＳを分断している。
複数のスリットＳＨＥは、それぞれがＸ方向に沿って延伸した部分を有し、例えば隣り合うスリットＳＬＴ間に１本ずつ配置される。スリットＳＨＥは、内部に絶縁部材が埋め込まれた構造を有し、当該スリットを介して隣り合う導電体層間を分断（絶縁）している。具体的には、スリットＳＨＥは、少なくとも選択ゲート線ＳＧＤを分断している。
メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、隣り合うスリットＳＬＴ間の領域において、例えば９列の千鳥状に配置される。隣り合うスリットＳＬＴ間におけるメモリピラーＭＰの個数及び配置は、９列の千鳥状に限定されず、適宜変更され得る。また、例えば隣り合うスリットＳＬＴの中間部でＸ方向に並んだメモリピラーＭＰは、スリットＳＨＥと重なって配置される。つまり、複数のメモリピラーＭＰは、例えばスリットＳＨＥによって一部が分断され、隣り合う選択ゲート線ＳＧＤに接触したメモリピラーＭＰを含んでいる。
複数のビット線ＢＬは、それぞれがＹ方向に延伸した部分を有し、Ｘ方向に並んでいる。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置される。本例において各メモリピラーＭＰには、２本のビット線ＢＬが重なって配置されている。尚、各メモリピラーＭＰと重なるビット線ＢＬの本数は、２本に限定されず、任意の本数に設計され得る。
コンタクトＣＰは、メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間に設けられる。各メモリピラーＭＰは、コンタクトＣＰを介して対応するビット線ＢＬと電気的に接続される。また、スリットＳＨＥと重なったメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＰは、省略される。言い換えると、異なる２本の選択ゲート線ＳＧＤに接したメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＰは、省略される。
以上で説明したメモリセルアレイ１０の平面レイアウトでは、スリットＳＬＴ及びＳＨＥによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。つまり、本例では、各々がＸ方向に延伸したストリングユニットＳＵ０〜ＳＵ３が、Ｙ方向に並んでいる。そして、メモリセルアレイ１０には、例えば図６に示されたレイアウトがＹ方向に繰り返し配置される。
隣り合うスリットＳＬＴの間隔は、例えば略一定に設計される。一方で、隣り合うスリットＳＬＴ間におけるスリットＳＨＥの配置は、製造ばらつきによって例えばＹ方向にシフトする可能性がある。本例では、ストリングユニットＳＵ０及びＳＵ１間のスリットＳＨＥがストリングユニットＳＵ１側にシフトし、ストリングユニットＳＵ２及びＳＵ３間のスリットＳＨＥがストリングユニットＳＵ３側にシフトしている。
この場合、ストリングユニットＳＵ０に対応する選択ゲート線ＳＧＤ０の抵抗値が、ストリングユニットＳＵ１に対応する選択ゲート線ＳＧＤ１の抵抗値よりも低くなり、ストリングユニットＳＵ２に対応する選択ゲート線ＳＧＤ２の抵抗値が、ストリングユニットＳＵ３に対応する選択ゲート線ＳＧＤ３の抵抗値よりも低くなる。第１実施形態では、抵抗値が低い選択ゲート線ＳＧＤ０及びＳＧＤ２が第１グループに分類され、抵抗値が高い選択ゲート線ＳＧＤ１及びＳＧＤ３が第２グループに分類されたものと仮定する。
（メモリセルアレイ１０の断面構造について）
図７は、図６のＶＩＩ−ＶＩＩ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の断面構造の一例を示している。図７に示すように、メモリセルアレイ１０は、導電体層２１〜２５を含んでいる。導電体層２１〜２５は、半導体基板２０の上方に設けられる。
具体的には、半導体基板２０の上方に、絶縁体層を介して導電体層２１が設けられる。図示が省略されているが、半導体基板２０と導電体層２１との間の絶縁体層には、例えばロウデコーダモジュール１５やセンスアンプモジュール１６等に対応する回路が設けられる。導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層２１は、例えばリンがドープされたシリコンを含んでいる。
導電体層２１の上方に、絶縁体層を介して導電体層２２が設けられる。導電体層２２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばリンがドープされたシリコンを含んでいる。
導電体層２２の上方に、絶縁体層と導電体層２３とが交互に積層される。導電体層２３は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として使用される。導電体層２３は、例えばタングステンを含んでいる。
最上層の導電体層２３の上方に、絶縁体層を介して導電体層２４が設けられる。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層２４は、選択ゲート線ＳＧＤとして使用される。導電体層２４は、例えばタングステンを含んでいる。
導電体層２４の上方に、絶縁体層を介して導電体層２５が設けられる。導電体層２５は、例えばＹ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において複数の導電体層２５は、Ｘ方向に沿って並んでいる。導電体層２５は、例えば銅を含んでいる。
メモリピラーＭＰの各々は、Ｚ方向に沿って延伸して設けられ、導電体層２２〜２４を貫通している。また、メモリピラーＭＰの各々は、例えばコア部材３０、半導体層３１、積層膜３２を含んでいる。コア部材３０は、Ｚ方向に沿って延伸して設けられる。例えば、コア部材３０の上端は、最上層の導電体層２４よりも上層に含まれ、コア部材３０の下端は、導電体層２１が設けられた層内に含まれる。半導体層３１は、例えばコア部材３０の周囲を覆っている。メモリピラーＭＰの下部において、半導体層３１の側面の一部は、導電体層２１に接触している。積層膜３２は、半導体層３１と導電体層２１とが接触した部分を除いて、半導体層３１の側面及び底面を覆っている。コア部材３０は、例えば酸化シリコン等の絶縁体を含んでいる。半導体層３１は、例えばシリコンを含んでいる。
コンタクトＣＰは、メモリピラーＭＰ内の半導体層３１上において柱状に設けられる。図示された領域には、５本のメモリピラーＭＰのうち、２本のメモリピラーＭＰに対応するコンタクトＣＰが表示されている。当該領域においてスリットＳＨＥと重ならない且つコンタクトＣＰが接続されていないメモリピラーＭＰには、図示されない領域でコンタクトＣＰが接続される。コンタクトＣＰの上面には、１個の導電体層２５、すなわち１本のビット線ＢＬが接触している。１個の導電体層２５には、スリットＳＬＴ及びＳＨＥによって区切られた空間のそれぞれにおいて、１本のコンタクトＣＰが電気的に接続される。
スリットＳＬＴは、例えばＸＺ平面に沿って広がった板状に形成され、導電体層２２〜２４を分断している。スリットＳＬＴの上端は、導電体層２４と導電体層２５との間の層に含まれている。スリットＳＬＴの下端は、例えば導電体層２１が設けられた層に含まれている。スリットＳＬＴは、例えば酸化シリコン等の絶縁体を含んでいる。スリットＳＬＴ内には、板状のコンタクトが形成されても良い。この場合、板状のコンタクトはソース線ＳＬに接続され、当該コンタクトと導電体層２２〜２４との間が絶縁される。
スリットＳＨＥは、例えばＸ方向に沿って延伸した板状に形成され、導電体層２４を分断している。スリットＳＨＥの上端は、導電体層２４と導電体層２５との間の層に含まれている。スリットＳＨＥの下端は、最上層の導電体層２３と導電体層２４との間の層に含まれている。スリットＳＨＥは、例えば酸化シリコン等の絶縁体を含んでいる。スリットＳＨＥの上端とメモリピラーＭＰの上端とは、揃っていても良いし、揃っていなくても良い。また、スリットＳＨＥは、メモリピラーＭＰによって分断されていても良い。
以上で説明したメモリピラーＭＰの構造では、メモリピラーＭＰと導電体層２２とが交差した部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２３とが交差した部分が、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２４とが交差した部分が、選択トランジスタＳＴ１として機能する。
図８は、図７のＶＩＩＩ−ＶＩＩＩ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例を示している。より具体的には、図８は、半導体基板２０の表面に平行且つ導電体層２３を含む層におけるメモリピラーＭＰの断面構造を示している。図８に示すように、メモリピラーＭＰ内の積層膜３２は、例えばトンネル絶縁膜３３、絶縁膜３４、及びブロック絶縁膜３５を含んでいる。
導電体層２３を含む層において、コア部材３０は、例えばメモリピラーＭＰの中央部に設けられる。半導体層３１は、コア部材３０の側面を囲っている。トンネル絶縁膜３３は、半導体層３１の側面を囲っている。絶縁膜３４は、トンネル絶縁膜３３の側面を囲っている。ブロック絶縁膜３５は、絶縁膜３４の側面を囲っている。導電体層２３は、ブロック絶縁膜３５の側面を囲っている。
半導体層３１は、メモリセルトランジスタＭＴ０〜ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２のチャネルとして使用される。トンネル絶縁膜３３及びブロック絶縁膜３５のそれぞれは、例えば酸化シリコンを含んでいる。絶縁膜３４は、メモリセルトランジスタＭＴの電荷蓄積層として使用され、例えば窒化シリコンを含んでいる。これにより、メモリピラーＭＰの各々は、１つのＮＡＮＤストリングＮＳとして機能する。
［１−１−４］データの記憶方式について
図９は、第１実施形態に係る半導体記憶装置１におけるメモリセルトランジスタＭＴの閾値分布、読み出し電圧、及びベリファイ電圧の一例を示している。尚、以下で参照される閾値分布図において、縦軸のＮＭＴｓはメモリセルトランジスタＭＴの個数に対応し、横軸のＶｔｈはメモリセルトランジスタＭＴの閾値電圧に対応している。
図９に示すように、第１実施形態に係る半導体記憶装置１では、複数のメモリセルトランジスタＭＴによって、４種類の閾値分布が形成される。この４種類の閾値分布は、例えば閾値電圧の低い方から順に、それぞれ“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、及び“Ｃ”ステートと呼ばれる。“Ｅｒ”ステートは、メモリセルトランジスタＭＴの消去状態に対応している。“Ａ”ステート、“Ｂ”ステート、及び“Ｃ”ステートのそれぞれは、メモリセルトランジスタＭＴにデータが書き込まれた状態に対応している。
そして、“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、及び“Ｃ”ステートのそれぞれには互いに異なる２ビットデータが割り当てられ、隣り合う２つのステート間では１ビットデータのみが異なるように設定される。このように、１つのメモリセルトランジスタに対して２ビットデータを記憶させる方法は、例えばＭＬＣ（Multi-Level Cell）方式と呼ばれる。以下に、４種類の閾値分布に対するデータの割り付けの一例を羅列する。
“Ｅｒ”ステート：“１１（上位ビット／下位ビット）”データ
“Ａ”ステート：“０１”データ
“Ｂ”ステート：“００”データ
“Ｃ”ステート：“１０”データ。
隣り合うステート間のそれぞれには、書き込み動作で使用されるベリファイ電圧が設定される。具体的には、ベリファイ電圧ＡＶが“Ｅｒ”ステートと“Ａ”ステートとの間に設定され、ベリファイ電圧ＢＶが“Ａ”ステートと“Ｂ”ステートとの間に設定され、ベリファイ電圧ＣＶが“Ｂ”ステートと“Ｃ”ステートとの間に設定される。
ベリファイ電圧ＡＶ、ＢＶ、及びＣＶは、それぞれ“Ａ”ステート、“Ｂ”ステート、及び“Ｃ”ステートのプログラムに使用される。書き込み動作において半導体記憶装置１は、あるデータを記憶させるメモリセルトランジスタＭＴの閾値電圧が当該データに対応するベリファイ電圧を超えたことを検知すると、当該メモリセルトランジスタＭＴに対するプログラムを完了する。
また、隣り合うステート間のそれぞれには、読み出し動作で使用される読み出し電圧が設定される。具体的には、“Ｅｒ”ステートと“Ａ”ステートとの間に読み出し電圧ＡＲが設定され、“Ａ”ステートと“Ｂ”ステートとの間に読み出し電圧ＢＲが設定され、“Ｂ”ステートと“Ｃ”ステートとの間に読み出し電圧ＣＲが設定される。また、“Ｃ”ステートよりも高い電圧に、読み出しパス電圧ＶＲＥＡＤが設定される。
読み出し電圧ＡＲ、ＢＲ、及びＣＲは、それぞれ“Ｅｒ”ステートと“Ａ”ステート以上との区別と、“Ａ”ステート以下と“Ｂ”ステート以上との区別と、“Ｂ”ステート以下と“Ｃ”ステートとの区別とに使用される。ゲートに読み出しパス電圧ＶＲＥＡＤが印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。読み出し動作において半導体記憶装置１は、読み出し電圧を用いてメモリセルトランジスタＭＴが分布するステートを判定することによって、読み出しデータを確定させる。
例えば、図９に示されたデータの割り付けが適用された場合、下位ビットで構成される１ページデータ（下位ページデータ）は、読み出し電圧ＢＲを用いた読み出し動作によって確定する。上位ビットで構成される１ページデータ（上位ページデータ）は、読み出し電圧ＡＲ及びＣＲのそれぞれを用いた読み出し動作によって確定する。複数の読み出し電圧が使用されるページの読み出し動作では、論理回路ＬＣが演算処理を適宜実行する。
尚、以上で説明した１つのメモリセルトランジスタＭＴが記憶するデータのビット数は一例であり、これに限定されない。例えば、メモリセルトランジスタＭＴには、１ビットや３ビット以上のデータが記憶されても良い。半導体記憶装置１では、メモリセルトランジスタＭＴが記憶するビット数に応じて、形成される閾値分布の数や、読み出し電圧、読み出しパス電圧、ベリファイ電圧等が適宜設定され得る。
［１−２］半導体記憶装置１の動作
次に、第１実施形態に係る半導体記憶装置の動作について説明する。以下の説明では、選択されたワード線ＷＬのことをＷＬｓｅｌと呼び、非選択のワード線ＷＬのことをＷＬｕｓｅｌと呼ぶ。選択されたセルユニットＣＵに関連付けられた選択ゲート線ＳＧＤのことをＳＧＤｓｅｌと呼び、非選択のセルユニットＣＵに関連付けられた選択ゲート線ＳＧＤのことをＳＧＤｕｓｅｌと呼ぶ。ワード線ＷＬや選択ゲート線ＳＧＤ等の配線に電圧が印加されることは、ドライバモジュール１４が信号線及びロウデコーダモジュール１５を介して当該配線に電圧を印加することに対応している。半導体記憶装置１が受信したコマンドＣＭＤ及びアドレス情報ＡＤＤは、それぞれコマンドレジスタ１１及びアドレスレジスタ１２に転送されるものと仮定する。
［１−２−１］書き込み動作の概要について
まず、第１実施形態に係る半導体記憶装置１における書き込み動作の概要について説明する。図１０は、第１実施形態に係る半導体記憶装置１における書き込み動作のコマンドシーケンス及びタイミングチャートの一例を示している。図１０に示すように、書き込み動作前の状態では、例えばレディビジー信号ＲＢｎは“Ｈ”レベルであり、ワード線ＷＬｓｅｌの電圧はＶＳＳである。
まず、メモリコントローラ２は、コマンドセットＣＳ１を半導体記憶装置１に送信する。コマンドセットＣＳ１は、例えば書き込み動作を指示するコマンドと、アドレス情報と、下位ページの書き込みデータを含んでいる。下位ページの書き込みデータは、センスアンプモジュール１６に含まれた複数のセンスアンプユニットＳＡＵ内の複数のラッチ回路ＸＤＬに転送される。
半導体記憶装置１は、コマンドセットＣＳ１を受信すると、レディ状態からビジー状態に遷移する。そして、シーケンサ１３は、各ラッチ回路ＸＤＬに保持された下位ページの書き込みデータを、例えばセンスアンプユニットＳＡＵ内でバスＬＢＵＳを共有するラッチ回路ＡＤＬに転送させる。それから、シーケンサ１３は、半導体記憶装置１をビジー状態からレディ状態に遷移させる。
メモリコントローラ２は、コマンドセットＣＳ１を送信した後に半導体記憶装置１がビジー状態からレディ状態に遷移したことを検知すると、コマンドセットＣＳ２を半導体記憶装置１に送信する。コマンドセットＣＳ１は、例えば書き込み動作の開始を指示するコマンドと、アドレス情報と、上位ページの書き込みデータを含んでいる。上位ページの書き込みデータは、センスアンプモジュール１６に含まれた複数のセンスアンプユニットＳＡＵ内の複数のラッチ回路ＸＤＬに転送される。
半導体記憶装置１は、コマンドセットＣＳ２を受信すると、レディ状態からビジー状態に遷移する。すると、シーケンサ１３が、コマンドレジスタ１１に保持されたコマンドＣＭＤと、アドレスレジスタ１２に保持されたアドレス情報と、センスアンプモジュール１６内に保持された書き込みデータとに基づいて、書き込み動作を開始する。書き込み動作においてシーケンサ１３は、プログラムループを繰り返し実行する。プログラムループは、例えばプログラム動作及びベリファイ動作を含んでいる。
プログラム動作は、メモリセルトランジスタＭＴの閾値電圧を上昇させる動作である。プログラム動作では、選択されたセルユニットＣＵ内のメモリセルトランジスタＭＴが、センスアンプユニットＳＡＵ内に保持された書き込みデータに基づいて、プログラム対象又はプログラム禁止に設定される。具体的には、センスアンプユニットＳＡＵ内の書き込みデータに対応するステート（以下、書き込みステートと呼ぶ）の閾値電圧に到達していないメモリセルトランジスタＭＴはプログラム対象に設定され、到達しているメモリセルトランジスタＭＴはプログラム禁止に設定される。
プログラム動作では、ワード線ＷＬｓｅｌにプログラム電圧ＶＰＧＭが印加される。プログラム電圧ＶＰＧＭは、メモリセルトランジスタＭＴの閾値電圧を上昇させることが可能な高電圧である。ワード線ＷＬｓｅｌにプログラム電圧ＶＰＧＭが印加されると、ワード線ＷＬｓｅｌに接続され且つプログラム対象のビット線ＢＬに接続されたメモリセルトランジスタＭＴの閾値電圧が上昇する。一方で、ワード線ＷＬｓｅｌに接続され且つプログラム禁止のビット線ＢＬに接続されたメモリセルトランジスタＭＴの閾値電圧の上昇は、例えばセルフブースト技術によって抑制される。シーケンサ１３は、プログラム動作が終了すると、ベリファイ動作に移行する。
ベリファイ動作は、選択されたセルユニットＣＵ内のメモリセルトランジスタＭＴが書き込みステートの閾値電圧に達したか否かを判定する読み出し動作である。ベリファイ動作では、センスアンプユニットＳＡＵ毎に閾値電圧の判定に使用するベリファイ電圧が決定される。例えば、初回のプログラムループのベリファイ読み出しでは、ベリファイ電圧ＡＶを用いた読み出し動作が実行される。
ベリファイ読み出しによって、書き込みステートの閾値電圧に到達したことが確認されたメモリセルトランジスタＭＴは、ベリファイにパスしたと判定される。そして、各センスアンプユニットＳＡＵは、書き込みステートのベリファイ結果を内部のいずれかのラッチ回路に保持する。それから、シーケンサ１３は、各センスアンプユニットＳＡＵの判定結果を参照して、書き込みステート毎に書き込みが完了したメモリセルトランジスタＭＴの数をカウントして、当該ステートの書き込みが完了したか否かを判定する。
以上で説明したプログラム動作及びベリファイ動作の組が、１回のプログラムループに対応している。プログラム電圧ＶＰＧＭは、プログラムループが繰り返される度にステップアップされる。つまり、ワード線ＷＬｓｅｌに印加されるプログラム電圧ＶＰＧＭは、実行されたプログラムループの回数に応じて高くなる。プログラム電圧ＶＰＧＭのステップアップ量ＤＶＰＧＭは、任意の値に設定され得る。
プログラムループの繰り返しにおいてシーケンサ１３は、例えば“Ａ”ステート、“Ｂ”ステート、及び“Ｃ”ステートのベリファイにパスしていないメモリセルトランジスタＭＴの数が所定の数を下回ったことを検知すると書き込み動作を終了し、半導体記憶装置１をビジー状態からレディ状態に遷移させる。書き込み動作が終了すると、選択されたセルユニットＣＵには、２ページデータが書き込まれる。図示されたｔＰｒｏｇは、書き込み動作が実行された時間に対応している。
［１−２−２］書き込み動作の詳細について
第１実施形態に係る半導体記憶装置１は、選択されたセルユニットＣＵのアドレスに基づいて、実行する書き込み動作の種類を変更することが出来る。以下に、第１実施形態に係る半導体記憶装置１の書き込み動作の詳細について説明する。
図１１は、第１実施形態に係る半導体記憶装置１の書き込み動作の一例を示すフローチャートであり、半導体記憶装置１が書き込み命令を受信してから書き込み動作を実行するまでの一連の工程を示している。尚、本例では、第１グループのセルユニットＣＵが抵抗値の低い選択ゲート線ＳＧＤに関連付けられ、第２グループのセルユニットＣＵが抵抗値の高い選択ゲート線ＳＧＤに関連付けられている。
図１１に示すように、まず半導体記憶装置１は、書き込み動作の実行を指示するコマンドセットを受信する（ステップＳ１０）。そして、シーケンサ１３は、アドレスレジスタ１２に保持されたアドレス情報を参照する（ステップＳ１１）。具体的には、ステップＳ１１においてシーケンサ１３は、アドレス情報に基づいて選択されるセルユニットＣＵが、第１グループ及び第２グループのどちらに含まれているのかを確認する。セルユニットＣＵが第１グループに含まれる場合、シーケンサ１３は第１書き込み動作を実行する（ステップＳ１２）。一方で、セルユニットＣＵが第２グループ含まれる場合、シーケンサ１３は第２書き込み動作を実行する（ステップＳ１３）。
このように、第１実施形態に係る半導体記憶装置１は、第１書き込み動作又は第２書き込み動作を実行することによって、選択されたセルユニットＣＵ内のメモリセルトランジスタＭＴにデータを書き込む。第１書き込み動作と第２書き込み動作との間では、プログラム動作における放電時間の設定が異なっている。以下に、第１書き込み動作及び第２書き込み動作の詳細について説明する。
図１２は、第１実施形態に係る半導体記憶装置１の第１書き込み動作におけるプログラム動作のタイミングチャートの一例を示している。図１２には、選択ゲート線ＳＧＤｓｅｌ及びＳＧＤｕｓｅｌ、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌ、並びにビット線ＢＬのそれぞれの電圧が示されている。また、選択ゲート線ＳＧＤの電圧において、実線は理想的な電圧（信号線ＳＧＤＤの電圧）に対応し、破線は実際の電圧変化に対応している。
図１２に示すように、プログラム動作前における選択ゲート線ＳＧＤｓｅｌ及びＳＧＤｕｓｅｌ、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌ、並びにビット線ＢＬのそれぞれの電圧は、例えばＶＳＳである。シーケンサ１３は、プログラム動作を開始すると、時刻ｔ０〜ｔ５のそれぞれにおいてドライバモジュール１４を制御して、以下に示すように各種配線に電圧を印加させる。
時刻ｔ０において、選択ゲート線ＳＧＤｓｅｌ及びＳＧＤｕｓｅｌのそれぞれに電圧ＶＳＧＤＨが印加され、プログラム禁止のビット線ＢＬに電圧ＶＢＬが印加される。ＶＳＧＤＨ及びＶＢＬのそれぞれは、接地電圧ＶＳＳよりも高い電圧である。各選択トランジスタＳＴ１は、ゲートにＶＳＧＤＨが印加されるとオン状態になる。このとき、プログラム対象のビット線ＢＬに接続されたＮＡＮＤストリングＮＳでは、チャネル内に残留した電子が除去される。一方で、プログラム禁止のビット線ＢＬに接続されたＮＡＮＤストリングＮＳのチャネル電圧は、ビット線ＢＬに印加された電圧に基づいて上昇する。
時刻ｔ１において、選択ゲート線ＳＧＤｓｅｌ及びＳＧＤｕｓｅｌのそれぞれにＶＳＳが印加され、選択ゲート線ＳＧＤｓｅｌ及びＳＧＤｕｓｅｌのそれぞれの電圧が下降する。また、選択ゲート線ＳＧＤｓｅｌ及びＳＧＤｕｓｅｌのそれぞれの電圧は、信号線ＳＧＤＤよりも遅延して下降する。選択ゲート線ＳＧＤｓｅｌ及びＳＧＤｕｓｅｌのそれぞれの電圧が下降すると、各選択トランジスタＳＴ１がオフ状態になる。このとき、プログラム対象のビット線ＢＬに接続されたＮＡＮＤストリングＮＳのチャネル電圧は、例えばＶＳＳである。一方で、プログラム禁止のビット線ＢＬに接続されたＮＡＮＤストリングＮＳのチャネル電圧は、ＶＢＬに基づいて上昇した状態を維持する。
上述した時刻ｔ０及びｔ１間の動作は、プリチャージ動作とも呼ばれる。そして、シーケンサ１３は、選択ゲート線ＳＧＤｓｅｌ及びＳＧＤｕｓｅｌのそれぞれの電圧がＶＳＳまで下降した後に、時刻ｔ２の動作を開始する。言い換えると、第１実施形態に係る半導体記憶装置１において、時刻ｔ２の動作の開始時刻は、選択ゲート線ＳＧＤｓｅｌ及びＳＧＤｕｓｅｌのそれぞれの放電が完了する時刻に基づいて設定される。以下では、時刻ｔ１及びｔ２間の時間のことをプリチャージ動作後の放電時間と呼ぶ。また、第１書き込み動作におけるプリチャージ動作後の放電時間のことをＴＭ１と呼ぶ。
時刻ｔ２において、選択ゲート線ＳＧＤｓｅｌには電圧ＶＳＧＤが印加され、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌのそれぞれには電圧ＶＰＡＳＳが印加される。ＶＳＧＤはＶＳＳよりも高く且つＶＳＧＤＨよりも低い電圧であり、ＶＰＡＳＳはＶＳＧＤよりも高い電圧である。このとき、プログラム対象のビット線ＢＬに接続され且つゲートにＶＳＧＤが印加された選択トランジスタＳＴ１はオン状態になる。一方で、プログラム禁止のビット線ＢＬに接続され且つゲートにＶＳＧＤが印加された選択トランジスタＳＴ１とゲートにＶＳＳが印加された選択トランジスタＳＴ１とはオフ状態になり、対応するＮＡＮＤストリングＮＳのチャネルがフローティング状態になる。
さらに、ＮＡＮＤストリングＮＳのチャネル電圧は、ワード線ＷＬとのカップリングによって変動する。具体的には、フローティング状態になったＮＡＮＤストリングＮＳのチャネル電圧は、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌのそれぞれにＶＰＡＳＳが印加されたことに応じて上昇する。以下では、この動作のことをセルフブーストと呼ぶ。一方で、選択トランジスタＳＴ１がオフ状態であるＮＡＮＤストリングＮＳのチャネル電圧の上昇は、ビット線ＢＬに印加された電圧によって抑制される。
時刻ｔ３において、ワード線ＷＬｓｅｌにプログラム電圧ＶＰＧＭが印加される。ワード線ＷＬｓｅｌにＶＰＧＭが印加されると、プログラム対象のビット線ＢＬに接続され且つゲートにＶＳＧＤが印加された選択トランジスタＳＴ１に接続されたメモリセルトランジスタＭＴの電荷蓄積層には、チャネル及び制御ゲート間の電圧差に基づいて電子が注入される。電荷蓄積層に電子が注入されると、メモリセルトランジスタＭＴの閾値電圧が上昇する。一方で、その他のＮＡＮＤストリングＮＳ内のメモリセルトランジスタＭＴの閾値電圧の上昇は、セルフブーストによってチャネル及び制御ゲート間の電圧差が小さくなっているため抑制される。
時刻ｔ４において、ワード線ＷＬｓｅｌにＶＰＡＳＳが印加され、ワード線ＷＬｓｅｌの電圧が下降する。プログラム動作において、書き込み対象のメモリセルトランジスタＭＴにおける閾値電圧の上昇幅は、例えばＶＰＧＭの電圧値と、ＶＰＧＭを印加する時間（すなわち時刻ｔ３及びｔ４間の時間）とに基づいている。
時刻ｔ５において、選択ゲート線ＳＧＤｓｅｌ、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌ、並びにプログラム禁止のビット線ＢＬのそれぞれにＶＳＳが印加され、選択ゲート線ＳＧＤｓｅｌ、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌ、並びにプログラム禁止のビット線ＢＬのそれぞれの電圧が下降する。このとき、フローティング状態であるＮＡＮＤストリングＮＳのチャネル電圧も、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌのそれぞれの電圧の下降に応じて下降する。これにより、各配線の電圧がプログラム動作の開始前の状態に戻り、シーケンサ１３は第１書き込み動作における１回のプログラム動作を終了する。
図１３は、第１実施形態に係る半導体記憶装置１の第２書き込み動作におけるプログラム動作のタイミングチャートの一例を示している。図１３には、図１２と同じ配線の電圧が示されている。また、選択ゲート線ＳＧＤの電圧において、実線は理想的な電圧（信号線ＳＧＤＤの電圧）に対応し、一点鎖線は実際の電圧変化に対応している。
図１３に示すように、第２書き込み動作では、時刻ｔ１の動作により選択ゲート線ＳＧＤｓｅｌ及びＳＧＤｕｓｅｌのそれぞれの電圧の下降に要する実効的な時間が、第１書き込み動作よりも長くなっている。この特性は、第２書き込み動作が適用される第２グループの選択ゲート線ＳＧＤの抵抗値が、第１書き込み動作が適用される第１グループの選択ゲート線ＳＧＤの抵抗値よりも高いことに基づいている。
そして、第２書き込み動作のプログラム動作は、第１書き込み動作のプログラム動作に対してプリチャージ動作後の放電時間に対応する動作が異なっている。具体的には、第２書き込み動作において時刻ｔ２の動作の開始時刻は、第１書き込み動作と同様に、選択ゲート線ＳＧＤｓｅｌ及びＳＧＤｕｓｅｌのそれぞれの放電が完了する時刻に基づいて設定される。このため、第２書き込み動作におけるプリチャージ動作後の放電時間ＴＭ２は、第１書き込み動作におけるプリチャージ動作後の放電時間ＴＭ１よりも長く設定される。
第２書き込み動作のプログラム動作におけるその他の動作は、例えば第１書き込み動作のプログラム動作と同様である。第２書き込み動作の処理時間は、プログラム動作の放電時間の長さの違いに基づいて、第１書き込み動作の処理時間よりも長くなる。
尚、以上で説明した第１及び第２書き込み動作におけるプリチャージ動作後の放電時間の設定は、あくまで一例である。ストリングユニットＳＵ間の選択ゲート線ＳＧＤの抵抗値の差が小さい場合には、プリチャージ動作後の放電時間に同じ設定が適用され得る。プリチャージ動作後の放電時間の設定は、半導体記憶装置１内でシーケンサ１３によって参照可能な領域に保持される。例えば、プリチャージ動作後の放電時間の設定は、メモリセルアレイ１０内に保持され、半導体記憶装置１の起動時に読み出されても良い。
［１−３］第１実施形態の効果
以上で説明した第１実施形態に係る半導体記憶装置１に依れば、エラービットの発生を抑制し、且つ書き込み動作の総時間を短縮することが出来る。以下に、第１実施形態に係る半導体記憶装置１の効果の詳細について説明する。
半導体記憶装置の書き込み動作においてプログラム電圧を印加する際には、プログラム禁止のメモリセルのチャネル電圧がセルフブーストによって十分に上昇していることが好ましい。十分なセルフブーストは、書き込みが完了したメモリセルの閾値電圧の変動を抑制することが出来、各ステートの閾値分布の上裾の広がりを抑制することが出来る。
一方で、セルフブーストが不十分である場合、プログラム禁止のメモリセルの制御ゲートとチャネルとの間の電圧差が大きくなる。閾値電圧の低いステート（例えば“Ｅｒ”ステート）のメモリセルは、低いプログラム電圧によっても閾値電圧が上昇し得る。このため、閾値電圧の低いステートのメモリセルの閾値電圧は、セルフブーストが不十分である場合のプログラム動作によって上昇し、当該ステートの閾値分布の上裾が広がるおそれがある。閾値分布の広がりは、エラービットの発生の原因になり得る。
この対策としては、プログラム動作時にプリチャージ動作を実行することが考えられる。プリチャージ動作が実行された場合、カップリングによるチャネル電圧の上昇が、予め上昇させられたチャネル電圧を基準として行われる。つまり、プリチャージ動作が実行された場合のチャネル電圧は、プリチャージ動作が実行されない場合のチャネル電圧よりも高くなる。従って、プリチャージ動作は、書き込みが完了したメモリセルの閾値電圧の変動を抑制することが出来、各ステートの閾値分布の広がりを抑制することが出来る。
プリチャージ動作では、プログラム禁止のメモリセルのチャネル電圧を予め上昇させた状態で、当該メモリセルを含むＮＡＮＤストリングＮＳのチャネルがフローティング状態になるように制御される。具体的には、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌにＶＰＡＳＳが印加される前に、書き込み禁止のメモリセルに接続された選択トランジスタＳＴ１が、オフ状態になるように制御される。選択トランジスタＳＴ１のオフ状態への遷移が遅れると、不十分なセルフブーストによって、プログラム禁止のメモリセルの閾値分布が広がり得る。つまり、エラービットが増加するおそれがある。
また、メモリセルが三次元に積層された半導体記憶装置では、例えば隣り合うスリットＳＬＴ間に選択ゲート線ＳＧＤを分断するスリットＳＨＥが配置される場合がある。このようなスリットＳＬＴ及びＳＨＥは、例えば異なる製造工程で形成される。そして、スリットＳＨＥは、隣り合うスリットＳＬＴ間の中間部分に配置される。この場合に、スリットＳＨＥによって分断された２本の選択ゲート線ＳＧＤの抵抗値は、略等しくなる。
しかしながら、スリットＳＬＴ及びＳＨＥの位置は、製造ばらつきの影響を受けることが考えられる。スリットＳＨＥが、隣り合うスリットＳＬＴの一方側にずれた場合、スリットＳＨＥによって分断された選択ゲート線ＳＧＤとしては、抵抗値の低いＳＧＤと、抵抗値の高いＳＧＤとの２種類が形成され得る。選択ゲート線ＳＧＤの抵抗値が異なると、選択ゲート線ＳＧＤの制御特性がストリングユニットＳＵ毎に変化するおそれがある。
以下に、上述したプリチャージ動作の特性と選択ゲート線ＳＧＤの抵抗値のばらつきとに関連した半導体記憶装置の動作について、比較例を用いて説明する。図１４は、第１実施形態の比較例に係る半導体記憶装置の書き込み動作におけるプログラム動作のタイミングチャートの一例を示している。図１４には、選択ゲート線ＳＧＤｓｅｌ及びＳＧＤｕｓｅｌ、並びにワード線ＷＬｓｅｌのそれぞれの電圧が示されている。また、選択ゲート線ＳＧＤの電圧において、実線は理想的な電圧（信号線ＳＧＤＤの電圧）に対応し、破線は選択ゲート線ＳＧＤの抵抗値ＲＳＧＤが低い場合の電圧変化に対応し、一点鎖線はＲＳＧＤが高い場合の電圧変化に対応している。
図１４に示すように、比較例におけるプログラム動作の時刻ｔ０〜ｔ５における処理内容は、それぞれ第１書き込み動作におけるプログラム動作の時刻ｔ０〜ｔ５における処理と同様である。また、比較例におけるプログラム動作の時刻ｔ０〜ｔ５における処理は、選択されたセルユニットＣＵのアドレスに依らずに同じタイミングで実行される。
ここで、比較例におけるプリチャージ動作の放電時間が、ＲＳＧＤが低い場合の動作特性に最適化された場合について説明する。ＲＳＧＤが低い場合、例えば放電時間が短く設定されるため、プログラムループ毎の処理時間が短くなる。つまり、１回の書き込み動作における処理時間が短縮され得る。一方で、ＲＳＧＤが高いストリングユニットＳＵが選択された場合のプログラム動作では、選択ゲート線ＳＧＤｕｓｅｌの電圧がＶＳＳになる前に時刻ｔ２の動作が開始する。つまり、プログラム禁止のメモリセルに接続された選択トランジスタＳＴ１がオフ状態になる前に、ワード線ＷＬの充電が開始する可能性がある（放電不足）。この場合、プログラム禁止のメモリセルにおいてセルフブーストが不十分になり、エラービットが増加するおそれがある。
例えば、比較例において、プリチャージ動作後の放電時間がＲＳＧＤが高い場合の動作特性に最適化された場合、プリチャージ動作後の放電不足の懸念は払拭され得る。しかしながら、ＲＳＧＤが高い場合、放電時間が長い設定に固定されるため、プログラムループ毎の処理時間が長くなる。つまり、１回の書き込み動作における処理時間は、プリチャージ動作の放電時間がＲＳＧＤが高い場合に最適化された方が、ＲＳＧＤが低い場合の動作特性に最適化された場合よりも長くなる。このように、比較例では、書き込み動作の処理時間の短縮とエラービットの抑制とを両立させることが困難である。
これに対して、第１実施形態に係る半導体記憶装置１は、書き込み動作において選択されたアドレス毎に、プリチャージ動作後の放電時間を変更する。そして、ストリングユニットＳＵが、予め測定された選択ゲート線ＳＧＤの特性に基づいてグループ分けされ、プリチャージ動作後の放電時間が、設定されたグループ毎に最適な時間に設定される。
具体的には、半導体記憶装置１は、選択ゲート線ＳＧＤの抵抗値ＲＳＧＤが低いグループが選択された場合に、プリチャージ動作後の放電時間の短い第１書き込み動作を実行する。一方で、半導体記憶装置１は、選択ゲート線ＳＧＤの抵抗値ＲＳＧＤが高いグループが選択された場合に、プリチャージ動作後の放電時間の長い第２書き込み動作を実行する。そして、いずれの場合においても、プリチャージ動作後の時刻ｔ２における動作タイミングが、選択ゲート線ＳＧＤｕｓｅｌの放電が完了したと推測される時刻の後に設定される。
このため、第１実施形態に係る半導体記憶装置１におけるプログラム動作では、ワード線ＷＬにＶＰＡＳＳが印加される前に、選択トランジスタＳＴ１が高確率でオフ状態になっていることが期待される。つまり、プログラム動作において半導体記憶装置１は、プログラム禁止のメモリセルのチャネルをより確実にフローティング状態にすることが出来、十分なセルフブーストを実現することが出来る。従って、第１実施形態に係る半導体記憶装置１は、エラービットの発生を抑制することが出来る。
さらに、第１実施形態に係る半導体記憶装置１では、プリチャージ動作後の放電時間が、エラービットの発生を抑制することが可能な範囲で短くなるように、グループ毎に設定される。つまり、半導体記憶装置１は、エラービットの発生を抑制しつつ、可能な範囲で高速に書き込み動作を進行することが出来る。その結果、第１実施形態に係る半導体記憶装置１は、書き込み動作の総時間を短縮することも出来る。
［２］第２実施形態
第２実施形態に係る半導体記憶装置１は、第１実施形態で説明した第１書き込み動作及び第２書き込み動作のそれぞれにおけるプログラム動作の変形例である。以下に、第２実施形態に係る半導体記憶装置１について、第１実施形態と異なる点を説明する。
［２−１］書き込み動作について
以下に、第２実施形態に係る半導体記憶装置１における第１書き込み動作と第２書き込み動作とについて順に説明する。尚、第２実施形態に係る半導体記憶装置１における書き込み動作では、第１実施形態と同様に、第１グループのセルユニットＣＵが抵抗値の低い選択ゲート線ＳＧＤに関連付けられ、第２グループのセルユニットＣＵが抵抗値の高い選択ゲート線ＳＧＤに関連付けられたものと仮定する。また、第１グループのセルユニットＣＵが選択された場合に第１書き込み動作が実行され、第２グループのセルユニットＣＵが選択された場合に第２書き込み動作が実行されるものと仮定する。
図１５は、第２実施形態に係る半導体記憶装置１の第１書き込み動作におけるプログラム動作のタイミングチャートの一例を示している。図１５には、第１実施形態で参照した図１２と同じ配線の電圧が示されている。図１５に示すように、第２実施形態における第１書き込み動作のプログラム動作は、第１実施形態における第１書き込み動作のプログラム動作に対して、プリチャージ動作後における選択ゲート線ＳＧＤｓｅｌ及びＳＧＤｕｓｅｌの動作タイミングと、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌの動作タイミングとが異なっている。
具体的には、第２実施形態における第１書き込み動作では、プリチャージ動作後において選択ゲート線ＳＧＤｓｅｌに電圧ＶＳＧＤが印加されるタイミングが、時刻ｔ１と時刻ｔ２との間の時刻ｔ１ｄに設定されている。一方で、プリチャージ動作後においてワード線ＷＬｓｅｌ及びＷＬｕｓｅｌに電圧ＶＰＡＳＳが印加されるタイミングは、第１実施形態と同様に、時刻ｔ２に設定されている。
時刻ｔ１ｄにおいて、選択ゲート線ＳＧＤｓｅｌには、放電が完了する前にＶＳＧＤが印加される。そして、選択ゲート線ＳＧＤｓｅｌの電圧は、例えば時刻ｔ２よりも前にＶＳＧＤに到達する。それから、第２実施形態においてシーケンサ１３は、選択ゲート線ＳＧＤｕｓｅｌの電圧がＶＳＳまで下降した後に、時刻ｔ２の動作を開始する。つまり、第２実施形態に係る半導体記憶装置１において、時刻ｔ２の動作の開始時刻は、第１実施形態と同様に、選択ゲート線ＳＧＤｕｓｅｌの放電が完了する時刻に基づいて設定される。第２実施形態における第１書き込み動作のその他の動作は、第１実施形態における第１書き込み動作と同様である。
図１６は、第２実施形態に係る半導体記憶装置１の第２書き込み動作におけるプログラム動作のタイミングチャートの一例を示している。図１６には、第１実施形態で参照した図１２と同じ配線の電圧が示されている。図１６に示すように、第２実施形態における第２書き込み動作のプログラム動作は、第２実施形態における第２書き込み動作のプログラム動作に対してワード線ＷＬｓｅｌ及びＷＬｕｓｅｌの動作タイミングが異なっている。
具体的には、第２書き込み動作では、時刻ｔ１の動作により選択ゲート線ＳＧＤｕｓｅｌの電圧の下降に要する実効的な時間が、第１書き込み動作よりも長くなっている。この特性は、第１実施形態と同様に、第２書き込み動作が適用される第２グループの選択ゲート線ＳＧＤの抵抗値が、第１書き込み動作が適用される第１グループの選択ゲート線ＳＧＤの抵抗値よりも高いことに基づいている。
そして、第２書き込み動作において時刻ｔ２の動作の開始時刻は、第１書き込み動作と同様に、選択ゲート線ＳＧＤｕｓｅｌの放電が完了する時刻に基づいて設定される。このため、第２実施形態において、第２書き込み動作におけるプリチャージ動作後の放電時間ＴＭ２は、第１書き込み動作におけるプリチャージ動作後の放電時間ＴＭ１よりも長く設定される。第２実施形態における第２書き込み動作のその他の動作は、第２実施形態における第１書き込み動作と同様である。
以上で説明した第２実施形態における動作において、第１書き込み動作の時刻ｔ１ｄと、第２書き込み動作の時刻ｔ１ｄとは、同じ時刻を示している。すなわち、第２実施形態のプログラム動作において、選択ゲート線ＳＧＤｓｅｌにＶＳＧＤが印加される時刻ｔ１ｄの動作タイミングは同じである。一方で、第２実施形態のプログラム動作では、ワード線ＷＬｓｅｌ及びＷＬｕｓｅｌにＶＰＡＳＳが印加される時刻ｔ２の動作タイミングが、選択ゲート線ＳＧＤｕｓｅｌの放電が完了する時刻に基づいて設定される。
［２−２］第２実施形態の効果
以上のように、第２実施形態に係る半導体記憶装置１では、プリチャージ動作後において選択ゲート線ＳＧＤｓｅｌにＶＳＧＤを印加するタイミングが、選択されたアドレスに依らずに固定されている。一方で、プリチャージ動作後にワード線ＷＬにＶＰＡＳＳを印加するタイミングが、第１実施形態と同様に、選択ゲート線ＳＧＤｕｓｅｌの放電時間に基づいて設定されている。
このような場合においても、第２実施形態に係る半導体記憶装置１は、第１実施形態と同様に、エラービットの発生を抑制し、且つ書き込み動作の総時間を短縮することが出来る。第１実施形態で説明した効果を得るためには、少なくとも選択ゲート線ＳＧＤｕｓｅｌの放電が開始する時刻ｔ１とプリチャージ動作後にワード線ＷＬの充電が開始する時刻ｔ２との関係が、選択ゲート線ＳＧＤの特性に基づいて設定されていれば良い。
［３］その他の変形例等
上記実施形態では、プリチャージ動作後の放電時間が、選択ゲート線ＳＧＤｕｓｅｌの放電が完了するように設定される場合について例示したが、これに限定されない。プリチャージ動作後の時刻ｔ２において、選択ゲート線ＳＧＤｕｓｅｌの電圧は、少なくとも当該選択ゲート線ＳＧＤｕｓｅｌに接続された選択トランジスタＳＴ１がオフ状態になる電圧まで下降していれば良い。このため、プリチャージ後の放電時間は、選択ゲート線ＳＧＤｕｓｅｌの電圧が選択トランジスタＳＴ１がオフ状態になる電圧を下回るタイミングに基づいて設定されても良い。
上記実施形態において、隣り合うスリットＳＬＴ間には、２本以上のスリットＳＨＥが配置されても良い。隣り合うスリットＳＬＴ間に形成されるストリングユニットＳＵの個数は、隣り合うスリットＳＬＴ間に配置されたスリットＳＨＥの本数に基づいて変化する。隣り合うスリットＳＬＴ間に２本以上のスリットＳＨＥが配置される場合、隣り合うスリットＳＬＴ間に配置される選択ゲート線ＳＧＤの抵抗値は、３種類に分類され得る。
図１７は、第１実施形態の変形例に係る半導体記憶装置１の備えるメモリセルアレイの平面レイアウトの一例であり、第１実施形態で参照した図６と同様の領域を示している。図１７に示すように、第１実施形態の変形例に係る半導体記憶装置１では、隣り合うスリットＳＬＴ間に３本のスリットＳＨＥが配置されている。
隣り合うスリットＳＨＥ間の選択ゲート線ＳＧＤの幅は、マスクの設計に基づいている。つまり、隣り合うスリットＳＨＥ間に配置された選択ゲート線ＳＧＤの抵抗値は、略一定になり得る。一方で、スリットＳＬＴと隣り合う選択ゲート線ＳＧＤの幅は、第１実施形態で説明したように製造ばらつきの影響を受ける。このため、スリットＳＬＴと隣り合う選択ゲート線ＳＧＤ０及びＳＧＤ３間で抵抗値に差が生じ得る。また、スリットＳＬＴと隣り合う選択ゲート線ＳＧＤの幅は、プロセスマージンを考慮して広めに設計されるため、スリットＳＨＥに挟まれた選択ゲート線ＳＧＤの幅よりも広くなり得る。
以上のように、第１実施形態の変形例では、例えば選択ゲート線ＳＧＤ０と、選択ゲート線ＳＧＤ１及びＳＧＤ２の組と、選択ゲート線ＳＧＤ３との間で抵抗値が異なる可能性がある。そこで、第１実施形態の変形例では、例えばストリングユニットＳＵ０が第１グループに分類され、ストリングユニットＳＵ３が第２グループに分類され、ストリングユニットＳＵ１及びＳＵ２が第３グループに分類される。
図１８は、第１実施形態の変形例に係る半導体記憶装置１における書き込み動作の設定の一例を示し、ストリングユニットＳＵのグループと放電時間の設定との関係が示されている。図１８に示すように、例えば、第１〜第３グループのストリングユニットＳＵには、それぞれ設定１〜設定３が適用される。設定１〜設定３は、互いに異なる放電時間の設定を有し、例えば図１２に示された時刻ｔ１〜ｔ２の期間の長さが異なっている。各設定の放電時間には、テスト工程を経て算出された適切な数値が適用される。
尚、隣り合うスリットＳＬＴ間に２本以上のスリットＳＨＥが配置される場合におけるストリングユニットＳＵのグループ分けは、スリットＳＨＥの本数に応じて適宜設定され得る。また、上記実施形態では、半導体記憶装置１内の各ブロックＢＬＫで共通のグループ分けが適用される場合について説明したが、ブロックＢＬＫ毎に異なるグループ分けが適用されても良いし、ブロックＢＬＫ毎に異なる放電時間の設定が適用されても良い。上記実施形態で説明した効果は、異なるアドレスが選択された書き込み動作のプログラム動作において異なる放電時間の設定が適用されている場合に、得ることが出来る。
上記実施形態では、ブロックＢＬＫ内のストリングユニットＳＵがグループ分けされ、グループ毎に異なる放電時間の設定が適用される場合について説明したが、グループ分けの方法には、その他の方法が適用されても良い。例えば、ストリングユニットＳＵのグループ分けがブロックＢＬＫ間で共有されても良いし、ブロックＢＬＫ毎に異なるグループが設定されても良い。また、半導体記憶装置１は複数のメモリセルアレイ１０を含んでいても良い。この場合に、メモリセルアレイ１０毎に異なるグループが設定されても良い。
図１９は、第１実施形態の変形例に係る半導体記憶装置１の平面レイアウトの一例を示している。図１９に示すように、例えば半導体記憶装置１は、複数のメモリセルアレイ１０Ａ、１０Ｂ、１０Ｃ、及び１０Ｄを含んでいる。スリットＳＨＥのパターンのずれ方は、チップの位置に応じて異なる場合がる。このため、半導体記憶装置１は、複数のメモリセルアレイ１０Ａ〜１０Ｄのそれぞれに異なるグループの設定をすることによって、エラービットの発生を抑制することと、書き込み動作の総時間を短縮することとを、より精度高く実現することが出来る。
上記実施形態において、メモリピラーＭＰは、複数のピラーがＺ方向に連結された構造であっても良い。例えば、メモリピラーＭＰは、導電体層２５（選択ゲート線ＳＧＤ）を貫通するピラーと、複数の導電体層２４（ワード線ＷＬ）を貫通するピラーとが連結された構造であっても良い。また、メモリピラーＭＰは、それぞれが複数の導電体層２４を貫通する複数のピラーがＺ方向に連結された構造であっても良い。
上記実施形態では、半導体記憶装置１がメモリセルアレイ１０下にセンスアンプモジュール１６等の回路が配置された構造を有する場合について例示したが、これに限定されない。例えば、半導体記憶装置１は、半導体基板上にメモリセルアレイ１０が設けられた構造を有していても良い。また、半導体記憶装置１は、センスアンプモジュール１６等が設けられたチップと、メモリセルアレイ１０が設けられたチップとが貼り合わされた構造を有していても良い。
上記実施形態で読み出し動作の説明に用いたタイミングチャートは、あくまで一例である。例えば、各時刻において信号及び配線のそれぞれの電圧が制御されるタイミングは、ずれていても良い。プログラム動作では、少なくとも各時刻における動作の前後関係が入れ替わっていなければ良い。
本明細書において“Ｈ”レベルの電圧は、ゲートに当該電圧が印加されたＮ型のＭＯＳトランジスタがオン状態になり、ゲートに当該電圧が印加されたＰ型のＭＯＳトランジスタがオフ状態になる電圧である。“Ｌ”レベルの電圧は、ゲートに当該電圧が印加されたＮ型のＭＯＳトランジスタがオフ状態になり、ゲートに当該電圧が印加されたＰ型のＭＯＳトランジスタがオン状態になる電圧である。“トランジスタの一端”は、ＭＯＳトランジスタのドレイン又はソースのことを示している。“トランジスタの他端”は、ＭＯＳトランジスタのソース又はドレインのことを示している。
本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“オフ状態”は、対応するトランジスタのゲートに当該トランジスタの閾値電圧未満の電圧が印加されていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。“時刻”は、電圧の印加の開始時刻に対応している。例えば、“時刻ｔ１において選択ゲート線ＳＧＤに接地電圧ＶＳＳが印加される”は、時刻ｔ１において選択ゲート線ＳＧＤに対する電圧ＶＳＳの印加が開始することに対応し、選択ゲート線ＳＧＤの電圧が、信号線ＳＧＤＤの電圧に基づいて変化している期間も含んでいる。“柱状”は、半導体記憶装置１の製造工程において形成されたホール内に設けられた構造体であることを示している。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１〜２５…導電体層、２１…導電体層、３０…コア部材、３１…半導体層、３２…積層膜、３３…トンネル絶縁膜、３４…絶縁膜、３５…ブロック絶縁膜、ＳＬＴ…スリット、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＳＡＵ…センスアンプユニット、ＲＤ…ロウデコーダ、ＣＧ，ＳＧＤＤ，ＳＧＳＤ，ＵＳＧＤ…信号線、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、Ｔ１〜Ｔ９，ＴＲ０〜ＴＲ１７…トランジスタ

Claims (12)

  1. 第１メモリセルと、
    第２メモリセルと、
    前記第１メモリセル及び前記第２メモリセルに接続されたワード線と、
    前記第１メモリセルに接続された第１ビット線と、
    前記第２メモリセルに接続された第２ビット線と、
    前記第１メモリセルと前記第１ビット線との間に接続された第１選択トランジスタと、
    前記第２メモリセルと前記第２ビット線との間に接続された第２選択トランジスタと、
    前記第１選択トランジスタに接続された第１選択ゲート線と、
    前記第２選択トランジスタに接続された第２選択ゲート線と、
    書き込み動作を実行するコントローラと、を備え、
    前記コントローラは、
    前記書き込み動作において、プログラム動作を含むプログラムループを実行し、
    前記プログラム動作では、第１時刻において前記第１選択ゲート線及び前記第２選択ゲート線に第１電圧を印加し、前記第１時刻の後の第２時刻において前記第１選択ゲート線及び前記第２選択ゲート線に前記第１電圧よりも低い第２電圧を印加し、前記第２時刻の後の第３時刻において前記ワード線に前記第２電圧よりも高い第３電圧を印加し、前記第１メモリセルが選択されている場合に前記第２時刻の後の第４時刻において前記第１選択ゲート線に前記第１電圧と前記第２電圧との間の第４電圧を印加し、前記第２メモリセルが選択されている場合に前記第４時刻において前記第２選択ゲート線に前記第４電圧を印加し、前記第３時刻の後の第５時刻において前記ワード線に前記第３電圧よりも高い第５電圧を印加し、
    前記第１メモリセルが選択された前記プログラム動作では、前記第２時刻と前記第３時刻との間の時間が第１時間であり、前記第２メモリセルが選択された前記プログラム動作では、前記第２時刻と前記第３時刻との間の時間が前記第１時間と異なる第２時間である、
    半導体記憶装置。
  2. 前記第３時刻と前記第４時刻とは、同じ時刻である、
    請求項１に記載の半導体記憶装置。
  3. 前記第４時刻は、前記第３時刻よりも前の時刻である、
    請求項１に記載の半導体記憶装置。
  4. 前記コントローラは、前記第１選択ゲート線及び前記第２選択ゲート線に前記第１電圧を印加している間において、前記第１メモリセルが選択されている場合に前記第１ビット線に第６電圧を印加し且つ前記第２ビット線に前記第６電圧よりも高い第７電圧を印加し、前記第２メモリセルが選択されている場合に前記第１ビット線に前記第７電圧を印加し且つ前記第２ビット線に前記第６電圧を印加する、
    請求項１に記載の半導体記憶装置。
  5. 前記コントローラは、前記ワード線に前記第３電圧を印加している間において、前記第１メモリセルが選択されている場合に前記第１ビット線に第６電圧を印加し且つ前記第２ビット線に前記第６電圧よりも高い第７電圧を印加し、前記第２メモリセルが選択されている場合に前記第１ビット線に前記第７電圧を印加し且つ前記第２ビット線に前記第６電圧を印加する、
    請求項１に記載の半導体記憶装置。
  6. 前記コントローラは、前記ワード線に前記第５電圧を印加している間において、前記第１メモリセルが選択されている場合に前記第１選択ゲート線に前記第４電圧を印加し、前記第２メモリセルが選択されている場合に前記第２選択ゲート線に前記第４電圧を印加する、
    請求項１に記載の半導体記憶装置。
  7. 前記第１メモリセルが選択された前記プログラム動作において、前記第１選択ゲート線に前記第５電圧を印加されると、前記第１メモリセルのチャネルがフローティング状態になり、
    前記第２メモリセルが選択された前記プログラム動作において、前記第２選択ゲート線に前記第５電圧を印加されると、前記第２メモリセルのチャネルがフローティング状態になる、
    請求項１に記載の半導体記憶装置。
  8. 基板と、
    前記基板の上方の第１層に設けられ、前記ワード線として機能する第１導電体層と、
    前記第１層の上方の第２層において、前記第１導電体層の上方に設けられ、前記第１選択ゲート線として機能する第２導電体層と、
    前記第２層において、前記第１導電体層の上方且つ前記第２導電体層と離れて設けられ、前記第２選択ゲート線として機能する第３導電体層と、
    前記第１導電体層と前記第２導電体層とを貫通して設けられた第１半導体層と、
    前記第１導電体層と前記第３導電体層とを貫通して設けられた第２半導体層と、
    を備え、
    前記第１導電体層と前記第１半導体層との交差部分が前記第１メモリセルとして機能し、
    前記第２導電体層と前記第１半導体層との交差部分が前記第１選択トランジスタとして機能し、
    前記第１導電体層と前記第２半導体層との交差部分が前記第２メモリセルとして機能し、
    前記第３導電体層と前記第２半導体層との交差部分が前記第２選択トランジスタとして機能する、
    請求項１に記載の半導体記憶装置。
  9. 前記第２導電体層の抵抗値は、前記第３導電体層の抵抗値よりも低く、
    前記第１時間は、前記第２時間よりも短い、
    請求項８に記載の半導体記憶装置。
  10. 前記ワード線に接続された第３メモリセルと、
    前記第３メモリセルに接続された第３ビット線と、
    前記第３メモリセルと前記第３ビット線との間に接続された第３選択トランジスタと、
    前記第３選択トランジスタに接続された第３選択ゲート線と、
    をさらに備え、
    前記コントローラは、前記プログラム動作において、前記第３メモリセルが選択されている場合に前記第４時刻において前記第３選択ゲート線に前記第４電圧を印加し、
    前記第３メモリセルが選択された前記プログラム動作では、前記第２時刻と前記第３時刻との間の時間が、前記第１時間と前記第２時間とのそれぞれと異なる第３時間である、
    請求項１に記載の半導体記憶装置。
  11. 基板と、
    前記基板の上方の第１層に設けられ、前記ワード線として機能する第１導電体層と、
    前記第１層の上方の第２層において、前記第１導電体層の上方に設けられ、前記第１選択ゲート線として機能する第２導電体層と、
    前記第２層において、前記第１導電体層の上方且つ前記第２導電体層と離れて設けられ、前記第２選択ゲート線として機能する第３導電体層と、
    前記第２層において、前記第１導電体層の上方且つ前記第２導電体層及び前記第３導電体層と離れて設けられ、前記第２導電体層と前記第３導電体層との間に配置され、前記第３選択ゲート線として機能する第４導電体層と、
    前記第１導電体層と前記第２導電体層とを貫通して設けられた第１半導体層と、
    前記第１導電体層と前記第３導電体層とを貫通して設けられた第２半導体層と、
    前記第１導電体層と前記第４導電体層とを貫通して設けられた第３半導体層と、
    を備え、
    前記第１導電体層と前記第１半導体層との交差部分が前記第１メモリセルとして機能し、
    前記第２導電体層と前記第１半導体層との交差部分が前記第１選択トランジスタとして機能し、
    前記第１導電体層と前記第２半導体層との交差部分が前記第２メモリセルとして機能し、
    前記第３導電体層と前記第２半導体層との交差部分が前記第２選択トランジスタとして機能し、
    前記第１導電体層と前記第３半導体層との交差部分が前記第３メモリセルとして機能し、
    前記第４導電体層と前記第３半導体層との交差部分が前記第３選択トランジスタとして機能する、
    請求項１０に記載の半導体記憶装置。
  12. 前記第４導電体層の抵抗値は、前記第２導電体層と前記第３導電体層とのそれぞれよりも低く、
    前記第３時間は、前記第１時間と前記第２時間とのそれぞれよりも短い、
    請求項１１に記載の半導体記憶装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7894263B2 (en) * 2007-09-28 2011-02-22 Sandisk Corporation High voltage generation and control in source-side injection programming of non-volatile memory
US8089815B2 (en) * 2009-11-24 2012-01-03 Sandisk Technologies Inc. Programming memory with bit line floating to reduce channel-to-floating gate coupling
JP2015176623A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置及びメモリコントローラ
JP2015176620A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
JP2016058126A (ja) * 2014-09-12 2016-04-21 株式会社東芝 不揮発性半導体記憶装置
WO2016048846A1 (en) * 2014-09-28 2016-03-31 Aplus Flash Technology, Inc Self-timed slc nand pipeline and concurrent program without verification
CN105742286B (zh) * 2014-12-12 2019-07-09 华邦电子股份有限公司 半导体存储装置及其制造方法
JP2016170834A (ja) * 2015-03-12 2016-09-23 株式会社東芝 半導体記憶装置
JP6290124B2 (ja) * 2015-03-12 2018-03-07 東芝メモリ株式会社 半導体記憶装置
JP6490018B2 (ja) * 2016-02-12 2019-03-27 東芝メモリ株式会社 半導体記憶装置
JP6581019B2 (ja) * 2016-03-02 2019-09-25 東芝メモリ株式会社 半導体記憶装置
JP2018125052A (ja) * 2017-01-31 2018-08-09 東芝メモリ株式会社 半導体記憶装置
JP2018147530A (ja) * 2017-03-03 2018-09-20 東芝メモリ株式会社 半導体記憶装置
JP2019117679A (ja) * 2017-12-27 2019-07-18 東芝メモリ株式会社 半導体記憶装置
JP7332343B2 (ja) * 2019-05-28 2023-08-23 キオクシア株式会社 半導体記憶装置

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