CN113496740B - 半导体存储装置 - Google Patents

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Abstract

本发明提供能够提高动作的性能和存储单元的可靠性的半导体存储装置。本发明的实施方式的半导体存储装置具备存储单元阵列(21)、控制对阱区的施加电压的CPWELL电压控制电路(37)和控制对源极线(CELSRC)的施加电压的CELSRC电压控制电路(36)。在写入数据之前，针对选择栅极线(SGS)和字线(WL)，在第一定时使它们连接的晶体管导通，在第二定时施加接地电压来使晶体管关断。CELSRC电压控制电路(36)在从第一定时到第三定时之间的第四定时对源极线(CELSRC)施加第一电压，CPWELL电压控制电路(37)在从第一定时到第二定时之间的第五定时对阱区施加第一电压，在从第五定时到第二定时之间的第六定时施加接地电压。

Description

半导体存储装置
相关申请
本申请要求以日本专利申请2020-47946号(申请日：2020年3月18日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
技术领域
本实施方式涉及半导体存储装置。
背景技术
作为半导体存储装置，已知NAND闪速存储器。
发明内容
本实施方式提供能够提高动作的性能和存储单元的可靠性的半导体存储装置。
本实施方式的半导体存储装置具有：半导体基板，具有在第一方向上以及与所述第一方向相交的第二方向上延伸的基板面；阱区，形成于所述半导体基板的表面层；以及源极线，形成在所述半导体基板表面的所述阱区上。此外，还具有：第一选择栅极线，配置在所述阱区之上，在与所述第一方向和所述第二方向正交的第三方向上层叠；多个字线，配置在所述第一选择栅极线之上，在所述第三方向上层叠；以及第二选择栅极线，配置在多个所述字线之上，在所述第三方向上层叠。还具有：多个位线，配置在所述第二选择栅极线之上，在所述第一方向上延伸；存储单元阵列，具有在所述第三方向上延伸并分别连接在对应的所述位线与所述源极线之间的多个存储串；阱电压控制部，控制对所述阱区施加的电压；源极电压控制部，控制对所述源极线施加的电压；以及行译码器，分别针对所述第一选择栅极线、多个所述字线、所述第二选择栅极线切换电压的施加。
在向所述存储单元阵列所包括的1个存储单元写入数据之前，所述行译码器在第一定时对所述第一选择栅极线、多个所述字线之中的至少与所述1个存储单元连接的所述字线即选择字线、配置在比所述选择字线更下层的所述字线施加电压，使各自连接的晶体管变为导通状态，在比所述第一定时晚的第二定时，切换对所述第一选择栅极线施加的电压来使所述第一选择栅极线连接的所述晶体管变为关断状态，在所述第一定时以后的第三定时，切换对所述选择字线和配置在比所述选择字线更下层的所述字线施加的电压来使它们连接的所述晶体管变为关断状态。
此外，所述源极电压控制部在从所述第一定时到所述第三定时之间的第四定时对所述源极线施加第一电压。另外，所述阱电压控制部在从所述第一定时到所述第二定时之间的第五定时对所述阱区施加所述第一电压，在从所述第五定时到所述第二定时之间的第六定时对所述阱区施加接地电压。
附图说明
图1是示出本发明的实施方式的非易失性存储器的构成例的框图。
图2是示出三维构造NAND存储器的存储单元阵列的区块的电路构成例的图。
图3是三维构造NAND存储器的存储单元阵列的区块的剖视图。
图4是说明对连接于存储单元阵列的各配线的电压供给路径的框图。
图5的(a)及(b)是示出对区块写入数据的顺序的图。
图6是示出对比例中的沟道预充电及编程动作时的各配线的电位变化的图。
图7是示出第一实施方式中的沟道预充电及编程动作时的各配线的电位变化的图。
图8是示出第二实施方式中的沟道预充电及编程动作时的各配线的电位变化的图。
图9是示出第三实施方式中的沟道预充电及编程动作时的各配线的电位变化的图。
图10是示出第四实施方式中的沟道预充电及编程动作时的各配线的电位变化的图。
图11是示出第五实施方式中的沟道预充电及编程动作时的各配线的电位变化的图。
图12是3bit/Cell的非易失性存储器2的阈值电压分布示例。
图13是示出本实施方式的数据编码的图。
图14是示出编程动作时各配线的电位变化的图。
图15是示出编程动作中的串单元SU的样态的电路图。
图16是示出写入动作的序列中的循环次数、编程动作及校验动作的关系的图表。
图17是示出写入动作的序列中的循环次数与位线电压之间的关系的图表。
图18是示出写入动作的序列中的选择字线的电压的时序图。
标号的说明
2：非易失性存储器；21：NAND存储单元阵列；22：输入输出电路；24：逻辑控制电路；26：寄存器；27：定序器；28：电压生成电路；30：行译码器；31：感测放大器单元；32：输入输出用焊盘组；34：逻辑控制用焊盘组；35：电源输入用端子组；36：CELSRC电压控制电路；37：CPWELL电压控制电路；38：输出端连接晶体管；100：半导体基板；333、332、331：配线层；334：存储器孔；335：阻挡绝缘膜；336：电荷储存层；337：栅极绝缘膜；338：导电体柱；339、340、341：接触插塞。
具体实施方式
以下参照附图对实施方式进行说明。
(第一实施方式)
(1.构成)
(1-1.非易失性存储器的构成)
图1是示出本实施方式的非易失性存储器的构成例的框图。作为半导体存储装置的非易失性存储器2具备：存储单元阵列21、输入输出电路22、逻辑控制电路24、寄存器26、定序器27、电压生成电路28、行译码器30、感测放大器单元31、输入输出用焊盘组32、逻辑控制用焊盘组34及电源输入用端子组35。
存储单元阵列21包括与字线及位线相关联的多个非易失性存储单元晶体管(未图示)。
输入输出电路22与外部的存储器控制器(未图示)之间发送接收信号DQ<7：0>和数据选通信号DQS、/DQS。输入输出电路22将信号DQ<7：0>内的命令及地址传送给寄存器26。此外，输入输出电路22与感测放大器单元31之间发送接收写入数据和读出数据。
逻辑控制电路24从外部的存储器控制器(未图示)接收芯片使能信号/CE、命令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号/WE、读使能信号RE、/RE、及写保护信号/WP。此外，逻辑控制电路24将就绪/繁忙信号/RB传送给存储器控制器，将非易失性存储器2的状态通知给外部。
电压生成电路28基于来自定序器27的指令，生成数据的写入、读出及擦除等动作所需的电压。
行译码器30从寄存器26收取地址内的区块地址及行地址，基于该区块地址选择对应的区块，并基于该行地址选择对应的字线。
在数据的读出时，感测放大器单元31感测从存储单元晶体管读出到位线的读出数据，将感测出的读出数据传送给输入输出电路22。在数据的写入时，感测放大器单元31将经由位线写入的写入数据传送给存储单元晶体管。感测放大器单元31具有多个感测放大器SA。
为了与外部的存储器控制器(未图示)之间进行包括数据在内的各信号的发送接收，输入输出用焊盘组32具备与信号DQ<7：0>及数据选通信号DQS、/DQS对应的多个端子(焊盘)。
为了与外部的存储器控制器(未图示)之间进行各信号的发送接收，逻辑控制用焊盘组34具备与芯片使能信号/CE、命令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号/WE、读使能信号RE、/RE、和写保护信号/WP对应的多个端子(焊盘)。
为了从外部向非易失性存储器2供给各种动作电源，电源输入用端子组35具备输入电源电压Vcc、VccQ、Vpp和接地电压Vss的多个端子。电源电压Vcc作为动作电源，一般而言是从外部施加的电路电源电压，例如输入约2.5V的电压。关于电源电压VccQ，例如输入1.2V的电压。电源电压VccQ用作用于驱动输入输出系统的电源，该输入输出系统用于在外部的存储器控制器(未图示)与非易失性存储器2之间发送接收信号。
电源电压Vpp是比电源电压Vcc高的电源电压，例如输入12V的电压。例如在非易失性存储器2被用在无法供给高压的电源电压的环境中的情况下，也可以不由电源电压Vpp供给电压。即使在未供给电源电压Vpp的情况下，只要非易失性存储器2被供给了电源电压Vcc，则能够执行各种动作。即，电源电压Vcc是标准地供给到非易失性存储器2的电源，电源电压Vpp是例如根据使用环境而追加性地、任意地进行供给的电源。
在数据的读出时，感测放大器单元31检测从NAND存储单元阵列21读出的数据。此外，在数据的写入时，感测放大器单元31暂时存储从存储器控制器输入的写入数据，并传送给NAND存储单元阵列21。
(1-2.存储单元阵列的构成)
三维构造NAND存储器的存储单元阵列21包括多个区块。图2是示出三维构造NAND存储器的区块的电路构成例的图。图3是三维构造NAND存储器的区块的剖视图。存储单元阵列21的其他区块也具有与图2相同的电路构成和与图3相同的剖面构造。
如图2所示，区块BLK具有例如4个串单元SU(SU0～SU3)。此外，各个串单元SU具有多个NAND串NS。每个NAND串NS具有例如8个存储单元晶体管MT(MT0～MT7)和选择栅极晶体管ST1、ST2。存储单元晶体管MT具备栅极和电荷储存层，非易失性地保持数据。
另外，存储单元晶体管MT的个数不限于8个，也可以是例如32个、48个、64个、96个。选择栅极晶体管ST1、ST2在电路上表示为1个晶体管，在构造上也可以与存储单元晶体管相同。此外，为了提高例如截止特性，作为选择栅极晶体管ST1、ST2，也可以分别使用多个选择栅极晶体管。另外，在存储单元晶体管MT与选择栅极晶体管ST1、ST2之间等、存储单元晶体管MT的周期性发生混乱的位置，也可以设置有虚设单元晶体管。
存储单元晶体管MT以串联连接在选择栅极晶体管ST1、ST2之间的方式配置。一端侧的存储单元晶体管MT7与选择栅极晶体管ST1的一端连接，另一端侧的存储单元晶体管MT0与选择栅极晶体管ST2的一端连接。
串单元SU0～SU3的各个选择栅极晶体管ST1的栅极分别与选择栅极线SGD0～SGD3同样地连接。另一方面，位于同一区块BLK内的多个串单元SU的选择栅极晶体管ST2的栅极与同一选择栅极线SGS共通连接。此外，位于同一区块BLK内的存储单元晶体管MT0～MT7的控制栅极分别与字线WL0～WL7共通连接。即，在同一区块BLK内的多个串单元SU0～SU3之间，字线WL0～WL7及选择栅极线SGS是共通连接的，而选择栅极线SGD即使在同一区块BLK内也与各个串单元SU0～SU3对应地独立。
构成NAND串NS的存储单元晶体管MT0～MT7的控制栅电极分别连接有字线WL0～WL7，此外各NAND串NS中的存储单元晶体管MTi(i＝0～n)之间通过同一字线WLi(i＝0～n)而共通连接。即，在区块BLK内的各NAND串NS中对应(在图3中，D3方向的高度相同)的存储单元晶体管MTi的控制栅电极与同一字线WLi连接。另外，在以下的说明中，存在将NAND串NS简称为“串”的情况。
NAND串NS的选择栅极晶体管ST1的另一端(未与存储单元晶体管MT7连接的一侧的端部)与m根位线中的某一根位线连接。在同一区块BLK内，位线BL与各串单元SU0～SU3中的某一个位置的NAND串NS共通连接。此外，位线BL跨多个区块BLK与对应的NAND串NS共通连接。此外，选择栅极晶体管ST2的另一端(未与存储单元晶体管MT0连接的一侧的端部)与源极线CELSRC连接。源极线CELSRC跨多个区块BLK与多个NAND串NS共通连接。
如上所述，位于同一区块BLK内的存储单元(存储单元晶体管MT)的数据被统一擦除。另一方面，以存储单元组MG为单位(或以页为单位)来进行数据的读出及写入。在本说明书中，将与1个字线WLi连接且属于1个串单元SU的多个存储单元定义为存储单元组MG。在读出动作及写入动作时，根据物理地址，选择1根字线WLi和1根选择栅极线SGD，从而选择存储单元组MG。
在图3中，D1方向对应于位线BL延伸的方向，D2方向对应于字线WL及选择栅极线SGD、SGS延伸的方向，D3方向对应于字线WL及选择栅极线SGD、SGS的层叠方向。此外，D1方向与半导体基板100的表面平行，D2方向与半导体基板100的表面平行且与D1方向正交，D3方向与半导体基板100的表面垂直且与D1方向及D2方向正交。
如图3所示，在p型阱区(P-well)上形成有多个NAND串NS。即，在p型阱区上层叠有作为选择栅极线SGS发挥功能的多个配线层333、作为字线WLi发挥功能的多个配线层332和作为选择栅极线SGD发挥功能的多个配线层331。
并且，形成有贯通这些配线层333、332、331并到达p型阱区的存储器孔334。在存储器孔334的侧面依次形成有阻挡绝缘膜335、电荷储存层336和栅极绝缘膜337，此外在存储器孔334内填充有导电体柱338。导电体柱338由例如多晶硅组成，作为NAND串NS所包括的存储单元晶体管MT和选择栅极晶体管ST1及ST2动作时形成沟道的区域来发挥功能。
在各NAND串NS中，在p型阱区上形成有选择栅极晶体管ST2、多个存储单元晶体管MT及选择栅极晶体管ST1。在比导电体柱338更上侧形成有作为位线BL发挥功能的配线层。在导电体柱338的上侧形成有连接导电体柱338与位线BL的接触插塞339。
另外，在p型阱区的表面内形成有n+型杂质扩散层和p+型杂质扩散层。在n+型杂质扩散层上形成接触插塞340，在接触插塞340上形成作为源极线CELSRC发挥功能的配线层。此外，在p+型杂质扩散层上形成接触插塞341，在接触插塞341上形成作为阱线CPWELL发挥功能的配线层。
以上的图3所示的构成在图3的纸面的深度方向(D2方向)上排列有多个，由在深度方向上排成一列的多个NAND串的集合形成1个串单元SU。
(1-3.对连接于存储单元阵列的各配线的电压供给)
图4是说明向存储单元阵列的各配线的电压供给路径的框图。电压生成电路28包括分别向信号线SG0～SG4供给电压的多个SG驱动器28A、和分别向信号线CG0～CG7供给电压的多个CG驱动器28B。这些信号线SG0～SG4、CG0～CG7被行译码器30分支，与各区块BLK的配线连接。即，信号线SG0～SG3作为全局漏极侧选择栅极线发挥功能，经由行译码器30，与各区块BLK中的作为局域选择栅极线的选择栅极线SGD0～SGD3连接。信号线CG0～CG7作为全局字线发挥功能，经由行译码器30与各区块BLK中的作为局域字线的字线WL0～WL7连接。信号线SG4作为全局源极侧选择栅极线发挥功能，经由行译码器30，与各区块BLK中的作为局域选择栅极线的选择栅极线SGS连接。
电压生成电路28被定序器27控制，生成各种电压。SG驱动器(选择栅极线驱动器)28A和CG驱动器(字线驱动器)28B分别将生成的各种电压供给到对应的信号线SG0～SG4和信号线CG0～CG7。
例如各CG驱动器28B根据写入动作中的动作的对象(行地址)，根据对应的信号线CG及字线WL，选择并供给电压VPGM、电压VPASS中的一个。与作为写入动作的对象的字线WLn对应的信号线CG所连接的CG驱动器28B，供给电压VPGM。与除此之外的字线WLn±1、WLn±2等对应的信号线CGn±1、CGn±2等所连接的CG驱动器28B，供给电压VPASS。电压VPASS是使存储单元晶体管MT变为导通状态的电压。电压VPGM是用于利用隧道现象将电子注入到电荷储存层的电压，VPGM>VPASS。
行译码器30具有分别与各区块对应的多个开关电路组30A、和分别与多个开关电路组30A对应地设置的多个区块译码器30B。各开关电路组30A包括分别将信号线SG0～SG3与选择栅极线SGD0～SGD3连接的多个晶体管TR_SG0～TR_SG3、分别将信号线CG0～CG7与字线WL0～WL7连接的多个晶体管TR_CG0～TR_CG7、将信号线SG4与选择栅极线SGS连接的晶体管TR_SG4。晶体管TR_SG0～TR_SG4和晶体管TR_CG0～TR_CG7均是耐高压晶体管。
各区块译码器30B在被行地址指定了自身的情况下，向晶体管TR_SG0～TR_SG4和晶体管TR_CG0～TR_CG7的栅极供给区块选择信号BLKSEL。由此，在从被行地址指定的区块译码器30B接收区块选择信号BLKSEL的开关电路组30A中，晶体管TR_SG0～TR_SG4和晶体管TR_CG0～TR_CG7变为导通状态而导通，因此，从电压生成电路28供给到信号线SG0～SG4及信号线CG0～CG7的电压，被供给到作为动作对象的区块BLK所包括的选择栅极线SGD0～SGD3、SGS和字线WL0～WL7。
即，通过电压生成电路28和行译码器30，向选择字线WLn供给电压VPGM，向其他的非选择字线WLn±1、WLn±2等供给电压VPASS。此外，例如向与属于作为动作对象的串单元SU的选择栅极晶体管ST1连接的选择栅极线SGD(SGD_sel)供给电压VSG1，向与不属于作为动作对象的串单元SU的选择栅极晶体管ST1连接的选择栅极线SGD(SGD_usel)供给电压VSG2，向在各区块BLK中统一与选择栅极晶体管ST2连接的选择栅极线SGS供给电压VSG3。电压生成电路28及行译码器30作为行电压控制部发挥功能。
电压VSG1是如下的电压，其使与被赋予了数据“0”的位线BL连接的选择栅极晶体管ST1变为导通状态，使与被赋予了数据“1”的位线BL连接的选择栅极晶体管ST1截止。另外，在编程动作中，将使存储单元晶体管MT的阈值电压上升的动作称为“‘0’编程”或“写入‘0’”，对作为“0”编程对象的位线BL赋予数据“0”。另一方面，将维持存储单元晶体管MT的阈值电压的动作称为“‘1’编程”、“写入‘1’”或“禁止写入”，向作为“1”编程对象的位线BL赋予数据“1”。对被赋予了数据“0”的位线BL施加作为“L”电平的接地电压Vss(例如0V)。对被赋予了数据“1”的位线BL施加“H”电平，例如2.5V。
此外，电压VSG2是使选择栅极晶体管ST1变为关断状态的电压(例如接地电压Vss)。另外，电压VSG3是使选择栅极晶体管ST2变为关断状态的电压(例如接地电压Vss)。
CELSRC电压控制电路36从电源输入用端子组35输入电源电压Vcc，控制供给到源极线CELSRC的电压。另外，源极线CELSRC与各区块BLK共通连接。CPWELL电压控制电路37从电源输入用端子组35输入接地电压Vss，向阱线CPWELL供给接地电压Vss。另外，阱线CPWELL也与各区块BLK共通连接。源极线CELSRC与阱线CPWELL通过输出端连接晶体管38而连接。CPWELL电压控制电路37及输出端连接晶体管38作为阱电压控制部发挥功能。
在使阱线CPWELL的电压上升到与源极线CELSRC的电压相同的值的情况下，输出端连接晶体管38为导通状态。即，在使阱线CPWELL的电压上升到与源极线CELSRC的电压相同的值时，使输出端连接晶体管38变为导通状态来使源极线CELSRC与阱线CPWELL短路。通过使其短路，源极线CELSRC与阱线CPWELL之间的耦合电容会消失，因此能够加速源极线CELSRC的电压上升。CELSRC电压控制电路36作为源极电压控制部发挥功能。
(1-4.存储单元晶体管的阈值电压分布)
图12是示出本实施方式的阈值电压区域的一个例子的图。在图12中，示出了3bit/Cell的非易失性存储器2的阈值电压分布示例。在非易失性存储器2中，通过储存在存储单元的电荷储存膜中的电荷量来存储信息。各存储单元具有与电荷量相应的阈值电压。并且，使存储单元中存储的多个数据值分别与阈值电压的多个区域(阈值电压区域)对应。
图12的记载为Er、A、B、C、D、E、F、G的8个分布(山形)示出了8个阈值区域内各个阈值区域的阈值电压分布。像这样，各存储单元具有由7个边界划分出的阈值电压分布。图12的横轴示出了阈值电压，纵轴示出了存储单元数量(单元数量)的分布。
在本实施方式中，将阈值电压为Vr1以下的区域称为区域Er，将阈值电压大于Vr1且为Vr2以下的区域称为区域A，将阈值电压大于Vr2且为Vr3以下的区域称为区域B，将阈值电压大于Vr3且为Vr4以下的区域称为区域C。此外，在本实施方式中，将阈值电压大于Vr4且为Vr5以下的区域称为区域D，将阈值电压大于Vr5且为Vr6以下的区域称为区域E，将阈值电压大于Vr6且为Vr7以下的区域称为区域F，将阈值电压大于Vr7的区域称为区域G。
此外，将与区域Er、A、B、C、D、E、F、G对应的阈值电压分布分别称为分布Er、分布A、分布B、分布C、分布D、分布E、分布F、分布G(第一分布～第八分布)。Vr1～Vr7是作为各区域的边界的阈值电压。
在非易失性存储器2中，使多个数据值分别与存储单元的多个阈值电压区域(即阈值电压分布)对应。该对应叫做数据编码。预先定好该数据编码，在数据的写入(编程)时，以依照数据编码而落入所存储的数据值相应的阈值电压区域内的方式向存储单元注入电荷。并且，在读出时，对存储单元施加读出电压，根据存储单元的阈值电压比读出电压低还是高来确定数据。
图13是示出本实施方式的数据编码的图。在本实施方式中，使图12示出的8个阈值电压分布(阈值电压区域)分别与3bit的8个数据值对应。阈值电压和与上、中、下页对应的位的数据值的关系如下所示。
·阈值电压在Er区域内的存储单元处于存储了“111”的状态下。
·阈值电压在A区域内的存储单元处于存储了“101”的状态下。
·阈值电压在B区域内的存储单元处于存储了“001”的状态下。
·阈值电压在C区域内的存储单元处于存储了“011”的状态下。
·阈值电压在D区域内的存储单元处于存储了“010”的状态下。
·阈值电压在E区域内的存储单元处于存储了“110”的状态下。
·阈值电压在F区域内的存储单元处于存储了“100”的状态下。
·阈值电压在G区域内的存储单元处于存储了“000”的状态下。
像这样，阈值电压的每个区域能够表示各存储单元的3bit数据的状态。另外，在存储单元处于未写入的状态(“擦除”的状态)下时，存储单元的阈值电压在Er区域内。此外，在此示出的符号中，如同在Er(擦除)状态下为存储“111”这一数据，在A状态下为存储“101”这一数据的方式，在任意的2个相邻的状态之间仅1bit数据变化。像这样，图6所示的编码是在任意的2个相邻的区域之间仅1bit数据变化的格雷码。
(2.动作)
(2-1.写入动作的具体例子)
首先，对本实施方式所涉及的写入动作简单地进行说明。写入动作包括编程动作和校验动作。
编程动作是指通过将电子注入到电荷储存层而使阈值电压上升(或通过禁止注入来维持阈值电压)的动作。以下，将使阈值电压上升的动作称为“‘0’编程”或“写入‘0’”，对作为“0”编程对象的位线BL赋予数据“0”。另一方面，将维持阈值电压的动作称为“‘1’编程”、“写入‘1’”或“禁止写入”，对作为“1”编程对象的位线BL赋予数据“1”。
校验动作是在编程动作之后通过读出数据而判定存储单元晶体管MT的阈值电压是否达到了目标电平的动作。达到了目标电平的存储单元晶体管MT其后被禁止写入。
通过重复以上的编程动作与校验动作的组合，存储单元晶体管MT的阈值电压上升到目标电平。
图14示出了编程动作时各配线的电位变化。如图所示，首先向各位线BL传送编程数据。具体而言，对被赋予了数据“0”的位线BL施加接地电压Vss(例如0V)来作为“L”电平，对被赋予了数据“1”的位线BL施加“H”电平，例如2.5V。
此外，使选择区块BLK中的选择串单元SU_sel中的选择栅极线SGD_sel的电位为例如2.5V。该电位是使与被赋予了数据“0”(0V)的位线BL对应的选择栅极晶体管ST1导通、使与被赋予了数据“1”(2.5V)的位线BL对应的选择栅极晶体管ST1截止的电压。另一方面，对选择区块BLK中的非选择串单元SU_usel中的选择栅极线SGD_usel施加电压Vss，选择栅极晶体管ST1变为关断状态。此外，对选择区块BLK中的选择栅极线SGS也施加电压Vss，选择栅极晶体管ST2变为关断状态。
并且，对选择区块BLK中的选择字线WL_sel施加电压VPGM，对其他的非选择字线WL_usel施加电压VPASS。电压VPGM是用于利用隧道现象将电子注入到电荷储存层的电压，VPGM>VPASS。
图15示出了编程动作中的串单元SU的样态。在图15中，图示了与“0”编程动作对象的位线BL和“1”编程动作对象(非编程对象)的位线BL对应的2个NAND串。由于选择了字线WL3，因此对选择字线WL3施加电压VPGM，对非选择字线WL0～WL2及WL4～WL7施加电压VPASS。
在与“0”编程动作对象的位线BL对应的NAND串中，选择栅极晶体管ST1变为导通状态。因此，与选择字线WL3连接的存储单元晶体管MT3的沟道电位Vch变为0V。由此，栅极与沟道之间的电位差变大，其结果，电子被注入到电荷储存层，存储单元晶体管MT3的阈值电压上升。
另一方面，在与“1”编程动作对象(非编程对象)的位线BL对应的NAND串中，选择栅极晶体管ST1变为截止状态。因此，与选择字线WL3连接的存储单元晶体管MT3的沟道电浮动，沟道电位Vch由于与字线WL等的电容耦合而上升(变为沟道升压(channel boost)的状态)。由此，栅极与沟道之间的电位差变小，其结果，电子不被注入到电荷储存层，存储单元晶体管MT3的阈值电压被维持(阈值电压变动不会达到阈值电压分布电平转变为更高的阈值电压分布的程度)。
(2-2.关于写入动作的序列)
接下来，对本实施方式的写入动作的序列进行说明。在图16及图17中，示出了通过将编程动作和校验动作的组合重复19次来写入数据的情况的例子。该重复动作被称为“循环(loop)”。
在图16中，示出了在各循环中进行的校验动作的目标电平。如图所示，在第一次和第二次循环中，仅将“A”电平作为对象来进行校验动作。即，在校验动作时对选择字线WL施加电压VfyA，不施加电压VfyB～VfyG。在接下来的第三次和第四次循环中，将“A”电平和“B”电平作为对象来进行校验动作。即，在校验动作时对选择字线WL依次施加电压VfyA和VfyB，不施加电压VfyC～VfyG。
在第五次和第六次循环中，将“A”电平、“B”电平和“C”电平作为对象来进行校验动作。即，在校验动作时对选择字线WL依次施加电压VfyA、VfyB和VfyC，不施加电压VfyD～VfyG。并且，以“A”电平为对象的校验动作到第六次循环为止。这是因为从经验可知，例如在6次循环次数后针对“A”电平的编程基本完成。
此外，在第七次和第八次循环中，将“B”电平、“C”电平和“D”电平作为对象来进行校验动作。即，在校验动作时对选择字线WL依次施加电压VfyB、VfyC和VfyD。并且，以“B”电平为对象的校验动作到第八次的编程动作为止。此外，在第九次和第十次循环中，将“C”电平、“D”电平和“E”电平作为对象来进行校验动作。即，在校验动作时对选择字线WL依次施加电压VfyC、VfyD和VfyE。并且，以“C”电平为对象的校验动作到第十次循环为止。
以下，同样地，进行校验动作直至写入“G”电平，循环最多重复19次。
图17与图16对应，示出了各循环中的、与阈值电压的目标电平相应的位线的状态。在图17中，“1”这一标记意思是对对应的位线BL赋予数据“1”，“0”这一标记意思是赋予数据“0”。
如图所示，在应当将存储单元晶体管MT的阈值电压维持为“Er”电平的情况下，在全部循环中对位线BL赋予数据“1”。即，在写入动作时间段，一直使选择栅极晶体管ST1为截止状态。
在阈值电压的目标电平是“A”电平的情况下，即，针对应使阈值电压从“Er”电平内的值上升为“A”电平内的值的存储单元晶体管MT，能够在从第一次到第六次循环中进行“0”编程动作。这与进行针对“A”电平的校验动作的循环对应。对位线BL赋予数据“0”，直至通过校验动作，在通过了之后赋予数据“1”。此外，在编程动作已完成的第七次以后的循环中，也对位线BL赋予数据“1”，禁止写入。
在目标电平是“B”电平的情况下，即，针对应使阈值电压从“Er”电平内的值上升为“B”电平内的值的存储单元晶体管MT，能够在从第一次到第八次循环中进行“0”编程动作。这与进行针对“B”电平的校验动作的循环对应。在从第三次到第八次循环中，对位线BL赋予数据“0”，直至通过校验动作，在通过了之后赋予数据“1”。此外，在编程动作已完成的第九次以后的循环中，也对位线BL赋予数据“1”，禁止写入。
之后也同样地进行至“C”～“G”电平的编程动作。
图18示出了在以上的动作时的选择字线的电位的样态。在各循环中，在对选择字线WL施加电压VPGM并执行编程动作之后，施加与该循环预先对应的电平的相应电压VfyA～VfyG而执行校验动作。
(2-3.数据写入顺序)
接下来，对上述NAND存储单元阵列21中的数据的写入顺序进行说明。图5是示出对区块的数据写入顺序的图。图5的(a)示出了在从源极侧往漏极侧写入数据的情况下的写入顺序，图5的(b)示出了在从漏极侧往源极侧写入数据的情况下的写入顺序。
如图5的(a)所示，在从源极侧往漏极侧写入数据的情况下，首先，对在串单元SU0中与字线WL0对应的存储单元组MG执行写入动作。具体而言，在编程动作中，对选择栅极线SDG0施加电压VSG1，对选择栅极线SDG1～SGD3施加电压VSG2。对选择字线WL0施加电压VPGM，对非选择字线WL1～WL7施加电压VPASS。接下来，对在串单元SU1中与字线WL0对应的存储单元组MG执行写入动作。具体而言，在编程动作中，对选择栅极线SDG1施加电压VSG1，对选择栅极线SDG0、SGD2、SGD3施加电压VSG2。对选择字线WL0施加电压VPGM，对非选择字线WL1～WL7施加电压VPASS。接下来，同样地，依次进行对在串单元SU2中与字线WL0对应的存储单元组MG的写入、对在串单元SU3中与字线WL0对应的存储单元组MG的写入。
在选择区块BLK内的全部串单元SU的字线WL0的写入完成之后，转到字线WL1的写入。与字线WL0的写入同样地，字线WL1的写入也按串单元SU0→串单元SU1→串单元SU2→串单元SU3的顺序进行。像这样，从位于源极侧(D3方向下侧)的字线WL0起，往位于漏极侧(D3方向上侧)的字线WL7依次进行写入。
另一方面，如图5的(b)所示，在从漏极侧往源极侧写入数据的情况下，首先，对在串单元SU0中与字线WL7对应的存储单元组MG执行写入动作。具体而言，在编程动作中，对选择栅极线SDG0施加电压VSG1，对选择栅极线SDG1～SGD3施加电压VSG2。对选择字线WL7施加电压VPGM，对非选择字线WL0～WL6施加电压VPASS。接下来，对在串单元SU1中与字线WL7对应的存储单元组MG执行写入动作。具体而言，在编程动作中，对选择栅极线SDG1施加电压VSG1，对选择栅极线SDG0、SGD2、SGD3施加电压VSG2。对选择字线WL7施加电压VPGM，对非选择字线WL0～WL6施加电压VPASS。接下来，同样地，依次进行对在串单元SU2中与字线WL7对应的存储单元组MG的写入、对在串单元SU3中与字线WL7对应的存储单元组MG的写入。
在针对选择区块BLK内的全部串单元SU完成了字线WL7的写入之后，转到字线WL6的写入。与字线WL7的写入同样地，字线WL6的写入也按串单元SU0→串单元SU1→串单元SU2→串单元SU3的顺序进行。像这样，从位于漏极侧(D3方向上侧)的字线WL7起，往位于源极侧(D3方向下侧)的字线WL0，依次进行写入。
(2-4.沟道预充电动作)
本实施方式的存储单元阵列21为三维构造，如图3所示，各NAND串NS在存储器孔334中形成为柱状。因此，各NAND串NS所包括的存储单元晶体管MT的沟道可能发生变动。
由此，在执行了对某个存储单元组MG(页)的编程动作的情况下，与作为“1”编程动作对象(非编程对象)的位线BL对应的NAND串NS中的沟道升压可能受到存储单元晶体管MT的沟道的电位的影响。尤其，在编程动作的开始时间点存储单元晶体管MT的沟道具有负(比接地电压Vss小)的电位的情况下，即使沟道电位由于电容耦合而升压，沟道与存储单元晶体管MT的栅极之间的电位差也可能变得比从沟道向电荷储存层注入电子所需的电位差更大。即，存在发生对并非编程动作的对象的存储单元晶体管MT的误写入(编程串扰)的可能性。
此外，如图2和图3所示，在本实施方式的三维构造的存储单元阵列21中，在1个区块BLK内包括多个串单元SU，各字线与多个串单元SU共通连接。由此，在所选择的区块BLK内存在含有作为写入动作的对象的存储单元组MG(页)的串单元SU(选择串单元SU_sel)、和不含有作为写入动作的对象的存储单元组MG的串单元SU(非选择串单元SU_usel)。
在写入动作中，对与非选择串单元SU_usel对应的选择栅极线SDG施加电压VSG2，因此选择栅极晶体管ST1变为关断状态。此外，对被选择的区块BLK的选择栅极线SGS施加电压VSG3，因此选择栅极晶体管ST2变为关断状态。即，非选择串单元SU_usel内的NAND串NS的沟道处于电位独立的浮动状态。在该状态下，如果对选择字线WLn施加电压VPGM，则非选择串单元SU_usel内的NAND串NS的沟道的电位由于电容耦合而升压(变为沟道升压的状态)。由此，将非选择串单元SU_usel内的存储单元晶体管MT的栅极与NAND串NS的沟道之间的电位差抑制得较小，从而不进行写入。
然而，关于非选择串单元SU_usel内的NAND串NS，在编程动作的开始时间点存储单元晶体管MT的沟道具有负(比接地电压Vss小)的电位的情况下，即使沟道电位由于电容耦合而升压，沟道与存储单元晶体管MT的栅极之间的电位差也可能比从沟道向电荷储存层注入电子所需的电位差更大。即，存在发生对非选择串单元SU_usel的存储单元晶体管MT的误写入(编程串扰)的可能性。
为了改善编程串扰，可以考虑在对选择字线WL_sel施加电压VPGM之前，进行使非选择串单元SU_usel内的NAND串NS的沟道的初始电位稳定化的动作(沟道预充电动作)。
作为提高沟道的初始电位的方法，存在例如从位线BL赋予电位的方法(来自位线侧的沟道预充电动作)和从源极线CELSRC赋予电位的方法(来自源极线侧的沟道预充电)。
在从源极线CELSRC赋予电位的情况下，使选择栅极晶体管ST2变为导通状态，此外，使与字线WL0～WLn连接的存储单元晶体管MT变为导通状态。在对与字线WL0～WLn连接的存储单元晶体管MT进行了写入并且阈值电压上升的情况下，需要对字线WL0～WLn施加使得存储单元晶体管MT无论阈值电压如何都一直处于导通状态的高电压(例如8V)。另一方面，在与字线WL0～WLn连接的存储单元晶体管MT为未写入并且阈值电压未上升的情况下，对字线WL0～WLn施加的电压可为约1V。如果如图5的(b)所示从漏极侧往源极侧写入数据，则在沟道预充电时，与字线WL0～WLn连接的存储单元晶体管MT变为未写入状态。由此，在进行来自源极线侧的沟道预充电时，通过如图5的(b)所示从漏极侧往源极侧进行数据写入，能够使对字线WL0～WLn施加的电压为低电压，能够实现功耗的减少、动作速度的高速化。
(2-5.沟道预充电及数据写入中的各配线的电位变化)
接下来，对沟道预充电时选择区块BLK内的各配线的电位进行说明。图6是示出对比例中的沟道预充电及编程动作时的选择区块BLK内的各配线的电位变化的图。在图6中，从时刻t0到时刻t2之间是进行沟道预充电动作的时间段(以下表示为沟道预充电时间段)。时刻t2以后是施加电压VPGM的时间段(以下表示为编程时间段)。以下，也将沟道预充电时间段和编程时间段合并表示为编程动作的时间段。在本实施方式中，将选择栅极线SGD_sel的升压开始的时刻t2之前称为沟道预充电时间段，将时刻t2以后称为编程时间段。
在图6以后的各图中，将选择字线WLn表示为选择字线WL_sel，将非选择字线WLn±1、WLn±2等中、位置比选择字线WL_sel更靠源极侧的非选择字线(非选择字线WLn-1、WLn-2等)表示为源极侧非选择字线WL_usel(S)。将非选择字线WLn±1、WLn±2等中、位置比选择字线WL_sel更靠漏极侧的非选择字线(非选择字线WLn+1、WLn+2等)示出为漏极侧非选择字线WL_usel(D)。在以下的说明中也采用同样的记述。
首先，对沟道预充电时间段中的电位变化进行说明。在时刻t0，从电压生成电路28经由行译码器30对选择栅极线SGD施加接地电压Vss(例如0V)，使选择栅极晶体管ST1变为关断状态。另一方面，通过对选择栅极线SGS施加例如5V，来使选择栅极晶体管ST2变为导通状态。
此外，从电压生成电路28经由行译码器30，对选择字线WL_sel和源极侧非选择字线WL_usel(S)施加例如1V，使与这些字线连接的存储单元晶体管MT变为导通状态。另一方面，对漏极侧非选择字线WL_usel(D)施加接地电压Vss(例如0V)，使与这些字线连接的存储单元晶体管MT变为关断状态。
此外，CELSRC电压控制电路36对源极线CELSRC施加例如2V来作为预充电电压。此外，CPWELL电压控制电路37对阱线CPWELL施加接地电压Vss(例如0V)。
即，通过从源极线CELSRC供给的电位，使选择字线WL_sel和源极侧非选择字线WL_usel(S)连接的存储单元晶体管MT的沟道的电位升压(稳定化、预充电)。
接下来，在时刻t1(<t2)，对选择栅极线SGS施加接地电压Vss(例如0V)，使选择栅极晶体管ST2变为关断状态。此外，还对选择字线WL_sel和源极侧非选择字线WL_usel(S)施加接地电压Vss(例如0V)，使与这些字线连接的存储单元晶体管MT变为关断状态。
接下来，开始对选择字线WL_sel施加作为用于写入数据的电压的电压VPGM。在时刻t2，通过对选择串单元SU_sel的选择栅极线SGD_sel施加例如2.5V，使选择栅极晶体管ST1与位线BL的电位对应地变为导通状态或关断状态。选择串单元SU_sel的选择栅极线SGS_sel仍保持接地电压Vss(例如0V)，选择栅极晶体管ST2继续维持关断状态。
另一方面，非选择串单元SU_usel的选择栅极线SGD_usel和选择栅极线SGS_sel仍保持接地电压Vss(例如0V)。由此，非选择串单元SU_usel的选择栅极晶体管ST1、ST2继续维持关断状态。
接下来，对选择字线WL_sel施加电压VPGM，对非选择字线WL_usel施加电压VPASS。在选择串单元SU_sel中的包括作为写入对象的存储单元晶体管MT的NAND串NS中，位线侧的选择栅极晶体管ST1为导通状态，因此位线BL的电位被传送到选择串单元SU_sel的各NAND串NS的沟道。因此，在对选择字线WL_sel施加了电压VPGM之后，所选择的存储单元晶体管MT的阈值电压与电压VPGM对应地上升。(进行对所选择的存储单元晶体管MT的数据写入。)
另一方面，在选择串单元SU_sel中的不包括作为写入对象的存储单元晶体管MT的NAND串NS中、和在非选择串单元SU_usel中的NAND串NS中，位线侧的选择栅极晶体管ST1、源极侧的选择栅极晶体管ST2均为关断状态，因此沟道处于电位独立的浮动状态。在该状态下，如果对选择字线WL_sel施加电压VPGM，则NAND串NS的沟道的电位由于电容耦合而升压。由此，非选择串单元SU_usel内的存储单元晶体管MT的栅极与NAND串NS的沟道之间的电位差变小，因此抑制了不期望的写入(电子的注入、阈值电压的上升)。
在此，由于选择栅极线SGS与区块BLK内的全部串单元SU连接，因此具有比较大的寄生电容。由此，使电位升降需要花费比较长的时间。在图6所示的对比例中，在沟道预充电时间段，选择栅极线SGS的电位从时刻t0起平缓地上升，上升至所施加的电位(例如5V)为止需要花费一定时间。此外，选择栅极线SGS的电位从时刻t1起平缓地减少，下降至所施加的电位(接地电位Vss)为止需要花费一定时间。即，选择栅极晶体管ST2从时刻t0起经过了一定时间之后变为导通状态，此外从时刻t1起经过了一定时间之后变为关断状态。在该情况下，在时刻t2的编程时间段开始时，存在选择栅极线SGS的电位未完全下降，选择栅极晶体管ST2为导通状态的可能性。在这样的情况下，沟道电位从源极侧释放，初始电位会下降(沟道电位的升压释放)。于是，沟道预充电效果降低，存在在并非写入对象的存储单元晶体管MT中发生误写入的可能性。此外，如果等待选择栅极晶体管ST2变为关断状态之后，才开始选择字线WL_sel、非选择字线WL_usel及选择栅极线SGD_sel的升压，作为编程时间段的开始点的时刻t2延后，从开始沟道预充电到完成编程的动作时间(编程动作的时间段)会变长。
图7是示出第一实施方式中的沟道预充电及编程动作时的选择区块BLK内的各配线的电位变化的图。本实施方式中的编程时间段中的各配线的电位变化与图6所示的对比例相同。本实施方式在沟道预充电时间段中对阱线CPWELL施加辅助选择栅极线SGS升压及降压的电压，在这一点上，与对比例不同。
在本实施方式中，首先，在时刻t0，通过将输出端连接晶体管38切换为导通，使阱线CPWELL和源极线CELSRC为相同电位。即，对阱线CPWELL施加与预充电电压相同的电压(例如2V)。然后，在时刻t1，对选择栅极线SGS施加接地电压Vss(例如0V)。接下来，在比时刻t1晚规定时间Δta1的时刻t11，通过使输出端连接晶体管38关断，将阱线CPWELL从源极线CELSRC断开，从CPWELL电压控制电路37对阱线CPWELL施加接地电压Vss(例如0V)。在时刻t11，阱线CPWELL的电位从2V向接地电位Vss下降，从而阱线CPWELL与选择栅极线SGS之间的电容耦合带来的辅助效果发挥作用，加速了选择栅极线SGS的放电(电位降低)。
即，在时刻t2的编程时间段开始时，能够使选择栅极线SGS的电位充分地下降，能够使选择栅极晶体管ST2确实变为关断状态，因此能够在保持通过沟道预充电而已充电的沟道的初始电位的同时进行写入，从而能够抑制在并非写入对象的存储单元晶体管MT中的误写入。由此，能够提高存储单元的可靠性。此外，根据本实施方式，能够使选择栅极晶体管ST2快速地变为关断状态，因此具有将沟道预充电时间段控制得更短，使编程开始时刻(t2)提前的可能性。即，能够缩短编程动作的时间段，能够提高动作的性能。
此外，在本实施方式中，如图5的(b)所示，从漏极侧起向源极侧进行数据写入。由此，从源极线侧的字线WL0到作为写入对象的字线WLn之前的范围内，存储单元晶体管MT的阈值电压不会上升。由此，能够使在预充电动作时对字线WL0～WLn施加的电压为低电压，能够实现功耗的降低、动作速度的高速化。
此外，在本实施方式中，从源极线CELSRC而非位线BL赋予沟道的初始电位。由此，能够与预充电动作并行地实施将位线BL设定为与写入数据相应的电位的动作，能够进一步缩短编程动作的时间段。
(第二实施方式)
接下来，对本发明的第二实施方式所涉及的半导体存储装置进行说明。本实施方式的半导体存储装置在沟道预充电时间段对选择栅极线SGS和阱线CPWELL施加电压的定时与上述第一实施方式不同。半导体装置的构成和其他配线的电位变化与上述第一实施方式相同，因此省略说明。以下，对沟道预充电时间段中的针对选择栅极线SGS和阱线CPWELL的电位施加定时进行说明。
图8是示出第二实施方式中的沟道预充电及编程动作时的各配线的电位变化的图。首先，在时刻t0，为了使选择栅极晶体管ST2变为导通状态而对选择栅极线SGS施加例如5V，使选择栅极线SGS的电位上升。接下来，在比时刻t0晚规定时间Δtb的时刻t01，通过将输出端连接晶体管38切换为导通，使阱线CPWELL处于与源极线CELSRC相同的电位。即，对阱线CPWELL施加与预充电电压相同的电压(例如2V)。
通过比对选择栅极线SGS施加电压的定时晚规定时间而对阱线CPWELL施加电压，从而阱线CPWELL与选择栅极线SGS之间的电容耦合带来的辅助效果发挥作用，使选择栅极线SGS的充电(电位上升)加速。因此，与第一实施方式相比，能够使选择栅极晶体管ST2更快地变为导通状态。
接下来，为了使选择栅极晶体管ST2变为关断状态，在时刻t02，对选择栅极线SGS施加接地电压Vss(例如0V)。由于与第一实施方式相比，选择栅极晶体管ST2更快切换为导通状态，因此能够将时刻t02设定为比时刻t1早规定时间Δta2。最后，在时刻t1，通过使输出端连接晶体管38关断，将阱线CPWELL从源极线CELSRC断开，从CPWELL电压控制电路37对阱线CPWELL施加接地电压Vss(例如0V)。在时刻t1，阱线CPWELL的电位从2V向接地电位Vss下降，从而阱线CPWELL与选择栅极线SGS之间的电容耦合带来的辅助效果发挥作用，加速了选择栅极线SGS的放电(电位降低)。
即，根据本实施方式，利用阱线CPWELL的升压带来的辅助效果，能够加快选择栅极线SGS的电位的上升，因此能够使选择栅极线SGS的电位的下降开始时刻(时刻t02)提前。由此，到编程开始时刻(时刻t2)为止的时间段变长，能够使选择栅极线SGS的电位在时刻t2的编程时间段开始时充分地下降。因此，在时刻t2，能够使选择栅极晶体管ST2确实变为关断状态，能够在保持通过沟道预充电而已充电的沟道的初始电位的同时进行写入，因此能够抑制在并非写入对象的存储单元晶体管MT中的误写入。由此，能够提高存储单元的可靠性。另外，根据本实施方式，能够使选择栅极晶体管ST2更快地变为关断状态，因此具有将沟道预充电时间段控制得更短，使编程开始时刻(t2)进一步提前的可能性。即，通过进一步缩短编程动作的时间段，能够进一步提高动作的性能。
(第三实施方式)
接下来，对本发明的第三实施方式所涉及的半导体存储装置进行说明。本实施方式的半导体存储装置在沟道预充电时间段中对选择栅极线SGS和源极线CELSRC施加电压的定时与上述第二实施方式不同。半导体装置的构成和其他各配线的电位变化与上述第二实施方式相同，因此省略说明。以下，对沟道预充电时间段中的针对选择栅极线SGS和源极线CELSRC的电位施加定时进行说明。
图9是示出第三实施方式中的沟道预充电及编程动作时的各配线的电位变化的图。首先，在时刻t0，为了使选择栅极晶体管ST2变为导通状态而对选择栅极线SGS施加例如5V，使选择栅极线SGS的电位上升。此外，在时刻t0，CELSRC电压控制电路36对源极线CELSRC施加接地电压Vss(例如0V)。
接下来，在比时刻t0晚规定时间(Δtb)的时刻t01，CELSRC电压控制电路36对源极线CELSRC施加例如2V来作为预充电电压。此外，在时刻t01，通过将输出端连接晶体管38切换为导通，来使阱线CPWELL处于与源极线CELSRC相同的电位。即，对阱线CPWELL施加与预充电电压相同的电压(例如2V)。
通过比对选择栅极线SGS施加电压的定时晚规定时间而对源极线CELSRC施加电压，从而源极线CELSRC与选择栅极线SGS之间的电容耦合带来的辅助效果发挥作用，使选择栅极线SGS的充电(电位上升)进一步加速。此外，由于使源极线CELSRC和阱线CPWELL在相同的定时升压，因此源极线CELSRC与阱线CPWELL之间的耦合电容不会对升压造成影响，因此能够加快升压速度。由此，与第二实施方式相比，能够使选择栅极晶体管ST2更快地变为导通状态。
接下来，为了使选择栅极晶体管ST2变为关断状态，在时刻t03，对选择栅极线SGS施加接地电压Vss(例如0V)。与第二实施方式相比，由于选择栅极晶体管ST2更快切换为导通状态，因此能够将时刻t03设定为比时刻t1早规定时间Δta3(Δta3>Δta2)。最后，在时刻t1，将输出端连接晶体管38关断，从而将阱线CPWELL从源极线CELSRC断开，从CPWELL电压控制电路37对阱线CPWELL施加接地电压Vss(例如0V)。在时刻t1，阱线CPWELL的电位从2V向接地电位Vss下降，从而阱线CPWELL与选择栅极线SGS之间的电容耦合带来的辅助效果发挥作用，加速了选择栅极线SGS的放电(电位降低)。
即，根据本实施方式，除了通过阱线CPWELL的升压带来的辅助效果之外，还通过源极线CELSRC的升压带来的辅助效果，能够进一步加快选择栅极线SGS的电位的上升，因此能够使选择栅极线SGS的电位的下降开始时刻(时刻t03)提前。由此，至编程开始时刻(时刻t2)为止的时间段变长，因此在时刻t2的编程时间段开始时，能够使选择栅极线SGS的电位充分地下降。因此，在时刻t2，能够使选择栅极晶体管ST2确实变为关断状态，能够在保持通过沟道预充电而已充电的沟道的初始电位的同时进行写入，因此能够抑制在并非写入对象的存储单元晶体管MT中的误写入。由此，能够提高存储单元的可靠性。另外，根据本实施方式，由于能够使选择栅极晶体管ST2更快地变为关断状态，因此具有将沟道预充电时间段控制得更短，使编程开始时刻(t2)进一步提前的可能性。即，通过进一步缩短编程动作的时间段，能够进一步提高动作的性能。
(第四实施方式)
接下来，对本发明的第四实施方式所涉及的半导体存储装置进行说明。本实施方式的半导体存储装置在沟道预充电时间段中对源极线CELSRC和阱线CPWELL施加的电压与上述第三实施方式不同。图10是示出第四实施方式中的沟道预充电及编程动作时的各配线的电位变化的图。如图10所示，在时刻t01，CELSRC电压控制电路36对源极线CELSRC施加电压Va(Va>2V)来作为预充电电压。此外，在时刻t01，通过将输出端连接晶体管38切换为导通，来使阱线CPWELL处于与源极线CELSRC相同的电位。即，对阱线CPWELL施加与预充电电压相同的电压Va。
通过使比对选择栅极线SGS施加电压的定时晚规定时间而对源极线CELSRC施加的预充电电压更高，从而电容耦合带来的辅助效果更加显著，进一步加速了选择栅极线SGS的充电(电位上升)。由此，与第三实施方式相比，能够使选择栅极晶体管ST2更快地变为导通状态。
接下来，为了使选择栅极晶体管ST2变为关断状态，在时刻t04，对选择栅极线SGS施加接地电压Vss(例如0V)。与第三实施方式相比，由于选择栅极晶体管ST2更快地切换为导通状态，因此能够将时刻t04设定为比时刻t1早规定时间Δta4(Δta4>Δta3)。最后，在时刻t1，CELSRC电压控制电路36将对源极线CELSRC施加的电压切换为2V。此外，将输出端连接晶体管38关断，从而将阱线CPWELL从源极线CELSRC断开，从CPWELL电压控制电路37对阱线CPWELL施加接地电压Vss(例如0V)。
在时刻t1，阱线CPWELL的电位从Va向接地电压Vss下降，从而阱线CPWELL与选择栅极线SGS之间的电容耦合带来的辅助效果更加显著，加速了选择栅极线SGS的放电(电位降低)。
即，根据本实施方式，在时刻t2，能够使选择栅极晶体管ST2确实变为关断状态，能够在保持通过沟道预充电而已充电的沟道的初始电位的同时进行写入，因此能够抑制在并非写入对象的存储单元晶体管MT中的误写入。由此，能够提高存储单元的可靠性。此外，由于能够使选择栅极晶体管ST2更快地变为关断状态，因此具有将沟道预充电时间段控制得更短，使编程开始时刻(t2)进一步提前的可能性。即，通过进一步缩短编程动作的时间段，能够进一步提高动作的性能。
(第五实施方式)
接下来，对本发明的第五实施方式所涉及的半导体存储装置进行说明。本实施方式的半导体存储装置在沟道预充电时间段中切换(降低)源极线CELSRC的电压的定时与上述第四实施方式不同。图11是示出第五实施方式中的沟道预充电及编程动作时的各配线的电位变化的图。如图11所示，在比时刻t1晚规定时间Δtc的时刻t12，CELSRC电压控制电路36将对源极线CELSRC施加的电压切换为2V。像这样，通过使降低源极线CELSRC的电压的定时比降低阱线CPWELL的电压的定时晚，除了阱线CPWELL与选择栅极线SGS之间的电容耦合带来的辅助效果之外，还有源极线CELSRC与选择栅极线SGS之间的电容耦合带来的辅助效果，因此能够进一步加速选择栅极线SGS的放电(电位降低)。
即，根据本实施方式，在时刻t2，能够使选择栅极晶体管ST2确实变为关断状态，能够在保持通过沟道预充电而已充电的沟道的初始电位的同时进行写入，因此能够抑制在并非写入对象的存储单元晶体管MT中的误写入。由此，能够提高存储单元的可靠性。此外，由于能够使选择栅极晶体管ST2更加迅速地变为关断状态，因此具有将沟道预充电时间段控制得更短，使编程开始时刻(t2)进一步提前的可能性。即，通过进一步缩短编程动作的时间段，能够进一步提高动作的性能。
对本发明的几个实施方式进行了说明，但这些实施方式是作为一个例子而示出的，并非意图限定发明的范围。这些新的实施方式也可以以其他的各种方式来实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式、其变形包括在发明的范围、主旨中，同样也包括在权利要求书所记载的发明及其等同的范围中。

Claims (8)

1.一种半导体存储装置，具有：
半导体基板，具有在第一方向上以及与所述第一方向相交的第二方向上延伸的基板面；
阱区，形成于所述半导体基板的表面层；
源极线，形成在所述半导体基板表面的所述阱区上；
第一选择栅极线，配置在所述阱区之上，在与所述第一方向和所述第二方向正交的第三方向上层叠；
多个字线，配置在所述第一选择栅极线之上，在所述第三方向上层叠；
第二选择栅极线，配置在所述多个字线之上，在所述第三方向上层叠；
多个位线，配置在所述第二选择栅极线之上，在所述第一方向上延伸；
存储单元阵列，具有在所述第三方向上延伸并分别连接在对应的所述位线与所述源极线之间的多个存储串；
阱电压控制部，控制对所述阱区施加的电压；
源极电压控制部，控制对所述源极线施加的电压；以及
行电压控制部，分别针对所述第一选择栅极线、所述多个字线、所述第二选择栅极线切换电压的施加，
在向所述存储单元阵列所包括的1 个存储单元写入数据之前，所述行电压控制部在第一定时对所述第一选择栅极线、所述多个字线之中的至少与所述1 个存储单元连接的所述字线即选择字线、配置在比所述选择字线更下层的所述字线施加电压，使各自连接的晶体管变为导通状态，在比所述第一定时晚的第二定时，切换对所述第一选择栅极线施加的电压而使所述第一选择栅极线连接的所述晶体管变为关断状态，在所述第一定时以后的第三定时，切换对所述选择字线和配置在比所述选择字线更下层的所述字线施加的电压来使它们连接的所述晶体管变为关断状态，
所述源极电压控制部在从所述第一定时到所述第三定时之间的第四定时对所述源极线施加第一电压，
所述阱电压控制部在从所述第一定时到所述第二定时之间的第五定时对所述阱区施加所述第一电压，在从所述第五定时到所述第二定时之间的第六定时对所述阱区施加接地电压。
2. 根据权利要求 1 所述的半导体存储装置，其中，
通过从所述源极线施加的所述第一电压，所述存储串的沟道升压到预定的电压。
3. 根据权利要求2 所述的半导体存储装置，其中，
所述第一定时、所述第四定时和所述第五定时为同时。
4. 根据权利要求2 所述的半导体存储装置，其中，
所述第一定时和所述第四定时为同时，所述第五定时比所述第四定时晚。
5. 根据权利要求2 所述的半导体存储装置，其中，
所述第四定时和所述第五定时为同时，所述第四定时比所述第一定时晚。
6. 根据权利要求2 所述的半导体存储装置，其中，
所述第一电压比下述第二电压高，
该第二电压为，在向选择存储单元写入数据时由所述源极电压控制部对所述源极线施加的电压。
7. 根据权利要求6 所述的半导体存储装置，其中，
所述源极电压控制部在所述第六定时将对所述源极线施加的电压切换为所述第二电压。
8. 根据权利要求6 所述的半导体存储装置，其中，
所述源极电压控制部在从所述第六定时到所述第二定时之间的第七定时，将对所 述源极线施加的电压切换为所述第二电压。
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