CN114203241A - 半导体存储装置 - Google Patents

Abstract

本发明的一实施方式提供一种缩短通电读出处理所用时间的半导体存储装置。一实施方式的半导体存储装置具有：存储器面(P0)，能存储用户数据及系统信息；存储器面(P1)，能存储用户数据及系统信息；存储器面(P0)的锁存电路(ADL)，能存储从存储器面(P0)读出的系统信息的偶数比特数据或奇数比特数据中的一个；存储器面(P1)的锁存电路(ADL)，能存储从存储器面(P1)读出的系统信息的偶数比特数据或奇数比特数据中的另一个；以及定序器(27)。定序器(27)并行地执行读出偶数比特数据并存储到存储器面(P0)的锁存电路(ADL)中的第1处理、与读出奇数比特数据并存储到存储器面(P1)的锁存电路(ADL)中的第2处理。

Description

半导体存储装置

相关申请

本申请享有以日本专利申请2020-157807号(申请日：2020年9月18日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

NAND(Not-And，与非)型闪速存储器之类的非易失性存储器例如在存储器系统启动时，执行从指定的存储区域读出设定参数等系统信息的通电读出处理。如果系统信息的数据量增加，则读出系统信息的时间变长，通电读出处理所用时间变长。

发明内容

本发明的一实施方式的目的在于提供一种缩短通电读出处理所用时间的半导体存储装置。

一实施方式的半导体存储装置具有：第1存储单元阵列，能存储用户数据及系统信息，所述系统信息是所述用户数据的写入动作及读出动作所使用的信息；第2存储单元阵列，能存储所述用户数据及所述系统信息；第1锁存电路，能存储从所述第1存储单元阵列读出的所述系统信息的偶数比特数据或奇数比特数据中的一个即第1比特数据；第2锁存电路，能存储从所述第2存储单元阵列读出的所述系统信息的所述偶数比特数据或所述奇数比特数据中的另一个即第2比特数据；以及控制电路，并行地执行读出所述第1比特数据并存储到所述第1锁存电路的第1处理、与读出所述第2比特数据并存储到所述第2锁存电路的第2处理。

附图说明

图1是表示第1实施方式的存储器系统的构成例的框图。

图2是表示第1实施方式的非易失性存储器的构成例的框图。

图3是表示第1实施方式的三维结构NAND存储器的块的电路构成例的图。

图4是第1实施方式的三维结构NAND存储器的块的剖视图。

图5是表示第1实施方式的，从多个位线侧俯视时的存储单元阵列中的块的配置的图。

图6是表示第1实施方式的阈值区域的一例的图。

图7是表示第1实施方式的感测放大器的具体构成的一例的电路图。

图8A是表示第1实施方式的感测放大器的动作波形的图。

图8B是表示第1实施方式的电压感测方式中的感测放大器的动作波形的一例的图。

图9是表示第1实施方式的电流感测方式的读出时的电压的变化的波形图。

图10是表示第1实施方式的电压感测方式的读出时的电压的变化的波形图。

图11是示意性地表示第1实施方式的多个位线中的第偶数个位线与第奇数个位线的配置的图。

图12是用于说明针对第1实施方式的第偶数个位线与第奇数个位线，分别读出数据的情况的图。

图13是表示第1实施方式的，从2个存储器面读出系统信息的处理流程的图。

图14是表示第1实施方式中的系统信息的读出时间的比较的图。

图15是表示第1实施方式的变化例中的峰值电流的产生时点的图。

图16是表示第2实施方式的，从2个存储器面读出系统信息的处理流程的图。

图17是表示第2实施方式中的系统信息的读出时间的图。

图18是表示第3实施方式的，从2个存储器面读出系统信息的处理流程的图。

图19是表示第3实施方式中的系统信息的读出时间的图。

具体实施方式

以下，参照附图来说明实施方式。

(第1实施方式)

(存储器系统的构成)

图1是表示第1实施方式的存储器系统的构成例的框图。本实施方式的存储器系统具备存储器控制器1与非易失性存储器2。存储器系统能与主机连接。主机例如为个人计算机、便携式终端等电子机器。

非易失性存储器2是非易失地存储数据的半导体存储装置，例如具备NAND闪速存储器。本实施方式中，非易失性存储器2为具有每个存储单元晶体管能存储3bit的存储单元晶体管的NAND存储器，即3bit/Cell(TLC：Triple Level Cell，三层单元)的NAND存储器。非易失性存储器2被三维化。

此外，非易失性存储器2也可为具有每个存储单元晶体管能存储2bit的存储单元晶体管的NAND存储器，即2bit/Cell(MLC：Multi Level Cell，多层单元)的NAND存储器，或者具有每个存储单元晶体管能存储4bit的存储单元晶体管的NAND存储器，即4bit/Cell(QLC：Quad Level Cell，四层单元)的NAND存储器。

再此外，非易失性存储器2也可为具有每个存储单元晶体管能存储1bit的存储单元晶体管的NAND存储器，即1bit/Cell(SLC：Single Level Cell，单层单元)的NAND存储器。

存储器控制器1根据来自主机的写入请求，控制向非易失性存储器2的数据写入。另外，存储器控制器1根据来自主机的读出请求，控制从非易失性存储器2的数据读出。存储器控制器1具备RAM(Random Access Memory，随机存取存储器)11、处理器12、主机接口13、ECC(Error Checking and Correction，错误检测与校正)电路14及存储器接口15。RAM11、处理器12、主机接口13、ECC电路14及存储器接口15相互通过内部总线16连接。

主机接口13将从主机接收到的请求、用户数据(写入数据)等输出到内部总线16。另外，主机接口13将从非易失性存储器2读出的用户数据、来自处理器12的应答等发送到主机。

存储器接口15基于处理器12的指示，控制将用户数据等写入非易失性存储器2的处理、及从非易失性存储器2读出用户数据等的处理。

处理器12总括地控制存储器控制器1。处理器12例如为CPU(Central ProcessingUnit，中央处理器)、MPU(Micro Processing Unit，微处理单元)等。处理器12在从主机经由主机接口13接收到请求的情况下，进行按照该请求的控制。例如，处理器12根据来自主机的请求，对存储器接口15指示向非易失性存储器2写入用户数据及奇偶校验。另外，处理器12根据来自主机的请求，对存储器接口15指示从非易失性存储器2读出用户数据及奇偶校验。

处理器12针对存储在RAM11中的用户数据，决定非易失性存储器2上的存储区域(以下，称为存储器区域)。用户数据经由内部总线16存储到RAM11中。处理器12对作为写入单位的页单位的数据，即页数据实施存储器区域的决定。在本说明书中，将存储在非易失性存储器2的1页中的用户数据定义为单元数据。单元数据例如以编码所得的码字的形式存储到非易失性存储器2中。

此外，并非必须进行编码。存储器控制器1也可将单元数据在不进行编码的情况下存储到非易失性存储器2中，但图1中示出进行编码的构成作为一构成例。在存储器控制器1不进行编码的情况下，页数据与单元数据一致。另外，可基于1个单元数据产生1个码字，也可基于由单元数据分割成的分割数据产生1个码字。另外，还可使用多个单元数据产生1个码字。

处理器12针对每个单元数据决定写入目的地的非易失性存储器2的存储器区域。非易失性存储器2的存储器区域被分配了物理地址。处理器12使用物理地址管理单元数据的写入目的地的存储器区域。处理器12指定经决定的存储器区域的物理地址，对存储器接口15指示将用户数据写入到非易失性存储器2中。处理器12管理用户数据的逻辑地址(主机所管理的逻辑地址)与物理地址的对应关系。处理器12在接收到包含来自主机的逻辑地址的读出请求的情况下，特定出与逻辑地址对应的物理地址，指定物理地址，对存储器接口15指示读出用户数据。

ECC电路14将存储在RAM11中的用户数据编码而产生码字。另外，ECC电路14将从非易失性存储器2读出的码字解码。

RAM11在将从主机接收的用户数据存储到非易失性存储器2之前暂时存储该用户数据，或者在将从非易失性存储器2读出的数据发送到主机之前暂时存储该数据。RAM11例如为SRAM(Static Random Access Memory，静态随机存取存储器)或DRAM(Dynamic RandomAccess Memory，动态随机存取存储器)等通用存储器。

图1中，示出了存储器控制器1分别具备ECC电路14与存储器接口15的构成例。然而，ECC电路14也可内置在存储器接口15中。另外，ECC电路14也可内置在非易失性存储器2中。

在从主机接收到写入请求的情况下，存储器控制器1以如下方式动作。处理器12将写入数据暂时存储到RAM11中。处理器12读出存储在RAM11中的数据，并输入到ECC电路14。ECC电路14将输入的数据编码，并将码字提供给存储器接口15。存储器接口15将输入的码字写入到非易失性存储器2。

在从主机接收到读出请求的情况下，存储器控制器1以如下方式动作。存储器接口15将从非易失性存储器2读出的码字提供给ECC电路14。ECC电路14将输入的码字解码，并将解码后的数据存储到RAM11中。处理器12将存储在RAM11中的数据经由主机接口13发送到主机。

(非易失性存储器的构成)

图2是表示本实施方式的非易失性存储器的构成例的框图。非易失性存储器2具备逻辑控制电路21、输入输出电路22、2个存储单元阵列23、2个感测放大器24、2个行解码器25、寄存器电路26、定序器27、电压产生电路28、输入输出用焊垫群32、逻辑控制用焊垫群34及电源输入用端子群35。

非易失性存储器2是具有2个存储器面P0、P1的NAND存储器。各存储器面P0、P1包含存储单元阵列23、感测放大器24及行解码器25。各存储器面P0、P1是能独立地执行读出动作、写入动作及抹除动作的单位。

存储单元阵列23具备多个块。存储单元阵列23能存储用户数据及系统信息(SI)。多个块BLK各自具备多个存储单元晶体管(存储单元)。存储单元阵列23中，为了控制对存储单元晶体管施加的电压，配设有多个位线、多个字线及源极线等。块BLK的具体构成将在下文中叙述。

输入输出用焊垫群32为了与存储器控制器1之间进行包含数据的各信号的收发，而具备与信号DQ＜7：0＞及数据选通信号DQS、/DQS对应的多个端子(焊垫)。

逻辑控制用焊垫群34为了与存储器控制器1之间进行各信号的收发，而具备与芯片使能信号/CE、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、读出使能信号RE、/RE、及写保护信号/WP对应的多个端子(焊垫)。

信号/CE能实现非易失性存储器2的选择。信号CLE能将作为信号DQ发送的指令锁存到指令寄存器中。信号ALE能将作为信号DQ发送的地址锁存到地址寄存器中。信号WE使写入得以进行。信号RE使读出得以进行。信号WP禁止写入及抹除。信号R/B表示非易失性存储器2是就绪状态(能接收来自外部的命令的状态)，还是忙碌状态(无法接收来自外部的命令的状态)。存储器控制器1可通过接收信号R/B，而知晓非易失性存储器2的状态。

电源输入用端子群35为了从外部将各种动作电源提供给非易失性存储器2，而具备输入电源电压Vcc、VccQ、Vpp、及接地电压Vss的多个端子。电源电压Vcc是通常从外部赋予而作为动作电源的电路电源电压，例如被输入3.3V左右的电压。电源电压VccQ例如被输入1.2V的电压。电源电压VccQ用于在存储器控制器1与非易失性存储器2之间收发信号。电源电压Vpp是高于电源电压Vcc的电源电压，例如被输入12V的电压。

逻辑控制电路21及输入输出电路22经由NAND总线连接于存储器控制器1。输入输出电路22与存储器控制器1之间经由NAND总线，收发信号DQ(例如DQ0～DQ7)。

逻辑控制电路21从存储器控制器1经由NAND总线，接收外部控制信号(例如，芯片使能信号/CE、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、读出使能信号RE、/RE、及写保护信号/WP)。信号名中附记的“/”表示低电平有效(active low)。另外，逻辑控制电路21经由NAND总线，将就绪/忙碌信号/RB发送到存储器控制器1。

寄存器电路26具备指令寄存器、地址寄存器及状态寄存器等。指令寄存器暂时保存指令。地址寄存器暂时保存地址。状态寄存器暂时保存非易失性存储器2的动作所需的数据。寄存器电路26例如包含SRAM。

定序器27是从寄存器电路26接收指令，按照基于该指令的序列控制非易失性存储器2的控制电路。定序器27包含寄存器R。

电压产生电路28从非易失性存储器2的外部接收电源电压，使用该电源电压，产生写入动作、读出动作及抹除动作所需的多个电压。电压产生电路28将产生的电压提供给2个存储单元阵列23、2个感测放大器24及2个行解码器25等。

各存储器面P0、P1的行解码器25从寄存器电路26接收行地址，将该行地址解码。行解码器25基于解码后的行地址，进行字线的选择动作。然后，行解码器25将写入动作、读出动作及抹除动作所需的多个电压传输到所选择的块中。

各存储器面P0、P1的感测放大器24从寄存器电路26接收列地址，将该列地址解码。感测放大器24基于解码后的列地址，选择任一个位线。另外，感测放大器24在读出数据时，检测并放大从存储单元晶体管读出到位线的数据。另外，感测放大器24在写入数据时，将写入数据传输到位线。

感测放大器24具有感测放大器单元群24A与数据寄存器24B。数据寄存器24B是在读出数据时，暂时保存由感测放大器24检测后的数据，并将其串行地传输到输入输出电路22的感测放大器单元群24A中的锁存电路XDL。另外，数据寄存器24B在写入数据时，暂时保存从输入输出电路22串行地传输的数据，并将其传输到感测放大器24。数据寄存器24B由SRAM等构成。

(存储单元阵列的构成)

三维结构NAND存储器的存储单元阵列23包含多个块。图3是表示三维结构NAND存储器的块的电路构成例的图。图4是三维结构NAND存储器的块的剖视图。存储单元阵列23的其它块也具有与图3相同的电路构成、及与图4相同的剖面结构。

如图3所示，块BLK例如包含4个串单元SU(SU0～SU3)。另外，各串单元SU包含多个NAND串NS。NAND串NS各自例如包含8个存储单元晶体管MT(MT0～MT7)与选择栅极晶体管ST1、ST2。存储单元晶体管MT具备栅极与电荷蓄积层，非易失地保存数据。

此外，存储单元晶体管MT的个数并不限于8个，例如也可为32个、48个、64个、96个。选择栅极晶体管ST1、ST2在电路上作为1个晶体管示出，但也可在结构上与存储单元晶体管相同。另外，例如，为了提高临界特性，也可分别使用多个选择栅极晶体管作为选择栅极晶体管ST1、ST2。进而，在存储单元晶体管MT与选择栅极晶体管ST1、ST2之间等，存储单元晶体管MT的周期性混乱的部位，也可设置虚设单元晶体管。

存储单元晶体管MT以串联连接在选择栅极晶体管ST1、ST2之间的方式配置。一端侧的存储单元晶体管MT7连接于选择栅极晶体管ST1的一端，另一端侧的存储单元晶体管MT0连接于选择栅极晶体管ST2的一端。

串单元SU0～SU3各自的选择栅极晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。另一方面，选择栅极晶体管ST2的栅极在处于同一块BLK内的多个串单元SU间共通连接于同一选择栅极线SGS。另外，处于同一块BLK内的存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。即，字线WL0～WL7及选择栅极线SGS在同一块BLK内的多个串单元SU0～SU3间共通连接，与此相对，选择栅极线SGD即使在同一块BLK内，针对串单元SU0～SU3的每一个也是独立的。

在构成NAND串NS的存储单元晶体管MT0～MT7的控制栅极电极，分别连接有字线WL0～WL7，另外各NAND串NS中的存储单元晶体管MTi(i＝0～n)间通过同一字线WLi(i＝0～n)共通连接。即，块BLK内的各NAND串NS中对应的(图4中，D3方向的高度相同的)存储单元晶体管MTi的控制栅极电极连接于同一字线WLi。此外，以下的说明中，有时将NAND串NS简称为“串”。

NAND串NS的选择栅极晶体管ST1的另一端(不与存储单元晶体管MT7连接一侧的端部)连接于m个位线中的任一个。位线BL在同一块BLK内在各串单元SU0～SU3中的任一位置共通连接于NAND串NS。另外，位线BL跨及多个块BLK地共通连接于对应的NAND串NS。另外，选择栅极晶体管ST2的另一端(不与存储单元晶体管MT0连接一侧的端部)连接于源极线CELSRC。源极线CELSRC跨及多个块BLK地共通连接于多个NAND串NS。

如上所述，处于同一块BLK内的存储单元(存储单元晶体管MT)的数据总括地被抹除。另一方面，数据的读出及写入是以存储单元组MG单位(或页单位)进行。本说明书中，将连接于1个字线WLi且属于1个串单元SU的多个存储单元定义为存储单元组MG。在读出动作及写入动作时，根据物理地址，选择1个字线WLi及1个选择栅极线SGD，而选择存储单元组MG。

各存储器面P0、P1包含用户数据区域与ROM(Read Only Memory，只读存储器)区域。用户数据区域能存储用户数据，存储器系统的用户能够访问。ROM区域能存储系统信息(SI)，通常存储器系统的用户无法访问。

如图2所示，各存储器面P0、P1的存储单元阵列23的一部分被用作ROM区域。此处，ROM区域是存储单元阵列23所包含的多个块BLK中1个块BLK的至少一部分的存储区域。以下，将具有ROM区域的块BLK称为ROM块ROMBLK。各存储器面P0、P1中，可将2个以上的块BLK用作ROM区域。即，各存储器面P0、P1可包含2个以上的ROM块ROMBLK。

ROM区域例如存储非易失性存储器2动作所需的系统信息。系统信息例如为用于控制用户数据的写入动作及读出动作的信息。非易失性存储器2动作所需的系统信息为各种设定参数，例如为不良块(无法使用的块)信息、时点信息、列冗余信息、修整信息。修整信息例如为用于产生指定电压的参数。

非易失性存储器2在制造后会被评价，不良块(无法使用的块)信息、列冗余信息及修整信息等作为系统信息被存储到ROM区域中。系统信息SI从非易失性存储器2发送到存储器控制器1，且存储在RAM11中。

通电读出是在存储器系统或非易失性存储器2启动后执行，用于从ROM区域读出系统信息(SI)的读出处理。通电读出例如为在存储器系统启动后最初执行的数据的读出处理。非易失性存储器2使用通过通电读出而从ROM区域读出的系统信息，控制用户数据的写入动作及读出动作。

即，非易失性存储器2动作所需的系统信息被预先写入到ROM块ROMBLK中。通过通电读出，系统信息从ROM块ROMBLK被读出。

图4中，D1方向对应于位线BL延伸的方向，D2方向对应于字线WL及选择栅极线SGD、SGS延伸的方向，D3方向对应于字线WL与选择栅极线SGD、SGS的积层方向。另外，D1方向与半导体衬底100的表面平行，D2方向与半导体衬底100的表面且与D1方向正交，D3方向与半导体衬底100的表面垂直且与D1方向及D2方向正交。

如图4所示，p型阱区域(P阱)上形成有多个NAND串NS。即，在p型阱区域上，积层有作为选择栅极线SGS发挥功能的多个配线层333、作为字线WLi发挥功能的多个配线层332、及作为选择栅极线SGD发挥功能的多个配线层331。

而且，形成有贯通这些配线层333、332、331到达p型阱区域的存储器孔334。在存储器孔334的侧面，依次形成阻挡绝缘膜335、电荷蓄积层336及栅极绝缘膜337，进而在存储器孔334内嵌埋导电体柱338。导电体柱338例如包含多晶硅，作为在NAND串NS所包含的存储单元晶体管MT以及选择栅极晶体管ST1及ST2动作时形成通道的区域发挥功能。

各NAND串NS中，p型阱区域上形成有选择栅极晶体管ST2、多个存储单元晶体管MT及选择栅极晶体管ST1。在比导电体柱338更靠上侧，形成有作为位线BL发挥功能的配线层。在导电体柱338的上侧，形成有将导电体柱338与位线BL连接的接触插塞339。

进而，在p型阱区域的表面内，形成有n+型杂质扩散层及p+型杂质扩散层。在n+型杂质扩散层上形成接触插塞340，在接触插塞340上形成作为源极线CELSRC发挥功能的配线层。另外，在p+型杂质扩散层上，形成接触插塞341，在接触插塞341上，形成作为阱线CPWELL发挥功能的配线层。

以上的图4所示的构成在图4的纸面的深度方向(D2方向)上排列有多个，通过沿深度方向排列成一排的多个NAND串的集合，形成1个串单元SU。

图5是表示从多个位线BL侧俯视时的存储单元阵列23中的块的配置的图。

从D3方向观察存储单元阵列23时，多个位线BL相互平行地配置。多个块BLK在位线BL延伸的方向上连续设置。各块BLK以在与位线BL正交的方向上延伸的方式形成。

此处，各存储器面P0、P1的存储单元阵列23具有n个块BLK。

ROM块ROMBLK是D1方向上排列的多个块BLK的大致正中央的块。图5中D1方向上排列的块BLK0至块BLK(n－1)中的大致正中央的块BLK(n/2)为具有ROM区域的ROM块ROMBLK。

如果n例如为2000，则为块BLK0～块BLK1999，ROM块ROMBLK为第1000个块BLK1000。

(存储单元晶体管的阈值分布)

向存储单元晶体管MT的数据的写入动作大体上包含编程动作与验证动作。编程动作是通过将电子注入到电荷蓄积层336中而使存储单元晶体管MT的阈值电压Vth上升(或通过禁止注入而维持阈值电压Vth)的动作。在编程动作时，定序器27控制行解码器25，对与目标存储单元晶体管MT连接的字线WL施加编程电压Vpgm，控制感测放大器24对与目标存储单元晶体管MT连接的位线BL施加与要写入的数据对应的位线电压。

图6是表示本实施方式的阈值区域的一例的图。图6的上图中，示出了3bit/Cell的存储单元晶体管MT的阈值分布例。非易失性存储器2中，通过蓄积在存储单元的电荷蓄积膜中的电荷量存储信息。各存储单元具有与电荷量对应的阈值电压Vth。而且，使存储单元中存储的多个数据值分别与阈值电压Vth的多个区域(阈值区域)对应。

图6的上图中记载为Er、A、B、C、D、E、F、G的8个分布(山型)表示8个阈值区域内各自的阈值分布。像这样，3bit/Cell的存储单元晶体管MT具有由7个交界区隔的阈值分布。图12的横轴表示阈值电压Vth，纵轴表示存储单元数(单元数)的分布。

本实施方式中，将阈值电压Vth变为Vr1以下的区域称为区域Er，将阈值电压Vth大于Vr1且变为Vr2以下的区域称为区域A，将阈值电压Vth大于Vr2且变为Vr3以下的区域称为区域B，将阈值电压Vth大于Vr3且变为Vr4以下的区域称为区域C。另外，本实施方式中，将阈值电压Vth大于Vr4且变为Vr5以下的区域称为区域D，将阈值电压Vth大于Vr5且变为Vr6以下的区域称为区域E，将阈值电压Vth大于Vr6且变为Vr7以下的区域称为区域F，将阈值电压Vth大于Vr7的区域称为区域G。

另外，将与区域Er、A、B、C、D、E、F、G对应的阈值分布分别称为分布Er、A、B、C、D、E、F、G(第1～第8分布)。Vr1～Vr7是成为各区域的交界的阈值电压Vth。

图6的下图中，示出了1bit/Cell的存储单元晶体管MT的阈值分布例。图6的下图中记载为Er、A的2个分布(山型)表示2个阈值区域内各自的阈值分布。像这样，1bit/Cell存储单元晶体管MT具有由1个交界区隔的阈值分布。

非易失性存储器2中，使多个数据值分别对应于存储单元的多个阈值区域(即阈值分布)。将该对应称为数据编码。预先确定该数据编码，在写入数据(编程)时，以成为与按照数据编码存储的数据值对应的阈值区域内的方式，对存储单元注入电荷。而且，在读出时，对存储单元施加读出电压，根据存储单元的阈值高于读出电压还是低于读出电压，来决定数据。

非易失性存储器2例如具有第1模式与第2模式这2个动作模式。第1模式例如为在存储单元晶体管MT存储3bit数据的情况下应用的TLC模式，第2模式是在存储单元晶体管MT存储1bit数据的情况下应用的SLC模式。

例如，在各存储器面P0、P1的用户数据区域中，存储单元晶体管MT具有3bit/Cell的阈值分布。向各存储器面P0、P1的用户数据区域写入数据的动作及从用户数据区域读出数据的动作是在第1模式下执行。此外，在各存储器面P0、P1的用户数据区域中，存储单元晶体管MT可具有4bit/Cell、3bit/Cell、2bit/Cell或1bit/Cell中的任一种阈值分布，也可将这几种阈值分布组合。

例如，在各存储器面P0、P1的ROM区域中，存储单元晶体管MT具有1bit/Cell的阈值分布。向各存储器面P0、P1的ROM区域写入数据及从ROM区域读出数据是在第2模式下执行。此外，在各存储器面P0、P1的ROM区域中，存储单元晶体管MT可具有4bit/Cell、3bit/Cell、2bit/Cell或1bit/Cell中的任一种阈值分布，也可将这几种阈值分布组合。但是，ROM区域与用户数据区域相比，追求高可靠性。因此，优选使用1bit/Cell的存储单元晶体管MT或2bit/Cell的存储单元晶体管MT。

在第2模式下，如图6的下图所示，阈值电平为1个，二值数据0或1存储在各存储单元晶体管MT中。

(感测放大器)

非易失性存储器2中，向存储单元晶体管MT写入数据及从存储单元晶体管MT读出数据时，使用感测放大器24。

非易失性存储器2中，从存储单元晶体管MT读出数据是通过电流感测方式与电压感测方式中的任一种进行。电流感测方式是感测在位线BL中流动的电流的产生的方式。电压感测方式是感测位线BL的电压变动的方式。

电流感测方式例如为了高速动作，而针对选择字线WL的所有位线BL将数据读出到感测放大器24。电压感测方式例如为了确保读出精度，针对选择字线WL的所有位线BL中的第偶数个位线BLe与第奇数个位线BLo，分别将数据读出到感测放大器24。此外，在电流感测方式中，感测放大器24也可只对第偶数个位线BLe进行读出，或者只对第奇数个位线BLo进行读出。

例如，在所述第1模式下，从用户数据区域的存储单元晶体管MT的数据读出是通过电流感测方式进行。另外，例如，在所述第2模式下，从ROM区域的存储单元晶体管MT的数据读出是通过电压感测方式进行。此外，第1模式下的数据读出可通过电压感测方式进行，第2模式下的数据读出也可通过电流感测方式进行。但是，对用户数据区域进行的第1模式的读出，要求高速地进行。因此，对用户数据区域进行的第1模式的读出优选通过电流感测方式进行。另外，对ROM区域进行的第2模式的读出与对用户数据区域进行的第1模式的读出相比，要求高可靠性。因此，对ROM区域进行的第2模式的读出优选通过电压感测方式进行。

图7是表示图2中的感测放大器24的具体构成的一例的电路图。

感测放大器24包含与位线BL0～BL(m－1)分别建立对应关系的多个感测放大器单元SAU。图7表示1个感测放大器单元SAU的详细的电路构成。

如图7所示，感测放大器单元SAU包含感测放大器部SA、以及锁存电路SDL、ADL、BDL、CDL及XDL。感测放大器部SA以及锁存电路SDL、ADL、BDL、CDL及XDL以能相互接收数据的方式通过总线LBUS连接。锁存电路SDL、ADL、BDL、CDL及XDL暂时保存读出及写入数据。锁存电路XDL连接于定序器27，用于在感测放大器单元SAU与定序器27之间输入输出数据。

锁存电路SDL例如包含反相器50、51及n通道MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管52、53。反相器50的输入节点及反相器51的输出节点连接于节点LAT。反相器51的输入节点及反相器50的输出节点连接于节点INV。通过反相器50、51，保存节点INV、LAT的数据。来自定序器27的写入数据被提供给节点LAT。节点INV中所保存的数据是保存在节点LAT中的数据的反转数据。

晶体管52的漏极-源极路径的一端连接于节点INV，另一端连接于总线LBUS。另外，晶体管53的漏极-源极路径的一端连接于节点LAT，另一端连接于总线LBUS。对晶体管53的栅极，输入控制信号STL，对晶体管52的栅极，输入控制信号STI。

此外，锁存电路ADL、BDL、CDL及XDL的电路构成与锁存电路SDL相同，因此省略说明。此外，提供给感测放大器单元SAU的各种控制信号是由定序器27赋予。

感测放大器部SA例如包含p通道MOS晶体管40、n通道MOS晶体管41～48及电容器49。

感测放大器部SA在读出动作中，感测读出到对应的位线BL中的数据，判定读出的数据是“0”还是“1”。另外，感测放大器部SA在编程动作中，将对应的位线BL设定为与要写入的数据“0”、“1”相应的电压值。

感测放大器部SA中，在编程动作中，晶体管40～44相关联。在供给作为内部电源电压的电压VDD的电源线与节点COM之间，串联连接晶体管40的源极-漏极路径及晶体管41的漏极-源极路径。另外，在节点COM与供给作为接地电压的电压VSS的节点SRC之间，连接晶体管44的漏极-源极路径。另外，在节点COM与位线BL之间串联连接晶体管42的漏极-源极路径及晶体管43的漏极-源极路径。

晶体管40、44的栅极连接于节点INV。因此，在与数据“0”对应地，节点LAT为低电平(以下，称为“L”)的情况下，INV被维持在高电平(以下，称为“H”)，晶体管40断开，晶体管44导通。相反，在与数据“1”对应地，节点LAT为“H”的情况下，节点INV被维持在“L”，晶体管40导通，晶体管44断开。

在编程动作时，分别提供给晶体管45、46的栅极的控制信号HLL、XXL为“L”，晶体管45、46断开。提供给晶体管41的控制信号为“H”，晶体管41导通。另外，通常在编程动作时，通过控制信号BLC、BLS，使晶体管42、43导通。

因此，如果将数据“0”保存在节点LAT中，则晶体管40断开，晶体管44导通，而将来自节点SRC的电压VSS(例如0V)等的位线电压Vbl_L提供给位线BL。另外，如果将数据“1”保存在节点LAT，则晶体管40导通，晶体管44断开，根据对晶体管42、43赋予的控制信号BLC、BLS，例如将2.5V等的位线电压Vbl_H提供给位线BL。

对编程对象的字线WL施加编程电压Vpgm时，在写入对象存储单元晶体管MT中，根据对应的位线BL的电位，进行向电荷蓄积层336的电子蓄积。在数据“0”时，对位线BL赋予电压VSS，所以利用对选择字线WL的编程电压Vpgm，进行向写入对象存储单元晶体管的电荷蓄积层336的电子蓄积。在数据“1”时，对位线BL赋予2.5V等的位线电压Vbl_H，所以不利用对选择字线WL的编程电压Vpgm，进行向写入对象存储单元晶体管的电荷蓄积层336的电子蓄积。

通过验证动作判定各单元的阈值电压Vth是否达到目标电平。验证动作与读出动作相同。

在读出动作中，感测放大器部SA的所有晶体管40～48及电容器49存在关联。在晶体管40的漏极与节点COM之间，串联连接有晶体管45的漏极-源极路径及46的漏极-源极路径。另外，在总线LBUS与基准电位点之间，串联连接有晶体管48的漏极-源极路径及晶体管47的漏极-源极路径。晶体管45的源极与晶体管46的漏极连接于感测节点SEN，感测节点SEN连接于晶体管47的栅极。对晶体管45～48的栅极，分别施加控制信号HLL、XXL、感测节点SEN的电压或控制信号STB。感测节点SEN经由电容器49被施加时钟CLK。

数据的读出是通过如下方法进行，即利用行解码器25，对选择字线WL施加读出电压，并且利用感测放大器24，感测读出到位线BL的数据，而判定所读出的数据是“0”还是“1”。此外，为了使连接于非选择字线WL的存储单元晶体管导通，行解码器25对非选择字线WL赋予使各存储单元晶体管导通所需的足够高的电压VREAD。此外，为了使连接于邻接字线的存储单元晶体管的导通变得容易，也可对邻接字线赋予稍微高于电压VREAD的电压VREADK。

在电流感测方式的读出中，行解码器25对选择字线WL施加读出电压，对非选择字线WL施加电压VREAD或VEREDK。在读出动作时，感测放大器24将位线BL固定在固定电压(例如，0.5V)，并且将感测节点SEN充电到比位线BL的电压高的指定的预充电电压Vpre。在该状态下，定序器27将感测节点SEN连接于位线BL。这样一来，电流从感测节点SEN流向位线BL，感测节点SEN的电压逐渐下降。

感测节点SEN的电压根据与对应的位线BL连接的存储单元晶体管的阈值电压Vth的状态而变化。即，在存储单元晶体管的阈值电压Vth低于读出电压时，存储单元晶体管为导通状态，大的单元电流流向存储单元晶体管，感测节点SEN的电压下降的速度变快。另外，在存储单元晶体管的阈值电压Vth高于读出电压时，存储单元晶体管为断开状态，流向存储单元晶体管的单元电流小，或者单元电流不流向存储单元晶体管，感测节点SEN的电压下降的速度变慢。

利用这种感测节点SEN的电压下降的速度差，判定存储单元晶体管的写入状态，将结果存储到数据锁存电路中。例如，在从开始释放感测节点SEN的电荷的放电开始时(下述之t3)起经过指定的第1期间后的第1时点(下述之t4)，判定感测节点SEN的电压是低电平(以下记为“L”)，还是高电平(以下记为“H”)。例如，在存储单元晶体管的阈值电压Vth低于读出电压的情况下，存储单元晶体管为完全导通状态，大的单元电流流向存储单元晶体管。因此，感测节点SEN的电压快速下降，电压下降量相对较大，在第1时点，感测节点SEN变为“L”。

另外，在存储单元晶体管的阈值电压Vth高于读出电压的情况下，存储单元晶体管为断开状态，流向存储单元晶体管的单元电流非常小，或者单元电流不流向存储单元晶体管。因此，感测节点SEN的电压非常缓慢地下降，电压下降量相对较小，在第1时点，感测节点SEN维持“H”。

像这样，通过一边利用行解码器25对选择字线施加读出电压，一边由感测放大器单元群24A监视感测节点SEN的状态，而判定存储单元晶体管的阈值电压Vth高于读出电压，还是低于读出电压。因此，通过将各电平彼此间的电压作为读出电压施加到选择字线WL，可判定各存储单元晶体管的电平，读出分配到各电平的数据。

图8A是表示电流感测方式中的感测放大器24的动作波形的一例的图。首先，行解码器25对选择字线WL施加与目标状态对应的Vv作为读出电压，对非选择字线WL施加高于读出电压Vv的非选择读出电压Vpass(例如，5～7V)。

在读出动作时，定序器27首先将节点INV设为“L”，使晶体管40导通。另外，通过控制信号BLX使晶体管41导通，同时将控制信号BLC及控制信号BLS设定为指定的电压，由此将位线BL固定在固定电压(例如，0.5V)。另外，通过将控制信号HLL设定为指定电压，而将感测节点SEN充电到比位线BL的电压高的指定的预充电电压Vpre。在该状态下，如果将控制信号XXL设为“H”(t3)，则电流从感测节点SEN经由晶体管46、42及43流向位线BL，感测节点SEN的电压逐渐下降。

感测节点SEN的电压根据读出对象的存储单元(选择存储单元)的阈值电压Vth的状态而变化。即，在选择存储单元的阈值电压Vth低于读出电压Vv时，选择存储单元为导通状态，大的单元电流流向选择存储单元，感测节点SEN的电压下降的速度变快。另外，在选择存储单元的阈值电压Vth高于读出电压Vv时，选择存储单元为断开状态，流向选择存储单元的单元电流小，或者单元电流不流向选择存储单元，感测节点SEN的电压下降的速度变慢。

因此，如果在从开始释放感测节点SEN的电荷的放电开始时t3起经过第1期间后的第1时点t4，即从将控制信号XXL设为“H”起经过第1期间后的时点，将控制信号XXL设为“L”，并且将控制信号STB设为“H”而使晶体管48导通，则根据感测节点SEN的电压是“L”还是“H”，而晶体管47导通、断开。当将控制信号STB设为“H”而使晶体管48导通时，根据感测节点SEN的电位，晶体管47变为导通或断开，总线LBUS被更新。此外，位线BL的电压不论是连接于导通状态的存储单元晶体管，还是连接于断开状态的存储单元晶体管，均被维持在与控制信号BLC相应的固定电压(电压几乎不下降)。

通过一边使读出电压变化，一边判定各存储单元晶体管的电平，而在感测放大器24中进行数据的读出。

在电压感测方式的读出中，行解码器25也对选择字线WL施加读出电压，对非选择字线WL施加电压VREAD或VREADK。另外，行解码器25对与选择串SU对应的选择栅极线SGD施加电压VREAD，同时对与非选择串SU对应的选择栅极线SGD及选择栅极线SGS施加电压VSS。进而，感测放大器24将位线BL充电。在这些电压的施加完成之后，感测放大器24将位线BL设为浮动状态，行解码器25对选择栅极线SGS施加电压VREAD。这样一来，与导通状态的存储单元晶体管连接的位线BL被放电至电压VSS，与断开状态的存储单元晶体管连接的位线BL维持电压(不放电至VSS)。

图8B是表示电压感测方式中的感测放大器24的动作波形的一例的图。如果在位线BL被充电之后，在变成浮动状态的时点t11以后的时刻t12，对选择栅极线SGS施加电压VREAD，则与导通状态的存储单元晶体管连接的位线BL被放电至电压VSS，与断开状态的存储单元晶体管连接的位线BL维持电压(不放电至VSS)。

然后，如果在从开始释放感测节点SEN的电荷的放电开始时t13起经过第2期间后的第2时点t14，即从将控制信号XXL设为“H”起经过第2期间的时点，将控制信号XXL设为“L”，并且将控制信号STB设为“H”，而使晶体管48导通，则根据感测节点SEN的电压是“L”还是“H”，而晶体管47导通、断开。

图9是表示电流感测方式的读出时的电压的变化的波形图。横轴为时间，纵轴为电压。图9表示在读出某一页的情况下，读出对象的字线WLn的电压变化3次的情况。

在电流感测方式的读出中，在一连串的读出开始时，设置对选择栅极线SGS、SGD及所有字线WL施加例如VREAD(5V)左右的指定电压的读出尖峰期间。然后，在读出尖峰期间结束后，为了将与非选择串单元SU对应的选择栅极线SGD的电压降低到VSS左右，并且进行存储单元晶体管的数据的读出，一边对与选择串单元SU对应的选择栅极线SGD及选择栅极线SGS持续施加VREAD左右的电压，一边使读出电压VCGRV向正方向转变(transition)。

图10是表示电压感测方式的读出时的电压的变化的波形图。横轴为时间，纵轴为电压。

例如，系统信息等以1bit/Cell被写入到ROM区域中。即，系统信息等作为二值数据(即1比特数据)被写入到ROM区域中。

在电压感测方式的读出中，对选择字线WL施加读出电压VCGRV。另外，除了与选择串单元SU对应的选择栅极线SGD及选择字线WL以外，对所有字线WL施加VREAD左右的电压，并且对与非选择串单元SU对应的选择栅极线SGD及选择栅极线SGS施加VSS左右的电压。而且，在这些电压的施加完成之后，对选择栅极线SGS施加VREAD左右的电压。

关于多个位线BL，就块BLK内的位线BL而言从端部开始按顺序数，具有第偶数个位线BLe与第奇数个位线BLo。为了确保系统信息的读出精度，分别读出系统信息的偶数比特数据与奇数比特数据。

本实施方式中，以通过将如下所述的2个数据部(df1、df2)的第偶数个(第偶数个位线BLe的)数据彼此进行比较，且将第奇数个(第奇数个位线BLo的)数据彼此进行比较，能检查系统信息有无错误的方式，将系统信息存储到系统信息区域。

图11是示意性地表示多个位线BL中的第偶数个位线BLe与第奇数个位线BLo的配置的图。

图12是用来说明针对第偶数个位线BLe与第奇数个位线BLo分别读出数据的情况的图。

可如图12的上侧所示，感测放大器24最先读出第偶数个位线BLe(用斜线表示)的数据，然后，如图12的下侧所示，读出第奇数个位线BLo(用斜线表示)的数据。或者，也可最先读出第奇数个位线BLo(用斜线表示)的数据，然后，读出第偶数个位线BLe(用斜线表示)的数据。

在针对第偶数个位线BLe进行数据读出时，对第奇数个位线BLo例如施加电压VSS。这是为了将各第偶数个位线BLe利用两侧的2个第奇数个位线BLo屏蔽。

同样地，在针对第奇数个位线BLo进行数据读出时，对第偶数个位线BLe例如施加电压VSS。这是为了将各第奇数个位线BLo利用两侧的2个第偶数个位线BLe屏蔽。

由此，定序器27可通过控制感测放大器24，而独立地读出第偶数个位线BLe与第奇数个位线BLo。

(系统信息的读出)

接下来，对系统信息的读出进行说明。

如上所述，系统信息包含不良块(无法使用的块)信息、列冗余信息及修整信息等。系统信息是非易失性存储器2动作所需的信息。

由此，系统信息以能检查读出的信息有无错误的方式，在分割成2个的2个数据部中包含相同的数据。系统信息存储在1页中。此种情况下，1页中的2个数据部中存储相同的数据。通过检查2个数据是否一致，来判定系统信息有无错误。该检查将在下文中叙述。

本实施方式中，为了快速地进行系统信息的读出，在2个存储器面P0、P1的一个中，进行第偶数个位线BLe的数据的读出，在2个存储器面P0、P1的另一个中，进行第奇数个位线BLo的数据的读出。

图13是表示从2个存储器面P0、P1读出系统信息的处理流程的图。

系统信息SI包含从第偶数个位线BLe读出的偶数比特数据E、及从第奇数个位线BLo读出的奇数比特数据O。如上所述，存储在存储器面P0中的系统信息SI与存储在存储器面P1中的系统信息SI为相同的数据。系统信息SI具有2个数据部df1、df2。数据部df1的数据与数据部df2的数据相同。

偶数比特数据E是选择位线BLe并读出的数据。奇数比特数据O是选择位线BLo并读出的数据。如图13所示，偶数比特数据E存储在存储器面P0的锁存电路ADL中，奇数比特数据O存储在存储器面P1的锁存电路ADL中。即，各存储器面P0、P1的锁存电路ADL能存储从存储器面P0、P1的存储单元阵列23读出的系统信息SI的偶数比特数据E或奇数比特数据O。存储器面P0的锁存电路ADL中存储有系统信息SI的偶数比特数据E或奇数比特数据O中的一个，存储器面P1的锁存电路ADL中存储有系统信息SI的偶数比特数据E或奇数比特数据O中的另一个。

从存储器面P0的系统信息SI中读出偶数比特数据E并传输到锁存电路ADL的处理、和从存储器面P1的系统信息SI中读出奇数比特数据O并传输到锁存电路ADL的处理并行地执行。各存储器面P0、P1中的系统信息SI的读出处理是由定序器27执行。即，作为控制电路的定序器27并行地执行读出偶数比特数据E或奇数比特数据O中的一个并存储到存储器面P0的锁存电路ADL的第1处理、和读出偶数比特数据E或奇数比特数据O中的另一个并存储到存储器面P0的锁存电路ADL的第2处理。

定序器27将存储器面P0的锁存电路ADL的偶数比特数据E传输到存储器面P0的锁存电路XDL。同样地，定序器27将存储器面P1的锁存电路ADL的奇数比特数据O传输到存储器面P1的锁存电路XDL。

图2中，双点划线d0表示从存储器面P0的存储单元阵列23的ROM块ROMBLK，读出偶数比特数据E，并存储到锁存电路XDL。同样地，图2中，双点划线d1表示从存储器面P1的存储单元阵列23的ROM块ROMBLK，读出奇数比特数据O，并存储到锁存电路XDL中。

存储器面P0的锁存电路XDL的偶数比特数据E与存储器面P1的锁存电路XDL的奇数比特数据O经由寄存器电路26传输到定序器27。对偶数比特数据E与奇数比特数据O，在定序器27中进行互补检查。例如，定序器27针对接收到的偶数比特数据E执行互补检查，然后，对接收到的奇数比特数据O执行互补检查。

图2中，双点划线d01表示存储在存储器面P0的锁存电路XDL中的偶数比特数据E被传输到定序器27。同样地，图2中，双点划线d11表示存储在存储器面P1的锁存电路XDL中的奇数比特数据O被传输到定序器27。

在通过互补检查得出偶数比特数据E及奇数比特数据O无错误时，定序器27将偶数比特数据E及奇数比特数据O合成，然后将系统信息SI存储到寄存器R中。

如上所述，关于存储在ROM区域中的系统信息SI，以在存储到ROM区域时或从ROM区域读出时，能检查数据有无错误的方式，在分割成2个的2个数据部df1、df2中包含2个相同的数据。通过针对2个数据部df1、df2的2个相同的数据，将第偶数个数据彼此进行比较，并将第奇数个数据彼此比较，能互补检查传输的系统信息SI有无错误。

互补检查是通过以2字节单位，将2个数据部df1、df2的2个数据进行比较，看是否一致而进行。关于偶数比特数据E，对2个数据部df1、df2以2字节单位进行比较，而判定数据是否一致。关于奇数比特数据O，亦对2个数据部df1、df2以2字节单位进行比较，而判定数据是否一致。由此，在将系统信息SI的数据尺寸设为L字节时，仅用(L/2)字节除以2所得的次数(k)进行数据比较。

此外，这里互补检查是在定序器27中执行，但也可设置专用电路，在该专用电路中执行。即，实施方式中，偶数比特数据E与奇数比特数据O各自是否有错误的判定是由定序器27进行，但也可设为由与定序器27不同的电路进行。

例如，如图2中的虚线所示，也可设为，在各感测放大器24内设置互补检查电路24C，并行地执行偶数比特数据E的互补检查与奇数比特数据O的互补检查。即，存储器面P0的感测放大器24的互补检查电路24C作为进行偶数比特数据E是否有错误的判定的第1判定电路发挥功能，存储器面P1的感测放大器24的互补检查电路24C作为进行奇数比特数据O是否有错误的判定的第2判定电路发挥功能。在该情况下，由于并行地执行互补检查，所以通电读出处理时间更短。2个互补检查的检查结果被通知给定序器27。

根据本实施方式，由于从存储器面P0的ROM区域读出偶数比特数据E并传输到锁存电路ADL的处理、和从存储器面P1的ROM区域读出奇数比特数据O并传输到锁存电路ADL的处理并行地执行，所以能快速地读出系统信息SI。

作为比较例，有如下方法：从存储器面P0的ROM区域读出偶数比特数据E并传输到锁存电路ADL，然后从存储器面P0的ROM区域读出奇数比特数据O并传输到锁存电路BDL。在该方法的情况下，偶数比特数据E与奇数比特数据O被合成，作为系统信息传输到锁存电路XDL。检查存储在锁存电路XDL中的数据是否有错误。

但是，在该情况下，在偶数比特数据E与奇数比特数据O中的任一个有错误时，接着使用存储器面P1进行相同的动作。因此，需再次执行从存储器面P1的ROM区域读出偶数比特数据E并传输到锁存电路ADL，然后从存储器面P1的ROM区域读出奇数比特数据O并存储到锁存电路BDL中的处理，所以存在耗费时间的问题。

图14是表示所述实施方式中的系统信息SI的读出时间的比较的图。

所述实施方式(图14中用实线表示)中，偶数比特数据E的读出与奇数比特数据O的读出并行地进行。如虚线所示，在比较例的情况下，偶数比特数据E的读出与奇数比特数据O的读出顺序地进行。

由此，所述第1实施方式中，由于并行地执行读出存储器面P0的偶数比特数据E并存储到锁存电路XDL的处理、与读出存储器面P1的奇数比特数据O并存储到锁存电路XDL的处理，所以和该比较例相比，读出系统信息SI的偶数比特数据E与奇数比特数据O各自所用的时间变为一半。

如上所述，根据所述实施方式，可提供一种缩短通电读出处理所用时间的半导体存储装置。

(变化例)

所述构成中，并行地执行从存储器面P0的ROM块ROMBLK读出系统信息SI的偶数比特数据E并传输到锁存电路ADL的第1处理、和从存储器面P1的ROM块ROMBLK读出系统信息SI的奇数比特数据O并传输到锁存电路ADL的第2处理，但由于第1与第2处理同时开始，所以非易失性存储器2中的峰值电流变大。为了读出数据，进行对字线WL及位线BL的充电等设置，因此在偶数比特数据E与奇数比特数据O的读出开始时产生峰值电流。

因此，本变化例中，为了不使这种峰值电流变大，在第1处理的执行开始时刻与第2处理的执行开始时刻之间设置时间差。即，以使第1处理的执行开始时点与第2处理的执行开始时点不一致的方式，使2个时点错开。

图15是表示本变化例中的峰值电流的产生时点的图。从存储器面P0的ROM块ROMBLK读出系统信息SI的偶数比特数据E的时点te、和从存储器面P1的ROM块ROMBLK读出系统信息SI的奇数比特数据O的时点to错开时间td。

因此，基于时点te的峰值电流Ip的产生时点、与基于时点to的峰值电流Ip的产生时点不重合。图15中，以山形形状的虚线表示峰值电流Ip的产生时点。

根据本变化例，读出偶数比特数据E的第1处理中的峰值电流的时点、与读出奇数比特数据O的第2处理中的峰值电流的时点不重合。由此，能减小非易失性存储器2中的峰值电流。

(第2实施方式)

在第1实施方式中，从1个存储器面读出偶数比特数据E，从另一个存储器面读出奇数比特数据O，但在第2实施方式中，设为当从一存储器面读出的偶数比特数据E或奇数比特数据O有错误时，从另一存储器面读出该有错误的偶数比特数据E或奇数比特数据O。

由于第2实施方式的存储器系统的构成与第1实施方式的存储器系统的构成相同，所以对相同的构成要素使用相同的符号并省略说明，仅对不同的构成进行说明。

图16是表示第2实施方式的，从2个存储器面P0、P1读出系统信息的处理流程的图。图17是表示第2实施方式中的系统信息SI的读出时间的比较的图。

例如，系统信息SI的偶数比特数据E被从存储器面P0的ROM块ROMBLK读出且存储到锁存电路ADL中。系统信息SI的奇数比特数据O被从存储器面P1的ROM块ROMBLK读出且存储到锁存电路ADL中。在该情况下，当互补检查的结果为偶数比特数据E有错误时(用×记号表示)，定序器27从存储器面P1的ROM块ROMBLK读出偶数比特数据E并存储到锁存电路BDL。

然后，对从存储器面P1的ROM区域读出的偶数比特数据E进行互补检查。如果通过该互补检查发现偶数比特数据E无错误，则将从存储器面P1的ROM块ROMBLK读出的偶数比特数据E与奇数比特数据O合成，产生系统信息SI，并存储到寄存器R中。

根据本实施方式，仅将互补检查的结果为有错误的数据(偶数比特数据E或奇数比特数据O)从无错误的存储器面(所述例中为存储器面P1)读出，所以能快速地读出系统信息。

图17中的虚线表示在所述的比较例中从存储器面P0的ROM块ROMBLK读出偶数比特数据E与奇数比特数据O之后，进行互补检查。而且，如果通过该互补检查发现偶数比特数据E与奇数比特数据O中的任一个有错误，则从存储器面P1的ROM块ROMBLK读出偶数比特数据E与奇数比特数据O，进行互补检查。由此，比较例中，耗费通电读出时间。

与此相对，本实施方式中，当在2个存储器面中的一存储器面中，偶数比特数据E与奇数比特数据O中的任一个有错误时，使用另一存储器面仅读出有错误的偶数或奇数比特数据。即，定序器27基于偶数比特数据E或奇数比特数据O有无错误的判定结果，在判定为偶数比特数据E或奇数比特数据O中的一个有错误时，执行从读出有未判定有错误的偶数比特数据E或奇数比特数据O中的另一个的存储器面的存储单元阵列23，读出偶数比特数据E或奇数比特数据O中的一个的第3处理。偶数比特数据E或奇数比特数据O是否有错误的判定也可由与定序器27不同的电路进行。

由此，第2实施方式中，除了实施例1的效果以外，在读出的偶数比特数据E或奇数比特数据O有错误的情况下，也能快速地读出系统信息。

此外，在本实施方式中也能应用第1实施方式的变化例。即，也可使偶数比特数据E的读出时的峰值电流Ip的产生时点与奇数比特数据O的读出时的峰值电流Ip的产生时点不重合。

(第3实施方式)

第2实施方式中，在判定为从一存储器面读出的偶数比特数据E或奇数比特数据O有错误时，从无错误的另一存储器面读出该有错误的偶数比特数据E或奇数比特数据O，第3实施方式中，不等待从2个存储器面P0、P1读出的偶数比特数据E或奇数比特数据O是否有错误的判定，而在互补检查中，从2个存储器面P0、P1分别读出未读出的奇数比特数据O与偶数比特数据E。即，第3实施方式中，为防备从2个存储器面P0、P1读出的偶数比特数据E与奇数比特数据O中的一个有错误的情况，事先从各存储器面P0、P1读出偶数比特数据E与奇数比特数据O两者。

第3实施方式的存储器系统的构成与第1及第2实施方式的存储器系统的构成相同，所以对相同的构成要素使用相同的符号并省略说明，仅对不同的构成进行说明。

图18是表示第3实施方式的，从2个存储器面P0、P1读出系统信息的处理流程的图。图19是表示第3实施方式中的系统信息SI的读出时间的图。

如图18所示，分别从存储器面P0与P1读出偶数比特数据E与奇数比特数据O。然后，对读出的偶数比特数据E与奇数比特数据O执行互补检查。在执行该互补检查时，分别从存储器面P0与P1读出奇数比特数据O与偶数比特数据E。

假设从2个存储器面P0、P1读出的偶数比特数据E与奇数比特数据O中的一个有错误的情况下，在已明确有错误之后，定序器27可立刻使用在除数据有错误的存储器面以外的另一存储器面中读出的数据进行互补检查。

图18中，从存储器面P0读出偶数比特数据E并存储到锁存电路ADL，从存储器面P1读出奇数比特数据ODD并存储到锁存电路ADL之后，对偶数比特数据E与奇数比特数据O两者执行互补检查。

在执行该互补检查的期间内，开始从存储器面P0读出奇数比特数据O，将奇数比特数据O存储到锁存电路BDL中。同样地，在执行互补检查的期间内，开始从存储器面P1读出偶数比特数据E，将偶数比特数据E存储到锁存电路BDL中。即，不等待互补检查的结果明确，定序器27就开始从存储器面P0、P1读出与已读出的偶数比特数据E及奇数比特数据O相反的奇数比特数据及偶数比特数据。

图19中，示出了在判定为从存储器面P0读出的偶数比特数据E有错误时，针对存储器面P1中已读出的偶数比特数据E执行互补检查的情况。

如上所述，定序器27在进行偶数比特数据E或奇数比特数据O是否有错误的判定时，执行从存储器面P0的存储单元阵列23读出奇数比特数据O，且从存储器面P1的存储单元阵列23读出偶数比特数据E的第3处理。偶数比特数据E或奇数比特数据O是否有错误的判定也可由与定序器27不同的电路进行。

根据本实施方式，为防备在互补检查的结果中检测出错误的情况，在各存储器面中事先读出了偶数比特数据E或奇数比特数据O两者，所以能快速地读出系统信息SI。

由此，第3实施方式中，除了第1实施方式的效果以外，在读出的偶数比特数据E或奇数比特数据O有错误的情况下，也能快速地读出系统信息。

此外，本实施方式中也能应用第1实施方式的变化例。即，也可使读出偶数比特数据E时的峰值电流Ip的产生时点与读出奇数比特数据O时的峰值电流Ip的产生时点不重合。

如上所述，根据所述各实施方式，可提供一种缩短通电读出处理所用时间的半导体存储装置。

对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而例示，并不意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，可在不脱离发明主旨的范围内，进行各种省略、替换及变更。这些实施方式或其变化包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其均等的范围内。

[符号的说明]

1 存储器控制器

2 非易失性存储器

11 RAM

12 处理器

13 主机接口

14 ECC电路

15 存储器接口

16 内部总线

21 逻辑控制电路

22 输入输出电路

23 存储单元阵列

24 感测放大器

24A 感测放大器单元群

24B 数据寄存器

24C 互补检查电路

25 行解码器

26 寄存器电路

27 定序器

28 电压产生电路

32 输入输出用焊垫群

34 逻辑控制用焊垫群

35 电源输入用端子群

40、41、42、43、44、45、46、47、48 晶体管

49 电容器

50、51 反相器

52、53 晶体管

100 半导体衬底

331、332、333 配线层

334 存储器孔

335 阻挡绝缘膜

336 电荷蓄积层

337 栅极绝缘膜

338 导电体柱

339 接触插塞

340 接触插塞

341 接触插塞。

Claims (9)

1.一种半导体存储装置，具有

第1存储单元阵列，能存储用户数据及系统信息，所述系统信息是所述用户数据的写入动作及读出动作所使用的信息；

第2存储单元阵列，能存储所述用户数据及所述系统信息；

第1锁存电路，能存储从所述第1存储单元阵列读出的所述系统信息的偶数比特数据或奇数比特数据中的一个即第1比特数据；

第2锁存电路，能存储从所述第2存储单元阵列读出的所述系统信息的所述偶数比特数据或所述奇数比特数据中的另一个即第2比特数据；以及

控制电路，并行地执行读出所述第1比特数据并存储到所述第1锁存电路的第1处理、与读出所述第2比特数据并存储到所述第2锁存电路的第2处理。

2.根据权利要求1所述的半导体存储装置，其中基于所述第1比特数据或所述第2比特数据是否有错误的判定结果，所述控制电路在判定为所述第1比特数据有所述错误时，执行从所述第2存储单元阵列读出所述第1比特数据的第3处理。

3.根据权利要求2所述的半导体存储装置，其中所述第1比特数据与所述第2比特数据各自是否有错误的判定是由所述控制电路进行。

4.根据权利要求2所述的半导体存储装置，其中所述第1比特数据与所述第2比特数据各自是否有错误的判定是由与所述控制电路不同的电路进行。

5.根据权利要求4所述的半导体存储装置，其中所述不同的电路包含进行所述第1比特数据是否有错误的判定的第1判定电路、及进行所述第2比特数据是否有错误的判定的第2判定电路。

6.根据权利要求1所述的半导体存储装置，其中在进行所述第1比特数据或所述第2比特数据是否有错误的判定时，所述控制电路执行从所述第1存储单元阵列读出所述第2比特数据，且从所述第2存储单元阵列读出所述第1比特数据的第3处理。

7.根据权利要求6所述的半导体存储装置，其中所述第1比特数据与所述第2比特数据各自是否有错误的判定是由所述控制电路进行。

8.根据权利要求6所述的半导体存储装置，其中所述第1比特数据与所述第2比特数据各自是否有错误的判定是由与所述控制电路不同的电路进行。

9.根据权利要求8所述的半导体存储装置，其中所述不同的电路包含进行所述第1比特数据是否有错误的判定的第1判定电路、及进行所述第2比特数据是否有错误的判定的第2判定电路。

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