TWI744918B - 半導體記憶裝置 - Google Patents

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TWI744918B TW109117795A TW109117795A TWI744918B TW I744918 B TWI744918 B TW I744918B TW 109117795 A TW109117795 A TW 109117795A TW 109117795 A TW109117795 A TW 109117795A TW I744918 B TWI744918 B TW I744918B
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Abstract

提供一種能夠提高動作的性能與記憶胞的可靠性的半導體記憶裝置。半導體記憶裝置包括：記憶胞陣列21；CPWELL電壓控制電路37，控制對井區的施加電壓；以及CELSRC電壓控制電路36，控制對源極線CELSRC的施加電壓。在寫入資料之前，對於選擇閘極線SGS與字元線WL，在第一時機將連接於它們的電晶體設為導通，在第二時機施加接地電壓而設為斷開。CELSRC電壓控制電路36在從第一時機至第二時機之間的第三時機，對源極線CELSRC施加第一電壓，CPWELL電壓控制電路37在從第三時機至第二時機之間的第四時機，對井區施加第一電壓，在第四時機之後的第五時機，對井區施加接地電壓。

Description

半導體記憶裝置
相關申請案
本申請案享有以日本專利申請案2020-47946號(申請日：2020年3月18日)為基礎申請案的優先權。本申請案藉由參照所述基礎申請案而包含基礎申請案的所有內容。
本實施形態是有關於一種半導體記憶裝置。
作為半導體記憶裝置，已知有反及(Not AND，NAND)快閃記憶體(flash memory)。
本實施形態提供一種可提高動作的性能與記憶胞(memory cell)的可靠性的半導體記憶裝置。
本實施形態的半導體記憶裝置具有：半導體基板，具有沿第一方向及與所述第一方向交叉的第二方向延伸的基板面；井(well)區，形成於所述半導體基板的表面層；以及源極線，形成於所述半導體基板表面的所述井區上。而且，本實施形態的半導體記憶裝置還具有：第一選擇閘極線，配置於所述井區之上，且沿與所述第一方向及所述第二方向正交的第三方向積層；多個字元線，配置於所述第一選擇閘極線上，且沿所述第三方向積層；以及第二 選擇閘極線，配置於所述多個字元線上，且沿所述第三方向積層。進而，本實施形態的半導體記憶裝置具有：多個位元線，配置於所述第二選擇閘極線之上，且沿所述第一方向延伸；記憶胞陣列，沿所述第三方向延伸，且具有多個記憶串(memory string)，所述多個記憶串分別連接於對應的所述位元線與所述源極線之間；井電壓控制部，對施加至所述井區的電壓進行控制；源極電壓控制部，對施加至所述源極線的電壓進行控制；以及列解碼器(row decoder)，對所述第一選擇閘極線、所述多個字元線與所述第二選擇閘極線各自切換電壓的施加。
在對所述記憶胞陣列中所含的一個記憶胞寫入資料之前，所述列解碼器在第一時機，對所述第一選擇閘極線、所述多個字元線中的至少連接於所述一個記憶胞的所述字元線即選擇字元線、及較所述選擇字元線配置於下層的所述字元線施加電壓，將各自連接的電晶體設為導通狀態，在所述第一時機之後的第二時機，切換對所述第一選擇閘極線施加的電壓而將所述第一選擇閘極線所連接的所述電晶體設為斷開狀態，在所述第二時機以後的第三時機，切換對所述選擇字元線、與較所述選擇字元線配置於下層的所述字元線施加的電壓，將連接於它們的所述電晶體設為斷開狀態。
而且，所述源極電壓控制部在自所述第一時機直至所述第二時機之間的第四時機，對所述源極線施加第一電壓。進而，所述井電壓控制部在自所述第一時機直至所述第二時機之間的第 五時機，對所述井區施加所述第一電壓，在所述第五時機之後的第六時機，對所述井區施加接地電壓。
2:非揮發性記憶體
21:NAND記憶胞陣列
22:輸入/輸出電路
24:邏輯控制電路
26:暫存器
27:定序器
28:電壓生成電路
28A:SG驅動器
28B:CG驅動器
30:列解碼器
30A:開關電路群
30B:區塊解碼器
31:感測放大器單元
32:輸入/輸出用焊墊群
34:邏輯控制用焊墊群
35:電源輸入用端子群
36:CELSRC電壓控制電路
37:CPWELL電壓控制電路
38:輸出端連接電晶體
100:半導體基板
333、332、331:配線層
334:記憶孔
335:區塊絕緣膜
336:電荷蓄積層
337:閘極絕緣膜
338:導電體柱
339、340、341:接觸插塞
/CE:晶片致能訊號
/DQS、DQS:資料選通訊號
/RB:備妥/忙碌訊號
/RE、RE:讀致能訊號
/WE:寫致能訊號
/WP:寫保護訊號
A、B、C、D、E、Er、F、G:分布(區域)
ALE:位址鎖存致能訊號
BL:位元線
BLK:區塊
BLKSEL:區塊選擇訊號
CELSRC:源極線
CG0~CG7、SG0~SG4:訊號線
CLE:指令鎖存致能訊號
CPWELL:井線
D1、D2、D3:方向
DQ<0>~DQ<7>:訊號
MG:記憶胞組
MT0~MT7:記憶胞電晶體
NS:NAND串
SGD、SGD_sel、SGD_usel、SGD0~SGD3、SGS:選擇閘極線
ST1、ST2:選擇閘極電晶體
SU0~SU3:串單元
t0~t2、t01~t04、t11、t12:時刻
TR_CG0~TR_CG7、TR_SG0~TR_SG4:電晶體
Va、VfyA~VfyF、VPASS、VPGM:電壓
Vcc:輸入電源電壓
VccQ、Vpp:電源電壓
Vch:通道電位
Vr1~Vr7:臨界值電壓
Vss:接地電壓
WL_sel:選擇字元線
WL_usel:非選擇字元線
WL_usel(D):汲極側非選擇字元線
WL_usel(S):源極側非選擇字元線
WL0~WL7:字元線
△ta1~△ta4、△tb、△tc:規定時間
圖1是表示本發明的實施形態的非揮發性記憶體的構成例的方塊圖。
圖2是三次元結構NAND記憶體的記憶胞陣列的區塊的電路構成例的圖。
圖3是三次元結構NAND記憶體的記憶胞陣列的區塊的剖面圖。
圖4是說明對於向記憶胞陣列的各配線的電壓供給路徑的方塊圖。
圖5的(a)及(b)是表示對區塊的資料寫入順序的圖。
圖6是表示比較例中的通道預充電及程式化動作時的各配線的電位變化的圖。
圖7是表示第一實施形態中的通道預充電及程式化動作時的各配線的電位變化的圖。
圖8是表示第二實施形態中的通道預充電及程式化動作時的各配線的電位變化的圖。
圖9是表示第三實施形態中的通道預充電及程式化動作時的各配線的電位變化的圖。
圖10是表示第四實施形態中的通道預充電及程式化動作時 的各配線的電位變化的圖。
圖11是表示第五實施形態中的通道預充電及程式化動作時的各配線的電位變化的圖。
圖12是3位元/記憶胞(bit/Cell)的非揮發性記憶體2的臨界值分布例。
圖13是表示本實施形態的資料編碼(data coding)的圖。
圖14是表示程式化動作時的各配線的電位變化的圖。
圖15是表示程式化動作中的串單元SU的情況的電路圖。
圖16是表示寫入動作的序列中的、循環(loop)次數與程式化動作及驗證(verify)動作的關係的圖表(diagram)。
圖17是表示寫入動作的序列中的、循環次數與位元線電壓的關係的圖表。
圖18是表示寫入動作的序列中的、選擇字元線的電壓的時序圖。
以下，參照圖式來說明實施形態。
(第一實施形態)
(1.構成)
(1-1.非揮發性記憶體的構成)
圖1是表示本實施例之非揮發性記憶體構成例的方塊圖。作為半導體記憶裝置的非揮發性記憶體2包括記憶胞陣列21、輸入/輸出電路22、邏輯控制電路24、暫存器(register)26、定序器 (sequencer)27、電壓生成電路28、列解碼器30、感測放大器單元(sense amplifier unit)31、輸入/輸出用焊墊群32、邏輯控制用焊墊群34以及電源輸入用端子群35。
記憶胞陣列21包含與字元線及位元線相關聯的多個非揮發性記憶胞電晶體(未圖示)。
輸入/輸出電路22與外部的記憶體控制器(未圖示)之間收發訊號DQ<7：0>及資料選通(strobe)訊號DQS、/DQS。輸入/輸出電路22將訊號DQ<7：0>內的指令及位址傳輸至暫存器26。而且，輸入/輸出電路22與感測放大器單元31之間收發寫入資料及讀出資料。
邏輯控制電路24從外部的記憶體控制器(未圖示)接收晶片致能訊號(chip enable signal)/CE、指令鎖存致能訊號(command latch enable signal)CLE、位址鎖存致能訊號ALE、寫入致能訊號/WE、讀出致能訊號RE、讀出致能訊號/RE及寫保護訊號(write protect signal)/WP。而且，邏輯控制電路24將備妥/忙碌(ready/busy)訊號/RB傳輸至記憶體控制器1，並將非揮發性記憶體2的狀態通知給外部。
電壓生成電路28基於來自定序器27的指示，生成資料的寫入、讀出及抹除等動作所需的電壓。
列解碼器30從暫存器26接收位址內的區塊位址(block address)及列位址(row address)，基於所述區塊位址來選擇對應的區塊，並且基於所述列位址來選擇對應的字元線。
感測放大器單元31在資料的讀出時，讀出從記憶胞電晶體讀出至位元線的讀出資料，並將所讀出的讀出資料傳輸至輸入/輸出電路22。感測放大器單元31在資料的寫入時，將經由位元線而寫入的寫入資料傳輸至記憶胞電晶體。感測放大器單元31具有多個感測放大器SA。
輸入/輸出用焊墊群32包括與訊號DQ<7：0>以及資料選通訊號DQS、資料選通訊號/DQS對應的多個端子(焊墊)，以便與外部的記憶體控制器(未圖示)之間進行包含資料的各訊號的收發。
邏輯控制用焊墊群34包括與晶片致能訊號/CE、指令鎖存致能訊號CLE、位址鎖存致能訊號ALE、寫入致能訊號/WE、讀出致能訊號RE、讀出致能訊號/RE以及寫入保護訊號/WP對應的多個端子(焊墊)，以便與外部的記憶體控制器(未圖示)之間進行各訊號的收發。
電源輸入用端子群35包括輸入電源電壓Vcc、電源電壓VccQ、電源電壓Vpp與接地電壓Vss的多個端子，以便從外部對非揮發性記憶體2供給各種動作電源。電源電壓Vcc是一般從外部提供作為動作電源的電路電源電壓，例如輸入2.5V左右的電壓。電源電壓VccQ例如輸入1.2V的電壓。電源電壓VccQ被用作用於驅動輸入/輸出系統的電源，所述輸入/輸出系統用於在外部的記憶體控制器(未圖示)與非揮發性記憶體2之間收發訊號。
電源電壓Vpp是電壓比電源電壓Vcc高的電源電壓， 例如輸入12V的電壓。例如，當在無法供給高壓的電源電壓的環境下使用非揮發性記憶體2時，也可不供給電壓給電源電壓Vpp，。即使在不供給電源電壓Vpp的情況下，非揮發性記憶體2只要被供給電源電壓Vcc，便可執行各種動作。即，電源電壓Vcc是對非揮發性記憶體2標準供給的電源，電源電壓Vpp例如是根據使用環境來追加/任意供給的電源。
讀出單元24在資料的讀出時，對從NAND記憶胞陣列23讀出的資料進行偵測。而且，讀出單元24在資料的寫入時，暫時保存從記憶體控制器1輸入的寫入資料，並傳輸至NAND記憶胞陣列23。
(1-2.記憶胞陣列的構成)
三次元結構NAND記憶體的記憶胞陣列21包含多個區塊。圖2是表示三次元結構NAND記憶體的區塊的電路構成例的圖。圖3是三次元結構NAND記憶體的區塊的剖面圖。記憶胞陣列21的其他區塊亦具有與圖2同樣的電路構成、及與圖3同樣的剖面結構。
如圖2所示，區塊BLK例如包含四個串單元SU(SU0~SU3)。而且，各個串單元SU包含多個NAND串NS。NAND串NS各自包含例如八個記憶胞電晶體MT(MT0~MT7)及選擇閘極電晶體ST1、選擇閘極電晶體ST2。記憶胞電晶體MT包括閘極與電荷蓄積層，非揮發地保持資料。
再者，記憶胞電晶體MT的個數並不限於八個，例如亦 可為32個、48個、64個、96個。選擇閘極電晶體ST1、選擇閘極電晶體ST2在電氣電路上表示為一個電晶體，但在結構上亦可與記憶胞電晶體相同。而且，例如為了提高截止(cut off)特性，亦可分別使用多個選擇閘極電晶體來作為選擇閘極電晶體ST1、選擇閘極電晶體ST2。另外，也可在記憶胞電晶體MT的週期性被打亂的部位，例如在記憶胞電晶體MT與選擇閘極電晶體ST1、選擇閘極電晶體ST2之間，設置虛擬記憶胞電晶體(dummy cell transistor)。
記憶胞電晶體MT是在選擇閘極電晶體ST1、選擇閘極電晶體ST2間以串聯連接的方式而配置。一端的記憶胞電晶體MT7連接於選擇閘極電晶體ST1的一端，另一端的記憶胞電晶體MT0連接於選擇閘極電晶體ST2的一端。
串單元SU0~串單元SU3各自的選擇閘極電晶體ST1的閘極分別共同連接於選擇閘極線SGD0~選擇閘極線SGD3。另一方面，選擇閘極電晶體ST2的閘極在位於同一區塊BLK內的多個串單元SU間共同連接於同一個選擇閘極線SGS。而且，位於同一區塊BLK內的記憶胞電晶體MT0~記憶胞電晶體MT7的控制閘極分別共同連接於字元線WL0~字元線WL7。即，字元線WL0~字元線WL7及選擇閘極線SGS在同一區塊BLK內的多個串單元SU0~串單元SU3間共同連接，與此相對，選擇閘極線SGD即使在同一區塊BLK內，仍對應於串單元SU0~串單元SU3的每一個而獨立。
在構成NAND串NS的記憶胞電晶體MT0~記憶胞電晶體MT7的控制閘極電極，分別連接有字元線WL0~字元線WL7，而且，各NAND串NS中的記憶胞電晶體MTi(i=0~n)間藉由同一字元線WLi(i=0~n)而共同連接。即，在區塊BLK內的各NAND串NS中，對應的(圖3中是D3方向的高度為相同的)記憶胞電晶體MTi的控制閘極電極連接於同一字元線WLi。再者，以下的說明中，有時將NAND串NS簡稱作「串」。
NAND串NS的選擇閘極電晶體ST1的另一端(未與記憶胞電晶體MT7連接的一側的端部)連接於m條位元線的任一條。位元線BL在同一區塊BLK內，共同連接於各串單元SU0~SU3中的任一NAND串NS。而且，位元線BL遍及多個區塊BLK而共同連接於對應的NAND串NS。而且，選擇閘極電晶體ST2的另一端(未與記憶胞電晶體MT0連接的一側的端部)連接於源極線CELSRC。源極線CELSRC遍及多個區塊BLK而共同連接於多固NAND串NS。
如上所述，位於同一區塊BLK內的記憶胞(記憶胞電晶體MT)的資料被統一抹除。另一方面，資料的讀出及寫入是以記憶胞組MG為單位(或以頁面為單位)來進行。本說明書中，將連接於一個字元線WLi且屬於一個串單元SU的多個記憶胞定義為記憶胞組MG。在讀出動作及寫入動作時，根據物理位址來選擇一條字元線WLi及一條選擇閘極線SGD，以選擇記憶胞組MG。
圖3中，D1方向對應於位元線BL的延伸方向，D2方 向對應於字元線WL及選擇閘極線SGD、選擇閘極線SGS的延伸方向，D3方向對應於字元線WL及選擇閘極線SGD、選擇閘極線SGS的積層方向。而且，D1方向與半導體基板100的表面平行，D2方向與半導體基板100的表面平行且與D1方向正交，D3方向與半導體基板100的表面垂直且與D1方向及D2方向正交。
如圖3所示，在p型井區(P-well)上形成有多個NAND串NS。即，在p型井區上，積層有作為選擇閘極線SGS發揮功能的多個配線層333、作為字元線WLi發揮功能的多個配線層332、以及作為選擇閘極線SGD發揮功能的多個配線層331。
並且，形成有貫穿該些配線層333、332、331而到達p型井區的記憶孔(memory hole)334。在記憶孔334的側面，依序形成有區塊絕緣膜335、電荷蓄積層336及閘極絕緣膜337，進而，在記憶孔334內嵌入有導電體柱338。導電體柱338例如包含多晶矽，作為在NAND串NS中所含的記憶胞電晶體MT與選擇閘極電晶體ST1及選擇閘極電晶體ST2的動作時形成通道的區域發揮功能。
各NAND串NS中，在p型井區上形成有選擇閘極電晶體ST2、多個記憶胞電晶體MT及選擇閘極電晶體ST1。在較導電體柱338為上側，形成作為位元線BL發揮功能的配線層。在導電體柱338的上側，形成有連接導電體柱338與位元線BL的接觸插塞(contact plug)339。
進而，在p型井區的表面內，形成有n+型雜質擴散層 及p+型雜質擴散層。在n+型雜質擴散層上形成有接觸插塞340，在接觸插塞340上，形成有作為源極線CELSRC發揮功能的配線層。而且，在p+型雜質擴散層上形成有接觸插塞341，在接觸插塞341上，形成有作為井線CPWELL發揮功能的配線層。
以上的圖3所示的構成沿圖3的紙面的縱深方向(D2方向)排列有多個，由沿縱深方向排列成一列的多個NAND串的集合來形成一個串單元SU。
(1-3.對於向記憶胞陣列的各配線的電壓供給)
圖4是說明對於記憶胞陣列的各配線的電壓供給路徑的方塊圖。電壓生成電路28包含：多個SG驅動器28A，對訊號線SG0~訊號線SG4分別供給電壓；以及多個CG驅動器28B，對訊號線CG0~訊號線CG7分別供給電壓。該些訊號線SG0~訊號線SG4、訊號線CG0~訊號線CG7藉由列解碼器30而分支，並連接於各區塊BLK的配線。即，訊號線SG0~訊號線SG3作為全域汲極側選擇閘極線發揮功能，經由列解碼器30而連接於各區塊BLK中的作為區域選擇閘極線的選擇閘極線SGD0~選擇閘極線SGD3。訊號線CG0~訊號線CG7作為全域字元線發揮功能，經由列解碼器25而連接於各區塊BLK中的作為區域字元線的字元線WL0~字元線WL7。訊號線SG4作為全域源極側選擇閘極線發揮功能，經由列解碼器25而連接於各區塊BLK中的作為區域選擇閘極線的選擇閘極線SGS。
電壓生成電路28由定序器27予以控制，生成各種電 壓。SG驅動器(選擇閘極線驅動器)28A及CG驅動器(字元線驅動器)28B將各種生成的電壓分別供給至對應的訊號線SG0~訊號線SG4及訊號線CG0~訊號線CG7。
例如，各CG驅動器28B根據寫入動作中的動作對象(列位址)，並根據對應的訊號線CG及字元線WL，來選擇供給電壓VPGM、電壓VPASS中的任一個。CG驅動器28B是連接到與作為寫入動作對象之字元線WLn相對應的訊號線CG，並供給電壓VPGM。CG驅動器28B是連接到與除此以外的字元線WLn±1、字元線WLn±2等對應的訊號線CGn±1、訊號線CGn±2等，並供給電壓VPASS。電壓VPASS是使記憶胞電晶體MT成為導通狀態的電壓。電壓VPGM是用於藉由穿隧現象來將電子注入至電荷蓄積層的電壓，其中VPGM>VPASS。
列解碼器30具有與各區塊分別對應的多個開關電路群30A、以及與多個開關電路群30A分別對應地設置的多個區塊解碼器30B。各開關電路群30A包含：多個電晶體TR_SG0~TR_SG3，分別連接訊號線SG0~訊號線SG3與選擇閘極線SGD0~選擇閘極線SGD3；多個電晶體TR_CG0~TR_CG7，分別連接訊號線CG0~訊號線CG7與字元線WL0~字元線WL7；以及電晶體TR_SG4，連接訊號線SG4與選擇閘極線SGS。電晶體TR_SG0~電晶體TR_SG4以及電晶體TR_CG0~電晶體TR_CG7分別為高耐壓電晶體。
各區塊解碼器30B在藉由列位址而指定了本身的情況 下，對電晶體TR_SG0~電晶體TR_SG4及電晶體TR_CG0~電晶體TR_CG7的閘極供給區塊選擇訊號BLKSEL。藉此，在從藉由列位址而指定的區塊解碼器30B供給區塊選擇訊號BLKSEL的開關電路群30A中，電晶體TR_SG0~電晶體TR_SG4及電晶體TR_CG0~電晶體TR_CG7成為導通狀態而導通，因此從電源生成電路28對訊號線SG0~訊號線SG4及訊號線CG0~訊號線CG7供給的電壓被供給至作為動作對象的區塊BLK中所含的選擇閘極線SGD0~選擇閘極線SGD3、選擇閘極線SGS及字元線WL0~字元線WL7。
即，藉由電壓生成電路28與列解碼器30，對選擇字元線WLn供給寫入VPGM，對其他的非選擇字元線WLn±1、非選擇字元線WLn±2等供給電壓VPASS。而且，例如，對與屬於作為動作對象的串單元SU的選擇閘極電晶體ST1連接的選擇閘極線SGD(SGD_sel)，供給電壓VSG1，對與不屬於作為動作對象的串單元SU的選擇閘極電晶體ST1連接的選擇閘極線SGD(SGD_usel)，供給電壓VSG2，對在各區塊BLK中統一連接於選擇閘極電晶體ST2的選擇閘極線SGS，供給電壓VSG3。電壓生成電路28及列解碼器30作為列電壓控制部發揮功能。
電壓VSG1是使與被給予資料「0」的位元線BL連接的選擇閘極電晶體ST1成為導通狀態，但使與被給予資料「1」的位元線BL連接的選擇閘極電晶體ST1截止的電壓。再者，在程式化動作中，將使記憶胞電晶體MT的臨界值上升的動作稱作「「0」 程式化」或「「0」寫入」，對被設為「0」程式化對象的位元線BL給予資料「0」。另一方面，將使記憶胞電晶體MT的臨界值維持的動作稱作「「1」程式化」、「「1」寫入」或「寫入禁止」，對被設為「1」程式化對象的位元線BL給予資料「1」。對被給予資料「0」的位元線BL，施加作為「L」準位的接地電壓Vss(例如0V)。對被給予資料「1」的位元線BL，施加「H」準位例如2.5V。
而且，電壓VSG2是使選擇閘極電晶體ST1成為斷開狀態的電壓(例如接地電壓Vss)。此外，電壓VSG3是使選擇閘極電晶體ST2成為斷開狀態的電壓(例如接地電壓Vss)。
CELSRC電壓控制電路36從電源輸入用端子群35輸入有電源電壓Vcc，對供給至源極線CELSRC的電壓進行控制。再者，源極線CELSRC共同連接於各區塊BLK。CPWELL電壓控制電路37從電源輸入用端子群35輸入有接地電壓Vss，對井線CPWELL供給接地電壓Vss。再者，井線CPWELL亦共同連接於各區塊BLK。源極線CELSRC與井線CPWELL利用輸出端連接電晶體38而連接。CPWELL電壓控制電路37及輸出端連接電晶體38作為井電壓控制部發揮功能。
輸出端連接電晶體38在使井線CPWELL的電壓上升至與源極線CELSRC的電壓相同的值的情況下，成為導通狀態。即，當使井線CPWELL的電壓上升至與源極線CELSRC的電壓相同的值時，將輸出端連接電晶體38設為導通狀態而使源極線CELSRC與井線CPWELL短路(short)。藉由使它們短路，源極線 CELSRC與井線CPWELL之間的耦合電容消失，因此可加快源極線CELSRC的電壓上升。CELSRC電壓控制電路36作為源極電壓控制部發揮功能。
(1-4.記憶胞電晶體的臨界值分布)
圖12是表示本實施形態的臨界值區域的一例的圖。圖12中表示了3位元/記憶胞的非揮發性記憶體2的臨界值分布例。非揮發性記憶體2中，藉由蓄積在記憶胞的電荷蓄積膜中的電荷量來記憶資訊。各記憶胞具有與電荷量相應的臨界值電壓。此外，使記憶於記憶胞中的多個資料值分別對應於臨界值電壓的多個區域(臨界值區域)。
圖12中記載為Er、A、B、C、D、E、F、G的八個分布(山型)表示了八個臨界值區域內的各自的臨界值分布。如此，各記憶胞具有藉由七個邊界而分隔的臨界值分布。圖12的橫軸表示臨界值電壓，縱軸表示記憶胞數(胞數)的分布。
本實施形態中，將臨界值電壓為Vr1以下的區域稱作區域Er，將臨界值電壓大於Vr1且為Vr2以下的區域稱作區域A，將臨界值電壓大於Vr2且為Vr3以下的區域稱作區域B，將臨界值電壓大於Vr3且為Vr4以下的區域稱作區域C。而且，本實施形態中，將臨界值電壓大於Vr4且為Vr5以下的區域稱作區域D，將臨界值電壓大於Vr5且為Vr6以下的區域稱作區域E，將臨界值電壓大於Vr6且為Vr7以下的區域稱作區域F，將臨界值電壓大於Vr7的區域稱作區域G。
而且，將與區域Er、區域A、區域B、區域C、區域D、區域E、區域F、區域G對應的臨界值分布分別稱作分布Er、分布A、分布B、分布C、分布D、分布E、分布F、分布G(第一分布~第八分布)。Vr1~Vr7是成為各區域的邊界的臨界值電壓。
非揮發性記憶體2中，使多個資料值分別對應於記憶胞的多個臨界值區域(即臨界值分布)。將所述對應稱作資料編碼。預先規定所述資料編碼，在資料的寫入(程式化)時，依據資料編碼來對記憶胞注入電荷，以使其處於與所記憶的資料值相應的臨界值區域內。並且，在讀出時，對記憶胞施加讀出電壓，根據記憶胞的臨界值是低於讀出電壓或是高於讀出電壓來決定資料。
圖13是表示本實施形態的資料編碼的圖。本實施形態中，使圖12所示的八個臨界值分布(臨界值區域)分別對應於3位元的八個資料值。臨界值電壓與跟上(Upper)、中(Middle)、下(Lower)頁面對應的位元的資料值的關係如下。
‧臨界值電壓處於Er區域內的記憶胞為記憶有「111」的狀態。
‧臨界值電壓處於A區域內的記憶胞為記憶有「101」的狀態。
‧臨界值電壓處於B區域內的記憶胞為記憶有「001」的狀態。
‧臨界值電壓處於C區域內的記憶胞為記憶有「011」的狀態。
‧臨界值電壓處於D區域內的記憶胞為記憶有「010」的狀態。
‧臨界值電壓處於E區域內的記憶胞為記憶有「110」的狀態。
‧臨界值電壓處於F區域內的記憶胞為記憶有「100」的狀態。
‧臨界值電壓處於G區域內的記憶胞為記憶有「000」的狀態。
如此，對應於臨界值電壓的每個區域，可表示各記憶胞的3位元資料的狀態。再者，在記憶胞為未寫入的狀態(「抹除」的狀態)下，記憶胞的臨界值電壓處於Er區域內。而且，在任意的兩個鄰接的狀態間僅有1位元的資料發生變化，例如此處所示的符號中，在Er(抹除)狀態下記憶「111」這一資料，在A狀態下記憶「101」這一資料。如此，圖6所示的編碼是在任意的兩個鄰接的區域間僅有1位元的資料發生變化的格雷碼(Gray code)。
(2.動作)
(2-1.寫入動作的具體例)
首先，簡單說明本實施形態的寫入動作。寫入動作包含程式化動作與驗證動作。
程式化動作是藉由將電子注入至電荷蓄積層而使臨界值上升(或者藉由禁止注入而維持臨界值)的動作。以下，將使臨界值上升的動作稱作「「0」程式化」或「「0」寫入」，對於被設為「0」程式化對象的位元線BL給予資料「0」。另一方面，將維持臨界值的動作稱作「「1」程式化」、「「1」寫入」或「寫入禁止」，對於被設為「1」程式化對象的位元線BL給予資料「1」。
驗證動作是在程式化動作之後，藉由讀出資料來判定記憶胞電晶體MT的臨界值是否已達到目標準位(target level)的動作。已達到目標準位的記憶胞電晶體MT隨後被設為寫入禁止。
藉由重複以上的程式化動作與驗證動作的組合，記憶胞電晶體MT的臨界值上升至目標準位為止。
圖14表示了程式化動作時的各配線的電位變化。如圖所示，首先，將程式化資料傳輸至各位元線BL。具體而言，對被給予資料「0」的位元線BL，施加作為「L」準位的接地電壓Vss(例如0V)，對被給予資料「1」的位元線BL，施加「H」準位例如2.5V。
而且，選擇區塊BLK中的選擇串單元SU_sel中的選擇閘極線SGD_sel的電位例如被設為2.5V。該電位是使與被給予資料「0」(0V)的位元線BL對應的選擇閘極電晶體ST1導通，但使與被給予資料「1」(2.5V)的位元線BL對應的選擇閘極電晶體ST1截止的電壓。另一方面，對於選擇區塊BLK中的非選擇串單元SU_usel中的選擇閘極線SGD_usel，施加電壓Vss，選擇閘極電晶體ST1被設為斷開狀態。而且，對於選擇區塊BLK中的選擇閘極線SGS，亦施加電壓Vss，選擇閘極電晶體ST2被設為斷開狀態。
此外，對於選擇區塊BLK中的選擇字元線WL_sel施加電壓VPGM，對於其他的非選擇字元線WL_usel施加電壓VPASS。電壓VPGM是用於藉由穿隧現象來將電子注入至電荷蓄積層的電壓，VPGM>VPASS。
圖15表示程式化動作中的串單元SU的情況。圖15中，圖示了與作為「0」程式化動作對象的位元線BL、及作為「1」程式化動作對象(非程式化對象)的位元線BL對應的兩個NAND串。由於選擇了字元線WL3，因此對於選擇字元線WL3施加有電 壓VPGM，對於非選擇字元線WL0~非選擇字元線WL2及非選擇字元線WL4~非選擇字元線WL7施加有電壓VPASS。
與作為「0」程式化動作對象的位元線BL的NAND串中，選擇閘極電晶體ST1成為導通狀態。因此，與選擇字元線WL3連接的記憶胞電晶體MT3的通道電位Vch成為0V。因而，閘極與通道之間的電位差變大，其結果，電子被注入至電荷蓄積層，記憶胞電晶體MT3的臨界值上升。
另一方面，與作為「1」程式化動作對象(非程式化對象)的位元線BL對應的NAND串中，選擇閘極電晶體ST1成為截止狀態。因此，與選擇字元線WL3連接的記憶胞電晶體MT3的通道變成電性浮置(floating)，通道電位Vch藉由與字元線WL等的電容耦合而上升(成為通道升壓(channel boost)的狀態)。因而，閘極與通道之間的電位差變小，其結果，電子不會被注入電荷蓄積層，記憶胞電晶體MT3的臨界值得以維持(臨界值分布準位越遷移向更高的分布，臨界值越不會變動)。
(2-2.關於寫入動作的序列)
接下來，對本實施形態的寫入動作的序列進行說明。圖16及圖17中，例示了藉由重複19次程式化動作與驗證動作的組合而寫入資料的情況。將所述重複動作稱作「循環」。
圖16表示了在各循環中進行的驗證動作的目標準位。如圖所示，在第1次及第2次循環中，驗證動作僅以「A」準位為對象來進行。即，在驗證動作時，對於選擇字元線WL施加電壓 VfyA，而不施加電壓VfyB~電壓VfyG。在接下來的第3次及第4次循環中，驗證動作是以「A」準位與「B」準位為對象來進行。即，在驗證動作時，對於選擇字元線WL依序施加電壓VfyA及電壓VfyB，而不施加電壓VfyC~電壓VfyG。
在第5次及第6次循環中，驗證動作是以「A」準位、「B」準位及「C」準位為對象來進行。即，在驗證動作時，對於選擇字元線WL依序施加電壓VfyA、電壓VfyB及電壓VfyC，而不施加電壓VfyD~電壓VfyG。並且，以「A」準位為對象的驗證動作在第6次循環中完成。這是因為，根據經驗得出：例如藉由6次的循環次數，對「A」準位的程式化大致完成。
而且，在第7次及第8次循環中，驗證動作是以「B」準位、「C」準位及「D」準位為對象來進行。即，在驗證動作時，對於選擇字元線WL依序施加電壓VfyB、電壓VfyC及電壓VfyD。並且，以「B」準位為對象的驗證動作在第8次的程式化動作中完成。進而，在第9次及第10次循環中，驗證動作是以「C」準位、「D」準位及「E」準位為對象來進行。即，在驗證動作時，對於選擇字元線WL依序施加電壓VfyC、電壓VfyD及電壓VfyE。並且，以「C」準位為對象的驗證動作在第10次循環中完成。
以後，同樣地進行至「G」準位的寫入為止，最大重複19次循環。
圖17對應於圖16，表示各循環中的、與臨界值的目標準位相應的位元線的狀態。圖17中，「1」這一標註是指對於對應 的位元線BL給予資料「1」，「0」這一標註是指給予資料「0」。
如圖所示，在欲將記憶胞電晶體MT的臨界值維持為「Er」準位的情況下，遍及所有循環而對位元線BL給予資料「1」。即，在寫入動作的期間，選擇閘極電晶體ST1始終被設為截止狀態。
在臨界值的目標準位為「A」準位的情況下，即，對於欲使臨界值從「Er」準位內的值上升至「A」準位內的值的記憶胞電晶體MT，在第1次至第6次循環中可進行「0」程式化動作。這對應於進行針對「A」準位的驗證動作的循環。對於位元線BL給予資料「0」直至通過(pass)驗證動作為止，在通過後給予資料「1」。而且，在程式化動作已完成的第7次以後的循環中，對於位元線BL亦給予資料「1」而設為寫入禁止。
在目標準位為「B」準位的情況下，即，對於欲使臨界值從「Er」準位內的值上升至「B」準位內的值的記憶胞電晶體MT，在第1次至第8次循環中可進行「0」程式化動作。這對應於進行針對「B」準位的驗證動作的循環。在第3次至第8次循環中，對於位元線BL給予資料「0」直至通過驗證動作為止，在通過後給予資料「1」。而且，在程式化動作已完成的第9次以後的循環中，對於位元線BL亦給予資料「1」而設為寫入禁止。
隨後，同樣地進行「C」準位~「G」準位的程式化動作。
圖18表示以上的動作時的選擇字元線的電位的情況。 在各循環中，對選擇字元線WL施加電壓VPGM而執行了程式化動作後，施加與預先關聯於該循環的準位相應的電壓VfyA~電壓VfyG來執行驗證動作。
(2-3.資料寫入順序)
接下來，對所述NAND記憶胞陣列21中的資料的寫入順序進行說明。圖5的(a)及(b)是表示對區塊的資料寫入順序的圖。圖5的(a)表示了從源極側朝向汲極側寫入資料時的寫入順序，圖5的(b)表示了從汲極側朝向源極側寫入資料時的寫入順序。
如圖5的(a)所示，在從源極側朝向汲極側寫入資料時，首先，在串單元SU0中執行針對與字元線WL0對應的記憶胞組MG的寫入動作。具體而言，在程式化動作中，對選擇閘極線SDG0施加電壓VSG1，對選擇閘極線SDG1~選擇閘極線SGD3施加電壓VSG2。對選擇字元線WL0施加電壓VPGM，對非選擇字元線WL1~非選擇字元線WL7施加電壓VPASS。接下來，在串單元SU1中執行針對與字元線WL0對應的記憶胞組MG的寫入動作。具體而言，在程式化動作中，對選擇閘極線SDG1施加電壓VSG1，對選擇閘極線SDG0、選擇閘極線SGD2、選擇閘極線SGD3施加電壓VSG2。對選擇字元線WL0施加電壓VPGM，對非選擇字元線WL1~非選擇字元線WL7施加電壓VPASS。接著，同樣地，依序在串單元SU2中進行與字元線WL0對應的記憶胞組MG的寫入、在串單元SU3中進行與字元線WL0對應的記憶胞組MG的寫入。
一旦選擇區塊BLK內的所有串單元SU的字元線WL0的寫入完成，則移轉至字元線WL1的寫入。字元線WL1的寫入也是與字元線WL0的寫入相同，以串單元SU0→串單元SU1→串單元SU2→串單元SU3的順序來進行。如此，從位於源極側(D3方向下側)的字元線WL0，朝向位於汲極側(D3方向上側)的字元線WL7，依序進行寫入。
另一方面，如圖5的(b)所示，當從汲極側朝向源極側寫入資料時，首先，在串單元SU0中執行針對與字元線WL7對應的記憶胞組MG的寫入動作。具體而言，在程式化動作中，對選擇閘極線SDG0施加電壓VSG1，對選擇閘極線SDG1~選擇閘極線SGD3施加電壓VSG2。對選擇字元線WL7施加電壓VPGM，對非選擇字元線WL0~非選擇字元線WL6施加電壓VPASS。接下來，在串單元SU1中執行針對與字元線WL7對應的記憶胞組MG的寫入動作。具體而言，在程式化動作中，對選擇閘極線SDG1施加電壓VSG1，對選擇閘極線SDG0、選擇閘極線SGD2、選擇閘極線SGD3施加電壓VSG2。對選擇字元線WL7施加電壓VPGM，對非選擇字元線WL0~非選擇字元線WL6施加電壓VPASS。接著，同樣地，依序在串單元SU2中進行與字元線WL7對應的記憶胞組MG的寫入、在串單元SU3中進行與字元線WL7對應的記憶胞組MG的寫入。
一旦對選擇區塊BLK內的所有串單元SU完成字元線WL7的寫入，則移轉至字元線WL6的寫入。字元線WL6的寫入 也是與字元線WL7的寫入相同，以串單元SU0→串單元SU1→串單元SU2→串單元SU3的順序來進行。如此，從位於汲極側(D3方向上側)的字元線WL7朝向位於源極側(D3方向下側)的字元線WL0，依序進行寫入。
(2-4.通道預充電動作)
本實施形態的記憶胞陣列21為三次元結構，如圖3所示，各NAND串NS在記憶孔334中形成為柱(pillar)狀。因此，各NAND串NS中所含的記憶胞電晶體MT的通道有時會發生變動。
因而，在執行針對某記憶胞組MG(頁面)的程式化動作時，與作為「1」程式化動作對象(非程式化對象)的位元線BL對應的NAND串NS中的通道升壓有時會因記憶胞電晶體MT的通道的電位而受到影響。尤其，在程式化動作的開始時間點記憶胞電晶體MT的通道具備負電位(比接地電壓Vss小的)的情況下，即使通道電位藉由電容耦合而升壓，通道與記憶胞電晶體MT的閘極的電位差有時仍會大於從通道向電荷蓄積層注入電子所需的電位差。即，有可能產生對並非程式化動作對象的記憶胞電晶體MT的誤寫入(程式化擾亂(program disturb))。
而且，如圖2及圖3所示，在本實施形態的三次元結構的記憶胞陣列21中，在1區塊BLK內含有多個串單元SU，各字元線共同連接於多個串單元SU。因而，在所選擇的區塊BLK內，有存在作為寫入動作對象的記憶胞組MG(頁面)的串單元SU(選擇串單元SU_sel)、與不含作為寫入動作對象的記憶胞組MG的串 單元SU(非選擇串單元SU_usel)。
在寫入動作中，對於與非選擇串單元SU_usel對應的選擇閘極線SDG施加電壓VSG2，因此選擇閘極電晶體ST1被設為斷開狀態。而且，對所選擇的區塊BLK的選擇閘極線SGS施加電壓VSG3，因此選擇閘極電晶體ST2被設為斷開狀態。即，非選擇串單元SU_usel內的NAND串NS的通道是在電位上獨立的浮置狀態。在此狀態下，當對選擇字元線WLn施加電壓VPGM時，非選擇串單元SU_usel內的NAND串NS的通道的電位藉由電容耦合而升壓(成為通道升壓的狀態)。藉此，將非選擇串單元SU_usel內的記憶胞電晶體MT的閘極與NAND串NS的通道的電位差抑制為小，從而不進行寫入。
然而，對於非選擇串單元SU_usel內的NAND串NS，若在程式化動作的開始時間點記憶胞電晶體MT的通道具備負(比接地電壓Vss小的)電位，則即使通道電位藉由電容耦合而升壓，通道與記憶胞電晶體MT的閘極的電位差仍有時會大於從通道向電荷蓄積層注入電子所需的電位差。即，有可能產生對非選擇串單元SU_usel的記憶胞電晶體MT的誤寫入(程式化擾亂)。
為了改善程式化擾亂，考慮在對選擇字元線WL_wel施加電壓VPGM之前，進行使非選擇串單元SU_usel內的NAND串NS的通道的初始電位穩定化的動作(通道預充電動作)。
作為提高通道的初始電位的方法，例如有從位元線BL給予電位的方法(從位元線側進行的通道預充電動作)以及從源極 線CELSRC給予電位的方法(從源極線側進行的通道預充電)。
在從源極線CELSRC給予電位的情況下，將選擇閘極電晶體ST2設為導通狀態，而且，將連接於字元線WL0~字元線WLn的記憶胞電晶體MT設為導通狀態。在對連接於字元線WL0~字元線WLn的記憶胞電晶體MT進行了寫入而臨界值電壓已上升的情況下，對於字元線WL0~字元線WLn，不論記憶胞電晶體MT的臨界值如何，均必須施加始終成為導通狀態的高電壓(例如8V)。另一方面，在連接於字元線WL0~字元線WLn的記憶胞電晶體MT為未寫入而臨界值電壓尚未上升的情況下，對字元線WL0~字元線WLn施加的電壓為1V左右即可。如圖5的(b)所示，當從汲極側朝向源極側寫入資料時，在通道預充電時，連接於字元線WL0~字元線WLn的記憶胞電晶體MT成為未寫入狀態。因而，在進行從源極線側進行的通道預充電時，如圖5的(b)所示，從汲極側向源極側進行資料寫入，藉此，可將對字元線WL0~字元線WLn施加的電壓設為低電壓，從而可實現消耗電力的降低或動作速度的高速化。
(2-5.通道預充電及資料寫入中的各配線電位變化)
接下來，對通道預充電時的選擇區塊BLK內的各配線的電位進行說明。圖6是表示比較例中的通道預充電及程式化動作時的選擇區塊BLK內的各配線的電位變化的圖。圖6中，從時刻t0直至時刻t2為止的期間是進行通道預充電動作的期間(以下表示為通道預充電期間)。時刻t2以後是進行電壓VPGM的施加的期間 (以下表示為程式化期間)。以下，亦將通道預充電期間與程式化期間合起來表示為程式化動作的期間。本實施形態中，將直至選擇閘極線SGD_sel的升壓開始的時刻t2為止稱作通道預充電期間，將時刻t2以後稱作程式化期間。
圖6以後的各圖中，將選擇字元線WLn表示為選擇字元線WL_sel，將非選擇字元線WLn±1、非選擇字元線WLn±2等中的較選擇字元線WL_sel位於源極側者(非選擇字元線WLn-1、非選擇字元線WLn-2等)表示為源極側非選擇字元線WL_usel(S)。將非選擇字元線WLn±1、非選擇字元線WLn±2等中的較選擇字元線WL_sel位於汲極側者(非選擇字元線WLn+1、非選擇字元線WLn+2等)表示為汲極側非選擇字元線WL_usel(D)。以下的說明中亦使用同樣的記述。
首先，對通道預充電期間的電位變化進行說明。在時刻t0，從電壓生成電路28經由列解碼器30來對選擇閘極線SGD施加接地電壓Vss(例如0V)，使選擇閘極電晶體ST1成為斷開狀態。另一方面，對選擇閘極線SGS施加例如5V，藉此，使選擇閘極電晶體ST2成為導通狀態。
而且，從電壓生成電路28經由列解碼器30來對選擇字元線WL_sel與源極側非選擇字元線WL_usel(S)施加例如1V，將連接於該些字元線的記憶胞電晶體MT設為導通狀態。另一方面，對汲極側非選擇字元線WL_usel(D)施加接地電壓Vss(例如0V)，將連接於該些字元線的記憶胞電晶體MT設為斷開狀態。
接著，CELSRC電壓控制電路36對源極線CELSRC施加作為預充電電壓的例如2V。另外，CPWELL電壓控制電路37對井線CPWELL施加接地電壓Vss(例如0V)。
即，藉由從源極線CELSRC供給的電位，選擇字元線WL_sel與源極側非選擇字元線WL_usel(S)所連接的記憶胞電晶體MT的通道的電位得以升壓(穩定化、預充電)。
接著，在時刻t1(<t2)，對選擇閘極線SGS施加接地電壓Vss(例如0V)，使選擇閘極電晶體ST2成為斷開狀態。而且，對選擇字元線WL_sel與源極側非選擇字元線WL_usel(S)也施加接地電壓Vss(例如0V)，將連接於該些字元線的記憶胞電晶體MT設為斷開狀態。
接著，開始對選擇字元線WL_sel施加用於寫入資料的電壓即電壓VPGM。在時刻t2，對選擇串單元SU_sel的選擇閘極線SGD_sel施加例如2.5V，藉此，根據位元線BL的電位來使選擇閘極電晶體ST1成為導通狀態或斷開狀態。選擇串單元SU_sel的選擇閘極線SGS_sel仍保持為接地電壓Vss(例如0V)，選擇閘極電晶體ST2繼續斷開狀態。
另一方面，非選擇串單元SU_usel的選擇閘極線SGD_usel與選擇閘極線SGS_sel仍保持為接地電壓Vss(例如0V)。因而，非選擇串單元SU_usel的選擇閘極電晶體ST1、選擇閘極電晶體ST2繼續斷開狀態。
接著，對選擇字元線WL_sel施加電壓VPGM，對非選 擇字元線WL_usel施加電壓VPASS。在選擇串單元SU_sel中包含作為寫入對象的記憶胞電晶體MT的NAND串NS中，由於位元線側的選擇閘極電晶體ST1為導通狀態，因此位元線BL的電位被傳輸至選擇串單元SU_sel的各NAND串NS的通道。因此，當對選擇字元線WL_sel施加電壓VPGM時，所選擇的記憶胞電晶體MT的臨界值根據電壓VPGM而上升。(進行對所選擇的記憶胞電晶體MT的資料寫入。)
另一方面，在選擇串單元SU_sel中不含作為寫入對象的記憶胞電晶體MT的NAND串NS、及非選擇串單元SU_usel中的NAND串NS中，由於位元線側的選擇閘極電晶體ST1、源極側的選擇閘極電晶體ST2均為斷開狀態，因此通道為在電位上獨立的浮置狀態。在此狀態下，當對選擇字元線WL_sel施加電壓VPGM時，NAND串NS的通道的電位藉由電容耦合而升壓。因而，非選擇串單元SU_usel內的記憶胞電晶體MT的閘極與NAND串NS的通道的電位差變小，可以抑制非意圖的寫入(電子的注入、臨界值的上升)。
在此，選擇閘極線SGS連接於區塊BLK內的所有串單元SU，因此具有相對較大的寄生電容。因而，要升高或降低電位，需要相對較長的時間。圖6所示的比較例中，在通道預充電期間，選擇閘極線SGS的電位從時刻t0開始緩緩地上升，上升至所施加的電位(例如5V)為止需要規定的時間。而且，選擇閘極線SGS的電位從時刻t1開始緩緩地減少，下降至所施加的電位(接地電 位Vss)為止需要規定的時間。即，選擇閘極電晶體ST2在從時刻t0開始經過規定時間後成為導通狀態，而且，在從時刻t1開始經過規定時間後成為斷開狀態。此時，存在下述可能：在時刻t2的程式化期間開始時，選擇閘極線SGS的電位未完全下降，選擇閘極電晶體ST2為導通狀態。此種情況下，通道電位將脫離源極側，從而導致初始電位下降(通道電位的升壓脫離)。於是，存在通道預充電效果降低，從而在並非寫入對象的記憶胞電晶體MT中發生誤寫入的可能。而且，若待選擇閘極電晶體ST2成為斷開狀態後開始選擇字元線WL_sel、非選擇字元線WL_usel及選擇閘極線SGD_sel的升壓，則程式化期間的開始點即時刻t2會變得更遲，因此會導致從通道預充電開始直至程式化完成為止的動作時間(程式化動作的期間)長時間化。
圖7是表示第一實施形態中的通道預充電及程式化動作時的選擇區塊BLK內的各配線的電位變化的圖。本實施形態中的程式化期間中的各配線的電位變化與圖6所示的比較例同樣。本實施形態與比較例的不同之處在於，在通道預充電期間，對井線CPWELL施加對選擇閘極線SGS的升壓及降壓進行輔助(assist)的電壓。
本實施形態中，首先，在時刻t0，將輸出端連接電晶體38切換為導通，藉此，將井線CPWELL與源極線CELSRC設為同電位。即，對井線CPWELL施加與預充電電壓相同的電壓(例如2V)。接著，在時刻t1，對選擇閘極線SGS施加接地電壓Vss(例 如0V)。然後，在從時刻t1起經過規定時間△ta1後的時刻t11，將輸出端連接電晶體38設為斷開，藉此，將井線CPWELL從源極線CELSRC予以分離，從CPWELL電壓控制電路37對井線CPWELL施加接地電壓Vss(例如0V)。在時刻t11，井線CPWELL的電位從2V下降至接地電位Vss，藉此，由井線CPWELL與選擇閘極線SGS的電容耦合帶來的輔助效果發揮作用，選擇閘極線SGS的放電(電位下降)得到加速。
即，在時刻t2的程式化期間開始時，可使選擇閘極線SGS的電位充分下降，從而可將選擇閘極電晶體ST2切實地設為斷開狀態，因此可保持藉由通道預充電而充電的通道的初始電位來進行寫入，因此可抑制並非寫入對象的記憶胞電晶體MT中的誤寫入。因而，可提高記憶胞的可靠性。而且，根據本實施形態，可將選擇閘極電晶體ST2快速設為斷開狀態，因此有可能將通道預充電期間抑制為短，從而使程式化開始時刻(t2)提前。即，可縮短程式化動作的期間，從而可提高動作性能。
而且，本實施形態中，如圖5的(b)所示，從汲極側向源極側進行資料寫入。藉此，對於從源極線側的字元線WL0直至作為寫入對象的字元線WLn為止的範圍，記憶胞電晶體MT的臨界值電壓將不會上升。因而，可將預充電動作時對字元線WL0~字元線WLn施加的電壓設為低電壓，從而可實現消耗電力的降低或動作速度的高速化。
而且，本實施形態中，並非從位元線BL，而是從源極 線CELSRC給予通道的初始電位。因此，可與預充電動作並行地實施將位元線BL設定為與寫入資料相應的電位的動作，藉此可進一步縮短程式化動作的期間。
(第二實施形態)
接下來，對本發明的第二實施形態的半導體記憶裝置進行說明。本實施形態的半導體記憶裝置與所述第一實施形態的不同的是，在通道預充電期間，對選擇閘極線SGS與井線CPWELL施加電壓的時機。半導體裝置的構成及其他配線的電位變化與所述第一實施形態同樣，因此省略說明。以下，說明通道預充電期間內的、對選擇閘極線SGS與井線CPWELL的電位施加時機。
圖8是表示第二實施形態中的通道預充電及程式化動作時的各配線的電位變化的圖。首先，在時刻t0，為了將選擇閘極電晶體ST2設為導通狀態，對選擇閘極線SGS施加例如5V，使選擇閘極線SGS的電位上升。接下來，在從時刻t0經過規定時間△tb後的時刻t01，將輸出端連接電晶體38切換為導通，藉此，將井線CPWELL設為與源極線CELSRC為同電位。即，對井線CPWELL施加與預充電電壓相同的電壓(例如2V)。
藉由較對選擇閘極線SGS施加電壓的時機延遲規定時間來對井線CPWELL施加電壓，從而由井線CPWELL與選擇閘極線SGS的電容耦合帶來的輔助效果發揮作用，選擇閘極線SGS的充電(電位上升)得到加速。因此，可較第一實施形態快速將選擇閘極電晶體ST2設為導通狀態。
接下來，為了將選擇閘極電晶體ST2設為斷開狀態，在時刻t02，對選擇閘極線SGS施加接地電壓Vss(例如0V)。由於選擇閘極電晶體ST2比第一實施形態更快切換為導通狀態，因此時刻t02可設定為較時刻t1為規定時間△ta2前。最後，在時刻t1，將輸出端連接電晶體38設為斷開，藉此，將井線CPWELL從源極線CELSRC予以分離，從CPWELL電壓控制電路37對井線CPWELL施加接地電壓Vss(例如0V)。在時刻t1，井線CPWELL的電位從2V下降至接地電位Vss，藉此，由井線CPWELL與選擇閘極線SGS的電容耦合帶來的輔助效果發揮作用，選擇閘極線SGS的放電(電位下降)得到加速。
即，根據本實施形態，藉由井線CPWELL的升壓帶來的輔助效果，可加快選擇閘極線SGS的電位的上升，因此可使選擇閘極線SGS的電位的下降開始時間(時刻t02)提前。因此，直至程式化開始時刻(時刻t2)為止的期間變長，因此在時刻t2的程式化期間開始時，可使選擇閘極線SGS的電位充分下降。因而，在時刻t2，可將選擇閘極電晶體ST2切實地設為斷開狀態，從而可保持藉由通道預充電而充電的通道的初始電位來進行寫入，因此可抑制並非寫入對象的記憶胞電晶體MT中的誤寫入。因而，可提高記憶胞的可靠性。再者，根據本實施形態，可將選擇閘極電晶體ST2更快地設為斷開狀態，因此有可能將通道預充電期間抑制為短，從而使程式化開始時間(t2)進一步提前。即，藉由進一步縮短程式化動作的期間，從而可進一步提高動作的性能。
(第三實施形態)
接下來，對本發明的第三實施形態的半導體記憶裝置進行說明。本實施形態的半導體記憶裝置與所述第二實施形態不同的是，在通道預充電期間，對選擇閘極線SGS及源極線CELSRC施加電壓的時機。半導體裝置的構成及其他的各配線的電位變化與所述第二實施形態同樣，因此省略說明。以下，說明通道預充電期間內的、對選擇閘極線SGS與源極線CELSRC的電位施加時機。
圖9是表示第三實施形態中的通道預充電及程式化動作時的各配線的電位變化的圖。首先，在時刻t0，為了將選擇閘極電晶體ST2設為導通狀態，對選擇閘極線SGS施加例如5V，使選擇閘極線SGS的電位上升。而且，在時刻t0，CELSRC電壓控制電路36對源極線CELSRC施加接地電壓Vss(例如0V)。
接下來，在自時刻t0為規定時間(△tb)後的時刻t01，CELSRC電壓控制電路36對源極線CELSRC施加作為預充電電壓的例如2V。而且，在時刻t01，將輸出端連接電晶體38切換為導通，藉此，將井線CPWELL設為與源極線CELSRC為同電位。即，對井線CPWELL施加與預充電電壓相同的電壓(例如2V)。
藉由較對選擇閘極線SGS施加電壓的時機延遲規定時間來對源極線CELSRC施加電壓，從而由源極線CELSRC與選擇閘極線SGS的電容耦合帶來的輔助效果發揮作用，選擇閘極線SGS的充電(電位上升)得到進一步加速。而且，由於使源極線CELSRC與井線CPWELL在相同的時機升壓，因此源極線CELSRC 與井線CPWELL的耦合電容不會對升壓造成影響，因而可加快升壓速度。因而，可較第二實施形態更快將選擇閘極電晶體ST2設為導通狀態。
接下來，為了將選擇閘極電晶體ST2設為斷開狀態，在時刻t03，對選擇閘極線SGS施加接地電壓Vss(例如0V)。由於選擇閘極電晶體ST2比第二實施形態更快切換為導通狀態，因此時刻t03可設定為較時刻t1為規定時間△ta3(△ta3>△ta2)前。最後，在時刻t1，將輸出端連接電晶體38設為斷開，藉此，將井線CPWELL從源極線CELSRC予以分離，從CPWELL電壓控制電路37對井線CPWELL施加接地電壓Vss(例如0V)。在時刻t1，井線CPWELL的電位從2V下降至接地電位Vss，藉此，由井線CPWELL與選擇閘極線SGS的電容耦合帶來的輔助效果發揮作用，選擇閘極線SGS的放電(電位下降)得到加速。
即，根據本實施形態，除了井線CPWELL以外，還藉由源極線CELSRC的升壓帶來的輔助效果，可進一步加快選擇閘極線SGS的電位的上升，因此可使選擇閘極線SGS的電位的下降開始時間(時刻t03)提前。因而，直至程式化開始時刻(時刻t2)為止的期間變長，因此在時刻t2的程式化期間開始時，可使選擇閘極線SGS的電位充分下降。因而，在時刻t2，可將選擇閘極電晶體ST2切實地設為斷開狀態，從而可保持藉由通道預充電而充電的通道的初始電位來進行寫入，因此可抑制並非寫入對象的記憶胞電晶體MT中的誤寫入。因此，可提高記憶胞的可靠性。再 者，根據本實施形態，可將選擇閘極電晶體ST2更快地設為斷開狀態，因此有可能將通道預充電期間抑制為短，從而使程式化開始時間(t2)進一步提前。即，藉由進一步縮短程式化動作的期間，從而可進一步提高動作的性能。
(第四實施形態)
接下來，對本發明的第四實施形態的半導體記憶裝置進行說明。本實施形態的半導體記憶裝置與所述第三實施形態不同的是，在通道預充電期間，對源極線CELSRC及井線CPWELL施加的電壓。圖10是表示第四實施形態中的通道預充電及程式化動作時的各配線的電位變化的圖。如圖10所示，在時刻t01，CELSRC電壓控制電路36對源極線CELSRC施加作為預充電電壓的電壓Va(Va>2V)。而且，在時刻t01，將輸出端連接電晶體38切換為導通，藉此，將井線CPWELL設為與源極線CELSRC為同電位。即，對井線CPWELL施加與預充電電壓相同的電壓Va。
藉由提高較對選擇閘極線SGS施加電壓的時機延遲規定時間來對源極線CELSRC施加的預充電電壓，從而由電容耦合帶來的輔助效果進一步提高，選擇閘極線SGS的充電(電位上升)得到進一步加速。因而，可較第三實施形態更快將選擇閘極電晶體ST2設為導通狀態。
接下來，為了將選擇閘極電晶體ST2設為斷開狀態，在時刻t04，對選擇閘極線SGS施加接地電壓Vss(例如0V)。由於選擇閘極電晶體ST2比第三實施形態更快切換為導通狀態，因 此時刻t04可設定為較時刻t1為規定時間△ta4(△ta4>△ta3)前。最後，在時刻t1，CELSRC電壓控制電路36將對源極線CELSRC施加的電壓切換為2V。而且，將輸出端連接電晶體38設為斷開，藉此，將井線CPWELL自源極線CELSRC予以分離，從CPWELL電壓控制電路37對井線CPWELL施加接地電壓Vss(例如0V)。
在時刻t1，井線CPWELL的電位從Va下降至接地電壓Vss，藉此，由井線CPWELL與選擇閘極線SGS的電容耦合帶來的輔助效果進一步提高，選擇閘極線SGS的放電(電位下降)得到加速。
即，根據本實施形態，在時刻t2，可將選擇閘極電晶體ST2切實地設為斷開狀態，從而可保持藉由通道預充電而充電的通道的初始電位來進行寫入，因此可抑制並非寫入對象的記憶胞電晶體MT中的誤寫入。因而，可提高記憶胞的可靠性。而且，由於可將選擇閘極電晶體ST2更快地設為斷開狀態，因此有可能將通道預充電期間抑制為短，從而使程式化開始時間(t2)進一步提前。即，藉由進一步縮短程式化動作的期間，從而可進一步提高動作的性能。
(第五實施形態)
接下來，對本發明的第五實施形態的半導體記憶裝置進行說明。本實施形態的半導體記憶裝置與所述第四實施形態不同的是，在通道預充電期間，切換(降低)源極線CELSRC的電壓的時機。圖11是表示第五實施形態中的通道預充電及程式化動作時的各配 線的電位變化的圖。如圖11所示，在較時刻t1為規定時間△tc後的時刻t12，CELSRC電壓控制電路36將對源極線CELSRC施加的電壓切換為2V。如此，使降低源極線CELSRC的電壓的時機晚於降低井線CPWELL的電壓的時機，從而對由井線CPWELL與選擇閘極線SGS的電容耦合帶來的輔助效果加上由源極線CELSRC與選擇閘極線SGS的電容耦合帶來的輔助效果，因此選擇閘極線SGS的放電(電位下降)得到進一步加速。
即，根據本實施形態，在時刻t2，可將選擇閘極電晶體ST2切實地設為斷開狀態，從而可保持藉由通道預充電而充電的通道的初始電位來進行寫入，因此可抑制並非寫入對象的記憶胞電晶體MT中的誤寫入。因而，可提高記憶胞的可靠性。而且，可將選擇閘極電晶體ST2更快地設為斷開狀態，因此有可能將通道預充電期間抑制為短，從而使程式化開始時間(t2)進一步提前。即，藉由進一步縮短程式化動作的期間，從而可進一步提高動作的性能。
對本發明的若干實施形態進行了說明，但該些實施形態是作為一例而表示，並不意圖限定發明的範圍。該些新穎的實施形態能以其他的各種形態來實施，在不脫離發明主旨的範圍內可進行各種省略、替換、變更。該些實施形態或其變形包含在發明的範圍或主旨內，並且包含在申請專利範圍所記載的發明及其均等的範圍內。
CELSRC:源極線 CPWELL:井線 SGD、SGD_sel、SGD_usel、SGS:選擇閘極線 t0~t2、t11:時刻 VPASS、VPGM:電壓 Vss:接地電壓 WL_sel:選擇字元線 WL_usel:非選擇字元線 WL_usel（D）:汲極側非選擇字元線 WL_usel（S）:源極側非選擇字元線 Δta1:規定時間

Claims (8)

  1. 一種半導體記憶裝置，包括：半導體基板，具有沿第一方向及與所述第一方向交叉的第二方向延伸的基板面；井區，形成於所述半導體基板的表面層；源極線，形成於所述半導體基板表面的所述井區上；第一選擇閘極線，配置於所述井區上，且沿與所述第一方向及所述第二方向正交的第三方向積層；多個字元線，配置於所述第一選擇閘極線上，且沿所述第三方向積層；第二選擇閘極線，配置於所述多個字元線上，且沿所述第三方向積層；多個位元線，配置於所述第二選擇閘極線之上，且沿所述第一方向延伸；記憶胞陣列，沿所述第三方向延伸，且具有多個記憶串，所述多個記憶串分別連接於對應的所述位元線與所述源極線之間；井電壓控制部，對施加至所述井區的電壓進行控制；源極電壓控制部，對施加至所述源極線的電壓進行控制；以及列電壓控制部，對所述第一選擇閘極線、所述多個字元線與所述第二選擇閘極線各自切換電壓的施加，在對所述記憶胞陣列中所含的一個記憶胞寫入資料之前，所 述列電壓控制部在第一時機，對所述第一選擇閘極線、所述多個字元線中的至少連接於所述一個記憶胞的所述字元線即選擇字元線、及較所述選擇字元線配置於下層的所述字元線施加電壓，將各自連接的電晶體設為導通狀態，在所述第一時機之後的第二時機，切換對所述第一選擇閘極線施加的電壓而將所述第一選擇閘極線所連接的所述電晶體設為斷開狀態，在所述第二時機以後的第三時機，切換對所述選擇字元線、與較所述選擇字元線配置於下層的所述字元線施加的電壓，將連接於它們的所述電晶體設為斷開狀態，所述源極電壓控制部在從所述第一時機直至所述第二時機之間的第四時機，對所述源極線施加第一電壓，所述井電壓控制部在從所述第一時機至所述第二時機之間的第五時機，對所述井區施加所述第一電壓，在所述第五時機之後的第六時機，對所述井區施加接地電壓。
  2. 如請求項1所述的半導體記憶裝置，其中所述記憶串的通道藉由從所述源極線施加的所述第一電壓而升壓至規定電壓。
  3. 如請求項2所述的半導體記憶裝置，其中所述第一時機、所述第四時機與所述第五時機為同時。
  4. 如請求項2所述的半導體記憶裝置，其中所述第一時機與所述第四時機為同時，所述第五時機晚於所述第四時機。
  5. 如請求項2所述的半導體記憶裝置，其中 所述第四時機與所述第五時機為同時，所述第四時機與所述第五時機晚於所述第一時機。
  6. 如請求項2所述的半導體記憶裝置，其中所述第一電壓高於所述源極電壓控制部在對所述選擇記憶胞的資料寫入時對所述源極線施加的第二電壓。
  7. 如請求項6所述的半導體記憶裝置，其中所述源極電壓控制部在所述第六時機，將對所述源極線施加的電壓切換為所述第二電壓。
  8. 如請求項7所述的半導體記憶裝置，其中所述源極電壓控制部晚於所述第五時機至的第七時機，將對所述源極線施加的電壓切換為所述第二電壓。
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