JP2013225359A - 半導体記憶装置 - Google Patents

Abstract

【課題】誤書き込みを低減できる半導体記憶装置を提供する。
【解決手段】実施形態によれば、半導体記憶装置は、複数のメモリセルＭＣの電流経路が直列に接続される複数のメモリセル列を備えるメモリセルアレイ１０と、電圧発生回路７と、制御回路４とを具備する。前記制御回路４は、前記メモリセルのデータ書き込み動作において、第１非選択ワード線に印加する第１中間電圧VPSSを、選択ワード線の書き込み電圧の印加時に、階段状にステップアップさせ、選択ワード線の少なくとも一方に隣接する第２非選択ワード線に印加する第２中間電圧VPASS1を、選択ワード線の書き込み電圧の印加の途中で、前記ステップアップの大きさよりも大きく高い側へ電圧シフトさせる。
【選択図】図３

Description

半導体記憶装置に関するものである。

従来、例えば、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置のメモリセルは、浮遊ゲートと称される電荷蓄積層と半導体基板との間の電荷の授受により、電気的なデータの書き換えを可能としている。

上記ＮＡＮＤ型フラッシュメモリは、電荷蓄積層を有する複数のメモリセルが配置されるメモリセルアレイを備える。さらに、メモリセルアレイ中の複数のメモリセルのソース及びドレインが隣接するメモリセル同士で共有するように直列接続され、一単位（メモリセルユニット）を形成する。さらに、一単位（メモリセルユニット）のドレイン側は、選択ゲート（ＳＧＤ）を介してビット線に接続され、ソース側もまた異なる選択ゲート（ＳＧＳ）を介してソース線（ＣＥＬＳＲＣ）に接続される。メモリセルの制御ゲートは、行方向に連続的に接続されて、ワード線（ＷＬ）となる。

特開２０１０−８６６２８号公報

誤書き込みを低減することができる半導体記憶装置を提供する。

実施形態によれば、半導体記憶装置は、複数のメモリセルの電流経路が直列に接続される複数のメモリセル列を備えるメモリセルアレイと、電圧発生回路と、制御回路とを具備し、前記制御回路は、前記メモリセルのデータ書き込み動作において、第１非選択ワード線に印加する第１中間電圧を、選択ワード線の書き込み電圧の印加時に、階段状にステップアップさせ、選択ワード線の少なくとも一方に隣接する第２非選択ワード線に印加する第２中間電圧を、選択ワード線の書き込み電圧の印加の途中で、前記ステップアップの大きさよりも大きく高い側へ電圧シフトさせる。

第１の実施形態に係る半導体記憶装置の全体構成例を示すブロック図。 第１の実施形態に係る半導体記憶装置の書き込み時間とワード線の電位をとの関係を示す図。 第１の実施形態に係るデータ書き込み時のワード線の波形図。 第１の実施形態に係るデータ書き込み時の非書き込みセルの断面図。 第１の実施形態に係るデータ書き込み時の書き込みセルの断面図。 第２の実施形態に係るデータ書き込み時の非書き込みセルの断面図。

［第１の実施形態］
＜１．全体構成例＞
まず、図１を用い、第１の実施形態に係る半導体記憶装置の全体構成例について説明する。

図示するように、第１の実施形態に係るＮＡＮＤ型フラッシュメモリ２１は、メモリセルアレイ１、センスアンプ回路２、ロウデコーダ３、コントローラ４、入出力バッファ５、ＲＯＭフューズ６、電圧発生回路７を備える。コントローラ４は、メモリセルアレイ１に対する制御部を構成する。

メモリセルアレイ１は、ＮＡＮＤセルユニット（メモリセル列）１０がマトリクス状にそれぞれ配列される複数のブロック（ＢＬＫ０、ＢＬＫ１、…、ＢＬＫｎ）により構成される。一つのＮＡＮＤセルユニット１０は、電流経路が複数個直列に接続されるメモリセルＭＣ（ＭＣ０、ＭＣ１、…、ＭＣ３１）と、その両端に接続される選択ゲートトランジスタＳ１、Ｓ２により構成される。データ消去は、このブロック（ＢＬＫ０、ＢＬＫ１、…、ＢＬＫｎ）単位にて行われる。

図示は省略するが、１つのメモリセルＭＣは、ドレインとソースとの間に形成されたゲート絶縁膜（トンネル絶縁膜）上に電荷蓄積層を有し、その電荷蓄積層上に、ゲート間絶縁膜を介してコントロールゲート電極ＣＧを形成したものとすることができる。コントロールゲートＣＧは、ワード線の１つに接続される。なお、電荷蓄積層としてはフローティングゲート電極、チャージトラップ層を有する絶縁膜、または、これらの複合膜等を用いることができる。

選択ゲートトランジスタＳ１のソースは共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ２のドレインはビット線ＢＬに接続される。

ＮＡＮＤセルユニット１０内のメモリセルＭＣの制御ゲートはそれぞれ異なるワード線ＷＬ（ＷＬ０、ＷＬ１、…、ＷＬ３１）に接続される。選択ゲートトランジスタＳ１、Ｓ２のゲートは、ワード線ＷＬと並行する選択ゲート線ＳＧ１、ＳＧ２にそれぞれ接続される。

１ワード線を共有する複数のメモリセルの集合は、１ページを構成する。例えば、ワード線ＷＬ１には、ＰＡＧＥ１が構成される。ページ単位で、データ書き込み及びデータ読み出しが行われる。また、１つのメモリセルに４値のデータを記憶する場合は、１ワード線を共有する複数のメモリセルの集合は２ページを構成する。

ワード線ＷＬと選択ゲート線ＳＧ１、ＳＧ２を共有する複数のＮＡＮＤセルユニット１０の集合は、データ消去の単位となるブロックＢＬＫを構成する。複数ブロック（ＢＬＫ０、ＢＬＫ１、…、ＢＬＫｎ）を含むメモリセルアレイ１は、シリコン基板の一つのセルウェル（ＣＰＷＥＬＬ）内に形成される。

センスアンプ回路（SA）２は、メモリセルアレイ１のビット線ＢＬに電気的に接続される。センスアンプ回路２は、読み出しデータをセンスし書き込みデータを保持するためのページバッファを構成する複数のセンスアンプＳＡを有する。センスアンプ回路２は、カラム選択ゲートを有する。

ロウデコーダ（ワード線ドライバを含む）（Row DED / WDRV）３は、ワード線ＷＬおよび選択ゲート線ＳＧ１、ＳＧ２を選択して駆動する。

コントローラ（CNTL）４は、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号を受けて、このＮＡＮＤ型フラッシュメモリ２１の全般の動作の制御を行う。
具体的に、コントローラ４は、コマンドインタフェースやアドレス保持、転送回路を含み、メモリコントローラ２０（または、ホストなど）から供給されたデータが書き込みデータであるかアドレスデータであるかを判定する。この判定結果に応じて、書き込みデータはセンスアンプ回路２に転送され、アドレスデータはロウデコーダ３やセンスアンプ回路２に転送される。また、コントローラ４は、外部制御信号に基づいて、データ読み出し、データ書き込み、データ消去のシーケンス制御、印加電圧の制御等を行う。

データ入出力バッファ（I/O Buffer）５は、センスアンプ回路２と外部入出力端子との間でデータ授受を行う他、コマンドデータやアドレスデータを受け取る。

ロムヒューズ（ROM Fuse）６は、例えば、後述するデータ書き込み動作の際に用いられる書き込み電圧レベルに係るパラメータ等が記録される。これらは、例えば、ＮＡＮＤ型フラッシュメモリ２１の電源立ち上げ時に、ロムヒューズ６から読み出され、コントローラ４内の図示しないレジスタ回路に読み込まれ、ＮＡＮＤ型フラッシュメモリ２１の動作の際等に用いられる。

電圧発生回路７は、昇圧回路１１と、パルス発生回路１２とを備える。昇圧回路１１は、それぞれ複数のチャージポンプ回路（チャージポンプ回路ＣＰ１，ＣＰ２、・・・、ＣＰｎ）から構成され得る。昇圧回路１１は、図示しないクロック発生回路より与えられるクロックＣＬＫに応じて、所定の電圧をチャージしてパルス発生回路に出力する。パルス発生回路（ＰＧ）１２は、昇圧回路１１からの入力に応じて、データ書き込み動作等の際に必要な所定のパルス電圧を発生させる。

上記構成において、電圧発生回路７は、コントローラ４からの制御信号に基づいて、入力されるクロックＣＬＫのクロック数や、駆動される昇圧回路１１の数を切替え、さらにパルス発生回路１２を制御して、所望のパルス電圧を発生させる。クロックＣＬＫ数や、駆動される昇圧回路１１の数を切り替えるのは、後述するように、パルス電圧の立ち上がり時間（電圧波形の傾き等の鈍りの度合）を変化させるためである。

＜２−１．データ書き込み動作＞
次に、第１の実施形態に係る半導体記憶装置のデータ書き込み動作について説明する。

書き込みシーケンスについて
まず、図２を用い、書き込みシーケンスの概略について説明する。

図２に示すように、書き込みシーケンスは、書き込み動作（Program）とベリファイ動作（Verify）の繰り返し動作で構成することができる。また、図２に示すように、書き込みの１回目には、メモリセルＭＣのゲートを構成するワード線ＷＬに、書込電位として初期書込電位（Ｉｎｉｔｉａｌ Ｖｐｇｍ）を印加する。そして、ワード線ＷＬにはメモリセルＭＣの閾値が設定閾値に達するまで書込電位を複数回印加する。書込電位を印加する毎に、メモリセルＭＣの閾値が設定閾値に達したかどうかが検証される。ここで、書き込み電圧Ｖｐｇｍを段階的に増加させる（以降、「ステップアップ書き込み」と称する場合がある）。

例えば、先ず、ワード線ＷＬの電位を立ち上げ、１回目の初期書込電位（Ｉｉｎｉｔｉａｌ Ｖｐｇｍ）として、例えば１５Ｖを印加する。そして、１５Ｖに保ち、その後０Ｖまで減少させる。ここで、電位の波形はパルス状になる。次に、セルＭＣの閾値の読み出しを行い、追加書き込みが必要か書き込み終了かを検証するベリファイ動作を行う（以降「ベリファイ」と称する場合がある）。さらに、ワード線ＷＬの電位を立ち上げ、Ｉｉｎｉｔｉａｌ Ｖｐｇｍより高い電位、例えば０．５Ｖ増加させた１５．５Ｖを印加する。これが２回目の書き込みである。その後、ベリファイを行い、追加書き込みが必要か書き込み終了かを検証する。このようなパルス状の電位の書き込みと読み出しを繰り返す。繰り返される書き込みと読み出しを「ループ」と称する場合がある。

データ書き込み動作のワード線の内部波形について
図３は、図２の書き込み動作のうちいずれか１つの詳細な内部波形の図であり、第１の実施形態に係る書き込み動作のワード線の内部波形の一例である。
（領域０）
まず、制御回路は、時刻ｔ０−１の際に、ドレイン側選択線の電圧を電圧Vselまで上昇させ、ソース側選択線の電圧を０Ｖにする。

続いて、制御回路は、時刻ｔ０−２の際に、ビット線の電圧を制御する。ここで、選択メモリセルにデータを書き込む場合はビット線を０Ｖにし、選択メモリセルにデータを書き込まない場合は、電圧を電圧Vhighまで上昇させる。

（領域１）
続いて、時刻ｔ１−ｔ２の期間において、非選択ワード線と選択ワード線とを中間電圧VPASSまで昇圧させる。中間電圧VPASSは、非選択ワード線に印加され、メモリセルに蓄積された電荷にかかわらずメモリセルをオンさせる電圧である。なお、ビット線に印加される電圧Vhighは、例えば電源電圧であり、非選択ワード線に中間電圧VPASSが印加された時に、メモリセルのチャネル電位が上昇する。なお中間電圧VPASSは、上記電圧Vsel、電圧Vhighよりも大きい。

（領域２）
続いて、時刻ｔ３−ｔ４の期間において、選択ワード線に、書き込み電圧VPGMを印加する。この時、チャネル電位がやや上昇する場合もある。一方、データ書き込みを行わない場合は、選択したメモリセルの電荷蓄積層とチャネル（基板）の間に高電界をかけないため、ビット線を正電圧Vhighに印加してビット線側の選択ゲートSGDに接続されたトランジスタSGDTをカットオフさせる。その結果、非選択ワード線の中間電圧VPASSによるカップリング効果でフローティング状態のチャネル電位をブーストする。ここで、時刻ｔ４のブースト直後は、高いチャネル電位を持つが、書き込みしている最中に選択ゲートオフリークやジャンクションリーク等でチャネル電位が降下する可能性がある。そのため、非選択メモリセルが誤書き込みされ、セルデータの信頼性が悪くなる可能性がある。そこで、それを改善するため、以降の時刻において、以下のような制御を行う。

（領域３）
続いて、時刻ｔ４の際に、選択ワード線に隣接するワード線を除いた非選択ワード線に与える中間電圧VPASSを、初期電圧V_STAIRから階段状にステップアップさせる。このように制御することで、図中の下段の破線２２で囲って示すように、選択ゲートトランジスタのオフリークやジャンクションリークでチャネル電位が降下することを防止し、非書き込みセルのチャネルブースト電圧を、断続的にほぼ一定レベルに保つことができる。続いて、時刻ｔ４−ｔ５の期間において、非選択ワード線に与える中間電圧VPASSを、階段状にステップアップさせる。このような初期電圧（V_STAIR）から階段状にステップアップする電圧を与えることで、図中の下段に２２にて破線で囲って示すように、リークで降下するチャネル電位を補うことができる。なお、前記ステップアップはチャネルからの電流リークを補うため、ステップアップのステップ幅が小さく緩やかなものであっても良い。例えば、ステップアップの１段分の高さVstepは、後述する、シフト電圧（V_SHIFT）よりも小さくても良い。また、そのステップ電圧の合計VSTEP_Totalもさほど大きいものでなくとも良い。例えば、ステップ電圧の合計VSTEP_Totalは、シフト電圧（V_SHIFT）と同じにすることもできる。その結果、パラメータの数を少なくすることができ、回路構成を簡略化することができる。また、ステップアップの１段分の高さVstepは全て同じでなくても良い。

（領域４）
続いて、時刻ｔ５−ｔ６の期間において、選択ワード線（ＷＬｎ）の少なくとも一方に隣接した非選択ワード線（ＷＬｎ±１）には、中間電圧VPASS1について初期電圧V_STAIRからシフト電圧V_SHIFTまで昇圧させる制御を行う。上記のように制御することで、図中の上段の破線２１で囲って示すように、選択ワード線の書き込み電圧VPGMの到達速度を、カップリング効果でアシストし、書き込みセルの書き込み特性を改善することができる（Coupling Assist Effect for Select WL setup）。また、選択ワード線（ＷＬｎ）の両側に隣接した非選択ワード線（ＷＬｎ±１）を共に初期電圧V_STAIRからシフト電圧V_SHIFTまで昇圧させることにより、カップリング効果によるアシストが大きくなるため好ましい。さらには、隣接した非選択ワード線（ＷＬｎ±１）に隣接した非選択ワード線（ＷＬｎ±２）も初期電圧V_STAIRからシフト電圧V_SHIFTまで昇圧させることができる。その結果、カップリング効果によるアシストがさらに大きくすることができる。また、図中の下段の破線２２で囲って示すように、この領域４においては、チャネル電位の上昇量が領域３とくらべてやや上昇する場合もある。

また、シフト電圧V_SHIFTはステップアップの１段分の高さVstepよりも大きい。また、電圧をステップアップする回数は中間電圧VPASSより中間電圧VPASS1の方が少ない。すなわち、中間電圧VPASS1は少ない回数で大きくステップアップさせている。その結果、カップリング効果によるアシストを大きくしている。一方、中間電圧VPASS1の電圧をステップアップする回数を多くしてしまうと、非選択ワード線であるワード線（ＷＬｎ±１）に加わる電圧が大きくなりすぎてしまう。その結果、ワード線（ＷＬｎ±１）に誤書き込みが発生してしまう。故に、中間電圧VPASS1の電圧をステップアップする回数は中間電圧VPASSのそれよりも少なくしている。

＜２−２．データ書き込み時の非書き込みセル及び書き込みセルの電圧関係について＞
図４は、上記領域３以降のデータ書き込み時の非書き込みメモリセルのビット線方向の断面構成を示している。図示するように、非書き込みセルでは、非選択ワード線に中間電圧VPASSが印加され、ビット線にVHIGHが与えられ選択トランジスタSGDTがカットオフされるため、ウェル領域（PWELL）のチャネル電位がブースト効果により上昇する。また、選択ワード線に隣接する非選択ワード線に中間電圧VPASS1が印加される。

図５は、上記領域３以降のデータ書き込み時の書き込みメモリセルのビット線方向の断面構成を示している。図示するように、書き込みセルでは、同様に非選択ワード線に中間電圧VPASSが印加されるが、ビット線に、例えば、０Ｖ与えられる。そのため、選択トランジスタＳＧＤＴがカットオフしない。そのためウェル領域（PWELL）のチャネル電位はブースト効果により上昇しない。加えて、選択ワード線に隣接するワード線には中間電圧VPASS1を与え、カップリング効果によって選択ワード線をアシストし、選択ワード線の書き込み電圧VPGMへの到達速度を早くすることができる(Controlling Assist Effect for Select WL setup)。

以上の制御により、第１の実施形態に係る半導体記憶装置のデータ書き込み動作を行う。

＜３．作用効果＞
第１の実施形態に係る半導体記憶装置及びその制御方法によれば、少なくとも下記（１）及び（２）に示す効果が得られる。

（１）誤書き込みを低減でき、書き込みセルの書き込み特性を向上することができる。
上記のように、本例に係る半導体記憶装置は、複数のビット線とワード線との交差位置に配置され、電流経路が直列に接続される複数のメモリセル列１０を備えるメモリセルアレイ１と、メモリセルアレイに与える電圧を発生させる電圧発生回路７と、メモリセルアレイおよび電圧発生回路を制御する制御回路４とを具備する。制御回路４は、メモリセルＭＣのデータ書き込み動作において、非書き込みメモリセルのチャネルブースト電圧を支配する非選択ワード線に印加する中間電圧VPASSを、選択ワード線の書き込み電圧の印加の途中で、階段状にステップアップさせ（領域３）、選択ワード線に隣接する非選択ワード線に印加する中間電圧VPASS1を、選択ワード線の書き込み電圧ＶＧＰＭの印加の最終段階で、高い側へ電圧シフトさせる（領域４）。

このように、本例では、ＮＡＮＤ型フラッシュメモリのデータ書き込み時に、非書き込みメモリセルのチャネル電位を大きく左右する非選択ワード線に印加する中間電圧VPASSを階段状にステップアップさせることで、選択ゲートトランジスタのオフリークやジャンクションリーク等で降下する非書き込みセルのチャネル電位を断続的にほぼ一定に保って誤書き込みを低減することができる。さらに、選択ワード線に隣接した非選択ワード線に印加する中間電圧VPASS1を選択ワード線の書き込み電圧VPGMの印加途中で、大きく高い側へ電圧シフトさせることで、書き込み電圧VPGMの到達速度をカップリング効果で速めて書き込みセルの書き込み特性を向上することができる。

より具体的には、図３の時刻ｔ４の際に、選択ワード線（ＷＬｎ）に隣接するワード線を除いたその他の非選択ワード線に与える電圧VPASS（Stair）を、階段状にステップアップさせる。このように制御することで、図中の下段の破線２２で囲って示すように、選択ゲートオフリークやジャンクションリークでレベル降下する非書き込みセルのチャネル電位を、断続的にほぼ一定レベルに保つことができる。

さらに、時刻ｔ５−ｔ６の期間において、選択ワード線に隣接した非選択ワード線には、中間電圧VPASS1についてシフト電圧V_SHIFTまで昇圧させる制御を行う。上記のように制御することで、図中の上段の破線２１で囲って示すように、選択ワード線の書き込み電圧VPGMの到達速度を、カップリング効果でアシストし、書き込みセルの書き込み特性を改善することができる（Coupling Assist Effect for Select WL setup）。

また、選択ワード線（ＷＬｎ）に隣接するワード線（ＷＬｎ±１）のみに中間電圧VPASS1を印加し、それ以外のチャネル電位をブーストするワード線に中間電圧VAPSSを印加し、さらに中間電圧VPASSを階段状にステップアップさせている。その結果、最大限にチャネル電位の低下を抑制しながら、選択ワード線（ＷＬｎ）の書き込み電圧VPGMを上昇させることができる。

このように、本例によれば、非書き込みセル及び書き込みセルのいずれの観点からも、信頼性に優れた半導体記憶装置を提供することが可能である。

（２）最適なタイミングで制御を行い、信頼性を向上することができる。

ここで、本例では、図３に示したように、制御回路４は、まず、時刻ｔ４の際に、非選択ワード線に印加する中間電圧VPASSを、選択ワード線の書き込み電圧の印加の途中で、階段状にステップアップさせる（領域３）。次に、時刻ｔ５の際に、選択ワード線に隣接する非選択ワード線に印加する中間電圧VPASS1を、選択ワード線の書き込み電圧の印加の最終段階である、書き込み電圧VPGMの到達近傍で、高い側へ電圧シフトさせる（領域４）。このように、中間電圧VPASSをまず書き込み電圧VPGMの立ち上げた後で階段状にステップアップさせ、次に中間電圧VPASS1を書き込み電圧VPGMの到達近傍で、高い側へ電圧シフトさせる制御が望ましい。このように制御する技術的な理由については、以下の考察の通りである。

例えば、本例と異なり、仮に、中間電圧VPASSを、書き込み電圧VPGMの立ち上った後半から開始する場合を考察する。しかしながら、この場合では、書き込み電圧VPGMの立ち上りの前半までにおけるリーク等により、チャネル電位は低くなる。

次に、仮に、中間電圧VPASS1を、書き込み電圧VPGM立ち上がりの前半から開始する場合を考察する。しかしながら、この場合では、カップリング効果によるアシストは書き込み電圧VPGMが急峻に立ち上がっている書き込み電圧VPGM立ち上がりの前半では効果が薄い。従って、書き込み特性はさほど改善しない。一方、書き込み電圧ＶＰＧＭがある程度立ち上がり、書き込み電圧ＶＰＧＭの上昇速度が遅くなった時刻（例えば、書き込み電圧ＶＰＧＭが飽和値に近づくやや手前）において、隣接する非選択ワード線（ＷＬｎ±１）を上昇させるとアシスト効果により書き込み電圧ＶＰＧＭの電圧上昇が再度加速される。

上記考察のように、中間電圧VPASSをまず書き込み電圧VPGMの立ち上げた後で階段状にステップアップさせ、次に中間電圧VPASS1を書き込み電圧VPGMの到達近傍で、高い側へ電圧シフトさせる制御が技術的に望ましい。上記のタイミングで制御することで、非書き込みセルについてチャネル電位をほぼ一定に保つことができ、書き込みセルについて書き込特性を改善することができる。

［第２実施形態（ＲＥＡＳＢ方式の一例）］
次に、図６を用い、第２の実施形態に係る半導体記憶装置について説明する。第２の実施形態は、非選択ビット線の非選択ワード線ＷＬに与えられるＲＥＡＳＢ（Revised Erase Area Self Boost）方式における中間電圧ＶPASS、アイソレーション電圧ＶISO、緩衝電圧ＶGPについても同様に適用するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

構成に関しては、上記第１の実施形態と実質的に同様であるため、詳細な説明を省略する。

＜ＲＥＡＳＢ方式について＞
図６を用い、第２の実施形態に係るＲＥＡＳＢ方式について説明する。

このＲＥＡＳＢ方式は、非選択ビット線（非選択メモリセル列）における非選択ワード線ＷＬに与えられる電圧に関するもので、電圧関係は、図５のように示される。本例では、選択セルをＭＣ３０とする場合を一例に挙げる。

図示するように、選択ワード線ＷＬ３０には、書き込み電圧ＶＰＧＭが与えられる。

非選択ワード線ＷＬ２６には、緩衝電圧ＶＧＰが与えられる。緩衝電圧ＶＧＰは、アイソレーション電圧ＶＩＳＯと中間電圧ＶＰＡＳＳ、書き込み電圧ＶＰＧＭの急激な電位差を緩和する電圧である（ＶＩＳＯ＜ＶＧＰ＜ＶＰＡＳＳ、ＶＰＡＳＳ１）。

非選択ワード線ＷＬ２７には、アイソレーション電圧ＶＩＳＯが与えられる。アイソレーション電圧ＶＩＳＯは、Highly Boosted領域とLowly Boosted領域を分ける電圧、例えば、接地電位Ｖｓｓよりもやや高い電圧にすることができる。

なお、上記に示した場合には限られない。例えば、電圧の種類が４種類以上、以下で有っても良いし、緩衝電圧Ｖｐｇ／アイソレーション電圧ＶＩＳＯが与えられるワード線ＷＬは２本であっても良い。

選択ワード線ＷＬ３０に隣接する非選択ワード線ＷＬ２９、ＷＬ３０には、上記と同様に、中間電圧VPASS1が与えられる。

その他の非選択ワード線ＷＬには、上記と同様に、中間電圧ＶPASSが与えられる。

但し、上記電圧値は、ＶＰＧＭ ＞ ＶPASS、ＶPASS１ ＞ＶＧＰ ＞ ＶＩＳＯ、なる関係がある。なお中間電圧VPASSは、中間電圧ＶPASS１とアイソレーション電圧ＶＩＳＯの間に位置し、緩衝電圧ＶＧＰより高くても、低くても良いし、同じであっても良い。

上記電圧関係により、基板３１中には、低くブーストされた書き込み領域（Program area Lowly Boosted）および高くブーストされた消去領域（Erased area Highly Boosted）が形成される。なお、アイソレーション電圧ＶＩＳＯよりもソース線側の非選択ワード線に加わる中間電圧Vpassはステップアップしてもよいし、ステップアップしなくても良い。ただし、電荷蓄積層とチャネル電位間の電位差を小さくする点からステップアップしない方が好ましい。

本例における緩衝電圧ＶＧＰ、アイソレーション電圧ＶＩＳＯにおいても、上記第１の実施形態と同様に、その傾き等を制御することが可能である。

＜作用効果＞
上記のように、第２の実施形態に係る半導体記憶装置及びその制御方法によれば、少なくとも上記（１）及び（２）と同様の効果が得られる。

さらに、第２の実施形態のように、必要に応じ、上記ＲＥＡＳＢ方式に適用することが可能である。そのため、チャネル電位の降下を防止することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＢＬ…ビット線、ＷＬ…ワード線、１…メモリセルアレイ、１０…メモリセル列、ＭＣ…メモリセル、４…制御回路、７…電圧発生回路。

Claims (5)

1. 複数のメモリセルの電流経路が直列に接続される複数のメモリセル列を備えるメモリセルアレイと、
   電圧発生回路と、
   制御回路とを具備し、前記制御回路は、前記メモリセルのデータ書き込み動作において、
   第１非選択ワード線に印加する第１中間電圧を、選択ワード線の書き込み電圧の印加時に、階段状にステップアップさせ、
   選択ワード線の少なくとも一方に隣接する第２非選択ワード線に印加する第２中間電圧を、選択ワード線の書き込み電圧の印加の途中で、前記ステップアップの大きさよりも大きく高い側へ電圧シフトさせる
   半導体記憶装置。
2. 前記制御回路は、
   前記第１中間電圧を前記書き込み電圧が立ち上がりを開始する付近で、階段状にステップアップさせ、
   次に前記第２中間電圧を前記書き込み電圧の到達近傍で、高い側へ電圧シフトさせる
   請求項１に記載の半導体記憶装置。
3. 前記制御回路は、前記メモリセルのデータ書き込み動作において、
   前記選択ワード線よりもソース線側の第３非選択ワード線にアイソレーション電圧を与え、
   前記アイソレーション電圧よりもソース線側に位置する第４非選択ワード線の電圧はステップアップさせない
   請求項１又は２に記載の半導体記憶装置。
4. 前記メモリセル列の一端に接続され、ゲート電極が選択線に接続される選択トランジスタと、
   前記選択トランジスタの一端に接続されたビット線とをさらに具備し、
   前記制御線に第１電圧を印加した後、前記ビット線の電圧を第２電圧に上昇させ、
   その後、前記第１非選択ワード線に前記第１中間電圧を印加する
   請求項１乃至３のいずれかに記載の半導体記憶装置。
5. 前記メモリセル列の一端に接続され、ゲート電極が選択線に接続される選択トランジスタと、
   前記選択トランジスタの一端に接続されたビット線とをさらに具備し、
   前記制御線に第１電圧を印加した後、前記ビット線の電圧を０Ｖにし、
   その後、前記第１非選択ワード線に前記第１中間電圧を印加する
   請求項１乃至３のいずれかに記載の半導体記憶装置。

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