CN111667856A - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种高速地动作的半导体存储装置。实施方式的半导体存储装置具备：第1存储晶体管；第1配线，连接在第1存储晶体管的栅极电极；第1连接晶体管，连接在第1配线；以及第2配线，连接在第1连接晶体管。在针对第1存储晶体管的第1写入动作的第1时刻，第1配线的电压成为第1电压，第2配线的电压成为比第1电压大的第2电压。在第1时刻之后的第2时刻，第1配线的电压成为比第1电压大且比第2电压小的第3电压，第2配线的电压成为比第1电压大且比第2电压小的第4电压。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2019-41070号(申请日：2019年3月7日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
已知有包含存储晶体管的半导体存储装置。
发明内容
实施方式提供一种高速地动作的半导体存储装置。
一实施方式的半导体存储装置具备：第1存储晶体管；第1配线，连接在第1存储晶体管的栅极电极；第1连接晶体管，连接在第1配线；及第2配线，连接在第1连接晶体管。在针对第1存储晶体管的第1写入动作的第1时刻，第1配线的电压成为第1电压，第2配线的电压成为比第1电压大的第2电压。在第1时刻之后的第2时刻，第1配线的电压成为比第1电压大且比第2电压小的第3电压，第2配线的电压成为比第1电压大且比第2电压小的第4电压。
附图说明
图1是表示第1实施方式的半导体存储装置的构成的示意性框图。
图2是表示第1实施方式的半导体存储装置的一部分构成的示意性电路图。
图3是表示第1实施方式的半导体存储装置的一部分构成的示意性电路图。
图4是表示第1实施方式的半导体存储装置的一部分构成的示意性电路图。
图5是表示第1实施方式的半导体存储装置的一部分构成的示意性俯视图。
图6是图5的A所示的部分的示意性放大图。
图7是将图6所示的构成在B-B'线处切断并在箭头方向上观察所得的示意性剖视图。
图8是图7的C所示的部分的示意性放大图。
图9是用来对第1实施方式的写入动作进行说明的示意性剖视图。
图10是用来对第1实施方式的写入动作进行说明的示意性剖视图。
图11是用来对第1实施方式的写入动作进行说明的示意性流程图。
图12是用来对第1实施方式的写入动作进行说明的示意性波形图。
图13是用来对第1实施方式的写入动作进行说明的示意性波形图。
图14是用来对第1实施方式的写入动作进行说明的示意性波形图。
图15是用来对第1实施方式的写入动作进行说明的示意性波形图。
图16是用来对第1实施方式的写入动作进行说明的示意性波形图。
图17是用来对第2实施方式的写入动作进行说明的示意性波形图。
图18是用来对第2实施方式的写入动作进行说明的示意性波形图。
图19是用来对第2实施方式的写入动作进行说明的示意性波形图。
图20是表示第3实施方式的半导体存储装置的一部分构成的示意性电路图。
图21是表示第3实施方式的半导体存储装置的一部分构成的示意性电路图。
具体实施方式
接下来，参照附图详细地说明实施方式的半导体存储装置。此外，以下实施方式仅为一例，并非意图限定本发明而示出。另外，以下附图是示意性图，为了方便说明，有时省略一部分构成。另外，对于多个实施方式共通的部分基本上省略说明。
另外，当在本说明书中表述为“半导体存储装置”时，有意指存储器裸片的情况，也有意指存储器芯片、存储卡、及SSD(Solid State Drive，固态驱动器)等包含控制裸片的存储器系统的情况。进而，也有意指智能手机、平板终端、个人计算机等包含主机的构成的情况。
另外，在本说明书中，当表述为第1构成“电连接”在第2构成时，第1构成可直接连接在第2构成，也可为第1构成经由配线、半导体部件或晶体管等连接在第2构成。例如，在将3个晶体管串联连接的情况下，即使第2个晶体管为断开(OFF)状态，第1个晶体管也将“电连接”在第3个晶体管。
另外，在本说明书中，当表述为第1构成“连接在”第2构成及第3构成之“间”时，有意指第1构成、第2构成及第3构成串联连接，且第1构成设置在第2构成及第3构成的电流路径的情况。
另外，在本说明书中，当表述为电路等使两条配线等“导通”时，例如有意指该电路等包含晶体管等，该晶体管等设置在两条配线之间的电流路径，该晶体管等成为导通(ON)状态的情况。
[第1实施方式]
[构成]
图1是表示第1实施方式的半导体存储装置的构成的示意性等效电路图。
本实施方式的半导体存储装置具备存储单元阵列MCA及控制存储单元阵列MCA的周边电路PC。
存储单元阵列MCA具备多个存储块MB。这多个存储块MB分别具备多个串单元SU。这多个串单元SU分别具备多个存储器串MS。这多个存储器串MS的一端分别经由位线BL连接在周边电路PC。另外，这多个存储器串MS的另一端分别经由共通的源极线SL连接在周边电路PC。
存储器串MS具备串联连接在位线BL及源极线SL之间的漏极选择晶体管STD、串联连接的多个存储单元MC、及源极选择晶体管STS。以下，有时将漏极选择晶体管STD及源极选择晶体管STS简称为选择晶体管(STD、STS)。
存储单元MC是场效型晶体管，具备作为通道区域发挥功能的半导体柱、包含电荷蓄积膜的栅极绝缘膜、及栅极电极。存储单元MC的阈值电压根据电荷蓄积膜中的电荷量而发生变化。此外，在与1个存储器串MS对应的多个存储单元MC的栅极电极，分别连接着字线WL。这些字线WL分别共通连接在1个存储块MB中的所有存储器串MS。
选择晶体管(STD、STS)是场效型晶体管，具备作为通道区域发挥功能的半导体柱、栅极绝缘膜及栅极电极。在选择晶体管(STD、STS)的栅极电极，分别连接着选择栅极线(SGD、SGS)。漏极选择线SGD与串单元SU对应地设置，且共通连接在1个串单元SU中的所有存储器串MS。源极选择线SGS共通连接在1个存储块MB中的所有存储器串MS。
周边电路PC具备：动作电压产生模块21，产生动作电压；地址解码器22，对地址数据进行解码；块选择电路23及电压选择电路24，根据地址解码器22的输出信号对存储单元阵列MCA传输动作电压；感测放大器25，连接在位线BL；以及序列发生器26，控制这些部件。
动作电压产生模块21具备多个动作电压产生单元31。对这多个动作电压产生单元31例如供给接地电压及电源电压。另外，这多个动作电压产生单元31分别按照来自序列发生器26的控制信号，在针对存储单元阵列MCA的读出动作、写入动作及删除动作时，依次产生施加到位线BL、源极线SL、字线WL及选择栅极线(SGD、SGS)的动作电压，并输出到多个动作电压输出端子311。
地址解码器22具备多条块选择线32及多条电压选择线33。例如，地址解码器22按照来自序列发生器26的控制信号，依次参照地址寄存器的地址数据，将该地址数据进行解码，将与地址数据对应的特定的块选择线32及电压选择线33设为“H”状态，将除此以外的块选择线32及电压选择线33设为“L”状态。
块选择电路23具备与存储块MB对应的多个块选择部34。这多个块选择部34分别具备与字线WL及选择栅极线(SGD、SGS)对应的多个块选择晶体管35。块选择晶体管35例如为场效型耐压晶体管。块选择晶体管35的一端分别电连接在对应的字线WL或选择栅极线(SGD、SGS)。另一端分别经由配线CG及电压选择电路24电连接在动作电压输出端子311。栅极电极共通连接在对应的块选择线32。
电压选择电路24具备与字线WL及选择栅极线(SGD、SGS)对应的多个电压选择部36。这多个电压选择部36分别具备多个电压选择晶体管37。电压选择晶体管37例如为场效型耐压晶体管。电压选择晶体管37的一端分别经由配线CG及块选择电路23电连接在对应的字线WL或选择栅极线(SGD、SGS)。另一端分别电连接在对应的动作电压输出端子311。栅极电极分别连接在对应的电压选择线33。
感测放大器25与多条位线BL连接。感测放大器25例如具备对应于位线BL的多个感测放大器单元。感测放大器单元分别具备：箝位晶体管，基于动作电压产生模块21中产生的电压来对位线BL供给电压及电流；感测电路，感测位线BL的电压或电流；多个锁存器，保存该感测电路的输出信号或写入数据、验证通过标志等；以及逻辑电路。逻辑电路例如在读出动作时，参照锁存器中所保存的数据来特定出存储单元MC中所保存的数据。另外，例如在写入动作时，参照锁存器中所保存的数据，控制位线BL的电压。
序列发生器26根据所输入的命令及半导体存储装置的状态，对动作电压产生模块21、地址解码器22及感测放大器25输出控制信号。例如，序列发生器26按照时钟信号依次参照指令寄存器的指令数据，将该指令数据进行解码，并输出到动作电压产生模块21、地址解码器22及感测放大器25。
图2～图4是表示动作电压产生单元31的构成的示意性等效电路图。
如图2所示，动作电压产生单元31具备：升压电路31a，对动作电压输出端子311输出电压VOUT；分压电路31b，连接在动作电压输出端子311；以及比较器31c，根据从分压电路31b输出的电压VOUT'与参照电压VREF的大小关系而对升压电路31a输出反馈信号FB。
如图3所示，升压电路31a具备交替地连接在电源电压输入端子312及动作电压输出端子311之间的多个晶体管313a、313b。对电源电压输入端子312供给电源电压。串联连接的多个晶体管313a、313b的栅极电极连接在各个漏极电极及电容器314。另外，升压电路31a具备：AND(与)电路315，输出时钟信号CLK及反馈信号FB的逻辑和；电平移位器316a，将AND电路315的输出信号升压后输出；以及电平移位器316b，将AND电路315的输出信号的反相信号升压后输出。电平移位器316a的输出信号经由电容器314与晶体管313a的栅极电极连接。电平移位器316b的输出信号经由电容器314与晶体管313b的栅极电极连接。
在反馈信号FB为“H”状态的情况下，从AND电路315输出时钟信号CLK。伴随于此，从动作电压输出端子311向电源电压输入端子312移送电子，动作电压输出端子311的电压增大。另一方面，在反馈信号FB为“L”状态的情况下，未从AND电路315输出时钟信号CLK。因此，动作电压输出端子311的电压未增大。
分压电路31b(图2)具备：电阻元件318，连接在动作电压输出端子311及分压端子317之间；以及可变电阻元件319，串联连接在分压端子317及接地端子之间。可变电阻元件319的电阻值能够根据动作电压控制信号VCTRL予以调整。因此，从分压端子317输出的电压VOUT'的大小能够根据动作电压控制信号VCTRL予以调整。
如图4所示，可变电阻元件319具备并联连接在分压端子317及接地端子之间的多个电流路径320。这多个电流路径320分别具备串联连接的电阻元件321及晶体管322。设置在各电流路径320的电阻元件321的电阻值也可为互不相同的大小。对设置在各电流路径320的晶体管322的栅极电极分别输入动作电压控制信号VCTRL不同的比特。另外，可变电阻元件319也可具有不包含晶体管322的电流路径323。
比较器31c(图2)输出反馈信号FB。反馈信号FB在分压端子317的电压VOUT'大于参照电压VREF的情况下成为“L”状态，而在电压VOUT'小于参照电压VREF的情况下则成为“H”状态。
图5是本实施方式的半导体存储装置的示意性俯视图。本实施方式的半导体存储装置具备衬底100。另外，在衬底100上，设置着排列在X方向的2个存储单元阵列MCA。存储单元阵列MCA具备配设在Y方向的多个存储块MB。另外，在存储单元阵列MCA的外部的区域，设置着周边电路PC。
图6是图5的A所示的部分的放大图。在本实施方式中，存储单元阵列MCA具备因在X方向上延伸的分断槽ST而在Y方向上分离的多个子块构造体SB。存储块MB包含排列在Y方向的2个子块构造体SB。在各子块构造体SB形成着在X方向上延伸的分断槽SHE，利用该分断槽SHE在各子块构造体SB形成排列在Y方向的2个串单元SU。另外，各子块构造体SB具备导电层110、及呈错位状配设的多个半导体柱120。另外，图6中图示出排列在X方向且在Y方向上延伸的多条位线BL。各位线BL在Y方向上延伸，且连接在与各串单元SU对应的1个半导体柱120。
图7是利用B-B'线将图6所示的构造切断，并在箭头方向上观察所得的示意性剖视图。图8是图7的C所示的部分的示意性放大图。如图7所示，本实施方式的半导体存储装置具备：衬底100；多个导电层110，排列在Z方向；多个半导体柱120，在Z方向上延伸；多个栅极绝缘膜130，分别设置在多个导电层110及多个半导体柱120之间；以及导电层140，连接在衬底100。
衬底100例如为包含P型杂质的单晶硅(Si)等半导体衬底。在衬底100的表面的一部分，设置着包含磷(P)等N型杂质的N型阱。另外，在N型阱的表面的一部分，设置着包含硼(B)等P型杂质的P型阱。
导电层110是在X方向上延伸的大致板状的导电层，且在Z方向上排列着多个。导电层110例如可包含氮化钛(TiN)及钨(W)的积层膜等，也可包含含有磷或硼等杂质的多晶硅等。另外，在导电层110之间，设置着氧化硅(SiO2)等绝缘层101。
多个导电层110中的位于最下层的一个或多个导电层110作为源极选择线SGS(图1)及连接在该源极选择线SGS的多个源极选择晶体管STS(图1)的栅极电极发挥功能。另外，位于比该最下层的一个或多个导电层110更靠上方的多个导电层110作为字线WL(图1)及连接在该字线WL的多个存储单元MC(图1)的栅极电极发挥功能。另外，位于比所述导电层更靠上方的一个或多个导电层110作为漏极选择线SGD(图1)及连接在该漏极选择线SGD的多个漏极选择晶体管STD(图1)的栅极电极发挥功能。如图9所示，划分子块构造体SB的分断槽ST在Z方向上具有使从最上层的导电层110到最下层的导电层110的全部分离的深度。另外，划分串单元SU的分断槽SHE在Z方向上具有使作为漏极选择线SGD发挥功能的导电层110分离的深度。在各存储块MB中，作为2个子块构造体SB的字线WL发挥功能的导电层110分别连接。由此，在各存储块MB形成4个串单元SU。
半导体柱120例如为由非掺杂多晶硅(Si)等半导体膜形成的柱状体。半导体柱120具有大致圆筒状的形状，且在中心部分设置着氧化硅等芯部121。另外，半导体柱120的外周面分别由导电层110包围。半导体柱120的下端部经由非掺杂单晶硅等半导体基部122连接在衬底100的P型阱。半导体基部122介隔氧化硅等绝缘层123与最下层的导电层110对向。半导体柱120的上端部经由接点Ch及Vy(图6)连接在位线BL(图6)。半导体柱120分别作为一个存储器串MS(图3)中所包含的多个存储单元MC及漏极选择晶体管STD的通道区域发挥功能。半导体基部122作为源极选择晶体管STS的一部分的通道区域发挥功能。
另外，本实施方式的半导体柱120具备下侧半导体柱120L及上侧半导体柱120U。下侧半导体柱120L及上侧半导体柱120U在Z方向上延伸。下侧半导体柱120L的上端部连接在上侧半导体柱120U的下端部。下侧半导体柱120L及上侧半导体柱120U的上端部的XY平面处的外径比下侧半导体柱120L及上侧半导体柱120U的下端部的XY平面处的外径大。
例如如图8所示，栅极绝缘膜130具备积层在半导体柱120及导电层110之间的隧道绝缘膜131、电荷蓄积膜132及阻挡绝缘膜133。隧道绝缘膜131及阻挡绝缘膜133例如为氧化硅等绝缘膜。电荷蓄积膜132例如为氮化硅(SiN)等能够蓄积电荷的膜。隧道绝缘膜131、电荷蓄积膜132及阻挡绝缘膜133具有大致圆筒状的形状，且沿着半导体柱120的外周面在Z方向上延伸。
此外，图8中示出栅极绝缘膜130具备氮化硅等电荷蓄积膜132的例子，但栅极绝缘膜130例如也可具备包含N型或P型杂质的多晶硅等浮栅。
例如如图7所示，在分断槽ST设置着导电层140。导电层140在X方向及Z方向上延伸，且作为源极线SL发挥功能。导电层140例如也可包含氮化钛及钨的积层膜等。在导电层140及多个导电层110之间，设置着氧化硅等绝缘层141。
[写入动作]
接下来，参照图9及图10，简单地说明第1实施方式的半导体存储装置的写入动作。图9及图10分别为用来对写入动作的编程动作及验证动作进行说明的示意性剖视图。此外，在图9及图10中，将写入动作的对象也就是存储块MB中所包含的4个串单元SU分别例示为串单元SUa、SUb、SUc、SUd。另外，在图9及图10中，表示对串单元SUa中所包含的存储单元MC进行写入动作的例子。另外，在以下说明中，有将连接在选择存储单元MC的字线WL称作“选择字线WLSEL”的情况。另外，有将除此之外的字线WL称作“非选择字线WL”的情况。另外，将选择存储单元MC中的进行阈值调整的选择存储单元MC称作“写入存储单元MC”，将未进行阈值调整的选择存储单元MC称作“禁止存储单元MC”。
如图9所示，在编程动作时，例如，对串单元SUa中所包含且连接在选择字线WLSEL的多个存储单元MC(选择存储单元MC)中的连接在写入存储单元MC的位线BL以及连接在禁止存储单元MC的位线BL供给不同的电压。例如，对与写入存储单元MC对应的位线BL供给接地电压，对与禁止存储单元MC对应的位线BL供给特定的写入禁止电压。
另外，在编程动作时，使写入存储单元MC选择性地与位线BL导通。例如，对与串单元SUa对应的漏极选择线SGD供给导通电压VON。导通电压VON例如具有如下程度的大小，也就是与被供给接地电压的位线BL连接的漏极选择晶体管STD成为导通状态，与被供给写入禁止电压的位线BL连接的漏极选择晶体管STD成为断开状态。另外，对与串单元SUb、SUc、SUd对应的漏极选择线SGD供给断开电压VOFF。断开电压VOFF例如具有漏极选择晶体管STD成为断开状态的程度的大小。另外，对非选择字线WL供给写入通过电压VPASS。写入通过电压VPASS例如具有存储单元MC无关于存储单元MC中所记录的数据而成为导通状态的程度的大小。写入通过电压VPASS例如大于电源电压。
另外，在编程动作时，对选择字线WLSEL供给编程电压VPGM。编程电压VPGM大于写入通过电压VPASS。由此，电子蓄积在写入存储单元MC的电荷蓄积膜132(图8)，写入存储单元MC的阈值电压增大。
如图10所示，在验证动作时，例如对串单元SUa中所包含且连接在选择字线WLSEL的多个存储单元MC(选择存储单元MC)中的连接在写入存储单元MC的位线BL、及连接在禁止存储单元MC的位线BL供给不同的电压。例如，对与写入存储单元MC对应的位线BL供给特定的读出位线电压，对与禁止存储单元MC对应的位线BL供给接地电压。
另外，在验证动作时，使串单元SUa中所包含且连接在选择字线WLSEL的存储单元MC选择性地与位线BL及源极线SL导通。例如，对与串单元SUa对应的漏极选择线SGD供给导通电压VON'。导通电压VON'例如具有漏极选择晶体管STD成为导通状态的程度的大小。导通电压VON'例如可大于导通电压VON。另外，对与串单元SUb、SUc、SUd对应的漏极选择线SGD供给断开电压VOFF。另外，对非选择字线WL供给读出通过电压VREAD。读出通过电压VREAD例如具有存储单元MC无关于存储单元MC中所记录的数据而成为导通状态的程度的大小。读出通过电压VREAD例如大于电源电压，且小于写入通过电压VPASS。
另外，在验证动作时，对选择字线WLSEL供给验证电压VVFY。验证电压VVFY例如具有如下程度的大小，也就是当在写入存储单元MC未记录所期望的数据时写入存储单元MC成为导通状态，当在写入存储单元MC记录着所期望的数据时写入存储单元MC成为断开状态。验证电压VVFY小于读出通过电压VREAD。
另外，在验证动作时，判定是否已在所有写入存储单元MC记录了所期望的数据。例如，当于连接在写入存储单元MC的所有位线BL中均未流通电流时，输出表示验证通过的主旨的信号。另一方面，当于连接在写入存储单元MC的多条位线BL中的任一条流通电流时，输出表示验证失败的主旨的信号。
图11是用来对写入动作进行说明的示意性流程图。
在步骤S101中，进行升压动作。例如，对动作电压控制信号VCTRL(图2)进行控制，对升压电路31a(图2)输入时钟信号CLK，利用多个动作电压产生单元31产生编程电压VPGM、写入通过电压VPASS、验证电压VVFY及读出通过电压VREAD等。此外，在该状态下，电压选择晶体管37(图1)为断开状态。以下，有将输出编程电压VPGM的动作电压产生单元31记载为“动作电压产生单元31(VPGM)”的情况。同样地，有将输出写入通过电压VPASS的动作电压产生单元31分别记载为“动作电压产生单元31(VPASS)”的情况。
在步骤S102中，将循环次数n设定为1。循环次数n记录在寄存器等。
在步骤S103中，进行连接动作。例如，将与包含选择存储单元MC的存储块MB对应的块选择线32设为“H”状态。另外，将特定的电压选择线33设为“H”状态。与此同时，由动作电压产生单元31输出的电压VOUT经由配线CG等供给至字线WL等，如参照图9所说明那样，写入存储单元MC与位线BL导通。
此外，在本实施方式中，在步骤S103中，使由动作电压产生单元31(VPGM)输出的电压VOUT增大到比编程电压VPGM大的电压为止。
在步骤S104中，进行编程动作。例如，使动作电压产生单元31(VPASS)的动作电压输出端子311与选择字线WLSEL分离，使动作电压产生单元31(VPGM)的动作电压输出端子311与选择字线WLSEL导通。另外，使由该动作电压产生单元31(VPGM)输出的电压VOUT减少到编程电压VPGM为止。然后，如参照图9所说明那样，对选择字线WLSEL供给编程电压VPGM。
在步骤S105中，进行验证动作。验证动作例如像参照图10所说明那样进行。
在步骤S106中，判定是否已在所有写入存储单元MC记录了所期望的数据。该判定例如像参照图10所说明那样进行。在验证失败的情况下进入到步骤S107，在验证通过的情况下进入到步骤S109。
在步骤S107中，判定循环次数n是否达到特定次数N。在未达到特定次数N的情况下进入到步骤S108。在达到特定次数N的情况下进入到步骤S110。
在步骤S108中，对循环次数n加上1。另外，控制动作电压控制信号VCTRL(图2)，使动作电压产生单元31(VPGM)的电压VOUT增大。之后，进入到步骤S102。
在步骤S109中，输出写入动作正常结束的主旨的状态数据，结束写入动作。
在步骤S110中，输出写入动作未正常结束的主旨的状态数据，结束写入动作。
图12是用来对写入动作进行说明的示意性波形图。图12中例示出图11的步骤S103、S104中的动作电压产生单元31(VPGM)的动作电压输出端子311的电压VOUT、动作电压控制信号VCTRL及选择字线WLSEL的电压。此外，在图12中，将编程电压VPGM记载为VPGM(k)等。这是因为编程电压VPGM伴随循环次数n的增大而增大，VPGM(k)意指循环次数n为k时的编程电压VPGM。
在时刻t101，选择字线WLSEL的电压为大致接地电压程度的大小。另外，动作电压控制信号VCTRL具备与编程电压VPGM(k)对应的值。另外，动作电压产生单元31(VPGM)的电压VOUT为编程电压VPGM(k)程度的大小。
在时刻t102，开始连接动作(S103)。例如，选择字线WLSEL与动作电压产生单元31(VPASS)导通。另外，动作电压控制信号VCTRL的值切换为与比编程电压VPGM(k)高出电压Vdelta的电压对应的值。
从时刻t102到时刻t103，选择字线WLSEL的电压增大到写入通过电压VPASS程度。另外，动作电压产生单元31(VPGM)的电压VOUT增加到编程电压VPGM(k)+电压Vdelta程度。因此，在从时刻t102到时刻t103之间的任意时刻，选择字线WLSEL的电压比接地电压大且为写入通过电压VPASS以下。另外，动作电压产生单元31(VPGM)的电压VOUT比编程电压VPGM(k)大且为编程电压VPGM(k)+电压Vdelta以下。
在时刻t103，开始编程动作(S104)。例如，选择字线WLSEL与动作电压产生单元31(VPGM)导通。伴随于此，动作电压产生单元31(VPGM)的电压VOUT减少。另外，输入到动作电压产生单元31(VPGM)的动作电压控制信号VCTRL的值切换为与编程电压VPGM(k)对应的值。
从时刻t103到时刻t104，选择字线WLSEL的电压增大到编程电压VPGM(k)程度。另外，动作电压产生单元31(VPGM)的电压VOUT减少到编程电压VPGM(k)程度。因此，在从时刻t103到时刻t104之间的任意时刻，选择字线WLSEL的电压比写入通过电压VPASS大且为编程电压VPGM(k)以下。另外，动作电压产生单元31(VPGM)的电压VOUT比编程电压VPGM(k)+电压Vdelta小且为编程电压VPGM(k)以上。
在时刻t105，选择字线WLSEL与动作电压产生单元31(VPGM)分离。
从时刻t105到时刻t106，选择字线WLSEL的电压减少到接地电压程度。
[效果]
如参照图7等所说明那样，本实施方式的半导体存储装置具备：多个导电层110，排列在Z方向；半导体柱120，在Z方向上延伸且与这多个导电层110对向；以及栅极绝缘膜130，设置在导电层110与半导体柱120之间且能够蓄积电荷。在这种半导体存储装置中，通过缩小导电层110及绝缘层101的Z方向的宽度，能够实现高集成化。因此，导电层110及绝缘层101的Z方向的宽度有不断缩小的倾向。然而，导电层110的Z方向的宽度越是缩小，则导电层110的配线电阻越是增大。另外，绝缘层101的Z方向的宽度越是缩小，则导电层110的寄生电容越是增大。因此，有伴随半导体存储装置的高集成化，导电层110的时间常数(RC(Resistance Capacitance，电阻电容)时间常数)增大，而使导电层110的电压稳定在期望值所需的时间(充电时间)增加的倾向。因此，有难以实现半导体存储装置的高速动作的情况。
尤其是，在写入动作中，对选择字线WLSEL供给编程电压VPGM。编程电压VPGM是供给至导电层110的电压中最大的电压。利用编程电压VPGM将具有较大时间常数的导电层110进行充电，因此例如如图12中VPGM0所示，有选择字线WLSEL的电压达到编程电压VPGM(k)为止的时间增加，而难以实现高速的编程动作的情况。
因此，在本实施方式中，如参照图12等所说明那样，在时刻t103，在动作电压产生单元31(VPGM)的电压VOUT已被充电到VPGM(k)+Vdelta程度的状态下，使动作电压产生单元31(VPGM)与选择字线WLSEL导通。由此，能够在开始充电的初期阶段，利用比编程电压VPGM(k)高的VPGM(k)+Vdelta将选择字线WLSEL进行充电。因此，能够缩短选择字线WLSEL的电压达到编程电压VPGM(k)为止的时间，从而实现高速的编程动作。
另外，假设有选择字线WLSEL的电压变得比编程电压VPGM(k)大的情况以及在写入存储单元MC的电荷蓄积膜132(图8)蓄积着假定以上的电荷而产生误写入的情况。因此，在本实施方式中，在时刻t103，将输入到动作电压产生单元31(VPGM)的动作电压控制信号VCTRL的值切换成与编程电压VPGM(k)对应的值，从而抑制选择字线WLSEL的电压变得比编程电压VPGM(k)大。由此，能够抑制误写入的发生。
[电压Vdelta]
图12的电压Vdelta的大小能够适当调整。以下，参照图13～图16，对该方面进行说明。图13～图16是示意性波形图，实线所示的波形表示选择字线WLSEL的电压，虚线所示的波形表示动作电压产生单元31(VPGM)的电压VOUT。此外，图13～图16中示出图11的N为5的例子。
如图13所示，电压Vdelta的大小也可无关于循环次数n而为固定的大小。例如，也可为在循环次数n为1的情况下，在步骤S103中动作电压产生单元31(VPGM)的电压VOUT增大到编程电压VPGM(1)+电压Vdelta程度的大小为止，在步骤S104中减少到编程电压VPGM(1)程度的大小为止。另外，例如也可为在循环次数n为2的情况下，在步骤S103中动作电压产生单元31(VPGM)的电压VOUT增大到编程电压VPGM(2)+电压Vdelta程度的大小为止，在步骤S104中减少到编程电压VPGM(2)程度的大小为止。以下同样地，也可使循环次数n增加至3～5，从而执行之后的动作。
另外，如图14所示，电压Vdelta的大小也可设定为不大于特定的最大电压。图14中示出编程电压VPGM(5)为这种最大电压的例子。在图14的例子中，循环次数n为4时的步骤S103的动作电压产生单元31(VPGM)的电压VOUT与最大电压一致。另外，在循环次数n为5时的步骤S103中，动作电压产生单元31(VPGM)的电压VOUT增大到编程电压VPGM(5)程度的大小。
另外，如图15及图16所示，编程电压VPGM(n)+电压Vdelta(n)的大小也可无关于循环次数n而为固定的大小。图15及图16中示出编程电压VPGM(n)+电压Vdelta(n)的大小无关于循环次数n而为最大电压的例子。另外，在图15的例子中，编程电压VPGM(5)为最大电压。另一方面，在图16的例子中，编程电压VPGM(5)小于最大电压。
[第2实施方式]
图17是用来对第2实施方式的半导体存储装置进行说明的示意性波形图。
在第1实施方式中，像参照图12所说明那样，在开始编程动作的时刻t103，输入到动作电压产生单元31(VPGM)的动作电压控制信号VCTRL的值切换为与编程电压VPGM(k)对应的值。与此相对，在本实施方式中，如图17所示，在从开始编程动作的时刻t103到期间Tdelta之间，输入到动作电压产生单元31(VPGM)的动作电压控制信号VCTRL的值维持为与编程电压VPGM(k)+电压Vdelta对应的值。由此，在图17的例子中，动作电压产生单元31(VPGM)的电压VOUT再次增大到编程电压VPGM(k)+电压Vdelta程度。在期间Tdelta结束的时刻t107，输入到动作电压产生单元31(VPGM)的动作电压控制信号VCTRL的值切换为与编程电压VPGM(k)对应的值。伴随于此，动作电压产生单元31(VPGM)的电压VOUT减少。
根据这种方法，与第1实施方式的写入动作相比，能够实现更高速的写入动作。
此外，在第2实施方式的写入动作中，也与第1实施方式同样地，能够适当调整电压Vdelta的大小。
[期间Tdelta]
期间Tdelta的长度也可设定为选择字线WLSEL的电压不大于编程电压VPGM(k)。例如，期间Tdelta结束的时刻t107也可设定为先于选择字线WLSEL的电压达到编程电压VPGM(k)的时刻。
此外，图17的期间Tdelta的长度能够适当调整。以下，参照图18及图19，对该方面进行说明。图18及图19是示意性波形图，实线所示的波形表示选择字线WLSEL的电压，虚线所示的波形表示动作电压产生单元31(VPGM)的电压VOUT。此外，图18及图19中示出图11的N为5的例子。
如图18所示，期间Tdelta的长度也可无关于循环次数n而为固定的大小。另外，如图19所示，期间Tdelta(n)的长度例如也能够与循环次数n的增加相应地变大。
[第3实施方式]
图20及图21是用来对第3实施方式的半导体存储装置进行说明的示意性电路图。
选择字线WLSEL以哪种程度的速度被充电有根据各种条件而产生差异的情况。
例如，如参照图5所说明那样，第1实施方式的半导体存储装置具备设置在衬底100上的2个存储单元阵列MCA。此处，根据衬底100上的动作电压产生单元31(图31)、动作电压输出端子311(图31)及电压选择电路24(图31)等的布局，有如下情况：与对一存储单元阵列MCA执行写入动作的情况相比，对另一存储单元阵列MCA执行写入动作的情况下，选择字线WLSEL充电所需的时间会变长。
另外，例如有如下情况：与对这2个存储单元阵列MCA中的一个执行写入动作的情况相比，对2个存储单元阵列MCA同时执行写入动作的情况下，选择字线WLSEL充电所需的时间会变长。
另外，例如有如下情况：越是执行写入动作的存储块MB配置在远离周边电路PC的位置的情况，则选择字线WLSEL充电所需的时间越长。
另外，例如像参照图7所说明那样，半导体柱120的XY平面处的外径有根据Z方向上的位置而不同的情况。此处，有如下情况：越是与半导体柱120的外径较大的部分对向的导电层110，则充电所需的时间越长。
此处，为了方便进行优选控制，有在所述情况下想要使导电层110的充电时间一致的情况。
因此，如图20所示，在本实施方式中，在动作电压产生单元31(VPGM)的动作电压输出端子311与接地端子之间连接着电容器330。由此，能够抑制充电时间的不均。
另外，如图21所示，本实施方式的电压选择部36'与第1实施方式的电压选择部36不同，具备并联连接在动作电压产生单元31(VPGM)的动作电压输出端子311与电压选择晶体管37之间的电阻元件361及晶体管362。另外，根据所述各种条件，在想要缩短充电时间的情况下，在编程动作(图11的步骤S104)中将连接在晶体管362的栅极电极的信号SW_P设为“H”状态，从而将导电层110高速地充电。另一方面，在除此之外的情况下，在编程动作(图11的步骤S104)中将连接在晶体管362的栅极电极的信号SW_P设为“L”状态。此外，也能够代替电阻元件361而使用可变电阻元件，也能够多阶段地控制信号SW_P。
另外，也能够调整在第1实施方式及第2实施方式中所说明的电压Vdelta及期间Tdelta的长度。也就是说，在想要缩短充电时间的情况下，也能够将电压Vdelta及期间Tdelta的至少一个设定得相对较大，在除此之外的情况下，也能够将电压Vdelta及期间Tdelta的至少一个设定得相对较小。
[其它]
对本发明的若干个实施方式进行了说明，但这些实施方式是作为例子提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它多种方式实施，能够在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或它们的变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
MC 存储单元(存储晶体管)
WL 字线
CG 配线
311 动作电压输出端子
VPGM 编程电压
VVFY 验证电压

Claims (17)

1.一种半导体存储装置，具备：
第1存储晶体管；
第1配线，连接在所述第1存储晶体管的栅极电极；
第1连接晶体管，连接在所述第1配线；以及
第2配线，连接在所述第1连接晶体管；且
在针对所述第1存储晶体管的第1写入动作的
第1时刻，所述第1配线的电压成为第1电压，所述第2配线的电压成为比所述第1电压大的第2电压，
在所述第1时刻之后的第2时刻，所述第1配线的电压成为比所述第1电压大且比所述第2电压小的第3电压，所述第2配线的电压成为比所述第1电压大且比所述第2电压小的第4电压。
2.根据权利要求1所述的半导体存储装置，其具备对所述第1存储晶体管供给电压的周边电路，
对所述周边电路供给接地电压及电源电压，
所述第2电压、所述第3电压及所述第4电压大于所述电源电压。
3.根据权利要求1所述的半导体存储装置，其中
在所述第1写入动作的
所述第1时刻及所述第2时刻之间的第3时刻，所述第1配线的电压上升，
在所述第3时刻、或所述第3时刻及所述第2时刻之间的第4时刻，所述第2配线的电压下降。
4.根据权利要求1所述的半导体存储装置，其中
在所述第1写入动作的
所述第2时刻之后的第5时刻，所述第1配线的电压成为比所述第3电压小的第5电压，所述第2配线的电压成为比所述第4电压大的第6电压，
在所述第5时刻之后的第6时刻，所述第1配线的电压成为比所述第3电压大且比所述第6电压小的第7电压，所述第2配线的电压成为比所述第4电压大且比所述第6电压小的第8电压。
5.根据权利要求4所述的半导体存储装置，其中所述第6电压大于所述第2电压。
6.根据权利要求4所述的半导体存储装置，其中所述第2电压及所述第4电压的电压差与所述第6电压及所述第8电压的电压差大致一致。
7.根据权利要求4所述的半导体存储装置，其中所述第2电压及所述第6电压大致一致。
8.根据权利要求4所述的半导体存储装置，其中
在所述第1写入动作的
所述第1时刻及所述第2时刻之间的第3时刻，所述第1配线的电压上升，
在所述第3时刻及所述第2时刻之间的第4时刻，所述第2配线的电压下降，
在所述第5时刻及所述第6时刻之间的第7时刻，所述第1配线的电压上升，
在所述第7时刻及所述第6时刻之间的第8时刻，所述第2配线的电压下降。
9.根据权利要求8所述的半导体存储装置，其中从所述第7时刻到所述第8时刻为止的期间的长度与从所述第3时刻到所述第4时刻为止的期间的长度大致一致。
10.根据权利要求8所述的半导体存储装置，其中从所述第7时刻到所述第8时刻为止的期间比从所述第3时刻到所述第4时刻为止的期间长。
11.根据权利要求1至10中任一项所述的半导体存储装置，其具备：
第2存储晶体管；
第3配线，连接在所述第2存储晶体管的栅极电极；
第2连接晶体管，连接在所述第3配线；以及
所述第2配线，连接在所述第2连接晶体管；且
在针对所述第2存储晶体管的第2写入动作的
第9时刻，所述第3配线的电压成为比所述第3电压小的第9电压，所述第2配线的电压成为比所述第4电压大的第10电压，
在所述第9时刻之后的第10时刻，所述第3配线的电压成为比所述第9电压大且比所述第10电压小的第11电压，所述第2配线的电压成为比所述第9电压大且比所述第10电压小的第12电压。
12.根据权利要求11所述的半导体存储装置，其具备：
衬底；
第1存储单元阵列，设置在所述衬底的第1区域；以及
第2存储单元阵列，设置在所述衬底的第2区域；且
所述第1存储单元阵列包含所述第1存储晶体管，
所述第2存储单元阵列包含所述第2存储晶体管。
13.根据权利要求11所述的半导体存储装置，其具备：
衬底；
第1导电层，在与所述衬底的表面交叉的第1方向上与所述衬底隔开；以及
第2导电层，设置在所述衬底及所述第1导电层之间；且
所述第1存储晶体管及所述第2存储晶体管的一个连接在所述第1导电层，另一个连接在所述第2导电层。
14.根据权利要求11所述的半导体存储装置，其中所述第10电压比所述第2电压大。
15.根据权利要求11所述的半导体存储装置，其中
在所述第1写入动作的
所述第1时刻及所述第2时刻之间的第3时刻，所述第1配线的电压上升，
在所述第3时刻及所述第2时刻之间的第4时刻，所述第2配线的电压下降，
在所述第2写入动作的
所述第9时刻及所述第10时刻之间的第11时刻，所述第3配线的电压上升，
在所述第11时刻及所述第10时刻之间的第12时刻，所述第2配线的电压下降，
从所述第11时刻到所述第12时刻为止的期间比从所述第3时刻到所述第4时刻为止的期间长。
16.根据权利要求11所述的半导体存储装置，其具备连接在所述第2配线的电容器。
17.根据权利要求11所述的半导体存储装置，其具备：
第1电阻元件及第3连接晶体管，并联连接在所述第1连接晶体管及所述第2配线之间；以及
第2电阻元件及第4连接晶体管，并联连接在所述第2连接晶体管及所述第2配线之间。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7404203B2 (ja) 2020-09-17 2023-12-25 キオクシア株式会社 半導体記憶装置
JP2022091503A (ja) 2020-12-09 2022-06-21 キオクシア株式会社 半導体記憶装置
TWI781697B (zh) * 2021-02-16 2022-10-21 日商鎧俠股份有限公司 非揮發性半導體記憶裝置及其操作方法
WO2022269737A1 (ja) * 2021-06-22 2022-12-29 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
JP2023037448A (ja) * 2021-09-03 2023-03-15 キオクシア株式会社 半導体記憶装置及びイレーズ検証方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013225359A (ja) * 2012-04-23 2013-10-31 Toshiba Corp 半導体記憶装置
CN104916318A (zh) * 2014-03-14 2015-09-16 株式会社东芝 非易失性半导体存储装置
CN105976865A (zh) * 2015-03-12 2016-09-28 株式会社东芝 半导体存储装置
US20170076813A1 (en) * 2015-09-11 2017-03-16 Kabushiki Kaisha Toshiba Memory device
CN107170746A (zh) * 2016-03-02 2017-09-15 东芝存储器株式会社 半导体存储装置
CN107833590A (zh) * 2016-09-16 2018-03-23 东芝存储器株式会社 存储器设备

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7894263B2 (en) * 2007-09-28 2011-02-22 Sandisk Corporation High voltage generation and control in source-side injection programming of non-volatile memory
KR101422702B1 (ko) * 2007-12-28 2014-07-25 삼성전자주식회사 3차원 메모리 장치 및 그것의 프로그램 방법
JP2010157277A (ja) 2008-12-26 2010-07-15 Toshiba Corp 不揮発性半導体記憶装置
KR101676816B1 (ko) * 2010-02-11 2016-11-18 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
KR20110131648A (ko) * 2010-05-31 2011-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및 메모리 카드 및 그것의 프로그램 방법
TWI582778B (zh) * 2011-12-09 2017-05-11 Toshiba Kk Nonvolatile semiconductor memory device
JP2013191264A (ja) 2012-03-15 2013-09-26 Toshiba Corp 半導体記憶装置およびその駆動方法
JP2015176309A (ja) 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
JP2016062623A (ja) * 2014-09-16 2016-04-25 株式会社東芝 半導体記憶装置
KR20160039960A (ko) * 2014-10-02 2016-04-12 에스케이하이닉스 주식회사 더미 메모리 셀을 포함하는 반도체 메모리 장치 및 그것의 프로그램 방법
KR102424371B1 (ko) * 2016-01-19 2022-07-25 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102414186B1 (ko) 2016-04-04 2022-06-28 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
JP2020065022A (ja) * 2018-10-19 2020-04-23 キオクシア株式会社 半導体装置及び半導体記憶装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013225359A (ja) * 2012-04-23 2013-10-31 Toshiba Corp 半導体記憶装置
CN104916318A (zh) * 2014-03-14 2015-09-16 株式会社东芝 非易失性半导体存储装置
CN105976865A (zh) * 2015-03-12 2016-09-28 株式会社东芝 半导体存储装置
US20170076813A1 (en) * 2015-09-11 2017-03-16 Kabushiki Kaisha Toshiba Memory device
CN107170746A (zh) * 2016-03-02 2017-09-15 东芝存储器株式会社 半导体存储装置
CN107833590A (zh) * 2016-09-16 2018-03-23 东芝存储器株式会社 存储器设备

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