CN104916318A - 非易失性半导体存储装置 - Google Patents

Abstract

本发明提供一种可减少写入干扰的非易失性半导体存储装置。实施方式的非易失性半导体存储装置包括：存储单元阵列，其内含多个存储串(MS)，这些存储串内包含存储单元(MC)、第1及第2选择晶体管及晶体管，該存储单元是包含配置于半导体层上且向相对于所述半导体层的法线方向延伸的第1半导体及第2半导体(SC)、及隔着栅极绝缘膜而覆盖所述第1半导体及第2半导体的电荷蓄积层及控制栅极，该第1及第2选择晶体管是以夹着所述存储单元的方式形成，该晶体管(BG)是串列连接于所述第1选择晶体管及所述第2选择晶体管；以及控制部，其在向所述第1选择晶体管(ST1)执行写入动作前，将对所述存储单元施加写入电压。

Description

非易失性半导体存储装置

[相关申请案]

本申请案享受以日本专利申请2014-52687号(申请日：2014年3月14日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及一种可减少写入干扰(disturb)的非易失性半导体存储装置。

背景技术

近年来，开发有将存储单元积层而成的积层型的半导体存储器(BiCS：Bit CostScalable Flash Memory)。该BiCS可以低成本实现大容量的半导体存储器。

发明内容

本发明提供一种提升动作可靠性的非易失性半导体存储装置。

根据实施方式的非易失性半导体存储装置，包括：存储单元阵列，包含多个存储串，这些存储串内包含存储单元(MC)、第1及第2选择晶体管及晶体管，該存储单元是包含配置于半导体层上且向相对于所述半导体层的法线方向延伸的第1半导体及第2半导体、及隔着栅极绝缘膜而覆盖所述第1半导体及第2半导体的电荷蓄积层及控制栅极，该第1及第2选择晶体管是以夹着所述存储单元的方式形成，该晶体管是串列连接于所述第1选择晶体管及所述第2选择晶体管；以及控制部，在对所述第1选择晶体管执行写入动作之前，将对所述存储单元施加写入电压。

附图说明

图1是第1实施方式的非易失性半导体存储装置的全体构成例。

图2是第1实施方式的存储单元阵列的俯视图。

图3是第1实施方式的子区块的剖视图。

图4是第1实施方式的子区块的等效电路图。

图5(a)-图5(d)是表示第1实施方式的选择晶体管的写入动作的流程图。

图6是表示第1实施方式的选择晶体管的写入动作的时序图。

图7是表示第1实施方式的选择晶体管的写入动作的时序图。

图8是表示第1实施方式的选择晶体管的写入动作的概念图。

图9是表示第2实施方式的选择晶体管的写入动作的流程图。

图10是表示第2实施方式的选择晶体管的写入动作的时序图。

图11是表示第2实施方式的选择晶体管的读出动作的概念图。

图12是第3实施方式的存储单元阵列的俯视图。

图13是第3实施方式的存储单元阵列的剖视图。

图14是第3实施方式的存储单元阵列的放大图。

图15是第3实施方式的存储单元阵列的等效电路图。

图16是表示第3实施方式的选择晶体管的写入动作的时序图。

图17是表示第3实施方式的选择晶体管的写入动作的概念图。

图18是表示第3实施方式的选择晶体管的写入动作的时序图。

具体实施方式

下面，参照附图对本实施方式进行说明。在该说明时，所有图中对共通的构成附加共通的参照符号。然而，附图是示意性的图，应留意厚度与平面尺寸的关系、各层的厚度的比率等与实物不同。因此，应参照以下的说明而判断具体的厚度及尺寸。此外，当然附图彼此间也包含尺寸的关系或比率互不相同的部分。

[第1实施方式]

[全体构成例]

使用图1对第1实施方式的非易失性半导体存储装置的全体构成进行说明。图1是第1实施方式的非易失性半导体存储装置的框图。

如图1所示，第1实施方式的非易失性半导体存储装置包括存储单元阵列11、行解码器12、数据电路·页缓冲器13、列解码器14、控制电路15、输入输出电路16、地址·命令寄存器17、及内部电压产生电路18。

1.<存储单元阵列11>

如图1所示，存储单元阵列11具备例如平面P0及平面P1(图1中表述为Plane0、Plane1)。这些平面P0、及平面P1具备多个存储串MS，且在这些存储串MS电连接有位线BL、及字线WL、源极线SL。

虽于后文叙述，存储串MS具备串列连接的多个存储单元MC，且在构成该存储单元MC的控制栅极CG连接有所述字线WL。

于此，是列举具备平面P0、及平面P1的情况，但存储单元阵列11包含的平面P的个数并无限定。此外，在不区别平面P0、及平面P1的情况下仅表述为平面P。

下面，使用图2对平面P的详细构成进行说明。

1.1<Plane0的俯视图>

接着，使用图2表示例如Plane0的俯视图(俯视图)。此外，关于Plane1，由于与Plane0构成相同，因此这里省略说明。

另外，为便于说明，除了Plane0的俯视图外，也图示行解码器12(图中、XFER_S及XFER_D、及区块解码器(图中、B.D))、以及列解码器COL(图中、C.D14)。

Plane0是由存储单元MC的集合体构成。具体来说，如图2所示，由例如连接于字线WL0～WL47的48个存储单元MC构成存储串MS(图2中表述为MS)。

另外，由例如存储串MS的集合体(例如12个存储串MS)构成子区块BLK(图中SubBLK)。

在该情况下，以下将朝向第2方向而连接于未图示的位线BL0的存储串MS表示为存储串MS(0、0)、(1、0)、…、(10、0)、(11、0)，以下将连接于位线BLm的存储串MS0表示为存储串MS(0、m)、(1、m)、…、(10、m)、(11、m)。

另外，将由例如存储串MS0、及MS1的组、MS2、及MS3的组、…、MS10、及MS11的组构成、且朝向字线WL方向而构成的集合体称为存储器区块MB。

若由12个存储串MS构成子区块BLK时，区块BLK内构成有6个存储器区块MB。

另外，将例如分别连接于位线BL0、BL1、BL2…BLm的存储串MS0的集合体称为存储串单元MU。关于存储串MS1～存储串MS11也相同，因此省略说明。

于该Plane0中，朝向第1方向而呈梳齿状形成有字线WL0～WL23(以下为第1信号线群)、及字线WL24～WL47(以下为第2信号线群)，且以贯通各存储串MS的方式朝向纸面纵深方向形成有后述的半导体层SC。在该字线WL与半导体层SC的交点形成有存储单元MC。

如图所示，XFER_D及XFER_S是朝第2方向配置。字线WL0～WL23的一端连接于XFER_D，字线WL24～WL47的一端连接于XFER_S。

此外，如所述那样XFER_D及XFER_S是由多个MOS晶体管构成，选择区块BLK内的任一存储串MS。具体来说，Xfer_S及Xfer_D可接受来自区块解码器BD的解码结果，而选择成为读出及写入对象的存储串MS。

列解码器COL选择未图示的位线BL。

1.2<子区块BLK的剖视图>

<1.2.1>关于存储串MS0～MS5

图3是沿着图2的III-III′方向的剖视图。

如图3所示，沿着截面方向而设有存储串MS0～MS5(粗框)。于此，在存储串MS0-MS5的各者，作为一例而形成有字线WL0-7。

各存储串MS形成有位于半导体层BG上、且朝与第1方向及第2方向分别正交的第3方向的柱状的半导体层SC11～SC12。下面，在不区别半导体层SC11～SC12的情况下仅称为半导体层SC。

然后，沿着第1方向相邻的半导体层SC彼此是经由设于半导体层BG内的结合部JP而结合。例如，半导体层SC11与SC12是经由半导体层BG内的结合部JP0而结合。通过此种构成而形成U字形状的存储串MS0。

此外，关于半导体层SC13与SC14的组、…、半导体层SC21与SC22的组也为相同构成，因此省略说明。

另外，在各存储串MS内设有多个沿着第3方向形成的多晶硅层。一部分的多晶硅层作为字线WL发挥作用，其他多晶硅层作为选择信号线SGS、SGD发挥作用。

选择信号线SGS、SGD设于例如夹着字线WL的位置。即，如图3所示若将字线WL的个数设为4根，在半导体层BG上自下而下分别介置绝缘膜而依次积层字线WL3、WL2、WL1、WL0、及选择信号线SGS，同样地，在半导体层BG上自下而下分别介置绝缘膜而依次积层字线WL4、WL5、WL6、WL7、及选择信号线SGD。

因此，在半导体层SC与这些选择信号线SGS、SGD、及字线WL的交点，设有选择晶体管ST1、存储单元MC7、存储单元MC6、…、存储单元MC1、存储单元MC0、及选择晶体管ST2。

而且，以下将存储单元MC0～MC7所保持的数据称为用户数据，将存储着这些用户数据的存储单元MC0～MC7的区域称为用户数据区域。

而且，选择晶体管ST1、及ST2保持例如包含控制信息的管理数据。

存储单元MC设为能保持例如1比特、或2比特的数据。

例如在能保持2比特数据的情况下，存储单元MC可保持例如4值的数据中的任一个。

4个值按电压从低到高分别为“E”电平、“A”电平、“B”电平、及“C”电平。将“E”电平称为抹除状态，是指电荷蓄积层无电荷的状态。而且，随着电荷蓄积层中蓄积电荷，电压以“A”电平＝＞“B”电平＝＞“C”电平的顺序上升。

抹除状态的存储单元MC对应于“11”数据，阈值分布为“A”电平的存储单元MC对应于“10”数据，阈值分布为“B”电平的存储单元MC对应于“00”数据，且阈值分布为“C”电平的存储单元MC对应于“01”数据。

例如在可保持1比特数据的情况下，存储单元MC可保持例如2值的数据中的任一个。

2个值按电压从低到高为“E”电平、及“C”电平。将“E”电平称为抹除状态，是指电荷蓄积层无电荷的状态。而且，若电荷蓄积层蓄积有电荷则电压上升为“C”电平。

抹除状态的存储单元MC对应于“1”数据，阈值分布为“C”电平的存储单元MC对应于“0”数据。

此外，这些选择信号线SGS、SGD是作为控制存储串MS的选择·非选择的选择信号线SGS、SGD而发挥作用。

此外，这里为方便起见省略关于虚设字线WLDD0、及WLDD1、WLDS0、及WLDS1、以及DDB、及DSB的说明。

另外，在后述表示写入动作的时序图中，有将这些虚设字线WL汇总而表述为“WLD”的情况。

此外，关于存储单元阵列11的构成，例如记载于“三维积层非易失性半导体存储器”的2009年3月19日申请的美国专利申请12/407,403号。另外，记载于“三维积层非易失性半导体存储器”的2009年3月18日申请的美国专利申请12/406,524号、“非易失性半导体存储装置及其制造方法”的2010年3月25日申请的美国专利申请12/679,991号、“半导体存储器及其制造方法”的2009年3月23日申请的美国专利申请12/532,030号。这些专利申请的全部内容通过参照而援用于本申请说明书。

<1.2.2>关于位线BL、源极线SL

贯通选择信号线SGD的半导体层SC11及半导体层SC14、半导体层SC15及半导体层SC18、以及半导体层SC19及SC22的一端分别通过位线BL0而共通连接。

另外，分别贯通选择信号线SGS的半导体层SC12及SC13、半导体层SC16及SC17、以及半导体层SC20的一端的各者连接于源极线SL。即，例如相邻的半导体层SC11、SC12与半导体层SC13、SC14通过该源极线SL而共通连接。

<1.2.3>关于位线BL1～BLm-1

以上是着眼于位线BL0，关于位线BL1～BLm-1也为相同构成。

即，将连接于位线BLi(i：自然数、1≤i≤m-1)的半导体层SC设为半导体层SCi1～SC(i+10)。该情况下，所述选择信号线SGS、字线WL0～7、及选择信号线SGD贯通这些半导体层SCi1～SC(i+10)，由此以对应于各位线BLi的方式形成多个存储串MS。

此外，关于对应于位线BLi的各存储串MS，相邻的半导体层SCi1、SCi2与半导体层SCi3、SCi4也通过源极线SL而共通连接。

于此，以各存储串MS由存储单元MC0～MC7、以及选择晶体管ST1、及ST2构成的情况为一例而进行说明，但存储单元MC的个数并无限定。即，存储单元MC可为16个，也可以为32个。下面，有视需要而将存储单元MC的个数设为s个(s：自然数)的情况。

这样，Plane0是通过将电气存储数据的存储单元MC呈三维矩阵状排列而构成。即，存储单元MC排列于积层方向，且也于与积层方向正交的水平方向矩阵状排列。这样，在积层方向排列的多个存储单元MC为串列连接，通过串列连接的多个存储单元MC而构成存储串MS。

<1.4>存储单元阵列11的电路图

接着，使用图4说明所述平面P的等效电路。于此，着眼于位线BL0，存储串MS0～MSi(图中、MS0～MSi，i：正的实数)的各个成员具有相同的结构，因此以下仅对存储串MS0进行说明。另外，将各存储串MS所具备的存储单元MC设为48个(s＝48)。

<关于存储串MS0>

如图4所示，存储串MS0具备存储单元MC0～MC47、背栅极晶体管BG(以下简称为BG)、虚设存储单元MCDD、MSDS、DDB、及DSB、以及选择晶体管ST1及选择晶体管ST2。此外，虚设存储单元MCDD具备虚设存储单元MCDD0、及虚设存储单元MCDD1，但为方便起见，这里记载为虚设存储单元MCDD。关于虚设存储单元MCDS也相同。

如上所述，存储单元MC0～MC47的各控制栅极CG是连接于对应的字线WL的。即，在存储串MS0上连接有48根字线WL。

存储单元MC0～MC23是在选择晶体管ST2及虚设存储单元MCDS、与虚设底部存储单元MCDSB及BG之间串列连接的。

选择晶体管ST2的电流路径的另一端连接于源极线SL，对选择晶体管ST2的栅极供给有信号SGS_0。

存储单元MC23的电流路径的一端连接于BG的电流路径的一端，对该BG的栅极BG供给有信号BG。

而且，在虚设底部存储单元MCDSB的栅极连接有信号线DSB。另外，在虚设存储单元MCDS的栅极连接有信号线WLDD。

另外，存储单元MC24～MC47是在选择晶体管ST1及虚设存储单元MCDD、与虚设底部存储单元MCDDB及BG之间串列连接的。

选择晶体管ST1的电流路径的一端连接于位线BL，对栅极供给有信号SGD_0。存储单元MC24的电流路径的一端连接于BG的电流路径的另一端。

而且，在虚设存储单元MCDD的栅极连接有信号线DD。另外，在虚设底部存储单元MCDDB的栅极连接有信号线DDB。

然后，所述说明的存储串MS0～存储串MSi内设置的存储单元MC0～存储单元MC47，其各成员的控制栅极CG彼此共通连接。例如，若着眼于存储串MS0～存储串MSi内的、存储单元MC0的控制栅极CG，则该控制栅极CG是共通连接于字线WL0的。

此外，存储单元MC1～存储单元MC47的各控制栅极CG，也共通连接于字线WL1～字线WL47的各成员。

而且，该字线WL0也与存储串MS0～存储串MSi内的所有存储单元MC0共通连接。这些存储串连接于未经图示的其他位线BL_1～BL_m。

这样，字线WL共通连接的范围是由例如非易失性半导体存储装置的规格、存储单元MC的大小及布线、及晶体管的大小等而决定。例如，若假设与位线BL的排列方向对应的页长(页为数据存取的单位)设为8k字节、存储串MS的长度设为存储单元16个的串列、沿着位线BL的方向的存储串MS间的共有范围设为4串、各个存储单元MC的数据存储容量设为2比特/单元，则字线WL共有的存储串MS内的存储容量为1M字节(＝8k字节×16×4×2)。这里将该范围称为区块BLK。

该非易失性半导体存储装置是以所述页长的单位进行读出动作及写入动作，但于抹除动作时是以所述区块BLK为单位而进行。此外，所述区块BLK的大小为一例，并非限定其大小。

2.<行解码器12>

返回至图1中，说明行解码器12(以下有称为区块解码器12的情况)。行解码器12对自地址·命令寄存器17输入的区块地址信号等进行解码，并根据该解码结果而选择所需的字线WL。

对经选择的字线WL施加有内部电压产生电路18所产生的电压。

3.<数据电路·页缓冲器13>

数据电路·页缓冲器13具备未图示的感测放大器SA、及数据高速缓冲存储器DC。即，数据电路·页缓冲器13使用感测放大器SA、数据高速缓冲存储器DC而进行数据的读出及数据写入、以及读出的外部传送·写入数据的获取。

于此，具体地说明数据写入的情况。

非易失性半导体存储装置1是基于自存储器控制器2传送的用于加载写入数据的命令及地址而接收写入数据。

数据电路·页缓冲器13经由输入输出电路16接收该写入数据，并将该写入数据导入数据高速缓冲存储器DC。

之后，感测放大器SA于依照来自控制电路15的指示的时序，经由数据高速缓冲存储器DC及感测放大器SA而将写入数据写入选择存储单元MC、及选择晶体管ST1、ST2。

<列解码器14>

列解码器14对自地址·命令寄存器17输入的列地址信号进行解码，选择存储单元阵列11的列方向。

<控制电路15>

控制电路15控制非易失性半导体存储装置全体的动作。即，基于自地址·命令寄存器17供给的控制信号、命令、及地址，执行数据的写入动作中的动作序列。

控制电路15为执行该序列而控制非易失性半导体存储装置1内所含的各电路区块的动作。

例如，控制电路15控制内部电压产生电路18使其产生特定的电压，并控制用于经由行解码器12、及数据电路·页缓冲器13而将该特定的电压输出至字线WL或位线BL的特定时序。

而且，也参与输入输出电路16的输入输出的状态控制。

<输入输出电路16>

输入输出电路16自外部的主机设备(未图示)接收命令、地址、及写入数据，将这些命令、及地址供给至地址·命令寄存器17，且将写入数据供给至数据电路·页缓冲器13。

而且，根据控制电路15的控制，向主机设备输出自数据电路·页缓冲器13供给的读出数据。

<地址·命令寄存器17>

地址·命令寄存器17临时保持自输入输出电路16供给的命令、及地址，然后向控制电路15供给命令，向行解码器12、及列解码器14供给地址。

<内部电压产生电路18>

内部电压产生电路18基于控制电路15的控制而在写入动作、读出动作、及抹除动作中产生特定的电压。

于写入动作中，内部电压产生电路18产生电压VPGM、电压VPASS、电压VCGR、电压VREAD、电压USEL_D、电压USEL_BG、电压PROGVSRC、电压VDDSA、及电压VSS。

而且，在第1实施方式～第3实施方式中，内部电压产生电路18于写入动作中向选择晶体管ST1及/或ST2供给电压VPGM，且向字线WL供给电压VSS(0V、或～1V左右)。

此外，在向字线WL写入用户数据时，电压VPGM、及电压VPASS被施加于选择字元WL、及非选择字线WL。

此外，所谓电压VPGM，是指向后述存储单元MC(包含选择晶体管ST)所具备的电荷蓄积层注入电荷而使该存储单元MC的阈值转为其他电平的程度的大小的电压。

另外，所谓电压VPASS，是指被施加于经选择的存储串MS中的非选择字线WL，以不对存储单元MC进行数据写入的程度导通的经最佳化的电压。

另外，电压USEL_D、电压USEL_BG是使虚设存储单元MC、及背栅极晶体管BG导通的电压。

而且，内部电压产生电路18于写入验证中对选择字线WL供给电压VCG_V，且对非选择字线WL供给电压VREAD。

另外，内部电压产生电路18于读出动作中对选择字线WL供给电压VCGR，且对非选择字线WL供给电压VREAD。

2.写入动作

接着，使用图5表示第1实施方式的非易失性半导体存储装置的写入动作。图5(a)是表示用于使存储单元阵列能以最佳状态控制的对选择晶体管的写入动作的流程图。此外，这里存储串MS设为具备存储单元MC0～存储单元MC7。

另外，图5(b)是表示通过图5(a)的选择晶体管的写入控制而实现的阈值状态。

于图5(b)中，首先选择晶体管的初始状态的阈值分布设为从Vt0 V的电平至Vtw0的分布宽度。为适当地进行通常的对存储单元的写入动作，选择晶体管的阈值的分布宽度必须满足以下条件。

(1)选择晶体管的Vt分布宽度必须小于用于使存储单元的阈值成为所需电平的“0”写入时的位线电位(例如0V)、与不使存储单元的阈值偏移的“1”写入时的位线电位(例如VDDSA＝2.5V)的电位差。

(2)此外，也必须考虑将选择晶体管的导通电流与断开电流的差估计在内的电压余裕ΔVgs等，若将选择晶体管的阈值的分布宽度设为Vtw_SGD、将位线的“0”写入时与“1”写入时的电位差设为ΔVBL，则必须满足Vtw_SGD＜ΔVBL-ΔVgs的关系。

即，在图5(b)中，若初始的分布宽度Vtw0大于2.5V-ΔVgs，则必须调整选择晶体管的阈值使得分布宽度窄于2.5V-ΔVgs。

另外，作为选择晶体管的阈值的绝对值，在可施加于选择晶体管的栅极的最低电压为0V的情况下，在对栅极施加有0V的状态下，必须为如成为特定值以下的断开电流的阈值电压。即，在图5(b)中，选择晶体管的阈值的下限Vt0_SGD的断开电流不大于所需的断开电流，则必须调整阈值电压使其上升，以便使断开电流变小。

漏极侧的选择晶体管必须满足所述2个条件，源极侧的选择晶体管必须满足后者(2)的条件。在选择晶体管与存储单元同样地为可编程的元件的情况下，初始状态下不满足该2个条件时，如图5(b)所示，必须对选择晶体管进行写入而调整阈值分布以满足所需的条件。另一方面，在选择晶体管不可编程的情况下，即，栅极与出现通道的半导体层之间无与存储单元相同的具有电荷蓄积层的膜构成的情况下，制程步骤中必需使选择晶体管的阈值电压以满足所述条件的方式最佳化。于此，以选择晶体管为可编程作为前提而继续说明。

该写入动作与通常的对存储单元的写入不同，并非存储可覆写的数据的动作，而是如所述那样以选择晶体管进行所需动作的方式调整阈值的动作。成为对象的选择晶体管的阈值若处于低于阈值调整后的目标的验证电平Vt1_SGD的状态，则必须在超过此电平之前进行写入。

下面，记载调整选择晶体管的阈值时较理想的控制方法的一个例子。

如图5(a)所示，首先控制电路15保存用户数据(步骤S0)。

具体来说，内部电压产生电路18对选择字线WL施加电压VCGR，对非选择字线WL施加电压VREAD，数据电路·页缓冲器电路13感测流通于位线BL的电压(或电流)。

由此，数据电路·页缓冲器电路13自用户数据区域以页单位读出数据，然后将所读出的数据存储于其他用户数据区域。

于此，若即将调整选择晶体管的阈值的区块无须保存数据，则也可以省略该步骤S0。

之后，控制电路15使选择晶体管ST1的阈值转变直至特定的抹除电平为止(S1)。

图5(d)中表示进行抹除动作后的选择晶体管的阈值分布。

若进行该一系列处理前的选择晶体管的阈值超过后述的写入动作的目标的范围而分布，即调整后的阈值电压的上限超过Vt2_SGD，则后述的写入动作后的阈值分布不会变窄，因此需要进行该抹除动作。即，写入后的阈值电平超过特定的阈值电平(Vt2_SGD)的存储单元于之后进行的写入动作后的阈值分布不会变窄，因此需要图5(d)所示的抹除动作。

如图5(b)那样调整前的阈值分布处于低于调整后的阈值分布之处的情况下，也可以跳过该步骤S1。如图5(c)那样调整前的阈值分布的上端超过Vt2_SGD的情况则需要该步骤S1。因此，该抹除动作中的特定的抹除电平为抹除后的阈值分布的上端(图5(d)的Vte_SGD)充分低于Vt2_SGD即可。虽省略详细的说明，但对选择晶体管施加抹除脉冲后，若抹除验证是以Vte_SGD的电平进行，且几乎所有选择晶体管的阈值电压低于Vte_SGD，则该抹除动作的步骤结束。

具体来说，对选择晶体管的抹除动作中假定以漏极侧的选择晶体管为对象的情况。

于抹除脉冲施加动作中，对单元源极线及位线施加抹除电压(例如20V)，对漏极侧选择晶体管的栅极施加0.5V，对虚设字线或通常的字线施加例如10V左右的中间电压，对源极侧选择晶体管的栅极施加中间电压或接近抹除电压的电压，而对漏极侧选择晶体管进行抹除。

另外，在用于确认抹除后的状态的抹除验证动作中，对所选择的漏极侧选择晶体管的栅极施加Vte_SGD，对虚设字线或通常的字线施加如使其等的存储单元成为导通状态的读出PASS(read pass)电压，对源极侧选择晶体管的栅极也施加如流通单元电流的特定电压。然后，在此状态下通过数据电路所含的感测放大器而感测流通于位线的电流。

然后，控制电路15对特定的页(例如字线WL0～WL7)写入“0”数据(1比特的情况)(S2)。即，使连接于字线WL0～WL7的存储单元MC0～MC7的阈值上升为其他电平。

该写入动作的目的并非写入某些数据，而是对特定字线区域的存储单元写入较高的阈值。在执行后述的选择晶体管写入动作时，由于做为写入对象的字线上，将会被施加0V左右的电压，因此，应在施加了相应的栅极电压后，再执行写入动作，以使存储单元变为断开状态。

由此，对特定页写入“0”数据后(S3、YES)，相应的控制电路15将移至选择晶体管ST1的写入动作(S4)。

另一方面，在步骤S3中对所需页的数据写入动作未结束的情况下(S3、NO)，返回至步骤S2中，对要写入的页执行数据写入动作。

此外，理想情况下，应在存储单元MC可保持2比特数据时，通过所述写入动作，将存储单元MC的阈值从抹除电平改写为“B”电平或“C”电平。

具体来说，内部电压产生电路18对信号线SGD施加电压VPGM，对信号线SGS施加电压VPASS，对字线WL0～WL47施加电压VSS(0V，或者1V左右)。此外，内部电压产生电路18还应施加相应电压，以使背栅极晶体管BG呈断开状态。

此时，通过对位线BL施加写入许可电压(例如，0V)或写入禁止电压(例如，电压VDDSA＝2.5V)，可将选择晶体管写入后的阈值分布宽度控制在所需范围内。该写入动作实际上是指写入循环动作，该写入循环动作将重复执行，直至同时执行写入操作的所有选择晶体管的阈值变为所需阈值状态。该写入循环动作由写入脉冲施加动作及紧接其后的写入验证动作组成。在写入验证过程中，将判定选择晶体管的阈值是否变得大于等于所需阈值。

于选择晶体管的阈值超过所需阈值的情况下，在下一写入循环的写入脉冲施加动作中，通过经由位线而连接于此选择晶体管的感测放大器/数据电路，对位线施加非写入的电位(例如2.5V)。另外，在之后的写入验证中无关于位线感测的结果而保持写入PASS的状态。

相反，在选择晶体管的阈值未超过所需阈值的情况下，在下一写入循环的写入脉冲施加动作中，通过经由位线而连接于此选择晶体管的感测放大器/数据电路，继续对位线施加写入所产生的电位(例如0V)。另外，在写入验证中如通常那样感测位线中流动的电流。

3.时序图(其一)

接着，使用图6按照时间来说明对选择晶体管ST1的非写入动作中的各信号线的电压电平。纵轴取信号线SGD、虚设字线WLD、字线WL、背栅极晶体管的栅极信号线BG、信号线SGS、位线BL、源极线SL，横轴取时刻t。此外，关于与图6相同的动作则省略说明。

如图6所示，在该情况下，在时刻t0以后，内部电压产生电路18对位线BL施加写入禁止电压，如施加3V(例如2.5V)。

相比所述写入动作的情况，位线的电位上升3V，因此选择晶体管的栅极与Si通道之间的电位差减小3V左右。若假定选择晶体管的写入特性差、换句话说容易写入的选择晶体管与难以写入的选择晶体管的电压差为2.5V，则对选择晶体管的写入电压下降3V时，意味着无法写入。因此，对位线施加0V而对选择晶体管ST1进行写入，通过写入验证动作确认出是否达到所需阈值Vt1_SGD，之后以写入不会推进的方式对位线施加非写入电压，从而可阻止写入动作。

此外，在该情况下对信号线SGS也施加有电压VPASS，基板选择晶体管ST2导通，字线WL也施加有电压VSS，因此电流不会从源极线SL流向位线BL。

于通过对选择晶体管的验证动作而判定未达到所需阈值电平的情况下，必须对连接于此位线的选择晶体管继续执行写入脉冲施加动作，因此在下一写入循环之中对位线施加0V而再次执行写入。控制电路15对连接于栅极信号线SGD的多个选择晶体管(例如8k字节个)同时进行写入处理，因此理想为重复写入循环直至所有选择栅极的阈值达到所需阈值。

4.时序图(其2)

接着，使用图7按照时间来说明对选择晶体管ST1的写入动作中的各信号线的电压电平。纵轴取信号线SGD、虚设字线WLD、字线WL、背栅极晶体管的栅极信号线BG、信号线SGS、位线BL、源极线SL，横轴取时刻t。

此外，图7所示的信号线SGD的电压电平是着眼于构成子区块SB0的例如存储串MS0的值。

另外，信号线SGS的电压电平是构成子区块SB0的全体存储串MS、即存储串MS0～MS11的值。

另外，使用图8说明后述时刻t2～t3的写入动作的状况。图8是存储串MS的剖视图，且是施加写入电压等时的概念图。

如图7所示，在时刻t0，内部电压产生电路18对信号线SGS、及信号线SGD施加0V，并对源极线SL施加电压PROGVSRC(例如2.5V)，且对位线BL施加写入用电压(0V)。

之后，在时刻t1，控制电路15控制内部电压产生电路18，对字线WL施加电压VSS，并对虚设字线WLD施加电压USEL_D，对信号线BG施加USEL_BG，使信号线SGS从0V上升至电压VPASS，且使信号线SGD的电压从0V上升至电压VPASS。

之后，在时刻t2，内部电压产生电路18使信号线SGD上升至电压VPGM。此时，对位线施加有0V，对选择晶体管ST1的栅极施加写入电压VPGM，因此选择晶体管ST1的电荷蓄积层中注入电子而阈值上升。

于此，根据图7的时序图可明了，虚设存储单元MC为导通，但由于对字线WL施加有电压VSS，因此图7所示的存储串MS并不形成通道。

因此，如图8所示，对信号线SGS施加有电压VPASS，即便选择晶体管ST2导通，电流也不会从源极线SL流向位线BL。

<第1实施方式的效果>

第1实施方式的非易失性半导体存储装置可获得下述(1)的效果。

(1)可一边缓和选择晶体管ST1的栅极信号线SGD与选择晶体管ST2的栅极信号线SGS之间的电位差，一边对选择晶体管进行写入动作。

首先，探讨当对单元阵列中相邻的SGD施加写入电压时，对与SGD相邻的SGS施加0V的比较例。在该情况下，有相邻的SGD与SGS之间产生较大电位差的情况。

但是，在本实施方式中，施加如PASS的中间电压，可减小SGD与SGS之间的电位差。

为实现此目的，第1实施方式的非易失性半导体存储装置是如所述那样于对选择晶体管ST1的数据写入前，跨及数页对存储单元MC写入例如“0”数据，从而使存储单元MC的阈值分布上升(例如至“C”电平)。

因此，存储单元MC的阈值是大于0V地分布，因此若预先对字线WL施加电压VSS，则彼等存储单元成为截止状态。结果，可防止施加有VDDSA的源极线SL与施加有0V或3V左右的电压的位线BL之间流通贯通电流。即，进行写入的特定数的存储单元发挥与选择栅极相同的作用。

根据以上，可缓和选择晶体管ST1-ST2间的电位差，并对选择晶体管执行所需的写入动作。即，可避免选择晶体管ST1与ST2之间的狭缝的大小受到选择栅极的阈值调整的写入动作限制。

[第2实施方式]

接着，使用图9～图11对第2实施方式的非易失性半导体存储装置进行说明。在第2实施方式中，与所述第1实施方式的不同点在于：对选择晶体管ST2也与选择晶体管ST1同时实施数据写入。

此外，关于构成是与所述第1实施方式相同，因此省略说明，且关于动作仅对不同点进行说明。

1.写入动作

使用图9表示第2实施方式的非易失性半导体存储装置的写入动作。图9是对选择晶体管ST1、及ST2进行写入动作时的流程图。此外，关于与所述实施方式相同的动作则省略说明。

如图9所示，控制电路15首先于有必要将进行选择晶体管的阈值调整的写入的区块中保存的数据保存至其他区块的情况下，与实施例1同样地进行保存数据的处理(步骤S0)。接着，在该实施例中，对选择晶体管ST1及ST2的两方进行抹除动作。如上所述，目的是在写完选择栅极的阈值前，使阈值自所需阈值的范围向较低一侧偏移。

然而，在实施例1中也同样，若过于彻底地抹除选择栅极，则也预料到选择栅极无法控制存储串的情况，因此在判定写入前的阈值的范围低于最终阈值的目标的范围的情况下，也可以跳过抹除的步骤S1。

接着，与实施例1同样地，在步骤S2及S3中对特定的字线进行写入，使得位线与单元源极之间不会流通贯通电流。

之后，控制电路15对选择晶体管ST1、及ST2进行写入动作(S10)。

具体来说，控制电路15控制内部电压产生电路18，对信号线SGD、及SGS线施加电压VPGM，对字线WL施加存储单元MC断开的电压VSS。此外，该写入动作中的位线BL的电压是如所述那样需要写入时施加0V，无需写入时施加例如3V左右的电压。

2.时序图

接着，使用图10按照时间来说明对选择晶体管的写入及非写入动作中的各信号线的电压电平。纵轴取信号线SGD、虚设字线WLD、字线WL、背栅极晶体管的栅极信号线BG、信号线SGS、位线BL、源极线SL，横轴取时刻t。

此外，图10所示的信号线SGD、及信号线SGS的电压电平是着眼于构成子区块SB0的例如存储串MS0的值。

另外，使用图11对后述时刻t2～t3的电压施加的状况进行说明。此外，图11是存储串MS的剖视图，且是施加写入电压等时的概念图。

关于与所述图6、及图7相同的动作省略说明。

于时刻t1，控制电路15控制内部电压产生电路18，使存储串MS0的信号线SGS上升至电压VPASS。

之后，在时刻t2，控制电路15控制内部电压产生电路18，对存储串MS0的信号线SGS施加电压VPGM。这样，与选择晶体管ST1同时地也对选择晶体管ST2进行数据写入。

此外，内部电压产生电路18对其他存储串MS1-11中的信号线SGD、及信号线SGS施加电压VPASS。

图11中表示所述电压施加的状况。

如图11所示，对字线WL施加电压VSS，对存储串MS0中的选择晶体管ST1、及ST2施加电压VPGM，而对选择晶体管ST1、及ST2进行写入。

此外，与所述同样地对选择晶体管ST1进行所述写入后的验证动作。写入动作是与所述同样地通过重复包括写入脉冲施加动作及验证动作的写入循环而进行。基于写入验证的结果，选择晶体管ST1的阈值未达到所需阈值的情况下，将下一写入脉冲施加动作中的位线电位设为0V，在已写入大于等于所需阈值的情况下对位线施加3V左右的电压。另一方面，相对于选择晶体管ST2而对单元源极SRC施加0V。对SGS施加有写入电压VPGM，因此在单元源极SRC为0V时，相对于选择晶体管ST1而进行与对位线施加0V的状态同等的写入。

即，根据选择晶体管ST1的验证动作的结果，在选择晶体管ST1成为特定的写入结束状态之前，继续对选择晶体管ST2进行写入。

原因在于，需要兼顾对位线BL施加的电压而使选择晶体管ST1的阈值分布变窄，但选择晶体管ST2的阈值分布只要下限大于等于特定阈值则即便较广也没有问题。

<第2实施方式的效果>

第2实施方式的非易失性半导体存储装置可获得与所述(1)相同的效果。

即，在第2实施方式中，如图11所示也可以对与选择晶体管ST1相邻的选择晶体管ST2施加写入电压VPGM。

因此，可缓和选择晶体管ST1-ST2间的电位差，且可防止选择栅极ST1与ST2之间的狭缝的大小受到选择栅极的写入动作限制。

[第3实施方式]

接着，使用图12-图19对第3实施方式的非易失性半导体存储装置进行说明。

第3实施方式的存储串MS的构成与所述构成不同，在半导体层上自下而上依次形成有选择晶体管ST2、虚设字线WL、字线WL、选择晶体管ST1。

即，第3实施方式中的存储单元阵列为，在相邻存储串MS间选择晶体管ST1彼此相邻，且选择晶体管ST2彼此相邻。图12、及图13表示该状况。

1.存储单元阵列的构成

使用图12、图13说明存储单元阵列的构成。此外，对于与所述实施方式相同的构成省略说明。

图12是第3实施方式的存储单元阵列11的俯视图。虽于下文叙述，但如图12所示，在存储串MS间配置有例如柱状源极线SL。

图13是沿着图12的XIV-XIV′的剖视图。

实际上，子区块SB0包含存储串MS0-MS11，但这里为方便起见设为存储串MS0～MS7。存储串MS0-MS7的构成相同，因此这里列举存储串MS0为例进行说明。

如图13所示，存储串MS0包括于CPWELL上自下而上依次形成的选择晶体管ST2、未图示的虚设存储单元MCDS0、及MCDS1、存储单元MC0-23、未图示的虚设存储单元MCDD0、及MCDD1、以及选择晶体管ST1、及以贯通这些的方式朝向CPWELL的法线方向形成的半导体层SC0。

由于为此种构成，故于相邻的存储串MS间，信号线SGD彼此相邻，且信号线SGS彼此相邻。

而且，在存储串MS3与存储串MS4之间形成有与半导体层SC平行且朝向CPWELL的法线方向形成的源极线SL。

该源极线SL可朝向纸面内侧形成为例如壁的形状，也可以与半导体层SC同样地为支柱形状。于此，如图12所示，对源极线SL为柱状的情况进行说明。

图14中表示将源极线SL设为支柱形状时的存储单元阵列。图14是沿着A-A′线自上为下观察存储单元阵列时的图。

如图14所示，在存储串MS4与相邻于其的存储串MS5之间配置有源极线SL的情况下，信号SGD与源极线SL的电位差成为问题。

于此，例如将贯通相邻的存储串MS3与MS4的相邻字线间的距离设为“S”。该“S”是考虑了相邻字线WL间产生的电位差后的值。即，该“S”是即便该字线WL间产生一定的电位差，WL间也不会产生大于等于特定值的漏电或产生短路的距离。

另外，将字线与源极线SL之间的距离设为S′。在抹除动作时及写入动作中，对源极线SL与字线或者选择晶体管的栅极之间施加的最大电位差与区块的边界的字线间的电位差大体同等，因此S与S′也同等地设定。但，S与S′会因假定的动作控制而发生变化，因此在设计阶段也可以使S与S′适当地不同。

2.存储单元阵列11的等效电路

接着，使用图15对着眼于子区块SB0的等效电路进行说明。即，图15是连接于位线BL0的存储串MS0～MS7的等效电路。

如图15所示，在位线BL0连接有存储串MS0～MS7。

各存储串MS具备被选择晶体管ST1、及ST2夹着的多个存储单元MC。

此外，除了所述说明的构成以外与所述第1、第2实施方式的电路相同，因此省略说明。

3.时序图(对选择晶体管ST1的写入)

接着，使用图16对第3实施方式的非易失性半导体存储装置的写入动作(其1)进行说明。图16是表示着眼于存储串MS0的选择晶体管ST1的写入动作中的各信号线的电压电平的时序图。此外，以下说明与所述时序图不同的动作。

如图所示，在时刻t0以后，控制电路15控制内部电压产生电路18，除对字线WL、虚设字线WLDS以外、也对信号线SGS施加电压VSS，且对信号线SGD施加电压VPGM。

图17表示该状况。图17是子区块SB0的剖视图，且是存储串MS0中的选择晶体管ST1的写入时的概念图。

如图17所示，在控制电路15的控制下，内部电压产生电路18对存储串MS0中的信号线SGD施加电压VPGM，对虚设字线WLDD0、及MCDD1施加电压USEL_D，对字线WL、虚设字线WLDS0、WLDS1、及CPWELL施加电压VSS，对源极线SL施加例如VDDSA作为VPROGVSRC。

另外，控制电路15控制内部电压产生电路18，对存储串MS1-MS11的信号线SGD施加电压VPASS。

这样，在第3实施方式的构成中，通过对信号线SGS施加电压VSS，并对信号线SGD施加电压VPGM而进行写入动作。

此外，图16中虽未图示，但于非选择存储串MS1-11的信号线SGD施加有电压VPASS。

4.时序图(对选择晶体管ST2的写入)

接着，使用图18对第3实施方式的非易失性半导体存储装置的写入动作(其2)进行说明。图18是表示着眼于存储串MS0的选择晶体管ST2的写入动作中的各信号线的电压电平的时序图。对与所述时序图不同的动作进行说明。

在该情况下，如图18所示，在时刻t＝0以后，控制电路15控制内部电压产生电路18，对信号线SGD施加电压VSS，在时刻t1对信号线SGS施加电压VPASS后，然后在时刻t2对信号线SGS施加电压VPGM。

这样，在第3实施方式的构成中，对选择晶体管ST2进行写入动作时，通过对信号线SGD、CPWELL施加电压VSS，并对信号线SGS施加电压VPGM而进行写入动作。

此外，即便在该情况下，对相邻于选择晶体管ST2的非选择存储串MS1-11的选择晶体管ST2的栅极(信号线SGS)也施加有电压VPASS。

于此，施加于信号线SGS的电压VPGM、与施加于CPWELL的电压VSS的电位差成为问题。

因此，作为耐压对策而在选择晶体管ST2与CPWELL之间插入绝缘膜。

具体来说，将比用于高耐压晶体管的绝缘膜厚的绝缘膜(例如，)插入该选择晶体管ST2与CPWELL之间。

此外，在第3实施方式中，也可以不进行例如图5、及图9的步骤S2、及S3的动作。

原因在于，在对选择晶体管ST1写入数据的情况下，可对信号线SGS施加电压VSS，在对选择晶体管ST2写入数据的情况下，可对信号线SGD施加电压VSS，从而可防止贯通电流。

<第3实施方式的效果>

第3实施方式的非易失性半导体存储装置也可以获得所述(1)的效果。

即，内部电压产生电路18对相邻于作为写入对象的选择晶体管ST1的非选择存储串MS1-11的选择晶体管ST1的栅极施加电压VPASS。

因此，可减少写入动作中的相邻的选择晶体管ST1-选择晶体管ST1间的电位差，从而可避免选择晶体管ST1间的狭缝的大小受到选择栅极写入限制。此外，在对选择晶体管ST2写入数据的情况下也可以获得相同的效果。

此外，在各实施方式中，

(1)读出动作中，

A电平的读出动作中被选择的字线施加的电压为例如0V～0.55V之间。并不限定于此，也可以为0.1V～0.24V，0.21V～0.31V，0.31V～0.4V，0.4V～0.5V，0.5V～0.55V的任一个之间。

B电平的读出动作中被选择的字线施加的电压为例如1.5V～2.3V之间。并不限定于此，也可以为1.65V～1.8V，1.8V～1.95V，1.95V～2.1V，2.1V～2.3V的任一个之间。

C电平的读出动作中被选择的字线施加的电压为例如3.0V～4.0V之间。并不限定于此，也可以为3.0V～3.2V，3.2V～3.4V，3.4V～3.5V，3.5V～3.6V，3.6V～4.0V的任一个之间。

作为读出动作的时间(tR)也可以为例如25μs～38μs、38μs～70μs、70μs～80μs之间。

(2)写入动作是如所述那样包含编程动作及验证动作。在写入动作中，最初对编程动作时被选择的字线施加的电压为例如13.7V～14.3V之间。并不限定于此，也可以为例如13.7V～14.0V、14.0V～14.6V的任一个之间。

也可以改变最初施加于对第奇数个字线进行写入时的被选择的字线的电压、与最初施加于对第偶数个字线进行写入时被选择的字线的电压。

将编程动作设为ISPP方式(Incremental Step Pulse Program)时，步升的电压可列举例如0.5V左右。

另外，作为施加于非选择的字线的电压也可以为例如6.0V～7.3V之间。并不限定于该情况，例如可为7.3V～8.4V之间，也可以小于等于6.0V。

也可以根据非选择的字线为第奇数个字线、还是第偶数个字线，而改变要施加的PASS电压。

作为写入动作的时间(tProg)也可以为例如1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之间。

(3)抹除动作中，

最初施加于形成于半导体基板上部且上方配置有所述存储单元的井的电压为例如12V～13.6V之间。并不限定于该情况，也可以为例如13.6V～14.8V、14.8V～19.0V、19.0V～19.8V、19.8V～21V之间。

作为抹除动作的时间(tErase)也可以为例如3000μs～4000μs、4000μs～5000μs、4000μs～9000μs之间。

(4)存储单元的结构具有

介隔膜厚4～10nm的隧道绝缘膜而配置于半导体基板(硅基板)上的电荷蓄积层。该电荷蓄积层可为膜厚2～3nm的SiN、或SiON等绝缘膜与膜厚3～8nm的多晶硅的积层结构。另外，也可以在多晶硅中添加Ru等金属。电荷蓄积层上具有绝缘膜。该绝缘膜包含被例如膜厚3～10nm的下层High-k膜与膜厚3～10nm的上层High-k膜夹着的膜厚4～10nm的氧化硅膜。High-k膜可列举HfO等。另外，氧化硅膜的膜厚可厚于High-k膜的膜厚。在绝缘膜上经由膜厚3～10nm的功函数调整用的材料而形成膜厚30nm～70nm的控制电极。这里功函数调整用的材料为TaO等金属氧化膜、TaN等金属氮化膜。控制电极可使用W等。

另外，在存储单元间可形成气隙。

此外，本申请发明并不限定于所述实施方式，在实施阶段可在不脱离其主旨的范围内进行各种变化。而且，所述实施方式中包含各种阶段的发明，可通过所公开的多个构成要件的适当组合而获得各种发明。例如，即便自实施方式所示的全体构成要件中删除若干构成要件，也可以解决发明所要解决的问题一栏描述的问题，在可获得发明效果一栏描述的效果的情况下，已删除该构成要件的构成也可以作为发明而获得。

[符号的说明]

11         平面P(Plane)

12         行解码器

13         数据电路·页缓冲器

14         列解码器

15         控制电路

18         内部电压产生电路

Claims (6)

1.一种非易失性半导体存储装置，其特征在于包括：

存储单元阵列，其包含多个存储串，这些存储串内包含存储单元、第1及第2选择晶体管及晶体管，該存储单元是包含配置于半导体层上且向相对于所述半导体层的法线方向延伸的第1半导体及第2半导体、及隔着栅极绝缘膜而覆盖所述第1半导体及第2半导体的电荷蓄积层及控制栅极，该第1及第2选择晶体管是以夹着所述存储单元的方式形成，该晶体管是串列连接于所述第1选择晶体管及所述第2选择晶体管；以及

控制部，其在向所述第1选择晶体管执行写入动作前，将对所述存储单元施加写入电压。

2.根据权利要求1所述的非易失性半导体存储装置，其特征在于：还包括电压产生电路：

构成所述存储串的所述第1选择晶体管及所述第2选择晶体管是形成于沿着与所述第1及第2半导体相邻的位置；

所述电压产生电路对所述存储单元施加第1电压，并对所述第1选择晶体管施加所述写入电压，且对所述第2选择晶体管施加比所述第1电压大的第2电压。

3.根据权利要求2所述的非易失性半导体存储装置，其特征在于：所述第1选择晶体管与所述第2选择晶体管是彼此相邻的；

所述电压产生电路通过对所述第1及第2选择晶体管施加所述写入电压，而执行所述数据的所述写入动作。

4.一种非易失性半导体存储装置，其特征在于包括：

存储单元阵列，其包含存储单元、第1及第2选择晶体管构成的第1及第2存储串，且所述存储单元配置于半导体层上且可实现数据存储，第1及第2选择晶体管则是以夹着所述存储单元的方式而形成的；以及

控制部，其在执行向所述第1选择晶体管的写入动作前，将对所述存储单元施加写入电压，由此，使电荷蓄积层蓄积电荷，并使所述存储单元的阈值转为比抹除电平大的电平。

5.根据权利要求4所述的非易失性半导体存储装置，其特征在于：还包括电压产生电路：

所述电压产生电路产生第1电压、所述写入电压、及比所述第1电压大的第2电压。

6.根据权利要求4所述的非易失性半导体存储装置，其特征在于：所述第1及第2存储串的所述第1选择晶体管是彼此相邻的；

对所述存储单元施加所述第1电压，并对所述第1存储串的所述第1选择晶体管施加所述写入电压，且对所述第1存储串的所述第1选择晶体管施加所述第2电压。