CN111696605A - 非易失性半导体存储装置 - Google Patents

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Abstract

实施方式提供一种能够提高可靠性的非易失性半导体存储装置。实施方式的非易失性半导体存储装置包含：存储单元阵列层，具有在半导体衬底上沿垂直方向串联连接的多个非易失性存储单元、及分别连接于多个非易失性存储单元的栅极的多条字线；以及选择栅极晶体管层，位于存储单元阵列层上，具有沿垂直方向串联连接的至少2个选择栅极晶体管、及分别连接于至少2个选择栅极晶体管的至少2条选择栅极线；且存储单元阵列层中的多个非易失性存储单元与选择栅极晶体管层中的至少2个选择栅极晶体管经由存储单元阵列层与选择栅极晶体管层的连接面串联连接，而构成串单元，对至少2条选择栅极线供给不同的信号。

Description

非易失性半导体存储装置
[相关申请]
本申请享有以日本专利申请2019-45060号(申请日：2019年3月12日)作为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种非易失性半导体存储装置。
背景技术
作为非易失性半导体存储装置，已知NAND(Not AND，与非)型闪速存储器。为了使该NAND型闪速存储器大容量化，采取将较多的存储单元积层而成的构成的三维NAND型闪速存储器得以实用化。
发明内容
实施方式提供一种能够提高可靠性的非易失性半导体存储装置。
本实施方式的非易失性半导体存储装置包含：存储单元阵列层，具有在半导体衬底上沿垂直方向串联连接的多个非易失性存储单元、及分别连接于多个非易失性存储单元的栅极的多条字线；以及选择栅极晶体管层，位于存储单元阵列层上，具有沿垂直方向串联连接的至少2个选择栅极晶体管、及分别连接于至少2个选择栅极晶体管的至少2条选择栅极线；且存储单元阵列层中的多个非易失性存储单元与选择栅极晶体管层中的至少2个选择栅极晶体管经由存储单元阵列层与选择栅极晶体管层的连接面串联连接，而构成串单元，对至少2条选择栅极线供给不同的信号。
附图说明
图1是表示本实施方式的非易失性半导体存储装置的电路构成的图。
图2是本实施方式的非易失性半导体存储装置的存储单元阵列层所包含的区块的电路图。
图3是本实施方式的非易失性半导体存储装置的行解码器所包含的驱动电路的电路图。
图4(A)、(B)是本实施方式的非易失性半导体存储装置的存储单元阵列层的剖视图及SGD层的俯视图。
图5(A)、(B)是本实施方式的非易失性半导体存储装置的存储单元阵列层与SGD层的结合部分的剖视图(放大图)及俯视图(放大图)。
图6是本实施方式的非易失性半导体存储装置的存储单元阵列层与SGD层的结合部分的概念图。
图7是本实施方式的非易失性半导体存储装置的存储单元阵列层与SGD层的结合部分的概念图。
图8是表示对本实施方式的非易失性半导体存储装置的选择晶体管供给的信号的图。
图9是表示对本实施方式的非易失性半导体存储装置的选择晶体管供给的信号的图。
图10是表示本实施方式的非易失性半导体存储装置中供给至各信号线的电压(读出动作中或验证动作中)的图。
图11是表示本实施方式的非易失性半导体存储装置中供给至各信号线的电压(写入动作中)的图。
图12是表示本实施方式的非易失性半导体存储装置中选择晶体管的阈值电压的分布的图。
具体实施方式
以下，参考附图具体地说明本实施方式的非易失性半导体存储装置。
此外，在以下的说明中，对于具有大致相同的功能及构成的构成要素标注相同符号，仅在必要的情况下进行重复说明。另外，以下所示的各实施方式是对用来将该实施方式的技术思想具体化的装置或方法进行例示，实施方式的技术思想并不是将构成零件的材质、形状、构造、配置等特定为以下所述的情况。实施方式的技术思想可在权利要求书中添加各种变更。
[非易失性半导体存储装置的电路构成]
首先，使用图1对本实施方式的非易失性半导体存储装置的电路构成进行说明。
如图1所示，本实施方式的非易失性半导体存储装置100大体上具备核心部110及周边电路120。
核心部110具备存储单元阵列111、行解码器(RD)112、感测放大器(SA)113及源极线驱动器(SLD)114。
存储单元阵列111包含作为多个非易失性存储单元晶体管的集合的多个区块BLK(BLK0、BLK1、…)。同一区块BLK内的数据被一次性删除。
各个区块BLK包含多个串单元SU(SU0、SU1、…)。而且，各个串单元SU包含多个NAND串115。在NAND串115内，多个存储单元晶体管串联连接。此外，存储单元阵列111内的区块BLK、串单元SU、NAND串115的数量为任意。
行解码器(RD)112在数据的写入及读出时，对区块BLK的地址或页的地址进行解码，选择成为对象的字线等各种控制线。另外，对连接于NAND串115的字线等各种控制线供给各种电压。
感测放大器(SA)113在数据的读出动作中，将从存储单元晶体管读出至位线的数据进行感测、放大。另外，在数据的写入动作中，将与写入数据对应的电压供给至位线。
源极线驱动器(SLD)114在数据的写入、读出，删除时，对源极线供给所需的电压。
周边电路120具备序列发生器(SQ)121及电压产生电路(VG)122。
序列发生器(SQ)121控制非易失性半导体存储装置100整体的动作。
电压产生电路(VG)122产生数据的写入、读出及删除所需的电压，并将所产生的电压供给至行解码器112、感测放大器113及源极线驱动器114。
[存储单元阵列所包含的区块的电路图]
图2是本实施方式的非易失性半导体存储装置100的存储单元阵列111所包含的区块BLK的电路图。以区块BLK0为例进行说明，但其它区块BLK1、2、…也为相同的电路。
区块BLK0与N条位线BL(BL0、BL1、…)连接。另外，区块BLK0与源极线SL连接。在位线BL与源极线SL之间，连接着NAND串115。NAND串115是将3个漏极侧选择栅极晶体管ST(STU0、STU1、STL)、2个漏极侧虚设单元DMTD(DMTD0、DMTD1)、96个存储单元MT(MT95、MT94、…MT0)、2个源极侧虚设单元DMTS(DMTS1、DMTS0)及源极侧选择栅极晶体管STS串联连接而构成。
漏极侧选择栅极晶体管STU0与漏极侧选择栅极晶体管STU1(如下文所说明那样相当于上层选择栅极晶体管)中的任一晶体管均共通连接于漏极侧选择栅极线SGDU0，漏极侧选择栅极晶体管STL(如下文所说明那样相当于下层选择栅极晶体管)连接于漏极侧选择栅极线SGDL0。
漏极侧虚设单元DMTD(DMTD0、DMTD1)分别连接于对应的虚设单元字线WL_DD(WL_DD0、WL_DD1)。96个存储单元MT(MT95、MT94、…MT0)分别连接于对应的字线WL(WL_95、WL_94、…WL_0)。源极侧虚设单元DMTS(DMTS1、DMTS0)分别连接于对应的虚设单元字线WL_DS(WL_DS1、WL_DS0)。
源极侧选择栅极晶体管STS连接于源极侧选择栅极线SGS。
[行解码器所包含的驱动电路的电路图]
图3是本实施方式的非易失性半导体存储装置100的行解码器112所包含的驱动电路的电路图。
行解码器112具有：响应地址信号而选择区块BLK的区块选择解码器电路1121及反相器电路1122、晶体管TR1、晶体管TR2、100个晶体管TR3、晶体管TR4、晶体管TR5及晶体管TR6。
晶体管TR1连接于全局选择栅极线GSGDU与漏极侧选择栅极线SGDU之间，通过区块选择解码器电路1121的输出来控制。
晶体管TR2连接于全局选择栅极线GSGDL与漏极侧选择栅极线SGDL之间，通过区块选择解码器电路1121的输出来控制。
漏极侧选择栅极线SGDU及SGDL分别连接于晶体管TR6及TR5的一端，晶体管TR6及TR5的另一端连接于非选择区块电压供给线USGD。
晶体管TR3分别连接于虚设单元字线WL_DD(WL_DD0、WL_DD1)、虚设单元字线WL_DS(WL_DS0、WL_DS1)及字线WL(WL_95～WL_0)与对应的控制信号线CG0～CGN之间，通过区块选择解码器电路1121的输出来控制。
晶体管TR4连接于全局选择栅极线GSGS与源极侧选择栅极线SGS之间，通过区块选择解码器电路1121的输出来控制。
[存储单元阵列的俯视图及剖视图]
图4(A)是构成本实施方式的非易失性半导体存储装置100的存储单元阵列111的积层体200的SGD层的俯视图。图4(B)是积层体200的剖视图。
本实施方式的非易失性半导体存储装置100的存储单元阵列111的积层体200是介隔绝缘膜从下将存储单元阵列层210与SGD(漏极侧选择栅极)层220积层在未图示的半导体衬底上。
存储单元阵列层210在多个导电膜201、202、203、…204与绝缘膜交替积层而成的积层体形成着多个贯通孔(存储器孔MH)。在存储器孔MH内部积层形成绝缘膜(SiO2膜或SiN膜)、电荷蓄积膜(SiON膜)及栅极氧化膜(SiO2膜)，且在内部埋入半导体膜(p-Si膜)。位于存储单元阵列层的下层的导电膜201相当于源极侧选择晶体管STS的栅极。位于存储单元阵列层的中层到上层的导电膜202、203、…204相当于存储单元MT及虚设单元DMT的栅极。
SGD层220在将3层导电膜211、212及213与绝缘膜交替积层而成的积层体形成着多个贯通孔(选择晶体管孔SH)。在选择晶体管孔SH内部，也与存储器孔MH同样地积层形成绝缘膜(SiO2膜或SiN膜)、电荷蓄积膜(SiON膜)及栅极氧化膜(SiO2膜)，且在内部埋入半导体膜(p-Si膜)。位于SGD层220的下层的导电膜211相当于漏极侧选择栅极晶体管STL的栅极。位于SGD层220的中层的导电膜212相当于漏极侧选择栅极晶体管STU1的栅极。位于SGD层220的上层的导电膜213相当于漏极侧选择栅极晶体管STU0的栅极。
积层体200与隔着上下贯通积层体200的存储器狭缝ST而相邻的积层体200电分离。通过在存储器狭缝ST部填充导电体而成为在上下贯通积层体200的源极线触点。源极线触点构成源极线SL的一部分。
图5(A)是本实施方式的非易失性半导体存储装置的存储单元阵列层210与SGD层220的结合部分(图4的虚线A所示的部分)的剖视图(放大图)。图5(B)是存储单元阵列层210与SGD层220的结合交界面(图5(A)中虚线B-B′所示的面)的俯视图(放大图)。
如图5(A)所示，导电膜211例如在X方向上被切断成4个。因此，相对于导电膜204(相当于虚设单元DMTD0的栅极)的X方向上的尺寸，各导电膜211(相当于漏极侧选择栅极晶体管STL的栅极)的X方向上的尺寸变得小于1/4。在各个导电膜211之间形成着绝缘遮罩SHE。
绝缘遮罩SHE并未设置在存储单元阵列层210，仅设置在SGD层220。因此，必须使形成在SGD层220的选择晶体管孔SH的间距小于形成在存储单元阵列层210的存储器孔MH的间距。换句话说，必须使形成在SGD层220的选择晶体管孔SH的配置密度高于形成在SGD层220的选择晶体管孔SH的配置密度。因此，必须使形成在SGD层220的选择晶体管孔SH相对于形成在存储单元阵列层210的存储器孔MH物理性地偏移而配置。结果为，选择晶体管孔SH与存储器孔MH在其连接面产生偏离。该偏离在靠近绝缘遮罩SHE侧显著。图5(B)中概念性地表示选择晶体管孔SH与存储器孔MH的连接面的偏离。
图6是本实施方式的非易失性半导体存储装置中，偏移量相对较小的情况下的存储单元阵列层210与SGD层220的结合部分的概念图。图7是偏移量比图6的情况更大的情况下的存储单元阵列层210与SGD层220的结合部分的概念图。由此可理解：在偏移量为一定量以上的情况下，电流的路径受到限制，所以连接电阻(导通电阻)容易增加，因此流到单元阵列的单元电流(Icell)容易降低。
此外，在图5(A)及图5(B)中，以大致相同的大小表示形成在SGD层220的选择晶体管孔SH的直径、与形成在存储单元阵列层210的存储器孔MH的直径。然而，并不限定于此，选择晶体管孔SH的直径(Dsh)与存储器孔MH的直径(Dmh)也可以不同。由于选择晶体管孔SH必须使配置密度高于存储器孔MH的配置密度，所以优选为例如图6及图7所示那样，选择晶体管孔SH的直径Dsh小于存储器孔MH的直径Dmh。通过使选择晶体管孔SH的直径Dsh更小，而容易提高选择晶体管孔SH的配置密度。另外，在偏离的大小相同的情况下，通过使选择晶体管孔SH的直径Dsh小于存储器孔MH的直径Dmh，而相比选择晶体管孔SH的直径Dsh与存储器孔MH的直径Dmh相同的情况来说，可减小选择晶体管孔SH的直径Dsh与存储器孔MH的直径Dmh不重叠的区域。
[对选择晶体管供给的信号的例1]
图8是表示对本实施方式的非易失性半导体存储装置100的选择晶体管STU0、STU1及STL供给的信号的图。
如图8所示，对漏极侧选择栅极晶体管STU0及STU1分别供给信号SGDU0、SGDU1、SGDU2、SGDU3。另外，对漏极侧选择栅极晶体管STL分别供给信号SGDL0、SGDL1、SGDL2、SGDL3。而且，在读出动作中(及验证动作中)感测放大器检测位线电流的时点，将与SGDU0、SGDU1、SGDU2、SGDU3不同的电压分别供给至SGDL0、SGDL1、SGDL2、SGDL3。另外，在写入动作中，在对非选择字线施加中电压，对选择字线施加高电压，使信道区域(存储器孔MH内填充了多晶硅的部分)升压的时点，将与SGDU0、SGDU1、SGDU2、SGDU3不同的电压分别供给至SGDL0、SGDL1、SGDL2、SGDL3。这些信号是从电压产生电路经由所述驱动电路(图3)被供给。
[对选择晶体管供给的信号的例2]
图9是表示对本实施方式的非易失性半导体存储装置100的选择晶体管STU0、STU1及STL供给的信号的另一例的图。
如图9所示，对漏极侧选择栅极晶体管STU0及STU1分别供给信号SGDU0、SGDU1、SGDU2、SGDU3。另外，对漏极侧选择栅极晶体管STL共通地供给信号SGDL。而且，在读出动作中(或验证动作中)或写入动作中，将与SGDU0、SGDU1、SGDU2、SGDU3不同的电压的信号供给至SGDL。这些信号是从电压产生电路经由所述驱动电路(图3)被供给。
[动作波形的说明(读出动作)]
图10是表示本实施方式的非易失性半导体存储装置中在读出动作中(或验证动作中)供给至各信号线的电压的图。
在读出动作中，有t0至t1、t1至t2、t2至t3这3个阶段。t0至t1期间是用来降低升压后的信道电压的准备期间，t1至t2期间是预充电期间，t2至t3期间是用来判定存储单元的数据的读出期间。
如上所述，对漏极侧选择栅极晶体管STU0及STU1供给信号SGDU0、SGDU1、SGDU2、SGDU3。
将对所选择的区块BLK的已选择的串单元的漏极侧选择栅极晶体管STU0及STU1供给的信号设为SGDU_SEL。将对所选择的区块BLK的非选择的串单元的漏极侧选择栅极晶体管STU0及STU1供给的信号设为SGDU_USEL。
将对所选择的区块BLK的已选择的串单元的漏极侧选择栅极晶体管STL供给的信号设为SGDL_SEL。
将对所选择的区块BLK的非选择的串单元的漏极侧选择栅极晶体管STL供给的信号设为SGDL_USEL。
将对所选择的区块BLK的已选择的串单元的源极侧选择栅极晶体管STS供给的信号设为SGS_SEL。
将对所选择的区块BLK的非选择的串单元的源极侧选择栅极晶体管STS供给的信号设为SGS_USEL。
将对未选择的区块BLK的串单元的漏极侧选择栅极晶体管STU0、STU1及STL以及源极侧选择栅极晶体管STS供给的电压设为USGD。
在时刻t0使选择区块BLK的SGDU_SEL及SGDU_USEL上升至VSG(约6V)。同时，使选择区块BLK的SGDL_SEL及SGDL_USEL上升至VSGH(约6V+α)。此处，VSGH比VSG仅高出αV(0.5～1.5V左右)。非选择区块BLK的串单元的USGD维持为0V或设为VSRC(约3V，高于0V且低于VSG的电压)。在时刻t0以后，使选择区块BLK的SGS_SEL及SGS_USEL上升至VSG(约6V)。同时，对非选择区块BLK的串单元的源极侧选择栅极晶体管STS的栅极施加的USGD维持为0V或设为VSRC。
在时刻t0以后，使字线WL的电压上升至读出电压VREAD。此处，VREAD是对连接于构成串单元的存储单元中的非选择的存储单元的字线WL施加的电压。供给至源极线SL的CELSRC的电压上升至VSRC，同时位线BL的电压也上升至VSRC。
在时刻t1以后，将SGDU_SEL维持为VSG，并且使SGDU_USEL下降至VSRC。同时，将SGDL_SEL维持为VSGH，并且使SGDL_USEL下降至VSRC。同时，将SGS_SEL维持为VSG，并且使SGS_USEL下降至VSRC。
在时刻t1以后，使选择字线WL的电压下降至VCGRV。同时，使位线BL的电压上升至预充电电压Vpre。
在时刻t2以后，由感测放大器113进行读出动作。位线电压因该时间点流动的单元电流而发生变动(未图示)。
在时刻t2以后的读出动作中，对上层的漏极侧选择栅极晶体管STU0及STU1的栅极施加VSG(约6V)的电压，对最下层的漏极侧选择栅极晶体管STL的栅极施加VSGH(约7V)的电压。结果为，能够大幅改善图5B所示的面附近的经由最下层的漏极侧选择栅极晶体管STL的电流通路的导通电阻。由于对上层的漏极侧选择栅极晶体管的栅极供给较低的电压，所以能够消除非选择串单元的干扰的影响。
[动作波形的说明(写入动作)]
图11是表示在本实施方式的非易失性半导体存储装置中对字线供给写入电压时(写入动作中)供给至各信号线的电压的图。
写入动作有t0至t1、t1至t2、t2至t3这3个阶段。t0至t1期间是用来使升压后的信道电压稳定的写入准备期间，t1至t2期间是施加高电压的写入期间，t2至t3期间是各节点处的高电压逐渐降低的恢复期间。
将对所选择的区块BLK的已选择的串单元的漏极侧选择栅极晶体管STU0及STU1供给的信号设为SGDU_SEL，将对所选择的区块BLK的非选择的串单元的漏极侧选择栅极晶体管STU0及STU1供给的信号设为SGDU_USEL，该方面如上所述。
另外，将对所选择的区块BLK的已选择的串单元的漏极侧选择栅极晶体管STL供给的信号设为SGDL_SEL，将对所选择的区块BLK的非选择的串单元的漏极侧选择栅极晶体管STL供给的信号设为SGDL_USEL，该方面也如上所述。
将对源极侧选择栅极晶体管STS供给的信号设为SGS。
在时刻t0使SGDU_SEL、SGDU_USEL、SGDL_SEL及SGDL_USEL上升至VSG。SGS设为0V，WL也设为0V。
在时刻t0以后，将位线BL的电压根据数据而设定为写入禁止电压(“1”数据，用来抑制阈值上升的数据)与写入电压(“0”数据，促使阈值上升的数据)。供给至源极线SL的CELSRC的电压上升至1V左右。
在时刻t1以后，将SGDU_SEL维持为VSGD，并且使SGDU_USEL下降至0V。同时，将SGDL_SEL维持为VSGD，并且使SGDL_USEL下降至VSGDL(约2V，高于0且低于VSGD的电压)。SGS维持为0V。
在时刻t1以后，使所有字线WL的电压上升至VPASS(约9V)，接着，使连接于进行写入的存储单元的选择字线WL的电压进一步上升至VPGM(约18V)。此处完成写入，所选择的存储单元的阈值根据写入数据而变动。
在时刻t2以后，使字线WL的电压恢复为0V，使高电压放电。
在时刻t1至t2期间，选择串单元的信道区域通过与施加至字线WL的通路电压VPASS及写入电压VPGM的耦合而上升至接近通路电压VPASS的电位。这在非选择串单元中也相同，该较高的电位会产生引起写入干扰的担忧。然而，对非选择串单元的最下层的漏极侧选择栅极晶体管STL的栅极施加VSGDL(约2V)的电压。结果为，能够降低写入干扰的影响。另一方面，对上层的漏极侧选择栅极晶体管的栅极供给较低的电压(0V)而完成确实的截止，因此就该方面来说，也能消除写入干扰的影响。
[阈值的设定]
在所述本实施方式的非易失性半导体存储装置中，更加理想的是使漏极侧选择栅极晶体管STL与STU的阈值不同。图12是表示本实施方式的非易失性半导体存储装置中选择晶体管的阈值电压的分布的图。
上层的漏极侧选择栅极晶体管STU0、STU1的阈值分布为图12的分布SGDH，最下层的漏极侧选择栅极晶体管STL的阈值分布为图12的分布SGDL。分布SGDH分布在边界值Vtt之上，且分布在分布SGDL之下，但只要分布SGDL的下缘低于SGDU的下缘即可。
本实施方式的非易失性半导体存储装置在写入动作之前，个别地设定漏极侧选择栅极晶体管的阈值。这是指在以与通常的写入动作相同的顺序进行时，先进行最下层的漏极侧选择栅极晶体管STL的阈值调整，接下来进行上层的漏极侧选择栅极晶体管STU0、STU1的阈值调整。在最下层的漏极侧选择栅极晶体管STL的阈值调整中，可使用信道升压动作，所以阈值分布能够限制在更窄的范围。
在使漏极侧选择栅极晶体管STL与STU的阈值不同的情况下具有如下效果。首先，由于选择栅极晶体管孔SH的直径多数情况下小于存储器孔MH的直径，所以容易产生读取干扰。然而，通过将最下层的漏极侧选择栅极晶体管的阈值设定得较低，即使产生略微的干扰而使其阈值变动(朝上升的方向变动)，也能局限该影响。进而，由于在写入动作中上层的漏极侧选择栅极晶体管的阈值较高，所以写入动作中的截止特性提高，因信道升压产生的漏电减少。
如上所述，通过个别地控制同一串单元内的多个漏极侧选择栅极晶体管(栅极电压、阈值)，可谋求单元电流的增加与可靠性的提高。
[变化例]
以上的本实施方式的非易失性半导体存储装置中，将3个漏极侧选择栅极晶体管串联连接，但漏极侧选择栅极晶体管也可为2个，还可为4个以上。另外，虚设单元及存储单元的个数能够适当变更。例示了区块内的串单元的分割数(k)为4的示例，但串单元的分割数例如也可为2或8，可为任意数。
以上，说明了本发明的若干个实施方式，但这些实施方式是作为示例而提出的，并非意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
SGD 漏极侧选择栅极线
STU 上层漏极侧选择栅极晶体管
STL 最下层漏极侧选择栅极晶体管
DD 漏极侧虚设单元配线
WL 字线
DS 源极侧虚设单元配线
SGS 源极侧选择栅极线

Claims (9)

1.一种非易失性半导体存储装置，包含：
存储单元阵列层，具有在半导体衬底上沿垂直方向串联连接的多个非易失性存储单元、及分别连接于所述多个非易失性存储单元的栅极的多条字线；以及
选择栅极晶体管层，位于所述存储单元阵列层上，具有沿垂直方向串联连接的至少2个选择栅极晶体管、及分别连接于所述至少2个选择栅极晶体管的至少2条选择栅极线；且
所述存储单元阵列层中的所述多个非易失性存储单元与所述选择栅极晶体管层中的所述至少2个选择栅极晶体管经由所述存储单元阵列层与所述选择栅极晶体管层的连接面串联连接，而构成串单元，
对所述至少2条选择栅极线供给不同的信号。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于：
所述多个非易失性存储单元形成在贯通设置于所述存储单元阵列层的存储器孔周围，所述至少2个选择栅极晶体管形成在贯通设置于所述选择栅极晶体管层的选择栅极晶体管孔周围，所述存储器孔的平面配置与所述选择栅极晶体管孔的平面配置不同，在所述连接面所述存储器孔的直径的大小与所述选择栅极晶体管孔的直径的大小不同。
3.根据权利要求1所述的非易失性半导体存储装置，其特征在于：
还具有控制电路，所述控制电路在感测放大器检测流到所述非易失性存储单元的电流时，对最下层的选择栅极晶体管的栅极施加比对相较最下层的选择栅极晶体管靠上层的选择栅极晶体管的栅极施加的电压更高的电压。
4.根据权利要求1所述的非易失性半导体存储装置，其特征在于：
还具有控制电路，所述控制电路在对所述非易失性存储单元的栅极施加写入电压时，对最下层的选择栅极晶体管的栅极施加比对相较最下层的选择栅极晶体管靠上层的选择栅极晶体管的栅极施加的电压更高的电压。
5.根据权利要求2所述的非易失性半导体存储装置，其特征在于：
还具有控制电路，所述控制电路在感测放大器检测流到所述非易失性存储单元的电流时，对最下层的选择栅极晶体管的栅极施加比对相较最下层的选择栅极晶体管靠上层的选择栅极晶体管的栅极施加的电压更高的电压。
6.根据权利要求2所述的非易失性半导体存储装置，其特征在于：
还具有控制电路，所述控制电路在对所述非易失性存储单元的栅极施加写入电压时，对最下层的选择栅极晶体管的栅极施加比对相较最下层的选择栅极晶体管靠上层的选择栅极晶体管的栅极施加的电压更高的电压。
7.根据权利要求2所述的非易失性半导体存储装置，其特征在于：
所述选择栅极晶体管层隔着绝缘遮罩在水平方向上被分割成k个，构成k个能够独立选择的串单元。
8.根据权利要求7所述的非易失性半导体存储装置，其特征在于：
还具有控制电路，所述控制电路在对所述非易失性存储单元的栅极施加写入电压时，在非选择的串单元中，对最下层的选择栅极晶体管的栅极施加比对相较最下层的选择栅极晶体管靠上层的选择栅极晶体管的栅极施加的电压更高的电压。
9.根据权利要求1至8中任一项所述的非易失性半导体存储装置，其特征在于：
所述至少2个选择栅极晶体管中的最下层的选择栅极晶体管的阈值高于相较最下层的选择栅极晶体管靠上层的选择栅极晶体管的阈值。
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