CN112530493B - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种提高存储单元晶体管中写入的数据的可靠性的半导体存储装置。实施方式的半导体存储装置包括第1至第4存储单元晶体管、第1及第2位线BLprog及BLinh、第1至第3选择栅极线SGDsel、SGDusel及SGS、第1及第2字线WLsel及WLusel、以及控制器。控制器在程序循环中，依次执行编程动作、恢复动作、及验证动作。控制器在恢复动作的第1时刻，对第1选择栅极线施加第1电压VSGD，对第3选择栅极线施加低于第1电压的第2电压VSS，对第1位线施加第1电压与第2电压之间的第3电压VSL。第1字线与第2字线在衬底的上方，在与衬底表面交叉的方向上相互分离设置。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2019-168394号(申请日：2019年9月17日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知一种能够非易失地存储数据的NAND(Not And，与非)型闪存。
发明内容
本发明所要解决的课题在于提供一种提高写入至存储单元晶体管的数据的可靠性的半导体存储装置。
实施方式的半导体存储装置具有第1及第2漏极选择晶体管、第1及第2源极选择晶体管、第1至第4存储单元晶体管、第1及第2位线、第1至第3选择栅极线、第1及第2字线、以及控制器。第1及第2存储单元晶体管连接于第1漏极选择晶体管与第1源极选择晶体管之间。第3及第4存储单元晶体管连接于第2漏极选择晶体管与第2源极选择晶体管之间。第1及第2位线分别连接于第1及第2漏极选择晶体管。第1选择栅极线连接于第1漏极选择晶体管。第2选择栅极线连接于第2漏极选择晶体管。第3选择栅极线连接于第1及第2源极选择晶体管。第1字线连接于第1及第3存储单元晶体管。第2字线连接于第2及第4存储单元晶体管。控制器执行包括多次程序循环的写入动作。控制器在程序循环中，依次执行编程动作、恢复动作、及验证动作。在第1存储单元晶体管的写入动作中，控制器在恢复动作的第1时刻，对第1选择栅极线施加第1电压，对第3选择栅极线施加低于第1电压的第2电压，对第1位线施加第1电压与第2电压之间的第3电压。第1字线与第2字线在衬底的上方，在与衬底表面交叉的方向上相互分离设置。
附图说明
图1是表示第1实施方式的半导体存储装置的构成例的框图。
图2是表示第1实施方式的半导体存储装置所具备的存储单元阵列的电路构成的一例的电路图。
图3是表示第1实施方式的半导体存储装置所具备的行解码器模块的电路构成的一例的电路图。
图4是表示第1实施方式的半导体存储装置所具备的感测放大器模块的电路构成的一例的电路图。
图5是表示第1实施方式的半导体存储装置所具备的感测放大器模块中所包含的感测放大器单元的电路构成的一例的电路图。
图6是表示第1实施方式的半导体存储装置所具备的存储单元阵列的平面布局的一例的俯视图。
图7是表示第1实施方式的半导体存储装置所具备的存储单元阵列的截面构造的一例的沿着图6的VII-VII线的剖视图。
图8是表示第1实施方式的半导体存储装置中的存储器柱的截面构造的一例的沿着图7的VIII-VIII线的剖视图。
图9是表示在第1实施方式的半导体存储装置中应用于存储单元晶体管的数据分配的一例的图。
图10是表示第1实施方式的半导体存储装置中的写入动作的一例的时序图。
图11是表示第1实施方式的半导体存储装置中的程序循环的一例的时序图。
图12是表示半导体存储装置的写入动作中的程序循环中的存储单元晶体管的阈值分布的变化的一例的阈值分布图。
图13是表示第1实施方式的比较例的半导体存储装置中的程序循环的一例的时序图。
图14是表示第1实施方式的第1变化例的半导体存储装置中的程序循环的一例的时序图。
图15是表示第1实施方式的第2变化例的半导体存储装置中的程序循环的一例的时序图。
图16是表示第1实施方式的第3变化例的半导体存储装置中的程序循环的一例的时序图。
图17是表示第2实施方式的半导体存储装置中的程序循环的一例的时序图。
图18是表示第2实施方式的第1变化例的半导体存储装置中的程序循环的一例的时序图。
图19是表示第2实施方式的第2变化例的半导体存储装置中的程序循环的一例的时序图。
图20是表示第2实施方式的第3变化例的半导体存储装置中的程序循环的一例的时序图。
图21是表示第3实施方式的半导体存储装置中的程序循环的一例的时序图。
图22是表示第3实施方式的第1变化例的半导体存储装置中的程序循环的一例的时序图。
图23是表示第3实施方式的第2变化例的半导体存储装置中的程序循环的一例的时序图。
图24是表示第4实施方式的半导体存储装置中的写入动作的一例的流程图。
具体实施方式
以下，参照附图对实施方式进行说明。各实施方式例示用于将发明的技术思想具体化的装置或方法。附图为模式性或概念性附图，各附图的尺寸及比率等不一定和现实的尺寸及比率相同。本发明的技术思想并不受构成要素的形状、构造、配置等特定。
此外，在以下的说明中，对于具有大致相同的功能及构成的构成要素，标注相同符号。构成参照符号的文字后的数字用于区分可通过包含相同文字的参照符号进行参照且具有相同构成的各要素。在不需要相互区分由包含相同文字的参照符号所示的要素的情况下，这些要素分别由仅包含文字的参照符号参照。
[1]第1实施方式
以下，对第1实施方式的半导体存储装置1进行说明。
[1-1]半导体存储装置1的构成
[1-1-1]半导体存储装置1的整体构成
图1表示第1实施方式的半导体存储装置1的构成例。半导体存储装置1是能够非易失地存储数据的NAND型闪存，可由外部的存储控制器2控制。如图1所示，半导体存储装置1具备例如存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15、以及感测放大器模块16。
存储单元阵列10包括多个区块BLK0～BLKn(n为1以上的整数)。区块BLK包括能够非易失地存储数据的多个存储单元的集合，例如用作数据的删除单位。另外，在存储单元阵列10设有多个位线及多个字线。各存储单元例如与1根位线及1根字线建立关联。关于存储单元阵列10的详细构成将于下文进行叙述。
指令寄存器11保存由半导体存储装置1从存储控制器2接收的指令CMD。指令CMD例如包含使定序器13执行读出动作、写入动作、删除动作等的命令。
地址寄存器12保存由半导体存储装置1从存储控制器2接收的地址信息ADD。地址信息ADD例如包括区块地址BAd、页地址PAd、及列地址CAd。例如，区块地址BAd、页地址PAd、及列地址CAd分别用于区块BLK、字线、及位线的选择。
定序器13控制半导体存储装置1整体的动作。例如，定序器13基于保存于指令寄存器11的指令CMD控制驱动器模块14、行解码器模块15、及感测放大器模块16等，执行读出动作、写入动作、删除动作等。
驱动器模块14生成读出动作、写入动作、删除动作等中使用的电压。并且，驱动器模块14例如基于地址寄存器12中保存的页地址PAd，向与所选择的字线对应的信号线施加生成的电压。
行解码器模块15基于地址寄存器12中保存的区块地址BAd，选择对应的存储单元阵列10内的1个区块BLK。并且，行解码器模块15例如将施加于与所选择的字线对应的信号线的电压传送至所选择的区块BLK内的所选择的字线。
感测放大器模块16在写入动作中，根据从存储控制器2接收的写入数据DAT，向各位线施加所需的电压。另外，感测放大器模块16在读出动作中，基于位线的电压来判定存储单元中存储的数据，将判定结果作为读出数据DAT传送至存储控制器2。
半导体存储装置1与存储控制器2之间的通信例如支持NAND接口规格。例如，在半导体存储装置1与存储控制器2之间的通信中，使用指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读取使能信号REn、就绪/忙碌信号RBn、及输入输出信号I/O。
指令锁存使能信号CLE是表示半导体存储装置1所接收的输入输出信号I/O为指令CMD的信号。地址锁存使能信号ALE是表示半导体存储装置1所接收的输入输出信号I/O为地址信息ADD的信号。写入使能信号WEn是向半导体存储装置1命令输入输出信号I/O的输入的信号。读取使能信号REn是向半导体存储装置1命令输入输出信号I/O的输出的信号。就绪/忙碌信号RBn是向存储控制器2通知半导体存储装置1是就绪状态及忙碌状态的哪一个的信号。就绪状态为半导体存储装置1受理命令的状态，忙碌状态为半导体存储装置1未受理命令的状态。输入输出信号I/O例如为8比特宽度的信号，可包括指令CMD、地址信息ADD、数据DAT等。
以上所说明的半导体存储装置1及存储控制器2也可组合构成1个半导体装置。作为这种半导体装置，例如可列举像SDTM卡这样的存储卡、或SSD(solid state drive，固态硬盘)等。
[1-1-2]半导体存储装置1的电路构成
(关于存储单元阵列10的电路构成)
图2中撷取存储单元阵列10中所包含的多个区块BLK中的1个区块BLK，来表示第1实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成的一例。如图2所示，区块BLK例如包括4个串单元SU0～SU3。
各串单元SU包括分别与位线BL0～BLm(m为1以上的整数)建立关联的多个NAND串NS。各NAND串NS例如包括存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。存储单元晶体管MT包括控制栅极及电荷储存层，非易失地保存数据。选择晶体管ST1及ST2各自用于各种动作时的串单元SU的选择。
在各NAND串NS中，存储单元晶体管MT0～MT7串联连接。选择晶体管ST1的漏极连接于相关联的位线BL，选择晶体管ST1的源极连接于串联连接的存储单元晶体管MT0～MT7的一端。选择晶体管ST2的漏极连接于串联连接的存储单元晶体管MT0～MT7的另一端。选择晶体管ST2的源极连接于源极线SL。
在相同区块BLK中，存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。串单元SU0～SU3内的各选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。相同区块BLK中所包含的选择晶体管ST2的栅极共通连接于选择栅极线SGS。
于以上所说明的存储单元阵列10的电路构成中，位线BL由各串单元SU中分配有相同的列地址的NAND串NS所共享。源极线SL例如在多个区块BLK间共享。
在1个串单元SU内连接于共通的字线WL的多个存储单元晶体管MT的集合例如称为胞单元CU。例如，将包含各自存储1比特数据的存储单元晶体管MT的胞单元CU的存储容量定义为“1页数据”。胞单元CU根据存储单元晶体管MT所存储的数据的比特数，可具有2页数据以上的存储容量。
此外，第1实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成并不限定于以上所说明的构成。例如，各区块BLK所包含的串单元SU的个数、或各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数可分别为任意个数。
(关于行解码器模块15的电路构成)
图3表示第1实施方式的半导体存储装置1所具备的行解码器模块15的电路构成的一例。如图3所示，行解码器模块15例如包括行解码器RD0～RDn，经由信号线CG0～CG7、SGDD0～SGDD3、SGSD、USGD、及USGS连接于驱动器模块14。
以下，着眼于对应于区块BLK0的行解码器RD0，对行解码器RD的详细的电路构成进行说明。行解码器RD例如包括区块解码器BD、传送栅极线TG及bTG、以及晶体管TR0～TR17。
区块解码器BD对区块地址BAd进行解码。并且，区块解码器BD基于解码结果向各个传送栅极线TG及bTG施加特定的电压。施加于传送栅极线TG的电压与施加于传送栅极线bTG的电压处于互补关系。换句话说，于传送栅极线bTG输入传送栅极线TG的反转信号。
晶体管TR0～TR17分别为高耐压的N型MOS晶体管。晶体管TR0～TR12的各自的栅极共通连接于传送栅极线TG。晶体管TR13～TR17的各自的栅极共通连接于传送栅极线bTG。另外，各晶体管TR连接于自驱动器模块14配线的信号线、与设于对应的区块BLK的配线之间。
具体来说，晶体管TR0的漏极连接于信号线SGSD。晶体管TR0的源极连接于选择栅极线SGS。晶体管TR1～TR8各自的漏极分别连接于信号线CG0～CG7。晶体管TR1～TR8各自的源极分别连接于字线WL0～WL7。晶体管TR9～TR12各自的漏极分别连接于信号线SGDD0～SGDD3。晶体管TR9～TR12各自的源极分别连接于选择栅极线SGD0～SGD3。晶体管TR13的漏极连接于信号线USGS。晶体管TR13的源极连接于选择栅极线SGS。晶体管TR14～TR17各自的漏极共通连接于信号线USGD。晶体管TR14～TR17各自的源极分别连接于选择栅极线SGD0～SGD3。
也就是说，信号线CG0～CG7用作多个区块BLK间共享的全局字线，字线WL0～WL7用作设于每一区块BLK的局部字线。另外，信号线SGDD0～SGDD3以及SGSD用作多个区块BLK间共享的全局传送栅极线，选择栅极线SGD0～SGD3以及SGS用作设于每一区块BLK的局部传送栅极线。
通过以上的构成，行解码器模块15能够选择区块BLK。具体来说，于各种动作时，对应于所选择的区块BLK的区块解码器BD将“H”电平及“L”电平的电压分别施加于传送栅极线TG及bTG，对应于非选择的区块BLK的区块解码器BD将“L”电平及“H”电平的电压分别施加于传送栅极线TG及bTG。
此外，以上所说明的行解码器模块15的电路构成始终为一例，能够进行适当变更。例如，行解码器模块15所包含的晶体管TR的个数基于设于各区块BLK的配线的根数来设计个数。
(关于感测放大器模块16的电路构成)
图4表示第1实施方式的半导体存储装置1所具备的感测放大器模块16的电路构成的一例。如图4所示，各感测放大器单元SAU例如包括位线连接部BLHU、感测放大器部SA、逻辑电路LC、以及锁存电路SDL、ADL、BDL及XDL。
位线连接部BLHU包括连接于相关联的位线BL与感测放大器部SA之间的高耐压的晶体管。感测放大器部SA、逻辑电路LC、以及锁存电路SDL、ADL、BDL及XDL共通连接于总线LBUS。锁存电路SDL、ADL、BDL及XDL能够相互收发数据。
于各感测放大器部SA输入例如由定序器13生成的控制信号STB。并且，感测放大器部SA基于确立控制信号STB的时序，判定相关联的位线BL中读出的数据是“0”还是“1”。也就是说，感测放大器部SA基于位线BL的电压，判定所选择的存储单元所存储的数据。
逻辑电路LC使用连接于共通的总线LBUS的锁存电路SDL、ADL、BDL及XDL中保存的数据来执行多种逻辑运算。具体来说，逻辑电路LC使用2个锁存电路中保存的数据，能够执行AND运算、OR运算、NAND运算、NOR运算、EXNOR运算等。
锁存电路SDL、ADL、BDL及XDL各自暂时保存数据。锁存电路XDL用于半导体存储装置1的输入输出电路与感测放大器单元SAU之间的数据DAT的输入输出。另外，锁存电路XDL例如也可用作半导体存储装置1的高速缓冲存储器。半导体存储装置1至少在锁存电路XDL空闲时能够成为就绪状态。
图5表示第1实施方式的半导体存储装置1中的感测放大器单元SAU的电路构成的一例。如图5所示，例如感测放大器部SA包括晶体管20～27以及电容器28，位线连接部BLHU包括晶体管29。晶体管20为P型MOS晶体管。晶体管21～27分别为N型MOS晶体管。晶体管29为较各个晶体管20～27更高耐压的N型MOS晶体管。
晶体管20的源极连接于电源线。晶体管20的漏极连接于节点ND1。晶体管20的栅极例如连接于锁存电路SDL内的节点SINV。晶体管21的漏极连接于节点ND1。晶体管21的源极连接于节点ND2。于晶体管21的栅极输入控制信号BLX。晶体管22的漏极连接于节点ND1。晶体管22的源极连接于节点SEN。于晶体管22的栅极输入控制信号HLL。
晶体管23的漏极连接于节点SEN。晶体管23的源极连接于节点ND2。在晶体管23的栅极中输入控制信号XXL。晶体管24的漏极连接于节点ND2。于晶体管24的栅极输入控制信号BLC。晶体管25的漏极连接于节点ND2。晶体管25的源极连接于节点SRC。晶体管25的栅极例如连接于锁存电路SDL内的节点SINV。
晶体管26的源极接地。晶体管26的栅极连接于节点SEN。晶体管27的漏极连接于总线LBUS。晶体管27的源极连接于晶体管26的漏极。于晶体管27的栅极输入控制信号STB。电容器28的一个电极连接于节点SEN。于电容器28的另一个电极输入时脉CLK。
晶体管29的漏极连接于晶体管24的源极。晶体管29的源极连接于位线BL。于晶体管29的栅极输入控制信号BLS。
锁存电路SDL例如包括逆变器30及31、以及N型MOS晶体管32及33。逆变器30的输入节点连接于节点SLAT，逆变器30的输出节点连接于节点SINV。逆变器31的输入节点连接于节点SINV，逆变器31的输出节点连接于节点SLAT。晶体管32的一端连接于节点SINV，晶体管32的另一端连接于总线LBUS，于晶体管32的栅极输入控制信号STI。晶体管33的一端连接于节点SLAT，晶体管33的另一端连接于总线LBUS，于晶体管33的栅极输入控制信号STL。例如，节点SLAT中保存的数据相当于锁存电路SDL中保存的数据，节点SINV中保存的数据相当于节点LAT中保存的数据的反转数据。
锁存电路ADL、BDL及XDL的电路构成例如与锁存电路SDL的电路构成相同。例如，锁存电路ADL在节点ALAT中保存数据，在节点AINV中保存其反转数据。另外，例如于锁存电路ADL的晶体管32的栅极输入控制信号ATI，于锁存电路ADL的晶体管33的栅极输入控制信号ATL。省略关于锁存电路BDL及XDL的说明。
关于以上所说明的感测放大器单元SAU的电路构成，于连接于晶体管20的源极的电源线例如施加有电源电压VDD。于节点SRC例如施加有接地电压VSS。控制信号BLX、HLL、XXL、BLC、STB、及BLS、以及时脉CLK例如分别由定序器13生成。
此外，第1实施方式的半导体存储装置1所具备的感测放大器模块16并不限定于以上所说明的电路构成。例如，各感测放大器单元SAU所具备的锁存电路的个数基于1个胞单元CU所存储的页数能够进行适当变更。感测放大器单元SAU内的逻辑电路LC只要能够仅通过感测放大器单元SAU内的锁存电路执行逻辑运算，那么可省略。
[1-1-3]半导体存储装置1的构造
以下，对实施方式中的半导体存储装置1的构造的一例进行说明。在以下参照的附图中，X方向对应于字线WL的延伸方向，Y方向对应于位线BL的延伸方向，Z方向对应于相对于用作半导体存储装置1所形成的半导体层的半导体衬底的表面的铅直方向。在俯视图中，为了易于观察图而适当附加影线。附加于俯视图的影线不一定与附加有影线的构成要素的原材料或特性相关联。本说明书中参照的附图为了易于观察图，适当省略配线、触点等构成要素的图示。
(关于存储单元阵列10的平面布局)
图6是第1实施方式的半导体存储装置1所具备的存储单元阵列10的平面布局的一例，撷取与1个串单元SU对应的区域进行表示。如图6所示，存储单元阵列10例如包括多个狭缝SLT、多个存储器柱MP、多个位线BL、及多个触点CP。
多个狭缝SLT具有分别沿X方向延伸设置的部分，排列在Y方向上。狭缝SLT分割介隔该狭缝SLT而相邻的导电体层间。具体来说，狭缝SLT例如分割分别对应于字线WL0～WL7、以及选择栅极线SGD及SGS的多个配线层。另外，狭缝SLT例如包括触点LI及间隔件SP。
在各狭缝SLT内，触点LI的至少一部分在X方向上延伸设置。间隔件SP设于触点LI的侧面。与狭缝SLT邻接的多个配线层与触点LI之间通过间隔件SP绝缘。触点LI用作源极线SL的一部分。触点LI可为半导体，也可为金属。作为间隔件SP，使用氧化硅(SiO2)或氮化硅(SiN)等绝缘体。
各个存储器柱MP例如作为1个NAND串NS发挥功能。多个存储器柱MP例如在相邻的2个狭缝SLT间的区域中，配置为4行锯齿状。并不限定于此，相邻的2个狭缝SLT间的存储器柱MP的个数及配置可进行适当变更。
多个位线BL各自的至少一部分在Y方向上延伸，并排列在X方向上。各位线BL以各串单元SU与至少1个存储器柱MP重叠的方式配置。在本例中，各存储器柱MP上重叠配置有2根位线BL。
触点CP设于存储器柱MP上重叠的多个位线BL中的1根位线BL、与该存储器柱MP之间。各存储器柱MP经由触点CP电连接于对应的位线BL。在1根位线BL上的由狭缝SLT隔开的每一区域连接有1个触点CP。
如上所述，在第1实施方式的半导体存储装置1中，由狭缝SLT隔开的各个区域对应于1个串单元SU。例如，在存储单元阵列10的区域中，图6所示的布局在Y方向上重复配置。此外，狭缝SLT至少设于相邻的区块BLK的交界部分即可。在于相邻的狭缝SLT间配置有多个串单元SU的情况下，相邻的狭缝SLT间的选择栅极线SGD例如由与狭缝SLT不同的狭缝分离。
(关于存储单元阵列10的截面构造)
图7是沿着图6的VII-VII线的剖视图，表示第1实施方式的半导体存储装置1所具备的存储单元阵列10的截面构造的一例。如图6所示，存储单元阵列10包括P型阱区域40、绝缘体层42～48、以及导电体层50～53。
P型阱区域40设于半导体衬底的表面附近，包括N型半导体区域41。N型半导体区域41是设于P型阱区域40的表面附近的N型杂质的扩散区域。在N型半导体区域41，例如掺杂磷(P)。
在P型阱区域40上，设有绝缘体层42。在绝缘体层42上，交替地积层导电体层50及绝缘体层43。导电体层50例如形成为沿XY平面扩展的板状。积层的多个导电体层50用作选择栅极线SGS。导电体层50例如包含钨(W)。
在最上层的导电体层50上，设有绝缘体层44。在绝缘体层44上，交替地积层导电体层51及绝缘体层45。导电体层51例如形成为沿XY平面扩展的板状。积层的多个导电体层51从P型阱区域40侧起依次分别用作字线WL0～WL7。导电体层51例如包含钨(W)。
在最上层的导电体层51上，设有绝缘体层46。在绝缘体层46上，交替地积层导电体层52及绝缘体层47。导电体层52例如形成为沿XY平面扩展的板状。积层的多个导电体层52用作选择栅极线SGD。导电体层52例如包含钨(W)。
在最上层的导电体层52上，设有绝缘体层48。在绝缘体层48上，设有导电体层53。导电体层53例如形成为沿Y方向延伸的线状，用作位线BL。也就是说，在未图示的区域中，多个导电体层53排列在X方向上。导电体层53例如包含铜(Cu)。
各存储器柱MP沿Z方向延伸设置，贯通绝缘体层42～47、以及导电体层50～52。存储器柱MP的底部与P型阱区域40接触。另外，各存储器柱MP例如包括半导体层60、隧道绝缘膜61、绝缘膜62、及阻挡绝缘膜63。
半导体层60沿Z方向延伸设置。例如，半导体层60的上端包含在比最上层的导电体层52更靠上层中，半导体层60的下端与P型阱区域40接触。隧道绝缘膜61覆盖半导体层60的侧面。绝缘膜62覆盖隧道绝缘膜61的侧面。阻挡绝缘膜63覆盖绝缘膜62的侧面。隧道绝缘膜61及阻挡绝缘膜63分别包含例如氧化硅(SiO2)。绝缘膜62例如包含氮化硅(SiN)。
触点CP在存储器柱MP内的半导体层60上设为柱状。在图示的区域中，显示出与2根存储器柱MP中的1根存储器柱MP对应的触点CP。在该区域中未连接触点CP的存储器柱MP上，在未图示的区域中连接着触点CP。
在触点CP上，设有1个导电体层53，即设有1根位线BL。如上所述，在1个导电体层53(1根位线BL)，在由狭缝SLT隔开的各个区域中，连接着1个触点CP。也就是说，在各导电体层53，在每一相邻的狭缝SLT间的区域中电连接着1根存储器柱MP。
狭缝SLT例如形成为沿XZ平面扩展的形状，将绝缘体层42～47、以及导电体层50～52分断。狭缝SLT的上端包含在最上层的导电体层52与导电体层53之间的层中。狭缝SLT的下端与P型阱区域40内的N型半导体区域41接触。具体来说，狭缝SLT内的触点LI形成为沿XZ平面扩展的板状。触点LI的底部与N型半导体区域41电连接。狭缝SLT内的间隔件SP覆盖触点LI的侧面。触点LI、与各个导电体层50～52之间利用间隔件SP隔离及绝缘。
图8是沿着图7的VIII-VIII线的剖视图，表示第1实施方式的半导体存储装置1中的存储器柱MP的截面构造的一例，撷取与半导体衬底的表面平行且包括导电体层51的层中的存储器柱MP的截面进行表示。如图8所示，在包括导电体层51的层中，半导体层60例如设于存储器柱MP的中央部。隧道绝缘膜61包围半导体层60的侧面。绝缘膜62包围隧道绝缘膜61的侧面。阻挡绝缘膜63包围绝缘膜62的侧面。导电体层51包围阻挡绝缘膜63的侧面。
在以上所说明的存储器柱MP的构造中，存储器柱MP与导电体层50交叉的部分作为选择晶体管ST2发挥功能。存储器柱MP与导电体层51交叉的部分作为存储单元晶体管MT发挥功能。存储器柱MP与导电体层52交叉的部分作为选择晶体管ST1发挥功能。也就是说，半导体层60作为存储单元晶体管MT0～MT7以及选择晶体管ST1及ST2各自的信道发挥功能。绝缘膜62作为存储单元晶体管MT的电荷储存层发挥功能。
[1-1-4]关于数据的存储方式
图9表示第1实施方式的半导体存储装置1中的存储单元晶体管MT的阈值分布、读出电压、及验证电压的一例。此外，在以下所参照的阈值分布图中，纵轴的NMTs对应于存储单元晶体管MT的个数，横轴的Vth对应于存储单元晶体管MT的阈值电压。
如图9所示，在第1实施方式的半导体存储装置1中，由多个存储单元晶体管MT形成4种阈值分布。该4种阈值分布例如从阈值电压较低的状态起依次分别称为“Er”状态、“A”状态、“B”状态、及“C”状态。“Er”状态对应于存储单元晶体管MT的删除状态。“A”状态、“B”状态、及“C”状态各自对应于数据被写入存储单元晶体管MT的状态。
并且，以“Er”状态、“A”状态、“B”状态、及“C”状态中各自分配有相互不同的2比特数据，在相邻的2个状态间仅1比特数据不同的方式设定。如此，对1个存储单元晶体管存储2比特数据的方法例如称为MLC(Multi-Level Cell，多电平单元)方式。以下，罗列针对4种阈值分布的数据的分配的一例。
“Er”状态：“11(上位比特/下位比特)”数据
“A”状态：“01”数据
“B”状态：“00”数据
“C”状态：“10”数据。
在相邻的状态间各自设定写入动作中使用的验证电压。具体来说，在“Er”状态与“A”状态之间设定验证电压AV，在“A”状态与“B”状态之间设定验证电压BV，在“B”状态与“C”状态之间设定验证电压CV。
验证电压AV、BV、及CV分别用于“A”状态、“B”状态、及“C”状态的编程。在写入动作中，半导体存储装置1如果检测到存储某一数据的存储单元晶体管MT的阈值电压超过了对应于该数据的验证电压，那么完成对该存储单元晶体管MT的编程。
另外，在相邻的状态间各自设定读出动作中使用的读出电压。具体来说，在“Er”状态与“A”状态之间设定读出电压AR，在“A”状态与“B”状态之间设定读出电压BR，在“B”状态与“C”状态之间设定读出电压CR。另外，对高于“C”状态的电压设定读出路径电压VREAD。
读出电压AR、BR、及CR分别用于“Er”状态与“A”状态以上的区别、“A”状态以下与“B”状态以上的区别、及“B”状态以下与“C”状态的区别。对栅极施加读出路径电压VREAD的存储单元晶体管MT不依据所存储的数据而成为接通状态。在读出动作中，半导体存储装置1通过使用读出电压判定存储单元晶体管MT分布的状态，从而确定读出数据。
例如，在应用图9所示的数据分配的情况下，由下位比特构成的1页数据(下位页数据)由使用读出电压BR的读出动作确定。由上位比特构成的1页数据(上位页数据)由各自使用读出电压AR及CR的读出动作确定。在多个读出电压所使用的页的读出动作中，逻辑电路LC适当执行运算处理。
此外，以上所说明的1个存储单元晶体管MT所存储的数据的比特数为一例，并不限定于此。例如，存储单元晶体管MT中也可存储1比特或3比特以上的数据。在半导体存储装置1中，根据存储单元晶体管MT所存储的比特数，可适当设定所形成的阈值分布数、或读出电压、读出路径电压、验证电压等。
[1-2]半导体存储装置1的动作
其次，对第1实施方式的半导体存储装置的动作进行说明。第1实施方式的半导体存储装置1在NAND串NS内，从设于选择晶体管ST2侧的存储单元晶体管MT依次执行写入动作。换句话说，第1实施方式的半导体存储装置1在各区块BLK中，从源极线SL侧的胞单元CU依次执行写入动作。
此外，在以下的说明中，将所选择的字线称为WLsel，将非选择的字线称为WLusel。将与所选择的胞单元CU相关联的选择栅极线称为SGDsel，将与非选择的胞单元CU相关联的选择栅极线称为SGDusel。位线BL中施加有电压对应于感测放大器单元SAU对位线BL施加电压。字线WL或选择栅极线SGD等配线中施加有电压对应于驱动器模块14经由信号线及行解码器模块15对该配线施加电压。半导体存储装置1所接收的指令CMD及地址信息ADD假设为分别传送至指令寄存器11及地址寄存器12。
[1-2-1]关于写入动作的概要
图10表示第1实施方式的半导体存储装置1中的写入动作的指令序列及时序图的一例，表示施加于字线WLsel的电压。如图10所示，在写入动作前的状态下，例如就绪/忙碌信号RBn为“H”电平，字线WLsel的电压为VSS。
首先，存储控制器2将指令集CS1及CS2依次发送至半导体存储装置1。指令集CS1及CS2各自例如包括指示写入动作的指令及地址信息，指令集CS1及CS2分别包括下位页及上位页的写入数据。
半导体存储装置1如果接收指令集CS1，那么暂时从就绪状态转换为忙碌状态。并且，定序器13将各锁存电路XDL中保存的下位页的写入数据传送至例如在感测放大器单元SAU内共享总线LBUS的锁存电路ADL。
半导体存储装置1如果接收指令集CS2，那么从就绪状态转换为忙碌状态。如此一来，定序器13基于指令寄存器11中保存的指令CMD、地址寄存器12中保存的地址信息、及感测放大器模块16内保存的写入数据，开始写入动作。在写入动作中，定序器13重复执行程序循环。程序循环例如包括编程动作及验证动作。
编程动作是使存储单元晶体管MT的阈值电压上升的动作。在编程动作中，所选择的胞单元CU内的存储单元晶体管MT基于感测放大器单元SAU内保存的写入数据，设定为编程对象或编程禁止。具体来说，未到达对应于感测放大器单元SAU内的写入数据的状态的阈值电压的存储单元晶体管MT被设定为编程对象，到达的存储单元晶体管MT被设定为编程禁止。以下，将对应于感测放大器单元SAU内的写入数据的状态称为写入状态。将连接于编程对象的存储单元晶体管MT的位线称为BLprog，将连接于编程禁止的存储单元晶体管MT的位线称为BLinh。
在编程动作中，对字线WLsel施加编程电压VPGM。编程电压VPGM是能够使存储单元晶体管MT的阈值电压上升的高电压。如果对字线WLsel施加编程电压VPGM，那么连接于字线WLsel并且连接于编程对象的位线BLprog的存储单元晶体管MT的阈值电压上升。另一方面，连接于字线WLsel并且连接于编程禁止的位线BLinh的存储单元晶体管MT的阈值电压的上升例如受到自升压技术抑制。如果编程动作结束，那么定序器13移行至验证动作。
验证动作是判定所选择的胞单元CU内的存储单元晶体管MT是否到达写入状态的阈值电压的读出动作。在验证动作中，针对每一感测放大器单元SAU决定阈值电压的判定所使用的验证电压。例如，在初次程序循环的验证读出中，执行使用了验证电压AV的读出动作。
通过验证读出确认到达了写入状态的阈值电压的存储单元晶体管MT判定为通过了验证。并且，各感测放大器单元SAU将写入状态的验证结果保存于内部的任一锁存电路。然后，定序器13参照各感测放大器单元SAU的判定结果，针对每一写入状态计数写入完成的存储单元晶体管MT的数量，判定该状态的写入是否完成。
以上所说明的编程动作及验证动作组对应于1次程序循环。编程电压VPGM每次重复程序循环时升高。也就是说，施加于字线WLsel的编程电压VPGM根据所执行的程序循环的次数变高。编程电压VPGM的升高量DVPGM可设定为任意值。
在程序循环的重复中，定序器13例如检测未通过“A”状态、“B”状态、及“C”状态的验证的存储单元晶体管MT的数量低于特定的数量，那么写入动作结束，使半导体存储装置1从忙碌状态转换为就绪状态。如果写入动作结束，那么所选择的胞单元CU中被写入2页数据。图示的tProg对应于写入动作所执行的时间。
[1-2-2]关于程序循环的详细内容
图11表示第1实施方式的半导体存储装置1的写入动作中的程序循环的时序图的一例。具体来说，图11表示程序循环中的选择栅极线SGDsel及SGDusel、字线WLsel及WLusel、选择栅极线SGS、位线BLprog及BLinh、以及源极线SL各自的电压变化的一例。此外，程序循环的处理前的选择栅极线SGD及SGS、字线WL、位线BL、以及源极线SL各自的电压假设为VSS(例如0V)。
如图11所示，定序器13在程序循环中，依次执行时刻t0～t9的处理。例如，时刻t0至时刻t3期间对应于编程动作，时刻t3至时刻t6期间对应于恢复动作，时刻t6至时刻t9期间对应于验证动作。恢复动作是将编程动作的结束动作、及验证动作的准备动作合并的动作。以下，参照图11，对各个编程动作、恢复动作、及验证动作依次进行说明。
(关于编程动作)
在时刻t0时，对选择栅极线SGDsel施加电压VSGD，对写入禁止的位线BLinh施加电压VBL。VSGD是高于VSS的电压，例如为4V。VBL是高于VSS的电压，例如为2V。此时，连接于编程对象的位线BLprog并且栅极中施加有VSGD的选择晶体管ST1成为接通状态。另一方面，连接于编程禁止的位线BLinh并且栅极中施加有VSGD的选择晶体管ST1、及栅极中施加有VSS的选择晶体管ST1成为断开状态。另外，选择晶体管ST2因为栅极中施加有VSS，所以为断开状态。因此，包括断开状态的选择晶体管ST1及ST2的NAND串NS的信道成为浮动状态。
在时刻t1时，对字线WLsel及WLusel各自施加电压VPASS。VPASS是高于VSGD的电压，例如为10V。如果对字线WLsel及WLusel各自施加VPASS，那么作为浮动状态的NAND串NS的信道电压通过信道及控制栅极间的耦合而上升(自升压)。另一方面，选择晶体管ST1为断开状态的NAND串NS的信道电压的上升受到施加于编程对象的位线BLprog的电压(例如VSS)抑制。
在时刻t2时，对字线WLsel施加编程电压VPGM。VPGM例如为20V。如果对字线WLsel施加VPGM，那么在连接于编程对象的位线BLprog并且连接于栅极中施加有VSGD的选择晶体管ST1的存储单元晶体管MT的电荷储存层，基于信道及控制栅极间的电压差注入电子。如此一来，存储单元晶体管MT的阈值电压基于电荷储存层中注入了电子的情况而上升。另一方面，其它NAND串NS内的存储单元晶体管MT的阈值电压的上升因为信道及控制栅极间的电压差因自升压变小，所以受到抑制。
(关于恢复动作)
在时刻t3时，对字线WLsel施加VPASS，字线WLsel的电压下降。在编程动作中，编程对象的存储单元晶体管MT的阈值电压的上升量基于VPGM的电压值及对字线WLsel施加VPGM的时间。
在时刻t4时，对字线WLsel及WLusel各自施加电压VCGM。VCGM是高于VSS且低于VPASS的电压，例如为3～5V。如果对字线WLsel及WLusel施加VCGM，那么作为浮动状态的NAND串NS的信道电压由于信道及控制栅极间的耦合而下降。
在时刻t5时，对位线BLprog及BLinh、以及源极线SL各自施加电压VSL。VSL是高于VSS且低于VBL的电压，例如为1V。此时，在连接于位线BLprog的NAND串NS中，选择晶体管ST1为接通状态，选择晶体管ST2为断开状态。
第1实施方式的半导体存储装置1由于从源极线SL侧执行写入动作，因此编程对象的存储单元晶体管MT与选择晶体管ST1之间的存储单元晶体管MT的阈值电压包含于“Er”状态。因此，编程对象的存储单元晶体管MT与选择晶体管ST1之间的存储单元晶体管MT通过施加VCGM而成为接通状态。结果为，连接于位线BLprog的NAND串NS的信道内残留的电子基于编程对象的位线BLprog中施加有VSL的情况，而被引伸至位线BL。
(关于验证动作)
在时刻t6时，对选择栅极线SGDsel及SGDusel各自施加电压VSGDH，对字线WLsel及WLusel各自施加VREAD，对选择栅极线SGS施加电压VSGS。VSGDH是高于VSGD的电压，例如为6V。VREAD是高于VCGM的电压，例如为8V。VSGS是高于VSS且低于VSGDH的电压，例如为4V。通过时刻t6时的处理，所选择的区块BLK内的选择晶体管ST1及ST2以及存储单元晶体管MT成为接通状态，各NAND串NS的信道的状态变得均匀。
在时刻t7时，对选择栅极线SGDusel及字线WLsel各自施加VSS。如果对选择栅极线SGDusel施加VSS，那么非选择的串单元SU内的选择晶体管ST1成为断开状态。也就是说，在各位线BL与源极线SL之间，经由非选择的串单元SU阻断电流路径。
在时刻t8时，对字线WLsel例如依次施加验证电压AV及CV，对位线BL施加电压VBLC。VBLC是高于VSL且低于VBL的电压，例如为1.5V。如果对字线WLsel施加验证电压，那么连接于该字线WLsel的存储单元晶体管MT基于所保存的数据(阈值电压)成为接通状态或断开状态。并且，位线BL的电压基于存储单元晶体管MT成为断开状态或接通状态而发生变化。其后，定序器13在施加有各验证电压(例如验证电压AV及BV)期间确立控制信号STB，将读出结果保存于感测放大器单元SAU内的锁存电路。
在时刻t9时，对选择栅极线SGDsel、字线WLsel及WLusel、选择栅极线SGDsel、位线BLprog及BLinh、以及源极线SL各自施加VSS。由此，各配线的电压返回至程序循环的开始前的状态。
如上所述，在第1实施方式的半导体存储装置1中，定序器13执行包括编程动作、恢复动作、及验证动作的程序循环。第1实施方式中的恢复动作至少具有对选择栅极线SGDsel施加VSGD并且对位线BLprog施加VSL的期间即可。验证动作中使用的验证电压的种类及数量可基于写入数据及程序循环的进行状况发生变化。
[1-3]第1实施方式的效果
根据以上所说明的第1实施方式的半导体存储装置1，能够抑制错误比特的产生，提高存储单元晶体管MT中写入的数据的可靠性。以下，对第1实施方式的半导体存储装置1的效果的详细内容进行说明。
在半导体存储装置中，存在存储单元的阈值电压在编程动作后即刻发生变动的情况。例如，在电荷捕获型存储单元中，通过写入动作注入至电荷储存层的电子的一部分可在写入动作后发射至信道。以此方式在写入动作后产生的阈值电压的下降被称为数据滞留。以下，将存储单元晶体管MT的电荷储存层内的电子由于数据滞留而发射至信道的情况称为去捕获。
图12表示半导体存储装置的写入动作中的程序循环中的存储单元晶体管MT的阈值分布的变化的一例。另外，图12(1)表示编程动作后即刻的阈值分布，图12(2)表示验证动作时的阈值分布。如图12所示，数据滞留在程序循环中，也可发生在从编程动作移行至验证动作的期间，即恢复动作的期间。因此，写入动作中使用的各状态的验证电压考虑设定在恢复动作期间产生的数据滞留。
然而，在恢复动作期间，阈值电压下降的大小有时根据编程对象的存储单元晶体管MT的阈值电压、或完成写入的存储单元晶体管MT的阈值电压而发生变化。例如，存储单元晶体管MT的阈值电压越高，NAND串NS的信道中捕获的电子数越多。并且，NAND串NS的信道中所捕获的电子妨碍将电荷储存层内的电子去捕获。换句话说，NAND串NS的信道中所捕获的电子能够抑制恢复动作期间的编程对象的存储单元晶体管MT中的阈值电压的降低。
另外，认为NAND串NS的信道中所捕获的电子数越多，抑制编程对象的存储单元晶体管MT中的电子的去捕获的影响越大。如此，在电子的去捕获受到抑制的状态下通过验证的存储单元晶体管MT的阈值电压有由于其后的数据滞留，与通常相比而言大幅度下降的疑虑。结果为，有各状态的阈值分布的下端变宽，读出动作时的错误比特数增加的疑虑。
作为该对策，认为通过在恢复动作中使选择晶体管ST1为接通状态，将NAND串NS内残存的电子引伸至位线BL侧。另一方面，在于恢复动作中使选择晶体管ST1为接通状态的情况下，有在选择晶体管ST1中发生电场集中的疑虑。在该情况下，NAND串NS内残存的电子成为热载子，可注入至选择晶体管ST1。热载子对选择晶体管ST1的注入可成为选择晶体管ST1的特性劣化的原因。
图13表示第1实施方式的比较例的半导体存储装置1的写入动作中的程序循环的时序图的一例。如图13所示，第1实施方式的比较例中的程序循环相对于图11所示的第1实施方式中的程序循环，时刻t5及t6间的选择栅极线SGDsel的动作不同。具体来说，在第1实施方式的比较例中，在恢复动作所包含的时刻t5及t6间，对选择栅极线SGDsel施加VSS。
也就是说，第1实施方式的比较例的半导体存储装置在恢复动作中，将各区块BLK内的选择晶体管ST1控制为断开状态。由此，第1实施方式的比较例的半导体存储装置1能够抑制NAND串NS内残存的电子成为热载子，且注入至选择晶体管ST1。然而，在第1实施方式的比较例中的写入动作中，如上所述，程序循环中产生的数据滞留的偏差变大，存储单元晶体管MT的阈值分布的下端可能变宽。
因此，第1实施方式的半导体存储装置1具有包括多个导电体层52的选择栅极线SGD，使多个导电体层52与存储器柱MP的交叉部分作为选择晶体管ST1发挥功能。也就是说，第1实施方式中的半导体存储装置1将各NAND串NS中串联连接的多个选择晶体管ST1用作1个选择晶体管ST1。
并且，第1实施方式的半导体存储装置1在恢复动作中，将所选择的串单元SU内的选择晶体管ST1控制为接通状态。由此，在第1实施方式的半导体存储装置1中，NAND串NS内残存的电子在恢复动作中被引伸至位线BL侧。此时，在选择栅极线SGD中，由于设有多个导电体层52，因此电场集中得到缓和。
结果为，第1实施方式的半导体存储装置1能够通过在恢复动作中稳定地产生数据滞留而缩小阈值分布的宽度，且能够抑制选择晶体管ST1的性能降低。所以，第1实施方式的半导体存储装置1能够抑制错误比特的产生，且提高存储单元晶体管MT中写入的数据的可靠性。
[1-4]第1实施方式的变化例
以上所说明的第1实施方式的半导体存储装置1中的恢复动作能够进行各种变化。以下，对第1实施方式的第1～第3变化例的半导体存储装置1中的程序循环依次进行说明。
(第1实施方式的第1变化例)
图14表示第1实施方式的第1变化例的半导体存储装置1中的程序循环的时序图的一例。如图14所示，第1实施方式的第1变化例中的程序循环与第1实施方式的程序循环之间，时刻t5时的选择栅极线SGDsel的动作不同。
具体来说，在第1实施方式的第1变化例中，在时刻t5，对选择栅极线SGDsel施加VSGDH。也就是说，在第1实施方式的第1变化例中，对选择栅极线SGDsel施加VSGDH的时序比第1实施方式早。在第1实施方式的第1变化例中，对选择栅极线SGDsel施加VSGDH的时序至少处于恢复动作中即可。第1实施方式的第1变化例的半导体存储装置1的其它动作与第1实施方式相同。
如此，在第1实施方式的第1变化例中，定序器13在恢复动作中执行验证动作所需的选择栅极线SGDsel的控制。结果为，第1实施方式的第1变化例的半导体存储装置1能够获得与第1实施方式相同的效果，进而能够缩短验证动作的时间。
(第1实施方式的第2变化例)
图15表示第1实施方式的第2变化例的半导体存储装置1中的程序循环的时序图的一例。如图15所示，第1实施方式的第2变化例中的程序循环与第1实施方式的程序循环之间，时刻t5时的字线WLsel的动作不同。
具体来说，在第1实施方式的第2变化例中，在时刻t5，对字线WLsel施加VSS。也就是说，在对选择栅极线SGDsel及位线BLprog分别施加VSGD及VSL期间，对字线WLsel施加VSS。在第1实施方式的第2变化例中，对字线WLsel施加VSS的时序至少处于恢复动作中即可。第1实施方式的第2变化例的半导体存储装置1的其它动作与第1实施方式相同。
由此，在第1实施方式的第2变化例中的恢复动作中，被连接于字线WLsel的存储单元晶体管MT的信道捕获的电子通过对字线WLsel施加VSS而变得易于去捕获。结果为，第1实施方式的第2变化例的半导体存储装置1与第1实施方式相比，能够更稳定地产生恢复动作时的编程对象的存储单元晶体管MT的电子的去捕获。所以，第1实施方式的第2变化例的半导体存储装置1与第1实施方式相比，能够更加缩小阈值分布的宽度，从而能够提高存储单元晶体管MT中写入的数据的可靠性。
(第1实施方式的第3变化例)
第1实施方式的第3变化例的半导体存储装置1相对于第1实施方式，执行写入动作的顺序不同。具体来说，第1实施方式的第3变化例的半导体存储装置1在NAND串NS内，从设于选择晶体管ST1侧的存储单元晶体管MT依次执行写入动作。换句话说，第1实施方式的第3变化例的半导体存储装置1在各区块BLK中，从位线BL侧的胞单元CU依次执行写入动作。
图16表示第1实施方式的第3变化例的半导体存储装置1中的程序循环的时序图的一例。如图16所示，第1实施方式的第3变化例中的程序循环与第1实施方式的程序循环之间，时刻t5时的选择栅极线SGDsel及SGS的动作不同。
具体来说，在第1实施方式的第3变化例中，在时刻t5，对选择栅极线SGDsel施加VSS，对选择栅极线SGS施加VSGS。也就是说，在恢复动作中，选择晶体管ST1及ST2分别控制为断开状态及接通状态。在第1实施方式的第3变化例中，对选择栅极线SGDsel及SGS分别施加VSS及VSGS的时序至少处于恢复动作中即可。此外，在时刻t5，选择栅极线SGDsel中优选施加有VSS，但也可施加VSGD。
另外，在第1实施方式的第3变化例中，由于写入动作是从位线BL侧执行，因此编程对象的存储单元晶体管MT与选择晶体管ST2之间的存储单元晶体管MT的阈值电压包含于“Er”状态。因此，编程对象的存储单元晶体管MT与选择晶体管ST2之间的存储单元晶体管MT通过施加有VCGM而成为接通状态。第1实施方式的第3变化例的半导体存储装置1的其它动作与第1实施方式相同。
在以上所说明的第1实施方式的第3变化例中的恢复动作中，连接于字线WLsel的存储单元晶体管MT的信道中所捕获的电子根据对源极线SL施加VSL，而被引伸至源极线SL。此时，在选择栅极线SGS中，由于设有多个导电体层50，因此电场集中得到缓和。由此，第1实施方式的第3变化例的半导体存储装置1在写入动作是从位线BL侧执行的情况下，与第1实施方式同样地，能够缩小阈值分布的宽度，提高存储单元晶体管MT中写入的数据的可靠性。
[2]第2实施方式
第2实施方式的半导体存储装置1的构成与第1实施方式相同。第2实施方式与第1实施方式之间，写入动作中的选择栅极线SGDsel的控制方法不同。以下，关于第2实施方式的半导体存储装置1，对与第1实施方式不同的方面进行说明。
[2-1]关于半导体存储装置1的写入动作
图17表示第2实施方式的半导体存储装置1中的程序循环的时序图的一例。如图17所示，在第2实施方式的程序循环与第1实施方式的程序循环之间，时刻t5时的编程对象的位线BLprog的动作不同。
具体来说，在第2实施方式中，在时刻t5，对位线BLprog施加VBL。也就是说，在第2实施方式中，在恢复动作中施加于位线BLprog的电压高于第1实施方式。另外，与第1实施方式同样地，在连接于位线BLprog的NAND串NS中，选择晶体管ST1为接通状态，选择晶体管ST2为断开状态。
因此，连接于位线BLprog的NAND串NS的信道内残留的电子基于对编程对象的位线BLprog施加了VBL，而被引伸至位线BL。此外，在第2实施方式中，施加于位线BLprog的电压至少高于VSL即可。第2实施方式的半导体存储装置1的其它动作与第1实施方式相同。
[2-2]第2实施方式的效果
如上所述，第2实施方式的半导体存储装置1在恢复动作中，对位线BLprog施加比第1实施方式高的电压VBL。因此，在第2实施方式中，在恢复动作中，NAND串NS内的信道中残存的电子与第1实施方式相比被更强地引伸至位线BL。
由此，第2实施方式的半导体存储装置1能够在恢复动作中比第1实施方式更多地去除NAND串NS内残存的电子。也就是说，第2实施方式的半导体存储装置1在恢复动作中，能够比第1实施方式更稳定地产生数据滞留。所以，第2实施方式的半导体存储装置1与第1实施方式相比，能够抑制错误比特的产生，并且提高存储单元晶体管MT中写入的数据的可靠性。
[2-3]第2实施方式的变化例
以上所说明的第2实施方式的半导体存储装置1中的恢复动作能够进行各种变形。以下，对第2实施方式的第1～第3变化例的半导体存储装置1中的程序循环依次进行说明。
(第2实施方式的第1变化例)
图18表示第2实施方式的第1变化例的半导体存储装置1中的程序循环的时序图的一例。如图18所示，第2实施方式的第1变化例中的程序循环与第2实施方式的程序循环之间，时刻t5时的选择栅极线SGDsel的动作不同。
具体来说，在第2实施方式的第1变化例中，在时刻t5，对选择栅极线SGDsel施加VSGDH。也就是说，在第2实施方式的第1变化例中，对选择栅极线SGDsel施加VSGDH的时序比第2实施方式早。在第2实施方式的第1变化例中，对选择栅极线SGDsel施加VSGDH的时序至少处于恢复动作中即可。第2实施方式的第1变化例的半导体存储装置1的其它动作与第2实施方式相同。
如此，在第2实施方式的第1变化例中，定序器13在恢复动作中执行验证动作所需的选择栅极线SGDsel的控制。结果为，第2实施方式的第1变化例的半导体存储装置1能够获得与第2实施方式相同的效果，进而能够缩短验证动作的时间。
(第2实施方式的第2变化例)
图19表示第2实施方式的第2变化例的半导体存储装置1中的程序循环的时序图的一例。如图19所示，第2实施方式的第2变化例中的程序循环与第2实施方式的程序循环之间，时刻t5时的字线WLsel的动作不同。
具体来说，在第2实施方式的第2变化例中，在时刻t5，对字线WLsel施加VSS。也就是说，在对选择栅极线SGDsel及位线BLprog分别施加VSGD及VBL期间，对字线WLsel施加VSS。在第2实施方式的第2变化例中，对字线WLsel施加VSS的时序至少处于恢复动作中即可。第2实施方式的第2变化例的半导体存储装置1的其它动作与第2实施方式相同。
由此，在第2实施方式的第2变化例中的恢复动作中，连接于字线WLsel的存储单元晶体管MT的信道中捕获的电子通过对字线WLsel施加VSS而变得易于去捕获。结果为，第2实施方式的第2变化例的半导体存储装置1与第2实施方式相比，能够更稳定地产生恢复动作时的编程对象的存储单元晶体管MT的电子的去捕获。所以，第2实施方式的第2变化例的半导体存储装置1与第2实施方式相比，能够缩小阈值分布的宽度，能够提高存储单元晶体管MT中写入的数据的可靠性。
(第2实施方式的第3变化例)
第2实施方式的第3变化例的半导体存储装置1是第1实施方式的第3变化例与第2实施方式的组合。在第2实施方式的第3变化例中，与第1实施方式的第3变化例同样地，在NAND串NS内，从设于选择晶体管ST1侧的存储单元晶体管MT依次执行写入动作。
图20表示第2实施方式的第3变化例的半导体存储装置1中的程序循环的时序图的一例。如图20所示，第2实施方式的第3变化例中的程序循环相对于第1实施方式的第3变化例的程序循环，时刻t5时的源极线SL的动作不同。
具体来说，在第2实施方式的第3变化例中，在时刻t5，对源极线SL施加电压VSLH。VSLH是高于VBLC的电压。也就是说，在第2实施方式的第3变化例中，在恢复动作中，施加于源极线SL的电压比第1实施方式的第3变化例高。另外，与第1实施方式的第3变化例同样地，在连接于位线BLprog的NAND串NS中，选择晶体管ST1为断开状态，选择晶体管ST2为接通状态。
另外，在第2实施方式的第3变化例中，由于写入动作是从位线BL侧执行，因此编程对象的存储单元晶体管MT与选择晶体管ST2之间的存储单元晶体管MT的阈值电压包含于“Er”状态。因此，编程对象的存储单元晶体管MT与选择晶体管ST2之间的存储单元晶体管MT通过施加VCGM而成为接通状态。第2实施方式的第3变化例的半导体存储装置1的其它动作与第1实施方式的第3变化例相同。
在以上所说明的第2实施方式的第3变化例中的恢复动作中，连接于字线WLsel的存储单元晶体管MT的信道中捕获的电子根据对源极线SL施加了VSLH，与第1实施方式的第3变化例相比被更强地引伸至源极线SL。由此，第2实施方式的第3变化例的半导体存储装置1在写入动作是从位线BL侧执行的情况下，与第1实施方式相比，能够缩小阈值分布的宽度，能够提高存储单元晶体管MT中写入的数据的可靠性。
[3]第3实施方式
第3实施方式的半导体存储装置1的构成与第1实施方式相同。在第3实施方式与第1实施方式之间，写入动作中的选择栅极线SGDusel的控制方法不同。以下，关于第3实施方式的半导体存储装置1，对与第1及第2实施方式不同的方面进行说明。
[3-1]关于半导体存储装置1的写入动作
图21表示第3实施方式的半导体存储装置1中的程序循环的时序图的一例。如图21所示，第3实施方式的程序循环与第1实施方式的程序循环之间，时刻t5时的选择栅极线SGDusel的动作不同。
具体来说，在第3实施方式中，在时刻t5，对选择栅极线SGDusel施加VSGD。也就是说，选择栅极线SGDusel的电压在验证动作开始之前上升至VSGD。因此，在第3实施方式中，在时刻t6，在对选择栅极线SGDusel施加VSGDH时，选择栅极线SGDusel中的电压的上升量与第1实施方式相比变小。在第3实施方式中，对选择栅极线SGDusel施加VSGD的时序至少处于恢复动作中即可。另外，在第3实施方式中，施加于选择栅极线SGDusel的电压高于VSS并且为VSGDH以下即可。第3实施方式的半导体存储装置1的其它动作与第1实施方式相同。
[3-2]第3实施方式的效果
如上所述，在第3实施方式的半导体存储装置1中，定序器13在恢复动作中执行验证动作所需的选择栅极线SGDsel的控制。因此，第3实施方式的半导体存储装置1与第1实施方式相比，能够缩短验证动作的准备所需的时间。所以，第1实施方式的第1变化例的半导体存储装置1与第1实施方式同样地，能够提高写入的数据的可靠性，进而缩短验证动作的时间。
[3-3]第3实施方式的变化例
以上所说明的第3实施方式的半导体存储装置1中的恢复动作可进行各种变形。以下，对第3实施方式的第1及第2变化例的半导体存储装置1中的程序循环依次进行说明。
(第3实施方式的第1变化例)
图22表示第3实施方式的第1变化例的半导体存储装置1中的程序循环的时序图的一例。如图22所示，第3实施方式的第1变化例中的程序循环与第3实施方式的程序循环之间，时刻t5时的选择栅极线SGDsel的动作不同。
具体来说，在第3实施方式的第1变化例中，在时刻t5，对选择栅极线SGDsel及SGDusel各自施加VSGDH。也就是说，在第3实施方式的第1变化例中，对选择栅极线SGDsel及SGDusel各自施加VSGDH的时序比第3实施方式早。在第3实施方式的第1变化例中，对选择栅极线SGDsel及SGDusel各自施加VSGDH的时序至少处于恢复动作中即可。第3实施方式的第1变化例的半导体存储装置1的其它动作与第3实施方式相同。
如此，在第3实施方式的第1变化例中，定序器13在恢复动作中执行验证动作所需的选择栅极线SGDsel及SGDusel的控制。结果为，第3实施方式的第1变化例的半导体存储装置1能够获得与第3实施方式相同的效果，进而能够缩短验证动作的时间。
(第3实施方式的第2变化例)
图23表示第3实施方式的第2变化例的半导体存储装置1中的程序循环的时序图的一例。如图23所示，第3实施方式的第2变化例中的程序循环与第3实施方式的程序循环之间，时刻t5时的字线WLsel的动作不同。
具体来说，在第3实施方式的第2变化例中，在时刻t5，对字线WLsel施加VSS。也就是说，在对选择栅极线SGDsel及位线BLprog分别施加VSGD及VSL期间，对字线WLsel施加VSS。在第3实施方式的第2变化例中，对字线WLsel施加VSS的时序至少处于恢复动作中即可。第3实施方式的第2变化例的半导体存储装置1的其它动作与第3实施方式相同。
由此，在第3实施方式的第2变化例中的恢复动作中，连接于字线WLsel的存储单元晶体管MT的信道中捕获的电子通过对字线WLsel施加VSS而变得易于去捕获。结果为，第3实施方式的第2变化例的半导体存储装置1与第3实施方式相比，能够更稳定地产生恢复动作时的编程对象的存储单元晶体管MT的电子的去捕获。所以，第3实施方式的第2变化例的半导体存储装置1与第3实施方式相比，能够缩小阈值分布的宽度，能够提高存储单元晶体管MT中写入的数据的可靠性。
[4]第4实施方式
第4实施方式的半导体存储装置1的构成与第1实施方式相同。第4实施方式的半导体存储装置1根据程序循环的进行而变更恢复动作的方法。以下，关于第4实施方式的半导体存储装置1，对与第1～第3实施方式不同的方面进行说明。
[4-1]关于半导体存储装置1的写入动作
图24表示第4实施方式的半导体存储装置中的写入动作的流程图的一例。如图24所示，在第4实施方式中的写入动作中，定序器13根据程序循环的进行，分开使用包括第1实施方式的比较例的恢复动作的第1程序循环、及包括第1实施方式的恢复动作的第2程序循环。
具体来说，首先，定序器13执行包括比较例的恢复动作的第1程序循环(步骤S10)。简洁地说，在比较例中的恢复动作中，定序器13使选择栅极线SGDsel的电压下降至VSS。
并且，定序器13确认是否执行了N次程序循环(步骤S11)。在程序循环未执行N次的情况下(步骤S11，NO)，定序器13升高编程电压VPGM(步骤S12)，返回至步骤S10的处理。另一方面，在程序循环执行了N次的情况下(步骤S11，YES)，定序器13升高编程电压VPGM(步骤S13)，移行至步骤S14的处理。
在步骤S14的处理中，定序器13执行包括第1实施方式的恢复动作的第2程序循环。简洁地说，在第1实施方式的恢复动作中，定序器13将选择栅极线SGDsel的电压维持在VSGD。
并且，定序器13确认是否通过了所有状态的验证(步骤S15)。在未通过所有状态的验证的情况下(步骤S15，NO)，定序器13升高编程电压VPGM(步骤S16)，返回至步骤S14的处理。另一方面，在通过所有状态的验证的情况下(步骤S15，YES)，定序器13结束写入动作。
[4-2]第4实施方式的效果
例如，在程序循环中，恢复动作中的存储单元晶体管MT的阈值电压的降低量有写入状态越高则越大的倾向。因此，第4实施方式的半导体存储装置1在写入动作的中途，根据写入动作的变更而变更程序循环中的恢复动作。
具体来说，第4实施方式的半导体存储装置1在程序循环中的数据滞留的影响较小的写入动作的前半部分，执行第1实施方式的比较例的恢复动作。并且，第4实施方式的半导体存储装置1在程序循环中的数据滞留的影响较大的写入动作的后半部分，执行第1实施方式的恢复动作。
第1实施方式的比较例中的恢复动作由于对选择栅极线SGDsel施加VSS，因此与第1实施方式中的恢复动作相比，功耗更低。因此，第4实施方式的半导体存储装置1能够抑制程序循环中的数据滞留的影响，并且与第1实施方式相比，能够抑制功耗。
此外，在第4实施方式中，例示了在执行了包括比较例的恢复动作的第1程序循环后，执行包括第1实施方式的恢复动作的第2程序循环的情况，但并不限定于此。例如，定序器13可执行第1实施方式的第1～第3变化例、第2实施方式、第2实施方式的第1～第3变化例、第3实施方式、以及第3实施方式的第1及第2变化例的任一恢复动作以代替第1实施方式的恢复动作。另外，定序器13也可执行这些恢复动作中的多种恢复动作。
另外，在第4实施方式中，例示了在第1程序循环之后执行第2程序循环的情况，但也可在第2程序循环之后再次执行第1程序循环。在第4实施方式中，定序器13至少根据写入动作的进行及存储单元晶体管MT的特性，执行恢复动作不同的程序循环即可。
[5]其它变化例等
所述实施方式及变化例能够在可能的范围内进行组合。例如，可组合第2实施方式及第3实施方式。并不限定于此，第1实施方式的第1～第3变化例、第2实施方式、第2实施方式的第1～第3变化例、第3实施方式、以及第3实施方式的第1及第2变化例能够在可能的范围内进行组合。
在所述实施方式中，存储器柱MP可为多个柱在Z方向上连结的构造。例如，存储器柱MP可为贯通导电体层52(选择栅极线SGD)的柱、与贯通多个导电体层51(字线WL)的柱连结的构造。另外，存储器柱MP也可为各自贯通多个导电体层51的多个柱在Z方向上连结的构造。
在所述实施方式中，例示了存储单元阵列10设于半导体衬底上的情况，但并不限定于此。例如，半导体存储装置1可具有在存储单元阵列10下配置有感测放大器模块16等电路的构造。另外，半导体存储装置1也可具有将设有感测放大器模块16等的芯片、及设有存储单元阵列10的芯片贴合的构造。
在所述实施方式中用于读出动作的说明的时序图始终为一例。例如，在各时刻控制各个信号及配线的电压的时序也可错开。另外，在所述实施方式中，施加于存储单元阵列10内的各种配线的电压可基于驱动器模块14及行解码器模块15间的信号线的电压进行推测。例如，施加于字线WLsel的电压可基于信号线CG的电压进行推测。施加于选择栅极线SGDsel的电压可基于信号线SGDD的电压进行推测。
在本说明书中，“H”电平的电压是栅极施加有该电压的N型MOS晶体管成为接通状态，栅极施加有该电压的P型MOS晶体管成为断开状态的电压。“L”电平的电压是栅极施加有该电压的N型MOS晶体管成为断开状态，栅极施加有该电压的P型MOS晶体管成为接通状态的电压。“晶体管的一端”表示MOS晶体管的漏极或源极。“晶体管的另一端”表示MOS晶体管的源极或漏极。“选择晶体管ST1”可称作漏极选择晶体管。“选择晶体管ST2”可称作源极选择晶体管。
在本说明书中，“连接”表示电连接，例如不排除中间介隔其它元件。“断开状态”表示对应的晶体管的栅极施加有小于该晶体管的阈值电压的电压，例如不排除晶体管的漏电流这样的微少电流流动。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它多种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1 半导体存储装置
2 存储控制器
10 存储单元阵列
11 指令寄存器
12 地址寄存器
13 定序器
14 驱动器模块
15 行解码器模块
16 感测放大器模块
BLK 区块
SU 串单元
SAU 感测放大器单元
RD 行解码器
BL 位线
WL 字线
SGD、SGS 选择栅极线
MT 存储单元晶体管
ST1、ST2 选择晶体管

Claims (12)

1.一种半导体存储装置，具备：
第1及第2漏极选择晶体管；
第1及第2源极选择晶体管；
第1及第2存储单元晶体管，连接于所述第1漏极选择晶体管与所述第1源极选择晶体管之间；
第3及第4存储单元晶体管，连接于所述第2漏极选择晶体管与所述第2源极选择晶体管之间；
第1及第2位线，分别连接于所述第1及第2漏极选择晶体管；
第1选择栅极线，连接于所述第1漏极选择晶体管；
第2选择栅极线，连接于所述第2漏极选择晶体管；
第3选择栅极线，连接于所述第1及第2源极选择晶体管；
第1字线，连接于所述第1及第3存储单元晶体管；
第2字线，连接于所述第2及第4存储单元晶体管；及
控制器，执行包括多次程序循环的写入动作；且
所述控制器在所述程序循环中，依次执行编程动作、恢复动作、及验证动作，
在所述第1存储单元晶体管的写入动作中，所述控制器在所述恢复动作的第1时刻，对所述第1选择栅极线施加第1电压，对所述第3选择栅极线施加低于所述第1电压的第2电压，对所述第1位线施加所述第1电压与所述第2电压之间的第3电压，
所述第1字线与所述第2字线在衬底的上方，在与所述衬底表面交叉的方向上相互分离设置。
2.根据权利要求1所述的半导体存储装置，其还具备：
第1导电体层，设于所述衬底的上方；
第2导电体层，设于所述第1导电体层的上方；
第3及第4导电体层，设于所述第2导电体层的上方；
第5及第6导电体层，分别设于所述第3及第4导电体层的上方；
第1柱，贯通设于所述第1、第2、第3、及第5导电体层；及
第2柱，贯通设于所述第1、第2、第4、及第6导电体层；且
所述第1导电体层作为所述第1字线发挥功能，
所述第2导电体层作为所述第2字线发挥功能，
所述第3及第5导电体层作为所述第1选择栅极线发挥功能，
所述第4及第6导电体层作为所述第2选择栅极线发挥功能。
3.根据权利要求2所述的半导体存储装置，其中
所述控制器按所述第1字线、所述第2字线的顺序执行写入动作。
4.根据权利要求1所述的半导体存储装置，其中
所述控制器在所述第1时刻，对所述第2选择栅极线施加所述第2电压，对所述第1字线施加高于所述第2电压且低于编程电压的第4电压，对所述第2字线施加高于所述第2电压且低于所述编程电压的第5电压，对所述第2位线施加所述第3电压。
5.根据权利要求1所述的半导体存储装置，其中
所述控制器在所述编程动作中对所述第1字线施加编程电压时，对所述第1选择栅极线施加高于所述第2电压且低于所述第1电压的第6电压。
6.根据权利要求1所述的半导体存储装置，其中
所述控制器在所述第1时刻，对所述第1字线施加所述第2电压，对所述第2字线施加高于所述第2电压且低于编程电压的第5电压。
7.根据权利要求1所述的半导体存储装置，其中
所述控制器在所述验证动作开始时，使所述第1及第2位线的电压从所述第3电压下降至所述第2电压与所述第3电压之间的第7电压。
8.根据权利要求1所述的半导体存储装置，其中
所述控制器在所述第1时刻，对所述第2选择栅极线施加所述第1电压，对所述第1字线施加高于所述第2电压且低于编程电压的第4电压，对所述第2字线施加高于所述第2电压且低于所述编程电压的第5电压。
9.一种半导体存储装置，具备：
第1及第2漏极选择晶体管；
第1及第2源极选择晶体管；
第1及第2存储单元晶体管，连接于所述第1漏极选择晶体管与所述第1源极选择晶体管之间；
第3及第4存储单元晶体管，连接于所述第2漏极选择晶体管与所述第2源极选择晶体管之间；
第1选择栅极线，连接于所述第1漏极选择晶体管；
第2选择栅极线，连接于所述第2漏极选择晶体管；
第3选择栅极线，连接于所述第1及第2源极选择晶体管；
第1字线，连接于所述第1及第3存储单元晶体管；
第2字线，连接于所述第2及第4存储单元晶体管；
源极线，分别连接于所述第1及第2源极选择晶体管；及
控制器，执行包括多次程序循环的写入动作；且
所述控制器在所述程序循环中，依次执行编程动作、恢复动作、及验证动作，
在所述第1存储单元晶体管的写入动作中，所述控制器在所述恢复动作的第1时刻，对所述第3选择栅极线施加第1电压，对所述第1选择栅极线施加低于所述第1电压的第2电压，对所述源极线施加所述第1电压与所述第2电压之间的第3电压。
10.根据权利要求9所述的半导体存储装置，其还具备：
第1导电体层，设于衬底的上方；
第2导电体层，设于所述第1导电体层的上方；
第3导电体层，设于所述第2导电体层的上方；
第4导电体层，设于所述第3导电体层的上方；
第5及第6导电体层，设于所述第4导电体层的上方；
第1柱，贯通设于所述第1、第2、第3、第4、及第5导电体层；及
第2柱，贯通设于所述第1、第2、第3、第4、及第6导电体层；且
所述第1及第2导电体层作为所述源极线发挥功能，
所述第3导电体层作为所述第1字线发挥功能，
所述第4导电体层作为所述第2字线发挥功能，
所述第5导电体层作为所述第1选择栅极线发挥功能，
所述第6导电体层作为所述第2选择栅极线发挥功能。
11.根据权利要求10所述的半导体存储装置，其中
所述控制器按所述第2字线、所述第1字线的顺序执行写入动作。
12.根据权利要求9所述的半导体存储装置，其中
所述控制器在所述第1时刻，对所述第2选择栅极线施加所述第2电压，对所述第1字线施加高于所述第2电压且低于编程电压的第4电压，对所述第2字线施加高于所述第2电压且低于所述编程电压的第5电压。
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