CN110911411A - 存储器系统及半导体存储装置 - Google Patents

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Abstract

实施方式提供一种能够抑制存储容量降低的存储器系统及半导体存储装置。实施方式的存储器系统包含半导体存储装置(100)及控制器(200)。半导体存储装置(100)包含：多个第1配线层(31)；多个第2配线层(31)；半导体柱(48)；第1电荷蓄积层(46)；第2电荷蓄积层(46)；以及控制部(15)，能够进行独立地选择多个第1配线层(31)的一个及多个第2配线层(31)中的相对应的一个的第1模式的控制以及一次选择多个第1配线层(31)的一个及多个第2配线层(31)中的相对应的一个的第2模式的控制。控制器(200)控制半导体存储装置(100)的控制部(15)，使它进行第1模式的控制或第2模式的控制。

Description

存储器系统及半导体存储装置
相关申请
本申请享有以日本专利申请2018-172868号(申请日：2018年9月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种存储器系统及半导体存储装置。
背景技术
作为半导体存储装置，已知有NAND(Not-And，与非)型闪速存储器。
发明内容
实施方式提供一种能够抑制存储容量降低的存储器系统及半导体存储装置。
实施方式的存储器系统包含半导体存储装置、及控制半导体存储装置的控制器。半导体存储装置包含：多个第1配线层，沿第1方向积层；多个第2配线层，在与第1方向交叉的第2方向上，与多个第1配线层中的任一个分离地分别配置；半导体柱，设置在多个第1配线层与多个第2配线层之间，且沿第1方向延伸；第1电荷蓄积层，配置在多个第1配线层与半导体柱之间；第2电荷蓄积层，配置在多个第2配线层与半导体柱之间；以及控制部，能够进行独立地选择多个第1配线层的一个及多个第2配线层中的相对应的一个的第1模式的控制、以及一次选择多个第1配线层的一个及多个第2配线层中的相对应的一个的第2模式的控制。控制器控制半导体存储装置的控制部，使它进行第1模式的控制或第2模式的控制。
附图说明
图1是第1实施方式的存储器系统的框图。
图2是第1实施方式的半导体存储装置的框图。
图3是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。
图4是第1实施方式的半导体存储装置所具备的存储单元阵列的选择栅极线SGD的俯视图。
图5是第1实施方式的半导体存储装置所具备的存储单元阵列的字线WL0的俯视图。
图6是第1实施方式的半导体存储装置所具备的存储单元阵列的剖视图。
图7是表示第1实施方式的半导体存储装置中的正常模式的图。
图8是表示第1实施方式的半导体存储装置中的统合模式的图。
图9是表示第1实施方式的存储器系统中的写入动作的整个流程的流程图。
图10是第1实施方式的存储器系统中的正常模式时的写入动作的指令序列。
图11是第1实施方式的存储器系统中的统合模式时的写入动作的指令序列。
图12是第1实施方式的半导体存储装置中的写入动作的流程图。
图13是表示第1实施方式的半导体存储装置中的写入动作时的各配线电压的一例的图。
图14是表示第1实施方式的半导体存储装置中的写入动作时的各配线电压的时序图。
图15是表示第1实施方式的存储器系统中的读出动作的整个流程的流程图。
图16是第1实施方式的存储器系统中的正常模式时的读出动作的指令序列。
图17是第1实施方式的存储器系统中的统合模式时的读出动作的指令序列。
图18是第1实施方式的半导体存储装置中的读出动作的流程图。
图19是表示第1实施方式的半导体存储装置中的读出动作时的各配线电压的一例的图。
图20是表示第1实施方式的半导体存储装置中正常模式下的读出动作时的各配线电压的时序图。
图21是表示第1实施方式的半导体存储装置中统合模式下的读出动作时的各配线电压的时序图。
图22是表示第2实施方式的第1例的半导体存储装置的出货前检查的结果与动作模式的关系的表格。
图23是第2实施方式的第2例的存储器系统中的字线的配线短路检查的流程图。
图24是第3实施方式的半导体存储装置中的写入动作时的流程图。
图25是第3实施方式的半导体存储装置中的读出动作时的流程图。
具体实施方式
以下，参照附图对实施方式进行说明。附图是示意性图。此外，在以下说明中，对具有大致相同的功能及构成的构成要素标注相同符号。构成参照符号的文字后的数字是用来将通过包含相同文字的参照符号被参照且具有相同构成的要素彼此加以区别。在无须将以包含相同文字的参照符号表示的要素相互区别的情况下，这些要素通过只包含相同文字的参照符号被参照。
1.第1实施方式
对第1实施方式的存储器系统及半导体存储装置进行说明。以下，作为半导体存储装置，列举在半导体衬底上方三维地积层有存储单元晶体管的三维积层型NAND型闪速存储器为例来进行说明。
1.1关于构成
1.1.1关于存储器系统的整体构成
首先，使用图1对本实施方式的存储器系统的整体构成进行说明。
如图1所示，存储器系统1具备NAND型闪速存储器100(以下，简单地记载为“存储器100”)及控制器200。控制器200及存储器100也可以由例如它们的组合构成一个半导体存储装置，作为它的示例，可列举如SDTM卡那样的存储卡、或SSD(solid state drive，固态驱动器)等。
存储器100具备多个存储单元晶体管，非易失地存储数据。存储器100通过NAND总线与控制器200连接，并基于来自控制器200的命令动作。更具体来说，存储器100是与控制器200进行例如8比特的信号DQ[7：0]的收发。信号DQ[7：0]例如为数据、地址及指令。
另外，存储器100从控制器200接收例如芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn及读出使能信号REn。而且，存储器100将就绪/忙碌信号RBn发送到控制器200。
芯片使能信号Cen是用来将存储器100设为使能的信号，例如以低(Low)(“L”)电平激活。指令锁存使能信号CLE是表示信号DQ为指令的信号，例如以高(High)(“H”)电平激活。地址锁存使能信号ALE是表示信号DQ为地址的信号，例如以“H”电平激活。写入使能信号WEn是用来将接收到的信号取入到存储器100内的信号，每当从控制器200接收到指令、地址及数据等，便以例如“L”电平激活。因此，每当WEn被切换时，便将信号DQ取入到存储器100。读出使能信号REn是用来使控制器200从存储器100读出数据的信号。读出使能信号REn例如以“L”电平激活。就绪/忙碌信号RBn是表示存储器100是否为忙碌状态(是无法从控制器200接收指令的状态，还是能够从控制器200接收指令的状态)的信号，例如在存储器100为忙碌状态时被设为“L”电平。
控制器200响应来自主机机器2的要求(命令)，对存储器100命令数据的读出动作、写入动作及删除动作等。另外，控制器200管理存储器100的存储空间。
控制器200包含主机接口电路210、内置存储器(RAM；random access memory(随机存取存储器))220、处理器(CPU；central processing unit(中央处理器))230、缓冲存储器240、NAND接口电路250及ECC(error checking and correcting，错误检查及订正)电路260。
主机接口电路210经由控制器总线而与主机机器2连接，负责与主机机器2的通信。主机接口电路210将从主机机器2接收到的要求及数据传送到处理器230及缓冲存储器240。另外，主机接口电路210响应处理器230的命令，将缓冲存储器240内的数据传送到主机机器2。
NAND接口电路250经由NAND总线而与存储器100连接，负责与存储器100的通信。NAND接口电路250将处理器230所发布的命令传送到存储器100。另外，NAND接口电路250在写入动作时，将缓冲存储器240内的写入数据传送到存储器100。进而，NAND接口电路250在读出动作时，将从存储器100读出的数据传送到缓冲存储器240。
处理器230控制控制器200整体的动作。例如，处理器230在从主机机器2接收到写入要求(包含指令、逻辑地址及数据)时，响应该写入要求而发布对于存储器100的写入命令(包含指令、物理地址及数据)。在读出动作及删除动作时也同样。
本实施方式的存储器系统1在写入动作及读出动作中具备正常模式及统合模式这两个动作模式。处理器230根据成为写入动作或读出动作的对象的存储器100的物理地址，选择(指定)任一个动作模式，并发布与所选择的动作模式对应的写入命令或读出命令。关于两个动作模式的详细情况，在下文中叙述。
另外，处理器230执行耗损平均(wear levelling)等用来管理存储器100的各种处理。进而，处理器230执行各种运算。例如，处理器230执行数据的加密处理或随机化处理等。
ECC电路260执行数据的错误订正(ECC：error checking and correcting(错误检查及订正))处理。
内置存储器220为例如DRAM(Dynamic Random Access Memory，动态随机存取存储器))等半导体存储器，被用作处理器230的作业区域。内置存储器220保持用来管理存储器100的固件、或各种管理表格等。例如，在内置存储器220中，存储有从存储器100读出的将存储器100的物理地址(块地址)与两个动作模式建立关联的信息(以下，记载为“块地址信息”)。
缓冲存储器240暂时性地保持控制器200从存储器100接收到的读出数据、或从主机机器2接收到的写入数据等。
1.1.2关于半导体存储装置的构成
接着，使用图2对半导体存储装置的构成进行说明。此外，在图2中利用箭头线表示各块间的连接的一部分，但块间的连接并不限定于此。
如图2所示，存储器100包含输入输出电路10、逻辑控制电路11、状态寄存器12、地址寄存器13、指令寄存器14、序列发生器15、就绪/忙碌电路16、电压产生电路17、存储单元阵列18、行解码器19(19A及19B)、行驱动器20(20A及20B)、感测放大器21、数据寄存器22、以及列解码器23。
输入输出电路10控制与控制器200进行的信号DQ的输入输出。更具体来说，输入输出电路10具备输入电路及输出电路。输入电路将从控制器200接收到的数据DAT(写入数据WD)发送到数据寄存器22，将地址ADD发送到地址寄存器13，将指令CMD发送到指令寄存器14。输出电路将从状态寄存器12接收到的状态信息STS、从数据寄存器22接收到的数据DAT(读出数据RD)、及从地址寄存器13接收到的地址ADD发送到控制器200。输入输出电路10与数据寄存器22经由数据总线而连接。
逻辑控制电路11从控制器200接收例如芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn及读出使能信号REn。而且，逻辑控制电路11根据接收到的信号控制输入输出电路10及序列发生器15。
状态寄存器12在例如数据的写入动作、读出动作及删除动作中，暂时性地保持从序列发生器15接收到的状态信息STS，并对控制器200通知动作是否已正常结束。
地址寄存器13暂时性地保持经由输入输出电路10从控制器200接收到的地址ADD。而且，地址寄存器13例如将行地址RA(包含块地址及页地址)传送到行解码器19A及19B以及行驱动器20A及20B，且将列地址CA传送到列解码器23。
指令寄存器14暂时性地保存经由输入输出电路10从控制器200接收到的指令CMD，并传送到序列发生器15。
序列发生器15控制存储器100整体的动作。更具体来说，序列发生器15根据指令寄存器14所保持的指令CMD，控制例如状态寄存器12、就绪/忙碌电路16、电压产生电路17、行解码器19A及19B、行驱动器20A及20B、感测放大器21、数据寄存器22、以及列解码器23等，而执行写入动作、读出动作及删除动作等。
就绪/忙碌电路16根据序列发生器15的控制，将就绪/忙碌信号RBn发送到控制器200。
电压产生电路17根据序列发生器15的控制，产生写入动作、读出动作及删除动作所需要的电压，并将该所产生的电压供给到例如存储单元阵列18、行驱动器20A及20B、以及感测放大器21等。
存储单元阵列18具备包含与行及列建立对应关系的非易失性存储单元晶体管(以下，也记载为“存储单元”)的例如4个块BLK0～BLK3。此外，存储单元阵列18内的块BLK的个数为任意。关于存储单元阵列18的构成的详细情况，在下文中叙述。
存储单元阵列18包含用户区域及管理区域作为存储器的空间区域，例如，多个块BLK分别被分配为用户区域及管理区域。用户区域是从主机机器2接收到的用户数据的写入动作及读出动作所使用的区域。管理区域是保存例如控制程序、或各种设定参数等管理用数据的区域。例如，在管理区域中存储有块地址信息。
行解码器19包含行解码器19A及19B。行解码器19A及19B分别连接于在各块BLK中沿行方向配置的不同的配线。行解码器19A及19B包含对应于各块BLK的块解码器(未图示)。块解码器将从控制器200接收到的地址(块地址)解码。行解码器19A及19B基于解码结果选择块BLK中的任一个。换句话说，行解码器19A及19B也可以说由控制器200(从控制器200接收到的地址)控制。而且，行解码器19A及19B将从行驱动器20A及20B分别供给的电压施加到所选择的块BLK。行解码器19A及19B进行分别对应于正常模式及统合模式的动作。
行驱动器20包含行驱动器20A及20B。行驱动器20A及20B根据行地址RA，将写入动作、读出动作及删除动作所需要的电压分别供给到行解码器19A及19B。
感测放大器21在读出动作时，感测从存储单元阵列18读出的数据。而且，感测放大器21将读出数据RD发送到数据寄存器22。另外，感测放大器21在写入动作时，将写入数据WD发送到存储单元阵列18。
数据寄存器22具备多个锁存电路。锁存电路保持写入数据WD及读出数据RD。例如，在写入动作中，数据寄存器22暂时性地保持从输入输出电路10接收到的写入数据WD，并发送到感测放大器21。另外，例如，在读出动作中，数据寄存器22暂时性地保持从感测放大器21接收到的读出数据RD，并发送到输入输出电路10。
列解码器23例如在写入动作、读出动作及删除动作时，将列地址CA解码，并根据解码结果选择数据寄存器22内的锁存电路。
1.1.3存储单元阵列的电路构成
接着，使用图3对存储单元阵列18的电路构成进行说明。图3表示一个块BLK中的存储单元阵列18的电路图。
如图3所示，块BLK包含多个串组件SU(SU0、SU1、…)。此外，块BLK内的串组件SU的个数为任意。另外，各个串组件SU包含多个存储器群MG。存储器群MG分别包含两个存储器串MSa及MSb。以下，在不限定各存储器串MSa及MSb的情况下，记载为存储器串MS。
存储器串MSa例如包含8个存储单元晶体管MCa0～MCa7、以及选择晶体管STa1及STa2。同样地，存储器串MSb例如包含8个存储单元晶体管MCb0～MCb7、以及选择晶体管STb1及STb2。以下，在不限定各存储单元晶体管MCa0～MCa7及MCb0～MCb7的情况下，记载为存储单元晶体管MC。另外，在不限定各选择晶体管STa1及STb1的情况下，记载为选择晶体管ST1，在不限定各选择晶体管STa2及STb2的情况下，记载为选择晶体管ST2。
存储单元晶体管MC具备控制栅极及电荷蓄积层，非易失地保持数据。此外，存储单元晶体管MC可以为在电荷蓄积层使用绝缘层的MONOS(metal-oxide-nitride-oxide-semiconductor，金属-氧化物-氮化物-氧化物-半导体)型，也可以为在电荷蓄积层使用导电层的FG(floating gate，浮栅)型。以下，在本实施方式中，以MONOS型为例进行说明。另外，各存储器串MS中所包含的存储单元晶体管MC的个数也可以为16个、32个、48个、64个、96个或128个等，它的个数并不限定。进而，各存储器串MS中所包含的选择晶体管ST1及ST2的个数为任意，只要分别有一个以上即可。
存储器串MS中所包含的存储单元晶体管MC、以及选择晶体管ST1及ST2分别串联连接。更具体来说，在存储器串MSa中，选择晶体管STa2、存储单元晶体管MCa0～MCa7、及选择晶体管STa1各自的电流路径按该顺序串联连接。存储器串MSb也同样地，选择晶体管STb2、存储单元晶体管MCb0～MCb7、及选择晶体管STb1各自的电流路径按该顺序串联连接。而且，存储器群MG中所包含的选择晶体管STa1的漏极与选择晶体管STb1的漏极共通连接在多条位线BL(BL0、…、BL(K－1)，其中，(K－1)为2以上的整数)中的任一条。多条位线BL由感测放大器21独立地控制。另外，块BLK内的各存储器群MG中所包含的选择晶体管STa2的源极与选择晶体管STb2的源极共通连接在源极线SL。
串组件SU内的多个选择晶体管STa1的栅极共通连接在选择栅极线SGDa，多个选择晶体管STb1的栅极共通连接在选择栅极线SGDb。更具体来说，串组件SU0内的多个选择晶体管STa1的栅极共通连接在选择栅极线SGDa0，多个选择晶体管STb1的栅极共通连接在选择栅极线SGDb0。同样地，串组件SU1内的多个选择晶体管STa1的栅极共通连接在选择栅极线SGDa1。多个选择晶体管STb1的栅极共通连接在选择栅极线SGDb1。
块BLK内的多个选择晶体管STa2的栅极共通连接在选择栅极线SGSa，多个选择晶体管STb2的栅极共通连接在选择栅极线SGSb。此外，选择栅极线SGSa及SGSb也可以设置在每个串组件SU。
以下，在不限定各选择栅极线SGDa(SGDa0、SGDa1、…)及SGDb(SGDb0、SGDb1、…)的情况下，记载为选择栅极线SGD，在不限定各选择栅极线SGSa及SGSb的情况下，记载为选择栅极线SGS。
选择栅极线SGDa(SGDa0～SGDa3)及SGSa由行解码器19A独立地控制，选择栅极线SGDb(SGDb0～SGDb3)及SGSb由行解码器19B独立地控制。
同一块BLK内的多个存储单元晶体管MCa0～MCa7及MCb0～MCb7的控制栅极分别共通连接于设置在每个块BLK的字线WLa0～WLa7及WLb0～WLb7。字线WLa0～WLa7由行解码器19A独立地控制，字线WLb0～WLb7由行解码器19B独立地控制。以下，在不限定各字线WLa及WLb的情况下，记载为字线WL。
块BLK例如为数据的删除单位，同一块BLK内所包含的存储单元晶体管MC所保持的数据一起被删除。另外，写入动作及读出动作是相对于共通连接在一个串组件SU的一条字线WL的多个存储单元晶体管MC一起进行。以下，在数据的写入动作及读出动作时，将相对于一起选择的各存储单元晶体管MC要写入、或读出的1比特数据的集合记载为“页”。
在存储单元阵列18内，配置在同一行的多个存储器群MG共通连接在任一位线BL。即，位线BL在多个块BLK的多个串组件SU间，将各串组件SU的一个存储器群MG共通连接。串组件SU包含连接在不同的位线BL且连接在同一选择栅极线SGD的多个存储器群MG。另外，块BLK包含共用字线WL的多个串组件SU。换句话说，块BLK包含共通连接在块BLK内的多个串组件SU的多条字线WL。而且，存储单元阵列18包含共用位线BL的多个块BLK。在存储单元阵列18内，通过将选择栅极线SGS、字线WL及选择栅极线SGD积层在半导体衬底上方，而三维地积层有存储单元晶体管MC。
1.1.4存储单元阵列的平面构成
接着，使用图4及图5对存储单元阵列18的平面构成进行说明。图4的示例表示包含4个串组件SU0～SU3的块BLK0的选择栅极线SGD(SGDa0～SGDa3及SGDb0～SGDb3)的平面布局，图5的示例表示块BLK0的字线WLa0及WLb0的平面布局。此外，在图4及图5的示例中，省略绝缘膜。
如图4所示，沿与半导体衬底平行的X方向延伸的12条配线层30a_1、30b_1、30a_2、30a_3、30b_2、30a_4、30a_5、30b_3、30a_6、30a_7、30b_4及30a_8是沿与半导体衬底平行且与X方向正交的Y方向依次排列。以下，在不限定各配线层30a_1、30b_1、30a_2、30a_3、30b_2、30a_4、30a_5、30b_3、30a_6、30a_7、30b_4及30a_8的情况下，记载为配线层30。各配线层30作为选择栅极线SGD而发挥功能。在图4的示例中，在块BLK0内，两个配线层30a_1及30a_2作为选择栅极线SGDa0而发挥功能，且共通连接在行解码器19A。配线层30a_3及30a_4作为选择栅极线SGDa1而发挥功能，且共通连接在行解码器19A。配线层30a_5及30a_6作为选择栅极线SGDa2而发挥功能，且共通连接在行解码器19A。配线层30a_7及30a_8作为选择栅极线SGDa3而发挥功能，且共通连接在行解码器19A。另外，配线层30b_1、30b_2、30b_3及30b_4分别作为选择栅极线SGDb0～SGDb3而发挥功能，且分别连接在行解码器19B。
在块BLK内沿Y方向相邻的配线层30通过未图示的绝缘膜而隔开。将设置在配线层30a与配线层30b之间的绝缘层的区域记载为存储器沟槽MT。更具体来说，在配线层30a_1与30b_1之间、配线层30b_1与30a_2之间、配线层30a_3与30b_2之间、配线层30b_2与30a_4之间、配线层30a_5与30b_3之间、配线层30b_3与30a_6之间、配线层30a_7与30b_4之间、及配线层30b_4与30a_8之间，设置有存储器沟槽MT。存储器沟槽MT是以设置在选择栅极线SGD下方的未图示的多条字线WL及选择栅极线SGS也分别分离的方式设置。
另外，将设置在两个配线层30a间的绝缘层的区域记载为狭缝SLT。更具体来说，在配线层30a_2与30a_3之间、配线层30a_4与30a_5之间及配线层30a_6与30a_7之间设置有狭缝SLT。狭缝SLT是将选择栅极线SGD分离，而不将设置在下方的字线WL及选择栅极线SGS分离。
在设置有存储器沟槽MT的配线层30a与30b之间，以成为例如错位排列的方式配置有分别沿垂直于半导体衬底的Z方向延伸的多个存储器柱MP。一个存储器柱MP对应于一个存储器串MSa及一个存储器串MSb。
例如，于设置在选择栅极线SGDa0(配线层30a_1)与选择栅极线SGDb0(配线层30b_1)之间的存储器柱MP中，包含选择栅极线SGDa0的一部分及与选择栅极线SGDa0相接的存储器柱MP的一部分的区域作为串组件SU0的选择晶体管STa1而发挥功能。同样地，包含选择栅极线SGDb0的一部分及与选择栅极线SGDb0相接的存储器柱MP的一部分的区域作为串组件SU0的选择晶体管STb1而发挥功能。
接着，对字线WLa0及WLb0的平面布局进行说明。字线WLa0及WLb0在Z方向上设置在选择栅极线SGD的下方。
如图5所示，字线WLa0包含沿Y方向延伸的配线层31a_0及沿X方向延伸的5条配线层31a_1～31a_5。字线WLb0包含沿Y方向延伸的配线层31b_0及沿X方向延伸的4条配线层31b_1～31b_4。以下，在不限定各配线层31a_0～31a_5及31b_0～31b_4的情况下，记载为配线层31。
在配线层31a_0与配线层31b_0之间，沿Y方向依次配置有配线层31a_1、31b_1、31a_2、31b_2、31a_3、31b_3、31a_4、31b_4及31a_5。配线层31a_1～31a_5的一端连接在配线层31a_0，配线层31b_1～31b_4的一端连接在配线层31b_0。
配线层31a_1配置在配线层30a_1的下方。配线层31b_1配置在配线层30b_1的下方。配线层31a_2配置在配线层30a_2及配线层30a_3的下方。配线层31b_2配置在配线层30b_2的下方。配线层31a_3配置在配线层30a_4及配线层30a_5的下方。配线层31b_3配置在配线层30b_3的下方。配线层31a_4配置在配线层30a_6及配线层30a_7的下方。配线层31b_4配置在配线层30b_4的下方。配线层31a_5配置在配线层30a_8的下方。
字线WLa0与字线WLb0通过存储器沟槽MT而相互隔开。另外，在字线WLa0与字线WLb0之间配置有图4中所说明的多个存储器柱MP。
于设置在字线WLa0与字线WLb0之间的存储器柱MP中，包含字线WLa0的一部分及与字线WLa0相接的存储器柱MP的一部分的区域作为存储单元晶体管MCa0、即一个存储部而发挥功能。同样地，包含与字线WLa0对应的字线WLb0的一部分及与字线WLb0相接的存储器柱MP的一部分的区域作为存储单元晶体管MCb0而发挥功能。即，与一个存储器柱MP对应的存储单元晶体管MC在同一层(layer)中设置有两个(以下，将这种构造记载为“双单元构造”)。
行解码器19A连接在字线WLa0，行解码器19B连接在字线WLb0。
其它字线WL及选择栅极线SGS也同样。
1.1.5存储单元阵列的截面构成
接着，使用图6对存储单元阵列18的截面构成进行说明。图6是沿图4及图5的A1-A2线的存储单元阵列18的剖视图。
如图6所示，在半导体衬底40上形成有绝缘层41。绝缘层41例如使用氧化硅膜(SiO2)。此外，也可以在形成有绝缘层41的区域、即半导体衬底40与配线层42之间设置有行解码器19A及19B或感测放大器21等的电路。
在绝缘层41上形成有作为源极线SL而发挥功能的配线层42。配线层42包含导电材料，例如使用添加有杂质的n型半导体、或金属材料。另外，例如配线层42也可以为半导体层与金属层的积层构造。
在配线层42上形成有绝缘层43，在绝缘层43上以相互在Z方向上相隔的方式，介置多个绝缘层43地依次积层有作为选择栅极线SGS而发挥功能的配线层33、作为字线WL0～WL7而发挥功能的8层配线层31及作为选择栅极线SGD而发挥功能的配线层30。在配线层30上还积层有绝缘层43。
绝缘层43例如使用SiO2。配线层30～32包含导电材料，例如使用添加有杂质的n型半导体或p型半导体、或金属材料。例如，作为配线层30～32，使用氮化钛(TiN)/钨(W)的积层构造。TiN在通过例如CVD(chemical vapor deposition，化学气相沉积)而将W成膜时，具有作为用来防止W与SiO2进行反应的障壁层、或用来使W的密接性提高的密接层的功能。
以贯通配线层30～32且底面与配线层42相接的方式形成有沿X方向延伸的存储器沟槽MT。存储器沟槽MT在Y方向上将设置在两个存储器柱MP之间的配线层30～32分别分离。存储器沟槽MT内由绝缘层51填埋。绝缘层51例如使用SiO2。
以贯通作为选择栅极线SGD而发挥功能的配线层30且底面与作为字线WL7而发挥功能的配线层31相接的方式形成有沿X方向延伸的狭缝SLT。即，狭缝SLT在Y方向上将作为选择栅极线SGD而发挥功能的配线层30分离。狭缝SLT内由绝缘层53填埋。绝缘层53例如使用SiO2。
多个存储器柱MP在Y方向上与存储器沟槽MT交替地配置。存储器柱MP包含阻挡绝缘膜45、电荷蓄积层46、隧道绝缘膜47、半导体层(或者也记载为半导体柱)48、核心层49及上覆层50。
更具体来说，以贯通配线层30～32及绝缘层43且底面到达配线层42的方式，形成有与存储器柱MP对应的孔AH。在孔AH的侧面依次积层有阻挡绝缘膜45、电荷蓄积层46及隧道绝缘膜47。而且，以侧面与隧道绝缘膜47相接且底面与配线层42相接的方式形成有半导体层48。半导体层48是供形成存储单元晶体管MC以及选择晶体管ST1及ST2的信道的区域。因此，半导体层48作为连接选择晶体管ST2、存储单元晶体管MC0～MC7及选择晶体管ST1的电流路径的信号线而发挥功能。在半导体层48内设置有核心层49。而且，在半导体层48及核心层49上，形成有侧面与隧道绝缘膜47相接的上覆层50。
阻挡绝缘膜45、隧道绝缘膜47及核心层49例如使用SiO2。电荷蓄积层46例如使用氮化硅膜(SiN)。半导体层48及上覆层50例如使用多晶硅。
在上覆层50上形成有接触插塞52，在接触插塞52上设置有作为位线BL而发挥功能的配线层54。接触插塞52及配线层54包含导电材料，例如使用钛(Ti)/TiN/W的积层构造等。
在图6的示例中，与存储器柱MP的纸面左侧相接的配线层32作为选择栅极线SGSa而发挥功能，8层配线层31作为字线WLa0～WLa7而发挥功能，配线层30作为选择栅极线SGDa而发挥功能。同样地，与存储器柱MP的纸面右侧相接的配线层32作为选择栅极线SGSb而发挥功能，8层配线层31作为字线WLb0～WLb7而发挥功能，配线层30作为选择栅极线SGDb而发挥功能。
因此，由存储器柱MP及设置在存储器柱MP的纸面左侧且作为字线WLa0～WLa7而发挥功能的8层配线层31分别构成存储单元晶体管MCa0～MCa7。更具体来说，由半导体层48、设置在存储器柱MP的纸面左侧的8层配线层31以及设置在半导体层48与8层配线层31之间的存储器柱MP的纸面左侧一半中所包含的阻挡绝缘膜45、电荷蓄积层46及隧道绝缘膜47分别构成存储单元晶体管MCa0～MCa7。由存储器柱MP及设置在存储器柱MP的纸面左侧且作为选择栅极线SGSa而发挥功能的配线层32构成选择晶体管STa2。由存储器柱MP及设置在存储器柱MP的纸面左侧且作为选择栅极线SGDa而发挥功能的配线层30构成选择晶体管STa1。
同样地，由存储器柱MP及设置在存储器柱MP的纸面右侧且作为字线WLb0～WLb7而发挥功能的8层配线层31分别构成存储单元晶体管MCb0～MCb7。更具体来说，由半导体层48、设置在存储器柱MP的纸面右侧的8层配线层31、设置在半导体层48与8层配线层31之间的存储器柱MP的纸面右侧一半中所包含的阻挡绝缘膜45、电荷蓄积层46及隧道绝缘膜47分别构成存储单元晶体管MCb0～MCb7。由存储器柱MP及设置在存储器柱MP的纸面右侧且作为选择栅极线SGSb而发挥功能的配线层32构成选择晶体管STb2。由存储器柱MP及设置在存储器柱MP的纸面右侧且作为选择栅极线SGDb而发挥功能的配线层30构成选择晶体管STb1。
1.2正常模式及统合模式
接着，使用图7及图8对正常模式及统合模式进行说明。图7及图8的示例表示块BLK0的字线WLa0及WLb0的平面布局。
本实施方式在执行写入动作及读出动作时，针对每个块BLK选择正常模式及统合模式这两个动作模式中的任一个。
如图7所示，正常模式是在选择块BLK中，选择设置在同层的字线WLa或WLb中的任一个，且选择选择串组件SU的选择栅极线SGDa或SGDb中的任一个来执行写入动作或读出动作的动作模式。即，为在双单元构造中选择存储单元晶体管MCa或MCb中的任一个的动作模式。在图7的示例中，选择块BLK0的字线WLa0被选择，字线WLb0被设为非选择。另外，串组件SU0的选择栅极线SGDa0被选择。在该情况下，在选择串组件SU0中，存储单元晶体管MCa0被选择，存储单元晶体管MCb0被设为非选择。进而，在非选择串组件SU1～SU3中，存储单元晶体管MCa0及MCb0分别被设为非选择。
如图8所示，统合模式是在选择块BLK中，选择设置在同层的字线WLa及WLb这两者，且选择选择串组件SU的选择栅极线SGDa及SGDb这两者来执行写入动作或读出动作的动作模式。即，为在双单元构造中选择存储单元晶体管MCa及MCb这两者的动作模式。在图8的示例中，选择块BLK0的字线WLa0及WLb0被选择。另外，串组件SU0的选择栅极线SGDa0及SGDb0被选择。在该情况下，在选择串组件SU0中，存储单元晶体管MCa0及MCb0被选择。进而，在非选择串组件SU1～SU3，存储单元晶体管MCa0及MCb0分别被设为非选择。
例如，设为在一个块BLK中包含与2N字节(N为1以上的整数)的数据对应的个数的存储单元晶体管MC。于是，在对应于正常模式的块BLK中，能够保持2N字节的数据，在对应于统合模式的块BLK中，相对于两个存储单元晶体管MC存储1比特的数据，因此能够保持N字节的数据。
1.3写入动作
接着，对写入动作进行说明。写入动作大致包含编程动作及编程验证动作。而且，通过反复进行编程动作与编程验证动作的组合(以下，称为“编程循环”)，而存储单元晶体管MC的阈值电压上升到目标电平。
编程动作是通过将电子注入到电荷蓄积层46而使阈值电压上升(或通过禁止注入而维持阈值电压)的动作。以下，将使阈值电压上升的动作称为““0”编程”，对被设为“0”编程对象的位线BL从感测放大器21赋予与“0”编程对应的电压(例如，电压VSS)。另一方面，将维持阈值电压的动作称为““1”编程”或“写入禁止”，对被设为“1”编程对象的位线BL从感测放大器21赋予与“1”编程对应的电压(以下，记载为“电压VBL”)。以下，将与“0”编程对应的位线记载为BL(“0”)，将与“1”编程对应的位线记载为BL(“1”)。
编程验证动作是在编程动作之后，读出数据，并判定存储单元晶体管MC的阈值电压是否达到作为目标的目标电平的动作。以下，将存储单元晶体管MC的阈值电压达到目标电平的情况记载为“已通过验证”，将未达到目标电平的情况记载为“未通过验证”。
此外，在本实施方式中，对存储单元晶体管MC能够保持二进制(1比特)的数据的情况进行说明，但存储单元晶体管MC也可以能够保持四进制(2比特)以上的数据。
1.3.1写入动作的整个流程
首先，使用图9对写入动作的整个流程进行说明。
如图9所示，主机机器2将写入要求发送到控制器200(步骤S10)。
处理器230如果接收到来自主机机器2的写入要求，则选择动作模式(步骤S11)。更具体来说，与从主机机器2接收到的逻辑地址对应地分配存储器100的物理地址(块BLK)。这时，在基于块地址信息所分配的物理地址(块BLK)对应于正常模式的情况下，处理器230选择正常模式。另一方面，在所分配的物理地址对应于统合模式的情况下，处理器230选择统合模式。
在选择了正常模式的情况下(步骤S12_是(Yes))，处理器230发布与正常模式对应的写入命令(包含指令、物理地址及数据)，并发送到存储器100(步骤S13)。
序列发生器15根据接收到的写入命令，在正常模式下执行写入动作(步骤S14)。
另一方面，在选择了统合模式的情况下(步骤S12_否(No))，处理器230发布与统合模式对应的写入命令，并发送到存储器100(步骤S15)。
序列发生器15根据接收到的写入命令，在统合模式下执行写入动作(步骤S16)。
1.3.2写入动作时的指令序列
接着，使用图10及图11对写入动作时的指令序列进行说明。图10表示正常模式的指令序列，图11表示统合模式的指令序列。
如图10所示，首先，处理器230将通知执行写入动作的指令“80h”输出到存储器100，并且将指令锁存使能信号CLE设为“H”电平来激活。
接着，处理器230输出地址“ADD”，并且将地址锁存使能信号ALE设为“H”电平来激活。此外，在图10的示例中，以5个轮回(cycle)表示地址，但轮回数为任意。
接着，处理器230输出所需轮回数的写入数据“WD”。
接着，处理器230输出指示写入执行的指令“10h”，并且将指令锁存使能信号CLE设为“H”电平来激活。
存储器100响应指令“10h”，而在正常模式下开始写入动作，变为忙碌状态(RBn＝“L”)。
如果写入动作完成，则存储器100变为就绪状态，使就绪/忙碌信号RBn恢复为“H”电平。
接着，对统合模式的指令序列进行说明。以下，以与图10不同的方面为中心进行说明。
如图11所示，首先，处理器230将指示写入动作中的统合模式的前缀指令(prefixcommand)“XXh”输出到存储器100，并且将指令锁存使能信号CLE设为“H”电平来激活。以后的处理器230的动作与图10的指令序列相同。
存储器100响应指令“XXh”及“10h”，而在统合模式下开始写入动作，变为忙碌状态(RBn＝“L”)。
如果写入动作完成，则存储器100变为就绪状态，就绪/忙碌信号RBn恢复为“H”电平。
1.3.3存储器中的写入动作
接着，使用图12对存储器100中的写入动作进行说明。
如图12所示，首先，存储器100从控制器200接收写入命令(步骤S101)。
在未接收到前缀指令“XXh”的情况下(步骤S102_否)、即在接收到正常模式的写入命令的情况下，序列发生器15选择正常模式(步骤S103)。
在接收到前缀指令“XXh”的情况下(步骤S102_是)、即在接收到统合模式的写入命令的情况下，序列发生器15选择统合模式(步骤S104)。
接着，序列发生器15执行编程动作(步骤S105)。在选择了正常模式的情况下，行解码器19A及19B对选择块BLK的字线WLa0～WLa7或WLb0～WLb7中的任一个施加编程电压。另外，在选择了统合模式的情况下，行解码器19A及19B对选择块BLK的字线WLa0～WLa7中的任一个、及设置在同层的字线WLb0～WLb7中的任一个施加编程电压。更具体来说，例如在统合模式下，行解码器19A及19B对选择块BLK的字线WLa0及WLb0施加编程电压。
在编程动作后，序列发生器15执行编程验证动作(步骤S106)。
在未通过验证的情况下(步骤S107_否)，序列发生器15确认编程循环次数是否已达到预先设定的上限次数(步骤S108)。
在编程循环次数已达到上限次数的情况下(步骤S108_是)，序列发生器15结束写入动作，并将写入动作未正常结束的主旨报告给控制器200。
在编程循环次数未达到上限次数的情况下(步骤S108_否)，序列发生器15使编程电压的设定电压值升压(step up)，并返回到步骤S105。
另外，在通过了验证的情况下(步骤S107_是)，序列发生器15结束写入动作。
1.3.4写入动作时的各配线电压
接着，使用图13及图14对写入动作时的各配线电压进行说明。图13表示在写入动作时对各配线施加的电压的一例，图14表示显示各配线电压的时序图。图13的示例表示在正常模式下，串组件SU0的字线WLa3被选择，在统合模式下，串组件SU0的字线WLa3及WLb3被选择的情况。此外，其它字线WL被选择的情况也同样。
如图13所示，设为在正常模式下字线WLa3被选择。即，例如选择串组件SU0的存储器串MSa被选择，存储器串MSb被设为非选择。在该情况下，行解码器19A在选择存储器串MSa中，对选择字线WLa3施加编程电压VPGM，对非选择字线WLa0～WLa2及WLa4～WLa7分别施加电压VPASS。电压VPGM是用来将电子注入到电荷蓄积层46的高电压。电压VPASS是不受存储单元晶体管MC的阈值电压影响地将存储单元晶体管MC设为导通状态的电压。电压VPGM与电压VPASS处于VPGM＞VPASS的关系中。
在非选择存储器串MSb中，设置在与字线WLa3同层的字线WLb3是与其它字线WLb0～WLb2及WLb4～WLb7同样地被设为非选择。行解码器19B对字线WLb0～WLb7施加电压VPASS。
另外，行解码器19A及19B对选择栅极线SGDa0及SGDb0分别施加例如电压VSGD2。电压VSGD2是将与位线BL(“1”)对应的选择晶体管STa1设为截止状态，将与位线BL(“0”)对应的选择晶体管STa1设为导通状态的电压。进而，行解码器19A及19B对选择栅极线SGSa及SGSb分别施加电压VSGS。电压VSGS是将选择晶体管STa2及STb2设为截止状态的电压。
接着，对统合模式进行说明。
在统合模式下，设为字线WLa3及WLb3被选择。即，例如选择串组件SU0的存储器串MSa及MSb被选择。在该情况下，行解码器19A及19B对选择字线WLa3及WLb3分别施加编程电压VPGM。
另外，行解码器19A对非选择字线WLa0～WLa2及WLa4～WLa7分别施加电压VPASS。行解码器19B对非选择字线WLb0～WLb2及WLb4～WLb7分别施加电压VPASS。
另外，与正常模式同样地，行解码器19A及19B对选择栅极线SGDa0及SGDb0分别施加例如电压VSGD2。进而，行解码器19A及19B对选择栅极线SGSa及SGSb分别施加电压VSGS。
接着，对各配线的电压详细地进行说明。
如图14所示，在时刻t0，感测放大器21对位线BL(“0”)施加电压VSS，对位线BL(“1”)施加电压VBL。行解码器19A及19B对与选择串组件SU0对应的选择栅极线SGDa0及SGDb0施加电压VSGD1，对与非选择串组件SU1～SU3对应的选择栅极线SGDa1～SGDa3及SGDb1～SGDb3施加电压VSS。电压VSGD1是不受位线BL的电压影响地将选择晶体管ST1设为导通状态的电压。由此，选择串组件SU0的选择晶体管STa1及STb1被设为导通状态，非选择串组件SU1～SU3的选择晶体管STa1及STb1被设为断开状态。
另外，行解码器19A及19B对选择栅极线SGS(SGSa及SGSb)施加电压VSGS。对源极线SL施加电压VSL。电压VSL为高于电压VSGS的电压。由此，串组件SU0～SU3的选择晶体管STa2及STb2被设为断开状态。
在时刻t2，行解码器19A及19B对与选择串组件SU0对应的选择栅极线SGDa0及SGDb0施加电压VSGD2。由此，与位线BL(“1”)对应的选择晶体管STa1及STb1被设为截止状态，存储器串MSa及MSb的信道被设为浮动状态。
在时刻t3，行解码器19A及19B对字线WL(WLa0～WLa7及WLb0～WLb7)分别施加电压VPASS。由此，与处于浮动状态的位线BL(“1”)对应的存储器串MSa及MSb的信道电压通过与字线WL的耦合而上升。
在时刻t4，行解码器19A及/或19B对选择字线WL施加电压VPGM。更具体来说，例如在正常模式的情况下，行解码器19A例如对选择字线WLa3施加电压VPGM。另外，例如在统合模式的情况下，行解码器19A及19B对选择字线WLa3及WLb3分别施加电压VPGM。由此，在连接于选择字线WL的要写入“0”数据的存储单元晶体管MC中，电荷被注入到电荷蓄积层。另一方面，在连接于选择字线WL的要写入“1”数据的存储单元晶体管MC中，信道电压通过电压VPGM所引起的耦合而上升，因此，电荷基本未被注入到电荷蓄积层。
然后，在时刻t5～t6，进行恢复动作，各配线的电压被复位。
1.4读出动作
接着，对读出动作进行说明。
1.4.1读出动作的整个流程
首先，使用图15对读出动作的整个流程进行说明。
如图15所示，主机机器2将读出要求发送到控制器200(步骤S20)。
处理器230如果接收到来自主机机器2的读出要求，则选择动作模式(步骤S21)。更具体来说，确认与从主机机器2接收到的逻辑地址对应的存储器100的物理地址(块BLK)，在基于块地址信息所选择的物理地址对应于正常模式的情况下，处理器230选择正常模式。另一方面，在所选择的物理地址对应于统合模式的情况下，处理器230选择统合模式。
在选择了正常模式的情况下(步骤S22_是)，处理器230发布对应于正常模式的读出命令(包含指令及物理地址)，并将它发送到存储器100(步骤S23)。
序列发生器15根据接收到的读出命令，在正常模式下执行读出动作(步骤S24)。
另一方面，在选择了统合模式的情况下(步骤S22_否)，处理器230发布对应于统合模式的读出命令，并将它发送到存储器100(步骤S25)。
序列发生器15根据接收到的读出命令，在统合模式下执行读出动作(步骤S26)。
序列发生器15当读出动作结束时，将读出数据发送到控制器200(步骤S27)。
处理器230在对从存储器100接收到的读出数据进行ECC处理之后，将进行错误订正后的读出数据作为对于读出要求的读出应答发送到主机机器2(步骤S28)。
主机机器2获取数据(步骤S29)，读出动作结束。
1.4.2读出动作时的指令序列
接着，使用图16及图17对读出动作时的指令序列进行说明。图16表示正常模式的指令序列，图17表示统合模式的指令序列。
如图16所示，首先，处理器230将通知执行读出动作的指令“00h”输出到存储器100，并且将指令锁存使能信号CLE设为“H”电平来激活。
接着，处理器230输出地址“ADD”，并且将地址锁存使能信号ALE设为“H”电平来激活。此外，在图10的示例中，以5个轮回表示地址，但轮回数为任意。
接着，处理器230输出指示读出执行的指令“30h”，并且将指令锁存使能信号CLE设为“H”电平来激活。
存储器100响应指令“30h”，而在正常模式下开始读出动作，变为忙碌状态(RBn＝“L”)。
如果读出动作完成，则存储器100变为就绪状态，使就绪/忙碌信号RBn恢复为“H”电平。
处理器230如果接收到“H”电平的就绪/忙碌信号RBn，则切换读出使能信号REn，从存储器100读出读出数据“RD”。
接着，对统合模式的指令序列进行说明。以下，以与图16不同的方面为中心进行说明。
如图17所示，首先，处理器230将指示读出动作中的统合模式的前缀指令“YYh”输出到存储器100，并且将指令锁存使能信号CLE设为“H”电平来激活。以后的处理器230的动作与图16的指令序列相同。
存储器100响应指令“YYh”及“30h”，而在统合模式下执行读出动作。
1.4.3存储器中的读出动作
接着，使用图18对存储器100中的读出动作进行说明。
如图18所示，首先，存储器100从控制器200接收读出命令(步骤S111)。
在未接收到前缀指令“YYh”的情况下(步骤S112_否)、即在接收到正常模式的读出命令的情况下，序列发生器15选择正常模式(步骤S113)。
在接收到前缀指令“YYh”的情况下(步骤S112_是)、即在接收到统合模式的写入命令的情况下，序列发生器15选择统合模式(步骤S114)。
接着，序列发生器15执行读出动作(步骤S115)。在选择了正常模式的情况下，行解码器19A及19B对选择块BLK的字线WLa0～WLa7或WLb0～WLb7中的任一个施加读出电压。另外，在选择了统合模式的情况下，行解码器19A及19B对选择块BLK的字线WLa0～WLa7中的任一个、及设置在同层的字线WLb0～WLb7中的任一个施加读出电压。更具体来说，例如，行解码器19A及19B对选择块BLK的字线WLa0及WLb0施加读出电压。
序列发生器15根据读出使能信号REn，输出读出数据(步骤S116)。
1.4.4读出动作时的各配线电压
接着，使用图19～图21对读出动作时的各配线电压进行说明。图19表示读出动作时对各配线施加的电压的一例。图20表示正常模式下的各配线的电压，图21表示统合模式下的各配线的电压。图19～图21的示例表示在正常模式下，串组件SU0的字线WLa3被选择，在统合模式下，串组件SU0的字线WLa3及WLb3被选择的情况。此外，其它字线WL被选择的情况也同样。
在以下的说明中，为了方便说明，对于字线WL及存储单元晶体管MC的编号使用变数i。变数i为由例如控制器200所具备的计数器(未图示)所保持的变数，通过控制器200的控制而递增。
如图19所示，于在正常模式下选择了字线WLa3(WLai；i＝3)的情况下，行解码器19A在选择存储器串MSa中，对选择字线WLa3施加读出电压VCGRV，对非选择字线WLa0～WLa2及WLa4～WLa7分别施加电压READ。电压VCGRV是与读出对象数据的阈值电压电平对应的电压。电压VREAD是不受存储单元晶体管MC的阈值电压影响地将存储单元晶体管MC设为导通状态的电压。电压VCGRV与电压VREAD处于VCGRV<VREAD的关系中。
行解码器19B在非选择存储器串MSb中，对设置在与字线WLa3同层的字线WLb3(WLbi)、设置在下层的字线WLb2(WLb(i－1))及设置在上层的字线WLb4(WLb(i+1))施加例如负电压VBB。即，在非选择存储器串MSb中，对字线WLb(i－1)、WLbi及WLb(i+1)施加负电压VBB。负电压VBB是不受存储单元晶体管MC的阈值电压影响地将存储单元晶体管MC设为截止状态的电压。在读出动作中，为了防止误读出，将与非选择存储器串MSb的字线WLb(i－1)、WLbi及WLb(i+1)对应的存储单元晶体管MCb(i－1)、MCbi及MCb(i+1)设为断开状态。
此外，对非选择存储器串MSb的字线WLb(i－1)、WLbi及WLb(i+1)施加的电压也可以并非负电压。只要为将存储单元晶体管MCb(i－1)、MCbi及MCb(i+1)设为断开状态的电压即可。进而，被设为断开状态的非选择存储器串MSb的存储单元晶体管MCb的个数为任意，只要包含同层的非选择存储单元晶体管MCbi即可。例如，非选择存储器串MSb的存储单元晶体管MCb0～MCb7也可以被设为断开状态。
另外，行解码器19B对其它非选择字线WLb0、WLb1、及WLb5～WLb7施加电压VREAD。
进而，行解码器19A及19B对选择栅极线SGDa0及SGDb0、以及选择栅极线SGSa及SGSb分别施加电压VSG。电压VSG是将选择晶体管STa1、STb1、STa2及STb2设为导通状态的电压。
接着，对统合模式进行说明。
在统合模式下，在选择了字线WLa3及WLb3的情况下，行解码器19A及19B对选择字线WLa3及WLb3分别施加读出电压VCGRV。另外，行解码器19A对非选择字线WLa0～WLa2及WLa4～WLa7分别施加电压VREAD。行解码器19B对非选择字线WLb0～WLb2及WLb4～WLb7分别施加电压READ。
进而，与正常模式同样地，行解码器19A及19B对选择栅极线SGDa0及SGDb0、以及选择栅极线SGSa及SGSb分别施加电压VSG。
接着，对正常模式下的各配线电压详细地进行说明。
如图20所示，在时刻t0，行解码器19A及19B对与选择串组件SU0对应的选择栅极线SGDa0及SGDb0施加电压VSG，对与非选择串组件SU1～SU3对应的选择栅极线SGDa1～SGDa3及SGDb1～SGDb3施加电压VSS。由此，选择串组件SU0的选择晶体管STa1及STb1被设为导通状态，非选择串组件SU1～SU3的选择晶体管STa1及STb1被设为断开状态。
另外，行解码器19A及19B对选择栅极线SGS(SGSa及SGSb)施加电压VSG。由此，串组件SU0～SU3的选择晶体管STa2及STb2被设为断开状态。
行解码器19A对选择字线WL(WLai；例如i＝3)施加读出电压VCGRV。由此，在选择存储单元晶体管MCai的阈值电压低于电压VCGRV的情况下，存储单元晶体管MCai被设为导通状态，在阈值电压为电压VCGRV以上的情况下，存储单元晶体管MCai被设为断开状态。
行解码器19B对非选择字线WLb(i－1)、WLbi及WLb(i+1)分别施加负电压VBB。由此，存储单元晶体管MCb(i－1)、MCbi及MCb(i+1)被设为断开状态。
进而，行解码器19A及19B对其它非选择字线WL(WLa0～WLa2、WLa4～WLa7、WLb0、WLb1、及WLb5～WLb7)分别施加电压VREAD。由此，存储单元晶体管MCa0～MCa2、MCa4～MCa7、MCb0、MCb1及MCb5～MCb7被设为导通状态。
在时刻t1，感测放大器21对成为读出对象的位线BL施加电压VBLRD，对并非读出对象的位线BL施加电压VCELSRC。对源极线SL施加电压VCELSRC。电压VBLRD为施加于读出对象的位线BL的电压。电压VCELSRC为施加于源极线SL及并非读出对象的位线BL的电压。电压VBLRD与电压VCELSRC处于VBLRD＞VCELSRC(＞VSS)的关系中。
在时刻t1～t2的期间内，在感测放大器21中读出数据。然后，在时刻t2，进行恢复动作，各配线的电压被复位。
接着，对统合模式下的各配线电压详细地进行说明。以下，以与图20的正常模式不同的方面为中心进行说明。
如图21所示，在时刻t0，行解码器19A及19B对选择字线WL(WLai及WLbi；例如i＝3)施加读出电压VCGRV。由此，在选择存储单元晶体管MCai及MCbi的阈值电压低于电压VCGRV的情况下，存储单元晶体管MCai及MCbi被设为导通状态，在阈值电压为电压VCGRV以上的情况下，存储单元晶体管MCai及MCbi被设为断开状态。
另外，行解码器19A及19B对非选择字线WL(WLa0～WLa2、WLa4～WLa7、WLb0～WLb2、及WLb4～WLb7)分别施加电压VREAD。由此，存储单元晶体管MCa0～MCa2、MCa4～MCa7、MCb0～MCb2及MCb4～MCb7被设为导通状态。
其它动作与正常模式相同。
1.5本实施方式的效果
如果为本实施方式的构成，则能够抑制存储容量的降低。对本效果进行详细叙述。
例如，存在具有如下双单元构造的NAND型闪速存储器，即，存储器柱MP与位于同层的两条字线WL相接，且相对于一个存储器柱MP在同层设置有两个存储单元晶体管MC。在具有双单元构造的NAND型闪速存储器中，如果因例如制造的偏差等而于设置在同层的两条字线WL间产生配线短路，则存储单元晶体管MC的写入动作及读出动作变得无法正常进行。因此，在同层字线WL间产生了配线短路的块BLK被设为无法使用(以下，记载为“坏块”)。结果为，存储器100的有效存储容量降低。
相对于此，如果为本实施方式的构成，则在写入动作及读出动作中，具有正常模式及统合模式这两个动作模式。在正常模式下，在一个块BLK中可以选择设置在同层的两条字线WL中的任一条。即，可以选择双单元构造的一存储单元晶体管MC。另外，在统合模式下，在一个块BLK中可以选择设置在同层的两条字线WL的两者。即，可以选择双单元的两个存储单元晶体管MC。由此，在同层的字线WL间产生了配线短路的块BLK中，可以选择统合模式，而执行写入动作及读出动作。结果为，能够使用同层的字线WL间产生了配线短路的块BLK而不使它坏块，因此能够抑制存储器100的有效存储容量降低。
进而，如果为本实施方式的构成，则通过在统合模式下保持数据，即使同层的字线WL间产生了配线短路也能够抑制误读出。因此，能够使半导体存储装置的可靠性提高。
进而，如果为本实施方式的构成，则对于同层的字线WL间产生了配线短路的块BLK，能够通过在统合模式下使用来补救坏块化，因此，例如，在存储器100的制造检查中，能够降低芯片不良率。因此，能够抑制制造良率的下降。
2.第2实施方式
接着，对第2实施方式进行说明。在第2实施方式中，针对正常模式及统合模式的设定方法，表示三个示例。以下，以与第1实施方式不同的方面为中心进行说明。
2.1第1例
首先，对第1例进行说明。在第1例中，使用图22对根据出货前检查的结果设定动作模式的情况进行说明。图22是表示产品的出货前检查的结果与动作模式的关系的表格。
如图22所示，作为产品的出货前检查，在各块BLK中实施例如字线WLa0及WLb0之类的同层的字线WL所产生的配线短路(以下，也记载为“同层间短路”)、及例如字线WLa0及WLa1之类的不同的层的字线WL所产生的配线短路(以下，也记载为“不同层间短路”)的检查。结果为，在同层间短路及不同层间短路的检查均通过了的情况下，该块BLK被判定为正常块BLK，在正常模式下可以使用。在未通过同层间短路的检查，但通过了不同层间短路的检查的情况下，该块BLK被判定为存在同层间短路，在统合模式下可以使用。另外，在不受同层间短路的检查结果影响地，未通过不同层间短路的检查的情况下，该块BLK被判定为无法使用，出现坏块化。
这些结果作为块地址信息被写入到例如存储器100的存储单元阵列18的管理区域、或保持系统信息的寄存器等。由此，存储器100在产品出货的阶段，对各块BLK分配正常模式及统合模式中的任一个。
控制器200从存储器100读出关于动作模式的块地址信息，并基于块地址信息进行动作模式的选择。
2.2第2例
接着，对第2例进行说明。在第2例中，使用图23对根据产品出货后的经时劣化的影响，决定动作模式的情况进行说明。
如图23所示，存储器系统1执行写入动作或读出动作(步骤S201)。
在写入动作或读出动作正常结束了的情况下(步骤S202_是)，不执行步骤S203以后的处理。
在写入动作或读出动作未正常结束的情况下(步骤S202_否)，更具体来说，例如在写入动作中编程循环的次数已达到上限次数的情况下、或在读出动作中读出数据的错误比特数超过能够通过ECC处理进行订正的比特数的情况下等，处理器230执行字线WL间的短路检查(步骤S203)。例如，在不同层间的配线短路检查中，对偶数字线WL0、WL2、WL4及WL6与奇数字线WL1、WL3、WL5及WL7施加不同的电压，来确认配线短路的有无。另外，例如，在同层间的配线短路检查中，对同层的字线WLa及字线WLb施加不同的电压，来确认配线短路的有无。
在存在不同层间的配线短路的情况下(步骤S204_是)，处理器230将对象块BLK设为坏块化而无法使用(步骤S206)。更具体来说，处理器230当对象块BLK中存在能够补救的有效数据时，将数据移动到其它块BLK中，然后将关于坏块化的参数信息发送到存储器100。存储器100基于参数信息更新块地址信息(对于块BLK的动作模式分配的变更)。
在无不同层间的配线短路的情况下(步骤S204_否)，确认同层间的配线短路的检查结果。
在无同层间的配线短路的情况下(步骤S205_否)，处理器230选择正常模式(步骤S207)。对象块BLK是在正常模式下使用，所以处理器230不进行块地址信息的更新。
在有同层间的配线短路的情况下(步骤S205_是)，处理器230选择统合模式(步骤S208)。更具体来说，处理器230于在正常模式下使用对象块BLK的情况下，如果存在能够补救的有效数据，则将数据移动到其它块BLK，然后将关于统合模式的参数信息发送到存储器100。存储器100基于参数信息更新块地址信息。另外，于在统合模式下使用对象块BLK的情况下，处理器230不进行块地址信息的更新。
2.3第3例
接着，对第3例进行说明。在第3例中，对根据数据选择动作模式的情况进行说明。
例如，以存储单元阵列18的与用户区域对应的块BLK对应于正常模式，与管理区域对应的块BLK对应于统合模式的方式，预先对各块分配正常模式及统合模式中的任一个。
由此，例如，处理器230于在与用户区域对应的块BLK中执行写入动作及读出动作的情况下，选择正常模式，于在与管理区域对应的块BLK中执行写入动作及读出动作的情况下，选择统合模式。
此外，分配正常模式及统合模式的块BLK可以任意地设定。
2.4本实施方式的效果
可以将本实施方式应用于第1实施方式。此外，也可以组合第1例～第3例中的多个应用于第1实施方式。
进而，如果为本实施方式的第1例的构成，则产品出货检查中的坏块的产生频度被降低，因此能够抑制产品良率的下降。
进而，如果为本实施方式的第2例的构成，则能够抑制产品的经时劣化所导致的坏块增加。因此，能够抑制使用中的产品中的有效存储容量降低。
进而，如果为本实施方式的第3例的构成，则在未产生字线WL的同层间短路的块BLK中，也可以应用统合模式。在对应于统合模式的块BLK中，即使产生同层间短路，也能够抑制误读出，因此能够使数据的可靠性提高。
3.第3实施方式
接着，对第3实施方式进行说明。在第3实施方式中，对存储器100选择动作模式的情况进行说明。以下，以与第1实施方式不同的方面为中心进行说明。
3.1写入动作
3.1.1写入动作的整个流程
首先，对写入动作的整个流程进行说明。在本实施方式中，处理器230如果从主机机器2接收到写入要求，则不进行第1实施方式的图9的步骤S11中的动作模式的选择，而是将写入命令发送到存储器100。更具体来说，处理器230将第1实施方式的图10中所说明的指令序列发送到存储器100。
3.1.2存储器中的写入动作
接着，使用图24对存储器100中的写入动作进行说明。
如图24所示，首先，存储器100从控制器200接收写入命令(步骤S101)。序列发生器15参照例如管理区域中所保存的块地址信息，确认从控制器200接收到的地址ADD(块地址)。
在选择块BLK为正常模式对应块BLK的情况下(步骤S120_是)，序列发生器15选择正常模式(步骤S103)。
另一方面，在选择块BLK为统合模式对应块BLK的情况下(步骤S120_否)，序列发生器15选择统合模式(步骤S104)。
步骤S105以后的动作与第1实施方式的图12相同。
3.2读出动作
3.2.1读出动作的整个流程
接着，对读出动作的整个流程进行说明。在本实施方式中，处理器230如果从主机机器2接收到读出要求，则不进行第1实施方式的图15的步骤S21中的动作模式的选择，而是将读出命令发送到存储器100。更具体来说，处理器230将第1实施方式的图16中所说明的指令序列发送到存储器100。
3.2.2存储器中的读出动作
接着，使用图25对存储器100中的读出动作进行说明。
如图25所示，首先，存储器100从控制器200接收读出命令(步骤S111)。序列发生器15参照例如管理区域中所保存的块地址信息，确认从控制器200接收到的地址ADD(块地址)。
在选择块BLK为正常模式对应块BLK的情况下(步骤S130_是)，序列发生器15选择正常模式(步骤S113)。
在选择块BLK为统合模式对应块BLK的情况下(步骤S130_否)，序列发生器15选择统合模式(步骤S114)。
接着，与第1实施方式的图18同样地，序列发生器15执行读出动作(步骤S115)。
3.3本实施方式的效果
如果为本实施方式的构成，则能获得与第1实施方式相同的效果。
此外，也可以组合第2实施方式及第3实施方式。
4.变化例
所述实施方式的存储器系统包含半导体存储装置(100)、及控制半导体存储装置的控制器(200)。半导体存储装置包含：多个第1配线层(31；WLa)，沿第1方向(Z方向)积层；多个第2配线层(31；WLb)，在与第1方向交叉的第2方向(Y方向)上，与多个第1配线层中的任一个分离地分别配置；半导体柱(48)，设置在多个第1配线层与多个第2配线层之间，沿第1方向(Z方向)延伸；第1电荷蓄积层(46)，配置在多个第1配线层与半导体柱之间；第2电荷蓄积层(46)，配置在多个第2配线层与半导体柱之间；以及控制部(15)，能够进行独立地选择多个第1配线层的一个及多个第2配线层中的相对应的一个的第1模式(正常模式)的控制、以及一次选择多个第1配线层的一个及多个第2配线层中的相对应的一个的第2模式(统合模式)的控制。控制器控制半导体存储装置的控制部，使它进行第1模式的控制或第2模式的控制。
通过应用所述实施方式，可以提供一种能够抑制存储容量的降低的存储器系统。
此外，实施方式并不限定于所述说明的方式，能够进行各种变化。
例如，在所述实施方式中，对与一个存储器柱MP对应的存储单元晶体管MC为在同层中设置有两个的双单元构造进行了说明，但并不限定于此。例如，与一个存储器柱MP对应的存储单元晶体管MC也可以在同层中设置有4个。即，存储器柱MP也可以与设置在同层中的4条字线WL相接。
另外，在所述实施方式中，在第2动作模式下，对所选择的字线WLa及WLb(例如，图13中的字线WLa3及WLb3)施加相同的电压VPGM，但施加于选择字线WLa的电压与施加于选择字线WLb的电压也可以包含制造上或设计上的偏差所导致的误差。
另外，所述实施方式中的“连接”也包含中间例如介置晶体管或电阻等其它某物而间接地连接的状态。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，能在不脱离发明主旨的范围内，进行各种省略、替换及变更。这些实施方式或其变化包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其均等范围内。
[符号的说明]
1 存储器系统
2 主机机器
10 输入输出电路
11 逻辑控制电路
12 状态寄存器
13 地址寄存器
14 指令寄存器
15 序列发生器
16 就绪/忙碌电路
17 电压产生电路
18 存储单元阵列
19A、19B 行解码器
20A、20B 行驱动器
21 感测放大器
22 数据寄存器
23 列解码器
30、30a、30b、31、31a、31b、32、42、54 配线层
40 半导体衬底
41、43、51、53 绝缘层
45 阻挡绝缘膜
46 电荷蓄积层
47 隧道绝缘膜
48 半导体层
49 核心层
50 上覆层
51 绝缘层
52 接触插塞
100 存储器
200 控制器
210 主机接口电路
220 内置存储器
230 处理器
240 缓冲存储器
250 NAND接口电路
260 ECC电路

Claims (11)

1.一种存储器系统，具备：
半导体存储装置；以及
控制器，控制所述半导体存储装置；且
所述半导体存储装置包含：
多个第1配线层，沿第1方向积层；
多个第2配线层，在与所述第1方向交叉的第2方向上，与所述多个第1配线层中的任一个分离地分别配置；
半导体柱，设置在所述多个第1配线层与所述多个第2配线层之间，且沿所述第1方向延伸；
第1电荷蓄积层，配置在所述多个第1配线层与所述半导体柱之间；
第2电荷蓄积层，配置在所述多个第2配线层与所述半导体柱之间；以及
控制部，能够进行独立地选择所述多个第1配线层的一个及所述多个第2配线层中的相对应的一个的第1模式的控制以及一次选择所述多个第1配线层的所述一个及所述多个第2配线层中的相对应的所述一个的第2模式的控制；且
所述控制器控制所述半导体存储装置的所述控制部，使它进行所述第1模式的控制或所述第2模式的控制。
2.根据权利要求1所述的存储器系统，其中
在写入动作中，在所述控制部进行所述第1模式的控制的情况下，对所述多个第1配线层的所述一个施加第1电压，对所述多个第2配线层的所述一个施加低于所述第1电压的第2电压，在所述控制部进行所述第2模式的控制的情况下，对所述多个第1配线层的所述一个及所述多个第2配线层的所述一个施加所述第1电压。
3.根据权利要求1或2所述的存储器系统，其中
在读出动作中，在所述控制部进行所述第1模式的控制的情况下，对所述多个第1配线层的所述一个施加第3电压，对所述多个第2配线层的所述一个施加低于所述第3电压的第4电压，在所述控制部进行所述第2模式的控制的情况下，对所述多个第1配线层的一个及所述多个第2配线层的所述一个施加所述第3电压。
4.根据权利要求1或2所述的存储器系统，其中
所述半导体存储装置包含关于所述第1模式及所述第2模式的信息，
所述控制器基于所述信息指定所述第1模式及所述第2模式中的一个。
5.根据权利要求1或2所述的存储器系统，其中
所述控制器在指定所述第2模式的情况下，对要发送到所述半导体存储装置的写入命令及读出命令赋予指示所述第2模式的执行的命令。
6.根据权利要求1或2所述的存储器系统，其中
所述控制器在所述多个第1配线层与所述多个第2配线层为非电连接的情况下，在包含所述多个第1配线层及所述多个第2配线层的块中，指定所述第1模式，
在所述多个第1配线层中的至少一个与所述多个第2配线层中的至少一个电连接的情况下，在所述块中，指定所述第2模式。
7.一种半导体存储装置，具备：
半导体衬底；
多个第1配线层，沿第1方向积层；
多个第2配线层，在与所述第1方向交叉的第2方向上，与所述多个第1配线层中的任一个分离地分别配置；
半导体柱，设置在所述多个第1配线层与所述多个第2配线层之间，且沿所述第1方向延伸；
第1电荷蓄积层，配置在所述多个第1配线层与所述半导体柱之间；
第2电荷蓄积层，配置在所述多个第2配线层与所述半导体柱之间；以及
控制部，能够进行独立地选择所述多个第1配线层的一个及所述多个第2配线层中的相对应的一个的第1模式的控制以及一次选择所述多个第1配线层的一个及所述多个第2配线层中的相对应的一个的第2模式的控制。
8.根据权利要求7所述的半导体存储装置，其中
在写入动作中，在所述控制部进行所述第1模式的控制的情况下，对所述多个第1配线层的所述一个施加第1电压，对所述多个第2配线层的所述一个施加低于所述第1电压的第2电压，在所述控制部进行所述第2模式的控制的情况下，对所述多个第1配线层的所述一个及所述多个第2配线层的所述一个施加所述第1电压。
9.根据权利要求7或8所述的半导体存储装置，其中
在读出动作中，在所述控制部进行所述第1模式的控制的情况下，对所述多个第1配线层的所述一个施加第3电压，对所述多个第2配线层的所述一个施加低于所述第3电压的第4电压，在所述控制部进行所述第2模式的控制的情况下，对所述多个第1配线层的所述一个及所述多个第2配线层的所述一个施加所述第3电压。
10.根据权利要求7或8所述的半导体存储装置，其中
所述控制部基于从外部控制器接收到的命令中所包含的地址，进行所述第1模式的控制或所述第2模式的控制。
11.根据权利要求7或8所述的半导体存储装置，其中
所述控制部在所述多个第1配线层与所述多个第2配线层为非电连接的情况下，在包含所述多个第1配线层及所述多个第2配线层的块中，进行所述第1模式的控制，在所述多个第1配线层中的至少一个及所述多个第2配线层中的至少一个电连接的情况下，在所述块中，进行所述第2模式的控制。
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