JP2014529159A - 垂直nandメモリ - Google Patents
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Abstract
Description
Claims (30)
- メモリセルのグループを制御する方法であって、
基板上に構築された第1の本体を共有するNANDメモリセルの第1のスタック及び前記基板上に構築された第2の本体を共有するNANDメモリセルの第2のスタックを含む前記メモリセルのグループを、
前記NANDメモリセルの第1のスタックの第1の制御ゲート及び前記NANDメモリセルの第2のスタックの第2の制御ゲートにアイドル電圧を印加することと、
前記基板に消去電圧を印加することと、
前記消去電圧が前記第1の本体及び前記第2の本体まで伝搬することを可能にするように、前記基板と、前記NANDメモリセルの第1スタック及び前記NANDメモリセルの第2のスタックとの間に配置される1つ又は複数のミドストリングデバイスを制御することと、
によって消去することを含む、メモリセルのグループを制御する方法。 - 前記第1の本体及び前記第2の本体はpドープシリコンを含むか、前記基板はpドープシリコンを含むか、若しくは前記消去電圧は前記アイドル電圧より大きいか、又はそれらの組合せである、請求項1に記載の方法。
- 前記アイドル電圧は約0ボルトであり、前記消去電圧は約10ボルトより大きく、
前記1つ又は複数のミドストリングデバイスの前記制御は、前記1つ又は複数のミドストリングデバイスのゲートが浮遊することを可能にすることを含む、請求項2に記載の方法。 - ソースラインと、前記第1の本体の、前記基板と反対側の端部との間に配置されるソースセレクトデバイスを、該ソースセレクトデバイスの前記ゲート及び前記ソースラインを浮遊させることによって制御することと、
ビットラインと、前記第2の本体の、前記基板と反対側の端部との間に配置されるドレインセレクトデバイスを、該ドレインセレクトデバイスの前記ゲート及び前記ビットラインを浮遊させることによって制御することと、
を更に含む、請求項1から3の何れか1項に記載の方法。 - 前記メモリセルのグループのメモリセルを、
前記第1の本体の、前記基板と反対側の端部に読出しソース電圧を印加することと、
前記基板及び前記1つ又は複数のミドストリングデバイスを制御することによって前記第1の本体を前記第2の本体に結合させることと、
読出されるメモリセルの制御ゲートに読出し電圧を印加することと、
前記メモリセルのグループの読出されないメモリセルの制御ゲートにパス電圧を印加することと、
前記第2の本体の、前記基板と反対側の端部に読出しセンス電圧を印加することと、 前記第2の本体に入る電流を決定することと、
によって読出すことを更に含む、請求項1から3の何れか1項に記載の方法。 - 前記メモリセルのグループはメモリセルのアレイに含まれ、該方法は、
メモリセルの前記グループを、
ソースラインと、前記第1の本体の、前記基板と反対側の端部との間に配置されるソースセレクトデバイスをイネーブルすることと、
ビットラインと、前記第2の本体の、前記基板と反対側の端部との間に配置されるドレインセレクトデバイスをイネーブルすることと、
によって選択することを更に含み、
前記ソースラインは前記読出しソース電圧に駆動され、前記ビットラインは前記読出しセンス電圧に駆動される、請求項5に記載の方法。 - 前記第1の本体及び前記第2の本体はpドープシリコンを含むか、前記基板はpドープシリコンを含むか、前記読出しソース電圧は約0ボルトであるか、前記読出し電圧は約0ボルトであるか、前記パス電圧は約6ボルトであるか、若しくは前記読出しセンス電圧は約1ボルトであるか、又はそれらの組合せであり、
前記ソースセレクトデバイスは、該ソースセレクトデバイスのゲートに約4ボルトを印加することによってイネーブルされ、
前記ドレインセレクトデバイスは、該ドレインセレクトデバイスのゲートに約4ボルトを印加することによってイネーブルされ、
前記第1の本体は、前記基板に約0ボルトの電圧を印加し、前記1つ又は複数のミドストリングデバイスの前記ゲートに約6ボルトの電圧を印加することによって前記第2の本体に結合される、請求項6に記載の方法。 - 前記メモリセルのグループのメモリセルを、
前記基板及び前記1つ又は複数のミドストリングデバイスを制御することによって前記第1の本体を前記第2の本体に結合させることと、
前記第2の本体の、前記基板と反対側の端部にプログラムドレイン電圧を印加することと、
前記メモリセルのグループ内でプログラムされないメモリセルの制御ゲートに禁止電圧を印加することと、
プログラムされるメモリセルの制御ゲートにプログラム電圧を印加することと、
によってプログラミングすることを更に含む、請求項1から3の何れか1項に記載の方法。 - 前記メモリセルのグループはメモリセルのアレイに含まれ、該方法は、
前記メモリセルのグループを、
ソースラインと、前記第1の本体の、前記基板と反対側の端部との間に配置されるソースセレクトデバイスをオフにすることと、
ビットラインと、前記第2の本体の、前記基板と反対側の端部との間に配置されるドレインセレクトデバイスをイネーブルすることと、
によって選択することを更に含み、
前記ビットラインは前記プログラムドレイン電圧に駆動される、請求項8に記載の方法。 - 前記第1の本体及び前記第2の本体はpドープシリコンを含むか、前記基板はpドープシリコンを含むか、前記プログラム電圧は約20ボルトであるか、前記禁止電圧は約10ボルトであるか、又は前記プログラムドレイン電圧は約0ボルトであるか、又はそれらの組合せであり、
前記ソースセレクトデバイスは、該ソースセレクトデバイスのゲートに約0ボルトを印加し、該ソースセレクトデバイスの該ゲートに印加される電圧より大きい電圧を前記ソースラインに印加することによってオフにされ、
前記ドレインセレクトデバイスは、該ドレインセレクトデバイスのゲートに約4ボルトを印加することによってイネーブルされ、
前記第1の本体は、前記基板に約0ボルトの電圧を印加し、前記1つ又は複数のミドストリングデバイスの前記ゲートに約10ボルトの電圧を印加することによって前記第2の本体に結合される、請求項9に記載の方法。 - 前記NANDメモリセルの第1のスタックの前記第1の制御ゲート及び前記NANDメモリセルの第2のスタックの前記第2の制御ゲートを浮遊させることと、
ソースラインと、前記第1の本体の、前記基板と反対側の端部との間に配置されるソースセレクトデバイスを、該ソースセレクトデバイスの前記ゲートを約0ボルトに駆動することによってディセーブルすることと、
ビットラインと、前記第2の本体の、前記基板と反対側の端部との間に配置されるドレインセレクトデバイスを、該ドレインセレクトデバイスのゲートを約0ボルトに駆動することによってディセーブルすることと、
によって、前記メモリセルのグループを消去しないことを更に含む、請求項1から3の何れか1項に記載の方法。 - メモリデバイスであって、
第1の本体を共有するNANDメモリセルの第1のスタックであって、該第1のスタックの前記NANDメモリセルは、制御ゲートの第1のセット、及び、該制御ゲートの第1のセットと前記第1の本体との間に位置する電荷格納領域の第1のセットを含む、NANDメモリセルの第1のスタックと、
第2の本体を共有するNANDメモリセルの第2のスタックであって、該第2のスタックの前記NANDメモリセルは、制御ゲートの第2のセット、及び、該制御ゲートの第2のセットと前記第2の本体との間に位置する電荷格納領域の第2のセットを含む、NANDメモリセルの第2のスタックと、
基板と、前記NANDメモリセルの第1のスタック及び前記NANDメモリセルの第2のスタックとの間に配置される1つ又は複数のミドストリングデバイスであって、該1つ又は複数のミドストリングデバイスは、第1の動作モードにおいて前記基板を前記第1の本体及び前記第2の本体に結合することが可能であり、また、第2の動作モードにおいて、前記基板から絶縁して、前記第1の本体を前記第2の本体に結合することが可能である、1つ又は複数のミドストリングデバイスと、
を備える、メモリデバイス。 - 前記NANDメモリセルの第1のスタック及び前記NANDメモリセルの第2のスタックは、
前記制御ゲートの第1のセット及び前記制御ゲートの第2のセットに印加されるアイドル電圧と、
前記基板に印加される消去電圧と、
前記消去電圧が前記第1の本体及び前記第2の本体に伝搬することを可能にするよう前記第1の動作モードで機能させるように前記1つ又は複数のミドストリングデバイスを制御する制御と、
によって消去されることが可能である、請求項12に記載のメモリデバイス。 - 前記NANDメモリセルの第1のスタック及び前記NANDメモリセルの第2のスタックの前記電荷格納領域のそれぞれは浮遊ゲートを備える、請求項12または13に記載のメモリデバイス。
- 情報の2つ以上のバイナリビットが、前記NANDメモリセルの第1のスタック及び前記NANDメモリセルの第2のスタックの各々の電荷格納領域に、該各々の電荷格納領域に格納される電荷量を制御することによって格納され得る、請求項12から14の何れか1項に記載のメモリデバイス。
- ソースラインと、前記第1の本体の、前記基板と反対側の端部との間に配置されるソースセレクトデバイスと、
ビットラインと、前記第2の本体の、前記基板と反対側の端部との間に配置されるドレインセレクトデバイスと、
を更に備える、請求項12から15の何れか1項に記載のメモリデバイス。 - 前記1つ又は複数のミドストリングデバイスは、
前記基板と前記NANDメモリセルの第1のスタックとの間に配置される第1の電界効果トランジスタ(FET)であって、該第1のFETは前記第1の本体の一部分をチャネルとして使用する、第1のFETと、
前記基板と前記NANDメモリセルの第2のスタックとの間に配置される第2のFETであって、該第2のFETは前記第2の本体の一部分をチャネルとして使用する、第2のFETと、
前記第1のFETと前記第2のFETとの間に配置され、前記基板の一部分をチャネルとして使用する第3のFETと、
を備え、
前記第1のFET、前記第2のFET、及び前記第3のFETの制御ゲートはともに結合される、請求項12から16の何れか1項に記載のメモリデバイス。 - 前記基板はpドープシリコンを含み、前記第1の本体及び前記第2の本体はpドープシリコンを含み、前記制御ゲートの第1のセット及び前記制御ゲートの第2のセットはポリシリコンを含み、前記NANDメモリセルの第1のスタックは少なくとも8つのメモリセルを備え、前記NANDメモリセルの第2のスタックは前記NANDメモリセルの第1のスタックと同じ数のメモリセルを備える、請求項12から17の何れか1項に記載のメモリデバイス。
- 前記NANDメモリセルの第2のスタックに隣接するNANDメモリセルの第3のスタックと、
前記NANDメモリセルの第3のスタックから前記NANDメモリセルの第2のスタックを分離する前記基板内のトレンチと、
を更に備える、請求項12から18の何れか1項に記載のメモリデバイス。 - シリコンのピラーであって、一端が前記基板に接触した状態で、実質的に垂直な方向に前記基板から外に延在し、実質的に円形の断面を有し、前記第1の本体として使用するのに適する、シリコンのピラーと、
前記電荷格納領域の第1のセットに適する、前記シリコンのピラーを囲む電荷トラップ材料層と、
前記制御ゲートの第1のセットに適する、前記シリコンのピラーを囲む2つ以上の制御ゲートであって、金属で構成され、非導電性層によって絶縁される、2つ以上の制御ゲートと、
を更に備える、請求項12から19の何れか1項に記載のメモリデバイス。 - 電子システムであって、
メモリ制御コマンドを生成することが可能なプロセッサと、
前記プロセッサに結合され、前記メモリ制御コマンドに応答して動作する少なくとも1つのメモリデバイスと、
を備え、前記少なくとも1つのメモリデバイスは、
第1の本体を共有するNANDメモリセルの第1のスタックであって、該第1のスタックの前記NANDメモリセルは、制御ゲートの第1のセット、及び、該制御ゲートの第1のセットと前記第1の本体との間に位置する電荷格納領域の第1のセットを含む、NANDメモリセルの第1のスタックと、
第2の本体を共有するNANDメモリセルの第2のスタックであって、該第2のスタックの前記NANDメモリセルは、制御ゲートの第2のセット、及び、該制御ゲートの第2のセットと前記第2の本体との間に位置する電荷格納領域の第2のセットを含む、NANDメモリセルの第2のスタックと、
基板と、前記NANDメモリセルの第1のスタック及び前記NANDメモリセルの第2のスタックとの間に配置される1つ又は複数のミドストリングデバイスであって、該1つ又は複数のミドストリングデバイスは、第1の動作モードにおいて前記基板を前記第1の本体及び前記第2の本体に結合することが可能であり、また、第2の動作モードにおいて、前記基板から絶縁して、前記第1の本体を前記第2の本体に結合することが可能である、前記1つ又は複数のミドストリングデバイスと、
を備える、電子システム。 - 前記プロセッサに結合される外部接続部を更に備え、
前記プロセッサは、前記外部接続部を通して書込みコマンド及び書込みデータを受信し、前記書込みデータを前記少なくとも1つのメモリデバイスに格納することが可能であり、
前記プロセッサは、前記外部接続部から読出しコマンドを受信し、前記少なくとも1つのメモリデバイスを通して読出しデータを取出し、該読出しデータを前記外部接続部を通して送出することが可能である、請求項21に記載の電子システム。 - 前記外部接続部は、コンピューター通信プロトコルを提供する、請求項22に記載の電子システム。
- 前記外部接続部に結合されるホストデバイスを更に備え、
前記ホストデバイスは、少なくとも前記読出しコマンドを前記プロセッサに送出することが可能である、請求項22または23に記載の電子システム。 - 前記ホストデバイスはモバイルデバイスである、請求項24に記載の電子システム。
- 情報の2つ以上のバイナリビットが、前記NANDメモリセルの第1のスタック及び前記NANDメモリセルの第2のスタックの各々の電荷格納領域に、該各々の電荷格納領域に格納される電荷量を制御することによって格納され得る、請求項21から25の何れか1項に記載の電子システム。
- 前記NANDメモリセルの第1のスタック及び前記NANDメモリセルの第2のスタックは、
前記制御ゲートの第1のセット及び前記制御ゲートの第2のセットに印加されるアイドル電圧と、
前記基板に印加される消去電圧と、
前記消去電圧が前記第1の本体及び前記第2の本体に伝搬することを可能にするよう前記第1の動作モードで機能させるように、前記1つ又は複数のミドストリングデバイスを制御する制御と、
によって消去されることが可能である、請求項21から26の何れか1項に記載の電子システム。 - 前記少なくとも1つのメモリデバイスは、
ソースラインと、前記第1の本体の、前記基板と反対側の端部との間に配置されるソースセレクトデバイスと、
ビットラインと、前記第2の本体の、前記基板と反対側の端部との間に配置されるドレインセレクトデバイスと、
を更に備える、請求項21から27の何れか1項に記載の電子システム。 - 前記1つ又は複数のミドストリングデバイスは、
前記基板と前記NANDメモリセルの第1のスタックとの間に配置される第1の電界効果トランジスタ(FET)であって、該第1のFETは前記第1の本体の一部分をチャネルとして使用する、第1のFETと、
前記基板と前記NANDメモリセルの第2のスタックとの間に配置される第2のFETであって、該第2のFETは前記第2の本体の一部分をチャネルとして使用する、第2のFETと、
前記第1のFETと前記第2のFETとの間に配置され、前記基板の一部分をチャネルとして使用する第3のFETと、
を備え、
前記第1のFET、前記第2のFET、及び前記第3のFETの制御ゲートはともに結合される、請求項21から28の何れか1項に記載の電子システム。 - 前記基板はpドープシリコンを含み、前記第1の本体及び前記第2の本体はpドープシリコンを含み、前記制御ゲートの第1のセット及び前記制御ゲートの第2のセットはポリシリコンを含み、前記NANDメモリセルの第1のスタックは少なくとも8つのメモリセルを備え、前記NANDメモリセルの第2のスタックは前記NANDメモリセルの第1のスタックと同じ数のメモリセルを備える、請求項21から29の何れか1項に記載の電子システム。
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