KR20140053392A - 수직형 nand 메모리 - Google Patents

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KR20140053392A
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Abstract

수직형 NAND 구조는 적어도 두 가지 기능 모드를 갖는 하나 이상의 중간 스트링(mid-string) 디바이스를 포함한다. 제1 모드에서, 상기 하나 이상의 중간 스트링 디바이스는 소거 동작을 위해 NAND 메모리 셀들의 스택들의 바디(bodies)를 기판에 결합한다. 제2 모드에서, 상기 하나 이상의 중간 스트링 디바이스는 제1 스택의 NAND 메모리 셀들의 바디를 제2 스택의 NAND 메모리 셀들의 바디에 결합하여, 판독 및 프로그래밍 동작을 위해 두 스택이 단일 NAND 스트링으로 동작하도록 한다.

Description

수직형 NAND 메모리{VERTICAL NAND MEMORY}
본 발명의 주제는 일반적으로 반도체 메모리 디바이스에 관한 것이다. 더욱 상세하게는, 본 발명의 주제는 NAND 구조에서 수직으로 스택된 메모리 셀들을 이용한 비휘발성 메모리 디바이스에 관한 것이다.
반도체 메모리 디바이스는 대규모 집적 회로 또는 독립형 집적 회로에 메모리 셀들의 블록들(blocks of memory cells)을 포함할 수 있다. 전통적인 플래시 메모리 디바이스는 그러한 셀들을 2차원 어레이로 구성하지만, 일부 디바이스는 3차원 셀 어레이를 구성할 수 있다. 일부 3차원 플래시 메모리에서, NAND 스트링(string)은 수직으로 구성될 수 있어, 그 스트링의 개개의 FET를 서로 겹쳐서 스택할 수 있고 그래서 그 스트링이 기판으로부터 연장될 수 있다. 이러한 구조는 플래시 메모리 디바이스에서 매우 높은 비트 밀도를 제공할 수 있다. 그러나, 셀들이 수직으로 스택되기 때문에, 셀들의 전부는 아니더라도 그 대부분이 기판으로부터 분리되어 있어 그 셀들을 소거하기 위해 다른 접근법을 수반한다.
본 명세서에 포함되고 본 명세서의 일부를 구성하는 첨부의 도면은 본 발명의 다양한 실시예를 예시한다. 이러한 도면은 일반적인 설명과 함께 다양한 원리를 설명하는데 도움을 준다. 그러나, 이들 도면은 본 발명을 설명된 특정 실시예(들)로 제한하는 것으로 간주되지 않아야 하고, 단지 설명 및 이해만을 위한 것이다.
도 1은 수직형 NAND 메모리의 일 실시예의 등각도를 도시한다.
도 2는 수직형 NAND 메모리의 일 실시예의 모식도를 도시한다.
도 3a는 수직형 NAND 메모리의 대안 실시예의 모식도를 도시한다.
도 3b는 도 3a의 단면도의 세부적인 서브섹션을 도시한다.
도 3c는 도 3a의 수직형 NAND 메모리의 평단면도를 도시한다.
도 4a, 도 4b, 및 도 4c는 각각 소거, 판독 및 프로그램 동작 동안 도 3a의 수직형 NAND 메모리에 인가되는 전압을 도시한다.
도 5는 전자 시스템의 일 실시예의 블록도이다.
도 6은 수직형 NAND 메모리 소거 방법의 일 실시예를 설명하는 흐름도이다.
도 7은 수직형 NAND 메모리 판독 방법의 일 실시예를 설명하는 흐름도이다.
도 8은 수직형 NAND 메모리 프로그래밍 방법의 일 실시예를 설명하는 흐름도이다.
후술하는 상세한 설명에서, 관련 개시 내용의 철저한 이해를 제공하기 위해 많은 구체적인 상세 내용이 예를 들어 기술된다. 그러나, 당업자에게는 본 개시 내용이 그러한 상세 내용 없이도 실시될 수 있음이 명백할 것이다. 다른 경우에, 잘 알려진 방법, 절차 및 컴포넌트는 본 발명의 개념의 양태를 불필요하게 모호하게 하는 것을 방지하기 위해 상세 내용 없이 비교적 고레벨로 설명되었다. 본 발명의 다양한 실시예를 설명할 때 많은 기술적 용어 및 문구가 사용된다. 이러한 기술적 용어 및 문구는 본 명세서에서 다른 정의가 주어지지 않는 한 일반적으로 합의된 의미를 당업자에게 전달하기 위해 사용된다. 이제 첨부의 도면에 예시되고 아래에 논의된 예들에 대해 구체적으로 언급된다.
도 1은 수직형 NAND 메모리(199)의 일 실시예의 등각도를 도시한다. 수직형 NAND 메모리(199)의 작은 부분, 즉 4개의 메모리 셀들로 된 4x6 스택들(4x6 stacks of 4 memory cells)이 도시된다. 다양한 실시예는 메모리 셀들의 스택들을 몇 개라도 가질 수 있으며, 많은 실시예는 수백만, 또는 심지어 수십억 개의 메모리 셀들의 스택들을 포함한다. 하나의 스택은 두 개 이상의 메모리 셀들을 가질 수 있으며, 일부 실시예는 하나의 스택에 4, 8, 16, 또는 32개의 메모리 셀들을 갖지만, 하나의 스택에는 2의 거듭 제곱이 아닌 수를 포함하여 메모리 셀들이 몇 개라도 포함될 수 있다. 일부 실시예에서, 개개의 메모리 셀에 단일 비트가 저장될 수 있지만, 다른 실시예는 개개의 메모리 셀의 전하 저장 영역(charge storage region)에 저장된 전하의 양을 제어함으로써 단일 메모리 셀에 다중 비트의 정보를 저장할 수 있다. 명료성을 기하기 위해, 절연 물질로 채워질 수 있는 수직형 NAND 메모리(199)의 영역은 도 1에서 투명하여 구조적인 자세한 사항을 노출시킨다.
수직형 NAND 메모리(199)는 그의 Z 차원보다 훨씬 더 멀리 X 및 Y 차원에서 연장되는 Z 차원에서 소정의 두께를 갖는 기판(SUB0) 상에 구성된다. 기판(SUB0) 상에 메모리 셀들의 스택들이 구성된다. 두 개의 메모리 셀들은 이들의 전하 저장 영역이 Z 차원에서 다르지만, 그 셀들이 X 및 Y 차원에서 중첩하는 경우 스택된 것으로 간주될 수 있다. 메모리 셀들(110-113)의 스택은 폴리실리콘(polysilicon)일 수 있는 실리콘 필러(a pillar of silicon)로 구성될 수 있는 바디(body)(101)를 공유하고, 바디(101)의 일단이 기판(SUB0)과 접촉한 상태로 기판(SUB0)으로부터 실질적으로 수직 방향으로 연장되고, 실질적으로 원형 단면을 가질 수 있지만, 일부 실시예는 바디(101)에 대해 다른 기하학적 구조를 이용할 수 있다. 본 명세서 및 청구항에 사용된 바와 같은 실질적으로 수직이란 바디(101)의 중심선과 기판(SUB0) 사이의 각도가 90°± 약 30°인 것을 의미한다. 본 명세서 및 청구항에 사용된 바와 같은 실질적으로 원형이란 단면의 중심에서 단면의 가장자리까지의 거리가 약 50% 이하까지 다를 수 있음을 의미한다. 일부 실시예에서, 기판(SUB0) 및 바디(101)는 둘 다 p 도핑된(doped) 실리콘으로 제조될 수 있지만, 다른 실시예는 다른 반도체 물질 및/또는 다른 도핑을 이용할 수 있다. 다른 실시예의 예는 둘 다가 n 도핑된 실리콘으로 제조된 기판(SUB0) 및 바디(101), p 도핑된 실리콘으로 제조된 기판(SUB0) 및 n 도핑된 실리콘으로 제조된 바디(101), 및 기판(SUB0) 및/또는 바디(101)가 서로 다른 반도체 물질로 제조된 다른 실시예를 포함할 수 있다.
메모리 셀들(110-113)의 스택은 도시된 실시예에서 네 개의 메모리 셀들을 포함한다. 제1 메모리 셀(110)은 워드 라인 0(WL0)인 폴리실리콘 제어 게이트(control gate)를 구비할 수 있다. 제2 메모리 셀(111)은 워드 라인 1(WL1)인 폴리실리콘 제어 게이트를 구비할 수 있다. 제3 메모리 셀(112)은 워드 라인 2(WL2)인 폴리실리콘 제어 게이트를 구비할 수 있고, 제4 메모리 셀(113)은 워드 라인 3(WL3)인 폴리실리콘 제어 게이트를 구비할 수 있다. 도시된 실시예에서, 메모리 셀들(110-113)은 "게이트 우선(gate first)" 공정을 이용하여 형성될 수 있다. 메모리 셀들(110-113)은 본 실시예에서 제어 게이트(WL3)와 바디(101) 사이에 배치된 메모리 셀(113)의 플로팅 게이트(floating gate)(113S)와 같은 플로팅 게이트일 수 있는 각 전하 저장 영역을 갖는다. 공통 바디(common body)를 공유하는 제어 게이트들은 제어 게이트들의 세트(a set of control gates)로 지칭될 수 있다.
제2 스택의 메모리 셀들(114-117)은 바디(102)를 공유한다. 많은 실시예에서, 제2 스택의 메모리 셀들은 제1 스택의 메모리 셀들과 동일한 수의 메모리 셀들을 갖지만, 다른 실시예에서 두 스택들 사이의 메모리 셀들의 수는 다를 수 있다. 제2 스택의 메모리 셀들 중 제1 메모리 셀(114)은 워드 라인 4(WL4)에 접속된 폴리실리콘 제어 게이트를 구비할 수 있다. 제2 메모리 셀(115)은 워드 라인 5(WL5)인 폴리실리콘 제어 게이트를 구비할 수 있다. 제3 메모리 셀(116)은 워드 라인 6(WL6)인 폴리실리콘 제어 게이트를 구비할 수 있고, 제4 메모리 셀(117)은 워드 라인 7(WL7)인 폴리실리콘 제어 게이트를 구비할 수 있다. 제3 스택의 메모리 셀들은 바디(121)를 공유하고 그 메모리 셀들의 제어 게이트들로 워드 라인들 0-3(WL0-3)을 이용할 수 있다. 제4 스택의 메모리 셀들은 바디(122)를 공유하고 그의 제어 게이트들로 워드 라인 4-7(SL4-7)을 이용할 수 있다. 제3 및 제4 스택의 메모리 셀들은 X 차원을 따라 제1 및 제2 스택과 동일한 Y 좌표에 형성된다. 제5 및 제6 스택의 메모리 셀들(140)과 제7 및 제8 스택의 메모리 셀들(160)과 같은 추가적인 스택들의 메모리 셀들도 도시된 바와 같이 Y 차원을 따라 형성될 수 있다. 워드 라인들(WL0-7)은 Y 차원에서 이동하는 기판 위에 다양한 Z 레벨에 형성될 수 있다. 제1 및 제3 스택의 메모리 셀들의 제어 게이트들로 사용된 워드 라인들(WL0-3)은 도시된 바와 같이 공유된 넓은 폴리실리콘 구조일 수 있거나, 별개의 도체일 수 있다. 다른 실시예에서, 워드 라인들(WL4-7)도 또한 넓을 수 있고 X 차원에 형성된 추가적인 스택들의 메모리 셀들의 공유된 제어 게이트들로 사용될 수 있거나, 도시된 바와 같이 단일 스택 폭일 수 있다.
기판(SUB0)과 제1 및 제2 스택의 NAND 메모리 셀들들 사이에 하나 이상의 중간 스트링(mid-string) 디바이스(105-107)가 배치된다. 도시된 실시예에서, 하나 이상의 중간 스트링 디바이스는 FET(105)의 채널로 바디(101)를 이용하여 기판(SUB0)과 제1 스택의 NAND 메모리 셀들(110-113) 사이에 배치된 제1 FET(105), 및 FET(106)의 채널로 바디(102)를 이용하여 기판(SUB0)과 제2 스택의 NAND 메모리 셀들(114-117) 사이에 배치된 제2 FET(106)를 포함한다. 하나 이상의 중간 스트링 디바이스는 또한 FET(107)의 채널로 기판(SUB0)을 이용하여 제1 스택의 NAND 메모리 셀들(110-113)과 제2 스택의 NAND 메모리 셀들(114-117) 사이에 배치된 제3 FET(107)를 포함한다. 도시된 실시예에서 하나 이상의 중간 스트링 디바이스를 구성하는 세 개의 FET(105-107)의 제어 게이트로 제어 라인(MSG0)이 사용된다. 바디(101-102)의 둘레에 있는 산화물(oxide)층과 같은 얇은 절연층은 바디(101-102)에서 제어 라인(MSG0)을 분리할 수 있다. 기판(SUB0) 상의 산화물층과 같은 얇은 절연층은 기판(SUB0)에서 제어 라인(MSG0)을 분리할 수 있다. 도시된 실시예에서, 폴리실리콘, 금속, 또는 어떤 다른 도체로 만들어질 수 있는 단일 제어 라인은 세 개의 FET(105-107)의 제어 게이트에 사용되어 제어 게이트들을 서로 결합한다. 다른 실시예에서, 다수의 중간 스트링 디바이스들의 제어 게이트들은 독립적으로 제어될 수 있다. 또 다른 실시예에서, 기판(SUB0)에 하나 이상의 중간 스트링 디바이스 그 자체로 기능하는 더 큰 채널을 갖는 단일 FET가 생성될 수 있다.
제1 동작 모드는 소거 전압(erase voltage)을 제1 바디 및 제2 바디로 전달하도록 기판과 제1 및 제2 스택의 NAND 메모리 셀들 사이에 배치된 하나 이상의 중간 스트링 디바이스를 제어하는 것이다. 제1 동작 모드에서, 제어 라인(MSG0)은 그 제어 라인이 전압 또는 전류원과 단절됨을 의미하는 플로팅(float)이 허용될 수 있고, 기판(SUB0)은 소거 전압으로 구동될 수 있다. 제1 동작 모드에서, 기판(SUB0)은 바디(101-102)에 결합되어, 소거 전압을 바디(101-102)로 전달할 수 있다. 제2 동작 모드에서, 제어 라인(MSG0)은 접지될 수 있는 기판(SUB0)과 충분히 다른 전압 레벨로 구동되어, 세 개의 FET(105-107)를 턴 온할 수 있다. 제2 동작 모드에서, 제1 바디(101)는 제2 바디(102)에 결합되고, 그 둘은 기판(SUB0)에서 분리되어, 제1 및 제2 스택의 NAND 메모리를 NAND 메모리 스트링(100)의 셀들을 판독 및 프로그래밍하는 단일 NAND 메모리 스트링(100)으로 변환한다.
일부 실시예에서, 소스 라인(SL0)과 기판(SUB0)과 대향하는 제1 바디(101)의 단부 사이에 소스 선택 디바이스(103)가 배치될 수 있다. 소스 라인(SL0)을 소스 선택 디바이스(103)에 접속하기 위해 비아(via)가 사용될 수 있다. 비트 라인(BL0)과 기판(SUB0)과 대향하는 제2 바디(102)의 단부 사이에 드레인 선택 디바이스(104)가 배치될 수 있고, 비트 라인(BL0)을 드레인 선택 디바이스(104)에 접속하기 위해 비아가 사용될 수 있다. 소스 선택 디바이스(103)는 그의 제어 게이트로서 제어 라인(SGS0)을 갖고 드레인 선택 디바이스(104)는 그의 제어 게이트로서 제어 라인(SGD0)을 갖는다. NAND 스트링(100)은 판독 또는 프로그래밍 액세스를 위해 제어 라인(SGS0)을 이용하여 소스 선택 디바이스(103) 및/또는 제어 라인(SGD0)을 이용하여 드레인 선택 디바이스(104)를 선택적으로 인에이블링함으로써 인에이블될 수 있다. 바디(121)를 갖는 제3 스택의 NAND 메모리 및 바디(122)를 갖는 제4 스택의 NAND 메모리를 포함하는 NAND 스트링(120)은 제어 라인(SGS1)을 이용하여 바디(121)를 소스 라인 0(SL0)에 결합하고 및/또는 제어 라인(SDG1)을 이용하여 바디(122)를 비트 라인 0(BL0)에 결합하도록 인에이블될 수 있다.
추가적인 그룹들의 NAND 스트링들이 다른 제어 라인들 및/또는 비트 라인들에 결합될 수 있다. NAND 스트링(140) 및 NAND 스트링(160)은 제어 라인(MSG1)을 이용하여 이들의 하나 이상의 중간 스트링 디바이스를 제어하고 각각 제어 라인(SGD0) 및 제어 라인(SGD1)에 의해 제어되는 드레인 선택 디바이스들에 의해 비트 라인 1(BL1)에 결합된다. NAND 스트링(140) 및 NAND 스트링(160)은 각각 제어 라인(SGS0) 및 제어 라인(SGS1)에 의해 제어되는 소스 선택 디바이스들에 의해 소스 라인 0(SL0)에 결합된다. 더 많은 NAND 스트링들이 제어 라인들(MSG2, MSG3, MSG4 또는 MSG5)에 의해 제어되는 이들의 중간 스트링 디바이스들을 가질 수 있고, 비트 라인 2(BL2), 비트 라인 3(BL3), 비트 라인 4(BL4) 또는 비트 라인 5(BL5)에 결합된다. 다양한 실시예는 소스 라인, 비트 라인, 소스 제어 라인, 드레인 제어 라인, 워드 라인, 및/또는 중간 스트링 디바이스 제어 라인을 몇 개라도 가질 수 있다. 일부 실시예는 Y축과 평행하고 적어도 두 스택의 메모리 셀들만큼 넓을 수 있는 중간 스트링 디바이스들에 대한 제어 라인들을 포함할 수 있지만, 일부는 X 방향에서 여러 쌍의 스택들의 메모리 셀들의 중간 스트링 디바이스들을 제어하기에 충분한 폭일 수 있다.
일부 실시예에서, 바디(121)를 이용하고 바디(101)를 이용하는 제2 스택의 NAND 메모리 셀들에 인접하여 배치된 제3 스택의 NAND 메모리 셀들은 기판(SUB0)의 트렌치(trench)(109)에 의해 분리될 수 있다. 트렌치(109)는 제어 라인(MSG0)을 공유할 수 있는 NAND 스트링(100) 및 NAND 스트링(120)과 같은 인접 NAND 스트링들의 중간 스트링 디바이스들의 채널들을 분리하는데 유용할 수 있다. 다른 실시예는 도 1에 도시된 트렌치(109) 대신에 또는 그 외에 NAND 스트링(100) 및 NAND 스트링(140)과 같은 이들의 중간 스트링 디바이스들을 인에이블링하는 제어 라인들을 공유하지 않는 NAND 스트링들 사이에 유사 트렌치를 이용할 수 있다.
도 2는 수직형 NAND 메모리(199)의 일 실시예의 모식도를 도시한다. 도 2의 도식은 간략함을 기하기 위해 도 1에 도시된 구조의 앞 세 번째를 포함하지만, 당업자는 도 1의 전체 구조를 포함하는 도식이나 수백만 또는 수십억 개의 메모리 셀들의 구현의 도식을 쉽게 상상할 수 있다. 수직형 NAND 메모리는 제1 NAND 스트링(100), 제2 NAND 스트링(120), 제3 NAND 스트링(140) 및 제4 NAND 스트링(160)을 포함하는 NAND 스트링들로 구조화된 비휘발성 메모리 셀들의 3차원 어레이를 포함한다. 메모리 셀들(110-117)과 같은 메모리 셀들은 제어 게이트, 소스와 드레인 사이의 채널, 및 제어 게이트와 채널 사이에 배치된 전기적으로 분리된 플로팅 게이트를 포함할 수 있다. 다른 실시예는 플로팅 게이트 대신 전하 트랩(charge trap) 플래시 기술을 이용할 수 있다. 도 1에 도시된 바와 같이, 바디(101)를 이용하는 제1 스택의 메모리 셀들(110-113)은 중간 스트링 디바이스들(105-107)에 의해 바디(102)를 이용하는 제2 스택의 메모리 셀들(114-117)에 결합되어 제1 NAND 스트링(100)을 구성한다. 바디(121)를 이용하는 제3 스택의 메모리 셀들은 중간 스트링 디바이스들에 의해 바디(122)를 이용하는 제4 스택의 메모리 셀들에 결합되어 제2 NAND 스트링(120)을 구성한다. 마찬가지로, 제3 NAND 스트링(140) 및 제4 NAND 스트링(160)은 제1 및 제2 NAND 스트링들(100, 120)과 다른 Y 차원에 배치된 스택들의 메모리 셀들을 이용하여 구성된다.
NAND 스트링들 내의 메모리 셀들은 개개의 워드 라인들(WL0-WL7)에 각각 접속된 이들의 제어 게이트들을 구비하지만, 이러한 워드 라인들(WL0-WL7)은 워드 라인 0(WL0)과 같은 단일 워드 라인이 많은 다른 메모리 셀들에 접속될 수 있도록 도시된 바와 같이 NAND 스트링들 사이에 공유될 수 있다. 제어 라인(SGS0)에 의해 제어되는 소스 선택 게이트(103)는 제1 NAND 스트링(100)의 일단을 소스 라인 0(SL0)에 결합할 수 있고, 제어 라인(SGS0)에 의해 제어되는 드레인 선택 게이트(104)는 제1 NAND 스트링(100)의 타단을 비트 라인 0(BL0)에 결합할 수 있다. 다른 NAND 스트링들은 이들을 각각의 소스 라인 및/또는 비트 라인에 결합하는 유사한 게이트들을 가질 수 있다.
중간 스트링 디바이스들, 또는 FET(105-107)는 제어 라인(MSG0) 상의 전압이 세 개의 FET(105-107)를 턴 온 하기 위해 기판(SUB0) 상의 전압과 충분히 다른 경우에 두 스택의 메모리 셀들을 제1 NAND 스트링(100)에 결합하도록 제어 라인(MSG0)에 의해 제어될 수 있다. 다른 동작 모드에서, 기판(SUB0)으로부터의 전압은 제1 FET(105)를 통해 제1 바디(101)로 통과하고, 제2 FET(106)를 통해 제2 바디(102)로 통과하도록 허용될 수 있다. 이는 FET(105-107)의 게이트들에 결합된 제어 라인(MSG0)을 플로팅하여 기판(SUB0)과 바디(101, 102, 121, 122)가 전기적으로 접속되도록 함으로써 달성될 수 있다.
도 3a는 수직형 NAND 메모리(299)의 대안 실시예의 측단면도를 도시한다. 이 단면도는 X가 수평으로 연장하고, Z가 수직으로 연장하고, Y가 페이지 안으로 연장하는 X-Z 평면을 갖는다. 도 3a에 도시된 대안의 실시예는 플로팅 게이트 플래시 기술 대신에 전하 트랩 플래시 기술을 이용하고, 게이트 최후(gate last) 제조 공정을 이용하여 금속 제어 게이트 및 워드 라인 상호접속부(interconnects)를 제공하고, 메모리 셀들의 스택들이 4개의 메모리 셀들 대신 8개의 메모리 셀들을 포함하는 것을 제외하고 도 1에 도시된 실시예와 유사하다. 다른 실시예는 본 발명의 범주로부터 벗어남이 없이 광범위의 다른 기술, 제조 공정, 및 또는 구조를 이용할 수 있다.
도 3a에 도시된 수직형 NAND 메모리(299)의 섹션은 제1 NAND 스트링(200), 및 세 개의 다른 NAND 스트링들(230-232)을 포함한다. Y 차원에 도시된 NAND 스트링들(200, 230-232)의 위 및/또는 아래, 및/또는 X 차원에 도시된 NAND 스트링들(200, 230-232)의 왼쪽 및/또는 오른쪽에 추가적인 NAND 스트링들이 배치될 수 있다. NAND 스트링들(200, 230-232)은 p 도핑된 실리콘으로 제조될 수 있는 기판(201) 상에 형성된다. 제1 NAND 스트링(200)은 아래에서 더 상세히 논의되지만, 이러한 설명은 일반적으로 다른 NAND 스트링들(230-232)에도 적용될 수 있다.
기판(201) 상에 공통 바디(202)를 공유하는 제1 스택의 메모리 셀들이 구성된다. 또한, 기판(201) 상에 공통 바디(203)를 공유하는 제2 스택의 메모리 셀들이 구성된다. 제1 바디(202) 및 제2 바디(203)는 일단에서 기판과 접촉하고 Z 차원에서 기판(201)으로부터 떨어져 연장하는 p 도핑된 실리콘으로 제조될 수 있다. 제1 전하 트랩층(208)은 제1 바디(202)를 덮을 수 있고 제2 전하 트랩층(209)은 제2 바디(203)를 덮을 수 있다. 개개의 메모리 셀들의 제어 게이트들은 알루미늄, 니켈, 구리, 또는 반도체 공정에서 증착에 적합한 다른 금속과 같은 금속으로 제조될 수 있고 바디의 형성 전에 질화물과 같은 물질의 희생층을 증착한 다음 제조 공정의 후반에 금속으로 대체하는 게이트 최후 공정에서 형성될 수 있다. NAND 스트링(200)의 개개의 메모리 셀들의 제어 게이트들은 Y축에 평행한 방향으로 진행할 수 있는 각 워드 라인들 0-15(WL0-15)에 접속된다. 중간 스트링 게이트 제어 라인(228)은 X축에 평행한 방향으로 진행할 수 있고 하나 이상의 중간 스트링 디바이스(229)의 제어 게이트로 사용될 수 있다. 중간 스트링 디바이스(229)는 기판(201)을 제1 바디(202) 및 제2 바디(203)에 결합하는 제1 동작 모드, 및 제1 바디(202)를 기판(201)과 분리된 제2 바디(203)에 결합하는 제2 동작 모드를 갖는다.
소스 라인(205)과 기판(201)과 대향하는 제1 바디(202)의 단부 사이에는 소스 선택 디바이스(204)가 배치될 수 있다. 비트 라인(207)과 기판(201)과 대향하는 제2 바디(203)의 단부 사이에는 드레인 선택 디바이스(206)가 배치될 수 있다. 비트 라인(207)을 드레인 선택 디바이스(206)에 및/또는 소스 라인(205)을 소스 선택 디바이스(204)에 접속하기 위해 비아(233)가 사용될 수 있다. 소스 선택 디바이스(204) 및/또는 드레인 선택 디바이스(206)는 판독 또는 프로그램 동작을 위해 특정 NAND 스트링을 선택하거나 분리하는데 사용될 수 있다.
도 3b는 도 3a의 단면도의 세부적인 서브섹션(280)을 도시한다. 도 3b에는 메모리 셀(286)의 일부가 도시된다. 메모리 셀(286)은 전하 트랩 플래시(CTF) 기술을 이용하고 플로팅 게이트 대신 일반적으로 비전도성 물질의 영역에 전하를 저장할 수 있다. 일부 실시예에서, 메모리 셀(286)의 공통 바디(289)는 실리콘으로 제조될 수 있고 p 도핑될 수 있다. 일부 실시예에서, 바디는 반응성 이온 에칭(reactive ion etch)으로 형성된 홀(hole)을 실리콘으로 채우는 그의 형성 방법으로 인해 테이퍼지거나(tapered) 그렇지 않고 형상이 비균일화될 수 있는 필러 형상을 가질 수 있다. 일부 실시예에서, 메모리 셀(286)은 도시된 바와 같은 금속/산화물/질화물/산화물/실리콘(MONOS) 구조를 가질 수 있다. 공통 바디(289)는 산화물/질화물/산화물(ONO)막(281)으로 둘러싸일 수 있다. 본 명세서 및 청구항에 사용된 둘러싸인다는 것은 원주의 약 50%보다 많이 메모리 셀(286)의 단면에서 덮인다는 것을 의미한다.
ONO막(281)은 일부 실시예에서 질화물 물질로 제조될 수 있는 전하 저장층(283)이 내부 터널(tunnel) 산화물층(282)과 외부 블로킹(blocking) 산화물층(284) 사이에 배치된 구조를 가질 수 있다. 터널 산화물층(282)은 전하 저장층(283)으로부터 바디(289)를 절연하고 프로그래밍뿐 아니라 전하 저장층(283)에 저장된 전하가 바디(289)로 다시 누설하는 것을 차단하는 동안 터널 절연막으로서 기능할 수 있다. 일부 실시예에서, 터널 산화물층(282)은 플로팅 게이트에 상당하는 층보다 더 얇을 수 있고 다층 스택 그 자체일 수 있다. 블로킹 산화물층(284)은 제어 게이트(218)로부터 전하 저장층(283)을 절연하여 전하 저장층(283)에서 제어 게이트(218)로 저장된 전하가 누설하는 것을 막는다. 일부 실시예에서, 블로킹 산화물층(284)은 AlO 또는 HfO와 같은 고유전율(high-k) 물질로 제조되어 결합비(coupling ratio)을 상승시킬 수 있고 일부 실시예에서 다층막일 수 있다. 다른 실시예는 블로킹 산화물층(284)을 포함하지 않아 메모리 셀에 금속/질화물/산화물/실리콘(MNOS) 구조를 제공할 수 있다. 제어 게이트(218)는 전술한 바와 같이 금속으로 제조될 수 있지만, 다른 실시예는 폴리실리콘을 이용할 수 있다. 도시된 실시예에서 워드 라인(8)인 제어 게이트(218)는 ONO층을 둘러싸서, 메모리 셀(286)로 사용된 FET의 작은 공간에 많은 양의 게이트 면적을 제공할 수 있다. 산화물과 같은 절연 물질(285)은 다른 소자들 사이의 용적(volume)을 채우는데 사용될 수 있다.
메모리 셀(286)은 바디(289)의 둘레에 환상 링(annular ring)일 수 있고 제어 게이트(218)로 둘러싸일 수 있는 전하 저장 영역(287)에 전하를 저장함으로써 동작한다. 만일 전압 전위가 제어 게이트(218)와 바디(289) 사이에 인가되면, 전하는 전하 저장 영역(287) 내부 또는 외부로 이동할 수 있다. 만일 제어 게이트(218)와 바디(289) 사이의 전압 전위가 작으면, 전하는 전하 저장 영역(287)에 국부적으로 유지된다. 전하 저장 물질(283)은 일반적으로 비전도성이기 때문에, 메모리 셀들 사이의 전하 저장 물질(283)에 별개의 분리 장벽(barrier)이 필요하지 않을 수 있다.
중간 스트링 디바이스들(288) 중 하나의 일부가 또한 서브섹션(280)에 포함된다. 중간 스트링 디바이스(288)의 제어 게이트(228)는 폴리실리콘 또는 금속 또는 다른 도체로 제조될 수 있고 바디(289)를 둘러싸는 ONO층(281)을 둘러쌀 수 있다. 일부 실시예에서, 전하 저장층(283) 및/또는 산화물층들(282, 284) 중 하나는 중간 스트링 디바이스(288)에 대해 생략될 수 있지만, 그렇지 않고, 중간 스트링 디바이스(288)는 메모리 셀(286)과 유사한 구조를 가질 수 있다.
도 3c는 기판과 평행한 도 3a의 수직형 NAND 메모리(299)의 평단면도를 도시한다. 다양한 구조를 둘러쌀 수 있는 절연 물질(285)은 투명하여 다양한 구조가 보일 수 있다. 도시된 도면의 단면 평면은 워드 라인 7(217) 및 워드 라인 8(218)과 교차한다. 단일 NAND 스트링이 두 스택의 메모리 셀들로 만들어진다는 사실 때문에, 기판에 평행한 평면은 도시된 바와 같이 교호(alternate)할 수 있는 두 세트의 워드 라인들과 교차할 수 있다. 단면도에서 휜색 원으로 도시된, 제1 바디(202) 및 제2 바디(203)를 포함하는 실리콘 필러들은 실리콘 필러들의 둘레에 회색 링으로 도시된 제1 전하 트랩층(208) 및 제2 전하 트랩층(209)을 포함하는 전하 트랩층들로 둘러싸인다. 제어 라인(228) 및 다른 제어 라인(228X)을 포함하는 중간 스트링 디바이스들의 다양한 제어 라인들은 또한 부분적으로도 보일 수 있고 또한 기판(201)의 작은 부분도 보일 수 있다.
일부 실시예에서, 메모리 셀들의 스택들의 바디로 사용된 실리콘 필러들은 테이퍼질 수 있다는 점에 주목해야 한다. 이러한 실시예에서, 필러들의 단면의 크기는 메모리 셀들의 스택들의 상이한 레벨에서 상이할 수 있다. 또한, 전하 트랩층의 두께는 제조 동안 층들이 증착될 수 있는 방식으로 인해 메모리 셀들의 스택의 레벨에 따라 다를 수 있다. 제조 공정에서의 변화는 다양한 필러들의 단면적 및/또는 전하 트랩층들의 두께가 메모리 셀들의 스택과 동일한 레벨에서조차 다르게 할 수 있다.
도 4a, 도 4b, 및 도 4c는 각각 소거(erase), 판독(read) 및 프로그램(program) 동작 동안 도 3a의 수직형 NAND 메모리(299)에 인가되는 전압을 도시한다. 본 명세서에서, 소거는 셀을 1로 설정하는 것을 말하고 프로그래밍은 셀을 클리어링하거나, 셀을 0으로 설정하는 것을 말하지만 그것은 단지 관례에 불과하고 반대로도 될 수 있다. 설명된 전압은 특정한 일 실시예에 적합할 수 있지만, 다른 실시예의 경우, 구조, 물질, 기하학적 구조, 및 특정 실시예의 다른 세부 내용에 따라 극적으로 달라질 수 있다. 도시된 실시예에서, 기판(201) 및 제1 및 제2 바디(202, 203)는 p 도핑된 실리콘이다. 다른 실시예에서, 아래에 설명된 다양한 전압은, 이를테면 기판(201) 및 제1 및 제2 바디(202, 203)가 n 도핑된 실리콘이고 다양한 전압이 부(negative) 전압일 수 있는 실시예에서 다를 수 있다.
도 4a에는 소거 동작이 도시된다. 범례(298E)는 도 4a에 다양한 크로스 해칭(cross-hatching) 패턴으로 나타낸 전압 레벨을 보여준다. 소거 동작은 제1 바디(202E)를 공유하는 제1 스택의 메모리 셀들과 제2 바디(203E)를 공유하는 제2 스택의 메모리 셀들을 포함하여 단면도에 도시된 여덟 개 스택들의 여덟 개 메모리 셀들을 소거한다. 많은 실시예에서, 소거 동작은 많은 수의 메모리 셀들을 소거할 수 있다. 비트 라인(207E) 및 소스 라인(205E)은 플로팅(floating) 상태로 유지될 수 있다. 소스 선택 디바이스(204E) 및 드레인 선택 디바이스(206E)를 포함하는 소스 선택 디바이스 및 드레인 선택 디바이스의 제어 게이트들은 플로팅 상태로 유지될 수 있다. 워드 라인 2(212E)인, 메모리 셀(243E)의 제어 게이트를 포함하는 메모리 셀들의 제어 게이트들은 약 0 볼트의 아이들 전압(idle voltage)으로 유지될 수 있다. 기판(201E)에 약 20 볼트와 같이 10 볼트보다 클 수 있는 소거 전압(erase voltage)이 인가될 수 있다. 제어 라인(228E)을 플로팅함으로써 하나 이상의 중간 스트링 디바이스(229E)가 제어될 수 있다. 중간 스트링 디바이스(229E)의 제어 게이트(228E)가 플로팅되기 때문에, 기판(201E) 상의 소거 전압은 제1 바디(202E) 및 제2 바디(203E)로 전달된다. 약 20 볼트의 소거 전압에 있는 메모리 셀(243E)을 포함하는 메모리 셀들의 바디, 및 약 0 볼트의 아이들 전압에 있는 워드 라인 2(212E)를 포함하는 메모리 셀들의 제어 게이트들을 이용하여, 전하 저장 영역에 걸친 전기장이 메모리 셀들의 전하 저장 영역에 저장된 전하의 양을 변화시켜, 셀에 저장된 값을 다시 1로 설정하고, 이는 셀을 소거하는 것으로도 지칭될 수 있다. 소거 동작에 의한 전자 저장 영역에 저장된 전하량의 변화는 메모리 셀의 임계 전압(Vt)을 더 낮은 값, 일부 실시예에서 약 0 볼트보다 낮게 변화시킨다.
도 4b는 판독 동작을 도시한다. 범례(298R)는 도 4b에 다양한 크로스 해칭 패턴으로 나타낸 전압 레벨을 보여준다. 판독 동작을 수행하기 위해, 소스 라인(205R)은 약 0 볼트의 판독 소스 전압으로 구동될 수 있고, 비트 라인(207R)은 약 1 볼트의 판독 감지(sense) 전압으로 구동될 수 있다. 제1 NAND 스트링은 선택되지 않은 소스 선택 디바이스들 및 드레인 선택 디바이스들의 제어 게이트들을 약 0 볼트로 구동하면서 소스 선택 디바이스(204R) 및 드레인 선택 디바이스(206R)의 제어 게이트들을 약 4 볼트로 구동함으로써 선택될 수 있다. 이는 제1 바디(202R)를 선택 라인(205R)에 결합하여, 판독 소스 전압을 기판(201R)과 대향하는 제1 바디(202R)의 단부에 인가한다. 이는 또한 제2 바디(203R)를 비트 라인(207R)에 결합하여, 판독 감지 전압을 기판(201R)과 대향하는 제2 바디(203R)의 단부에 인가한다. 제어 라인(228R)은 약 6 볼트로 그리고 기판(201R)은 약 0 볼트로 구동되어 두 바디(202R, 203R) 사이의 기판(201R)에 액티브 채널을 생성함으로써 하나 이상의 중간 스트링 디바이스가 제1 바디(202R)를 제2 바디(203R)에 결합할 수 있도록 한다. 판독될 메모리 셀(243R)의 제어 게이트(212R)에 약 0 볼트의 판독 전압(read voltage)이 인가될 수 있다. NAND 스트링에서 판독되지 않는 다른 메모리 셀들의 제어 게이트들에 약 6 볼트의 패스 전압(pass voltage)이 인가될 수 있다. 제2 바디(203R)로의 전류 흐름을 결정함으로써, 메모리 셀(243R)에 저장된 값이 결정될 수 있다.
도 4c에는 프로그램 동작이 도시된다. 범례(298P)는 도 4c에 다양한 크로스 해칭 패턴으로 나타낸 전압 레벨을 보여준다. 프로그램 동작을 수행하기 위해, 소스 라인(205P)은 약 0.5 볼트의 프로그램 소스 전압으로 구동될 수 있고, 비트 라인(207P)은 약 0 볼트의 프로그램 드레인 전압으로 구동될 수 있다. 제1 NAND 스트링은 소스 선택 디바이스(204P) 및 선택되지 않은 소스 선택 디바이스들 및 드레인 선택 디바이스들의 제어 게이트들을 약 0 볼트로 구동하면서 드레인 선택 디바이스(206P)의 제어 게이트를 약 4 볼트로 구동함으로써 선택될 수 있다. 이는 제2 바디(203P)를 비트 라인(207P)에 결합하여, 약 0 볼트와 같은 프로그램 드레인 전압을 기판(201P)과 대향하는 제2 바디(203P)의 단부에 인가한다. 제어 라인(228P)은 약 10 볼트로 그리고 기판(201P)은 약 0 볼트로 구동되어 두 바디(202P, 203P) 사이의 기판(201P)에 액티브 채널을 생성함으로써 하나 이상의 중간 스트링 디바이스(229P)가 제1 바디(202P)를 제2 바디(203P)에 결합할 수 있도록 한다. 이는 약 0 볼트와 같은 프로그램 드레인 전압을 중간 스트링 디바이스(229P)를 통해 제1 바디(202P)로 전달하도록 한다. 프로그램될 메모리 셀(243P)의 제어 게이트(212P)에 약 20 볼트의 프로그램 전압(program voltage)이 인가될 수 있다. NAND 스트링에서 프로그램되지 않는 다른 메모리 셀들의 제어 게이트들에 약 10 볼트의 금지 전압(inhibit voltage)이 인가될 수 있다. 이는 메모리 셀(243P)의 전하 저장 영역에 걸쳐 전기장을 생성하여, 전하 저장 영역에 저장된 전하의 양을 변화시켜 메모리 셀(243P)을 클리어한다.
프로그래밍 동작 동안, 많은 메모리 셀들은 프로그램되는 것이 금지되고 이들의 현재 상태의 유지가 허용된다. 프로그램되지 않는 메모리 셀들의 한 그룹은 적어도 하나의 메모리 셀이 프로그램되는 NAND 스트링에서 메모리 셀(246P)과 같은 다른 메모리 셀들을 포함한다. 프로그램되는 메모리 셀(243P)은 약 10 볼트와 같이 NAND 스트링의 다른 제어 게이트들에 인가되는 전압보다 높은 전압, 이를테면 약 20 볼트로 구동되는 제어 게이트(212P)를 구비할 수 있다. 이는 메모리 셀(246P)과 같은 다른 메모리 셀들의 전하 저장 영역에 걸쳐 이들의 상태를 변화시키기에 충분하지 않은 약 10 볼트의 전압 차분(voltage differential)을 제공한다.
프로그램되지 않는 다른 그룹의 메모리 셀들은 프로그램 전압으로 구동되는 제어 게이트(212P)에 접속된 제어 게이트를 갖는 다른 NAND 스트링들의 셀들, 이를테면 메모리 셀(253P)을 포함한다. 메모리 셀(245P)은 그의 제어 게이트에 인가된 약 20 볼트를 가질 수 있지만, 그의 바디가 소스 및 비트 라인들에서 분리되기 때문에 그 바디는 약 10 볼트에 있을 수 있는 다른 제어 게이트들에 용량적으로(capacitively) 결합된다. 그러므로 다시, 전압 차분은 메모리 셀(253P)과 같은 그러한 메모리 셀들의 상태를 변화시키기에 충분하지 않다.
프로그램되지 않는 또 다른 그룹의 메모리 셀들은 프로그램되는 NAND 스트링과 공통 드레인 및 소스 제어 게이트들을 공유하지만, 상이한 비트 라인들에 결합된 다른 NAND 스트링들의 셀들을 포함한다. 이러한 그룹은 도시된 단면도의 뒤 또는 앞에 메모리 셀들을 포함할 수 있다. 이들 메모리 셀들의 일부는 약 0 볼트의 프로그램 드레인 전압을 이들의 각 비트 라인에 인가함으로써 메모리 셀(243P)을 프로그래밍함과 함께 프로그램될 수 있다. 프로그램되지 않는 이들 NAND 스트링들의 경우, 이들의 각 비트 라인은 약 4 볼트로 구동되어, 드레인 선택 디바이스들을 턴 오프하고 NAND 스트링들의 바디를 비트 라인들에서 분리하고 그 바디들이 약 10 볼트에 있을 수 있는 이들의 제어 게이트들에 용량적으로 결합하도록 하여, 결과적으로 이들 전하 저장 영역들에 걸쳐 메모리 상태를 변화시키기에 충분하지 않는 전압 차분을 얻을 수 있다. 프로그래밍 동작에 의한 전하 저장 영역에 저장된 전하량의 변화는 메모리 셀의 임계 전압(Vt)을 더 높은 값, 일부 실시예에서 약 0 볼트 이상으로 변화시킨다.
도 5는 전자 시스템(500)의 일 실시예의 블록도이다. 도시된 실시예와 다른, 단일 프로세서(501)를 이용하여 더 많은 저장 공간을 제공하도록 다중 메모리 디바이스(510)를 제어하는 것, 메모리 디바이스(510)에 접속된 다중 프로세서(501), 및 다양한 다른 기능을 포함하는 시스템을 포함하는 전자 시스템(500)의 많은 다른 실시예가 가능하다.
프로세서(501)는 제어 라인(503) 및 데이터 라인(504)을 이용하여 메모리 디바이스(510)에 결합될 수 있다. 일부 실시예에서, 데이터 및 제어는 동일한 라인을 이용할 수 있다. 프로세서(501)는 외부 마이크로프로세서, 마이크로컨트롤러, 또는 어떤 다른 형태의 외부 제어 회로일 수 있다. 일부 실시예에서, 프로세서(501)는 메모리 디바이스(510)와 동일한 패키지에 또는 심지어 동일한 다이 상에도 통합될 수 있다. 일부 실시예에서, 프로세서(501)는 제어 회로(511)와 통합되어, 동일 회로의 일부를 두 기능에 사용되도록 할 수 있다. 프로세서(501)는 프로그램 저장 및 중간 데이터용으로 사용되는 RAM 및 ROM과 같은 외부 메모리를 구비할 수 있거나 그 프로세서는 내부 RAM 또는 ROM을 구비할 수 있다. 일부 실시예에서, 프로세서는 프로그램 및 데이터 저장을 위해 메모리 디바이스(510)를 이용할 수 있다. 프로세서(501)에서 실행하는 프로그램은, 다음으로 한정되는 것은 아니지만, 표준 파일 시스템, 플래시 파일 시스템, 기록 레벨링(leveling), 불량 셀 또는 블록 매핑, 및 오류 관리를 포함하여 많은 상이한 기능들을 수행할 수 있다. 저장 시스템(500)은 본 발명을 이해하는데 도움이 되는 메모리의 특징에 초점을 맞추어 간략화되었다.
일부 실시예에서, 외부 커넥션(connection)(502)이 제공된다. 외부 커넥션(502)은 프로세서(501)에 결합되고 프로세서(501)가 전자 시스템(500)의 외부 디바이스와 통신하도록 하여, 외부 디바이스에 비휘발성 저장을 제공할 수 있다. 프로세서(501)는 외부 커넥션을 통해 기록 명령 및 기록 데이터를 수신하고 기록 데이터를 메모리 디바이스에 저장할 수 있다. 프로세서(501)는 또한 외부 커넥션으로부터 판독 명령을 수신하고, 적어도 하나의 비휘발성 메모리 디바이스를 통해 판독 데이터를 검색하고, 외부 커넥션을 통해 판독 데이터를 송신할 수 있다.
외부 커넥션은 표준 또는 전용 통신 프로토콜을 이용하여 컴퓨터 또는 셀폰 또는 디지털 카메라와 같은 다른 지능형 디바이스에 접속하는데 사용될 수 있다. 외부 커넥션이 호환할 수 있는 컴퓨터 통신 프로토콜의 예는, 다음으로 한정되는 것은 아니지만, 다음과 같은 프로토콜, 즉, 범용 직렬 버스(USB), 직렬 고급 기술 부착(SATA), 소형 컴퓨터 시스템 상호접속(SCSI), 파이버 채널, 병렬 고급 기술 부착(PATA), 통합 드라이브 전자장치(IDE), 이더넷, IEEE-1394, 보안 디지털 카드 인터페이스(SD 카드), 콤팩트 플래시 인터페이스, 메모리 스틱 인터페이스, 주변 장치 상호접속(PCI) 또는 PCI 익스프레스(PCIe) 중 어떤 버전이라도 포함한다.
컴퓨터, 셋탑 박스(STB), 서버, 또는 다음으로 한정되는 것은 아니지만, 스마트폰, 핸드셋, 태블릿, 노트북 컴퓨터, 또는 개인 휴대정보 단말기(PDA) 등을 포함하는 모바일 디바이스와 같은 호스트 디바이스가 전자 시스템(500)의 외부 커넥션(502)에 접속할 수 있다. 일부 실시예에서, 전자 시스템(500)은 호스트 디바이스에 통합될 수 있거나 전자 시스템(500)은 호스트 디바이스의 소켓에 플러그될 수 있다. 다른 실시예는 케이블을 이용하여 호스트 디바이스와 전자 시스템(500)의 외부 커넥션(502) 간을 접속할 수 있다. 호스트 디바이스는 외부 커넥션(502)을 통해 판독 및/또는 기록 명령을 전자 시스템(500)으로 송신할 수 있고 디지털 음악, 디지털 사진, 디지털 비디오, 문서, 프로그램, 또는 다른 디지털 데이터와 같은 디지털 데이터의 저장을 위해 전자 시스템(500)을 이용할 수 있다.
메모리 디바이스(510)는 도 1 내지 도 3에서 전술한 것들과 같은 NAND 메모리 셀들의 스택들의 어레이(517)를 포함한다. 메모리 어레이(517)는 워드 라인 로우(rows)와 비트 라인 컬럼(columns)을 갖는 뱅크(banks)에 배열될 수 있다. 일 실시예에서, 메모리 어레이(517)의 비트 라인들은 수직형 NAND 메모리 셀들의 다중 NAND 스트링들에 결합된다.
어드레스 버퍼 회로(512)는 I/O 회로(513)를 통해 제공되는 어드레스 신호를 래치하도록 제공될 수 있다. 메모리 어레이(517)에 액세스하기 위해 어드레스 신호가 워드 라인 드라이버(514) 및 비트 라인 드라이버(515)에 의해 수신 및 디코드된다. 당업자에게는 본 설명의 이익으로 어드레스 입력 접속의 수가 메모리 어레이(517)의 밀도 및 구조에 의존한다는 것이 인식될 수 있다. 즉, 어드레스의 수는 메모리 셀 수의 증가와 뱅크 및 블록 수의 증가 둘 다에 따라 증가된다.
메모리 디바이스(510)는 감지 증폭기 회로(516)를 이용하여 메모리 어레이 컬럼에서 전압 또는 전류 변화를 감지함으로써 메모리 어레이(517)에서 데이터를 판독할 수 있다. 일 실시예에서, 감지 증폭기 회로(516)는 메모리 어레이(517)에서 로우 데이터를 판독 및 래치하도록 결합된다. 일부 실시예에서, 기록 버퍼(518)는 기록이 수행될 때까지 데이터를 축적하는데 사용될 수 있고 판독 버퍼(519)는 메모리 어레이(517)에서 판독된 데이터가 데이터 라인(504)을 통해 송신될 수 있을 때까지 그 데이터를 유지할 수 있다. I/O 회로(513)는 메모리 디바이스(510)의 I/O 핀을 통해 데이터를 라우트한다.
메모리 제어 회로(511)는 프로세서(501)로부터 제어 라인(503) 상에 제공된 명령을 디코드할 수 있다. 이러한 명령은 데이터 판독, 데이터 기록(프로그램), 및 소거 동작을 포함하여 메모리 어레이(517)에 대한 동작을 제어하는데 사용된다. 메모리 제어기 회로(511)는 상태 머신, 시퀀서, 프로세서, 또는 메모리 어레이(517)를 제어하는데 필요한 전압 파형을 생성하는 어떤 다른 형태의 제어기라도 될 수 있다. 제어 회로(511)는 메모리 디바이스 내의 다른 블록들과 통신하지만 그러한 접속은 이들이 블록도(500)를 지나치게 복잡하게 만들 것이고 제어 회로(511)가 이들의 기능을 제어하기 위해 다른 블록들과 많은 상호접속을 갖는다는 것을 당업자가 이해할 수 있기 때문에 도시되지 않는다. 일 실시예에서, 메모리 제어 회로(511)는 소거 방법, 및/또는 본 발명의 다른 방법을 실행하도록 구성될 수 있다.
도 6은 수직형 NAND 메모리를 소거하는 방법의 일 실시예를 설명하는 흐름도(600)이다. 흐름도(600)는 블록(601)에서 시작하여 제1 및 제2 스택의 NAND 메모리 셀들을 포함하는 메모리 셀들의 그룹을 소거한다. 많은 실시예에서, 많은 스택들의 NAND 메모리를 포함할 수 있는 더 큰 그룹의 메모리 셀들이 소거될 수 있다. 제1 스택의 NAND 메모리 셀들은 기판 상에 구성된 제1 바디를 공유하고 제2 스택의 NAND 메모리 셀들은 기판 상에 구성된 제2 바디를 공유한다. 블록(602)에서, 제1 및 제2 스택의 NAND 메모리 셀들의 하나 이상의 제어 게이트에 아이들 전압이 인가된다. 일부 실시예에서, 제1 및 제2 스택의 NAND 메모리 셀들 중 메모리 셀들의 제어 게이트들은 아이들 전압으로 설정될 수 있다. 아이들 전압값은 실시예마다 다를 수 있다.
일부 실시예에서, 제1 바디는 소스 선택 디바이스를 통해 소스 라인에 결합될 수 있고 제2 바디는 드레인 선택 디바이스를 통해 비트 라인에 결합될 수 있다. 블록(603)에서, 소스 선택 디바이스는 플로팅에 의해 제어되거나, 전압 또는 전류원, 소스 선택 디바이스의 제어 게이트와 단절될 수 있고, 블록(604)에서, 드레인 선택 디바이스는 드레인 선택 디바이스의 제어 게이트를 플로팅함으로써 제어될 수 있다. 이는 소스 및 비트 라인들이 각각 제1 및 제2 바디와 결합하도록 할 수 있다. 블록(605)에서, 기판과 제1 및 제2 스택의 NAND 메모리 셀들의 제어 게이트들 사이에 배치된 하나 이상의 중간 스트링 디바이스는 기판이 NAND 메모리 셀들의 제1 및 제2 바디에 결합하도록 제어된다. 일 실시예에서, 중간 스트링 디바이스들의 제어는 하나 이상의 중간 스트링 디바이스들의 제어 게이트들의 플로팅을 수반할 수 있다. 중간 스트링 디바이스들의 구성은 실시예마다 다를 수 있지만, 일 실시예에서, 공통 제어 게이트를 갖는 세 개의 FET를 포함할 수 있다. 블록(606)에서, 기판에 소거 전압이 인가된다. 소거 전압은 메모리 셀들의 전하 저장 영역에 저장된 전하의 양을 변화시키도록 아이들 전압과는 충분히 다를 수 있다. 다음에, 블록(607)에서, 소거 전압은 하나 이상의 중간 스트링 디바이스를 통해 제1 및 제2 스택의 NAND 메모리 셀들의 제1 및 제2 바디로 전달될 수 있다. 소거 전압은 또한 소스 및/또는 비트 라인으로도 전달될 수 있다. 전하 저장 영역에 저장된 전하의 양을 변화시키기에 충분한 시간이 경과한 후, 블록(608)에서 소거가 완료된다. 시간의 양은 실시예마다 사용된 기술에 따라 다를 수 있다.
도 7은 블록(701)에서 시작하여 수직형 NAND 메모리의 메모리 셀들의 그룹 중에서 하나의 셀을 판독하는 방법의 일 실시예를 설명하는 흐름도(700)이다. 메모리 셀들의 그룹은 제1 및 제2 스택의 NAND 메모리 셀들을 포함한다. 블록(702)에서 제1 스택의 메모리 셀들의 바디, 또는 제1 바디에 판독 소스 전압이 인가된다. 판독 소스 전압은 기판과 대향하는 제1 바디의 단부에서 제1 바디에 인가될 수 있다. 판독 소스 전압은 소스 선택 디바이스를 인에이블링함으로써 소스 라인과 제1 바디 사이에 배치된 소스 선택 디바이스를 통해 인가될 수 있다. 소스 라인은 소스 선택 디바이스를 인에이블링하여 판독 소스 전압이 소스 라인에서 제1 바디로 전달될 수 있도록 판독 소스 전압으로 구동될 수 있다.
블록(703)에서, 제1 바디는 제2 스택의 메모리 셀들의 바디, 또는 제2 바디에 결합될 수 있다. 이러한 결합은 기판과 하나 이상의 중간 스트링 디바이스를 제어함으로써 달성될 수 있다. 일 실시예에서, 중간 스트링 디바이스는 중간 스트링 디바이스의 제어 게이트를 기판과 다른 전압으로 구동함으로써 기판에서 바디들을 분리하면서 제1 바디를 제2 바디에 결합하도록 턴 온된다. 전압 차분은 실시예에 따라 다를 수 있다. 블록(704)에서, 판독될 메모리 셀의 제어 게이트에 판독 전압이 인가되고, 블록(705)에서 메모리 셀들의 그룹 중 판독되지 않는 메모리 셀들의 제어 게이트들에 패스 전압이 인가될 수 있다.
블록(706)에서, 제2 스택의 메모리 셀들의 바디에 판독 감지 전압이 인가된다. 판독 감지 전압은 기판과 대향하는 제2 바디의 단부에서 제2 바디에 인가될 수 있다. 판독 감지 전압은 드레인 선택 디바이스를 인에이블함으로써 비트 라인과 제2 바디 사이에 배치된 드레인 선택 디바이스를 통해 인가될 수 있다. 소스 선택 디바이스와 함께 드레인 선택 디바이스를 인에이블링하는 것은 메모리 셀들의 그룹을 선택하는 것으로 고려될 수 있다. 비트 라인은 드레인 선택 디바이스를 인에블링하여 전류가 제2 바디로 흐를 수 있도록 판독 감지 전압으로 구동될 수 있다. 만일 판독될 메모리 셀에 저장된 전하가 그 셀이 판독 전압에서 그의 제어 게이트와 전도성 상태에 있는 정도로 충분하면, 전류는 제2 바디로 흐를 수 있다. 만일 판독될 메모리 셀에 저장된 전하가 그 셀이 판독 전압에서 그의 제어 게이트와 전도성 상태에 있지 않을 정도로 충분하지 않으면, 전류는 제2 바디로 흐르지 않을 수 있다. 블록(707)에서 제2 바디로 흐르는 전류의 양을 결정하여 판독될 메모리 셀의 상태를 확인할 수 있다. 판독 동작은 블록(708)에서 종료된다.
도 8은 블록(801)에서 시작하여 수직형 NAND 메모리의 메모리 셀들의 그룹 중에서 하나의 셀을 프로그래밍하는 방법의 일 실시예를 설명하는 흐름도(800)이다. 메모리 셀들의 그룹은 제1 및 제2 스택의 NAND 메모리 셀들을 포함한다. 블록(802)에서, 제1 바디는 제2 스택의 메모리 셀들의 바디, 또는 제2 바디에 결합될 수 있다. 이러한 결합은 기판과 하나 이상의 중간 스트링 디바이스를 제어함으로써 달성될 수 있다. 일 실시예에서, 중간 스트링 디바이스는 중간 스트링 디바이스의 제어 게이트를 기판과 다른 전압으로 구동함으로써 기판에서 바디들을 분리하면서 제1 바디를 제2 바디에 결합하도록 턴 온된다. 전압 차분은 실시예에 따라 다를 수 있다.
블록(803)에서, 제2 스택의 메모리 셀들의 바디에 프로그램 드레인 전압이 인가된다. 프로그램 드레인 전압은 기판과 대향하는 제2 바디 단부에서 제2 바디에 인가될 수 있다. 프로그램 드레인 전압은 드레인 선택 디바이스를 인에이블링함으로써 비트 라인과 제2 바디 사이에 배치될 수 있는 드레인 선택 디바이스를 통해 인가될 수 있다. 소스 라인과 제1 바디 사이에 배치될 수 있는 소스 선택 디바이스는 제1 바디가 소스 라인에서 분리되도록 턴 오프될 수 있다. 소스 선택 디바이스는 소스 라인에 프로그램 소스 전압을 인가하고 소스 선택 디바이스의 제어 게이트에 약 0 볼트를 인가함으로써 턴 오프될 수 있다. 소스 선택 디바이스를 턴 오프함과 더불어 드레인 선택 디바이스를 인에이블링하는 것은 프로그래밍할 메모리 셀들의 그룹을 선택하는 것으로 고려될 수 있다. 프로그램 드레인 전압은 중간 스트링 디바이스를 통해 제1 바디와 제2 바디 둘 다를 경유하여 전달될 수 있다.
블록(804)에서, 제1 및 제2 스택의 NAND 메모리 셀들을 포함하는 메모리 셀들의 그룹의 제어 게이트들에 금지 전압이 인가될 수 있다. 다음에, 블록(805)에서, 메모리 셀들의 그룹 중 프로그램될 메모리 셀의 제어 게이트에 프로그램 전압이 인가될 수 있다. 전하 저장 영역에 저장된 전하의 양을 변화시키기에 충분한 시간이 경과한 후, 블록(806)에서 프로그래밍 동작이 완료된다. 시간의 양은 실시예마다 사용된 기술에 따라 다를 수 있다.
도면에서 흐름도 및/또는 블록도는 다양한 실시예의 디바이스, 시스템, 및 방법의 가능한 구현의 구조, 기능, 및 동작을 예시하는데 도움을 준다. 이러한 점에서, 흐름도 또는 블록도에서 각 블록은 특정한 논리 기능(들)을 수행하는 하나 이상의 실행가능한 명령을 포함하는 모듈, 세그먼트, 또는 코드의 일부를 나타낼 수 있다. 또한, 일부의 대안의 구현에서, 블록에 언급된 기능들은 도면에 언급된 순서에서 벗어나 수행될 수 있음을 주목해야 한다. 예를 들어, 연속적으로 도시된 두 개의 블록은 실제로 실질적으로 동시에 실행될 수 있거나, 그 블록들은 때때로 관련 기능에 따라 역순으로 실행될 수도 있다. 또한, 블록도 및/또는 흐름도 예시의 블록들, 블록도 및/또는 흐름도 예시의 블록들의 조합은 특정 기능 또는 동작, 또는 특수 목적의 하드웨어 및 컴퓨터 명령의 조합을 수행하는 특수 목적의 하드웨어 기반 시스템에 의해 구현될 수 있음을 주목할 것이다.
청구된 주제는 예시적인 실시예를 참조하여 설명되었고, 청구된 주제는 전술한 특정 상세 내용으로 한정되지 않음이 인식된다. 본 명세서에서 다른 실시예에 대해 이루어진 언급은 청구된 본 발명의 주제의 범주 내에 속한다.
디바이스에 대한 언급은 디바이스가 그 디바이스에 앞선 수식어로 표현된 바와 같은 목적 또는 기술을 달성할 수 있는 컴포넌트, 회로, 모듈, 또는 어떤 그러한 메커니즘을 포함할 수 있다. 그러나, 이러한 컴포넌트, 회로, 모듈, 또는 어떤 그러한 메커니즘은 반드시 그러한 디바이스에 특정한 제한은 아니다.
본 명세서에서 "하나의 실시예", "일 실시예", "일부 실시예", 또는 "다른 실시예"에 대한 언급은 실시예들과 관련하여 기술된 특정 특징, 구조, 또는 특성이 적어도 일부 실시예에 포함되지만, 반드시 청구된 주제의 모든 실시예에 포함되는 것은 아님을 의미한다. "하나의 실시예", "일 실시예", 또는 "일부 실시예"의 다양한 출현은 반드시 모두가 동일한 실시예를 언급하고 있는 것은 아니다.
만일 본 명세서에서 컴포넌트, 특징, 구조, 또는 특성이 "포함될 수도 있다", "포함될지도 모른다", 또는 "포함될 수 있을 것이다"라고 언급하면, 그러한 특정 컴포넌트, 특징, 구조, 또는 특성은 반드시 포함되지 않아도 된다. 만일 본 명세서 또는 청구항에서 "하나", 또는 "하나의" 구성 요소를 언급하면, 그것은 단지 하나의 구성 요소만 존재한다는 것을 의미하지는 않는다. 만일 본 명세서 또는 청구항에서 "추가적인" 구성 요소를 언급하면, 그것은 하나보다 많은 추가적인 구성 요소가 존재하는 것을 배제하지 않는다. 본 명세서에 사용된 바와 같은, 용어 "결합된"은 직간접적인 접속을 포함한다. 또한, 제1 및 제2 디바이스가 결합된 경우, 그 사이에는 액티브 디바이스를 포함하는 중간 디바이스들이 배치될 수 있다.
본 발명의 혜택을 받는 당업자는 전술한 설명 및 도면으로부터 청구된 본 발명의 주제의 범주 내에 많은 다른 변경이 이루어질 수 있음을 인식할 것이다. 실제로, 청구된 주제는 전술한 상세 내용으로 한정되지 않고, 청구된 주제의 범주 및/또는 정신으로부터 벗어남이 없이 또는 그의 중요한 이점들을 모두 희생하지 않고, 및/또는 그에 대한 실질적인 변화를 제공하지 않고 단지 본 명세서에서 전술한 그의 설명적인 실시예인 그의 컴포넌트의 형태, 구성 및/또는 배열에 있어서 다양한 변경이 이루어질 수 있음이 인식될 것이다. 청구항은 그러한 변경을 망라하고 및/또는 포함하는 것으로 의도된다.

Claims (30)

  1. 메모리 셀들의 그룹(a group of memory cells)을 제어하는 방법으로서, 상기 방법은,
    상기 메모리 셀들의 그룹을 소거(erasing)하는 단계 - 상기 메모리 셀들의 그룹은 기판 상에 구성된 제1 바디(body)를 공유하는 제1 스택(stack)의 NAND 메모리 셀들, 및 상기 기판 상에 구성된 제2 바디를 공유하는 제2 스택의 NAND 메모리 셀들을 포함함 - 포함하며, 이 단계는,
    상기 제1 스택의 NAND 메모리 셀들의 제1 제어 게이트들 및 상기 제2 스택의 NAND 메모리 셀들의 제2 제어 게이트들에 아이들 전압(idle voltage)을 인가하고;
    상기 기판에 소거 전압(erase voltage)을 인가하고;
    상기 소거 전압이 상기 제1 바디 및 상기 제2 바디로 전달되도록 상기 기판과 상기 제1 및 제2 스택의 NAND 메모리 셀들 사이에 배치된 하나 이상의 중간 스트링(mid-string) 디바이스를 제어함으로써 수행되는 방법.
  2. 제1항에 있어서, 상기 제1 바디 및 상기 제2 바디가 p 도핑된 실리콘을 포함하거나, 상기 기판이 p 도핑된 실리콘을 포함하거나, 상기 소거 전압이 상기 아이들 전압보다 크거나, 또는 이들의 조합인 방법.
  3. 제2항에 있어서, 상기 아이들 전압은 약 0 볼트이고 상기 소거 전압은 약 10 볼트보다 크고,
    상기 하나 이상의 중간 스트링 디바이스의 제어는 상기 하나 이상의 중간 스트링 디바이스의 게이트를 플로팅(float)하도록 하는 것을 포함하는 방법.
  4. 제1항에 있어서,
    소스 라인과 상기 기판에 대향하는 상기 제1 바디의 단부 사이에 배치된 소스 선택 디바이스를, 상기 소스 선택 디바이스의 게이트 및 상기 소스 라인을 플로팅함으로써 제어하는 단계; 및
    비트 라인과 상기 기판에 대향하는 상기 제2 바디의 단부 사이에 배치된 드레인 선택 디바이스를, 상기 드레인 선택 디바이스의 게이트 및 상기 비트 라인을 플로팅함으로써 제어하는 단계를 더 포함하는 방법.
  5. 제1항에 있어서,
    상기 메모리 셀들의 그룹 중 하나의 메모리 셀을 판독하는 단계를 더 포함하며, 이 단계는,
    상기 기판에 대향하는 상기 제1 바디의 단부에 판독 소스 전압(read source voltage)을 인가하고;
    상기 기판 및 상기 하나 이상의 중간 스트링 디바이스를 제어하여 상기 제1 바디를 상기 제2 바디에 결합하고;
    판독될 메모리 셀의 제어 게이트에 판독 전압을 인가하고;
    상기 메모리 셀들의 그룹 중 판독되지 않는 메모리 셀들의 제어 게이트들에 패스 전압(pass voltage)을 인가하고;
    상기 기판에 대향하는 상기 제2 바디의 단부에 판독 감지 전압(read sense voltage)을 인가하고;
    상기 제2 바디로의 전류 흐름을 결정함으로써 수행되는 방법.
  6. 제5항에 있어서, 상기 메모리 셀들의 그룹은 메모리 셀들의 어레이(an array of memory cells)에 포함되고, 상기 방법은,
    상기 메모리 셀들의 그룹을 선택하는 단계를 더 포함하며, 이 단계는,
    소스 라인과 상기 기판에 대향하는 상기 제1 바디의 단부 사이에 배치된 소스 선택 디바이스를 인에이블링(enabling)하고;
    비트 라인과 상기 기판에 대향하는 상기 제2 바디의 단부 사이에 배치된 드레인 선택 디바이스를 인에이블링함으로써 수행되고,
    상기 소스 라인은 상기 판독 소스 전압으로 구동되고 상기 비트 라인은 상기 판독 감지 전압으로 구동되는 방법.
  7. 제6항에 있어서, 상기 제1 바디 및 상기 제2 바디가 p 도핑된 실리콘을 포함하거나, 상기 기판이 p 도핑된 실리콘을 포함하거나, 상기 판독 소스 전압이 약 0 볼트이거나, 상기 판독 전압이 약 0 볼트이거나, 상기 패스 전압이 약 6 볼트이거나, 상기 판독 감지 전압이 약 1 볼트이거나, 또는 이들의 조합이고;
    상기 소스 선택 디바이스는 상기 소스 선택 디바이스의 게이트에 약 4 볼트를 인가하여 인에이블링되고;
    상기 드레인 선택 디바이스는 상기 드레인 선택 디바이스의 게이트에 약 4 볼트를 인가하여 인에이블링되고;
    상기 기판에 약 0 볼트의 전압을 인가하고 상기 하나 이상의 중간 스트링 디바이스의 게이트에 약 6 볼트의 전압을 인가하여 상기 제1 바디가 상기 제2 바디에 결합되는 방법.
  8. 제1항에 있어서,
    상기 메모리 셀들의 그룹 중 하나의 메모리 셀을 프로그래밍하는 단계를 더 포함하며, 이 단계는,
    상기 기판 및 상기 하나 이상의 중간 스트링 디바이스를 제어하여 상기 제1 바디를 상기 제2 바디에 결합하고;
    상기 기판에 대향하는 상기 제2 바디의 단부에 프로그램 드레인 전압(program drain voltage)을 인가하고;
    상기 메모리 셀들의 그룹에서 프로그램되지 않는 메모리 셀들의 제어 게이트들에 금지 전압(inhibit voltage)을 인가하고;
    프로그램될 메모리 셀의 제어 게이트에 프로그램 전압을 인가함으로써 수행되는 방법.
  9. 제8항에 있어서, 상기 메모리 셀들의 그룹은 메모리 셀들의 어레이에 포함되고, 상기 방법은,
    상기 메모리 셀들의 그룹을 선택하는 단계를 더 포함하며, 이 단계는,
    소스 라인과 상기 기판에 대향하는 상기 제1 바디의 단부 사이에 배치된 소스 선택 디바이스를 턴 오프하고;
    비트 라인과 상기 기판에 대향하는 상기 제2 바디의 단부 사이에 배치된 드레인 선택 디바이스를 인에이블링함으로써 수행되고,
    상기 비트 라인은 상기 프로그램 드레인 전압으로 구동되는 방법.
  10. 제9항에 있어서, 상기 제1 바디 및 상기 제2 바디가 p 도핑된 실리콘을 포함하거나, 상기 기판이 p 도핑된 실리콘을 포함하거나, 상기 프로그램 전압이 약 20 볼트이거나, 상기 금지 전압이 약 10 볼트이거나, 상기 프로그램 드레인 전압이 약 0 볼트이거나, 또는 이들의 조합이고;
    상기 소스 선택 디바이스는 상기 소스 선택 디바이스의 게이트에 약 0 볼트를 인가하고 상기 소스 선택 디바이스의 게이트에 인가된 전압보다 큰 전압을 상기 소스 라인에 인가하여 턴 오프되고;
    상기 드레인 선택 디바이스는 상기 드레인 선택 디바이스의 게이트에 약 4 볼트를 인가하여 인에이블링되고;
    상기 기판에 약 0 볼트의 전압을 인가하고 상기 하나 이상의 중간 스트링 디바이스의 게이트에 약 10 볼트의 전압을 인가하여 상기 제1 바디가 상기 제2 바디에 결합되는 방법.
  11. 제1항에 있어서,
    상기 메모리 셀들의 그룹을 소거하지 않는 단계를 더 포함하며, 이 단계는,
    상기 제1 스택의 NAND 메모리 셀들의 상기 제1 제어 게이트들 및 상기 제2 스택의 NAND 메모리 셀들의 상기 제2 제어 게이트들을 플로팅하고;
    소스 선택 디바이스의 게이트를 약 0 볼트로 구동하여 소스 라인과 상기 기판에 대향하는 상기 제1 바디의 단부 사이에 배치된 상기 소스 선택 디바이스를 디스에이블링(disabling)하고;
    드레인 선택 디바이스의 게이트를 약 0 볼트로 구동하여 비트 라인과 상기 기판에 대향하는 상기 제2 바디의 단부 사이에 배치된 상기 드레인 선택 디바이스를 디스에이블링함으로써 수행되는 방법.
  12. 메모리 디바이스로서,
    제1 바디(body)를 공유하는 제1 스택(stack)의 NAND 메모리 셀들 - 상기 제1 스택의 NAND 메모리 셀들은 제1 세트의 제어 게이트들, 및 상기 제1 세트의 제어 게이트들과 상기 제1 바디 사이에 배치된 제1 세트의 전하 저장 영역들(charge storage regions)을 포함함 - ;
    제2 바디를 공유하는 제2 스택의 NAND 메모리 셀들 - 상기 제2 스택의 NAND 메모리 셀들은 제2 세트의 제어 게이트들, 및 상기 제2 세트의 제어 게이트들과 상기 제2 바디 사이에 배치된 제2 세트의 전하 저장 영역들을 포함함 - ; 및
    기판과 상기 제1 및 제2 스택의 NAND 메모리 셀들 사이에 배치된 하나 이상의 중간 스트링(mid-string) 디바이스 - 상기 하나 이상의 중간 스트링 디바이스는 제1 동작 모드에서 상기 기판을 상기 제1 및 제2 바디에 결합할 수 있고, 제2 동작 모드에서 상기 제1 바디를 상기 기판에서 분리된 상기 제2 바디에 결합할 수 있음 -
    를 포함하는 메모리 디바이스.
  13. 제12항에 있어서, 상기 제1 스택의 NAND 메모리 셀들 및 상기 제2 스택의 NAND 메모리 셀들은,
    상기 제1 세트의 제어 게이트들 및 상기 제2 세트의 제어 게이트들에 인가된 아이들 전압(idle voltage);
    상기 기판에 인가된 소거 전압(erase voltage); 및
    상기 소거 전압이 상기 제1 바디 및 상기 제2 바디로 전달되도록 상기 하나 이상의 중간 스트링 디바이스를 상기 제1 동작 모드에서 기능하도록 제어하는 것에 의해 소거될 수 있는 메모리 디바이스.
  14. 제12항에 있어서, 상기 제1 및 제2 스택의 NAND 메모리 셀들의 각 전하 저장 영역은 플로팅 게이트를 포함하는 메모리 디바이스.
  15. 제12항에 있어서, 상기 각 전하 저장 영역에 저장된 전하의 양을 제어하여 상기 제1 및 제2 스택의 NAND 메모리 셀들의 각 전하 저장 영역에 단일 이진 비트보다 더 많은 정보가 저장될 수 있는 메모리 디바이스.
  16. 제12항에 있어서,
    소스 라인과 상기 기판에 대향하는 상기 제1 바디의 단부 사이에 배치된 소스 선택 디바이스; 및
    비트 라인과 상기 기판에 대향하는 상기 제2 바디의 단부 사이에 배치된 드레인 선택 디바이스를 더 포함하는 메모리 디바이스.
  17. 제12항에 있어서, 상기 하나 이상의 중간 스트링 디바이스는,
    상기 기판과 상기 제1 스택의 NAND 메모리 셀들 사이에 배치된 제1 전계 효과 트랜지스터(FET) - 상기 제1 FET는 상기 제1 바디의 일부를 채널로 이용함 - ;
    상기 기판과 상기 제2 스택의 NAND 메모리 셀들 사이에 배치된 제2 FET - 상기 제2 FET는 상기 제2 바디의 일부를 채널로 이용함 - ; 및
    상기 제1 및 제2 FET 사이에 배치되고 상기 기판의 일부를 채널로 이용하는 제3 FET를 포함하고,
    상기 제1, 제2 및 제3 FET의 제어 게이트들은 서로 결합된 메모리 디바이스.
  18. 제12항에 있어서, 상기 기판은 p 도핑된 실리콘을 포함하고, 상기 제1 및 제2 바디는 p 도핑된 실리콘을 포함하고, 상기 제1 세트의 제어 게이트들 및 상기 제2 세트의 제어 게이트들은 폴리실리콘을 포함하고, 상기 제1 스택의 NAND 메모리 셀들은 적어도 여덟 개의 메모리 셀들을 포함하고, 상기 제2 스택의 NAND 메모리 셀들은 상기 제1 스택의 NAND 메모리 셀들과 동일한 수의 메모리 셀들을 포함하는 메모리 디바이스.
  19. 제12항에 있어서,
    상기 제2 스택의 NAND 메모리 셀들에 인접한 제3 스택의 NAND 메모리 셀들; 및
    상기 기판에 상기 제2 스택의 NAND 메모리 셀들을 상기 제3 스택의 NAND 메모리 셀들에서 분리하는 트렌치(trench)를 더 포함하는 메모리 디바이스.
  20. 제12항에 있어서,
    일단이 상기 기판과 접촉한 상태로 상기 기판으로부터 실질적으로 수직 방향으로 연장되는 실리콘 필러(a pillar of silicon) - 상기 실리콘 필러는 실질적으로 원형 단면을 갖고 상기 제1 바디로 사용하기에 적합함 - ;
    상기 제1 세트의 전하 저장 영역들에 적합한 상기 실리콘 필러를 둘러싸는 전하 트래핑 물질층(a layer of charge trapping material); 및
    상기 제1 세트의 제어 게이트들에 적합한 상기 실리콘 필러를 둘러싸는 두 개 이상의 제어 게이트들 - 상기 두 개 이상의 제어 게이트들은 금속으로 구성되고 비전도성층들에 의해 분리됨 - 을 더 포함하는 메모리 디바이스.
  21. 전자 시스템으로서,
    메모리 제어 명령을 생성할 수 있는 프로세서; 및
    상기 프로세서에 결합되어 상기 메모리 제어 명령에 응답하여 동작하는 적어도 하나의 메모리 디바이스를 포함하고, 상기 적어도 하나의 메모리 디바이스는,
    제1 바디(body)를 공유하는 제1 스택(stack)의 NAND 메모리 셀들 - 상기 제1 스택의 NAND 메모리 셀들은 제1 세트의 제어 게이트들, 및 상기 제1 세트의 제어 게이트들과 상기 제1 바디 사이에 배치된 제1 세트의 전하 저장 영역들을 포함함 - ;
    제2 바디를 공유하는 제2 스택의 NAND 메모리 셀들 - 상기 제2 스택의 NAND 메모리 셀들은 제2 세트의 제어 게이트들, 및 상기 제2 세트의 제어 게이트들과 상기 제2 바디 사이에 배치된 제2 세트의 전하 저장 영역들을 포함함 - ; 및
    기판과 상기 제1 및 제2 스택의 NAND 메모리 셀들 사이에 배치된 하나 이상의 중간 스트링(mid-string) 디바이스 - 상기 하나 이상의 중간 스트링 디바이스는 제1 동작 모드에서 상기 기판을 상기 제1 및 제2 바디에 결합할 수 있고, 제2 동작 모드에서 상기 제1 바디를 상기 기판에서 분리된 상기 제2 바디에 결합할 수 있음 -
    를 포함하는 전자 시스템.
  22. 제21항에 있어서, 외부 커넥션(external connection)을 더 포함하고,
    상기 외부 커넥션은 상기 프로세서에 결합되고;
    상기 프로세서는 상기 외부 커넥션을 통해 기록 명령(write commands) 및 기록 데이터(write data)를 수신하고 상기 기록 데이터를 상기 적어도 하나의 메모리 디바이스에 저장할 수 있고;
    상기 프로세서는 상기 외부 커넥션으로부터 판독 명령(read commands)을 수신하고, 상기 적어도 하나의 메모리 디바이스를 통해 판독 데이터(read data)를 검색하고, 상기 판독 데이터를 상기 외부 커넥션을 통해 송신할 수 있는 전자 시스템.
  23. 제22항에 있어서, 상기 외부 커넥션은 컴퓨터 통신 프로토콜을 제공하는 전자 시스템.
  24. 제22항에 있어서,
    상기 외부 커넥션에 결합된 호스트(host) 디바이스를 더 포함하고;
    상기 호스트 디바이스는 적어도 상기 판독 명령을 상기 프로세서로 송신할 수 있는 전자 시스템.
  25. 제22항에 있어서, 호스트 디바이스는 모바일 디바이스인 전자 시스템.
  26. 제21항에 있어서, 상기 제1 및 제2 스택의 NAND 메모리 셀들의 각 전하 저장 영역에 저장된 전하의 양을 제어하여 상기 각 전하 저장 영역에 단일 이진 비트보다 많은 정보가 저장될 수 있는 전자 시스템.
  27. 제21항에 있어서, 상기 제1 스택의 NAND 메모리 셀들 및 상기 제2 스택의 NAND 메모리 셀들은,
    상기 제1 세트의 제어 게이트들 및 상기 제2 세트의 제어 게이트들에 인가된 아이들 전압(idle voltage);
    상기 기판에 인가된 소거 전압(erase voltage); 및
    상기 소거 전압이 상기 제1 바디 및 상기 제2 바디로 전달되도록 상기 하나 이상의 중간 스트링 디바이스를 상기 제1 동작 모드에서 기능하도록 제어하는 것에 의해 소거될 수 있는 전자 시스템.
  28. 제21항에 있어서, 상기 적어도 하나의 메모리 디바이스는,
    소스 라인과 상기 기판에 대향하는 상기 제1 바디의 단부 사이에 배치된 소스 선택 디바이스; 및
    비트 라인과 상기 기판에 대향하는 상기 제2 바디의 단부 사이에 배치된 드레인 선택 디바이스를 더 포함하는 전자 시스템.
  29. 제21항에 있어서, 상기 적어도 하나의 중간 스트링 디바이스는,
    상기 기판과 상기 제1 스택의 NAND 메모리 셀들 사이에 배치된 제1 전계 효과 트랜지스터(FET) - 상기 제1 FET는 상기 제1 바디의 일부를 채널로 이용함 - ;
    상기 기판과 상기 제2 스택의 NAND 메모리 셀들 사이에 배치된 제2 FET - 상기 제2 FET는 상기 제2 바디의 일부를 채널로 이용함 - ; 및
    상기 제1 및 제2 FET 사이에 배치되고 상기 기판의 일부를 채널로 이용하는 제3 FET를 포함하고,
    상기 제1, 제2 및 제3 FET의 제어 게이트들은 서로 결합된 전자 시스템.
  30. 제21항에 있어서, 상기 기판은 p 도핑된 실리콘을 포함하고, 상기 제1 및 제2 바디는 p 도핑된 실리콘을 포함하고, 상기 제1 세트의 제어 게이트들 및 상기 제2 세트의 제어 게이트들은 폴리실리콘을 포함하고, 상기 제1 스택의 NAND 메모리 셀들은 적어도 여덟 개의 메모리 셀들을 포함하고, 상기 제2 스택의 NAND 메모리 셀들은 상기 제1 스택의 NAND 메모리 셀들과 동일한 수의 메모리 셀들을 포함하는 전자 시스템.
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