CN103680618A

CN103680618A - 半导体存储器器件和控制器

Info

Publication number: CN103680618A
Application number: CN201310155754.XA
Authority: CN
Inventors: 岩井斋; 藤田志郎; 助川博; 藤泽俊雄; 原德正
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-09-07
Filing date: 2013-04-28
Publication date: 2014-03-26
Also published as: TW201411626A; US20140071756A1; US8902657B2; TWI517160B

Abstract

本发明涉及半导体存储器器件和控制器。根据一个实施例，一种半导体存储器器件包括多个块。所述块包括第一选择晶体管、第二选择晶体管、多个存储器基元晶体管、第一选择栅极线和第二选择栅极线以及字线。所述块中的一个保持关于包括短路缺陷的字线、第一选择栅极线和/或第二选择栅极线的信息。

Description

半导体存储器器件和控制器

相关申请的交叉引用

本申请是基于并要求享有于2012年9月7日提交的日本专利申请2012-197673的优先权，其全部内容通过引用结合于此。

技术领域

在此描述的实施例一般涉及半导体存储器器件和控制器。

背景技术

已知其中存储器基元被三维布置的NAND闪存存储器。

发明内容

本发明的实施例改善了存储器器件的制造生产率。

通常，根据一个实施例，一种半导体存储器器件包括存储器基元阵列以及控制器。所述存储器基元阵列以非易失性方式存储数据。所述控制器控制对所述存储器基元阵列的存取。所述存储器基元阵列包括多个块。所述块中的每个包括第一选择晶体管、第二选择晶体管、多个存储器基元晶体管、第一选择栅极线、第二选择栅极线和字线。每个所述存储器基元晶体管包括电荷积聚层和控制栅极，且被层叠在半导体衬底之上并串联连接在所述第一选择晶体管和所述第二选择晶体管之间。所述第一选择栅极线和所述第二选择栅极线分别连接到所述第一选择晶体管和所述第二选择晶体管的栅极。所述字线被连接到各个存储器基元晶体管的栅极。所述块中的一个块保持关于包括短路缺陷的字线、第一选择栅极线和/或第二选择栅极线的信息。

本发明的实施例可改善存储器器件的制造生产率。

附图说明

图1是根据第一实施例的存储器系统的框图；

图2是根据第一实施例的半导体存储器器件的框图；

图3和4是根据第一实施例的存储器基元阵列的电路图和透视图；

图5和6是根据第一实施例的存储器基元阵列的横截面图；

图7是存储器基元阵列的透视图；

图8是根据第一实施例的行检测器和驱动电路的框图；

图9是根据第一实施例的测试方法的流程图；

图10是根据第一实施例的存储器基元阵列的示意图；

图11是根据第一实施例的块的示意图；

图12是根据第一实施例的控制器的操作的流程图；

图13是示出根据第一实施例的命令的图；

图14和15是根据第一实施例的半导体存储器器件的操作的流程图；

图16、17和18是根据第一实施例的存储器基元阵列的电路图；

图19是根据第二实施例的存储器基元阵列的电路图；

图20是示出根据第二实施例由存储器系统执行的处理的顺序图；

图21是根据第二实施例的半导体存储器器件的命令顺序图；

图22是示出根据第二实施例的存储器系统执行的处理的顺序图；

图23是根据第二实施例的半导体存储器器件的命令顺序图；

图24是根据第二实施例的存储器基元阵列的电路图；

图25是示出根据第二实施例由存储器系统执行的处理的顺序图；

图26是根据第二实施例的半导体存储器器件的命令顺序图；

图27是示出根据第二实施例由存储器系统执行的处理的顺序图；

图28是根据第二实施例的半导体存储器器件的命令顺序图；

图29是根据第二实施例的存储器基元阵列的电路图；

图30是示出根据第二实施例由存储器系统执行的处理的顺序图；

图31是根据第二实施例的半导体存储器器件的命令顺序图；

图32是示出根据第二实施例由存储器系统执行的处理的顺序图；

图33是根据第二实施例的半导体存储器器件的命令顺序图；

图34和35是根据第三实施例的控制器的操作的流程图；

图36是示出根据第三实施例由存储器系统执行的处理的顺序图；

图37是根据第三实施例的控制器的操作的流程图；

图38是示出根据第三实施例由存储器系统执行的处理的顺序图；

图39是根据第三实施例的控制器的操作的流程图；

图40是根据第三实施例由存储器系统执行的处理的顺序图；

图41是根据第四实施例的寄存器的框图；

图42是根据第四实施例用于与SIN码的存储有关的信号的时序的时序图；

图43和44是根据第四实施例的半导体存储器器件的命令顺序图；

图45是根据第五实施例的存储器基元阵列的概念图；

图46是根据第五实施例的控制器的操作的流程图；

图47是示出根据第六实施例的缺陷和补救方法之间的关系的图；

图48和49是根据第六实施例的存储器基元阵列的透视图和横截面图；

图50是根据第六实施例的字线的平面图；

图51是根据第七实施例的半导体存储器器件的框图；

图52是示出根据第七实施例的写操作中的电压关系的图；

图53是示出根据第七实施例的用于写抑制的沟道升压（boost）方案的图；

图54是示出根据第七实施例的用于另一个实例中的沟道升压方案的电压关系的图；

图55是示出根据第七实施例的读操作中的电压关系的图；

图56和57是示出根据第七实施例用于将块分为多个区域的单元的实例的图；

图58是根据第七实施例的测试方法的流程图；

图59是示出根据第七实施例的短路缺陷的实例的横截面图；

图60是示出根据第七实施例的缺陷区域和可用区域间的关系的图；

图61是示出根据第七实施例的短路缺陷的实例的横截面图；

图62是示出根据第七实施例的缺陷区域和可用区域间的关系的图；

图63是根据第七实施例的具有ROM熔丝区域的块的示意图；

图64是示出测试方法的通常流程的流程图；

图65是示出用于短路测试的施加电压的图；

图66和67是示出用于检测泄漏电流的操作的电路图；

图68是示出写操作的图；

图69是示出根据第八实施例的由控制器执行的控制操作的流程图；

图70和71是根据第一到第八实施例的修改的存储器基元阵列的图；

图72是根据第一到第八实施例的存储器基元阵列的横截面图；以及

图73是根据第一到第八实施例的修改的存储器基元阵列的电路图。

具体实施方式

1.第一实施例

将描述根据第一实施例的半导体存储器器件和用于半导体存储器的控制器。以下将用三维叠层NAND闪存存储器作为实例来描述半导体存储器器件，其中存储器基元被层叠在半导体衬底上。

1.1配置

1.1.1存储器系统配置

首先，将参考图1描述根据本实施例的包括半导体存储器器件的存储器系统的配置。图1是根据本实施例的存储器系统的框图。

如图1所示，存储器系统包括NAND闪存存储器100、控制器200和主机装置300。

NAND闪存存储器100包括多个存储器基元以用非易失性方式存储数据。以下将描述NAND闪存存储器100的详细配置。

控制器200指示NAND闪存存储器100响应于来自主机装置300的指令执行写操作、读操作和擦除操作等。控制器200还管理NAND闪存存储器100中的存储器空间。控制器200和NAND闪存存储器100可例如形成相同的半导体器件。这样的半导体器件的实例包括存储器卡，诸如SD^TM卡和SSD（固态驱动器）

控制器200包括主机接口电路210、嵌入式存储器（RAM）220、处理器（CPU）230、缓冲存储器240和NAND接口电路250。

主机接口电路210经由控制器总线连接到主机装置300以与主机装置300通信。主机接口电路210将从主机装置300接收的指令和数据传输到CPU230和缓冲存储器240。主机接口电路210还响应于来自CPU230的指令将缓冲存储器240中的数据传输到主机装置300。

NAND接口电路250经由NAND总线连接到NAND闪存存储器100以与NAND闪存存储器100通信。NAND接口电路250将从CPU230接收的指令传递到NAND闪存存储器，且在写期间，将缓冲存储器240中的数据写入到NAND闪存存储器100。NAND接口电路250还在读期间将从NAND闪存存储器100读取的数据传递到缓冲存储器240。

CPU230作为整体来控制控制器200的操作。例如，一旦从主机装置300接收到读指令，CPU230响应于该读指令发布基于NAND接口的读指令。这也适用于写和擦除。CPU230也执行各种类型的处理，诸如损耗（wear）均衡以管理NAND闪存存储器1。CPU230还执行各种计算。CPU230执行例如数据加密处理、随机处理以及纠错（ECC：错误检查和纠正）处理。

嵌入式存储器220是例如半导体存储器，诸如DRAM，且被用作用于CPU230的工作区域。嵌入式存储器220保持被配置为管理NAND闪存存储器100的固件、各种管理表等。

1.1.2半导体存储器器件配置

现在将描述半导体存储器器件的配置。

1.1.2.1半导体存储器器件的通常配置

图2是根据本实施例的NAND闪存存储器100的框图。如图2所示，NAND闪存存储器100包括核心单元110、页缓冲器120、输入/输出单元130和外围电路140。

核心单元110包括存储器基元阵列111、行解码器112和感测放大器113。

存储器基元阵列111包括多个（在图2的实例中是4个）块BLK（BLK0到BLK3），每个是一组非易失性存储器基元。块BLK是数据擦除单元，且相同的块BLK中的数据被一次擦除。每个块BLK包括多个（在本实例中是4个）串组GP（GP0到GP3），每个是包括一组串联的存储器基元的NAND串114。当然，存储器基元阵列111中的块的数量和一个块BLK中的串组的数量是可选的。

行解码器112解码块地址BA以选择对应的块BLK。

在数据读取期间，感测放大器113感测并放大从存储器基元读出的数据。在数据写期间，感测放大器113将写数据传输到存储器基元。数据以多个存储器基元为单位从存储器基元阵列11读取以及写入到其中。该单位对应于一页。

页缓冲器120以页为单位保持数据。在数据读取期间，页缓冲器120临时保持由感测放大器113传输的以页为单位的数据，并顺序地将数据传输到输入/输出单元130。另一方面，在数据写期间，页缓冲器120临时保持由输入/输出单元130顺序传输的数据，并以页为单位将数据传输到感测放大器113。

输入/输出单元130经由NAND总线将各种命令和数据传递到控制器200以及从其接收。

外围电路140包括定序器（sequencer）141、电荷泵142、寄存器143和驱动器144。

驱动器144向行解码器112、感测放大器113和源极线驱动器（在图中未示出）施加用于数据写入、数据读取和数据擦除所要求的电压。电压由行解码器112、感测放大器113和源极线驱动器被施加到存储器基元（以下描述的字线、选择栅极线、背栅极线、位线以及源极线）。

电荷泵142升压外部提供的电源电压以向驱动器144提供所要求的电压。

寄存器143保持各种信号。例如，寄存器143保持数据写操作或数据擦除操作的状态以通知控制器操作是否已经正常完成。

定序器141作为整体控制NAND闪存存储器100的操作。

1.1.2.2存储器基元阵列111

现在，将描述存储器基元阵列11的详细配置。图3是块BLK0的电路图。块BLK1到BLK3具有类似的配置。

如图3所示，块BLK0包括例如4个串组GP。而且，每个串组GP包括n（n是自然数）个NAND串114。

每个NAND串114包括例如8个存储器基元晶体管MT（MT0到MT7）、选择晶体管ST1和ST2，以及背栅极晶体管BT。每个存储器基元晶体管MT包括层叠栅极，其包括控制栅极和电荷积聚层以便以非易失性方式保持数据。存储器基元晶体管MT的数量不限于8，而可以是16、32、64、128等。与存储器基元晶体管MT类似，背栅极晶体管BT包括层叠的栅极，其包括控制栅极和电荷积聚层。但是，背栅极晶体管BT不是被配置为保持数据和用作数据写入、数据读取和数据擦除期间的简单电流路径。存储器基元晶体管MT和背栅极晶体管BT被布置在选择晶体管ST1和选择晶体管ST2之间，以便存储器基元晶体管MT和背栅极晶体管BT中的电流路径被串联在一起。背栅极晶体管BT在存储器基元晶体管MT3和存储器基元晶体管MT4之间被提供。位于一组串联的晶体管的一端的存储器基元晶体管MT7中的电流路径被连接到选择晶体管ST1中的电流路径的一端。位于串联的晶体管的组的另一端的存储器基元晶体管MT0中的电流路径被连接到选择晶体管MT2中的电流路径的一端。

每个串组GP0到GP3中的选择晶体管ST1的各个栅极连接到选择栅极线SGD0到SGD3。每个串组GP0到GP3中的选择晶体管ST2的各个栅极连接到选择栅极线SGD0到SGD3。相反，相同块BLK0中的存储器基元晶体管MT0到MT7的控制栅极共同连接到字线WL0到WL7。背栅极晶体管BT的控制栅极共同连接到背栅极线BG（对于块BLK0到BLK3、背栅极线BG0到BG3）。

即，在相同的块BLK0中提供对于多个串组GP0到GP3来说是共用的字线WL0到WL7和背栅极线BG以用于连接。相反，即使在相同的块BLK0中，在每个串组GP0到GP3中也单独提供选择栅极线SGD和SGS。

而且，在这些布置在被放置在同一行的存储器基元阵列111的矩阵中的NAND串114中，选择晶体管ST1中的电流路径的其他端点连接到位线BL（BL0到BLn；n是自然数）中的一个。即，共同的位线BL跨过多个块BLK将NAND串114连接在一起。而且，选择晶体管ST2中的电流路径的其他端连接到共同的源极线SL。源极线SL跨过多个块共同连接NAND串114。

如上所述，相同的块BLK内的存储器基元晶体管MT中的数据被一次擦除。相反，在一个块BLK中的一个串组GP中连接到一条字线WL的多个存储器基元晶体管MT上一次执行数据读取和数据写入。该用于数据读取和数据写入的单元被称为“页”。

现在，将参考图4和图5描述存储器基元阵列111的三维叠层结构。图4和5是存储器基元阵列111的透视图和横截面图。

如图4和5所示，在半导体衬底20上提供存储器基元阵列111。存储器基元阵列111包括背栅极晶体管层L1、存储器基元晶体管层L2、选择晶体管层L3和互连层L4。

背栅极晶体管层L1用作背栅极晶体管BT。存储器基元晶体管层L2用作存储器基元晶体管MT0到MT7（NAND串114）。选择晶体管层L3用作选择晶体管ST1和ST2。互连层L4用作源极线SL和位线BL。

背栅极晶体管层L1包括背栅极导电层21。背栅极导电层21被形成为在第一方向D1和第二方向D2二维延伸（即，第一方向和第二方向与其中层叠了存储器基元的第三方向D3是正交的）。背栅极导电层21被分为对应于各个块BLK的片段。背栅极导电层21由例如多晶硅组成。背栅极导电层21用作背栅极线BG。

如图5所示，背栅极导电层21具有背栅极孔22。背栅极孔22被用于接应背栅极导电层。背栅极孔22被制造为几乎是矩形形状，从上表面看在第一方向具有纵向方向。

存储器基元晶体管层L2在背栅极导电层L1上形成。存储器基元晶体管层L2包括字线导电层23a到23d。字线导电层23a到23d与夹于其间的层间介电层层叠。字线导电层23a到23d被形成为沿着行方向以列方向的预定节距（pitch）延伸的条。字线导电层23a到23d由例如多晶硅组成。字线导电层23a用作存储器基元晶体管MT3和MT4的控制栅极（字线WL3和WL4），字线导电层23b用作存储器基元晶体管MT2和MT5的控制栅极（字线WL2和WL5），字线导电层23c用作存储器基元晶体管MT1和MT6的控制栅极（字线WL1和WL6），以及字线导电层23d用作存储器基元晶体管MT0和MT7的控制栅极（字线WL0和WL7）。

如图5所示，存储器基元晶体管层L2具有存储器孔24。存储器孔24被穿过字线导电层23a到23d而延伸。存储器孔24在第一方向与背栅极孔22的端部对准。

如图5所示，背栅极晶体管层L1和存储器基元晶体管层L2还包括块绝缘层25a、电荷积聚层25b、隧道绝缘层25c和半导体层26。半导体层26用作NAND串16的体（每个晶体管的背栅极）。

如图5所示，块绝缘层25a在面向背栅极孔22和存储器孔24的侧壁上形成具有预定厚度。电荷积聚层在块绝缘层25a的侧面上形成具有预定厚度。隧道绝缘层25c在电荷积聚层25b的侧表面上形成具有预定厚度。半导体层26被形成为与隧道绝缘层25c的侧表面接触。半导体层26被形成以填充背栅极孔22和存储器孔24。

当从第二方向看时，半导体层26被形成为U形。即，半导体层26包括一对沿着与半导体衬底20的表面垂直的方向延伸的柱部分26a，以及连接该对柱部分26的下端的连接部分26b。

块绝缘层25a和隧道绝缘层25c由例如氧化硅（SiO₂）制成。电荷积聚层25b由例如氮化硅（SiN）制成。半导体层26由多晶硅制成。块绝缘层25、电荷积聚层25b、隧道绝缘层25c和半导体层26形成MONOS晶体管，其用作存储器基元晶体管MT。

在背栅极晶体管层L1的布置中，隧道绝缘层25c被形成为包围连接部分26b。背栅极导电层21被形成为包围连接部分26b。

而且，在存储器基元晶体管层L2的布置中，隧道绝缘层25c被形成为包围柱部分26a。电荷积聚层25b被形成为包围隧道绝缘层25c。块绝缘层25a被形成为包围电荷积聚层25b。字线导电层23a到23d被形成为包围块绝缘层25a到25c以及柱部分26a。

如图4和5所示，选择晶体管层L3包括导电层27a和27b。导电层27a和27b被形成为在第二方向延伸的条，以在第一方向具有预定节距。一对导电层27a和一对导电层27b被交替布置在第一方向。导电层27a被形成在一个柱部分26a的上层，且导电层27b被形成在另一个柱部分26a的上层。

导电层27a和27b由多晶硅制成。导电层27a用作选择晶体管ST2的栅极（选择栅极线SGS）。导电层27b用作选择晶体管ST1的栅极（选择栅极线SGD）。

如图5所示，选择晶体管层L3具有孔28a和28b。孔28a和28b分别延伸过导电层27a和27b。而且，孔28a和28b与存储器孔24对准。

如图5所示，选择晶体管层L3包括栅极绝缘层29a和29b，以及半导体层30a和30b。栅极绝缘层29a和29b分别在面向孔28a和28b的侧壁上形成。半导体层30a和30b被形成为在与半导体衬底20的表面垂直的方向上延伸的柱，以便分别与栅极绝缘层29a和29b接触。

栅极绝缘层29a和29b由例如氧化硅（SiO₂）制成。半导体层30a和30b由例如多晶硅制成。

在选择晶体管层L3的布置中，栅极绝缘层29a被形成为包围柱半导体层30a。导电层27a被形成为包围栅极绝缘层29a和半导体层30a。栅极绝缘层29b被形成为包围柱半导体层30b。半导体层27b被形成为包围栅极绝缘层29b和半导体层30b。

如图4和5所示，互连层L4在选择晶体管层L3上形成。互连层L4包括源极线层31、插塞层32以及位线层33。

源极线层31的形状是在第二方向延伸的盘。源极线层31被形成为与在第一方向和源极线层31相邻的一对半导体层27a的顶表面接触。插塞层32被形成为与半导体层27b的顶表面接触，以便垂直于半导体衬底20的前表面而延伸。位线层33被形成为在第二方向的预定节距布置并在第一方向延伸的条。位线层33被形成为与插塞层32的顶表面接触。源极线层31、插塞层32以及位线层33由例如诸如钨（W）的金属形成。源极线层31用作参考图3描述的源极线SL。位线层33用作参考图3描述的位线BL。

图6和7示出了存储器基元阵列111的另一个实例。图6是沿着位线方向延伸的线获得的存储器基元阵列11的横截面图。图7是存储器基元阵列111的透视图。

如图6和7所示，半导体存储器器件26可以是柱形的，而不是如图4和5所示的U形。在这种情况下，如图6和7所示，源极线层31被形成在半导体衬底之上。多个柱状半导体层30被形成在源极线层31上。选择晶体管St2、存储器基元晶体管MT0到MT7，以及选择晶体管ST1以这种顺序从围绕半导体层30的底部形成。而且，形成位线层33。本配置消除了用于背栅极晶体管BT的需要。

1.1.2.3行解码器

现在将参考图8描述行解码器112的配置。图8是行解码器112和驱动器144的框图。对于行解码器112，仅示出了与框BLK的任一个有关的部件。即，图8示出的行解码器112被提供在每个块BLK中。行解码器112选择或不选择相关的块BLK。

如图8所示，行解码器112包括块解码器41和高耐压n沟道增强（E型）MOS晶体管42到46（42-0到42-7、43-0到43-3、44-0到44-3、45-0到45-3、46-0到46-3）和47。

<块解码器41>

首先，将描述块解码器41。在数据读取、数据写入和数据擦除之间，块解码器41解码块地址BA以输出信号TG和/REDCA。当块地址BA与对应的块BLK匹配时，信号TG被设置为“H”电平。在“H”电平的信号TG的电压被设定到VPGMH以用于写，设定到VREADH用于读取，设定到Vdda以用于擦除。而且，信号/REDCA被设为“L”电平（例如0V）。

另一方面，当块地址BA未能与块BLK匹配时，信号TG被设为“L”电平（例如0V），且信号/REDCA被设为“H”电平。

VPGMH是被设计为在数据写期间传输被施加给选择的字线的高电压VPGM的电压。VPGMH高于VPGM。VREADH是被设计为在读取期间传输被施加给未选择的字线的电压VREAD的电压。VREADH高于VREAD。Vdda是被设计为传输电压Vdd（例如0V）的电压。Vdda高于Vdd。

<晶体管42>

现在将描述晶体管42。晶体管42被配置为传输电压到选择的块BLK中的字线WL。每个晶体管42-0到42-7中的电流路径的一端连接到对应块BLK中的字线WL0到WL7中的对应一个。电流路径的另一端连接到CG0到CG7中的对应一个。晶体管42-0到42-7的栅极都连接到共同信号线TG。

因此，例如，对应于选择的块BLK0的行解码器112-0开启晶体管42-0到42-7，并分别将字线WL0到WL7连接到信号线CG0到CG7。另一方面，行解码器112-1到112-3关掉晶体管42-0到42-7，并将字线WL0到WL7从信号线CG0到CG7分离。

晶体管42被用在相同块BLK中的所有串组GP。

<晶体管43和44>

现在将描述晶体管43和44。晶体管43和44被配置为传输电压给选择栅极线SGD。每个晶体管43-0到43-3中的电流路径的一端连接到对应块BLK中的选择栅极线SGD0到SGD3的对应的一个。电流路径的另一端连接到信号线SGDD0到SGDD3的对应一个。晶体管43-0到43-3的栅极都连接到共同的信号线TG。而且，每个晶体管44-0到44-3中的电流路径的一端连接到对应块BLK中的选择栅极线SGD0to SGD3中对应的一个。电流路径的另一端连接到节点SGD_COM。每个晶体管44-0到44-3的栅极被施加了信号/RDECA。节点SGD_COM具有诸如0V的电压或负电压VBB，其关断选择晶体管ST1。

因此，对应于选择的块BLK0的行解码器112-0开启晶体管43-0到43-3，同时关断晶体管44-0-44-3。因此，选择的块BLK0中的选择栅极线SGD0到SGD3分别连接到信号线SGDD0到SGDD3。

另一方面，对应于未选择的块BLK1到BLK3的行解码器112-1到112-3关断晶体管43-1到43-3，同时开启晶体管44-1到44-3。因此，未选择的块BLK1到BLK3中的选择栅极线SGD0到SGD3连接到节点SGD_COM。

<晶体管45和46>

晶体管45和46被配置为将电压传输到选择栅极线SGS。晶体管45和46的连接和操作与晶体管43和44的连接和操作等价，仅是选择栅极线SGD被选择栅极线SGS代替。

即，对应于选择的块BLK0的行解码器112-0开启晶体管45-0到45-3，同时关断晶体管46-0到46-3。另一方面，对应于未选择的块BLK1到BLK3的行解码器112-1到112-3关断晶体管43-1到43-3，同时开启晶体管44-1到44-3。

<晶体管47>

现在将描述晶体管47。晶体管47被设计为将电压传递给背栅极线BG。晶体管47中的电流路径的一端连接到对应块BLK中的背栅极线BG。电流路径的另一端连接到信号BGD。晶体管47的栅极类似于其他晶体管连接到信号线TG。

因此，对应于选择的块BLK0的行解码器112开启晶体管47。对应于未选择的块BLK1到BLK3的行解码器112-1到112-3关断晶体管47。

当然，如果存储器基元阵列111具有图6和7所示的配置，不需要晶体管47。

1.1.2.4驱动器144

现在，将进一步参考图8描述驱动器144的配置，特别是被配置为传递电压的行解码器112的配置。驱动器144将数据读取、数据写入和数据擦除所需的电压传递给信号线CG0到CG7、SGDD0到SGDD3、SGSD0到SGSD3和BGD的每一个。

如图8所示，驱动器144包括CG驱动器51（51-0到51-7）、SGD驱动器52（52-0到52-3）、SGS驱动器53（53-0到53-3）、BG驱动器54以及电压驱动器55。

电压驱动器55从电荷泵142接收电压并将要求的电压作为电压VRDEC和VCGSEL传递到块解码器41和CG驱动器51。CG驱动器51-0到51-7根据页地址将要求的电压传递到信号线CG0到CG7（字线WL0到WL7）。SGD驱动器52-0到52-3将要求的电压传递到信号线SGDD0到SGDD3（选择栅极线SGD0到SGD3）。SGD驱动器53-0到53-3将要求的电压传递到信号线SGSD0到SGSD3（选择栅极线SGS0到SGS3）。BG驱动器54将要求的电压传递到信号线BGD。

1.2用于测试NAND闪存存储器100的方法

1.2.1测试方法

现在将描述用于测试如上所述配置的NAND闪存存储器100的方法。根据该方法，如果缺陷块出现在存储器基元阵列111中，根据缺陷程度管理缺陷块。

图9是出货（shipment）前在NAND闪存存储器100上执行的测试方法的流程图。NAND闪存存储器100由测试器测试。测试基本以以下顺序被执行：块测试、识别缺陷的位置以及写入管理数据。

如图9所示，测试器对存储器基元阵列111中的每个块BLK执行泄漏检测（步骤S10）。

如果泄漏检查导致等于或小于Ith1的泄漏量（步骤S11，是），块BLK通过测试（步骤S12）。因此，测试器把块BLK记录为好块（步骤S13）。

如果泄漏检查导致大于Ith1的泄漏量（步骤S11，否），块BLK测试失败（步骤S14）。如果块BLK测试失败且泄漏量进一步大于Ith2（步骤5，否），则测试器将块BLK记录为坏块（步骤S17）。被记录为坏块的块BLK被禁止使用。

在步骤S15，如果泄漏量等于或小于Ith2（步骤S15，是），即，泄漏量大于Ith1并等于或小于Ith2，测试器将块BLK记录为限制块（步骤S16）。即，可基于泄漏量（例如泄漏电流的量）来估计缺陷程度（重要性）。这使得可以确定块由于存在大量的物理缺陷而需要被作为坏块处理，还是块因为缺陷出现在块的一部分中但不是那么关键（量不那么大）以使得该块不被认为是坏块而被认为是限制块。该处理是利用例如NAND闪存存储器中提供以检测每个块的泄漏的功能来执行的。

以下描述的步骤S10到S17中的处理是对存储器基元阵列111的所有块BLK执行的。随后，测试器识别缺陷的位置。

即，测试器首先选择限制块（步骤S18）。测试器随后识别限制块的缺陷的位置（步骤S19）。根据本实施例假设的缺陷是由短路发生的，例如字线WL、选择栅极线SGD以及选择栅极线SGS。将在第六实施例中描述缺陷的其他实例。

步骤S18和S19的上述处理对被记录为限制快的所有块BLK执行。当然，如果存储器基元阵列111中没有出现限制块，忽略步骤S18和S19的处理。

随后，测试器将管理数据写入到存储器基元阵列111中（步骤S20）。管理数据包括作为块测试的结果而获得的坏块和限制块的块地址，以及在步骤S19获得的关于缺陷位置的信息。管理数据被写入到用于存储器基元阵列111的ROM熔丝。

1.2.2管理数据

现在将参考图9获得的管理数据。图10是存储器基元阵列111的示意图。如图10所示，例如假设块BLK2被记录为限制块。则，包括关于限制块的信息的管理数据被写入到例如块BLK（m-1）（m是至少为2的自然数）。

图11是块BLK（m-1）的示意图。如图11所示，块BLK（m-1）中的两个页PG被用作ROM熔丝区域。管理数据包括以下：

（a）坏列信息BCOL

（b）坏块信息BBLK1

（c）限制块信息BBLK2

（d）限制块信息BBLK3

（e）调整（trimming）信息TRIM

（f）坏字线信息BWL

（g）坏选择栅极信息（BSG）。

BCOL是关于坏列（坏位线BL）的信息，例如坏列的块地址。BBLK1是关于坏块的信息，例如坏块的块地址。BBLK2是关于包括短路字线WL的限制块的信息，例如，限制块的块地址。BBLK3是关于包括短路选择栅极线SGD和SGS的限制块的信息，例如限制块的块地址。调整信息涉及NAND闪存存储器100的电路操作。BWL是关于短路字线WL的信息，例如字线地址（页地址）。BSG是关于短路的选择栅极线SGD和SGS的信息，例如选择栅极线地址（串地址）。

在图11的实例中，信息BCOL、BBLK1、BBLK2、BBLK3和TRIM被保持在特定页PG1中，且信息BWL和BSG被保持在另一个页PG2中。

1.3存储器系统的操作

现在将描述如上配置的存储器系统中的控制器200和NAND闪存存储器100的操作。

1.3.1控制器200的操作

首先，参考图12描述控制器200的操作。图12是示出由控制器200在NAND闪存存储器100上执行的控制操作的通常流程的流程图。

如图12所示控制器200首先给NAND闪存存储器100上电（步骤S30）。随后，控制器200从NAND闪存存储器100接收存储在ROM熔丝中的信息（管理数据）（步骤S31）。在该步骤接收的信息被保持在图11的页PG1中并包括坏块信息BBLK1和限制块信息BBLK2和BBLK3。

控制器200继续从NAND闪存存储器100接收管理数据的剩余部分（步骤S32）。在该步骤中接收的信息包括坏字线信息BWL和坏选择栅极线信息BSG。

步骤S31和S32可响应于来自控制200的请求而执行或可由NAND闪存存储器200自主执行而不接受控制器200的请求（POR：上电读（Poweron Read））。

控制器200将接收的信息存储在例如RAM220中。随后，响应于来自主机装置300的请求，控制器200存取NAND闪存存储器100（步骤S33）。基于RAM220中的信息BBLK1到BBLK3，控制器200存取好块和限制块并避免存取坏块。

图13示出了来自控制200以读存取并将存取写入到NAND闪存存储器100的指令的实例。

命令“读（x）（Read（x））”是从好块中的地址x读取数据的指令，且不能存取任何限制块。

命令“读LBLKm（x）（ReadLBLKm(x)）”是读取来自限制块的地址x的数据的指令。命令“读LBLKm(x)”包括控制到相同电势的至少两个短路互连的指令。但是，命令“读LBLKm(x)”本身不能存取限制块中任何坏字线。

命令“程序（x）（Program(x)）”是将数据写入到好块中的地址x的指令。命令“程序(x)”不能存取任何限制块。

命令“程序LBLKm(x)（ProgramLBLKm(x)）”是将数据写入到限制块中的地址x的指令。命令“程序LBLKm(x)”包括控制到相同的电势的至少两个短路互连的指令。但是，命令“程序LBLKm(x)”不能存取限制块中的任何坏字线。

1.3.2NAND闪存存储器100的操作

现在将参考图14描述NAND闪存存储器100的操作。图14是一般地示出NAND闪存存储器100的操作的流程的流程图。

如图14所示，当由控制器200的上电而激活时（步骤S40），NAND闪存存储器100读取来自ROM熔丝的数据。更具体地，NAND闪存存储器100读取来自图11中的页PG1的数据并将读取的数据传输到控制器200（步骤S41）。在步骤S41，信息BBLK1到BBLK3被传输到控制器200。

NAND闪存存储器100继续读取来自图11的页PG2的数据并将读取的数据传输到控制器200（步骤S42）。在步骤S42中，信息BWL和BSG被传输给控制器200。

步骤S41和S42中的处理在激活后被立即执行。随后，一旦接收到存取好块或限制块的指令（步骤S43），NAND闪存存储器100根据接收的指令执行处理（步骤S44）。

图15是详细示出步骤S44的流程图。如图15所示，如果好块将被存取（步骤S50，否），则NAND闪存存储器100执行正常控制。即，根据页地址，驱动器52-54施加预定电压给选择字线、未选择字线以及选择栅极线（步骤S52）。结果，数据被程序、读取或擦除（步骤S53）。NAND闪存存储器100将处理状态（通过或故障）返回给控制器200（步骤S54）。

如果限制块（BBLK2或BBLK3）将被存取（步骤S50，是），NAND闪存存储器100将两个短路互连设置为相同的电势（步骤S51）。例如，如果限制块包括两个短路的字线，NAND闪存存储器100将短路的字线设到相同的电势。这样也适用于选择栅极线SGD和SGS。NAND闪存存储器100对其他互连执行正常控制（步骤S52）。

在图16到18中示出了操作。图16到18是好块BLK0和限制块BLK1的电路图。

图16示出了限制块BLK1中的两条字线WL1和WL2是短路的。在这种情况下，两条字线WL1和WL2恒定处于相同的电势。即，当选择限制块BLK2时，参考图8所描述的，CG驱动器51-1和51-2恒定输出相同的电势。这样的控制不对好块BLK0执行。

图17示出了限制块BLK1中的两个选择栅极线SGS0和SGS1是短路的。在这种情况下，两个选择栅极线SGS0和SGS1恒定处于相同的电势。即，当选择限制块BLK1时，参考图8所述描述的，SGS驱动器53-0和53-1恒定输出相同的电势。

图18示出了限制块BLK1中的两个选择栅极线SGD0到SGD1是短路的。在该情况下，两个选择栅极线SGD0和SGD1恒定处于相同的电势。即，当选择了限制块BLK1时，参考图8所描述的，SGD驱动器52-0和52-1恒定输出相同的电势。

1.4根据本实施例的效果

如参考图4到7所描述的，在三维叠层NAND闪存存储器中，位线BL和源极线SL由存储器孔24连接到一起。存在选择栅极线SGD和SGS，以便选择每个存储器孔24。而且，形成多条字线WL。

如上所描述的，在每个层中独立提供多个选择栅极线SGD和SGS，而每个层中的多个字线WL彼此连接（参见图3、图6和7）。原因是如果字线WL被单独提供给各个串组GP，字线的数量（CG线的数量）与字线WL的叠层的数量一致增加，使得CG线的撤插塞（withdrawal）和解码器的布置很困难。

因此，字线WL在多个串之间共享以抑制芯片面积的增加。另一方面，共享的字线WL增加块尺寸。如从图3明显的，一个串组GP对应于其中存储器基元被二维地形成的平面NAND闪存存储器中的一个块。即，三维叠层NAND闪存存储器中的一个块的尺寸等于平面NAND闪存存储器中的若干块的尺寸。

擦除单元的尺寸与块尺寸一致增加。结果，性能可被降低或缺陷替换单元的尺寸可增加，由此减少制造生产率。可能的缺陷包括在与衬底表面垂直的方向彼此邻近的字线间的短路、邻近选择栅极线SGS间的短路以及邻近选择栅极线SGD之间的短路。传统工艺将所有这些缺陷处理为块缺陷。即，传统工艺将缺陷视为坏块并阻止使用坏块中的所有存储器基元。这会增加坏块的数量以降低制造生产率。

相反，本实施例对包括短路缺陷的块执行合适的电压控制。这限制短路缺陷影响操作以避免将该块认为是坏块。

即，除了传统的坏块信息BLLK1，关于包括短路的块的信息BBLK2和BBLK3被提供在ROM熔丝中。更具体地，在测试期间，块被检查是否泄漏，且以下块被记录为限制块：该块具有的泄露量超过该块被认为是好的的范围但却落入预定范围内。

控制器200基于信息BBLK1到BBLK3存取NAND闪存存储器100。随后，基于信息BWL和/或BSG，控制器200控制NAND闪存存储器100，以便对于那些包括短路缺陷的块，至少两个短路互连被设定到相同的电势。将互连设为相同的电势可限制短路缺陷影响操作。

因此，本实施例可避免仅基于存在短路缺陷而将块考虑为坏块。因此，本实施例可改善NAND闪存存储器的制造生产率。

2.第二实施例

现在将描述根据第二实施例的半导体存储器器件和用于半导体存储器器件的控制器。本实施例将更详细地描述在第一实施例中描述的操作。以下将描述与第一实施例的不同指出。

2.1读取操作

首先将描述读取操作。

2.1.1读取期间的偏置关系。

将参考图19描述读取期间的偏置关系。图19是一个块BLK的电路图。图19示出了块BLK包括两个串组GP0和GP1，且数据将从串组GP0中的字线WL2读出。

如图19所示，感测放大器113预充电位线BL到电压VPRE。而且，驱动器144施加电压VCGR到选择的字线WL2。VCGR是对应于用于读取的希望的电平的电压。此外，电压VREAD被施加到未选择的字线WL0、WL1和WL3到WL7。VREAD是高电压，其开启存储器基元晶体管MT，而不管在存储器基元晶体管层MT中保持的数据。电压VCG_BGV被施加给背栅极线BG。VCG_BGV是开启背栅极晶体管BT的电压。这些电压被提供给每个串GP0和GP1。

而且，驱动器144施加电压VSG（例如5V）给选择栅极线SGD0和SGS0。VSG是开启晶体管ST1和ST2的电压。而且，例如，0V被施加到选择栅极线SGD1和SGS1。

结果，在选择的串组GP0中，选择晶体管ST1和ST2被开启。因此，当读取目标页中的存储器基元晶体管MT被开启时，电流从对应位线BL流到对应源极线SL。另一方面，当存储器基元晶体管MT被关断时，电流的流动被阻止。

另一方面，在未选择的串组GP1中，选择晶体管ST1和ST2被关断。因此，没有数据从未选择的串组GP1中被读取。

图19仅是说明性的，且例如正电压VSRC（例如2.5V）可被施加给源极线SL。在这种情况下，通过将VSRC添加到上述电压来设置位线BL、字线WL、背栅极线BG以及选择栅极线SGD和SGS的电势。

2.1.2存取好块

现在，将参考图20描述对好块的读存取。图20是示出当从好块读取数据时，主机装置300和控制器200和NAND闪存存储器（输入/输出单元130、页缓冲器120和核心单元110）之间的指令流的流程图。

如图20所示，一旦从主机装置300接收到读取存取，控制器200发布读取命令“读(x)”。作为响应，NAND闪存存储器100在定序器141的控制下以页为单位读出数据到页缓冲器120。

随后，控制器200连续从页缓冲器120读出数据。即，通过触发（toggle）时钟信号（信号/RE）而顺序地读出数据。此后，控制器200将读取的数据传递到主机装置300。

图21是示出当从好块读取数据时NAND总线上的命令序列和就绪（ready）/忙信号的状态的时序图。就绪/忙信号（R/B信号）指示NAND闪存存储器100的状态。对于R/B="H"，NAND闪存存储器已就绪且能接收命令。相反，对于R/B="L"，NAND闪存存储器100忙且不接受任何命令。

如图21所示，控制器200首先发布由NAND接口规定的命令“00h”。“00h”是第一读命令。“00h”的输入允许NAND闪存存储器100识别读取操作的开始。控制器200继续发布地址ADD。控制器200随后发布“30h”。“30h”是第二读命令。第二读命令的接收允许NAND闪存存储器100开始读取操作并被设置在忙状态。随后，从对应于地址ADD的页读取的数据D被顺序从页缓冲器120转移到控制器200。

即，参考图20描述的“读(x)”对应于从命令“00h”到命令“30h”的命令序列。

2.1.3存取限制块

现在将参考图22描述对限制块的读存取。图22是示出当从限制块读出数据时，主机装置300和控制器200和NAND闪存存储器（输入/输出单元130、页缓冲器120和核心单元110）之间的指令流的流程图。

图22与结合好块描述的图20的区别在于，相同电势控制指令和命令“读（x）”一起由控制器200被发布给NAND闪存存储器100。即，参考图13描述的“读_LBLKm(x)”对应于“读（x）”与相同电势控制指令的组合。图22中的描述“SIN”指SIN码的替换，这将在第四实施例中描述。

图23是示出当从限制块读取数据时NAND总线上的命令序列和就绪/忙信号的状态的时序图。

如图23所示，控制器200首先发布由NAND接口规定的命令“00h”，随后发布地址ADD。随后，控制器200发布新命令“xxh”。“xxh”是第二读命令，其代替“30h”并包括例如相同电势控制指令的意思。一旦接收到“xxh”，NAND闪存存储器100执行读操作而同时控制短路互连到相同电势。随后，数据D顺序地被传递到控制器200。关于短路互连的信息可以各种方法被通信到NAND闪存存储器。将在第四实施例中描述这样的方法的一个实例。

2.2写操作

现在将描述写操作。

2.2.1写期间的偏置关系

将参考图24描述写操作期间的偏置关系。图24是一个块BLK的电路图。图24示出了块BLK包括两个串组GP0和GP1，且数据将被写入到串组GP0中的字线WL2。

如图24所示，感测放大器113依赖于程序数据提供电压VDD或0V给位线BL。将写入数据的列（其中电荷被注射到电荷积聚层以增加阈值）被提供0V。VDD被提供给不向其写入数据的列。而且，选择的字线WL2被提供有程序电压VPGM（例如，20V；电压依赖于写电平）。VPGM是被设计为将电荷注入到电荷积聚层的高电压。电压VPASS（10V<VPASS<VPGM）被施加给未选择的字线WL0、WL1和WL3到WL7。VPASS是高电压，其开启存储器基元晶体管MT而不考虑在存储器基元晶体管MT中保持的数据。电压VCG_BGV被施加给背栅极线BG。VCG_BGV开启背栅极晶体管BT。这些电压都被施加给每个串组GP0和GP1。

而且，驱动器144将电压VSGD施加给选择栅极线SGD0。VSGD是这样的电压，在施加0V到位线BL（即，漏极）时开启选择晶体管ST1的电压，且在施加VDD到位线BL时关断选择晶体管ST1。

结果，在串组GP0和GP1中，在存储器基元晶体管MT0到MT7中形成沟道。在选择的串组GP0中，0V被施加到位线BL时，选择晶体管ST1在NAND串114中被开启。因此，0V被传输到存储器基元晶体管MT2的沟道并注射到电荷积聚层。另一方面，在NAND串114中，在VDD被施加到位线BL时，选择晶体管ST1被关断。结果，NAND串114中的电势被设置为浮动状态，并由于与字线WL的电容耦合而增加。这阻止了电荷被注入到存储器基元晶体管MT2的电荷积聚层，阻止数据写入。

在未选择的串组GP1中，选择晶体管ST1和ST2被关断。因此，没有数据被写入到未选择的串组GP2。

2.2.2存取好块

现在将参考图25描述对好块的写存取。图25是示出当数据被写入到好块时，主机装置300和控制器200和NAND闪存存储器（输入/输出单元130、页缓冲器120和核心单元110）之间的指令流的流程图。

如图25所示，一旦从主机装置300接收到写存取，控制器200发布写命令“程序(x)”并将程序数据传输到页缓冲器120。作为响应，NAND闪存存储器100在定序器141的控制下将页缓冲器120中的数据以页为单位写入到存储器基元阵列111。

图26是示出当数据被写入到好块时NAND总线上的命令序列和就绪/忙信号的状态的时序图。

如图26所示，控制器200首先发布由NAND接口规定的命令“80h”。“80h”是第一写命令。“80h”的输入允许NAND闪存存储器100识别写操作的开始。控制器200继续发布地址ADD。控制器200还顺序地传递程序数据D。控制器200最后发布“10h”。“10h”是第二写命令。接收第二写命令允许NAND闪存存储器100开始写操作并被设置到忙状态。随后，页缓冲器120中的数据D以页为单位被写入到对应于地址ADD的页。

即，图25示出的“程序(x)”和“数据（x）（Data（x））”对应于图26中的从命令“80h”到命令“10h”的命令序列。

2.2.3存取限制块

现在将参考图27描述对限制块的写存取。图27是示出当将数据写入到限制块时，主机装置300和控制器200和NAND闪存存储器（输入/输出单元130、页缓冲器120和核心单元110）之间的指令流的流程图。

图27与结合好块描述的图25的区别在于，由控制器200将相同电势控制指令与命令“程序(x)”一起被发布给NAND闪存存储器100。即，参考图13描述的“程序_LBLKm(x)”对应于“程序(x)”与相同电势控制指令的组合。

图28是示出当数据被写入到限制块时NAND总线上的命令序列和就绪/忙信号的状态的时序图。

如图28所示，控制器200按照参考图26描述的顺序发布新命令“yyh”，取代“10h”。“yyh”是第二写命令，其代替“10h”并包括例如相同电势控制指令的意思。一旦接收到“yyh”，NAND闪存存储器100执行写操作，同时将短路线控制在相同的电势。

2.3擦除操作

现在将描述擦除操作。

2.3.1擦除期间的偏置关系

现在将参考图29描述擦除期间的偏置关系。图29是一个块BLK的电路图。图29示出了从包括在块BLK中的两个串组GP0和GP1一次擦除数据。

如图29所示，驱动器144施加擦除电压VERA（例如20V）到位线BL和源极线SL。而且，VERA_SG（例如12V）被施加到选择栅极线SGD0、SGD1、SGS0和SGS1。这导致在选择栅极端处的GIDL（栅极诱导漏极泄漏）。GIDL产生一对空穴和电子，且该空穴进入到具有较低电压的柱26。因此，柱26的电势升高到擦除电压VERA。

随后，0V被施加到所有的字线WL以将空穴恢复到电荷积聚层。因此数据被擦除。

擦除可以串组GP为单位而实现。在这种情况下，VERA可被施加到未选择的串组的选择栅极线SGD和SGS，或选择栅极线SGD和SGS可被设置到浮动状态。

2.3.2存取好块

现在将参考图30描述对好块的擦除存取。图30是示出当从好块擦除数据时主机装置300和控制器200和NAND闪存存储器（输入/输出单元130、页缓冲器120和核心单元110）之间的指令流的流程图。

如图30所示，控制器200从主机装置300接收擦除存取并随后发布擦除命令“擦除（x）”。作为响应，NAND闪存存储器100在顺序器141的控制下执行擦除操作。

图31是示出当从好块擦除数据时NAND总线上的命令序列和就绪/忙信号的状态的时序图。

如图31所示，控制器200首先发布由NAND接口规定的命令“60h”。“60h”是第一擦除命令。“60h”的输入允许NAND闪存存储器100识别擦除操作的开始。控制器200继续发布地址ADD。控制器200最后发布“D0h”。“D0h”是第二擦除命令。接收第二擦除命令允许NAND闪存存储器100开始擦除操作并被设置在忙状态。NAND闪存存储器100一次擦除对应于地址ADD的块BLK（或串组GP）中的数据。

2.3.3对限制块的存取

现在将参考图32描述对限制块的擦除存取。图32是示出当从限制块擦除数据时主机装置300和控制器200和NAND闪存存储器（输入/输出单元130、页缓冲器120和核心单元110）之间的指令流的流程图。

图32与结合好块描述的图30的区别在于，相同电势控制指令与命令“擦除（x）”一起被控制器200发布给NAND闪存存储器100。

图33是示出当从限制块擦除数据时NAND总线上的命令序列和就绪/忙信号的状态的时序图。

如图33所示，控制器200在参考图31描述的顺序中发布新命令“zzh”来代替“D0h”。“zzh”是第二擦除命令，其代替“D0h”并包括例如相同电势控制指令的意思。一旦接收到“zzh”，NAND闪存存储器100执行擦除操作，同时将短路线控制在相同电势。

2.4根据本实施例的效果

第一实施例可被例如在本实施例中描述的方法实施。

3.第三实施例

现在将描述根据第三实施例的半导体存储器器件和用于半导体存储器器件的控制器。本实施例对应于第一和第二实施例，其中在对NAND闪存存储器100的数据存取期间而不是在上电时，坏字线信息BWL和坏选择栅极线信息BSG被读取。仅描述与第一和第二实施例的不同。

3.1操作

将描述根据本实施例的存储器系统的操作。根据本实施例的测试操作与图9到图11示出的在第一实施例描述的测试操作类似，因此不再描述。

3.1.1控制器的一般操作

首先，将参考图34描述控制器的一般操作。图34是控制器200的操作的流程图，并对应于在第一实施例中描述的图12。

如图34所示，控制器200接收图11中的页PG1中的数据，在NAND数闪存存储器100上电后该数据已通过POR（上电读）读取。即，控制器200接收坏块信息BBLK1和限制块信息BBLK2和BBLK3。POR是一种当NAND闪存存储器100上电时由NAND存储器100自主执行的读取操作。

本实施例与第一实施例的不同在于POR不从页PG2读取。

此后，如果主机装置做出对控制器200的存取请求，控制器200确定将存取好块还是限制块（步骤S60）。如果存取好块（步骤S60，是），控制器200执行正常操作（步骤S61）。正常操作与第一实施例描述的处理类似。

另一方面，如果将存取限制块（步骤S60，否），控制器200读取对应于限制块的坏字线信息BWL和坏选择栅极线信息BSG。控制器200随后存取限制块，与第一实施例的一样。

3.1.2读取操作

现在将参考图35描述对限制块执行的读取操作。图35是示出一旦从主机装置300接收到读取存取而在空闲状态由控制器200执行的操作的流程图。

如图35所示，如果将存取好块（步骤S70），控制器200发布正常读取命令。该操作与在第二实施例描述的图20和21示出的操作类似。

如果将存取含有字线短路缺陷的限制块BBLK2（步骤S72），控制器200读取BWL信息（步骤S73）。随后，控制器200发布命令以从BLLK2读取（步骤S74）。步骤S74与在第二实施例中描述的图22和图23中的对应操作类似。

如果将存取含有选择栅极线短路缺陷的限制块BBLK3（步骤S75），控制器200读取BSG信息（步骤S76）。随后，控制器200发布命令以从BLLK3读取（步骤S77）。步骤S77与在第二实施例中描述的图22和图23的对应操作类似。

图36是示出当从限制块读取数据时主机装置300和控制器200和NAND闪存存储器（输入/输出单元130、页缓冲器120和核心单元110）之间的指令的流程的流程图。

图36与在第二实施例中描述的图22的区别在于，用于读取管理数据的处理在控制器200发布命令“读（x）”之前被执行。

即，一旦从主机装置300接收到读存取，控制器200发布“读（L）（Read（L））”。作为响应，NAND闪存存储器100将管理数据（BWL和/或BSG）以页为单位在定序器141的控制下读取到页缓冲器120。

随后，控制器200顺序读取页缓冲器120中的数据。因此，控制器200可确定字线或选择栅极线短路缺陷出现在将被访问的限制块的何处。

随后的处理与图22中的对应处理类似。

3.1.3写操作

现在将参考图37描述对限制块执行的写操作。图37是示出一旦从主机装置300接收到写存取而在空闲状态由控制器200执行的操作的流程图。

如图37所示，如果将存取好块（步骤S80），控制器200发布正常的写命令。该操作与在第二实施例中描述的图25和26示出的操作类似。

如果将存取含有字线短路缺陷的限制块BBLK2（步骤S82），控制器200读取BWL信息（步骤S83）。随后，控制器200发布命令以写入到BBLK2（步骤S84）。步骤S84与第二实施例描述的图27和28中的对应操作类似。

如果将存取含有选择栅极线短路缺陷的限制块BBLK3（步骤S85），控制器200读取BSG信息（步骤S86）。随后，控制器200发布命令以写入到BBLK3（步骤S87）。步骤S87与第二实施例描述的图27和28中的对应操作类似。

图38是示出当数据被写入到限制块时主机装置300和控制器200和NAND闪存存储器（输入/输出单元130、页缓冲器120和核心单元110）之间的指令流的流程图。

图38与第二实施例描述的图22的区别在于，读取管理数据的处理是在控制器200发布命令“程序（x）”之前执行的。

即，一旦从主机装置接收到写存取，控制器200发布“读（L）”。作为响应，NAND闪存存储器100在定序器141的控制下以页为单位将管理数据（BWL和/或BSG）读到页缓冲器120中。

随后，控制器200顺序读取页缓冲器120中的数据。由此，控制器200可确定字线或选择栅极线短路缺陷出现在将被存取的限制块的何处。

随后的处理与图27中的对应处理类似。

3.1.4擦除操作

现在，将参考图39描述根据本实施例的对限制块执行的擦除操作。图39是示出一旦从主机装置300接收到擦除存取而在空闲状态由控制器200执行的操作的流程图。

如图39所示，如果将存取好块（步骤S90），控制器200发布正常的写操作命令。该操作与第二实施例中描述的图30和31示出的操作类似。

如果将存取含有字线短路缺陷的限制块BBLK2（步骤S92），控制器200读取BWL信息（步骤S93）。随后，控制器200发布用于BBLK2的擦除命令（步骤S94）。步骤S94与第二实施例描述的图32和33中的对应操作类似。

如果将存取含有选择栅极线短路缺陷的限制块BBLK3（步骤S95），控制器200读取BSG信息（步骤S96）。随后，控制器200发布用于BBLK3的擦除命令（步骤S97）。步骤S97与第二实施例描述的图32和33的对应操作类似。

图40是示出当从限制块擦除数据时，主机装置300和控制器200和NAND闪存存储器（输入/输出单元130、页缓冲器120和核心单元110）之间的指令流的流程图。

图40与在第二实施例中描述的图32的区别在于，读取管理数据的处理是在控制器200发布命令“擦除（x）”之前执行的。用于读取管理数据的方法与用于结合读取的用于读取管理数据的方法和结合写入的用于读取管理数据的方法类似。

3.2根据本实施例的效果

根据本实施例的方法消除了当NAND闪存存储器100上电时，由POR读取信息BWL和BSG的需要。由此，NAND闪存存储器可被快速激活。

一旦用于限制块的信息BWL和BSG被读取并传输到控制器200，在存取相同的限制块期间，信息BWL和BSG不再需要被读取。

4.第四实施例

现在将描述用于半导体存储器器件和用于该半导体存储器器件的控制器。本实施例公开了被设计为在第一到第三实施例中将短路互连设置到相同电势的控制实例。

4.1SIN代码寄存器

NAND闪存存储器100包括SIN代码寄存器，例如在寄存器143中。SIN代码是关于将被施加给每个字线WL以用于数据读取、数据写入和数据擦除的电压的信息。SIN代码寄存器保持这样的信息。定序器141和驱动器144基于SIN代码寄存器中的信息施加希望的电压给每个字线WL。

图41是SIN代码寄存器的电路图。如图41所示，SIN代码寄存器145包括锁存器电路60（60-0到60-7）、缓冲电路61和控制器（逻辑电路62）。

锁存器电路60-0到60-7分别与字线WL0和WL7关联，并保持将被施加到相关字线WL的信息。缓冲电路61临时保持由控制器62提供的SIN代码并将SIN代码传递到锁存器电路60。

控制器62包括正常控制器63、中断控制器64和选择器65。正常控制器63发布SIN代码，用于将存取好块时的情况。如果将存取限制块，中断控制器64保持由控制器200提供的SIN代码。基于选择信号SEL，选择器65选择由正常控制器63提供的SIN代码或由中断控制器64提供的SIN代码以将选择的SIN代码传递到缓冲电路61。

而且，控制器62产生时钟CLK。缓冲电路61和锁存器电路60与时钟CLK同步地检索（retrieve）信号。

4.2用于设置SIN代码的方法

现在将描述用于设置如上配置的寄存器145中的SIN代码的方法。图42是示出时钟CLK和锁存器电路60中设定的SIN代码的时序图。

如图42所示，当SIN代码被传递到缓冲电路61时，关于将被施加到各个字线WL的电压的信息被与时钟同步的顺序设定，从锁存器电路60-0开始。

4.3重写SIN代码的操作

现在将描述重写SIN代码的操作。本实施例重写SIN代码，以便将短路互连设定到相同电势。即，如果例如两个字线WL0和WL1是短路的，相应锁存器电路60-6和60-1中的SIN代码被重写以便使得代码相同。

首先将参考图43描述在读取期间的重写操作。图43示出了读取期间的命令序列。

如图43所示，在发布命令“00h”、地址ADD和命令“xxh”后，控制器20发布SIN代码并最终发布第二读命令“30h”。“xxh”的发布允许选择器65从控制器200接收的和由中断控制器64提供的SIN代码中选择。结果，将短路字线设定到相同电势的这样的代码被存储在锁存器电路60-0到60-7中。

现在将参考图44描述写操作期间的重写操作。图44示出了写操作期间的命令序列。

如图44所示，在发布命令“80h”、地址ADD以及“yyh”后，控制器200发布SIN代码并最终发布第二写命令“10h”。“yyh”的发布允许选择器65从控制器200接收的和由中断控制器64提供的SIN代码中选择。结果，将短路字线设定到相同电势的这样的代码被存储在锁存器电路60-0到60-7中。

4.4根据本实施例的效果

在第一到第三实施例中描述的相同电势控制可被例如根据本实施例的方法实现。

5.第五实施例

现在将描述半导体存储器器件和用于该半导体存储器器件的控制器。本实施例采取反制在NAND闪存存储器100的出货后发生的短路缺陷的措施，即，反制所获得的缺陷的措施。以下将描述与第一到第四实施例的不同。

5.1第一方法

图45是根据本实施例的存储器基元阵列的示意图。如图45所示，除了ROM熔丝，存储器基元阵列111还包括更新管理数据保持区域。更新管理数据保持区域是其中保持获取的缺陷信息（BBLK2、BBLK3、BWL和BSG）的区域。因此，控制器200可对更新管理数据保持区域进行读存取和写存取，但被阻止对更新管理数据保持区域进行擦除存取。而且，主机装置300也被阻止存取更新管理数据保持区域。更新管理数据保持区域可被设定为使得该信息可通过POR从更新管理数据保持区域读取。

图46是示出用于检查获得的缺陷的方法的流程图。如图46所示，控制器200擦除一个块BLK（步骤S100）。控制器200随后检查状态（步骤S101）。如果任一个块处于状态故障（如果任何块中的数据未能被擦除），控制器200将块BLK记录为坏块或限制块（步骤S102）。该确定与第一实施例中描述的步骤S11到S17的确定类似。

如果任何块被记录为限制块，控制器200识别限制块的缺陷位置（步骤S103）。在识别后，控制器200将识别的缺陷信息（BBLK2、BBLK3、BWL和BSG）写入到更新管理数据保持区域中。

更新管理数据保持区域中的管理数据可由NAND闪存存储器100以任何时序自主传递给控制器200或可响应于来自控制器200的请求而被传递。

而且，上述检查也可响应于来自控制器200的请求被执行或当控制器不进行任何数据存取时以任何时序被NAND闪存存储器100自主执行。

此外，NAND接口规定“Dfh”为字线间泄漏检查命令。因此，可使用该命令。

5.2第二方法

现在将描述第二方法。控制器200在适合时执行在第一实施例中描述的图9示出的操作，而不是如第一方法的情况的那样以用于擦除操作的时序执行。在该操作期间发现的任何缺陷被写入图45描述的更新管理数据保持区域。

5.3根据本实施例的效果

利用根据本实施例的方法，即使在操作期间发生缺陷（在出货后），对应的块并不是必需被认为是坏块，而是连续地被用作限制块。因此，可改善用户便利性。

6.第六实施例

现在将描述半导体存储器器件和用于半导体存储器器件的控制器。本实施例描述了在三维叠层NAND中可能发生的一些缺陷，包括以上第一到第五实施例描述的缺陷，以及针对这些缺陷的措施。仅描述与第一到第五实施例的不同之处。

图47是示出缺陷类型和用于缺陷的补救方法的图。图48到图50是存储器基元阵列的透视图和横截面图，以及字线的平面图，示出了可能的缺陷。

6.1情况I

首先，缺陷情况I是沿着选择栅极线SG彼此邻近的存储器孔MH之间的短路（参见图50）。该缺陷明显地被观测为邻近位线之间的短路并被认为是列故障。该缺陷由列冗余技术补救。

列冗余是用单独提供的冗余列来补救坏列以补救坏列的技术。在情况I，至少两个位线被观测为短路故障。因此，至少两个列（换句话说，包括两条位线的列）用冗余列代替。

6.2情况II

情况II是沿着位线BL彼此邻近的存储器孔MH之间的短路（参见图48到图50）。该缺陷明显地被观测为列故障。如在情况I，该缺陷由列冗余技术补救。

与情况I不同，在情况II中，多个短路存储器孔MH出现在相同的列中。因此，如果单个列（包括一条位线的列）可被冗余，仅单个列可用另一个列代替。

6.3情况III

情况III对应于相同的NAND串114中的选择栅极线SGD和选择栅极线SGS之间的短路（见图49）。该缺陷明显地被观测为块故障。但是，缺陷实际仅出现在一个存储器组GP中。根据传统技术，这样的块被记录为坏块，且不使用块中的存储器基元。

但是，情况III中的缺陷可被第一到第五实施例描述的方法补救。即，基于管理数据，控制器200可识别选择栅极线SGD和SGS是短路的。因此，为了允许该块被存取，短路选择栅极线SGD和SGS被可控地设为相同电势。这使得包括情况III中的缺陷的块被补救。

6.4情况IV

情况IV是跨NAND串114的选择栅极线SGD之间的短路（参见图48）。该缺陷明显地被观测为块故障。但是，缺陷实际仅出现在两个存储器组GP中。传统技术也把这样的块考虑为坏块。

但是，情况IV中的缺陷也被第一到第五实施例中描述的方法补救。即，控制器200基于管理数据可控地设置将两条短路选择栅极线SGD设定到相同电势。这使得包括情况IV中的缺陷的块被补救。

当选择栅极线在不同串间是短路时，不可使用包括短路的选择栅极线的多个串。即，这些串恒定地不被选择。控制器200不存取未选择的串。但是，在诸如块批量数据写的操作中，诸如闪存写（Flash Write），包括缺陷串的所有串执行相同的操作，且这避免了提出特定问题。这也适用于情况V。

6.5情况V

情况V是跨过NAND串114的选择栅极线SGS之间的短路（见图49）。该缺陷可与情况IV一样的方式被处理。即，控制器200基于管理数据将至少两条短路选择栅极线SGS设定到相同电势。

6.6情况VI

情况VI是沿着位线彼此邻近的字线WL之间的短路（参见图49和图50）。该缺陷明显地被观测为块故障。如上所描述的，在三维叠层NAND闪存存储器中，多个串共享字线WL。因此，字线WL之间的短路使得整个块有缺陷。因此，传统技术将这样的块视为是坏的。

但是，通过将短路字线WL设为相同的电势，情况VI中的缺陷可被补救，如第一到第五实施例中所描述的。

6.7情况VII

情况VII是沿着存储器孔MH彼此相邻的字线WL之间的短路（关于半导体衬底表面的垂直方向）（参见图49和图50）。该缺陷可被补救，如情况VI。

6.8情况VIII

情况VIII是源极线（D0）和选择栅极线SGS之间的短路（参见图49）。附图中的参考标号“D0”指在NAND串之上的最低层层级处提供的金属互连层。参考标号“D1”指在高于“D0”的层级处提供的金属互连层。

不同的源极线SL可被提供在各个块中或相同的源极线SL可被块共享。情况VIII中的缺陷是前一情况中的块故障，且在后一情况中是作为整体的存储器基元阵列111中的故障

在这种情况下，控制器200将短路源极线SL和选择栅极线SGS设定到相同电势。在本实例中，管理数据包括缺陷源极线信息，其被写入到图11的页PG1或PG2。

6.9情况IX

情况IX是接触插塞C1（D0）和选择栅极线SGD（见图49）之间的短路。接触插塞C1在层级D0处形成以与将选择晶体管ST1的漏极连接到位线BL。如在情况I和情况II中，该缺陷由列冗余技术补救。

6.10情况

情况X是接触插塞C1（D0）和源极线SL之间的短路（见图49）。该缺陷可如情况IX中那样被处理。

7.第七实施例

现在将描述半导体存储器器件和用于半导体存储器器件的控制器。以下仅描述与第一到第六实施例的不同之处。

7.1半导体存储器器件的一般配置

图51是根据本实施例的NAND闪存存储器100的框图。如图51所示，NAND闪存存储器10包括存储器基元阵列111、行解码器（R/D）112、感测放大器113、页缓冲器120、列解码器121、锁存器电路122、输入/输出电路130、控制电路（定序器）141、电压生成器（电荷泵）142、地址/命令寄存器143和驱动器144。

存储器基元阵列111包括多个（在该实例中是四）块BLK（BLK0到BLK3），其是一组非易失性存储器基元。块BLK是数据擦除单元，且相同块中的数据被一次擦除。每个块BLK包括多个（在该实例中是四）串组GP（GP0到GP3），每个是一组包括串行连接到一起的存储器基元的NAND串114。当然，存储器基元阵列111中块的数量和一个块BLK中的串组的数量是可选的。存储器基元阵列111的配置如参考图3到图7的第一实施例中描述的。

行解码器112从地址/命令寄存器143接收块地址信号，并从驱动器144接收字线控制信号和选择栅极控制信号。行解码器112基于接收的块地址信号、字线控制信号和选择栅极控制信号而选择特定块或特定字线WL。行解码器112可被提供在存储器基元阵列111的相对侧上。

在数据读取期间，感测放大器113读出并放大从存储器基元读取的数据。在数据写期间，感测放大器将写数据传递到存储器基元。数据以多个存储器基元为单位从存储器基元阵列111被读取并被写入到存储器基元阵列111。该单元对应于页。“页”的定义将在此后被特定描述。

页缓冲器120以页为单位保持数据。在数据读取期间，页缓冲器120临时以页为单位保持由感测放大器113传输的数据，并顺序地将数据传递到输入/输出电路130。另一方面，在数据写期间，页缓冲器120临时保持由输入/输出电路130顺序传输的数据，并以页为单位将数据传输到感测放大器113。

输入/输出电路130经由NAND总线将各种命令和数据传递到控制器200并从其接收各种命令和数据。地址/命令寄存器143从输入/输出电路130接收命令和地址并保持命令和地址。

驱动器144将用于数据写入、数据读取和数据擦除的电压提供给行解码器112、感测放大器113和源极线驱动器（在图中未示出）。行解码器112、感测放大器113和源极线驱动器将电压施加给存储器基元（以下描述的字线、选择栅极线、背栅极线、位线和源极线）。

电压生成器143加压外部提供的电源电压以将要求的电压提供给驱动器144。

例如，在上电期间，锁存器电路122临时保持从存储器基元阵列111中的ROM熔丝读取的管理数据。管理数据包括关于每个块中的缺陷区域的信息。将在以下描述管理数据。锁存器电路122包括例如SRAM。

控制电路141作为整体控制NAND闪存存储器100的操作。

7.2写操作

现在将描述写操作。图52是示出写操作中的电压关系的图。在图52中，忽略背栅极晶体管BT的描述。在写期间，背栅极晶体管BT处于开状态。假设，例如字线WL0到WL23被放置在块中且该数据被写入到字线WL10。

依赖于写数据，每条字线WL被提供有电源电压VDD或地电压VSS（0V）。将被写入数据的列（电荷被注入到电荷积聚层以提升阈值电压）被提供有0V。被阻止经历写的列（没有电荷被注入到电荷积聚层以维持阈值电压）被提供有电源电压。程序电压VPGM（例如20V）被施加给选择的字线WL10。程序电压VPGM是允许电荷被注入到电荷积聚层的高电压。

用于分离（切断）沟道的关断电压VISO被施加给未选择的字线WL7。例如，VISO被设为0V。中间电压VGP被施加给未选择的字线WL8。写通过电压VPASS（例如10V）被施加到另外的未选择字线WL0到WL6、WL9和WL11到WL23。写通过电压VPASS是高电压，其开启存储器基元晶体管，而不考虑存储器基元晶体管保持的数据。中间电压VGP逐步减少切断电压VISO和写通过电压VPASS之间的快速增加的电势差异。在该情况下，“VISO<VGP<VPASS”。

而且，电压VSGD被施加给选择栅极线SGD。电压VSGD开启具有施加给对应位线BL（即，漏极）的0V的选择晶体管ST1。电压VSGD关断具有施加给其的电源电压VDD的选择晶体管ST1。在该情况下，0V被施加给选择栅极线SGS以关断选择晶体管ST2，且0V被施加给源极线SL。

结果，在其中0V被施加给对应位线BL的选择的串组GP中的NAND串中，选择晶体管ST1被开启。因此，0V被传递给存储器基元晶体管MT10的沟道以将电荷注射到电荷积聚层。另一方面，在其中电源电压VDD被施加到对应位线BL的NAND串中，选晶体管ST1被关断。因此，NAND串的沟道被放置为浮动状态，且作为与字线WL的电容耦合的结果，沟道电压增加。特别地，存储器基元晶体管MT7关断其沟道，且由此存储器基元晶体管MT8到MT23的沟道电压被有效升压。结果，没有电荷被注入到存储器基元晶体管MT10的电荷积聚层，且没有数据被写入到存储器基元晶体管MT10（实现写阻止状态）。

另一方面，在未选择的串组GP中，选择晶体管ST1和ST2被关断。因此，没有数据被写入到未选择的串组GP。

图53是示出用于写阻止的沟道升压方案的图。在图53中，横坐标轴表示选择的字线号，且纵坐标轴表示施加到字线的电压。

假设字线WLi被选择。程序电压VPGM被施加到选择的字线WLi。关断电压VISO被施加到未选择的字线WL（i-3）。当对字线以增加从字线WL0开始的字线号的顺序执行写入时，将被升压的沟道的范围随着字线号的增加而减少。因此，随着块内的写入的进展，升压效率被改善。

用于实施写阻止的沟道升压方案不限于上述电压关系。例如，电压VGP可被忽略，且可设置WL10=VPGM，WL9=VPASS，且WL8=VISO。即，当假设选择字线WLi时，关断电压VISO可被施加到未选择的字线WL（i-2）。

图54是示出用于另一个实例中的沟道升压方案的电压关系。关断电压还被施加到未选择的字线WL12，其比选择的字线WL10离位线更近。因此，在选择的字线WL10的相对侧上的沟道被切断。在图54示出的实例中，可被升压的沟道范围被进一步减少，以进一步改善升压效果。

7.3读取操作

现在将描述读取操作。图55是示出读取操作中的电压关系的图。在图55中，省略了背栅极晶体管BT的说明。在读取期间，背栅极晶体管BT处于开状态。假设例如字线WL0到WL23被设置在块中且从字线WL9读取数据。

首先，感测放大器113预充电位线BL到电压VPRE。读取电压VCGR被施加到选择的字线WL9。读取电压VCRG对应于将被读取的数据信号的电压电平。此外，电压VREAD被施加到未选择的字线WL0到WL8以及WL10到WL23。电压VREAD开启存储器基元晶体管MT，而不管由存储器基元晶体管MT保持的数据。

而且，电压VSG（例如5V）被施加到选择栅极线SGD和SGS。电压VSG开启选择晶体管ST1和ST2。而且，0V被施加到源极线SL。

结果，在选择的串组GP中，选择晶体管ST1和ST2被开启。因此，当读取目标页中的存储器基元晶体管MT被开启时，电流从对应的位线BL流到源极线SL。另一方面，当存储器基元晶体管被关断时，没有电流流动。

另一方面，在未选择的串组GP中，选择晶体管ST1和ST2被关断。因此，没有数据从未选择的串组GP被读取。

图55仅是示意性的，且正电压VSRC（例如2.5V）可被施加到源极线SL。在该情况下，位线BL、字线WL、背栅极线BG和选择栅极线SGD和SGS的电势每个都等于上述电压加上电压VSRC。

7.4用于测试NAND闪存存储器100的方法

7.4.1字线短路测试

现在将描述测试如上配置的NAND闪存存储器的方法。本实施例通过在垂直方向（在其中存储器基元被层叠的方向）将一个块分为多个区域来管理NAND闪存存储器。图56是示出用于将块分为多个区域的单元的实例的图。图56仅示出一个块内的两个NAND串。

在图56示出的实例中，通过将块分为4个区域，AR0到AR3，而管理块。在特定区域AR中，当在字线间的一个或多个位置发生短路缺陷时，区域AR作为缺陷区域被管理。

图57是示出用于将具有柱形（I型）半导体层的块分为多个区域的单元的实例的图。在图57示出的实例中，将块分为4个区域AR0到AR3而管理一个块。区域AR的数量不限于4，例如块可被认为其他数量的块，诸如8和16。在特定区域AR，当在字线间的一个或多个位置处发生短路缺陷时，区域AR作为缺陷区域被管理。

图58是在出货前对NAND闪存存储器100执行的测试方法的流程图。根据本实施例的测试检查字线的短路（短路测试）。短路测试使用例如测试器来检查在目标字线间是否发生短路。

以下描述的短路测试顺序地在每个块上执行。首先，在将被测试的块中，短路测试同时在所有的字线层上执行（一次）（步骤S200）。特别地，在水平方向彼此邻近的字线被短路测试，且在垂直方向上彼此邻近的字线被短路测试。如果步骤S200中的第一短路测试的结果指示在字线层中没有发生短路，则没有在块中发生短路缺陷。因此，测试器把块记录为好块（步骤S201）。将在以下描述短路测试的特定实例。

如果第一短路测试的结果指示发生字线短路，短路测试在块中的4个区域AR0到AR3中单独执行（步骤S202，第二短路测试）。步骤S202中的第二短路测试的结果识别其中发生字线短路的区域AR。

随后，在两个相邻的区域AR上同时执行第三短路测试（步骤S203）。步骤S203中的第三短路测试允许确定跨过两个相邻区域AR之间的边界布置且在垂直方向彼此邻近的字线间是否发生短路缺陷。步骤S203中的第三短路测试包括3个步骤，即，同时在区域AR0和AR1上执行短路测试的步骤、同时在区域AR1和区域AR2上执行短路测试的步骤以及同时在区域AR2和区域AR3上执行短路测试的步骤。步骤S203中的第三短路测试可检测两个相邻区域AR之间的短路。这种类型的短路缺陷可通过第二短路测试，但可被第三短路测试检测到。当在两个相邻区域AR之间发生短路缺陷时，两个区域AR被确定为缺陷区域。

随后，基于第二和第三短路测试的结果，识别块中缺陷区域的位置和不可用区域（步骤S204）。在测试器中记录缺陷区域和不可使用区域的位置。缺陷区域对应于其中作为第二短路测试的结果检测出字线短路缺陷的区域AR，以及其中作为第三短路测试的结果检测出字线短路的两个相邻区域AR。缺陷区域不被用作数据存储区域。

不可用区域是缓冲区域，其用于在写操作期间的升压电压控制并对应于缺陷区域的相对侧上的区域AR。即，在不可使用区域不发生短路缺陷，但是由于不可用区域与缺陷区域相邻，升压电压控制不能在不可使用区域上执行。与缺陷区域类似，不可用区域不被用作数据存储区域。缺陷区域和不可使用区域被统称为子坏块区域。

图59是示出短路缺陷的实例的横截面图。在图59中，字线短路已发生在区域AR2。因此，区域AR2是缺陷区域。而且，位于区域AR2的各个相对侧上的区域AR1和AR3是不可用区域。例如，当数据被写入到字线WL9时，用于沟道升压控制的电压不能被施加到字线WL6到WL8，由此区域AR3被设为不可用区域。类似地，当数据被写入到字线WL18时，用于沟道升压控制的电压不能被施加到字线WL15到WL17，由此区域AR1被设为不可用区域。被用作数据存储区域的可用区域对应于块中所有的区域，除了其中发生了短路缺陷的缺陷区域以及包括在对应于除了缺陷区域以外的所有区域的好区域中的不可用区域。

图60是示出可用区域和其中发生了短路缺的陷缺陷区域之间的关系的图。图60中的叉（“x”标记）表示缺陷区域。图60中的圆圈表示好区域，其是除了缺陷区域以外的区域。

如图60所见，可用区域对应于除了缺陷区域和与每个缺陷区域邻近且在每个缺陷区域的相对侧上的不可用区域之外的所有区域。例如，当区域AR4是缺陷区域时，区域AR3被设为不可用区域，因此，可用区域是区域AR1和AR2。而且，具有除了图60示出的模式以外的模式的缺陷区域的块被确定为坏块。例如，其中区域AR0和AR2是缺陷区域的块被确定为坏块，因为分别与区域AR0和AR2邻近的区域AR1和AR3是不可用块。

图61是示出具有I型半导体层的块中的短路缺陷的实例的横截面图。在图61中，字线短路已发生在区域AR2中。因此，区域AR2是缺陷区域。在图61示出的实例中，写从最低字线层（WL0）向上前进。在这种情况下，直接位于缺陷区域之上且邻近缺陷区域的区域是不能对其执行升压电压控制的不可用区域。在图61中，缺陷区域AR2以上且与其邻近的区域AR1被设为不可用区域。而且，区域AR0和AR3，其是来自块中的所有区域中的除了短路区域AR2（即，缺陷区域）以及不可用区域AR1以外的区域，被设为用于存储数据的可用区域。

图62是示出具有I型半导体层的块中的缺陷区域和可用区域之间的关系的图。如图62所示，来自块中的所有区域的除了缺陷区域和不可用区域以外的区域被设为可用区域。不可用区域直接在缺陷区域之上并与其相邻。而且，具有除了图62的模式以外的模式的缺陷区域的块被确定是坏块。当使用图54示出的沟道升压机制时，位于缺陷区域的相对侧上的区域被设为缓冲区域（不可用区域）。

参考图58，测试器将管理数据写入到存储器基元阵列111（步骤S205）。在此提到的管理数据包括关于好块、坏块和子坏块区域的信息（缺陷区域和不可用区域），其被作为短路测试的结果而获得。注意“好块”与“好区域”不同义。如上所描述的，“好块”指不包括短路缺陷的块（见图58）。相反，“好区域”指该区域是块中的部分区域且不包括短路缺陷（见图60和62）。管理数据被写入到存储器基元阵列111的ROM熔丝。

例如，假设存储器基元阵列111中的块BLKm被指定为具有ROM熔丝区域。图63是具有ROM熔丝区域的块BLKm的示意图。如图63，块BLKm中的两个页PG1和PG2被用作ROM熔丝区域。两个页PG1和PG2都存储相同的管理数据。上述管理数据被写入到ROM熔丝区域。

7.4.2测试状态的记录方法

现在将描述测试状态的记录方法。图64是示出字线短路和其他测试的流程图。

首先将执行除了字线短路以外的测试（步骤S300）。步骤S300中的测试包括位线和感测放大器的测试，以及除了字线以外的短路测试。步骤S300的测试对所有的块执行。

随后，图58示出的字线短路测试对于将被测试的块执行（步骤S301）。

随后，执行对测试状态的记录。状态[2:0]的实例如下：

[000]:好块

[001]:部分好块(可用区域AR0)

[010]:部分好块(可用区域AR3)

[011]:部分好块(可用区域AR0和AR1)

[100]:部分好块(可用区域AR2和AR3)

[111]:真正的坏块

如果将被测试的块不是好块（步骤S302），在测试器中记录坏块标识（步骤S303）。随后，如果将被检测的块不是真正的坏块（即，包括可用区域）（步骤S304），部分好块的状态被记录在测试器中（步骤S305）。

随后，当字线短路测试和用于所有块的状态记录完成时（步骤S306），测试前进到除了步骤S300和S301以外的测试过程（步骤S307）。

7.4.3短路测试的特定实例

现在将描述短路测试的特定实例。在短路测试中，在水平方向上彼此相邻的两条字线被不同的电压充电，且在垂直方向上彼此相邻的两条字线被不同的电压充电。图65是示出用于短路测试的施加的电压的图。

假设例如区域AR0的短路测试被执行且电压VPGM和电压VPASS被用作两种电压。例如字线WL1、WL2和WL3用程序电压VPGM充电，而字线WL0、WL2和WL22被程序通过电压VPASS充电。相邻字线在水平方向和垂直方向用不同的电压充电。检测泄漏电流是否出现在用电压充电的多条选择字线中。

图66是示出用于检测泄漏电流的操作的电路图。驱动器144包括N沟道MOS晶体管DR1-DR4。MOS晶体管DR1的电流路径的一端连接到端子73，且MOS晶体管DR1的电流路径的另一端连接到节点VCGSEL。电压VPGM被施加到MOS晶体管DR2的电流路径的一端，且MOS晶体管DR2的电流路径的另一端连接到节点VCGSEL。读取电压VCGR被施加到MOS晶体管DR3的电流路径的一端且MOS晶体管DR3的电流路径的另一端连接到节点VCGSEL。未选择的电压VUSEL（VPASS或VREAD）被施加到MOS晶体管DR4的电流路径的一端，而MOS晶体管DR4的电流路径的另一端连接到未选择的字线。节点VCGSEL连接到未选择的字线。利用例如来自测试器的命令执行选择的字线和未选择的字线的改变。

泄漏检测电路70连接到端子73。泄漏检测电路70包括电压生成电路71和安培计72。泄漏检测电路70可被包括在测试器中或可并入到NAND闪存存储器100中。由字线短路引起的泄漏电流是小电流。为了检测小电流，将泄漏检测电路70并入到NAND闪存存储器100是理想的。

在泄漏电流检测操作中，首先选择的字线（图66的实例中的WL0、WL2和WL4）经由MOS晶体管DR2用电压VPGM充电，且未选择的字线（图66的实例中的WL1和WL3）经由MOS晶体管DR4用电压USEL（=VPASS）充电。

随后如图67所示，在MOS晶体管DR2和DR4被关断后，MOS晶体管DR1被开启。在这种状态，当短路缺陷没有发生在字线时，经由MOS晶体管DR1泄漏电流不流动且泄漏电流由此不被泄漏检测电路70检测到。相反，当在字线中发生短路缺陷时，泄漏电流I泄漏经由MOS晶体管DR1而流动。泄漏电流I泄漏由泄漏检测电路70检测。

如上所示，泄漏电流的检测，即，短路测试可被实施。当增加短路测试区域时，实施例也可以类似于区域AR0的情况被执行。

7.5NAND闪存存储器100的操作

现在将描述NAND闪存存储器100的操作。首先，控制器200给NAND闪存存储器100供电。然后，控制电路141读取来自存储器基元阵列111的ROM熔丝的管理数据，并将读取的管理数据存储在锁存器电路122中。随后，基于锁存器电路122中的管理数据，控制电路141管理缺陷区域和不可用区域作为未选择的区域（不可写区域）。

在对具有缺陷区域的块执行的写操作中，控制电路141进行控制，以便数据仅被写入到块中的可用区域。即，控制电路141避免将数据写入到缺陷区域和不可用区域。此时，写通过电压VPASS被施加到缺陷区域的所有字线中。电压控制的剩余部分与参考图52描述的写操作的电压控制的对应部分相同。例如，当区域AR0是缺陷区域时，区域AR1是不可用区域，且区域AR2和AR3是图68示出的可用区域，随后通过电压VPASS被施加到区域AR0的所有字线，且区域AR1到AR3通常被控制用于数据写入。

而且，在对具有缺陷区域的块执行的读取操作中，控制电路141进行控制，以便数据仅从块中的可用区域被读取。即，控制电路141避免从缺陷区域和不可用区域读取数据。此时，电压VREAD被施加到缺陷区域的所有字线。电压控制的剩余部分与参考图55描述的读取操作中的电压控制的对应部分相同。

当使用其中未施加切断电压VISO的写策略时，即，沟道在其中间被切断，控制电路141进行控制，以便仅缺陷区域未被选择。以这种策略，数据可被写入到所有的好区域（即，除了缺陷区域以外的所有区域）。

7.6效果

层叠存储器基元使得存储容量增加。另一方面，如果外围电路，诸如行解码器保持具有平面结构，与存储器基元阵列相比，外围电路尺寸较大。随后，不管有多少存储器基元被层叠，芯片尺寸不能被减少。在多个NAND串间共享字线使得芯片尺寸减少。但是，字线的共享导致块尺寸增加。增加的块尺寸增加了擦除单元，由此降低了性能，同也增加了缺陷替代单元，由此减少生产率。例如，当在块中的字线间发生短路缺陷时，块通常被确定为是有缺陷的，即，被确定为坏块。

相反，本实施例通过将块中的字线分为垂直方向的多个区域而管理块。随后，其中发生字线短路缺陷的区域作为缺陷区域被管理，且其他区域作为好区域被管理。因此，本实施例可避免将该块作为整体认为是有缺陷的，使得可被用户获得的存储区域的尺寸减少被最小化。结果，存储区域可被更有效地使用。

而且，对其不能执行沟道升压策略所要求的电压控制的区域作为不可用区域被管理，没有数据被写入到不可用区域中。因此，即使各种写入策略被施加到其中发生了字线短路的块，数据可被精确地写入到块。

当在出货后发生字线的短路缺陷时，到包括短路缺陷的块的数据写入将是写错误。但是，如果写错误可被纠错（ECC：错误检查和纠正）修复，块可被使用。相反，如果错误比特的数量超过比特的ECC可校正数量，块被设为坏块。

关于数据擦除，当擦除错误由字线短路缺陷引起时，包括短路缺陷的块被设为坏块。相反，当未引起擦除错误时，即使存在字线短路缺陷，仍然可使用块。

8.第八实施例

根据第七实施例，NAND闪存存储器100中的控制电路141控制对具有其中发生字线短路缺陷的缺陷区域的块的存取。根据第八实施例，控制NAND闪存存储器100的控制器200控制对具有缺陷区域的块的存取。

图69是示出由控制器200执行的控制操作的流程图。

首先，控制器200给NAND闪存存储器100上电。控制器200随后从NAND闪存存储器100读取存储在ROM熔丝中的信息（管理数据）（步骤S401）。在步骤S401，控制器200接收信息，其是存储在图63的页PG1和PG2中的管理数据，并包括关于好块、坏块和子坏块（缺陷区域和不可用区域）的信息。步骤S401可根据来自控制器200的请求而执行或在不接收来自控制器200的请求的情况下由NAND闪存存储器100自主执行（POR：上电读）。

控制器200将从NAND闪存存储器100接收的管理数据存储在例如RAM220中。然后，根据来自主机装置300的请求，控制器200存取NAND闪存存储器100（步骤S402）。此时，基于RAM220中的管理数据，控制器200仅存取任意的好块和包括在具有缺陷区域的块中的可用区域，并避免存取任何坏块和子坏块区域。

如以上详细描述的，控制器200可被配置为避免存取任何子坏块区域。这使得NAND闪存存储器100的处理负载减少，并进一步允许对规格的改变被最小化。

在上述实施例中，一个块被分为沿着层叠存储器基元的方向的多个区域。这是字线短路缺陷的发生频率沿着层叠方向而变化的趋势所导致的。即，在叠层存储器中，多个互连在沟槽中被层叠，且由此字线短路缺陷的可能性在下部要高于上部。但是，用于块分割的基础不限于层叠方向，而是可根据字线短路缺陷的状态被适宜地设定。

9.修改

如上所述，根据实施例的半导体存储器器件1包括存储器基元阵列（图2中的111），其以非易失性方式存储数据，以及控制器（图2中的140），其控制对存储器基元阵列的存取。存储器基元阵列包括多个块。每个块包括：第一选择晶体管、第二选择晶体管、多个存储器基元晶体管、第一选择栅极线、第二选择栅极线和字线。存储器基元晶体管包括电荷积聚层和控制栅极，且被层叠在半导体衬底上。存储器基元晶体管在第一选择晶体管和第二选择晶体管之间被串联连接。第一选择栅极线和第二选择栅极线分别被连接到第一选择晶体管和第二选择晶体管的栅极。字线连接到各个存储器基元晶体管的栅极。块中的一个保持关于包括短路缺陷的字线（图11中的BWL或BSG）、第一选择栅极线和/或第二选择栅极线的信息

本配置可修复互连之间的短路缺陷并改善半导体存储器器件的存储器空间的使用效率。实施例不限于以上描述的这些且可被改变。

在实施例中描述的实例中，仅短路字线或短路选择栅极线被包括在一个块中。但是，参考图47描述的多个缺陷可被包括在将被存取的块（或串）中。

而且，在实施例中描述的实例中，管理数据被写入到ROM熔丝中。但是，在允许控制器200保持从测试获得的管理数据的这样的配置中，管理数据不需要被写入到ROM熔丝中。这样的方法适于具有集成到一起的NAND闪存存储器100以及控制器200的半导体器件（具有集成到一起的NAND闪存存储器100和控制器200的商业可得产品）。

而且，图11描述的页PG2不是必作为ROM熔丝被处理，而是可以是作为从ROM熔丝分离的仅管理数据的区域而获取的区域。即，信息BWL和BSG不被POR读取。但是，该区域被阻止由用户（主机装置300）存取，其仅允许由控制器200顺序写入信息（擦除也是被禁止的）。当然，即使在这样的情况下，信息BWL和BSG可被设为由POR读取。

此外，在第二实施例的描述中，对NAND闪存存储器100的存取涉及将信息BWL和BSG传输到控制器200。根据本实施例，以下两种方法是可能的。第一种方法是响应于来自主机装置300的存取指令而不是POR而读取BWL和BSG。该方法如上所描述。第二种方法是这样的，NAND闪存存储器100通过POR读取BWL和BSG，并将BWL和BSG保持在例如寄存器143中，而不是将信息传递给控制器200。随后，当控制器200进行存取请求时，NAND闪存存储器100将寄存器143中的BWL和BSG传递给控制器200。当然各种其他方法是可用的。

而且，在第四实施例的描述中，SIN代码被重新写入，以便将短路互连设为相同电势。但是，将短路互连设为相同电势的方法不限于SIN代码被重写的情况。用于该方法的命令序列也不限于图43和44示出的命令序列。例如，可准备新命令，其允许输入缺陷地址，以便控制器200可将命令以及指示短路位置的地址输入到NAND闪存存储器100。

而且，通过将电子从电荷积聚层取出而将数据从存储器基元晶体管MT擦除，存储器基元晶体管MT的阈值可立即具有负值。在三维叠层NAND闪存存储器中，各个邻近存储器基元晶体管中的电荷积聚层被连接在一起。因此，当具有负阈值的晶体管和具有正阈值的晶体管被布置为彼此邻近时，电荷可被重新耦合而恶化数据。因此，一旦擦除后，可执行程序操作以将阈值转移到具有正值的给定范围内。

此外，当主机装置300存取坏字线时，可使用两种可能的方法。一种方法是阻止控制器200存取NAND闪存存储器100。根据另一种方法，当将接收的逻辑地址转译为物理地址时，控制器200将逻辑地址转译为好字线的物理地址。这两种方法间的不同在图70中示出。图70是示出字线和对字线的写存取的顺序的图，并示出平面NAND闪存存储器的情况。

如图70所示，没有任何坏字线，数据按照从字线WL(j-1)到字线WL(j+3)（j是自然数）的顺序被写入。如果字线WLj和WL（j+1）是短路的，且如果控制器200避免发布存取这些字线WL的指令（控制器200被阻止发布对应的命令），则存取字线WL（j+2）。相反，如果执行地址转译，控制器200一旦接收到存取坏字线WLj的指令时，将对应于WLj的逻辑地址转译为对应于WL（j+2）的物理地址。因此，字线WL（j+2）被认为是随后被存取的字线WLj。图71示出了每个存储器基元晶体管保持3位数据。数据是逐比特写入的。在数据被写入到较高比特的字线WLK（k是自然数）之前，数据被写入到字线WL（k-1）的较低比特。

而且，在三维层叠NAND闪存中，每个字线WL由相同块内的多个串共享。因此，如图72的存储器基元阵列的横截面图所示，不仅对选择串中的多个字线WL执行相同电势控制，也对连接到选择的串的缺陷字线的未选择的串中的字线执行相同电势控制。

图2示出的存储器基元阵列也可具有图73所示的布置。图73是块BLK0的电路图，且块BLK1到BLK3可具有相同的布置。如图73所示，字线WL0到WL3、背栅极线BG、偶数选择栅极线SGD0和SGD2以及奇数选择栅极线SGS1和SGS3被提取到存储器基元阵列111的一侧。另一方面，字线WL4到WL7、偶数选择栅极线SGS0和SGS2，以及奇数选择栅极线SGD1和SGD3被提取到存储器基元阵列111的另一侧，该另一侧与上述侧相对。这样的布置也是可能的。

在这种布置中，可以将行解码器112分为两个行解码器，并将布置为，解码器彼此相对，中间夹有存储器基元阵列111。在这种布置中，一个行解码器可选择选择栅极线SGD0、SGD2、SGS1和SGS3、字线WL0到WL3以及背栅极线BG，且另一行解码器可选择选择栅极线SGS0、SGS2、SGD1和SGD3，以及字线WL4到WL7。这种布置可减少互连的复杂性，诸如驱动器144和存储器基元阵列111之间的区域（包括行解码器112）中的选择栅极线和字线。

此外，当然，与以上描述中的数据写入、数据读取和数据擦除一起使用的值是示意性的，且当适用时可改变。此外，在上述实施例中，每个存储器基元晶体管MT可保持1比特数据（2级数据）或至少2比特数据（4级数据）。此外，上述实施例不仅适用于字线、选择栅极线和源极线的短路，如可能，也适用于其他互连中的短路缺陷。

而且，已用三维叠层NAND闪存存储器作为半导体存储器器件的实例描述了实施例。但是，三维叠层NAND闪存存储器的配置不限于图3到图7示出的配置，而是可以被改变。而且，上述实施例不仅适用于NAND闪存存储器，如可能，也适用于半导体存储器器件。

此外，如可能，在实施例中描述的流程图中的步骤可被重新排序。

尽管已描述了特定实施例，这些实施例仅以举例的方式被展示，且不旨在限制本发明的范围。确实，在此描述的新颖实施例可以多种其他方式被实施；而且，可对在此描述的实施例的形式做出各种省略、替代和变化，而不脱离本发明的精神。所附权利要求书及其等价物旨在涵盖落在本发明的范围和精神范围内的这样的形式或修改。

Claims

1.一种半导体存储器器件，包括：

存储器基元阵列，其以非易失性方式存储数据；以及

控制器，其控制对所述存储器基元阵列的存取，

其中所述存储器基元阵列包括多个块，且所述块中的每个包括：

第一选择晶体管和第二选择晶体管；

多个存储器基元晶体管，其每个包括电荷积累层和控制栅极并层叠在半导体衬底之上，所述存储器基元晶体管在所述第一选择晶体管和所述第二选择晶体管之间被串联连接，

第一选择栅极线和第二选择栅极线，分别连接到所述第一选择晶体管和所述第二选择晶体管的栅极；以及

字线，连接到各个存储器基元晶体管的栅极，以及

所述块中的一个块保持关于包括短路缺陷的字线、第一选择栅极线和/或第二选择栅极线的信息。

2.根据权利要求1所述的器件，其中当存取所述块中的包括所述短路缺陷的一个块时，所述控制器将包括所述短路缺陷的互连设定到相同电势。

3.一种控制器，其控制根据权利要求1所述的半导体存储器器件，所述控制器包括：

处理器，其发布命令以存取所述半导体存储器器件；以及

存储器单元，其保持数据，

其中依赖于存取包括所述短路缺陷的块还是存取不包括所述短路缺陷的块，所述处理器发布不同的命令。

4.根据权利要求3所述的控制器，其中当所述半导体存储器器件上电时，所述控制器从所述半导体存储器器件接收关于所述短路缺陷的信息并将所述信息保持在所述存储器单元中。

5.根据权利要求3所述的控制器，其中当所述半导体存储器器件上电时，所述控制器从所述半导体存储器器件接收坏块信息而不接收关于所述短路缺陷的信息，且

一旦接收存取包括所述短路缺陷的所述块的请求，所述处理器读取来自所述半导体存储器器件的关于所述短路缺陷的所述信息并将所述信息保持在所述存储器部分中。

6.根据权利要求3所述的控制器，其中一但存取包括所述短路缺陷的所述块，所述控制器重写在所述半导体存储器器件的寄存器中保持并关于将被施加到所述字线的电压的信息。

7.根据权利要求3所述的控制器，其中所述控制器确定所述块中的任一个是否包括缺陷，以及

基于与ROM熔丝不同的所述半导体存储器器件的区域中的所述确定的结果，重写缺陷信息。

8.根据权利要求7所述的控制器，其中所述控制器将数据从所述块中的一个块擦除并基于当擦除所述数据时所观察到的状态确定所述缺陷是否存在于所述块中的所述一个块中。

9.根据权利要求7所述的控制器，其中所述半导体存储器器件是NAND闪存存储器，以及

所述控制器使用由NAND接口规定的字线间泄漏检查命令来确定是否存在所述缺陷。

10.根据权利要求7所述的控制器，其中所述第一选择晶体管经由位线连接到感测放大器，且所述第二选择晶体管连接到所述源极线，以及

所述短路缺陷包括以下中的一个：

第一选择栅极线之间的短路；

第二选择栅极线之间的短路；

所述第一选择栅极线和所述第二选择栅极线之间的短路；

放置在相同层中的所述字线之间的短路；

放置在不同层中的所述字线之间的短路；以及

所述第二选择栅极线和所述源极线之间的短路。

11.一种半导体存储器器件，包括：

包含多个块的存储器基元阵列，每个所述块包括在半导体衬底之上层叠并串联连接的多个存储器基元晶体管以及多个连接到所述存储器基元晶体管的各个栅极的字线；以及

控制电路，其控制对所述存储器基元阵列的数据存取，

其中当字线短路缺陷发生在所述块中时，所述控制电路将所述块中的所述字线分为多个区域以管理所述块。

12.根据权利要求11所述的器件，其中所述多个区域沿着层叠所述存储器基元晶体管的方向被布置，

不含有具有短路缺陷的字线的区域作为良好区域被管理，而含有具有短路缺陷的字线作为缺陷区域被管理。

13.根据权利要求12所述的器件，其中所述控制电路数据存取所述良好区域，并避免数据存取所述缺陷区域。

14.根据权利要求13所述的器件，还包括ROM熔丝，其以非易失性方式存储关于所述缺陷区域的信息，

其中所述控制电路使用存储在所述ROM熔丝中的所述信息来控制所述字线的电压，以将所述缺陷区域设定到未选择状态。

15.一种控制根据权利要求12所述的半导体存储器器件的控制器，其中关于所述缺陷区域的所述信息被从所述半导体存储器器件读取并用于避免存取所述缺陷区域。

16.根据权利要求15所述的控制器，还包括存储单元，其存储关于所述缺陷区域的信息。