TW201419296A - 半導體記憶裝置 - Google Patents

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TW201419296A
TW201419296A TW102126738A TW102126738A TW201419296A TW 201419296 A TW201419296 A TW 201419296A TW 102126738 A TW102126738 A TW 102126738A TW 102126738 A TW102126738 A TW 102126738A TW 201419296 A TW201419296 A TW 201419296A
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Norichika Asaoka
Masanobu Shirakawa
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Toshiba Kk
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Abstract

本發明提供一種可提高使用效率之半導體記憶裝置。實施形態之半導體記憶裝置1包含具備電荷累積層與控制閘極之第1、第2選擇電晶體ST1、ST2，以及各自具備電荷累積層與控制閘極，且串聯連接於第1、第2選擇電晶體間之複數個記憶胞電晶體MT。記憶胞電晶體MT中任一者為不良之情形，該不良資訊寫入至第1、第2選擇電晶體ST1、ST2中至少任一者中。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
記憶胞三維排列之NAND(Neither Agree Nor Disagree：反及)型快閃記憶體已周知。
本發明提供一種可提高使用效率之半導體記憶裝置。
實施形態之半導體記憶裝置包含具備電荷累積累積層與控制閘極之第1、第2選擇電晶體以及各自具備電荷累積累積層與控制閘極，且串聯連接於第1、第2選擇電晶體間之複數個記憶胞電晶體。記憶胞電晶體中任一者為不良之情形，該不良資訊寫入至第1、第2選擇電晶體中至少任一者中。
1‧‧‧半導體記憶裝置
10‧‧‧記憶胞陣列
11‧‧‧列解碼器
12‧‧‧感測放大器
13‧‧‧行解碼器
14‧‧‧周邊電路
15‧‧‧NAND串
16‧‧‧驅動器
17‧‧‧驅動器
18‧‧‧電荷泵
19‧‧‧位址解碼器
20‧‧‧半導體基板
21‧‧‧半導體層
22‧‧‧後閘極孔
23a‧‧‧半導體層
23b‧‧‧半導體層
23c‧‧‧半導體層
23d‧‧‧半導體層
24‧‧‧記憶體孔
26‧‧‧半導體層
27a‧‧‧半導體層
27b‧‧‧半導體層
30a‧‧‧半導體層
30b‧‧‧半導體層
25a‧‧‧區塊絕緣層
25b‧‧‧電荷累積層
25c‧‧‧閘極絕緣膜
29a‧‧‧閘極絕緣膜
29b‧‧‧閘極絕緣膜
31‧‧‧金屬層
32‧‧‧金屬層
33‧‧‧金屬層
40‧‧‧區塊解碼器
60‧‧‧CG驅動器
60-0‧‧‧CG驅動器
60-1‧‧‧CG驅動器
60-2‧‧‧CG驅動器
60-3‧‧‧CG驅動器
60-4‧‧‧CG驅動器
60-5‧‧‧CG驅動器
60-6‧‧‧CG驅動器
60-7‧‧‧CG驅動器
61‧‧‧SGD驅動器
61-0‧‧‧SGD驅動器
61-1‧‧‧SGD驅動器
61-2‧‧‧SGD驅動器
61-3‧‧‧SGD驅動器
62-0‧‧‧SGS驅動器
62-1‧‧‧SGS驅動器
62-2‧‧‧SGS驅動器
62-3‧‧‧SGS驅動器
62‧‧‧SGS驅動器
63‧‧‧電壓驅動器
64‧‧‧BG驅動器
200‧‧‧控制器
210‧‧‧主機介面電路
220‧‧‧RAM
230‧‧‧CPU
240‧‧‧緩衝記憶體
250‧‧‧NAND介面電路
300‧‧‧主機機器
SEQ‧‧‧序列發生器
RG‧‧‧暫存器
S10~S224‧‧‧步驟
圖1係第1實施形態之半導體記憶裝置之方塊圖。
圖2係第1實施形態之記憶胞陣列之電路圖。
圖3係第1實施形態之記憶胞陣列之立體圖。
圖4係第1實施形態之記憶胞陣列之剖面圖。
圖5係第1實施形態之列解碼器及驅動器電路之方塊圖。
圖6係第1實施形態之測試方法之流程圖。
圖7係顯示第1實施形態之記憶胞之臨限值分佈之圖。
圖8係第1實施形態之記憶胞陣列之電路圖。
圖9係第1實施形態之記憶胞陣列之剖面圖。
圖10係第1實施形態之記憶胞陣列之電路圖。
圖11係第1實施形態之記憶胞陣列之剖面圖。
圖12係第1實施形態之記憶胞陣列之電路圖。
圖13係第1實施形態之消去方法之流程圖。
圖14係第1實施形態之記憶胞陣列之剖面圖。
圖15係記憶胞陣列之製造工序之剖面圖。
圖16係第2實施形態之測試方法之流程圖。
圖17係第2實施形態之測試方法之流程圖。
圖18係第2實施形態之測試方法之流程圖。
圖19係第2實施形態之測試方法之流程圖。
圖20係第2實施形態之測試方法之流程圖。
圖21係第2實施形態之測試方法之流程圖。
圖22係第3實施形態之記憶胞陣列之模式圖。
圖23係第3實施形態之ROM熔斷器資料之概念圖。
圖24係第3實施形態之不良串資訊之概念圖。
圖25係第3實施形態之不良串資訊之概念圖。
圖26係第3實施形態之不良資訊讀出方法之流程圖。
圖27係第4實施形態之記憶胞陣列之電路圖。
圖28係第4實施形態之記憶胞陣列之剖面圖。
圖29係第4實施形態之消去方法之流程圖。
圖30係第4實施形態之消去方法之流程圖。
圖31係第4實施形態之記憶胞陣列之剖面圖。
圖32係第5實施形態之區塊解碼器之電路圖。
圖33係第5實施形態之寫入方法之流程圖。
圖34係第6實施形態之判定方法之流程圖。
圖35係第6實施形態之判定方法之概念圖。
圖36係第6實施形態之判定方法之流程圖。
圖37係第6實施形態之驅動器、列解碼器、及記憶胞陣列之模式圖。
圖38係驅動器、列解碼器、及記憶胞陣列之模式圖。
圖39係第6實施形態之判定方法之流程圖。
圖40係第6實施形態之判定方法之流程圖。
圖41係第7實施形態之記憶體系統之方塊圖。
圖42係字元線之俯視圖。
圖43係第1至第7實施形態之變化例之記憶胞陣列之電路圖。
以下，就實施形態參照圖式進行說明。在進行該說明時，遍及所有圖，對共通之部分附加共通之參照符號。
1.第1實施形態
就第1實施形態之半導體記憶裝置進行說明。以下作為半導體記憶裝置，舉記憶胞積層於半導體基板上之三維積層型NAND型快閃記憶體為例進行說明。
1.1關於半導體記憶裝置之構成
首先，就本實施形態之半導體記憶裝置之構成進行說明。
1.1.1關於半導體記憶裝置之整體構成
圖1係本實施形態之半導體記憶裝置之方塊圖。如圖所示般NAND型快閃記憶體1具備記憶胞陣列10、列解碼器11、感測放大器12、行解碼器13、及周邊電路14。
記憶胞陣列10具備作為非揮發性之記憶胞之集合之複數個(在本例中為4個)區塊BLK(BLK0~BLK3)。同一區塊BLK內之資料統一消去。區塊BLK之各者具備作為記憶胞串聯連接之NAND串15之集合之複數個(在本例中為4個)串組GP(GP0~GP3)。當然，記憶胞陣列10內之區塊數、或1區塊BLK內之串組數為任意。
列解碼器11對區塊位址BA進行解碼，選擇對應之區塊BLK。
感測放大器12，在資料之讀出時，對自記憶胞讀出之資料進行感測．放大。又在資料之寫入時，將寫入資料傳輸至記憶胞。
行解碼器13對行位址進行解碼，選擇記憶胞陣列10之行方向。
周邊電路14具備第1驅動器16、第2驅動器17、電荷泵18、及位址解碼器19。
第1驅動器16，將資料之寫入、讀出、及消去所需之電壓，供給至列解碼器11。該電壓利用列解碼器11施加於記憶胞(後述之字元線、選擇閘極線、及後閘極線)。
第2驅動器17，將資料之寫入、讀出、及消去所需之電壓，供給至感測放大器12及未圖示之源極線驅動器。該電壓利用感測放大器12及源極線驅動器施加於記憶胞(後述之位元線及源極線)。
電荷泵18，對自外部賦與之電源電壓進行升壓，將需要之電壓供給至第1驅動器16及第2驅動器17。
位址解碼器19，自控制NAND型快閃記憶體1之控制器接收位址。且，對該位址進行解碼，將區塊位址發送至列解碼器11，將行位址發送至行解碼器13，將頁位址發送至第1驅動器16。
且，未圖示之序列發生器，控制NAND型快閃記憶體1整體之動作。
1.1.2關於記憶胞陣列10
接著，就上述記憶胞陣列10之構成之詳情進行說明。圖2係區塊 BLK0之電路圖。區塊BLK1~BLK3亦具有相同之構成。
如圖所示般，區塊BLK0例如包含4個串組GP。又各個串組GP包含n個(n為自然數)NAND串15。
NAND串15之各者，例如包含8個記憶胞電晶體MT(MT0~MT7)、選擇電晶體ST1、ST2、及後閘極電晶體BT。記憶胞電晶體MT具備包含控制閘極與電荷累積累積層之積層閘極，非揮發地保持資料。另，記憶胞電晶體MT之個數並不限於8個，亦可為16個或32個、64個、128個等，其數量並非受限定者。後閘極電晶體BT亦與記憶胞電晶體MT相同，具備包含控制閘極與電荷累積累積層之積層閘極。然而後閘極電晶體BT並非用以保持資料者，在資料之寫入、讀出、及消去時僅作為電流路徑發揮功能。記憶胞電晶體MT及後閘極電晶體BT，以其電流路徑串聯連接於選擇電晶體ST1、ST2間之方式配置。另後閘極電晶體BT設置於記憶胞電晶體MT3與MT4之間。該串聯連接之一端側之記憶胞電晶體MT7之電流路徑連接於選擇電晶體ST1之電流路徑之一端，另一端側之記憶胞電晶體MT0之電流路徑連接於選擇電晶體ST2之電流路徑之一端。
串組GP0~GP3之各者之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0~SGD3，選擇電晶體ST2之閘極分別共通連接於選擇閘極線SGS0~SGS3。與此相對位於同一區塊BLK0內之記憶胞電晶體MT0~MT7之控制閘極分別共通連接於字元線WL0~WL7，後閘極電晶體BT之控制閘極共通連接於後閘極線BG(在區塊BLK0~BLK3中分別為BG0~BG3)。
即，相對於字元線WL0~WL7及後閘極線BG在同一區塊BLK0內之複數個串組GP0~GP3間共通連接，選擇閘極線SGD、SGS，即使在同一區塊BLK0內仍在每個串組GP0~GP3中獨立。
又，在記憶胞陣列10內配置為矩陣狀之NAND串15中，位於同一 列之NAND串15之選擇電晶體ST1之電流路徑之另一端共通連接於任一位元線BL(BL0~BLn，n為自然數)。即，位元線BL，在複數個區塊BLK間，共通連接NAND串15。又，選擇電晶體ST2之電流路徑之另一端，共通連接於源極線SL。源極線SL，例如在複數個區塊間，共通連接NAND串15。
如上所述般，位於同一區塊BLK內之記憶胞電晶體MT之資料，統一消去。與此相對資料之讀出及寫入，對於任一區塊BLK之任一串組GP之共通連接於任一字元線WL之複數個記憶胞電晶體MT，統一進行。將該單位稱為「頁」。
接著，就記憶胞陣列10之三維積層構造，使用圖3及圖4進行說明。圖3及圖4為記憶胞陣列10之立體圖及剖面圖。
如圖所示般記憶胞陣列10設置於半導體基板20上。且記憶胞陣列10具有依序形成於半導體基板20上之後閘極電晶體層L1、記憶胞電晶體層L2、選擇電晶體層L3、及配線層L4。
後閘極電晶體層L1作為後閘極電晶體BT發揮功能。記憶胞電晶體層L2作為記憶胞電晶體MT0~MT7(NAND串15)發揮功能。選擇電晶體層L3作為選擇電晶體ST1、ST2發揮功能。配線層L4作為源極線SL及位元線BL發揮功能。
後閘極電晶體層L1具有後閘極導電層21。後閘極導電層21，以在與半導體基板20平行之第1方向及第2方向2維擴大之方式形成(即，第1方向及第2方向，與記憶胞積層之第3方向正交)。後閘極導電層21被每個區塊BLK分斷。後閘極導電層21，例如以多晶矽形成。後閘極導電層21，作為後閘極線BG發揮功能。
又後閘極導電層21，如圖4所示般具有後閘極孔22。後閘極孔22，以挖入後閘極導電層21之方式形成。後閘極孔22，自上表面觀察形成為將第1方向作為長度方向之大致矩形狀。
記憶胞電晶體層L2形成於後閘極導電層L1之上層。記憶胞電晶體層L2具有字元線導電層23a~23d。字元線導電層23a~23d包夾層間絕緣層(未圖示)積層。字元線導電層23a~23d形成為在第1方向保持特定間距在第2方向上延伸之條狀。字元線導電層23a~23d，例如以多晶矽形成。字元線導電層23a作為記憶胞電晶體MT3、MT4之控制閘極(字元線WL3、WL4)發揮功能，字元線導電層23b作為記憶胞電晶體MT2、MT5之控制閘極(字元線WL2、WL5)發揮功能，字元線導電層23c作為記憶胞電晶體MT1、MT6之控制閘極(字元線WL1、WL6)發揮功能，字元線導電層23d作為記憶胞電晶體MT0、MT7之控制閘極(字元線WL0、WL7)發揮功能。
又記憶胞電晶體層L2，如圖4所示般，具有記憶體孔24。記憶體孔24以貫通字元線導電層23a~23d之方式形成。記憶體孔24以對準後閘極孔22之第1方向之端部附近之方式形成。
再者後閘極電晶體層L1及記憶胞電晶體層L2，如圖4所示般，具有區塊絕緣層25a、電荷累積累積層25b、隧道絕緣層25c、及半導體層26。半導體層26作為NAND串15之體(各電晶體之後閘極)發揮功能。
區塊絕緣層25a，如圖4所示般，具有特定之厚度形成於面向後閘極孔22及記憶體孔25之側壁。電荷累積層25b具有特定之厚度形成於區塊絕緣層25a之側面。隧道絕緣層25c具有特定之厚度形成於電荷累積層25b之側面。半導體層26以與隧道絕緣層25c之側面相接之方式形成。半導體層26以填補後閘極孔22及記憶體孔24之方式形成。
半導體層26自第2方向觀察形成為U字狀。即半導體層26具有在相對於半導體基板20之表面垂直之方向延伸之一對之柱狀部26a與連結一對之柱狀部26a之下端之連結部26b。
區塊絕緣層25a及隧道絕緣層25c例如以氧化矽(SiO2)形成。電荷 累積層25b例如以氮化矽(SiN)形成。半導體層26以多晶矽形成。該等之區塊絕緣層25a、電荷累積層25b、隧道絕緣層25c、及半導體層26形成作為記憶體電晶體MT發揮功能之MONOS型電晶體。
上述後閘極電晶體L1之構成換言之，隧道絕緣層25c以包圍連結部26b之方式形成。後閘極導電層21以包圍連結部26b之方式形成。
又上述記憶體電晶體層L2之構成換言之，隧道絕緣層25c以包圍柱狀部26a之方式形成。電荷累積層25b以包圍隧道絕緣層25c之方式形成。區塊絕緣層25a以包圍電荷累積層25b之方式形成。字元線導電層23a~23d以包圍區塊絕緣層25a~25c及柱狀部26a之方式形成。
選擇電晶體層L3，如圖3及圖4所示般，具有導電層27a及27b。導電層27a及27b，以在第1方向具有特定之間距之方式，形成為在第2方向延伸之條狀。一對之導電層27a與一對之導電層27b在第1方向上交替配置。導電層27a形成於一方之柱狀部26a之上層，導電層27b形成於另一方之柱狀部26a之上層。
導電層27a及27b，以多晶矽形成。導電層27a，作為選擇電晶體ST2之閘極(選擇閘極線SGS)發揮功能，導電層27b，作為選擇電晶體ST1之閘極(選擇閘極線SGD)發揮功能
選擇電晶體層L3，如圖4所示般，具有孔28a及28b。孔28a及28b分別貫通導電層27a及27b。又孔28a及28b分別與記憶體孔24對準。
選擇電晶體層L3，如圖4所示般，具備閘極絕緣層29a及29b、以及半導體層30a及30b。閘極絕緣層29a及29b，分別形成於面向孔28a及28b之側壁。半導體層30a及30b，分別以與閘極絕緣層29a及29b相接之方式，形成為在相對於半導體基板20之表面垂直之方向延伸之柱狀。
閘極絕緣層29a及29b，例如以氧化矽(SiO2)形成。半導體層30a及30b，例如以多晶矽形成。
上述選擇電晶體層L3之構成換言之，閘極絕緣層29a，以包圍柱狀之半導體層30a之方式形成。導電層27a，以包圍閘極絕緣層29a及半導體層30a之方式形成。又，閘極絕緣層29b，以包圍柱狀之半導體層30b之方式形成。導電層27b，以包圍閘極絕緣層29b及半導體層30b之方式形成。
配線層L4，如圖3及圖4所示般，形成於選擇電晶體層L3之上層。配線層L4具有源極線層31、插塞層32、及位元線層33。
源極線層31形成為在第2方向延伸之板狀。源極線層31以與在第1方向鄰接之一對之半導體層27a之上表面相接之方式形成。插塞層32以與半導體層27b之上表面相接，在相對於半導體基板20之表面垂直之方向延伸之方式形成。位元線層33在第2方向上保持特定間距，形成為在第1方向延伸之條狀。位元線層33以與插塞層32之上表面相接之方式形成。源極線層31、插塞層32、及位元線層33，例如以鎢(W)等之金屬形成。源極線層31，作為圖1及圖2中說明之源極線SL發揮功能，位元線層33作為位元線BL發揮功能。
1.1.3關於列解碼器11
接著，就列解碼器11之構成，使用圖5進行說明。圖5係列解碼器11及第1驅動器16之方塊圖，關於列解碼器11僅顯示與任一區塊BLK相關聯之構成。即，圖5所示之列解碼器11設置於每個區塊BLK。且列解碼器11將相關聯之區塊BLK設為選擇或非選擇。
如圖所示般列解碼器11具備區塊解碼器40及高耐壓n通道增強型(E型)MOS(Metal Oxide Semiconductor：金屬氧化物半導體)電晶體50~54(50-0~50-7、51-0~51-3、52-0~52-3、53-0~53-3、54-0~54-3)、55。
<關於區塊解碼器40>
首先就區塊解碼器40進行說明。區塊解碼器40，在資料之寫 入、讀出、及消去時，對區塊位址BA進行解碼，輸出信號TG及/RDECA。且，在區塊位址BA與對應之區塊BLK一致時，將信號TG設為“H”位準。設為“H”位準之信號TG之電壓，在寫入時設為VPGMH，在讀出時設為VREADH，在消去時設為Vdda。又，將信號/RDECA設為“L”位準(例如0V)。
另一方面，在區塊位址BA與該區塊BLK不一致時，信號TG設為“L”位準(例如0V)，信號/RDECA設為“H”位準。
另，VPGMH為用以傳輸在資料之寫入時施加於選擇字元線之高電壓VPGM之電壓，VPGMH>VPGM。VREADH為用以傳輸在資料之讀出時施加於非選擇字元線之電壓VREAD之電壓，VREADH>VREAD。Vdda為用以傳輸在資料之消去時施加於字元線之電壓Vdd(~0.5V)之電壓，Vdda>Vdd。
<關於電晶體50>
接著，就電晶體50進行說明。電晶體50係用以對選擇區塊BLK之字元線WL傳輸電壓者。電晶體50-0~50-7分別，電流路徑之一端分別連接於對應之區塊BLK之字元線WL0~WL7，另一端分別連接於信號線CG0~CG7，閘極共通連接於信號線TG。
因此，在例如對應選擇區塊BLK0之列解碼器11-0中，電晶體50-0~50-7為接通狀態，字元線WL0~WL7連接於信號線CG0~CG7。另一方面，在對應非選擇區塊BLK1~BLK3之列解碼器11-1~11-3中，電晶體50-0~50-7為斷開狀態，字元線WL0~WL7自信號線CG0~CG7分離。
另，電晶體50在同一區塊BLK內之全部串組GP中共通使用。
<關於電晶體51、52>
接著，就電晶體51、52進行說明。電晶體51、52係用以對選擇閘極線SGD傳輸電壓者。電晶體51-0~51-3分別為，電流路徑之一端 連接於對應之區塊BLK之選擇閘極線SGD0~SGD3，另一端連接於信號線SGDD0~SGDD3，閘極共通連接於信號線TG。又電晶體52-0~52-3分別為，電流路徑之一端連接於對應之區塊BLK0之選擇閘極線SGD0~SGD3，另一端連接於節點SGD_COM，閘極中賦與有信號/RDECA。節點SGD_COM，為0V或負電壓VBB等使選擇電晶體ST1成為斷開狀態之電壓。
因此，在例如對應選擇區塊BLK0之列解碼器11-0中，電晶體51-1~51-3為接通狀態，電晶體52-0~52-3為斷開狀態。因此，選擇區塊BLK0之選擇閘極線SGD0~SGD3連接於信號線SGDD0~SGDD3。
另一方面，在對應非選擇區塊BLK1~BLK3之列解碼器11-1~11-3中，電晶體51-0~51-3為斷開狀態，電晶體52-0~52-3為接通狀態。因此，非選擇區塊BLK1~BLK3之選擇閘極線SGD0~SGD3連接於節點SGD_COM。
<關於電晶體53、54>
電晶體53、54係用以對選擇閘極線SGS傳輸電壓者，其連接及動作，與在電晶體51、52中將選擇閘極線SGD更換為選擇閘極線SGS者等效。
即，在對應選擇區塊BLK0之列解碼器11-0中，電晶體53-0~53-3為接通狀態，電晶體54-0~52-4為斷開狀態。另一方面，在對應非選擇區塊BLK1~BLK3之列解碼器11-1~11-3中，電晶體51-0~51-3為斷開狀態，電晶體52-0~52-3為接通狀態。
<關於電晶體55>
接著，就電晶體55進行說明。電晶體55係用以對後閘極線BG傳輸電壓者。電晶體55，電流路徑之一端連接於對應之區塊BLK之後閘極線BG，另一端連接於信號線BGD，閘極共通連接於信號線TG。
因此，在對應選擇區塊BLK0之列解碼器11中，電晶體55為接通 狀態，在對應非選擇區塊BLK1~BLK3之列解碼器11-1~11-3中，電晶體55為斷開狀態。
1.1.4關於驅動器電路12
接著，就驅動器電路12之構成進行說明。驅動器電路12，對信號線CG0~CG7、SGDD0~SGDD3、SGSD0~SGSD3、及BGD之各者，傳輸資料之寫入、讀出、及消去所需之電壓。
如圖6所示般驅動器電路12具備CG驅動器60(60-0~60-7)、SGD驅動器61(61-0~61-3)、SGS驅動器62(62-0~62-3)、BG驅動器64、及電壓驅動器63。
電壓驅動器63生成區塊解碼器40及CG驅動器60中使用之電壓。CG驅動器60-0~60-7分別根據頁位址，對信號線CG0~CG7(字元線WL0~WL7)，傳輸必要之電壓。SGD驅動器61-0~61-3分別對信號線SGDD0~SGDD3(選擇閘極線SGD0~SGD3)，傳輸需要之電壓。SGS驅動器62-0~62-3分別對信號線SGSD0~SGSD3(選擇閘極線SGS0~SGS3)，傳輸需要之電壓。BG驅動器64對後閘極線BG傳輸需要之電壓。
1.2關於記憶胞陣列之測試方法
接著，就上述構成之記憶胞陣列10之測試方法進行說明。本方法係記憶胞陣列10內有不良之情形，以串組GP單位對其進行管理者。
1.2.1關於不良串資訊之記錄方法
首先，就不良串資訊之記錄方法進行說明。圖6係顯示在出貨前相對於NAND型快閃記憶體1進行之測試方法之概略之流程圖。測試根據NAND型快閃記憶體1之測試器之命令實施。另，以下有將串組GP僅稱為串之情形。
如圖所示般測試器測試記憶胞陣列10內之記憶胞電晶體MT是否 正常動作(步驟S10)。
且，在任一串中發現不良記憶胞之情形(步驟S11、YES)，控制器對該串之全部選擇電晶體ST1、ST2、或後閘極電晶體BT寫入不良串資訊(步驟S12)。更具體而言，對選擇電晶體ST1、ST2、或後閘極電晶體BT之電荷累積層注入電荷，使臨限值電壓上升。所謂不良串資訊，為通知該串中包含有不良胞，無法使用之資訊。
圖7顯示本實施形態之記憶胞電晶體MT之可取得之資料、以及記憶胞電晶體MT、後閘極電晶體BT、及選擇電晶體ST1、ST2之臨限值分佈。
如圖所示般，各個記憶胞電晶體MT根據其臨限值例如可保持2位元之資料。該2位元資料，自臨限值較低者依序，例如為“11”、“01”、“00”、“10”。
保持“11”資料之記憶胞之臨限值為“Er”位準或“EP”位準。Er位準為拉出電荷累積層內之電荷，消去資料之狀態之臨限值，不僅可取得正之值亦可取得負之值。EP位準為在電荷累積層內注入電荷之狀態之臨限值，為Er位準或其以上之位準，具有正之值。
“01”、“00”、及“10”亦為電荷累積層內注入有電荷之狀態之臨限值。保持“01”資料之記憶胞之臨限值為“A”位準，較Er位準及EP位準高。保持“00’’資料之記憶胞之臨限值為“B”位準，較A位準高。保持“10”資料之記憶胞之臨限值為“C”位準，較B位準高。當然，2位元資料與臨限值之關係並非限定於該關係者，例如亦可為如“11”資料對應“C”位準般之情形，對於兩者之關係可適宜選擇。
後閘極電晶體BT之臨限值通常為Er位準或EP位準。該臨限值為在通常之讀出及寫入動作中，後閘極電晶體BT接通之位準。即，在資料之讀出及寫入時，後閘極線BG中施加有電壓VCG-BGV。該電壓例如為EP位準與A位準之間之電壓。
與此相對，若寫入不良串資訊，則後閘極電晶體BT之臨限值，設定為較VCG-BGV高之位準，例如為A~C位準之任一者。因此，藉由寫入不良串資訊，後閘極電晶體BT始終為斷開狀態。
選擇電晶體ST1、ST2之臨限值通常為“SG/EP”位準。該臨限值為在通常之讀出及寫入動作中，選擇選擇閘極線SGD、SGS施加電壓VSG時，選擇電晶體ST1、ST2接通之位準。該電壓例如為自EP位準至A位準之範圍之值。
與此相對，若寫入不良串資訊，則選擇電晶體ST1、ST2之臨限值為“SG/AC”位準。此係較VSG高，例如自B位準至C位準之範圍之值。因此，藉由寫入不良串資訊，選擇電晶體ST1、ST2始終為斷開狀態。
1.2.2關於不良串之檢測方法
接著，就使用根據上述方法寫入之不良串資訊檢測不良串之方法進行說明。不良串之檢測，藉由對各串在選擇全部字元線WL之狀態下執行資料之讀出進行。
圖8係任一區塊BLK之電路圖，顯示選擇串組GP0時之資料之讀出時之情況。另，在圖8中串數雖為2個，但此僅為一例。
如圖所示般，全部字元線WL0~WL7中，利用CG驅動器60施加有電壓VREAD。VREAD為無論保持資料如何均使記憶胞電晶體MT接通之電壓，為較圖7之“C”位準高之電壓。
又，BG驅動器64對後閘極線BG施加VCG_BGV，SGD驅動器61-0及SGS驅動器62-0對選擇閘極線SGD0及SGS0施加VSG。
另，選擇閘極線SGD1~SGD3及SGS1~SGS3中施加有0V。因此，串組GP1~GP3為非選擇。
在該狀態下，感測放大器12感測位元線BL中讀出之資料，根據該讀出資料可檢測該串是否不良。以下，就非不良與為不良之情形進 行說明。又在以下之說明中，以只要無特別說明，以將不良串資訊寫入至選擇電晶體ST1、ST2之情形為例進行說明。
又，不良串或不良區塊之測試(第2實施形態中說明之串測試及區塊測試)、或在通常動作時，例如根據位元線BL自身之不良，無論胞之讀出結果如何位元線BL之狀態均為“0”或“1”般之不良，設為已藉由行冗餘(column redundancy)等而經恢復者。檢測此處說明之不良串之階段亦相同。因此，在該階段中，為可正確判定來自記憶胞陣列之讀出結果之狀態。
<選擇串非不良之情形>
首先，就選擇串非不良之情形使用圖9及圖10進行說明。圖9係沿著位元線方向之區塊BLK之一部分區域之剖面圖，圖10係選擇串之電路圖。
如圖9所示般，若選擇串非不良，則該串內之選擇電晶體ST1、ST2之臨限值為SG/EP位準。因此，選擇電晶體ST1、ST2，藉由施加電壓VSG而成為接通狀態。又，藉由施加電壓VREAD，全部記憶胞電晶體MT無論保持資料如何均為接通狀態。
其結果，如圖10所示般，在選擇之串組內之全部NAND串15中，胞電流Icell自位元線BL向源極線SL流動(將Icell流動時之位元線BL之狀態定義為“1”狀態(BL為邏輯“L”位準))。
即，在對全部字元線WL施加VREAD讀出資料時，若全部位元線BL=“1”，則可判斷為選擇串非不良。
<選擇串為不良之情形>
接著，就選擇串為不良之情形使用圖11及圖12進行說明。圖11係沿著位元線方向之區塊BLK之一部分區域之剖面圖，圖12係選擇串之電路圖。
如圖11所示般，若選擇串為不良，則該串內之選擇電晶體ST1、 ST2之臨限值為SG/AC位準。因此，選擇電晶體ST1、ST2，即使施加電壓VSG仍維持斷開狀態。全部記憶胞電晶體MT，無論資料如何均為接通狀態。
其結果，如圖12所示般，在選擇之串組內之全部NAND串15中，由於選擇電晶體ST1、ST2為斷開狀態，故胞電流Icell不流動(將此時之位元線BL之狀態定義為“0”狀態(BL為邏輯“H”位準))。
即，在對全部字元線WL施加VREAD讀出資料時，若全部位元線BL=“0”，則可判斷為選擇串組為不良。
另，上述動作，在不良串資訊寫入後閘極電晶體BT之情形中亦相同。在該情形下，雖選擇電晶體ST1、ST2為接通狀態，但由於後閘極電晶體BT為斷開狀態，故全部位元線BL=“0”。
1.3關於資料之消去方法
接著，就本實施形態之NAND型快閃記憶體1之資料消去方法進行說明。在本實施形態中，根據不良串資訊寫入至選擇電晶體ST1、ST2與後閘極電晶體BT之何者，消去方法不同。
圖13係消去方法之流程圖。如圖所示般，不良串資訊寫入至選擇電晶體ST1、ST2之情形(步驟S20，YES)，進行通常之消去方法，對後閘極線BG例如施加電壓VBG1(步驟S21)。與此相對，不良串資訊寫入至後閘極電晶體BT之情形(步驟S20，NO)，將後閘極線BG之電位設為較通常高而進行消去(步驟S22)。後閘極線BG中例如施加有電壓VBG2(>VBG1)。藉此，可防止寫入後閘極電晶體BT之不良串資訊被消去。
圖14係沿著選擇區塊之位元線方向之剖面圖，顯示資料之消去時之情況。
如圖所示般，對於位元線BL及源極線SL，利用第2驅動器17施加有消去電壓VERA(例如20V)。又，對於選擇閘極線SGD、SGS，利用 SGD驅動器61及SGS驅動器62，施加有VERA-△V(例如12V)。藉此，在選擇閘極端上產生GIDL(gate induced drain leakage：閘極誘發汲極洩漏)。根據GIDL產生之電洞-電子對中，電洞進入電壓較低之支柱26內。因此，支柱26之電位上升至消去電壓VERA。
全部字元線WL中施加有0V。其結果，在記憶胞電晶體MT之電荷累積層內獲取電洞，消去資料。
此時，後閘極線BG中，通常施加有VBG1(例如0~0.5V)。然而，在後閘極電晶體BT中寫入有不良串資訊之情形下，施加VBG2(例如7.4V)。
另，是否消去後閘極電晶體之資料，亦可以參數預先設定。可在基於該參數對於後閘極電晶體執行消去動作之情形下施加VBG1(步驟S21)，在將不良串資訊寫入至後閘極電晶體之模式之情形(不對於後閘極電晶體執行消去動作之情形)下施加VBG2(步驟S22)。或，關於後閘極電晶體，亦可消去及寫入均不進行。
1.4本實施形態之效果
作為為實現NAND型快閃記憶體之位元密度提高之方法，其為接近極限之微細化變化者，考慮積層化。作為其一例，提案使用縱型電晶體積層記憶胞之積層型NAND型快閃記憶體。
作為積層化之一技術，有在積層之字元線上統一開記憶體孔，在其中形成記憶胞之技術。在積層化時，需要以鄰接之複數串捆束控制閘極(字元線)。原因係因為相對於控制閘極隨著記憶胞之積層增加，金屬配線層數因成本之關係無法輕易地增加。因此，若藉由根據記憶胞積層數捆束鄰接之控制閘極彼此，減少抽出之根數，則不用增加金屬配線層數。具有共通之控制閘極之該串之集合為圖1及圖2中說明之區塊BLK。
在記憶胞二維排列於半導體基板上之平面型NAND型快閃記憶體 中，產生短路性之不良之情形，其區塊設為不良區塊，不進行存取。積層型NAND型快閃記憶體之情形亦相同，在產生不良之情形下，考慮將其區塊作為不良區塊處理。
然而，如圖1及圖2中說明般，積層型NAND快閃記憶體之1區塊內之記憶胞數量非常多，如圖1所示般，1串(1串組GP)之記憶胞數量相當於平面型NAND快閃記憶體之1個區塊BLK。即，所謂1區塊BLK不良，有與在平面型NAND快閃記憶體中數個區塊BLK同時不良相同程度之衝擊。
此點，若為本實施形態之構成，則以串單位(串組GP單位)管理記憶胞之良/不良。因此，例如即使為產生不良之情形，仍可減少作為不良處理之串數，可更有效地使用記憶體空間。
又在本實施形態之構成中，不良串資訊寫入至選擇電晶體ST1、ST2或後閘極電晶體BT。因此，可更高可靠性地保持不良串資訊。對於該點，以下詳細說明。
圖15係記憶胞陣列10之製造途中之剖面圖。如圖所示，在記憶胞陣列10中，首先形成後閘極電晶體BT。其後，在後閘極電晶體BT上，層間絕緣膜與字元線層遍及複數層積層。且如圖15所示般，統一蝕刻複數個字元線層，形成記憶體孔。其後，在於記憶體孔內形成區塊絕緣層25a、電荷累積層25b、隧道絕緣層25c、及半導體層26後，形成選擇電晶體ST1、ST2。
如此，複數個記憶胞電晶體MT以同一工序形成。且，由於形成非常深之記憶體孔，且在該記憶體孔內形成記憶胞電晶體MT，故較容易產生記憶體孔堵塞等不良。
與此相對選擇電晶體ST1、ST2及後閘極電晶體BT，以與記憶胞電晶體MT不同之工序形成。又，由於亦不需要較深之記憶體孔，故與記憶胞電晶體MT相比較，認為不良之產生之概率極低。
因此，藉由對選擇電晶體ST1、ST2及後閘極電晶體BT寫入不良串資訊，使該等之電晶體確實地斷開，如圖11及圖12中說明般，可防止胞電流流動。
2.第2實施形態
接著，就第2實施形態之半導體記憶裝置進行說明。本實施形態係關於用以檢測不良串及不良區塊之測試方法與將檢測出之不良資訊寫入ROM(Read Only Memory：唯讀記憶體)熔斷器內前之動作之詳情者。以下，僅就與第1實施形態不同之點進行說明。
2.1關於NAND型快閃記憶體1之測試方法
2.1.1關於序列之整體之流程
首先，就測試序列之流程之概要，使用圖16進行說明。圖16係顯示根據記憶胞電晶體MT之測試，將基於該測試結果之不良資訊寫入記憶胞陣列10內之前之處理之流程之流程圖，各步驟利用測試器之控制執行。
首先測試器進行區塊測試(步驟S30)。此係如以串單位無法恢復，必須以區塊單位禁止使用般之不良(區塊不良)之有無之檢查，例如為短路系不良之篩選測試。
區塊測試失敗(fail)之情形(步驟S30，FAIL)，測試器進行不良區塊(bad block)登錄(步驟S31)。即測試器，對對應該區塊BLK之區塊解碼器40之閂鎖設置旗標，藉此區塊解碼器40，始終將對應之區塊BLK設為非選擇。
接著測試器進行串測試(步驟S32)。此係串不良之有無之檢查，例如為斷路系不良之篩選測試。
串測試失敗之情形(步驟S32，FAIL)，測試器對該串內之全部選擇電晶體ST1、ST2、或後閘極電晶體BT，寫入不良串資訊(以後，稱為不良串資訊)(步驟S33)。即，選擇電晶體ST1、ST2、或後閘極電晶 體BT之臨限值，設置為如該等之電晶體始終為斷開狀態般之值。另，以後，將將不良串資訊寫入至選擇電晶體ST1、ST2或後閘極電晶體BT之動作模式稱為不良串模式(BSM：bad string mode)。
接著測試器進行頁測試(步驟S34)。此係頁不良之有無之檢查，例如為資料之程式是否可正常執行之測試。
頁測試失敗之情形(步驟S34，FAIL)，測試器對該串內之全部選擇電晶體ST1、ST2、或後閘極電晶體BT，寫入不良串資訊(步驟S33)。即，選擇電晶體ST1、ST2、或後閘極電晶體BT之臨限值，設置為如該等之電晶體始終為斷開狀態般之值。
根據以上之步驟S30~S35之處理，完成記憶胞電晶體MT之測試與其測試結果(不良資訊)之旗標。接著測試器將旗標之不良資訊向記憶胞陣列10之特定之區域內寫入。
首先測試器收集不良區塊資訊(步驟S36)。此係藉由校對上述之區塊解碼器40內之旗標而進行。且測試器將不良區塊資訊寫入至記憶胞陣列10之ROM熔斷器內(步驟S37)。
接著測試器收集不良串資訊(步驟S38)。不良串資訊之收集，如第1實施形態之圖8~圖12中說明般，藉由對全部字元線WL施加VREAD執行讀出動作而進行。且測試器，將不良串資訊，寫入至記憶胞陣列10之任一區域中(步驟S39)。
就上述之各步驟之詳情，以下進行說明。
2.1.2關於區塊測試
首先，就區塊測試，使用圖17進行說明。圖17係顯示步驟S30~S31之詳情之流程圖。
首先測試器選擇任一區塊BLK(步驟S40)。且測試器，對選擇區塊BLK，實施區塊測試(步驟S41)。作為區塊測試之一例，例如列舉字元線短路測試。字元線WL間產生短路之情形，包含該不良之區塊 BLK，期望將區塊BLK整體設為不可使用。
通過區塊測試之情形(步驟S42，YES)，若該區塊BLK為最終區塊(步驟S43，YES)，則處理結束。若非最終區塊(步驟S43，NO)，則對下一區塊BLK重複相同之處理(步驟S44)。
區塊測試失敗之情形(步驟S42，NO)，測試器將不良區塊資訊(BBF：bad block flag)設置於區塊解碼器40(步驟S43)。且，前進至步驟S43。
2.1.3關於串測試
接著，就串測試，使用圖18進行說明。圖18係顯示步驟S32~S33之詳情之流程圖。
首先測試器選擇任一區塊BLK之任一串(串組GP)(步驟S50)。且測試器實施串測試(步驟S51)。作為串測試之一例，例如列舉記憶體孔之斷路(open)測試。記憶體孔例如產生堵塞，成為斷路之情形，期望將包含該記憶體孔之串組GP設為不可使用。然而，由於並非對其他串組GP帶來不良影響者，故無須在區塊單位中設為不良。
通過串測試之情形(步驟S52，YES)，若該串非最終串(步驟S53，NO)，則選擇下一串(步驟S54)，回到步驟S51。若為最終串(步驟S53，YES)，且該串為最終區塊BLK內之串(步驟S55，YES)，則處理完成。若非最終區塊BLK內之串(步驟S55，NO)，則選擇下一區塊(步驟S56)，回到步驟S51。
在步驟S52中，串測試失敗之情形(步驟S52，NO)，測試器判斷不良串模式BSM是否可使用(步驟S57)。該判斷，藉由將例如顯示BSM是否可使用之資訊，累積於NAND型快閃記憶體1之任一暫存器，測試器參照此等實現。
若不良串模式BSM可使用(步驟S57，YES)，則測試器，將不良串資訊旗標於該串內之選擇電晶體ST1、ST2或後閘極電晶體BT(步驟 S58)。且，若該旗標成功(步驟S59，YES)，則前進至步驟S53。
若BSM不可使用(步驟S57，NO)，或若步驟S58之旗標失敗(步驟S59，NO)，則測試器對對應之區塊解碼器40設置不良區塊旗標BBF(步驟S60)。即，該情形由於以串單位之恢復為不可能，故將區塊整體作為不良處理。
2.1.4關於頁測試
接著，就頁測試，使用圖19進行說明。圖19係顯示步驟S34~S35之詳情之流程圖。
首先測試器選擇任一區塊BLK之任一串(串組GP)之任一頁(步驟S70)。且測試器實施頁測試(步驟S71)。作為頁測試之一例，例如列舉全部位元為“0”之頁資料之寫入測試。
通過頁測試之情形(步驟S72，YES)，若該頁非串內之最終頁(步驟S72，NO)，則選擇下一頁(步驟S73)，回到步驟S71。若為最終頁(步驟S72，YES)，則對於全部頁頁測試成功(步驟S74，YES)，且若該串為對應之區塊BLK內之最終串(步驟S75，YES)，對應之區塊BLK為最終區塊(步驟S76，YES)，則處理完成。
在步驟S75中，若非最終串(步驟S75，NO)，則測試器選擇下一串(步驟S77)，且重設暫存器內之狀態(步驟S78)，回到步驟S71。
在步驟S76中，若非最終區塊(步驟S76，NO)，則選擇下一區塊BLK(步驟S79)，前進至步驟S77。
在步驟S74中，在任一頁中頁測試失敗之情形(步驟S74，NO)，測試器判斷不良串模式是否可使用(步驟S80)。
若BSM可使用(步驟S80，YES)，則測試器，將不良串資訊旗標於該串內之選擇電晶體ST1、ST2或後閘極電晶體BT(步驟S81)。且，若該旗標成功(步驟S82，YES)，則前進至步驟S75。是否成功，可藉由僅參照當前之狀態而非累積之狀態判斷。
若BSM不可使用(步驟S80，NO)，或若步驟S81之旗標失敗(步驟S82，NO)，則測試器，對對應之區塊解碼器40設置不良區塊旗標BBF(步驟S83)。即，該情形亦由於以串單位之恢復為不可能，故將區塊整體作為不良處理。
2.1.5關於不良區塊資訊之寫入
接著，就將不良區塊資訊寫入至記憶胞陣列10之處理，使用圖20進行說明。圖20係顯示步驟S36~S37之詳情之流程圖。
首先測試器選擇任一區塊BLK(步驟S90)。且測試器實施不良區塊感測(步驟S91)。此係用以判斷選擇之區塊BLK是否為不良區塊之處理，例如可根據區塊解碼器40內之不良區塊旗標BBF之有無判斷。
若設置有不良區塊旗標BBF(步驟S72，NO)，則該區塊BLK之區塊位址傳輸至感測放大器12之閂鎖電路(步驟S96)。若感測放大器12之閂鎖電路溢流(步驟S97，YES)，即若設置有BBF之區塊位址數超過特定數，則測試器將該NAND型快閃記憶體1看作不良品。
以上之處理重複至最終區塊為止(步驟S93，NO，步驟S94)。且，若對全部之區塊BLK進行不良區塊感測，則測試器，將傳輸至感測放大器12之閂鎖電路之區塊位址，寫入至記憶胞陣列10之ROM熔斷器內(步驟S95)。
另，所謂ROM熔斷器，在記憶胞陣列10內作為讀出專用設定，且為在電源接通時自動讀出資訊之區域。
2.1.6關於不良串資訊之寫入
接著，就將不良串資訊寫入至記憶胞陣列10之處理，使用圖21進行說明。圖21係顯示步驟S38~S39之詳情之流程圖。
首先測試器選擇任一區塊BLK之任一串(串組GP)(步驟S100)。且測試器實施不良區塊感測(步驟S101)。此係與先前說明之步驟S91相同之處理。若選擇區塊BLK為不良區塊(步驟S102，NO)，則選擇下一 區塊(步驟S103)，回到步驟S101。
若選擇區塊BLK非不良區塊(步驟S102，YES)，則測試器實施不良串感測(步驟S105)。此如先前說明般，藉由執行如第1實施形態之圖8~圖12般之讀出動作而進行。
若讀出動作之結果、全部位元線BL=“0”(步驟S106，NO)，即，在圖11及圖12之情形下，可判斷為選擇電晶體ST1、ST2或後閘極電晶體BT中寫入有不良串資訊。因此，選擇區塊BLK之區塊位址與選擇串之串位址傳輸至感測放大器12之閂鎖電路(步驟S111)。若感測放大器12之閂鎖電路溢流(步驟S112，YES)，則測試器判斷為該NAND型快閃記憶體1為不良。
以上之處理，在選擇區塊之最終串前一直重複(步驟S107，NO，步驟S108)。再者，相同之處理，相對於全部區塊BLK重複(步驟S109，NO，步驟S103)。
且，若對全部之區塊BLK進行不良串感測，則測試器，將傳輸至感測放大器12之閂鎖電路之區塊位址及串位址，寫入記憶胞陣列10之特定之區域(以下，將此稱為第2ROM熔斷器)內(步驟S110)。
該第2ROM熔斷器為與寫入有不良區塊位址之ROM熔斷器不同之區域，而非在電源接通時自動讀出資訊之區域。然而，第2ROM熔斷器亦與ROM熔斷器相同，並非作為純正之使用者資料之保持用，而係用以保持各種設定資料之區域，亦為禁止來自使用者(主機機器)之直接之存取，或僅可實現限定之存取之區域。
2.2本實施形態之效果
在第1實施形態中說明之方法，例如可根據上述之本實施形態實施。
3.第3實施形態
接著，就第3實施形態之半導體記憶裝置進行說明。本實施形態 係關於上述第2實施形態中說明之ROM熔斷器及第2ROM熔斷器之構成例與用以利用控制器讀出寫入該等之區域之資訊之方法者。以下，僅就與第1、第2實施形態不同之點進行說明。
3.1關於ROM熔斷器及第2ROM熔斷器
圖22係記憶胞陣列10之模式圖。如圖所示般，記憶胞陣列10中，包含有稱為FROM(Fuse ROM：熔斷器ROM)、CROM(Controller ROM：控制器ROM)、及NROM之區域。FROM相當於第2實施形態中說明之ROM熔斷器，CROM相當於第2ROM熔斷器。NROM為通常之ROM區域，且為使用者(主機機器)可存取之ROM區域。該等之區域設置於任一區塊，再者其他區塊中設置有備件。
圖23係FROM及CROM之資料構造之模式圖。如圖所示般FROM保持修整資料、不良行資訊、及不良區塊資訊。CROM除不良串資訊之外，儲存控制器為控制．管理NAND型快閃記憶體1所需之各種資訊。
圖24係顯示CROM內之不良串資訊之資料構造之模式圖。如圖所示般CROM包含valid(有效)資料欄、區塊位址資料欄、及串位址資料欄。valid資料欄顯示該CROM為有效或無效，例如藉由設置“1”設為有效。區塊位址資料欄及串位址資料欄分別保持不良串之區塊位址與串位址。在圖24之例中，區塊BLK0之串1及串5、以及區塊BLK5之串10作為不良串登錄。
圖25係顯示CROM內之不良串資訊之另一資料構造之模式圖。如圖所示般CROM包含valid資料欄、區塊位址資料欄、及串資料欄。valid資料欄與圖24相同。區塊位址資料欄保持包含不良串之區塊位址。串資料欄僅設置有包含於1個區塊BLK之全部串數。且，在對應不良串之資料欄中設置“1”，在對應正常之串之資料欄中設置“0”。
在圖25之例中，區塊BLK0之串3及串7、區塊BLK2之串1、串3、 及串5、以及區塊BLK10之串1作為不良串登錄。
3.2向不良資訊之控制器之傳輸動作
接著，就用以將不良區塊資訊及不良串資訊向控制器傳輸之動作，使用圖26進行說明。另，第2實施形態中說明之圖16~圖21之處理，例如為在製造時利用測試器執行之處理，以下說明之動作，為在NAND型快閃記憶體1之出貨後，每次電源接通時在NAND型快閃記憶體1中執行之處理。
首先，利用控制器在NAND型快閃記憶體1中接通電源(步驟S120)。於是NAND型快閃記憶體1，根據序列發生器之控制自FROM讀出資料(步驟S121)，將此傳輸至快取記憶體(步驟S122)。該讀出(POR：Power on Read(電源開啟讀出))不接收來自控制器之讀出命令地執行。又，亦可藉由自控制器接收重設命令，執行步驟S121。在資料無法正確讀出之情形下(步驟S123，NO)，切換為備件之FROM，再次嘗試資料之讀出(步驟S124)。若可正確讀出(步驟S123，YES)，則將讀出之資訊(包含不良區塊資訊)傳輸至控制器(步驟S125)。接收資訊之控制器，根據該資訊，進行對列解碼器11之不良區塊旗標BBF之設置等之處理。
接著NAND型快閃記憶體1，在任一時點，自控制器接收CROM讀出指令(步驟S126)。於是，NAND型快閃記憶體1響應該指令，根據序列發生器之控制自CROM讀出資料(步驟S127)，並將此傳輸至快取記憶體(步驟S128)。在資料無法正確讀出之情形下(步驟S129，NO)，切換為備件之CROM，再次嘗試資料之讀出(步驟S130)。若可正確讀出(步驟S129，YES)，則首先將不良串資訊傳輸至控制器(步驟S131)，接著將CROM內之其他資訊傳輸至控制器(步驟S132)。當然，步驟S131與S132之順序亦可倒過來。
3.3本實施形態之效果
利用上述第1、第2實施形態中說明之BSM技術之不良串資訊，可使用本實施形態之方法傳輸至控制器。
4.第4實施形態
接著，就第4實施形態之半導體記憶裝置進行說明。本實施形態係關於上述第1至第3實施形態中說明之NAND型快閃記憶體1之資料消去時之消去驗證者。以下，僅就與第1至第3實施形態不同之點進行說明。
4.1關於第1消去方法
首先，就第1消去方法進行說明。圖27係記憶胞陣列之電路圖，顯示消去驗證時之情況。
根據第1方法，消去驗證時，列解碼器11選擇消去對象情況BLK內之全部之串。即，如圖27所示般，對全部字元線WL施加VEVFY，對全部選擇閘極線SGD、SGS施加VSG。即，對全部串統一讀出資料。另，VEVFY為作為Er位準或EP位準之上限之驗證位準。
圖28係沿著位元線方向之區塊BLK之剖面圖，顯示消去對象區塊包含1個不良串之情形。
如圖所示般，在不良串中選擇電晶體ST1、ST2或後閘極電晶體BT為斷開狀態(圖中之叉記號)。因此，胞電流未自位元線BL流向不良串。然而，在其他正常之串中，選擇電晶體ST1、ST2、及後閘極電晶體BT為接通狀態。因此，若正常之串之記憶胞電晶體MT之臨限值降低至期望之值，則胞電流經由該串自位元線BL流向源極線SL。
藉此位元線BL之電位降低，消去驗證通過。
4.2關於第2消去方法
接著，就第2消去方法進行說明。第2方法係1串1串進行消去驗證之方法。即，在圖27中，首先藉由對選擇閘極線SGD0、SGS0施加VSG，對其他選擇閘極線SGD1~3、SGS1~3施加0V，僅選擇串組 GP0進行消去驗證。接著，藉由對選擇閘極線SGD1、SGS1施加VSG，對其他選擇閘極線SGD0、SGD2~SGD3、SGS0、SGS2~SGS3施加0V，僅選擇串組GP1進行消去驗證。以後，相同地依序僅選擇串組GP2、GP3進行消去驗證。
以下，就第2消去方法之詳情，使用圖29及圖30進行說明。圖29係顯示第2消去方法之處理整體之流程之流程圖，圖30係特別顯示消去驗證之詳情之流程圖。以下之處理，響應自控制器接收消去指令，在序列發生器之主導之下執行。
如圖29所示般，首先，選擇任一區塊BLK之任一串(串組GP)(步驟S140)。且，實施不良串感測(步驟S141)。即，執行第1實施形態中使用圖8~圖12說明之讀出動作。步驟S141之結果，若全部位元線BL=“0”(步驟S142)，即若選擇串為不良串，則在設置於每串之暫存器(PASS_REG)中設置“1”(步驟S145)。暫存器PASS_REG為保持是否通過消去驗證之資訊之暫存器，在該情形下在消去驗證執行前設置“1”。該處理相對於消去對象區塊BLK之全部串進行(步驟S143、S144)。
步驟S141~S145之處理相對於全部串執行後，校對全部之暫存器PASS_REG。暫存器PASS_REG之全部中設置“1”之情形(步驟S146，YES)，意味消去對象區塊BLK之全部串為不良串。因此NAND型快閃記憶體1相對於控制器通知消去失敗。在該情形下，藉由將狀態失敗送回至控制器，通知相對於該區塊之今後之存取禁止。控制器以後將該區塊作為不良區塊管理。
任一暫存器PASS_REG中設置“0”之情形(步驟S146，NO)，消去對象區塊BLK內之資料統一消去(步驟S147)。
資料消去之後，進行消去驗證(步驟S148)。消去驗證之結果(步驟S149，YES)，若全部之暫存器PASS_REG中設置“1”(步驟S149， YES)，則消去動作完成。另一方面，若任一暫存器PASS_REG中設置“0”(步驟S149，NO)，且未達到消去重複指令次數之上限(步驟S150，NO)，則回到步驟S147，重複資料消去及消去驗證。
在步驟S150中若達到消去重複指令次數之上限(步驟S150，YES)，則消去失敗。此時，NAND型快閃記憶體1，藉由在設置於每串之狀態暫存器中設置“1”，將該串為不良串此點通知控制器。此處通知之不良串為第2實施形態中說明之測試序列中判斷為正常之串，為包含測試後產生之不良者。因此控制器，既可將通知之不良串資訊追記於第2ROM熔斷器內，亦可控制器自己管理。
發現此種後天之不良之情形，控制器如第1實施形態中說明般，將該不良資訊寫入至對應之選擇電晶體ST1、ST2或後閘極電晶體BT。且，將該不良串資訊，寫入NAND型快閃記憶體1之任一區域。該區域，既可如上所述般為第2ROM熔斷器內，或亦可為與第2ROM熔斷器不同之區域。當然，亦可不寫入NAND型快閃記憶體1，控制器保持於內部具備之RAM(Random Access Memory：隨機存取記憶體)等。
接著，就上述步驟S148之消去驗證之詳情，使用圖30進行說明。如圖所示般，選擇消去資料之情況BLK之任一串(串組GP)(步驟S160)。且，例如序列發生器確認對應選擇串之暫存器PASS_REG(步驟S161)。
若暫存器PASS_REG為“1”(步驟S161，NO)，則意味該串已經通過消去驗證。因此序列發生器判斷該串是否為消去資料之區塊BLK之最終串(步驟S165)。若為最終串(步驟S165，YES)，則消去驗證完成。若非最終串(步驟S165，NO)，則序列發生器選擇下一串(步驟S166)，回到步驟S161。
在步驟S161中，若對應選擇串之暫存器PASS_REG為“0”，則序 列發生器進行以串單位之消去驗證(步驟S162)。即，僅對於選擇串，執行資料之讀出動作。若通過消去驗證(步驟S163，YES)，即若全部位元線BL=“1”，則該串內之記憶胞電晶體MT之臨限值不到驗證位準VEVFY。因此序列發生器，在暫存器PASS_REG中設置“1”(步驟S164)，前進至步驟S165。若消去驗證失敗(步驟S163，NO)，則省略步驟S164前進至步驟S165。
4.3本實施形態之效果
若為本實施形態之方法，則可提高消去動作之可靠性。就本效果，以下，一面參照圖31一面進行說明。圖31係沿著位元線方向之區塊BLK之剖面圖，顯示以串單位進行消去驗證之情況。
如圖所示般，在以串單位進行消去驗證之情形下，若應用不良串模式BSM，則相對於不良串之消去驗證始終失敗。原因係因為即使例如記憶胞電晶體MT1、MT2之臨限值充分降低，選擇電晶體ST1、ST2或後閘極電晶體BT仍為斷開狀態。因此，即使其他正常之串之消去成功，仍有該區塊BLK之消去動作判斷為失敗之可能性。
該點，若為本實施形態，則預先檢測消去區塊BLK內是否包含不良串。且，關於不良串不進行消去驗證，在暫存器PASS_REG中設定“1”。即，預先寫入通過消去驗證之要旨之資訊。
其結果，由於不良串始終通過消去驗證，故可防止BSM對消去動作帶來不良影響。
5.第5實施形態
接著，就第5實施形態之半導體記憶裝置進行說明。本實施形態係關於一種與上述第2、第3實施形態不同，並不將不良串資訊寫入第2ROM熔斷器，而寫入列解碼器11，不利用控制器而利用NAND快閃記憶體1管理不良串之方法。以下，僅就與第1至第4實施形態不同之點進行說明。
5.1關於區塊解碼器40
首先，就區塊解碼器40進行說明。
5.1.1關於區塊解碼器40之構成
圖32係本實施形態之區塊解碼器40之電路圖。如圖所示般區塊解碼器40籠統地具備解碼電路80、位準移位器81、第1保持電路82、第2保持電路83、第1調節電路84、及第2調節電路85。
解碼電路80具備低耐壓型之增強型p通道MOS電晶體86、87、低耐壓型之增強型n通道MOS電晶體88-0~88-4、89~91、及反相器92~94。
MOS電晶體86、87，源極中賦與有電源電位VDD，汲極共通連接，MOS電晶體86之閘極中賦與有信號RDEC。MOS電晶體90、91，源極接地，汲極共通連接，MOS電晶體90之閘極中賦與有信號ROMBAEN。信號ROMBAEN，通常，經常為“L”位準。MOS電晶體88-0~88-4、89，其電流路徑依序串聯連接於MOS電晶體86、87之汲極與MOS電晶體90、91之汲極之間。且各個閘極中輸入有信號ARROWA~ARROWE、RDEC。在區塊解碼器40相當於選擇區塊之情形下，信號ARROWA~ARROWE之全部為“H”位準，在不相當之情形下至少任一者為“L”位準。信號RDEC係在輸入信號ARROWA~ARROWE時成為“H”位準之信號。反相器92~94串聯連接，反相器92之輸入節點連接於MOS電晶體86、87之源極及MOS電晶體88-0之汲極。反相器92之輸出節點及反相器93之輸入節點連接於MOS電晶體87之閘極。又反相器91之輸出為信號/RDECA。
接著，就位準移位器81進行說明。位準移位器81具備MOS電晶體95~98。
MOS電晶體97為低耐壓型之空乏型n通道MOS電晶體，汲極連接於反相器94之輸出節點，閘極中賦與有信號BSTON。信號BSTON係 在區塊位址解碼時成為“H”位準之信號。MOS電晶體98為較MOS電晶體97高耐壓型之空乏型n通道MOS電晶體。MOS電晶體98，汲極連接於MOS電晶體97之源極，閘極中賦與有信號BSTON。MOS電晶體96為高耐壓型之增強型p通道MOS電晶體。電晶體96，汲極連接於電晶體98之源極，源極連接於後閘極，閘極中輸入有信號/RDECA。MOS電晶體95為高耐壓型之空乏型n通道MOS電晶體。MOS電晶體95，汲極中賦與有電壓VRDEC，源極連接於電晶體96之源極，閘極連接於電晶體98之源極及電晶體96之汲極。電壓VRDEC，在資料之寫入時、讀出時、及消去時，為必要之值。更具體而言，如第1實施形態之圖5中說明般，在寫入時為VPGMH，在讀出時為VREADH，在消去時為Vdda。
且，電晶體97之源極、電晶體98之汲極、及電晶體99之閘極之共通連接節點之電位，作為信號TG，賦與至對應之電晶體50、51、53、55之閘極，又信號/RDECA，賦與至對應之電晶體52、54之閘極。
接著，就第1保持電路82進行說明。第1保持電路82為具備反相器102、103之閂鎖電路。反相器102之輸入節點與反相器103之輸出節點連接於節點L1，反相器103之輸入節點與反相器102之輸出節點連接於節點L2。
節點L1連接於MOS電晶體91之閘極。
且第1保持電路82保持不良區塊旗標BBF。即，對應之區塊BLK為不良區塊之情形，利用控制器，節點L2為“H”位準，節點L1為“L”位準。藉由如此設置BBF，電晶體91始終為斷開狀態。
接著，就第2保持電路83進行說明。第2保持電路83為具備反相器100、101之閂鎖電路。反相器100之輸入節點與反相器101之輸出節點連接於節點L3，反相器101之輸入節點與反相器100之輸出節點連接 於節點L4。
且第2保持電路83保持不良區塊旗標BSF。即，對應之區塊BLK之至少任一串為不良串之情形，利用控制器，節點L4為“H”位準，節點L3為“L”位準。
接著，就第1調節電路84進行說明。第1調節電路84為用以對第1、第2保持電路82、83寫入不良區塊旗標BBF及不良串旗標BSF之電路。第1調節電路84具備n通道MOS電晶體104、105。電晶體105，源極接地，汲極連接於電晶體104之源極，閘極中賦與有信號SET_BS。信號SET_BS，在寫入不良區塊旗標BBF或不良串旗標BSF時為“H”位準。電晶體104，汲極連接於節點L3，閘極中輸入有信號RDECA。
接著，就第2調節電路85進行說明。第2調節電路85為用以對第1保持電路82寫入不良區塊旗標BBF之電路，例如為n通道MOS電晶體85。電晶體85，源極連接於節點L1，汲極連接於節點L3，閘極中輸入有信號SET_BB。信號SET_BB，在寫入不良區塊旗標時為“H”位準。
5.1.2關於BBF及BSF之寫入方法
接著，就對上述構成之區塊解碼器40寫入不良區塊旗標BBF及不良串旗標BSF之方法進行說明。
首先，就不良區塊旗標BBF之寫入方法進行說明。將不良區塊旗標BBF寫入至保持電路82之時點，例如為圖17中說明之測試時、及圖26中說明之電源接通時。
首先控制器將不良區塊BLK之區塊位址輸入至NAND型快閃記憶體1。其結果，在對應該不良區塊BLK之區塊解碼器40中，信號AROWA~AROWE之全部成為“H”位準。又，信號RDEC亦為“H”位準。信號ROMBAEN如上所述般為“L”位準。又，由於保持電路82為 仍未寫入BBF之狀態，故節點L1為“H”位準。因此，信號RDECA為“H”位準。
又控制器將信號SET_BS及信號SET_BB設為“H”位準。於是，電晶體104、105、85為接通狀態，節點L1為“L”位準，節點L2為“H”位準。藉此，設置BBF。
接著就不良串旗標BSF之寫入方法進行說明。將不良串旗標BSF寫入至保持電路83之時點，與不良區塊旗標BBF相同，例如為圖17中說明之測試時及圖26中說明之電源接通時。
首先控制器將包含不良串之區塊BLK之區塊位址輸入至NAND型快閃記憶體1。其結果，與不良區塊旗標BBF之寫入時相同，在對應之區塊解碼器40中信號RDECA為“H”位準。
且控制器將信號SET_BS設為“H”位準。在不寫入不良區塊旗標BBF之情形下，信號SET_BB為“L”位準。於是，電晶體104、105為接通狀態，節點L3為“L”位準，節點L4為“H”位準。藉此，設置BSF。
5.1.3關於區塊解碼器40之動作
接著，就資料存取之時之區塊解碼器40之動作進行說明。
首先，就未設置不良區塊旗標BBF之情形進行說明。對應之區塊BLK與區塊位址一致之情形，信號AROWA~AROWE之全部為“H”位準。又，信號RDEC亦為“H”位準。節點L1為“H”位準。因此，電晶體88、89、91為接通狀態，信號RDECA=“H”位準，信號/RDECA=“L”位準。另，信號SET_BS及信號SET_BB為“L”位準。
在位準移位器81中，信號BSTON為“H”位準。因此，電晶體97、98為接通狀態，信號TG為“H”位準。又，由於信號/RDECA為“L”位準，故電晶體96亦為接通狀態，電晶體95亦為接通狀態。
其結果，經由電晶體95、96之電流路徑，電壓VRDEC作為信號TG輸出。該結果，圖5中說明之電晶體50、51、53、55為接通狀態。
設置有不良區塊旗標BBF之情形，雖電晶體88、89為接通狀態，但電晶體91為斷開狀態。因此，由於信號/RDECA=“L”位準，故電晶體95、96亦為斷開狀態，信號TG為“L”位準。其結果，圖5中說明之電晶體50、51、53、55為斷開狀態。相反，由於信號/RDECA為“H”位準，故電晶體52、54為接通狀態。
在對應之區塊BLK與區塊位址不一致之情形下，信號AROWA~AROWE之任一者為“L”位準，信號/RDECA=“L”位準。因此，與設置有不良區塊旗標BBF之情形相同，信號TG=“L”位準。
另，不良串旗標BSF本身不會對區塊解碼器40之動作帶來影響。
5.2關於NAND型快閃電晶體1之動作
接著，就自控制器有資料存取請求時之NAND型快閃記憶體1之動作，使用圖33進行說明。圖33顯示接收資料之寫入請求時之NAND型快閃記憶體之處理之流程。以下舉寫入請求時之動作為例進行說明，讀出時亦相同。
如圖所示般，若自控制器接收寫入請求，則例如序列發生器實施不良區塊感測(步驟S170)。即，在對應接收之區塊位址之區塊解碼器40中，確認保持電路82中是否設置有不良區塊旗標BBF。
若設置有不良區塊旗標BBF(步驟S171，YES)，則序列發生器不執行請求之寫入，而將狀態失敗送回至控制器(步驟S180)。
若未設置有不良區塊旗標BBF(步驟S171，NO)，則接著序列發生器實施不良串旗標感測(步驟S173)。即，在對應接收之區塊位址之區塊解碼器40中，確認保持電路83中是否設置有不良串旗標BSF。
若未設置有不良串旗標BSF(步驟S174，NO)，則序列發生器執行自控制器接收之資料之程式(步驟S175)。在有讀出請求之情形下，當然讀出資料。且，若程式成功(步驟S176，YES)，則將其要旨送回至控制器(步驟S177)，若非那樣(步驟S176，NO)，則送回狀態失敗(步 驟S180)。
在步驟S173中，設置有不良串旗標BSF之情形(步驟S174，YES)，則序列發生器實施不良串感測(步驟S178)。即，對於對應自控制器接收之位址之串，進行圖8~圖12中說明之資料讀出。若該串非不良串，則應該為全部位元線BL=“1”(相當於圖9~圖10之情形)。在該情形下(步驟S179，NO)，序列發生器前進至步驟S175，進行資料之程式。另一方面，若該串為不良串，則應該為全部位元線BL=“0”(相當於圖11~圖12之情形)。在該情形下(步驟S179，YES)，序列發生器前進至步驟S180，將狀態失敗送回至控制器。
5.3本實施形態之效果
若為本實施形態之構成，則可減小或不要第3實施形態中說明之第2ROM熔斷器區域，或使NAND型快閃記憶體1之起動高速化。對於本效果，以下進行說明。
在本實施形態中，區塊解碼器40之各者保持不良串旗標BSF。該不良串旗標BSF意味對應之區塊BLK包含不良串(不具有哪個串為不良串程度之資訊)。
且，在自控制器有存取請求時，NAND型快閃記憶體1自己校對不良串旗標BSF。且，在設置有BSF時，利用不良串感測確認作為存取對象之串是否為不良串。即，首先利用不良串旗標感測判斷不良串之有無(步驟S173)，在有不良串之情形下利用不良串感測特定不良串(步驟S178)。
如此若為本實施形態，則可NAND型快閃記憶體1自己進行不良串之管理，不需要利用控制器之管理。因此，無須將不良串資訊寫入第2ROM熔斷器。其結果，無需電源接通時之來自第2ROM熔斷器之不良串資訊之讀出，從而可實現NAND型快閃記憶體1之高速之起動。
另，如第3實施形態般控制器管理不良串資訊之情形，雖電源接通時需要來自第2ROM熔斷器之不良串資訊之讀出，但無需區塊解碼器40內之第2保持電路83，從而可縮小列解碼器11之尺寸。又，每次資料存取時亦無需不良串感測(步驟S178)。
因此，可根據相對於製品之要求，適宜選擇第3實施形態之構成與第5實施形態之構成。
6.第6實施形態
接著，就第6實施形態之半導體記憶裝置進行說明。本實施形態係關於確認NAND型快閃記憶體1是否採用上述第1至第5實施形態中說明之不良串模式(BSM)技術之方法者。以下，僅就與第1至第5實施形態不同之點進行說明。
6.1關於第1方法
首先，就確認是否採用BSM之第1方法進行說明。圖34係第1方法之流程圖。該處理，例如響應控制器之命令，利用序列發生器執行。
首先，選擇任一區塊BLK(步驟S190)，消去選擇區塊BLK內之全部資料(步驟S191)。接著，在選擇區塊BLK中，對每串進行全部頁資料之讀出(步驟S192)。該讀出如第1實施形態中使用圖8~圖12說明般。對於全部串重複該讀出(步驟S193，NO，S194)，其次，計算全部位元線BL=“0”之串數(換言之，讀出資料在全部行中為“C”位準之串數)。
且，對全部之串結束讀出後(步驟S193，YES)，序列發生器，若讀出資料在全部行中為“C”位準之串數較0多，且較該區塊內之全部串數少(步驟S195，YES)，則判斷為使用BSM(步驟S198)。
另一方面，在讀出資料在全部行中為“C”位準之串數為零之情形、或全部串為“C”位準之情形下(步驟S195，NO)，判斷為至少對該 區塊BLK未使用BSM(步驟S196)，選擇下一區塊BLK(步驟S197、S190)，重複步驟191以後之處理。
在圖35中顯示上述處理之具體例。圖35係某區塊BLK與感測放大器12之模式圖，顯示在選擇區塊BLK之消去(步驟S191)後，自各串依序讀出資料之情況(步驟S192)。
如圖所示般，自串組GP0讀出資料時，設為讀出資料在全部行中為Er位準或EP位準。接著自串組GP1讀出資料時亦相同。接著自串組GP2讀出資料時，設為讀出資料在全部行中為C位準。且，最後之串組GP3為Er位準或EP位準。
該情形，讀出資料在全部行中為C位準之串數為1，較全部串數4小。因此，該NAND型快閃記憶體1判斷為使用BSM。
將全部串為不良串之情形除外之理由係因為難以與該區塊BLK作為不良區塊處理之情形進行區別。因此，在1區塊內，全部記憶胞電晶體MT為消去位準(Er位準或EP位準)之串與全部記憶胞電晶體MT為C位準之串混在一起之情形下，可判斷為採用BSM。
6.2關於第2方法
接著，就第2方法使用圖36進行說明。圖36係第2方法之流程圖。
如圖所示般第2方法係在第1方法中進行以下之變化者。即，
(1)消去後，進行狀態校對(步驟S200)。另，消去驗證，使用第4實施形態中說明之第2方法(每串驗證)。
(2)狀態校對之結果，若為狀態通過(即消去成功之情形：步驟S201，YES)，則前進至步驟S192，若為狀態失敗(即消去失敗之情形：步驟S201，NO)，則選擇下一區塊(步驟S197)。
在步驟S200中，選擇區塊BLK之狀態與狀態之關係，考慮以下之實例。即，
(a)選擇區塊內之全部之串為不良串之情形：失敗
(b)選擇區塊為不良區塊之情形：失敗
(c)選擇區塊內之僅任一串為不良串之情形：通過
(d)選擇區塊包含本徵之消去不良之情形：失敗
(e)選擇區塊不包含不良串之情形：通過
因此，藉由僅在狀態通過之情形下，進行步驟S192以後之處理，可提高處理效率。
6.3關於第3方法
接著，就第3方法進行說明。圖37係上述第1至第5實施形態之BSM之模式圖。
如圖所示般，若為上述實施形態之BSM，則對應選擇區塊BLK之列解碼器11，對選擇閘極線SGD、SGS傳輸電壓VSG(或對後閘極線BG傳輸電壓VCD_BGV)。其後，藉由選擇電晶體ST1、ST2(或後閘極電晶體BT)之臨限值較通常高地設定，禁止選擇不良串。
與此相對，作為以串單位管理不良之方法，亦考慮圖38所示之方法。該方法，使不良串資訊保持於列解碼器內，根據該資訊禁止列解碼器之電壓傳輸動作。因此，根據該方法，不對對應不良串之選擇閘極線SGD、SGS(或後閘極線BG)，傳輸電壓VSG(或VCG_BGV)，而施加斷開選擇電晶體ST1、ST2之電壓(例如0V)，或電性浮動。
著眼於此種點，可使用圖39所示之方法。圖39係第3方法之流程圖。
如圖所示般，選擇任一串，對該串進行全部頁資料之讀出(步驟S210)。該讀出如第1實施形態中使用圖8~圖12說明般。且，讀出資料在全部行中為“C”位準之情形，確認選擇閘極線SGD及/或SGS之電位是否為VSG(步驟S212)。若選擇閘極線SGD、SGS中施加有VSG(步驟S212，YES)，則可判斷為使用上述實施形態中說明之不良串模式 BSM(步驟S213)。另一方面，若未施加有VSG(步驟S212，NO)，則可判斷為未使用上述實施形態中說明之BSM(步驟S214)。
6.4關於第4方法
接著，就第4方法進行說明。根據圖38中說明之技術，不良串資訊寫入列解碼器之時點一般為剛電源接通後(將此稱為POR：power-on read)。即，以串單位之不良管理，自POR後可實現。使用該特性的是第4方法。圖40係第4方法之流程圖。
如圖所示般，電源接通NAND型快閃記憶體1(步驟S220)。於是控制器，在利用POR自ROM熔斷器讀出資訊前(當然亦為自第2ROM熔斷器之讀出前)，選擇任一串，對該串進行全部頁資料之讀出(步驟S221)。該讀出如第1實施形態中使用圖8~圖12說明般。且，在任一串中，讀出資料在全部行中為“C”位準之情形，判斷為使用上述實施形態中說明之BSM(步驟S223)。另一方面，若無讀出資料在全部行中為“C”位準之串，則可判斷為未使用上述實施形態中說明之BSM(步驟S224)。
7.第7實施形態
接著，就該發明之第7實施形態之半導體記憶裝置進行說明。本實施形態係關於上述第1至第6實施形態中說明之NAND型快閃電晶體1之控制器者。
圖41係本實施形態之記憶體系統之方塊圖。如圖所示般記憶體系統具備主機機器300、控制器200、及NAND型快閃記憶體1。
控制器200，響應來自主機機器300之命令，相對於NAND型快閃記憶體1命令讀出、寫入、消去。又，管理NAND型快閃記憶體1之記憶空間。控制器200與NAND型快閃記憶體1，例如可構成同一半導體裝置，作為其例列舉如SDTM卡般之記憶卡或SSD(solid state drive：固態驅動機)等。
控制器200具備主機介面電路210、內建記憶體220、處理器(CPU(Central Processing Unit：中央處理單元))230、緩衝記憶體240、及NAND介面電路250。
主機介面電路210，經由主機介面與主機機器300連接，進行與主機機器300之通訊。且，將自主機機器300接收之命令及資料，分別傳輸至CPU230及緩衝記憶體240。又響應CPU230之命令，將緩衝記憶體240內之資料向主機機器300傳輸。
NAND介面電路250，經由NAND介面與NAND型快閃記憶體1連接，進行與NAND型快閃記憶體1之通訊。且，將自CPU230接收之命令傳輸至NAND型快閃記憶體1，又在寫入時將緩衝記憶體240內之寫入資料向NAND型快閃記憶體1傳輸。再者在讀出時，將自NAND型快閃記憶體1讀出之資料向緩衝記憶體240傳輸。
CPU230控制控制器200整體之動作。例如在接收自主機機器300讀出之命令時，根據其發行基於NAND型介面之讀出命令。寫入及消去時亦相同。又CPU230，執行損耗平均等用以管理NAND型快閃記憶體1之各種處理。再者CPU230執行各種運算。例如，執行資料之加密處理、隨機處理、錯誤校正處理等。
內建記憶體220，例如為DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)等之半導體記憶體，作為CPU230之作業區域使用。且內建記憶體220保持用以管理NAND型快閃記憶體之韌體或各種管理圖表等。
在上述構成中，若NAND型快閃記憶體1起動，則自ROM熔斷器讀出之資料(例如不良區塊資訊)，經由NAND介面電路250儲存於例如RAM220。其後，CPU230，經由NAND介面電路250相對於NAND快閃記憶體1，命令第2ROM熔斷器之讀出。該命令賦與至NAND型快閃記憶體1之序列發生器SEQ。響應該命令，讀出第2ROM熔斷器內之資 料(例如不良串資訊)，經由NAND介面電路250儲存於例如RAM220。藉此，控制器200可辨識NAND型快閃記憶體1之不良區塊及不良串，從而不對該等之區域進行存取。即使暫時存取，由於自NAND型快閃記憶體讀出之資料，對於全部位元線為相當於“0”狀態之資料(本例之情形為“C”位準資料)，故仍可辨識出存取之區域為不良。
又NAND型快閃記憶體1具有各種暫存器RG。根據該暫存器之狀態，控制器200可把握NAND型快閃記憶體1之狀態。
另，第2實施形態中說明之測試器亦可具有與控制器200相同之構成。且，可CPU230主導執行圖16至圖21中說明之處理。
8.變化例等
如上所述般，實施形態之半導體記憶裝置1包含具備電荷累積層與控制閘極之第1、第2選擇電晶體ST1、ST2與各自具備電荷累積層與控制閘極，且串聯連接於第1、第2選擇電晶體間之複數個記憶胞電晶體MT。且記憶胞電晶體中任一者為不良之情形，該不良資訊寫入至第1、第2選擇電晶體ST1、ST2中至少任一者中(圖6之步驟S12)。或，寫入後閘極電晶體BT中。
根據本構成，可將串單位中之不良管理資訊儲存於選擇電晶體ST1、ST2或後閘極電晶體BT，且可將此傳達控制器。又，即使為控制器暫時對不良串進行存取之情形，由於選擇電晶體ST1、ST2或後閘極電晶體BT為斷開狀態，故全部位元線BL仍為“0”狀態。因此，控制器可辨識存取之串為不良串。
如此，藉由以串單位管理不良，可恢復更多之記憶胞，從而可提高半導體記憶裝置1之使用效率。然而，實施形態並非限定於上述說明之形態者，可實現各種變化。
例如，將不良串資訊寫入至選擇電晶體之情形，可為僅寫入任意一方而非選擇電晶體ST1、ST2之雙方之情形。因為若至少任意一 方為斷開狀態，則胞電流Icell不流動。然而，若考慮可靠性更高之動作，則期望寫入至選擇電晶體ST1、ST2之雙方。又可為不良串資訊並非寫入至選擇電晶體ST1、ST2與後閘極電晶體BT之任一者而寫入該雙方之情形。
上述中，控制器200對不良串進行存取之情形，以NAND型快閃記憶體1，將全部胞為斷開狀態之要旨之資訊(相當於全部位元線BL“0”狀態之資料)送回控制器200之情形為例進行說明。然而在該情形下，NAND型快閃記憶體1可將狀態失敗送回至控制器200。
又在上述第2實施形態中，對於區塊測試、串測試、及頁測試，舉各種具體例進行說明。然而，區塊不良及串不良之缺陷並不限於實施形態中說明者。圖42係顯示字元線WL之俯視圖案之俯視圖。如圖所示般，字元線WL具有櫛形之形狀，形成於相同層之2組字元線(在圖4之例中，例如為WL0與WL7、WL1與WL6、WL2與WL5、及WL3與WL4)交替配置。
在此種構成中，2組字元線WL短路之情形下，該影響對該區塊BLK之全部串帶來影響，又短路之情形下亦難以特定不良部位。因此，在產生短路系之不良之情形下，期望將區塊全體登錄於不良區塊。選擇閘極線彼此之短路、或選擇閘極線與字元線之間之短路亦相同。
與此相對在斷路系之不良之情形下，有可以串單位恢復之可能性。例如，櫛形形狀之前端部分中產生斷線之情形(圖42之斷路不良其1)，僅將包含該斷線部分之串登錄於不良串就足夠。然而，在櫛形形狀之底部中產生斷線之情形(圖42之斷路不良其2)下，以串單位之恢復也許較困難。在該情形下，區塊全體登錄於不良區塊。又，第2實施形態中說明之記憶體孔之堵塞引起之不良(圖42之斷路不良其3)，當然可以串單位恢復。
又，如圖42所示般，鄰接之記憶體孔間之短路不良亦可以串單位恢復。圖42中圖示在沿著字元線WL之方向鄰接之記憶體孔之短路不良，在沿著位元線BL之方向鄰接之記憶體孔之短路不良亦相同。
又，即使為可實現以串單位之恢復之情形，在包含於1區塊內之不良串數較多之情形下，可作為不良區塊處理。例如，測試器預先保持不良串數之基準值(例如，1區塊內之串數之一半等)，在不良串數超過基準值之情形下可登錄於不良區塊。此點控制器200亦相同，在NAND型快閃記憶體1之出貨後，不良串之數量增加，在其數量超過某基準值之情形下，可將對應之區塊登錄於不良區塊。
又，如第2實施形態中使用圖22及圖23進行說明般，期望不良區塊資訊儲存於ROM熔斷器，不良串資訊儲存於與ROM熔斷器不同之第2ROM熔斷器。原因係因為不良串資訊並非在POR中必須讀出之資訊。又，藉由將不良串資訊儲存於第2ROM熔斷器，可抑制ROM熔斷器之尺寸變大，且可高速執行POR。然而，第2ROM熔斷器亦又與ROM熔斷器相同，作為用以保持NAND型快閃記憶體1之控制資訊或管理資訊之專用設置，為自使用者(主機機器)無法直接存取之區域。然而，在ROM熔斷器之尺寸或POR之速度無問題之情形下，可將不良串資訊儲存於ROM熔斷器內。在該情形下，當然在圖26之步驟S125中，不良串資訊亦傳輸至控制器。
又在上述實施形態中，以如圖8至圖12中說明般之方法進行不良串感測。在資料寫入記憶胞陣列時，例如利用控制器200之CPU230隨機化。此係因為特定之資料未集中於特定之行。因此，在資料之剛消去以外，大致不會有全部記憶胞電晶體MT之臨限值位準為“C”位準之情況。因此，不良串資訊是否寫入至選擇電晶體ST1、ST2或後閘極電晶體BT，可利用圖8至圖12中說明之方法判定。
又，如先前說明般，記憶體孔內之支柱26、30，以instrinsic(固 有)之矽形成。因此，選擇電晶體ST1、ST2或後閘極電晶體BT，其臨限值易成為負值。因此，在三維積層型NAND型快閃記憶體中，具有不僅相對於記憶胞電晶體MT，相對於選擇電晶體ST1、ST2或後閘極電晶體BT，亦寫入資料(使臨限值上升)之機構。因此，為將不良串資訊寫入至選擇電晶體ST1、ST2或後閘極電晶體BT，無需特段之追加電路。
又，如圖7中說明般，記憶胞電晶體MT及後閘極電晶體BT之臨限值，剛自電荷累積層拉出電子消去資料後為Er位準。在三維積層型NAND型快閃記憶體中，鄰接之記憶胞電晶體MT間，連接有電荷累積層。因此，若具有負臨限值之電晶體與具有正臨限值之電晶體鄰接，則有產生電荷之複合而資料被破壞之虞。因此，剛消去後，期望在進行用以使臨限值自Er位準上升至EP位置之寫入動作，或自控制器接收資料之寫入命令之時點，進行相同之寫入動作。因此，圖29之步驟S147，既可為僅將臨限值設為Er位準之消去動作，或不僅該消去動作亦可包含自Er位準向EP位準之寫入動作。根據為何者，步驟S148中使用之驗證位準不同。此點在例如圖34或圖36之步驟S191中亦相同。
再者，在第6實施形態中，就不良控制是否以串單位進行之判定方法，舉幾個具體例進行說明。然而，並非限於第6實施形態中說明之方法者，亦可使用其他方法。例如，在消去驗證中，確認是否進行如圖29中說明般之以串單位之讀出動作，亦可成為一判斷技術。
又，在上述實施形態中，以以區塊單位消去資料之情形為例進行說明。然而，亦可進行串單位之消去。在該情形下，在非選擇串中，將選擇閘極線SGD、SGS與源極線SL及位元線BL之電位，減小為不會產生GIDL之程度即可。又，在資料之寫入、讀出、消去中在上述說明中使用之值僅為一例，當然可適宜更改。又，在上述實施形 態中雖舉各個記憶胞電晶體MT保持2位元資料之情形為例，但亦可為保持1位元資料之情形、或保持3位元以上之資料之情形。
又，圖2所示之記憶胞陣列，亦可為如圖43般之構成。圖43係區塊BLK0之電路圖，在圖2中，相當於使用如圖42所示般之字元線圖案者。其他區塊BLK1~BLK3亦可具有相同之構成。如圖所示般，字元線WL0~WL3、後閘極線BG、第偶數號之選擇閘極線SGD0、SGD2、及第奇數號之選擇閘極線SGS1、SGS3，自記憶胞陣列10之一端側抽出。與此相對字元線WL4~WL7、第偶數號之選擇閘極線SGS0、SGS2、及第奇數號之選擇閘極線SGD1、SGD3，自記憶胞陣列之與上述一端側相反側之另一端側抽出。亦可為此種構成。在本構成中，例如亦可將列解碼器11分割為2個列解碼器，以包夾記憶胞陣列10而對向之方式配置該等。且，亦可利用一方之列解碼器選擇選擇閘極線SGD0、SGD2、SGS1、SGS3、字元線WL0~WL3、及後閘極線BG，利用另一方之列解碼器選擇選擇閘極線SGS0、SGS2、SGD1、SGD3、及字元線WL4~WL7。根據本構成，可緩和第1驅動器16與記憶胞陣列10之間之區域(包含列解碼器11)之選擇閘極線或字元線等之配線之混雜。
再者，在上述實施形態中作為半導體記憶裝置，舉三維積層型之NAND型快閃記憶體為例進行說明。然而，作為三維積層型之NAND型快閃記憶體，並非限於圖3至圖5之構成者。例如，半導體層26不僅可為U字型之形狀，亦可為1根之柱狀。該情形無需電晶體BT。又上述實施形態並不限於NAND型快閃記憶體，亦可應用於如記憶胞三維積層，且記憶胞具有選擇閘極般之構成全體。
再者上述實施形態並非限定於記憶胞三維積層之構成者。例如，亦可應用於記憶胞電晶體及選擇電晶體二維排列於半導體基板上之通常之平面型NAND快閃記憶體。該情形，藉由將選擇電晶體之構 造設為與記憶胞電晶體相同，亦可將不良資訊寫入至選擇電晶體。然而，平面型之NAND型快閃記憶體之情形，積層型NAND型快閃記憶體之1個串組相當於1個區塊。因此，在平面型之NAND型快閃記憶體中寫入至選擇電晶體之資訊成為不良區塊資訊。
另，與三維積層型不同在平面型之NAND型之快閃記憶體中，藉由對晶圓區域施加電壓消去資料，選擇記憶體亦成為消去對象。然而，在平面型之NAND型快閃記憶體中，由於通常實施如選擇電晶體之臨限值不改變般之對策，故無需特殊之電路追加就可防止選擇電晶體內之資訊被消去。
又平面型之NAND型快閃記憶體之情形，亦由於短路系之不良，需要將保持不良區塊旗標BBF之閂鎖電路82設置於列解碼器。另一方面，關於斷路系之不良，由於無須將其資訊寫入熔斷器ROM，故有助於POR之高速化及ROM之節約。
若進一步具體說明，則在字元線等之短路不良之情形下，難以具體判別何處與何處短路。因此，為防止未意圖之部位中施加有高電壓，在列解碼器側進行不良區塊登錄，禁止電壓施加於不良區塊此點自身。具體而言，在列解碼器中設置閂鎖，在該閂鎖中寫入不良區塊旗標BBF。且控制器，以POR讀出該BBF。因此，在短路不良之情形下，需要用以寫入不良區塊資訊之熔斷器ROM。
在斷路不良之情形下，即使列解碼器輸出電壓，產生斷路不良之部位中仍未施加有電壓(或即使施加，仍未施加有足夠之電壓)。即，若為資料之寫入時，則由於未寫入資料，或即使寫入可靠性仍較低，故設為不良區塊。然而與短路不良不同，由於無連未意圖之部位都施加有電壓之情況，故若使用上述實施形態中說明之技術(以串組單位管理不良，將其資訊寫入至選擇電晶體之技術)，則無須特別對列解碼器設置BBF。當然，亦無需用於其之熔斷器ROM之區域。
又，上述實施形態中說明之流程圖，亦可儘可能地更換其順序。
雖說明瞭本發明之幾個實施形態，但該等之實施形態為作為例進行提示者，並不意圖限定發明之範圍。該等實施形態可以其他各種形態實施，在不脫離發明之要旨之範圍中，可進行各種省略、置換、更改。該等實施形態或其變化為與包含於發明之範圍或要旨相同地包含於專利請求之範圍中記載之發明與其均等之範圍者。
S10‧‧‧步驟
S11‧‧‧步驟
S12‧‧‧步驟

Claims (6)

  1. 一種半導體記憶裝置，其特徵為包含：具備電荷累積層與控制閘極之第1、第2選擇電晶體；以及各自具備電荷累積層與控制閘極，且串聯連接於上述第1、第2選擇電晶體間之複數個記憶胞電晶體；且上述記憶胞電晶體中任一者為不良之情形，將該不良資訊寫入至上述第1、第2選擇電晶體中至少任一者中。
  2. 如請求項1之半導體記憶裝置，其中進而包含：包含各個包含上述第1、第2選擇電晶體與上述串聯連接之記憶胞電晶體之複數個NAND串之串組；以及包含複數個上述串組，可成為資料之消去單位之區塊；且資料之讀出，係對於自任一之上述串組內之各NAND串選擇之任一記憶胞電晶體之集合統一進行；上述不良資訊以上述串組單位管理；在讀出資料時，寫入有上述不良資訊之任一串組，自全部之上述NAND串，輸出上述記憶胞電晶體為斷開狀態之要旨之資訊。
  3. 如請求項2之半導體記憶裝置，其中進而包含具備複數個上述區塊之記憶胞陣列；且上述記憶胞陣列包含保持不良區塊資訊之第1區域與保持不良串資訊之第2區域；在電源接通時，不自控制器接收讀出命令，而自上述第1區域讀出上述不良區塊資訊且將該不良區塊資訊向上述控制器傳輸； 響應來自上述控制器之讀出命令，自上述第2區域讀出上述不良串資訊且將該不良串資訊向上述控制器傳輸。
  4. 如請求項3之半導體記憶裝置，其中資料之消去以上述區塊單位進行，消去驗證動作以上述串組單位進行；寫入有上述不良資訊之串組，不進行消去驗證動作，作為通過該消去驗證動作處理。
  5. 如請求項2之半導體記憶裝置，其中進而包含：包含複數個上述區塊之記憶胞陣列；以及對應上述區塊而設置，選擇對應之區塊之列解碼器；且上述列解碼器包含：保持上述對應之區塊是否不良之資訊之第1保持電路；及保持上述對應之區塊是否包含寫入有上述不良資訊之串組之資訊之第2保持電路。
  6. 一種半導體記憶裝置，其特徵為包含：具備電荷累積層與控制閘極之第1、第2選擇電晶體；具備電荷累積層與控制閘極之後閘極電晶體；各自具備電荷累積層與控制閘極，且串聯連接於上述第1選擇電晶體與上述後閘極電晶體之間之複數個第1記憶胞電晶體；以及各自具備電荷累積層與控制閘極，積層於上述半導體基板上，且串聯連接於上述後閘極電晶體與上述第2選擇電晶體之間之複數個第2記憶胞電晶體；且上述第1、第2記憶胞電晶體中任一者為不良之情形，將該不良資訊寫入至上述後閘極電晶體。
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