KR102154499B1 - 불휘발성 메모리 장치 및 그것의 동작 방법 - Google Patents

불휘발성 메모리 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 장치 및 그것의 동작 방법에 관한 것이다. 본 발명에 의한 불휘발성 메모리 장치는 데이터를 저장하는 복수의 메모리 클러스터들 및 외부로부터 제공된 커맨드에 응답하여, 상기 복수의 메모리 클러스터들 중 선택된 적어도 하나의 메모리 클러스터에 대한 선택 트랜지스터 검증 동작을 수행하는 컨트롤러를 포함하며, 상기 선택 트랜지스터 검증 동작은 상기 선택된 적어도 하나의 메모리 클러스터에 포함된 선택 트랜지스터들의 문턱 전압과 소정의 기준 전압을 비교하여 수행된다. 본 발명에 의한 불휘발성 메모리 장치 및 그것의 구동방법에 의하면, 선택 트랜지스터의 열화가 감지될 수 있으므로 데이터의 신뢰성이 향상될 수 있다.

Description

불휘발성 메모리 장치 및 그것의 동작 방법{NONVOLATILE MEMORY DEVICE AND DRIVING METHOD OF THE SAME}
본 발명은 불휘발성 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 한편, 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 목적은 선택 트랜지스터의 열화를 감지할 수 있는 불휘발성 메모리 장치 및 그것의 동작 방법을 제공하는 것이다.
본 발명에 의한 불휘발성 메모리 장치는 데이터를 저장하는 복수의 메모리 클러스터들 및 외부로부터 제공된 커맨드에 응답하여, 상기 복수의 메모리 클러스터들 중 선택된 적어도 하나의 메모리 클러스터에 대한 선택 트랜지스터 검증 동작을 수행하는 컨트롤러를 포함하며, 상기 선택 트랜지스터 검증 동작은 상기 선택된 적어도 하나의 메모리 클러스터에 포함된 선택 트랜지스터들의 문턱 전압과 소정의 기준 전압을 비교하여 수행된다.
실시 예에 있어서, 상기 복수의 메모리 클러스터들에 동작 전압을 제공하는 전압 생성기를 더 포함하고, 상기 컨트롤러는 상기 선택 트랜지스터 검증 동작 동안 상기 선택 트랜지스터들를 동작하는 선택 라인들에 상기 기준 전압이 제공되도록 상기 전압 생성기를 제어한다.
실시 예에 있어서, 상기 기준 전압은 읽기 동작시 상기 선택 라인들에 제공되는 전압보다 낮다.
실시 예에 있어서, 상기 복수의 메모리 클러스터들 각각은 적어도 하나의 메모리 스트링을 포함하며,
상기 적어도 하나의 메모리 스트링은 스트링 선택 라인에 의하여 동작되는 스트링 선택 트랜지스터, 상기 스트링 선택 트랜지스터와 직렬로 연결되며, 복수의 워드 라인에 의하여 동작되는 복수의 메모리 셀들 및 상기 복수의 메모리 셀들과 직렬로 연결되며, 접지 선택 라인에 의하여 동작되는 접지 선택 트랜지스터를 포함하고, 상기 컨트롤러는, 상기 선택 트랜지스터 검증 동작 동안, 상기 스트링 선택 라인 및 상기 접지 선택 라인에 상기 기준 전압이 제공되고, 상기 복수의 워드 라인들에 패스 전압이 제공되도록 상기 전압 생성기를 제어한다.
실시 예에 있어서, 상기 컨트롤러는 선택 트랜지스터 검증 동작 동안 상기 선택된 적어도 하나의 메모리 클러스터에 포함된 선택 트랜지스터들 중 상기 기준 전압 이상의 문턱 전압을 가지는 선택 트랜지스터의 수를 판별하고, 상기 수가 소정의 기준값 이상인 메모리 클러스터를 배드 메모리 클러스터로 판정한다.
실시 예에 있어서, 상기 컨트롤러는 배드 메모리 클러스터로 판정된 메모리 클러스터에 저장된 데이터를 정상 메모리 클러스터에 카피한다.
실시 예에 있어서, 상기 컨트롤러는 상기 배드 메모리 클러스터로 판정된 메모리 클러스터에 저장된 데이터를 독출하고, 상기 독출한 데이터를 상기 정상 메모리 클러스터에 저장하되, 상기 배드 메모리 클러스터로 판정된 메모리 클러스터에 저장된 데이터를 독출하는 동안 상기 배드 메모리 클러스터로 판정된 메모리 클러스터에 포함된 선택 트랜지스터들을 구동하는 선택 라인들에 읽기 동작시 상기 선택 라인들에 제공되는 전압보다 높은 전압을 제공한다.
실시 예에 있어서, 상기 컨트롤러는 상기 배드 메모리 클러스터로 판정된 메모리 클러스터를 사용 금지 처리한다.
실시 예에 있어서, 상기 컨트롤러는 상기 복수의 메모리 클러스터들 각각의 배드 메모리 클러스터 여부를 지시하는 마킹 정보를 레지스터에 저장하고, 상기 마킹 정보를 참조하여 상기 호스트로부터 제공된 데이터를 매핑한다.
실시 예에 있어서, 상기 컨트롤러는 외부로부터 제공된 선택 트랜지스터 검증 커맨드에 응답하여 상기 선택 트랜지스터 검증 동작을 수행하며, 상기 선택 트랜지스터 검증 커맨드는 외부와 상기 불휘발성 메모리 장치 사이에 미리 정의된다.
실시 예에 있어서, 상기 선택 트랜지스터 검증 커맨드는 상기 불휘발성 메모리 장치가 유휴 상태일 때 제공된다.
실시 예에 있어서, 상기 컨트롤러는 외부로부터 제공된 읽기 커맨드에 응답하여, 상기 복수의 메모리 클러스터들 중 상기 읽기 커맨드에 의하여 참조되는 데이터가 저장된 메모리 클러스터에 대하여 상기 선택 트랜지스터 검증 동작을 수행한다.
실시 예에 있어서, 상기 컨트롤러는 상기 읽기 커맨드에 의하여 참조되는 데이터가 상기 메모리 클러스터로부터 독출되기 전 상기 선택 트랜지스터 검증 동작을 수행한다.
실시 예에 있어서, 상기 컨트롤러는 상기 복수의 메모리 클러스터들 각각을 참조하는 읽기 커맨드 수를 카운트하고, 상기 카운트 수가 소정의 읽기 기준값에 도달한 메모리 클러스터에 대하여 상기 선택 트랜지스터 검증 동작을 수행한다.
실시 예에 있어서, 상기 컨트롤러는 상기 읽기 기준값을 소정의 범위 내에서 랜덤하게 설정한다.
실시 예에 있어서, 상기 컨트롤러는 외부로부터 제공된 소거 커맨드에 응답하여, 상기 복수의 메모리 클러스터들 중 상기 소거 커맨드에 의하여 참조되는 메모리 클러스터에 대하여 상기 선택 트랜지스터 검증 동작을 수행하고, 배드 메모리 클러스터로 판정된 메모리 클러스터를 소거 페일로 판정한다.
본 발명에 의한 불휘발성 메모리 장치는 데이터를 저장하는 복수의 메모리 클러스터들 및 유휴 상태에서 상기 복수의 메모리 클러스터들 중 선택된 적어도 하나의 메모리 클러스터에 대한 선택 트랜지스터 검증 동작을 수행하는 컨트롤러를 포함하며, 상기 선택 트랜지스터 검증 동작은 상기 선택된 적어도 하나의 메모리 클러스터에 포함된 선택 트랜지스터들의 문턱 전압과 소정의 기준 전압을 비교하여 수행된다.
실시 예에 있어서, 상기 메모리 클러스터들은 각각 직렬 연결된 복수의 선택 트랜지스터들 및 상기 선택 트랜지스터들의 일단에 직렬 연결된 복수의 메모리 셀들을 갖는 복수의 스트링들을 포함하며, 상기 컨트롤러는 상기 선택 트랜지스터 검증 동작 동안 상기 복수의 선택 트랜지스터들의 게이트에 상기 기준 전압을 제공하고, 상기 복수의 메모리 셀들의 게이트에 패스 전압을 제공한다.
실시 예에 있어서, 상기 컨트롤러는 선택 트랜지스터 검증 동작 동안 상기 선택된 적어도 하나의 메모리 클러스터에 포함된 복수의 스트링들 중 상기 기준 전압 이상의 문턱 전압을 가지는 선택 트랜지스터를 포함하는 스트링의 수를 판별하고, 상기 수가 소정의 기준값 이상인 메모리 클러스터를 배드 메모리 클러스터로 판정한다.
실시 예에 있어서, 상기 컨트롤러는 상기 배드 메모리 클러스터로 판정된 메모리 클러스터에 저장된 데이터를 독출하고, 상기 독출한 데이터를 상기 정상 메모리 클러스터에 저장하되, 상기 배드 메모리 클러스터로 판정된 메모리 클러스터에 저장된 데이터를 독출하는 동안 상기 배드 메모리 클러스터로 판정된 메모리 클러스터에 포함된 선택 트랜지스터들의 게이트에 읽기 동작시 제공되는 전압보다 높은 전압을 제공한다.
실시 예에 있어서, 상기 컨트롤러는 상기 복수의 메모리 클러스터들 각각의 배드 메모리 클러스터 여부를 지시하는 마킹 정보를 레지스터에 저장하고, 상기 마킹 정보를 외부로 출력한다.
본 발명에 의한 복수의 메모리 클러스터들을 포함하는 불휘발성 메모리 장치의 동작 방법은 외부로부터 제공된 커맨드에 응답하여, 상기 복수의 메모리 클러스터들 중 선택된 메모리 클러스터에 포함된 선택 트랜지스터들의 열화 여부를 검증하는 단계, 상기 선택 트랜지스터들 중 열화로 판정된 선택 트랜지스터의 수에 기초하여 상기 선택된 메모리 클러스터의 배드 메모리 클러스터 여부를 검증하는 단계 및 상기 선택된 메모리 클러스터가 배드 메모리 클러스터로 판정되면, 상기 선택된 메모리 클러스터를 사용 금지 처리하는 단계를 포함한다.
실시 예에 있어서, 상기 선택된 메모리 클러스터는 직렬 연결된 상기 선택 트랜지스터들 및 상기 선택 트랜지스터들의 일단에 직렬 연결된 복수의 메모리 셀들을 갖는 적어도 하나의 스트링을 포함하며, 상기 선택된 메모리 클러스터에 포함된 선택 트랜지스터들의 열화 여부를 검증하는 단계는 상기 선택 트랜지스터들 중 선택된 적어도 하나의 선택 트랜지스터에 연결된 선택 라인에 검증 전압을 제공하는 단계, 상기 선택된 적어도 하나의 트랜지스터 이외의 선택 트랜지스터들에 연결된 선택 라인들 및 상기 복수의 메모리 셀들에 연결된 워드 라인들에 패스 전압을 제공하는 단계 및 상기 선택된 적어도 하나의 선택 트랜지스터의 문턱 전압을 상기 검증 전압과 비교하여 상기 선택된 적어도 하나의 선택 트랜지스터의 열화 여부를 판정하는 단계를 포함한다.
실시 예에 있어서, 상기 선택 트랜지스터들 중 선택된 적어도 하나의 선택 트랜지스터는 스트링 선택 트랜지스터이다.
실시 예에 있어서, 상기 선택된 적어도 하나의 선택 트랜지스터는 스트링 선택 트랜지스터 및 접지 선택 트랜지스터이다.
실시 예에 있어서, 상기 선택된 적어도 하나의 선택 트랜지스터는 더미 셀을 포함한다.
실시 예에 있어서, 상기 검증 전압은 읽기 동작시 상기 선택 트랜지스터들 중 선택된 적어도 하나의 선택 트랜지스터에 제공되는 전압보다 낮은 전압이다.
실시 예에 있어서, 상기 선택된 적어도 하나의 선택 트랜지스터는 제 1 및 제 2 선택 트랜지스터를 포함하고, 상기 제 1 및 제 2 선택 트랜지스터에는 서로 다른 검증 전압이 제공된다.
실시 예에 있어서, 상기 선택 트랜지스터들 중 열화로 판정된 선택 트랜지스터의 수에 기초하여 상기 선택된 메모리 클러스터의 배드 메모리 클러스터 여부를 검증하는 단계는 상기 선택된 메모리 클러스터에 포함된 상기 적어도 하나의 스트링 중 열화로 판정된 선택 트랜지스터를 포함하는 스트링의 수를 판별하는 단계 및 상기 판별된 스트링의 수가 소정의 기준값 이상이면 상기 메모리 클러스터를 배드 메모리 클러스터로 판정하는 단계를 포함한다.
본 발명에 의한 불휘발성 메모리 장치 및 그것의 구동방법에 의하면, 선택 트랜지스터의 열화가 감지될 수 있으므로 데이터의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 도시하는 블록도이다.
도 2는 도 1의 불휘발성 메모리 장치의 일실시예를 도시하는 블록도이다.
도 3은 도 1의 불휘발성 메모리 장치의 다른 실시예를 도시하는 블록도이다.
도 4는 도 1의 불휘발성 메모리 장치의 또 다른 실시예를 도시하는 블록도이다.
도 5는 도 1의 불휘발성 메모리 장치의 또 다른 실시예를 도시하는 블록도이다.
도 6은 본 발명의 실시예에 의한 불휘발성 메모리 장치의 구동 방법을 도시하는 순서도이다.
도 7은 도 6의 선택 트랜지스터 검증 동작의 실시예를 도시하는 순서도이다.
도 8은 도 6의 메모리 클러스터에 대한 검증 동작의 일실시예를 도시하는 순서도이다.
도 9는 도 6의 메모리 클러스터에 대한 검증 동작의 다른 실시예를 도시하는 순서도이다.
도 10은 도 6의 배드 메모리 클러스터에 대한 처리 동작의 실시예를 도시하는 순서도이다.
도 11은 본 발명에 의한 선택 트랜지스터 검증 방법의 일실시예를 도시하기 위한 도면이다.
도 12는 본 발명에 의한 선택 트랜지스터 검증 방법의 다른 실시예를 도시하기 위한 도면이다.
도 13은 본 발명에 의한 선택 트랜지스터 검증 방법의 또 다른 실시예를 도시하기 위한 도면이다.
도 14는 본 발명에 의한 선택 트랜지스터 검증 방법의 또 다른 실시예를 도시하기 위한 도면이다.
도 15는 본 발명에 따른 VNAND의 메모리 블록을 예시적으로 보여주는 사시도이다.
도 16은 도 7에 도시된 메모리 블록의 회로도를 예시적으로 보여주는 도면이다.
도 17은 본 발명의 실시예에 따른 메모리 시스템을 도시하는 블록도이다.
도 18은 본 발명의 다른 실시예에 의한 메모리 시스템을 도시하는 블록도이다.
도 19는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 메모리 카드 시스템에 적용한 예를 보여주는 블록도이다.
도 20은 본 발명의 실시 예에 따른 메모리 장치를 솔리드 스테이트 드라이브(SSD) 시스템에 적용한 예를 보여주는 블록도이다.
도 21은 도 20에 도시된 SSD 컨트롤러의 구성을 예시적으로 보여주는 블록도이다.
도 22는 본 발명의 실시 예에 따른 메모리 장치를 전자 장치로 구현한 예를 보여주는 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예가 첨부된 도면을 참조하여 설명한다. 또한 이하에서 사용되는 용어들은 오직 본 발명을 설명하기 위하여 사용된 것이며 본 발명의 범위를 한정하기 위해 사용된 것은 아니다. 앞의 일반적인 설명 및 다음의 상세한 설명은 모두 예시적인 것으로 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
이하 설시되는 실시예에서는 설명의 편의를 위하여, 본 발명의 불휘발성 메모리 장치가 낸드 플래시 메모리 장치인 것으로 가정한다. 그러나 이는 예시적인 것으로, 본 발명의 불휘발성 메모리 장치의 종류는 이에 한정되지 않는다.
예를 들어, 불휘발성 메모리 장치는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND, 이하, 'VNAND'라고 함), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 불휘발성 메모리 장치는 3차원 어레이 구조(Three-Dimentional Array Structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash, "CTF"라 불림)에도 모두 적용 가능하다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 도시하는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생기(130), 입출력 회로(140) 및 제어 로직(150)을 포함한다.
본 발명의 불휘발성 메모리 장치(100)는 외부로부터의 커맨드에 응답하여, 혹은 선택 트랜지스터가 검증될 필요가 있다고 판별된 때 선택 트랜지스터를 검증하여 그것의 열화를 감지할 수 있다. 불휘발성 메모리 장치(100)는 선택 트랜지스터 검증 동작을 이용하여 저장된 데이터의 신뢰성을 보장할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 도 1에서는 예시적으로 하나의 메모리 블록만 도시되었다. 메모리 블록은 복수의 비트라인들(BL1~BLm) 각각에 연결된 적어도 하나의 스트링(ST)을 포함한다.
스트링(ST)은 대응하는 공통 소스 라인(CSL: Common Source Line)과 비트라인(예를 들어, BL1) 사이에 직렬로 연결되는 적어도 하나의 접지 선택 트랜지스터(GST), 복수의 메모리 셀들(MC1~MCn) 및 적어도 하나의 스트링 선택 트랜지스터(SST)를 포함한다.
접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)는 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)을 통하여 전송되는 전압들에 의하여 구동된다.
메모리 셀들(MC1~MCn) 각각은 적어도 하나의 비트의 데이터를 저장한다. 메모리 셀들(MC1~MCn)은 대응하는 워드라인들(WL1~WLn)을 통하여 전송되는 전압들에 의하여 구동된다.
어드레스 디코더(120)는 어드레스에 응답하여 복수의 메모리 블록들 중 어느 하나를 선택한다. 어드레스 디코더(120)는 구동에 필요한 워드라인 전압들(예를 들어, 프로그램 전압, 패스 전압, 소거 전압, 검증 전압, 읽기 전압, 읽기 패스 전압 등)을 대응하는 워드라인들로 전송한다.
전압 발생 회로(130)는 구동에 필요한 워드라인 전압들을 발생한다. 전압 발생 회로(130)는 고전압을 발생하기 위한 고전압 발생기, 저전압을 발생하기 위한 저전압 발생기, 음전압을 발생하기 위한 음전압 발생기를 포함할 수 있다.
입출력 회로(140)는 프로그램 동작시 외부로부터 입력된 데이터를 임시로 저장하였다가 쓰여질 페이지에 로딩한다. 또한, 입출력 회로(140)는 읽기 동작시 대응하는 페이지로부터 데이터를 읽어 임시로 저장하였다가 외부로 출력한다. 입출력 회로(140)는 비트라인들(BL1~BLm) 각각에 대응하는 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼들 각각은, 대응하는 비트라인에 연결된 메모리 셀에 프로그램될 데이터를 임시로 저장하거나, 혹은 대응하는 비트라인에 연결된 메모리 셀로부터 읽혀진 데이터를 임시로 저장하는 적어도 하나의 래치를 포함할 수 있다.
제어 로직(150)은 불휘발성 메모리 장치(100)의 전반적인 동작을 제어한다. 제어 로직(150)은 외부에서 제공되는 제어 신호들 및 커맨드를 디코딩한다. 제어 로직(150)은 디코딩 결과에 응답하여 로우 디코더(120), 전압 발생 회로(130) 및 입출력 회로(140)를 제어한다. 즉, 제어 로직(150)은 불휘발성 메모리 장치(100)의 구동(예를 들어, 프로그램/읽기/소거 동작)에 필요한 전압들을 발생하도록 전압 발생 회로(130)를 제어하고, 발생된 전압들이 워드라인들(WL1~WLn)에 전송되도록 로우 디코더(120)를 제어하고, 프로그램될 페이지 데이터 및 읽혀진 페이지 데이터의 입출력을 위하여 입출력 회로(140)를 제어한다.
한편, 제어 로직(150)은 검증 제어부(160)를 포함한다. 검증 제어부(160)는 메모리 셀 어레이(110)의 선택 트랜지스터들(SST, GST)의 문턱전압을 검증하는 선택 트랜지스터 검증 동작을 제어한다.
실시 예에 있어서, 검증 제어부(160)는 외부로부터 입력된 커맨드에 응답하여 선택 트랜지스터 검증 동작을 수행할 수 있다. 다른 실시 예에 있어서, 검증 제어부(160)는 선택 트랜지스터들(SST, GST)의 마모도가 소정의 조건에 도달하여 검증될 필요가 있다고 판별될 때, 선택 트랜지스터들(SST, GST)의 문턱전압을 검증하기 위한 선택 트랜지스터 검증 동작을 수행할 수 있다. 검증 제어부(160)의 선택 트랜지스터 검증 동작 진입 조건은 도 2 내지 5를 참조하여 보다 상세히 설명될 것이다.
검증 제어부(160)는 소정의 선택 라인(예를 들어, 스트링 선택 라인)에 연결된 복수의 선택 트랜지스터들에 대한 검증 동작을 수행할 수 있다. 검증 제어부(160)는 선택된 소정의 선택 라인에 연결된 복수의 선택 트랜지스터들 중 열화된 것으로 판정된 선택 트랜지스터의 수가 소정의 기준치 이상이면 검증 동작이 수행된 선택 라인을 배드(Bad)로 판정할 수 있다.
검증 제어부(160)는 배드(Bad)로 판정된 선택 라인을 포함하는 메모리 클러스터를 배드(Bad)로 판정할 수 있다. 메모리 클러스터는 검증 제어부(160)에 의하여 선택 트랜지스터 검증 동작이 수행되는 단위일 수 있다. 혹은 메모리 클러스터는 검증 제어부(160)에 의하여 선택 트랜지스터 검증 동작이 수행되는 단위를 포함하는 단위일 수 있다. 예를 들어, 메모리 클러스터는 적어도 하나의 페이지, 메모리 블록 혹은 메모리 칩일 수 있다.
제어 로직(150)은 배드(Bad)로 판정된 메모리 클러스터에 저장된 데이터를 다른 메모리 클러스터에 복사하고, 배드(Bad)로 판정된 메모리 클러스터를 사용 불능 처리할 수 있다.
상술된 불휘발성 메모리 장치(100)는 외부로부터의 커맨드에 응답하여, 혹은 선택 트랜지스터가 검증될 필요가 있다고 판별된 때 선택 트랜지스터를 검증하여 그것의 열화를 감지할 수 있다. 불휘발성 메모리 장치(100)는 선택 트랜지스터 검증 동작을 이용하여 저장된 데이터의 신뢰성을 보장할 수 있다.
도 2는 도 1의 불휘발성 메모리 장치의 일실시예를 도시하는 블록도이다. 도 2를 참조하면, 불휘발성 메모리 장치(100)의 검증 제어부(160)는 커맨드 로직(161)을 포함한다.
커맨드 로직(161)은 외부, 예를 들어 메모리 컨트롤러, 로부터 제공된 커맨드를 디코딩한다. 한편, 커맨드 로직(161)은 디코딩된 커맨드에 응답하여 선택 트랜지스터 검증 동작이 수행되도록 불휘발성 메모리 장치의 주변 회로, 예를 들어 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생기(130) 및 입출력 회로(140)를 제어할 수 있다.
실시 예에 있어서, 커맨드 로직(161)은 외부로부터 제공된 프로그램 커맨드 혹은 읽기 커맨드에 응답하여 선택 트랜지스터 검증 동작이 수행되도록 불휘발성 메모리 장치의 주변 회로를 제어할 수 있다.
실시 예에 있어서, 커맨드 로직(161)은 입력된 커맨드에 대응되는 동작 수행 전 선택 트랜지스터 검증 동작이 수행되도록 불휘발성 메모리 장치의 주변 회로를 제어할 수 있다. 예를 들어, 커맨드 로직(161)은 읽기 커맨드를 수신하면, 메모리 셀 어레이(110)에 대한 읽기 동작이 수행되기 전 선택 트랜지스터 검증 동작이 수행되도록 주변 회로를 제어할 수 있다.
다른 실시예에 있어서, 커맨드 로직(161)은 입력된 커맨드에 대응되는 동작 수행 후 선택 트랜지스터 검증 동작이 수행되도록 주변 회로를 제어할 수 있다. 예를 들어, 커맨드 로직(161)은 프로그램 커맨드를 수신하면, 메모리 셀 어레이(110)에 대한 프로그램 동작이 수행되기 전 선택 트랜지스터 검증 동작이 수행되도록 주변 회로를 제어할 수 있다.
실시 예에 있어서, 커맨드 로직(161)은 외부로부터 제공된 선택 트랜지스터 검증 커맨드에 응답하여 선택 트랜지스터 검증 동작이 수행되도록 주변 회로를 제어할 수 있다. 선택 트랜지스터 검증 커맨드는 선택 트랜지스터 검증 동작을 지시하기 위하여 외부, 예를 들어 메모리 컨트롤러, 와 제어 로직(150) 사이에 정의된 커맨드일 수 있다.
상술된 불휘발성 메모리 장치(100)는 외부로부터 제공된 커맨드를 디코딩하고, 디코딩된 커맨드에 응답하여 선택 트랜지스터 검증 동작을 수행할 수 있다. 불휘발성 메모리 장치(100)는 선택 트랜지스터 검증 동작을 이용하여 저장된 데이터의 신뢰성을 보장할 수 있다.
도 3은 도 1의 불휘발성 메모리 장치의 다른 실시예를 도시하는 블록도이다. 도 3을 참조하면, 검증 제어부(160)는 커맨드 로직(161) 및 카운터(162)를 포함한다.
커맨드 로직(161)은 외부, 예를 들어 메모리 컨트롤러, 로부터 제공된 커맨드를 디코딩한다. 한편, 커맨드 로직(161)은 디코딩된 커맨드에 응답하여 선택 트랜지스터 검증 동작이 수행되도록 불휘발성 메모리 장치의 주변 회로, 예를 들어 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생기(130) 및 입출력 회로(140)를 제어할 수 있다.
커맨드 로직(161)은 카운터(162)를 이용하여 외부로부터 제공된 커맨드를 카운트할 수 있다. 실시 예에 있어서, 카운터(162)는 외부로부터 소정의 커맨드가 제공되면 이에 대응하여 카운트 값을 증가시킬 수 있다. 실시 예에 있어서, 카운터(162)는 카운트 값을 외부로부터 읽기 커맨드가 제공될 때마다 증가시킬 수 있다. 혹은 카운터(162)는 카운트 값을 외부로부터 프로그램 커맨드가 제공될 때 마다 증가시킬 수 있다.
커맨드 로직(161)은 카운트 값이 소정의 기준값에 도달되면 선택 트랜지스터 검증 동작이 수행되도록 불휘발성 메모리 장치의 주변 회로를 제어할 수 있다.
상술된 불휘발성 메모리 장치(100)는 외부로부터 제공된 커맨드의 수신 횟수를 카운트하고, 카운트 결과에 응답하여 선택 트랜지스터 검증 동작을 수행할 수 있다. 불휘발성 메모리 장치(100)는 선택 트랜지스터 검증 동작을 이용하여 저장된 데이터의 신뢰성을 보장할 수 있다.
도 4는 도 1의 불휘발성 메모리 장치의 또 다른 실시예를 도시하는 블록도이다. 도 4를 참조하면, 검증 제어부(160)는 웨어 레벨 판별부(163)를 포함한다.
웨어 레벨 판별부(163)는 메모리 셀 어레이(110)에 포함된 선택 트랜지스터의 마모도를 판별한다. 웨어 레벨 판별부(163)는 판별된 마모도가 소정의 기준값 이상이면 선택 트랜지스터 검증 동작이 수행되도록 불휘발성 메모리 장치의 주변 회로를 제어할 수 있다.
실시 예에 있어서, 웨어 레벨 판별부(163)는 시간의 경과에 기초하여 선택 트랜지스터의 마모도를 판별할 수 있다. 혹은 웨어 레벨 판별부(163)는 메모리 셀 어레이(110)의 메모리 클러스터에 수행된 프로그램 및 소거 횟수에 기초하여 선택 트랜지스터의 마모도를 판별할 수 있다. 그러나 이는 예시적인 것으로 웨어 레벨 판별부(163)의 마모도 판별 방법은 상술된 실시예에 한정되지 않는다.
상술된 불휘발성 메모리 장치(100)는 웨어 레벨 판별부(163)를 구비하여, 선택 트랜지스터의 마모도에 기초하여 선택 트랜지스터 검증 동작을 수행할 수 있다. 불휘발성 메모리 장치(100)는 선택 트랜지스터 검증 동작을 이용하여 저장된 데이터의 신뢰성을 보장할 수 있다.
도 5는 도 4는 도 1의 불휘발성 메모리 장치의 또 다른 실시예를 도시하는 블록도이다. 도 4를 참조하면, 검증 제어부(160)는 레지스터(164)를 포함한다.
검증 제어부(160)는 레지스터(164)에 메모리 클러스터에 대한 판정 결과를 저장할 수 있다. 또한 검증 제어부(160)는 메모리 클러스터에 대한 판정 결과를 외부에 제공할 수 있다. 검증 제어부(160)는 레지스터(164)에 저장된 정보를 불휘발성 메모리 장치(100)가 재부팅 되는 경우에도 유지할 수 있다.
도 6은 본 발명의 실시예에 의한 불휘발성 메모리 장치의 구동 방법을 도시하는 순서도이다. 도 6을 참조하면, 불휘발성 메모리 장치(도 1 참조, 100)의 선택 트랜지스터 검증 동작을 포함하는 구동 방법은 이하 개시되는 바와 같다.
S110 단계에서, 적어도 하나의 선택 라인에 연결된 선택 트랜지스터들에 대한 검증 동작이 수행된다. 선택 트랜지스터 검증 동작은 선택 트랜지스터들의 문턱 전압에 기초하여 수행된다. 실시 예에 있어서, 실시 예에 있어서, 소정의 전압 범위에서 벗어나는 문턱 전압을 가지는 선택 트랜지스터들은 열화된 것으로 판정될 수 있다.
S120 단계에서, S110 단계에서 검증된 선택 트랜지스터들을 포함하는 메모리 클러스터에 대한 검증 동작이 수행된다. 메모리 클러스터 검증 동작은 메모리 클러스터에 포함된 선택 트랜지스터들의 열화 정도에 기초하여 수행될 수 있다.
메모리 클러스터는 배드(Bad)로 판정되어 처리되는 메모리 단위이다. 본 발명에서 메모리 클러스터의 크기는 한정되지 않는다. 예를 들어, 메모리 클러스터는 선택 트랜지스터를 포함하는 메모리 스트링일 수 있다. 혹은 메모리 클러스터는 적어도 하나의 메모리 스트링을 포함하는 페이지, 적어도 하나의 페이지를 포함하는 메모리 블록 혹은 적어도 하나의 메모리 블록을 포함하는 메모리 칩일 수 있다.
S130 단계에서, 배드(Bad)로 판정된 메모리 클러스터에 대한 처리 동작이 수행된다. 처리 동작은 배드 메모리 클러스터에 저장된 데이터에 대한 카피백 동작 및 배드 메모리 클러스터 사용 금지 동작을 포함할 수 있다.
상술된 불휘발성 메모리 장치의 구동 방법에 의하면, 불휘발성 메모리 장치는 선택 트랜지스터를 검증하여 그것의 열화를 감지할 수 있다. 불휘발성 메모리 장치는 선택 트랜지스터 검증 동작을 이용하여 저장된 데이터의 신뢰성을 보장할 수 있다.
본 발명의 실시 예에 따른 선택 트랜지스터 검증 방법은 플래나(planar) 낸드 및 VNAND에도 적용될 수 있으며, 특히 플래나 낸드 및 VNAND의 싱글 (single bitline) 구조 혹은 공유 비트라인(shared bitline) 구조에 모두 적용될 수 있다.
도 7은 도 6의 선택 트랜지스터 검증 동작(S110)의 실시예를 도시하는 순서도이다.
S111 단계에서, 검증될 선택 트랜지스터들에 연결된 선택 라인에 소정의 검증 전압이 제공된다. 선택 라인에 제공되는 소정의 검증 전압은 통상적인 동작시 선택 라인에 인가되는 전압보다 낮은 전압일 수 있다.
S112 단계에서, 선택 트랜지스터들과 연결된 메모리 셀들에 연결된 워드 라인들에 읽기 전압이 제공된다. 읽기 전압에 응답하여 메모리 셀들은 턴 온 된다.
S113 단계에서, 선택 라인에 제공된 검증 전압을 이용하여 선택 트랜지스터들에 대한 읽기 동작이 수행된다. 읽기 동작을 통하여 선택 트랜지스터들의 문턱 전압이 판별될 수 있다.
S114 단계에서, 선택 트랜지스터들이 판별된 문턱 전압을 기초로 검증된다. 실시 예에 있어서, 소정의 기준 전압보다 낮은 문턱 전압을 가지는 선택 트랜지스터들은 열화된 것으로 판정될 수 있다. 혹은 소정의 기준 전압보다 높은 문턱 전압을 가지는 선택 트랜지스터들은 열화된 것으로 판정될 수 있다. 혹은 소정의 전압 범위에서 벗어나는 문턱 전압을 가지는 선택 트랜지스터들은 열화된 것으로 판정될 수 있다.
상술된 선택 트랜지스터 검증 동작에 의하면, 불휘발성 메모리 장치는 검증 전압을 이용하여 선택 트랜지스터의 열화를 감지할 수 있다. 또한 불휘발성 메모리 장치는 검증 동작시 평상시 선택 라인에 인가되는 전압보다 낮은 전압의 검증 전압을 제공하여 안정적으로 검증 동작을 수행할 수 있다.
도 8은 도 6의 메모리 클러스터에 대한 검증 동작(S120)의 일실시예를 도시하는 순서도이다.
S121 단계에서, 검증될 메모리 클러스터에 포함된 열화 선택 트랜지스터의 수가 판별된다.
S122 단계에서, S121 단계에서 판별된 열화 선택 트랜지스터의 수에 기초하여 메모리 클러스터의 배드 여부가 판별된다. 실시 예에 있어서, 메모리 클러스터는 그것에 포함된 선택 트랜지스터들 중 열화된 트랜지스터들의 수가 소정의 기준치 이상이면 배드(Bad)로 판정될 수 있다. 혹은 메모리 클러스터는 그것에 포함된 선택 트랜지스터들 중 열화된 트랜지스터들의 비율이 소정의 기준치 이상이면 배드(Bad)로 판정될 수 있다.
상술된 메모리 클러스터 검증 방법에 의하면, 불휘발성 메모리 장치는 메모리 클러스터에 포함된 선택 트랜지스터들의 열화 정도에 응답하여 메모리 클러스터를 배드로 판정할 수 있다. 불휘발성 메모리 장치는 메모리 클러스터 검증 동작을 이용하여 저장된 데이터의 신뢰성을 보장할 수 있다.
도 9는 도 6의 메모리 클러스터에 대한 검증 동작(S120)의 다른 실시예를 도시하는 순서도이다.
S221 단계에서, 검증될 메모리 클러스터에 포함된 각 메모리 스트링의 배드 여부가 판별된다. 실시 예에 있어서, 각 메모리 스트링은 직렬로 연결된 메모리 셀들, 접지 선택 트랜지스터 및 스트링 선택 트랜지스터들을 포함한다.
실시 예에 있어서, 메모리 스트링은 그것이 포함하는 접지 선택 트랜지스터와 스트링 선택 트랜지스터 중 적어도 하나의 선택 트랜지스터가 열화된 것으로 판별되면 배드(Bad)로 판정될 수 있다.
S222 단계에서, S221 단계에서 판별된 배드 메모리 스트링의 수에 기초하여 메모리 클러스터의 배드 여부가 판별된다. 메모리 클러스터는 그것에 포함된 메모리 스트링들 중 배드로 판정된 메모리 스트링들의 수가 소정의 기준치 이상이면 배드(Bad)로 판정될 수 있다.
한편, 도 9에서 메모리 클러스터는 배드 메모리 스트링의 수에 기초하여 검증되었으나 본 발명의 기술적 특징이 이에 한정되는 것은 아니다. 실시 예에 있어서, 메모리 클러스터는 그것에 포함된 메모리 소단위들 중 배드(Bad)로 판정된 메모리 소단위들의 수가 소정의 기준치 이상이면 배드(Bad)로 판정될 수 있다.
상술된 메모리 클러스터 검증 방법에 의하면, 불휘발성 메모리 장치는 메모리 클러스터에 포함된 메모리 소단위들의 열화 정도에 응답하여 메모리 클러스터를 배드로 판정할 수 있다. 불휘발성 메모리 장치는 메모리 클러스터 검증 동작을 이용하여 저장된 데이터의 신뢰성을 보장할 수 있다.
도 10은 도 6의 배드 메모리 클러스터에 대한 처리 동작(S130)의 실시예를 도시하는 순서도이다.
S131 단계에서, 배드로 판정된 메모리 클러스터에 저장된 데이터가 독출된다. 데이터가 독출되는 동안, 메모리 클러스터에 포함된 선택 트랜지스터들에 연결된 선택 라인들에는 통상적인 읽기 동작에서 인가되는 전압보다 높은 전압이 인가될 수 있다. 독출된 데이터는 버퍼 메모리에 저장될 수 있다.
S132 단계에서, 메모리 클러스터로부터 독출된 데이터가 정상 메모리 클러스터에 카피된다.
S133 단계에서, 배드로 판정된 메모리 클러스터가 사용 금지된다. 메모리 클러스터의 배드 판정 정보는 소정의 레지스터에 저장될 수 있다. 또한 메모리 클러스터의 배드 판정 정보는 외부로 제공될 수 있다.
본 발명에서, S131 내지 S133 단계의 동작 순서는 순차적일 것이 요구되지 않는다. 예를 들어, S133 단계의 메모리 클러스터에 대한 사용 금지 동작이 수행된 후 S131 단계의 메모리 클러스터에 대한 데이터 독출 동작이 수행될 수 있다.
상술된 불휘발성 메모리 장치의 구동 방법에 의하면, 불휘발성 메모리 장치는 선택 트랜지스터를 검증하여 그것의 열화를 감지할 수 있다. 불휘발성 메모리 장치는 선택 트랜지스터 검증 동작을 이용하여 저장된 데이터의 신뢰성을 보장할 수 있다.
본 발명의 실시 예에 따른 선택 트랜지스터 검증 방법은 플래나(planar) 낸드 및 VNAND에도 적용될 수 있으며, 특히 플래나 낸드 및 VNAND의 싱글 (single bitline) 구조 혹은 공유 비트라인(shared bitline) 구조에 모두 적용될 수 있다.
이하에서는 도면을 참조하여 본 발명의 실시 예에 따른 선택 트랜지스터의 검증 방법에 대한 다양한 실시 예들을 설명한다.
도 11은 본 발명에 의한 선택 트랜지스터 검증 방법의 일실시예를 도시하기 위한 도면이다. 도 11을 참조하면, 스트링 선택 라인(SSL)에 연결된 스트링 선택 트랜지스터들에 대한 검증 동작이 수행된다. 도 11에서는 설명의 편의를 위하여 제 1 스트링(ST1)에 포함되는 스트링 선택 트랜지스터(SST)를 검증하는 동작을 도시한다.
도 11에서, 스트링 선택 트랜지스터(SST)는 통상적인 트랜지스터로 도시되었으나 본 발명의 기술적 특징이 이에 한정되는 것은 아니다. 예를 들어, 스트링 선택 트랜지스터(SST)는 메모리 셀들(MCa~MCn)과 동일한 구조를 가질 수 있으며, 하나 이상의 선택 게이트를 가질 수 있다.
검증될 스트링 선택 트랜지스터(SST)에 연결된 비트라인(BL1)에 프리차지 전압(Vpc)이 제공된다. 스트링 선택 트랜지스터(SST)의 게이트에 연결된 스트링 선택 라인(SSL)에는 제 1 검증 전압(Vvf1)이 제공된다. 스트링 선택 트랜지스터(SST)와 직렬로 연결된 메모리 셀들(MC1~MCn) 및 접지 선택 트랜지스터(GST)에 연결된 워드 라인들(WL1~WLn) 및 접지 선택 라인(GSL)에는 패스 전압(Vpass)이 제공된다. 공통 소스 라인(CSL)에는 접지 전압이 제공된다.
실시 예에 있어서, 제 1 검증 전압(Vvf1)은 통상적인 읽기 동작에서 스트링 선택 트랜지스터(SST)에 인가되는 전압보다 낮은 전압일 수 있다. 제공된 제 1 검증 전압(Vvf1)을 이용하여, 스트링 선택 트랜지스터(SST)는 소정의 기준값보다 낮은 문턱 전압을 가지면 열화된 것으로 판정될 수 있다.
혹은 제 1 검증 전압(Vvf1)은 통상적인 읽기 동작에서 스트링 선택 트랜지스터(SST)에 인가되는 전압보다 높은 전압일 수 있다. 제공된 제 1 검증 전압(Vvf1)을 이용하여, 스트링 선택 트랜지스터(SST)는 소정의 기준값보다 높은 문턱 전압을 가지면 열화된 것으로 판정될 수 있다.
도 11에서 불휘발성 메모리 장치는 모든 비트 라인(BL1~BLm)에 프리차지 전압이 인가되는 올비트라인(ABL:All Bit Line) 구조를 가지는 것으로 도시되었으나, 본 발명의 기술적 특징은 이에 한정되지 않는다. 예를 들어, 불휘발성 메모리 장치는 이븐-오드 구조를 가질 수 있다.
더하여, 불휘발성 메모리 장치는 모든 비트 라인들(BL1~BLm)에 프리차지 전압을 인가하는 대신 비트 라인들(BL1~BLm) 중 검증하고자 하는 선택 트랜지스터들에 대응되는 비트 라인들만 선택하여 프리차지 할 수 있다. 이 경우 선택되지 않은 비트 라인들에는 접지 전압, 예를 들어 0V가 제공될 것이다.
도 12는 본 발명에 의한 선택 트랜지스터 검증 방법의 다른 실시예를 도시하기 위한 도면이다. 도 12를 참조하면, 접지 선택 라인(GSL)에 연결된 접지 선택 트랜지스터들에 대한 검증 동작이 수행된다. 도 12에서는 설명의 편의를 위하여 제 1 스트링(ST1)에 포함되는 접지 선택 트랜지스터(GST)를 검증하는 동작을 도시한다.
도 12에서, 접지 선택 트랜지스터(GST)는 통상적인 트랜지스터로 도시되었으나 본 발명의 기술적 특징이 이에 한정되는 것은 아니다. 예를 들어, 접지 선택 트랜지스터(GST)는 메모리 셀들(MCa~MCn)과 동일한 구조를 가질 수 있으며, 하나 이상의 선택 게이트를 가질 수 있다.
검증될 접지 선택 트랜지스터(GST)에 연결된 비트라인(BL1)에 프리차지 전압(Vpc)이 제공된다. 접지 선택 트랜지스터(GST)의 게이트에 연결된 접지 선택 라인(GSL)에는 제 2 검증 전압(Vvf2)이 제공된다. 접지 선택 트랜지스터(GST)와 직렬로 연결된 메모리 셀들(MC1~MCn) 및 스트링 선택 트랜지스터(SST)에 연결된 워드 라인들(WL1~WLn) 및 스트링 선택 라인(SSL)에는 패스 전압(Vpass)이 제공된다. 공통 소스 라인(CSL)에는 접지 전압이 제공된다.
실시 예에 있어서, 제 2 검증 전압(Vvf2)은 통상적인 읽기 동작에서 접지 선택 트랜지스터(GST)에 인가되는 전압보다 낮은 전압일 수 있다. 제공된 제 2 검증 전압(Vvf2)을 이용하여, 접지 선택 트랜지스터(GST)는 소정의 기준값보다 낮은 문턱 전압을 가지면 열화된 것으로 판정될 수 있다.
혹은 제 2 검증 전압(Vvf2)은 통상적인 읽기 동작에서 접지 선택 트랜지스터(GST)에 인가되는 전압보다 높은 전압일 수 있다. 제공된 제 2 검증 전압(Vvf2)을 이용하여, 접지 선택 트랜지스터(GST)는 소정의 기준값보다 높은 문턱 전압을 가지면 열화된 것으로 판정될 수 있다.
도 12에서 불휘발성 메모리 장치는 모든 비트 라인(BL1~BLm)에 프리차지 전압이 인가되는 올비트라인(ABL:All Bit Line) 구조를 가지는 것으로 도시되었으나, 본 발명의 기술적 특징은 이에 한정되지 않는다. 예를 들어, 불휘발성 메모리 장치는 이븐-오드 구조를 가질 수 있다.
더하여, 불휘발성 메모리 장치는 비트 라인들(BL1~BLm) 중 검증하고자 하는 선택 트랜지스터들에 대응되는 비트 라인들만 선택하여 프리차지 할 수 있다. 이 경우 선택되지 않은 비트 라인들에는 접지 전압, 예를 들어 0V가 제공될 것이다.
도 13은 본 발명에 의한 선택 트랜지스터 검증 방법의 또 다른 실시예를 도시하기 위한 도면이다. 도 13을 참조하면, 스트링 선택 라인(SSL)에 연결된 스트링 선택 트랜지스터들 및 접지 선택 라인(GSL)에 연결된 접지 선택 트랜지스터들에 대한 검증 동작이 동시에 수행된다. 도 9에서는 설명의 편의를 위하여 제 1 스트링(ST1)에 포함되는 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)를 검증하는 동작을 도시한다.
검증될 스트링 선택 트랜지스터(SST)에 연결된 비트라인(BL1)에 프리차지 전압(Vpc)이 제공된다. 스트링 선택 트랜지스터(SST)의 게이트에 연결된 스트링 선택 라인(SSL)에는 제 1 검증 전압(Vvf1)이 제공된다. 접지 선택 트랜지스터(GST)의 게이트에 연결된 접지 선택 라인(GSL)에는 제 2 검증 전압(Vvf2)이 제공된다.
스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)사이에 직렬로 연결된 메모리 셀들(MC1~MCn)에 연결된 워드 라인들(WL1~WLn)에는 패스 전압(Vpass)이 제공된다. 공통 소스 라인(CSL)에는 접지 전압이 제공된다.
실시 예에 있어서, 제 1 검증 전압(Vvf1) 및 제 2 검증 전압(Vvf2)은 통상적인 읽기 동작에서 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)에 인가되는 전압보다 낮은 전압일 수 있다. 제공된 제 1 및 제 2 검증 전압(Vvf1, Vvf2)을 이용하여, 스트링 선택 트랜지스터(SST) 혹은 접지 선택 트랜지스터(GST)는 소정의 기준값보다 낮은 문턱 전압을 가지면 열화된 것으로 판정될 수 있다.
실시 예에 있어서, 제 1 검증 전압(Vvf1) 및 제 2 검증 전압(Vvf2)은 통상적인 읽기 동작에서 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)에 인가되는 전압보다 높은 전압일 수 있다. 제공된 제 1 및 제 2 검증 전압(Vvf1, Vvf2)을 이용하여, 스트링 선택 트랜지스터(SST) 혹은 접지 선택 트랜지스터(GST)는 소정의 기준값보다 높은 문턱 전압을 가지면 열화된 것으로 판정될 수 있다.
도 14는 본 발명에 의한 선택 트랜지스터 검증 방법의 또 다른 실시예를 도시하기 위한 도면이다. 도 14를 참조하면, 스트링 선택 라인(SSL)에 연결된 스트링 선택 트랜지스터들 및 접지 선택 라인(GSL)에 연결된 접지 선택 트랜지스터들에 대한 검증 동작이 동시에 수행된다.
더하여, 도 14를 참조하면, 선택 트랜지스터들과 메모리 셀들 사이에 배치된 더미 셀들에 대한 검증 동작이 수행된다. 도 14에서는 설명의 편의를 위하여 제 1 스트링(ST1)에 포함되는 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST)및 제 1 및 제 2 더미 셀(DC1, DC2)를 검증하는 동작을 도시한다.
도 14의 제 1 스트링(ST1)에는 제 1 및 제 2 더미 셀(DC1, DC2)만 도시되었으나, 본 발명의 기술적 특징이 이에 한정되는 것은 아니다. 본 발명에 의한 검증 동작에 있어서, 제 1 스트링(ST1)에 포함된 메모리 셀들 중 더 많은 메모리 셀들이 더미 셀로써 사용될 수 있다.
검증될 스트링 선택 트랜지스터(SST)에 연결된 비트라인(BL1)에 프리차지 전압(Vpc)이 제공된다. 스트링 선택 트랜지스터(SST)의 게이트에 연결된 스트링 선택 라인(SSL)에는 제 1 검증 전압(Vvf1)이 제공된다. 접지 선택 트랜지스터(GST)의 게이트에 연결된 접지 선택 라인(GSL)에는 제 2 검증 전압(Vvf2)이 제공된다. 접지 선택 트랜지스터(GST)와 메모리 셀들(MC1~MCn) 사이에 직렬로 연결된 제 1 더미 셀(DC1)에 연결된 제 1 더미 워드 라인(DWL1)에는 제 3 검증 전압(Vvf3)이 제공된다. 스트링 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이에 직렬로 연결된 제 2 더미 셀(DC2)에 연결된 제 2 더미 워드 라인(DWL2)에는 제 4 검증 전압(Vvf4)이 제공된다.
스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)사이에 직렬로 연결된 메모리 셀들(MC1~MCn)에 연결된 워드 라인들(WL1~WLn)에는 패스 전압(Vpass)이 제공된다. 공통 소스 라인(CSL)에는 접지 전압이 제공된다.
실시 예에 있어서, 제 1 내지 제 4 검증 전압(Vvf1~Vvf4)은 통상적인 읽기 동작에서 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST) 및 제 1 및 제 2 더미 셀(DC1, DC2)에 인가되는 전압보다 낮은 전압일 수 있다. 제공된 제 1 내지 제 4 검증 전압(Vvf1~Vvf4)을 이용하여, 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST) 및 제 1 및 제 2 더미 셀(DC1, DC2)는 소정의 기준값보다 낮은 문턱 전압을 가지면 열화된 것으로 판정될 수 있다.
실시 예에 있어서, 제 1 내지 제 4 검증 전압(Vvf1~Vvf4)은 통상적인 읽기 동작에서 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST) 및 제 1 및 제 2 더미 셀(DC1, DC2)에 인가되는 전압보다 높은 전압일 수 있다. 제 1 내지 제 4 검증 전압(Vvf1~Vvf4)을 이용하여, 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST) 및 제 1 및 제 2 더미 셀(DC1, DC2)는 소정의 기준값보다 높은 문턱 전압을 가지면 열화된 것으로 판정될 수 있다.
본 발명의 실시 예에 따른 선택 트랜지스터 검증 방법은 VNAND에도 적용가능하다.
도 15는 본 발명에 따른 VNAND의 메모리 블록을 예시적으로 보여주는 사시도이다. 도 15를 참조하면, 메모리 블록(110)은 워드라인 병합 구조로 구현된다. 기판(101) 위에 위치된 워드라인 컷들(WL cuts) 사이에는 두 개의 접지 스트링 라인들(GSL: GSL1, GSL2), 복수의 워드라인들(WL), 두 개의 스트링 선택 라인들(SSL: SSL1, SSL2)이 적층된다. 여기서 스트링 선택 라인들(SSL1, SSL2)은 스트링 선택 라인 컷(SSL cut)으로 분리될 수 있다.
복수의 필라들(Pillar)이 접지 스트링 라인들(GSL1, GSL2), 복수의 워드라인들(WL), 스트링 선택 라인들(SSL1, SSL2)을 관통한다. 여기서 접지 스트링 라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 스트링 선택 라인(SSL)은 기판 형태로 구현될 수 있다. 또한, 복수의 필라들의 상부면에는 비트라인들(BL)이 연결될 수 있다.
도 15에서 스트링 선택 라인(SSL)은 두 개의 기판 형태로 구현되지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 본 발명의 스트링 선택 라인(SSL)은 적어도 하나의 기판 형태로 구현될 수 있다. 또한, 접지 선택 라인(GSL)은 두 개의 기판 형태로 구현되지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 본 발명의 접지 선택 라인(GSL)은 적어도 하나의 기판 형태로 구현될 수 있다.
더하여, 도 15에서 메모리 블록(200)은 워드라인 병합 구조이지만, 본 발명이 여기에 제한될 필요는 없다.
본 발명의 실시 예에 따른 선택 라인들(SSL, GSL) 중 적어도 하나에 대응하는 선택 트랜지스터(필라 일부, 도시되지 않음)는 도 6 내지 도 14을 참조하여 서술된 선택 트랜지스터 검증 동작에 의하여 검증될 수 있다.
도 16은 도 15에 도시된 메모리 블록의 회로도를 예시적으로 보여주는 도면이다. 도 11 및 도 12를 참조하면, 메모리 블록(110)은 공유 비트라인 구조를 가진다. 예를 들어, 제 1 비트라인(BL1) 및 공통 소스 라인(CSL) 사이에 제 1 비트라인(BL1)에 연결된 4 개의 스트링들(ST1~ST4)이 포함된다. 제 1 비트라인(BL1)은 제 1 방향으로 신장된 도전 물질에 대응한다.
각각의 스트링들(ST1~ST4)은 직렬 연결된 2 개의 스트링 선택 트랜지스터들(SST1, SST2)을 포함하고, 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2) 각각은 스트링 선택 라인들(SSL1, SSL2) 각각에 연결된다. 실시 예에 있어서, 스트링 선택 트랜지스터들(SST1, SST2) 중 적어도 하나는 도 6 내지 도 14을 참조하여 서술된 선택 트랜지스터 검증 동작에 의하여 검증될 수 있다.
각각의 스트링들(ST1~ST4)은 직렬 연결된 2 개의 접지 선택 트랜지스터들(GST1, GST2)을 포함하고, 직렬 연결된 접지 선택 트랜지스터들(GST1, GST2) 각각은 접지 선택 라인들(GSL1, GSL2) 각각에 연결된다. 실시 예에 있어서, 접지 선택 트랜지스터들(GST1, GST2) 중 적어도 하나는 도 6 내지 도 14을 참조하여 서술된 선택 트랜지스터 검증 동작에 의하여 검증될 수 있다.
도 17은 본 발명의 실시예에 따른 메모리 시스템(20)을 도시하는 블록도이다. 도 17을 참조하면, 메모리 시스템(20)은 불휘발성 메모리 장치(200) 및 메모리 컨트롤러(201)를 포함한다.
본 발명의 메모리 시스템(20)은 호스트로부터 제공되는 커맨드에 응답하여, 불휘발성 메모리 장치(200)의 선택 트랜지스터를 검증하여 그것의 열화를 감지할 수 있다. 메모리 시스템(20)은 선택 트랜지스터 검증 동작을 이용하여 불휘발성 메모리 장치(200)에 저장된 데이터의 신뢰성을 보장할 수 있다. 이하 도면을 참조하여 메모리 시스템(20)의 동작에 관하여 보다 상세히 설명한다.
메모리 컨트롤러(201)는 호스트로부터 제공된 커맨드에 응답하여 불휘발성 메모리 장치(200)의 데이터 처리 동작을 제어한다. 예를 들어, 메모리 컨트롤러(201)는 읽기 커맨드에 응답하여 불휘발성 메모리 장치(200)에 저장된 데이터를 호스트에 제공할 수 있다. 혹은 메모리 컨트롤러(201)는 프로그램 커맨드에 응답하여 호스트로부터 제공된 데이터를 불휘발성 메모리 장치(200)에 저장할 수 있다.
한편, 본 발명의 메모리 컨트롤러(201)는 호스트로부터 제공된 커맨드에 응답하여 불휘발성 메모리 장치(200)에 대한 선택 트랜지스터 검증 동작을 수행할 수 있다.
실시 예에 있어서, 메모리 컨트롤러(201)는 호스트와 메모리 시스템(10) 사이에 정의된 소정의 선택 트랜지스터 검증 커맨드에 응답하여 불휘발성 메모리 장치(200)에 대한 선택 트랜지스터 검증 동작을 수행할 수 있다. 선택 트랜지스터 검증 커맨드는 불휘발성 메모리 장치의 유휴 시간(Idle time)에 제공될 수 있다.
한편, 선택 트랜지스터 검증 커맨드는 호스트로부터 메모리 시스템(20)에 제공되는 소정의 커맨드의 카운트 값에 응답하여 제공될 수 있다. 예를 들어, 선택 트랜지스터 검증 커맨드는 호스트로부터 메모리 시스템(20)에 제공된 읽기 커맨드에 대한 카운트 수가 소정의 기준치에 도달하면 제공될 수 있다.
메모리 컨트롤러(201)는 선택 트랜지스터 검증 커맨드에 응답하여, 불휘발성 메모리 장치(200) 전체에 대하여 도 6 내지 도 14에서 설명된 선택 트랜지스터 검증 동작이 수행되도록 불휘발성 메모리 장치(200)를 제어할 수 있다. 혹은 메모리 컨트롤러(201)는 불휘발성 메모리 장치(200)에 포함된 복수의 메모리 클러스터들(210) 중 소정의 적어도 하나의 메모리 클러스터에 대하여 선택 트랜지스터 검증 동작이 수행되도록 불휘발성 메모리 장치(200)를 제어할 수 있다.
본 발명에서 메모리 클러스터의 단위는 한정되지 않는다. 예를 들어, 메모리 클러스터는 선택 트랜지스터를 포함하는 메모리 스트링일 수 있다. 혹은 메모리 클러스터는 적어도 하나의 메모리 스트링을 포함하는 페이지, 적어도 하나의 페이지를 포함하는 메모리 블록 혹은 적어도 하나의 메모리 블록을 포함하는 메모리 칩일 수 있다.
메모리 컨트롤러(201)는 복수의 메모리 클러스터들(210) 중 가장 최근에 접근된 메모리 클러스터에 대하여 선택 트랜지스터 검증 동작이 수행되도록 불휘발성 메모리 장치(200)를 제어할 수 있다. 그러나 이는 예시적인 것으로, 메모리 컨트롤러(201)의 메모리 클러스터 선택 방법은 제한되지 않는다. 예를 들어, 메모리 컨트롤러(201)는 호스트에 의하여 선택된 메모리 클러스터에 대하여 선택 트랜지스터 검증 동작이 수행되도록 불휘발성 메모리 장치(200)를 제어할 수 있다.
다른 실시 예에 있어서, 메모리 컨트롤러(201)는 호스트로부터 제공된 읽기 커맨드에 응답하여 불휘발성 메모리 장치(200)에 대한 선택 트랜지스터 검증 동작을 수행할 수 있다. 메모리 컨트롤러(201)는 읽기 커맨드에 응답하여 불휘발성 메모리 장치(200)에 저장된 데이터를 독출하기 전 선택 트랜지스터 검증 동작을 수행할 수 있다. 혹은, 메모리 컨트롤러(201)는 읽기 커맨드에 응답하여 불휘발성 메모리 장치(200)에 저장된 데이터를 독출한 후 선택 트랜지스터 검증 동작을 수행할 수 있다.
메모리 컨트롤러(201)는 불휘발성 메모리 장치(200) 전체에 대하여 도 6 내지 도 14에서 설명된 선택 트랜지스터 검증 동작이 수행되도록 불휘발성 메모리 장치(200)를 제어할 수 있다. 혹은 메모리 컨트롤러(201)는 불휘발성 메모리 장치(200)에 포함된 복수의 메모리 클러스터들(210) 중 소정의 적어도 하나의 메모리 클러스터에 대하여 선택 트랜지스터 검증 동작이 수행되도록 불휘발성 메모리 장치(200)를 제어할 수 있다.
특히, 메모리 컨트롤러(201)는 복수의 메모리 클러스터들(210) 중, 읽기 커맨드에 응답하여 참조되는 데이터가 저장된 메모리 클러스터에 대하여 선택 트랜지스터 검증 동작이 수행되도록 불휘발성 메모리 장치(200)를 제어할 수 있다.
한편, 메모리 컨트롤러(201)는 각 메모리 클러스터를 참조하는 읽기 커맨드 수를 카운트할 수 있다. 메모리 컨트롤러(201)는 읽기 커맨드의 카운트 수가 소정의 기준값에 도달한 메모리 클러스터에 대하여 선택 트랜지스터 검증 동작이 수행되도록 불휘발성 메모리 장치(200)를 제어할 수 있다. 메모리 컨트롤러(201)는 각 메모리 클러스터에 대한 카운트 값을 레지스터(202)에 저장할 수 있다. 혹은 메모리 컨트롤러(201)는 각 메모리 클러스터에 대한 카운트 값을 불휘발성 메모리 장치(200)에 저장할 수 있다.
메모리 컨트롤러(201)는, 특히 읽기 커맨드 수가 카운트되는 메모리 클러스터가 메모리 칩 단위인 경우, 랜덤 인터벌(Random Interval)로 선택 트랜지스터 검증 동작이 수행되도록 불휘발성 메모리 장치(200)를 제어할 수 있다. 즉, 메모리 컨트롤러(201)는 소정의 범위 내에서 매회 랜덤하게 기준값을 설정할 수 있다. 메모리 컨트롤러(201)는 읽기 커맨드 수가 소정의 기준값에 도달한 메모리 클러스터에 대하여 선택 트랜지스터 검증 동작이 수행되도록 불휘발성 메모리 장치(200)를 제어할 수 있다. 메모리 컨트롤러(201)는 선택 트랜지스터 검증 동작이 수행된 후 기준값을 재설정할 수 있다.
다른 실시 예에 있어서, 메모리 컨트롤러(201)는 호스트로부터 제공된 쓰기 커맨드에 응답하여 불휘발성 메모리 장치(200)에 대한 선택 트랜지스터 검증 동작을 수행할 수 있다. 메모리 컨트롤러(201)는 쓰기 커맨드에 응답하여 불휘발성 메모리 장치(200)에 데이터를 저장하기 전 선택 트랜지스터 검증 동작을 수행할 수 있다. 혹은, 메모리 컨트롤러(201)는 쓰기 커맨드에 응답하여 불휘발성 메모리 장치(200)에 데이터에 저장한 후 선택 트랜지스터 검증 동작을 수행할 수 있다.
다른 실시 예에 있어서, 메모리 컨트롤러(201)는 호스트로부터 제공된 소거 커맨드에 응답하여 불휘발성 메모리 장치(200)에 대한 선택 트랜지스터 검증 동작을 수행할 수 있다. 메모리 컨트롤러(201)는 소거 커맨드에 응답하여 불휘발성 메모리 장치(200)에 포함된 메모리 클러스터를 소거한 후, 소거된 메모리 클러스터에 대한 선택 트랜지스터 검증 동작을 수행할 수 있다.
한편, 본 발명의 메모리 컨트롤러(201)는 선택 트랜지스터 검증 동작을 수행한 후, 배드(Bad)로 판정된 메모리 클러스터들을 처리할 수 있다.
실시 예에 있어서, 메모리 컨트롤러(201)는 배드(Bad)로 판정된 메모리 클러스터들에 저장된 데이터가 독출되도록 불휘발성 메모리 장치(200)를 제어할 수 있다. 메모리 컨트롤러(201)는 독출된 데이터를 버퍼 메모리에 저장할 수 있다.
데이터 독출 과정에서, 배드(Bad)로 판정된 메모리 클러스터의 선택 트랜지스터들과 연결된 선택 라인들에는 통상적인 읽기 과정에서 인가되는 전압보다 높은 전압이 제공될 수 있다. 데이터 독출 과정에서, 메모리 클러스터의 열화된 트랜지스터의 문턱 전압은 소정의 높은 전압을 이용하여 보상되므로 독출되는 데이터의 안정성이 보장될 수 있다.
메모리 컨트롤러(201)는 배드(Bad)로 판정된 메모리 클러스터로부터 독출된 데이터가 정상 메모리 클러스터에 저장되도록 불휘발성 메모리 장치(200)를 제어할 수 있다. 이때, 메모리 컨트롤러(201)는 버퍼 메모리에 저장된 데이터가 정상 메모리 클러스터에 저장되도록 불휘발성 메모리 장치(200)를 제어할 수 있다.
실시 예에 있어서, 메모리 컨트롤러(201)는 배드(Bad)로 판정된 메모리 클러스터를 사용 금지 처리할 수 있다. 사용 금지된 메모리 클러스터에는 데이터 저장 동작이 수행되지 않는다. 메모리 컨트롤러(201)는 사용 금지 처리된 메모리 클러스터들을 지시하는 마킹 정보를 레지스터(202)에 저장할 수 있다. 메모리 컨트롤러(201)는 레지스터(202)에 저장된 마킹 정보를 참조하여 호스트로부터 제공된 데이터에 대한 매핑 동작을 수행할 수 있다. 메모리 컨트롤러(201)는 사용 금지 처리된 메모리 클러스터에는 데이터가 매핑되지 않도록 마킹 정보를 이용하여 매핑 동작을 수행할 수 있다.
상술된 메모리 시스템(20)은 호스트로부터 제공되는 커맨드에 응답하여, 불휘발성 메모리 장치(200)의 선택 트랜지스터를 검증하여 그것의 열화를 감지할 수 있다. 메모리 시스템(20)은 선택 트랜지스터 검증 동작을 이용하여 불휘발성 메모리 장치(200)에 저장된 데이터의 신뢰성을 보장할 수 있다.
도 18은 본 발명의 다른 실시예에 의한 메모리 시스템을 도시하는 블록도이다. 도 18을 참조하면, 메모리 시스템(30)은 불휘발성 메모리 장치(300) 및 메모리 컨트롤러(301)를 포함한다.
본 발명의 메모리 시스템(30)은 선택 트랜지스터가 검증될 필요가 있다고 판별된 때 불휘발성 메모리 장치(300)의 선택 트랜지스터를 검증하여 그것의 열화를 감지할 수 있다. 메모리 시스템(30)은 선택 트랜지스터 검증 동작을 이용하여 불휘발성 메모리 장치(300)에 저장된 데이터의 신뢰성을 보장할 수 있다.
메모리 컨트롤러(301)는 호스트로부터 제공된 커맨드에 응답하여 불휘발성 메모리 장치(300)의 데이터 처리 동작을 제어한다. 예를 들어, 메모리 컨트롤러(301)는 읽기 커맨드에 응답하여 불휘발성 메모리 장치(300)에 저장된 데이터를 호스트에 제공할 수 있다. 혹은 메모리 컨트롤러(301)는 프로그램 커맨드에 응답하여 호스트로부터 제공된 데이터를 불휘발성 메모리 장치(300)에 저장할 수 있다.
불휘발성 메모리 장치(300)는 제어 로직(320) 및 복수의 메모리 클러스터들(310)을 포함한다. 제어 로직(320)은 메모리 컨트롤러(301)의 제어에 응답하여 호스트로부터 제공된 데이터들을 메모리 클러스터들(310)에 저장한다.
한편, 제어 로직(320)은 선택 트랜지스터가 검증될 필요가 있다고 판별된 때 메모리 클러스터들(310)에 대한 선택 트랜지스터 검증 동작을 수행할 수 있다. 본 발명에서 메모리 클러스터의 단위는 한정되지 않는다. 예를 들어, 메모리 클러스터는 선택 트랜지스터를 포함하는 메모리 스트링일 수 있다. 혹은 메모리 클러스터는 적어도 하나의 메모리 스트링을 포함하는 페이지, 적어도 하나의 페이지를 포함하는 메모리 블록 혹은 적어도 하나의 메모리 블록을 포함하는 메모리 칩일 수 있다.
실시 예에 있어서, 제어 로직(320)은 메모리 컨트롤러(301)로부터 제공된 제어 신호(CTRL)에 응답하여 선택 트랜지스터가 검증될 필요가 있다고 판별할 수 있다. 이때, 제어 로직(320)은 제어 신호(CTRL)에 응답하여 메모리 클러스터들(310)에 대한 선택 트랜지스터 검증 동작을 수행할 수 있다.
예를 들어, 제어 로직(320)은 메모리 컨트롤러(301)로부터 제공된 읽기 혹은 쓰기 제어 신호에 응답하여 메모리 클러스터들(310)에 대한 선택 트랜지스터 검증 동작을 수행할 수 있다. 제어 로직(320)은 읽기 혹은 쓰기 제어 신호에 응답하여 메모리 클러스터들(310)에 저장된 데이터를 독출하거나 데이터를 저장하기 전 선택 트랜지스터 검증 동작을 수행할 수 있다. 혹은, 제어 로직(320)는 읽기 혹은 쓰기 제어 신호에 응답하여 메모리 클러스터들(310)에 저장된 데이터를 독출하거나 데이터를 저장한 후 선택 트랜지스터 검증 동작을 수행할 수 있다.
제어 로직(320)은 메모리 클러스터들(310) 전체에 대하여 도 6 내지 도 14에서 설명된 선택 트랜지스터 검증 동작이 수행되도록 메모리 클러스터들(310)을 제어할 수 있다. 혹은 제어 로직(320)은 메모리 클러스터들(310) 중 소정의 적어도 하나의 메모리 클러스터에 대하여 선택 트랜지스터 검증 동작이 수행되도록 메모리 클러스터들(310)을 제어할 수 있다.
특히, 제어 로직(320)은 복수의 메모리 클러스터들(310) 중, 읽기 혹은 쓰기 제어 신호에 응답하여 참조되는 데이터가 저장된 메모리 클러스터에 대하여 선택 트랜지스터 검증 동작이 수행되도록 메모리 클러스터들(310)을 제어할 수 있다.
한편, 제어 로직(320)은 각 메모리 클러스터를 참조하는 읽기 제어 신호 수를 카운트할 수 있다. 제어 로직(320)은 읽기 제어 신호의 카운트 수가 소정의 기준값에 도달한 메모리 클러스터에 대하여 선택 트랜지스터 검증 동작이 수행되도록 메모리 클러스터들(310)을 제어할 수 있다. 제어 로직(320)은 각 메모리 클러스터에 대한 카운트 값을 소정의 레지스터에 저장할 수 있다. 혹은 제어 로직(320)은 각 메모리 클러스터에 대한 카운트 값을 메모리 클러스터에 저장할 수 있다.
다른 실시예에 있어서, 제어 로직(320)은 메모리 컨트롤러(301)로부터 제공된 소거 제어 신호에 응답하여 메모리 클러스터들(310)에 대한 선택 트랜지스터 검증 동작을 수행할 수 있다. 제어 로직(320)은 소거 제어 신호에 응답하여 메모리 클러스터에 저장된 데이터를 소거한 후, 소거된 메모리 클러스터에 대한 선택 트랜지스터 검증 동작을 수행할 수 있다.
다른 실시 예에 있어서, 메모리 컨트롤러(301) 혹은 제어 로직(320)은 불휘발성 메모리 장치(300)의 유휴 시간(Idle time) 동안 메모리 클러스터들(310)에 대한 선택 트랜지스터 검증 동작을 수행할 수 있다.
한편, 본 발명의 제어 로직(320) 혹은 메모리 컨트롤러(301)는 선택 트랜지스터 검증 동작을 수행한 후, 배드(Bad)로 판정된 메모리 클러스터들을 처리할 수 있다.
제어 로직(320)은 배드(Bad)로 판정된 메모리 클러스터들을 지시하는 마킹 정보를 소정의 레지스터에 저장할 수 있다. 제어 로직(320)은 배드(Bad)로 판정된 메모리 클러스터들에 저장된 데이터에 대한 카피백 동작을 수행할 수 있다. 또한 제어 로직(320)은 배드(Bad)로 판정된 메모리 클러스터를 사용 금지 처리할 수 있다. 사용 금지된 메모리 클러스터에는 데이터 저장 동작이 수행되지 않는다. 특히, 제어 로직(320)은 제어 로직(320)은 메모리 컨트롤러(301)로부터 제공된 소거 제어 신호에 응답하여 메모리 클러스터들(310)에 대한 선택 트랜지스터 검증 동작을 수행한 경우 배드(Bad)로 판정된 메모리 클러스터들을 소거 페일(Erase Fail)로 처리할 수 있다.
한편, 제어 로직(320)은 마킹 정보를 외부, 예를 들어 메모리 컨트롤러(301)에 제공할 수 있다.
메모리 컨트롤러(301)는 배드(Bad)로 판정된 메모리 클러스터들에 저장된 데이터에 대한 카피백 동작을 수행할 수 있다. 또한 메모리 컨트롤러(301)는 배드(Bad)로 판정된 메모리 클러스터를 사용 금지 처리할 수 있다. 사용 금지된 메모리 클러스터에는 데이터 저장 동작이 수행되지 않는다.
실시 예에 있어서, 메모리 컨트롤러(301)는 배드(Bad)로 판정된 메모리 클러스터들에 저장된 데이터가 독출되도록 불휘발성 메모리 장치(300)를 제어할 수 있다. 메모리 컨트롤러(301)는 독출된 데이터를 버퍼 메모리에 저장할 수 있다.
데이터 독출 과정에서, 배드(Bad)로 판정된 메모리 클러스터의 선택 트랜지스터들과 연결된 선택 라인들에는 통상적인 읽기 과정에서 인가되는 전압보다 높은 전압이 제공될 수 있다. 데이터 독출 과정에서, 메모리 클러스터의 열화된 트랜지스터의 문턱 전압은 소정의 높은 전압을 이용하여 보상되므로 독출되는 데이터의 안정성이 보장될 수 있다.
메모리 컨트롤러(301)는 배드(Bad)로 판정된 메모리 클러스터로부터 독출된 데이터가 정상 메모리 클러스터에 저장되도록 불휘발성 메모리 장치(300)를 제어할 수 있다. 이때, 메모리 컨트롤러(301)는 버퍼 메모리에 저장된 데이터가 정상 메모리 클러스터에 저장되도록 불휘발성 메모리 장치(300)를 제어할 수 있다.
메모리 컨트롤러(301)는 호스트로부터 제공된 데이터에 대한 매핑 동작을 수행할 수 있다. 메모리 컨트롤러(301)는 사용 금지 처리된 메모리 클러스터에는 데이터가 매핑되지 않도록 마킹 정보를 이용하여 매핑 동작을 수행할 수 있다.
상술된 메모리 시스템(30)은 불휘발성 메모리 장치(300)의 선택 트랜지스터를 검증하여 그것의 열화를 감지할 수 있다. 메모리 시스템(30)은 선택 트랜지스터 검증 동작을 이용하여 불휘발성 메모리 장치(300)에 저장된 데이터의 신뢰성을 보장할 수 있다.
도 19는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 메모리 카드 시스템에 적용한 예를 보여주는 블록도이다. 메모리 카드 시스템(1000)은 호스트(1100)와 메모리 카드(1200)를 포함한다. 호스트(1100)는 호스트 컨트롤러(1110), 호스트 접속 유닛(1120), 그리고 디램(1130)을 포함한다.
호스트(1100)는 메모리 카드(1200)에 데이터를 쓰거나, 메모리 카드(1200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(1110)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(1100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(1120)을 통해 메모리 카드(1200)로 전송한다. 디램(1130)은 호스트(1100)의 메인 메모리이다.
메모리 카드(1200)는 카드 접속 유닛(1210), 카드 컨트롤러(1220), 그리고 플래시 메모리(1230)를 포함한다. 카드 컨트롤러(1220)는 카드 접속 유닛(1210)을 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 플래시 메모리(1230)에 저장한다. 플래시 메모리(1230)는 호스트(1100)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(1100)가 디지털 카메라인 경우에는 영상 데이터를 저장한다.
도 19에 도시된 메모리 카드 시스템(1000)은 플래시 메모리(1230)의 선택 트랜지스터를 검증하여 그것의 열화를 감지할 수 있다. 메모리 카드 시스템(1000)은 선택 트랜지스터 검증 동작을 이용하여 플래시 메모리(1230)에 저장된 데이터의 신뢰성을 보장할 수 있다.
도 20은 본 발명의 실시 예에 따른 메모리 장치를 솔리드 스테이트 드라이브(SSD) 시스템에 적용한 예를 보여주는 블록도이다. 도 20을 참조하면, SSD 시스템(2000)은 호스트(2100)와 SSD(2200)를 포함한다. 호스트(2100)는 호스트 인터페이스(2111), 호스트 컨트롤러(2120), 그리고 디램(2130)을 포함한다.
호스트(2100)는 SSD(2200)에 데이터를 쓰거나, SSD(2200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(2120)는 커맨드, 어드레스, 제어 신호 등의 신호(SGL)를 호스트 인터페이스(2111)를 통해 SSD(2200)로 전송한다. 디램(2130)은 호스트(2100)의 메인 메모리이다.
SSD(2200)는 호스트 인터페이스(2211)를 통해 호스트(2100)와 신호(SGL)를 주고 받으며, 전원 커넥터(power connector, 2221)를 통해 전원을 입력받는다. SSD(2200)는 복수의 불휘발성 메모리(2201~220n), SSD 컨트롤러(2210), 그리고 보조 전원 장치(2220)를 포함할 수 있다. 여기에서, 복수의 불휘발성 메모리(2201~220n)는 낸드 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등으로 구현될 수 있다.
복수의 불휘발성 메모리(2201~220n)는 SSD(2200)의 저장 매체로서 사용된다. 복수의 불휘발성 메모리(2201~220n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리는 동일한 데이터 버스에 연결될 수 있다.
SSD 컨트롤러(3210)는 호스트 인터페이스(2211)를 통해 호스트(2100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(2210)는 호스트(2100)의 커맨드에 따라 해당 불휘발성 메모리에 데이터를 쓰거나 해당 불휘발성 메모리로부터 데이터를 읽어낸다. SSD 컨트롤러(2210)의 내부 구성은 도 17을 참조하여 상세하게 설명된다.
보조 전원 장치(2220)는 전원 커넥터(2221)를 통해 호스트(2100)와 연결된다. 보조 전원 장치(2220)는 호스트(2100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 한편, 보조 전원 장치(2220)는 SSD(2200) 내에 위치할 수도 있고, SSD(2200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(2220)는 메인 보드에 위치하며, SSD(2200)에 보조 전원을 제공할 수도 있다.
도 21은 도 20에 도시된 SSD 컨트롤러(2210)의 구성을 예시적으로 보여주는 블록도이다. 도 21을 참조하면, SSD 컨트롤러(2210)는 NVM 인터페이스(2211), 호스트 인터페이스(2212), 제어 유닛(2213) 및 에스램(2214)을 포함한다.
NVM 인터페이스(2211)는 호스트(2100)의 메인 메모리로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)한다. 그리고 NVM 인터페이스(2211)는 불휘발성 메모리(2201~220n)로부터 읽은 데이터를 호스트 인터페이스(2212)를 경유하여 호스트(2100)로 전달한다.
호스트 인터페이스(2212)는 호스트(2100)의 프로토콜에 대응하여 SSD(2200)와의 인터페이싱을 제공한다. 호스트 인터페이스(2212)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등을 이용하여 호스트(2100)와 통신할 수 있다. 또한, 호스트 인터페이스(2212)는 호스트(2100)가 SSD(2200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
제어 유닛(2213)은 호스트(2100)로부터 입력된 신호(SGL)를 분석하고 처리한다. 제어 유닛(2213)은 호스트 인터페이스(2212)나 NVM 인터페이스(2211)를 통해 호스트(2100)나 불휘발성 메모리(2201~220n)를 제어한다. 제어 유닛(2213)은 SSD(2200)을 구동하기 위한 펌웨어에 따라서 불휘발성 메모리(2201~220n)의 동작을 제어한다.
에스램(2214)은 불휘발성 메모리(2201~220n)의 효율적 관리를 위해 사용되는 소프트웨어(S/W)를 구동하는 데 사용될 수 있다. 또한, 에스램(2214)은 호스트(2100)의 메인 메모리로부터 입력받은 메타 데이터를 저장하거나, 캐시 데이터를 저장할 수 있다. 서든 파워 오프 동작 시에, 에스램(2214)에 저장된 메타 데이터나 캐시 데이터는 보조 전원 장치(2220)를 이용하여 불휘발성 메모리(2201~220n)에 저장될 수 있다.
다시 도 20을 참조하면, 본 실시예의 SSD 시스템(2000)은 불휘발성 메모리(2201~220n)의 선택 트랜지스터를 검증하여 그것의 열화를 감지할 수 있다. SSD 시스템(2000)은 선택 트랜지스터 검증 동작을 이용하여 불휘발성 메모리(2201~220n)에 저장된 데이터의 신뢰성을 보장할 수 있다.
도 20 및 도 21에서 SRAM(2214)은 불휘발성 메모리로 대체될 수도 있다. 즉, 본 발명의 다른 실시 예에 따른 SSD 시스템(2000)은 SRAM(2214)의 역할을 플래시 메모리, PRAM, RRAM, MRAM 등의 불휘발성 메모리가 수행하도록 구현될 수도 있다.
도 22는 본 발명의 실시 예에 따른 메모리 장치를 전자 장치로 구현한 예를 보여주는 블록도이다. 여기에서, 전자 장치(3000)는 퍼스널 컴퓨터(PC)로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(Personal Digital Assistant), 그리고 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
도 22를 참조하면, 전자 장치(3000)는 메모리 장치(3100), 전원 장치(3200), 보조 전원 장치(3250), 중앙처리장치(3300), 디램(3400), 그리고 사용자 인터페이스(3500)를 포함한다. 메모리 장치(3100)는 플래시 메모리(3110) 및 메모리 컨트롤러(3120)를 포함한다. 메모리 장치(3100)는 전자 장치(3000)에 내장될 수 있다.
앞에서 설명한 바와 같이, 본 발명에 따른 전자 장치(3000)는 플래시 메모리(3110)의 선택 트랜지스터를 검증하여 그것의 열화를 감지할 수 있다. 전자 장치(3000)는 선택 트랜지스터 검증 동작을 이용하여 플래시 메모리(3110)에 저장된 데이터의 신뢰성을 보장할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형될 수 있다. 예를 들어, 불휘발성 메모리 장치, 메모리 셀 어레이, 어드레스 디코더, 전압 발생기, 입출력 회로 및 제어 로직의 세부적 구성은 사용 환경이나 용도에 따라 다양하게 변화 또는 변경될 수 있을 것이다. 본 발명에서 사용된 특정한 용어들은 본 발명을 설명하기 위한 목적에서 사용된 것이며 그 의미를 한정하거나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어서는 안되며 후술하는 특허 청구범위 뿐만 아니라 이 발명의 특허 청구범위와 균등한 범위에 대하여도 적용되어야 한다.
100: 불휘발성 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 전압 발생기
140: 입출력 회로
150: 제어 로직
160: 검증 제어부

Claims (20)

  1. 데이터를 저장하는 복수의 메모리 클러스터들; 및
    외부로부터 제공된 커맨드에 응답하여, 상기 복수의 메모리 클러스터들 중 선택된 적어도 하나의 메모리 클러스터에 대한 선택 트랜지스터 검증 동작을 수행하는 컨트롤러를 포함하며,
    상기 선택 트랜지스터 검증 동작은 상기 선택된 적어도 하나의 메모리 클러스터에 포함된 선택 트랜지스터들의 문턱 전압과 소정의 기준 전압을 비교하여 수행되고,
    상기 컨트롤러는 선택 트랜지스터 검증 동작 동안 상기 선택된 적어도 하나의 메모리 클러스터에 포함된 선택 트랜지스터들 중 상기 기준 전압 이상의 문턱 전압을 가지는 선택 트랜지스터의 수를 판별하고, 상기 수가 소정의 기준값 이상인 메모리 클러스터를 배드 메모리 클러스터로 판정하는 불휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 복수의 메모리 클러스터들에 동작 전압을 제공하는 전압 생성기를 더 포함하고;
    상기 컨트롤러는 상기 선택 트랜지스터 검증 동작 동안 상기 선택 트랜지스터들를 동작하는 선택 라인들에 상기 기준 전압이 제공되도록 상기 전압 생성기를 제어하는 불휘발성 메모리 장치.
  3. 제 2항에 있어서,
    상기 기준 전압은 읽기 동작시 상기 선택 라인들에 제공되는 전압보다 낮은 불휘발성 메모리 장치
    .
  4. 제 2항에 있어서,
    상기 복수의 메모리 클러스터들 각각은 적어도 하나의 메모리 스트링을 포함하며,
    상기 적어도 하나의 메모리 스트링은
    스트링 선택 라인에 의하여 동작되는 스트링 선택 트랜지스터;
    상기 스트링 선택 트랜지스터와 직렬로 연결되며, 복수의 워드 라인에 의하여 동작되는 복수의 메모리 셀들; 및
    상기 복수의 메모리 셀들과 직렬로 연결되며, 접지 선택 라인에 의하여 동작되는 접지 선택 트랜지스터를 포함하고,
    상기 컨트롤러는, 상기 선택 트랜지스터 검증 동작 동안, 상기 스트링 선택 라인 및 상기 접지 선택 라인에 상기 기준 전압이 제공되고, 상기 복수의 워드 라인들에 패스 전압이 제공되도록 상기 전압 생성기를 제어하는 불휘발성 메모리 장치.
  5. 제 1항에 있어서,
    상기 컨트롤러는 배드 메모리 클러스터로 판정된 메모리 클러스터에 저장된 데이터를 정상 메모리 클러스터에 카피하는 불휘발성 메모리 장치.
  6. 제 5항에 있어서,
    상기 컨트롤러는 상기 배드 메모리 클러스터로 판정된 메모리 클러스터에 저장된 데이터를 독출하고, 상기 독출한 데이터를 상기 정상 메모리 클러스터에 저장하되, 상기 배드 메모리 클러스터로 판정된 메모리 클러스터에 저장된 데이터를 독출하는 동안 상기 배드 메모리 클러스터로 판정된 메모리 클러스터에 포함된 선택 트랜지스터들을 구동하는 선택 라인들에 읽기 동작시 상기 선택 라인들에 제공되는 전압보다 높은 전압을 제공하는 불휘발성 메모리 장치.
  7. 제 6항에 있어서,
    상기 컨트롤러는 상기 배드 메모리 클러스터로 판정된 메모리 클러스터를 사용 금지 처리하는 불휘발성 메모리 장치.
  8. 메모리 장치의 동작 방법에 있어서:
    셀 스트링의 선택 트랜지스터에 검증 전압을 인가하는 단계;
    상기 셀 스트링으로부터의 출력에 기반하여 상기 트랜지스터의 턴 오프 여부를 판별하는 단계;
    상기 선택 트랜지스터의 턴 오프에 기반하여 상기 선택 트랜지스터가 열화되었는지 여부를 판별하는 단계;
    상기 선택 트랜지스터가 열화되었다고 판단되는 경우, 상기 셀 스트링의 메모리 셀들에 저장된 데이터를 다른 스트링에 복사 하는 단계를 포함하는 방법.
  9. 제 8 항에 있어서,
    상기 검증 전압은 제 1 검증 전압이고,
    상기 복사하는 단계는, 상기 선택 트랜지스터에 상기 제 1 검증 전압보다 큰 제 2 검증 전압을 인가하는 단계를 포함하는 방법.
  10. 제 8 항에 있어서,
    스트링 선택 트랜지스터와 접지 선택 트랜지스터 사이에 연결되고, 서로 직렬로 연결되는 복수의 메모리 셀들을 포함하고,
    상기 열화 여부를 판별하는 단계는 상기 스트링 선택 트랜지스터와 상기 접지 선택 트랜지스터 중 어느 하나에 대해 실행되는 방법.
  11. 제 8 항에 있어서,
    상기 열화 여부를 판별하는 단계는 외부로부터의 커맨드에 응답하여 실행되는 방법.
  12. 기판에 수직으로 형성되는 복수의 메모리 셀들과 비트 라인에 공통으로 연결되는 복수의 셀 스트링들을 포함하되, 상기 복수의 셀 스트링들의 각각은 상기 복수의 메모리 셀들 중 직렬로 연결된 메모리 셀들 그리고 선택 트랜지스터를 포함하는, 메모리 장치의 동작 방법에 있어서:
    상기 복수의 셀 스트링들 중 어느 하나의 셀 스트링의 선택 트랜지스터에 제 1 검증 전압을 인가하는 단계;
    상기 선택 트랜지스터의 턴-오프에 기반하여 상기 선택 트랜지스터의 열화를 판별하는 단계; 그리고
    상기 셀 스트링에 저장된 데이터를 다른 셀 스트링에 복사하는 단계를 포함하는 방법.
  13. 제 12 항에 있어서,
    상기 복사하는 단계는, 상기 선택 트랜지스터에 상기 제 1 검증 전압보다 큰 제 2 검증 전압을 인가하는 단계를 포함하는 방법.
  14. 제 1 메모리 블록 및 제 2 메모리 블록을 포함하되, 상기 제 1 메모리 블록 및 상기 제 2 메모리 블록의 각각은 기판에 수직으로 형성되는 셀 스트링들을 포함하고, 상기 셀 스트링들의 각각은 적어도 두 개의 선택 트랜지스터들 및 직렬로 연결되는 복수의 메모리 셀들을 포함하는, 불휘발성 메모리 장치; 그리고
    상기 제 1 메모리 블록의 선택 트랜지스터들 중 적어도 일부의 선택 트랜지스터들에 인가된 검증 전압에 따른 상기 적어도 일부의 선택 트랜지스터들의 턴-오프에 기반하여, 상기 적어도 일부의 선택 트랜지스터들의 열화를 판별하는 컨트롤러를 포함하는 메모리 장치.
  15. 제 14 항에 있어서,
    상기 컨트롤러는, 상기 제 1 메모리 블록의 상기 적어도 일부의 선택 트랜지스터들 중 턴-오프 되는 선택 트랜지스터들의 개수가 기준값 이상인 경우, 상기 제 1 메모리 블록을 배드 블록으로 처리하는 메모리 장치.
  16. 제 15 항에 있어서,
    상기 컨트롤러는 상기 배드 블록으로 처리된 상기 제 1 메모리 블록에 저장된 데이터를, 상기 제 2 메모리 블록에 복사하는 메모리 장치.
  17. 제 16 항에 있어서,
    상기 검증 전압은 제 1 검증 전압이고,
    상기 제 1 메모리 블록이 배드 블록으로 처리되는 경우, 상기 제 1 메모리 블록에 저장된 데이터를 읽기 위해 상기 제 1 메모리 블록의 상기 선택 트랜지스터들에 인가되는 제 2 검증 전압의 크기는 상기 제 1 검증 전압보다 큰 메모리 장치.
  18. 제 17 항에 있어서,
    상기 불휘발성 메모리 장치는 상기 검증 전압을 상기 제 1 메모리 블록의 상기 적어도 일부의 선택 트랜지스터들에 인가하는 전압 생성기를 포함하는 메모리 장치.
  19. 제 15 항에 있어서,
    상기 적어도 두 개의 선택 트랜지스터들은 스트링 선택 트랜지스터 및 접지 선택 트랜지스터인 메모리 장치.
  20. 제 19 항에 있어서,
    상기 복수의 메모리 셀들은 상기 스트링 선택 트랜지스터와 상기 접지 선택 트랜지스터 사이에 연결되는 메모리 장치.
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