JP2014154197A - 不揮発性記憶装置 - Google Patents

Abstract

【課題】ヒューズ領域に格納された情報を短時間で読み出すことができる不揮発性記憶装置を提供する。
【解決手段】実施形態に係る不揮発性記憶装置は、データを記憶するコア部と、前記コア部に対して前記データの書込及び読出を行う周辺回路部と、を備える。前記周辺回路部は、第１の周期の内部クロックを生成し、前記第１の周期及び外部から入力された基準時間に基づいて前記第１の周期を第２の周期に補正する。
【選択図】図９

Description

本発明の実施形態は、不揮発性記憶装置に関する。

ＮＡＮＤフラッシュメモリ等の不揮発性記憶装置においては、データを記憶するセルアレイと、セルアレイに対してデータの書込、読出、消去等の動作を行う周辺回路とが設けられている。周辺回路には、動作の基準となるクロック信号を生成する発振器が設けられている。

特開２００１−１７６２９０号公報 特開２００７−１７９５９４号公報

本実施形態は、ヒューズ領域に格納された情報を短時間で読み出すことができる不揮発性記憶装置を提供する。

実施形態に係る不揮発性記憶装置は、データを記憶するコア部と、前記コア部に対して前記データの書込及び読出を行う周辺回路部と、を備える。前記周辺回路部は、第１の周期の内部クロックを生成し、前記第１の周期及び外部から入力された基準時間に基づいて前記第１の周期を第２の周期に補正する。

実施形態に係る不揮発性記憶装置は、データを記憶するコア部と、前記コア部に対して前記データの書込及び読出を行う周辺回路部と、を備える。前記周辺回路部は、外部から入力される第１のコマンド及び第２のコマンドの入力時間差に基づいて内部クロックの周期を制御する。

第１の実施形態に係る不揮発性記憶装置及びそのコントローラを例示するブロック図である。 第１の実施形態に係る不揮発性記憶装置を例示するブロック図である。 図２に示す発振回路を例示するブロック図である。 第１の実施形態に係る不揮発性記憶装置の動作状態と、発振周期生成回路に入力される信号と、出力されるコード信号Ｆ＿ＯＳＣとの関係を例示する図である。 第１の実施形態のセルアレイを例示する斜視図である。 第１の実施形態のセルアレイを例示する断面図である。 本実施形態のセルアレイを例示する回路図である。 横軸に時間をとり、縦軸に各信号の値をとって、第１の実施形態のパワーオンリードの概略を例示するタイミングチャート図である。 横軸に時間をとり、縦軸に各信号の値をとって、第１の実施形態のパワーオンリード方法を詳細に例示するタイミングチャート図であり、内部クロックＯＳＣＣｌｋが目標よりも遅い場合を示す。 第１の実施形態のパワーオンリードにおけるステートマシンの動作を例示するフローチャート図である。 図１０に示すサブルーチンＳ１０を例示するフローチャート図である。 横軸に時間をとり、縦軸に各信号の値をとって、第１の実施形態のパワーオンリード方法を詳細に例示するタイミングチャート図であり、内部クロックＯＳＣＣｌｋが目標よりも速い場合を示す。 （ａ）及び（ｂ）は、横軸にコード信号Ｆ＿ＯＳＣの値（コード値）をとり、縦軸にカウント値をとって、発振周期の補正方法を例示するグラフ図であり、（ａ）は発振が設計よりも遅い場合を示し、（ｂ）は発振が設計よりも速い場合を示す。 横軸に時間をとり、縦軸に各信号の値をとって、第１の実施形態のパワーオンリード方法を詳細に例示するタイミングチャート図であり、キャリブレーションに失敗した場合を示す。 横軸にコード信号Ｆ＿ＯＳＣの値（コード値）をとり、縦軸にカウント値をとって、発振周期の補正方法を例示するグラフ図であり、発振が設計よりも速く、発振周期のコード値に対する依存性が、発振周期が設計中央値にあるときの依存性と異なる場合を示す。 第２の実施形態に係る不揮発性記憶装置を例示するブロック図である。 図１６に示す発振回路を例示するブロック図である。 第２の実施形態に係る不揮発性記憶装置の動作状態と、発振周期生成回路に入力される信号と出力されるコード信号Ｆ＿ＯＳＣとの関係を例示する図である。 横軸に時間をとり、縦軸に各信号の値をとって、第２の実施形態のキャリブレーション及び検証の概略を例示するタイミングチャート図である。 横軸に時間をとり、縦軸に各信号の値をとって、第２の実施形態のパワーオンリードを詳細に例示するタイミングチャート図である。 横軸に時間をとり、縦軸に各信号の値をとって、第２の実施形態のパワーオンリードを詳細に例示するタイミングチャート図である。 第２の実施形態のパワーオンリードにおけるステートマシンの動作を例示するフローチャート図である。 図２２に示すサブルーチンＳ８０を例示するフローチャート図である。 第３の実施形態に係る不揮発性記憶装置を例示するブロック図である。 横軸に時間をとり、縦軸に各信号の値をとって、第３の実施形態における読出に適したメモリストリング列の探索動作を例示するタイミングチャート図である。 第３の実施形態におけるステートマシンの動作を例示するフローチャート図である。 第３の実施形態の変形例におけるステートマシンの動作を例示するフローチャート図である。

以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
本実施形態においては、不揮発性記憶装置の起動時にヒューズ領域に格納された情報（以下、「ヒューズデータ」ともいう）を読み出すときに、ヒューズデータに含まれる内部クロックの補正情報は使わずに、内部クロックを自律的に補正して、読込動作を実施する。これにより、ヒューズデータを短時間で確実に読み出すことができる。以下、本明細書においては、不揮発性記憶装置の起動時にヒューズデータを読み出す動作を「パワーオンリード」といい、内部クロックを自律的に補正するための一連の動作を「キャリブレーション」という。パワーオンリード期間には、キャリブレーション期間と、キャリブレーションによって補正された内部クロックを用いてヒューズデータを読み出す期間とが含まれる。また、ヒューズデータを読み出した後は、このヒューズデータに含まれる内部クロックの周期補正情報を使用して内部クロックを更に補正し、通常動作を実施する。

図１は、本実施形態に係る不揮発性記憶装置及びそのコントローラを例示するブロック図である。
図１に示すように、本実施形態に係る不揮発性記憶装置１００（以下、単に「装置１００」ともいう）は、コントローラ２００に接続されている。コントローラ２００は、ホストインターフェース（ホストＩ／Ｆ）、例えば、ＳＤ ｃａｒｄＢＵＳ又はＰＣＩｅｘｐｒｅｓｓ等のバスに接続されている。コントローラ２００から装置１００に対しては、チップイネーブル信号ＣＥｎｘ、ライトイネーブル信号ＷＥｎｘ、リードイネーブル信号ＲＥｎｘ、コマンドラッチイネーブル信号ＣＬＥｘ、アドレスラッチイネーブル信号ＡＬＥｘ及びライトプロテクト信号ＷＰｎｘが送信される。また、装置１００からコントローラ２００に対しては、レディービジー信号ＲＢｎｘが送信される。更に、装置１００とコントローラ２００との間には、データを伝達する双方向バスＩＯｘ＜７：０＞が接続されている。

図２は、本実施形態に係る不揮発性記憶装置を例示するブロック図である。
図２に示すように、装置１００においては、データを記憶するコア部３０と、コア部３０に対してデータの書込、読出及び消去等の動作を行う周辺回路部１０とが設けられている。

コア部３０においては、セルアレイ３１、ロウデコーダ３２及びキャッシュ・センスアンプ３３が設けられている。セルアレイ３１においては、データの書込、読出及び消去が可能なデータ記憶領域３６と、不良ビットに関する情報及びクロック信号の周期補正情報等の装置１００に固有の情報が工場出荷前に書き込まれ、これらの情報を記憶し、工場出荷後は読出のみが可能なヒューズ（ＦＵＳＥ）領域３７が設けられている。すなわち、工場出荷後の装置１００において、データ記憶領域には書換可能な通常のデータが記憶され、ヒューズ領域３７には読出専用のヒューズデータが記憶される。セルアレイ３１全体に対するヒューズ領域３７の割合は、例えば、５１２ブロック中の１ブロック程度である。ロウデコーダ３２は、セルアレイ３１における各ワード線の電位とブロックを選択する。キャッシュ・センスアンプ３３においては、セルアレイ３１に対して書き込むデータ及びセルアレイ３１から読み出されたデータを蓄積するキャッシュ（図示せず）と、各ビット線の電位を検知するセンスアンプ（図示せず）が設けられている。なお、センスアンプは電位を検知するものには限られず、セルアレイ３１に流れるセル電流を検知するような構成であってもよい。

次に、周辺回路部１０の構成について説明する。
周辺回路部１０においては、入力バッファ１１、入力バッファ１２、出力バッファ１３、アドレスバッファ１４、コマンドデコーダ１５、データバッファ１６、選択回路１７、方向選択回路１８、同期化回路１９、ステートマシン２０、制御レジスタ２１、出力バッファ２２、発振回路２３、レジスタ回路２４及びフェイル数カウント回路２５が設けられている。

入力バッファ１１には、コントローラ２００の出力信号、すなわち、チップイネーブル信号ＣＥｎｘ、ライトイネーブル信号ＷＥｎｘ、リードイネーブル信号ＲＥｎｘ、コマンドラッチイネーブル信号ＣＬＥｘ、アドレスラッチイネーブル信号ＡＬＥｘ、ライトプロテクト信号ＷＰｎｘが、各信号ピンを介して入力される。入力バッファ１１は、これらの信号の論理値を検知することにより、コマンド入力状態、アドレス入力状態、データ入力状態、書込禁止状態、チップ選択／非選択状態の各状態を認識し、その認識結果を入力バッファ１２、出力バッファ１３、コマンドデコーダ１５及びデータバッファ１６に対して出力する。

入力バッファ１２は、双方向バスＩＯｘ＜７：０＞に接続されており、入力バッファ１１の出力信号が入力される。これにより、入力バッファ１２は、入力バッファ１１の出力信号に制御されて、双方向バスＩＯｘ＜７：０＞を介して入力されたデータをデータ信号ＤＩＮとして、アドレスバッファ１４、コマンドデコーダ１５及びデータバッファ１６に対して出力する。

出力バッファ１３は、双方向バスＩＯｘ＜７：０＞に接続されており、入力バッファ１１の出力信号が入力され、選択回路１７の出力信号が入力される。これにより、出力バッファ１３は、入力バッファ１１の出力信号に制御されて、セルアレイ３１から読み出されたデータを双方向バスＩＯｘ＜７：０＞に対して所定のタイミングで出力する。

アドレスバッファ１４は、入力バッファ１２からデータ信号ＤＩＮを受けとり、データ信号ＤＩＮに含まれるアドレスデータを一時的に保持する。アドレスバッファ１４は、このアドレスデータを入力順序又は入力ビット位置に応じてブロックアドレスＢＬＫａ、ストリングアドレスＳＴＲａ、ワード線アドレスＷＬａ及びカラムアドレスＣＯＬａに分離して、制御レジスタ２１に対して出力する。

コマンドデコーダ１５は、入力バッファ１１の出力信号によって制御されて、入力バッファ１２からデータ信号ＤＩＮを受けとり、データ信号ＤＩＮが所定の状態であることを検知した場合は、コマンド信号を出力する。具体的には、基準時間ｔＳＴＤを示すコマンドＣＭＤ１及びコマンドＣＭＤ２を同期化回路１９に対して出力し、パワーオンリード期間中であることを示すパワーオンリードコマンドＣＭＤＰＯＲを同期化回路１９及び発振回路２３に対して出力し、ステータスリードコマンドＣＭＤ＿ＳＴＡＴを選択回路１７に対して出力する。

データバッファ１６は、入力バッファ１１の出力信号によって制御されて、入力バッファ１２からデータ信号ＤＩＮを受け取り、このデータ信号ＤＩＮに含まれる書込データを一時的に保持し、方向選択回路１８を経由してキャッシュ・センスアンプ３３に対して出力する。

選択回路１７は、コマンドデコーダ１５から出力されたステータスリードコマンドＣＭＤ＿ＳＴＡＴの状態に応じて、キャッシュ・センスアンプ３３から出力された読出データ及び失敗信号ＣＡＬＩＢＦＡＩＬのうちいずれかを選択し、出力バッファ１３に対して出力する。

方向選択回路１８は、データバッファ１６からキャッシュ・センスアンプ３３へデータを転送するか、キャッシュ・センスアンプ３３から選択回路１７へデータを転送するかを選択する。

同期化回路１９は、コマンドデコーダ１５から出力されるコマンド信号のうち、ステートマシン２０の動作にかかわる信号を内部クロックＯＳＣＣｌｋに同期させて、ステートマシン２０に対して出力する。通常、コマンド信号が切り替わるタイミングは、このコマンド信号に対応する外部信号、例えばコントローラ２００から入力されるライトイネーブル信号ＷＥｎｘの値が切り替わるタイミングに依存するが、これを、内部クロックＯＳＣＣｌｋが切り替わるタイミング、例えば、内部クロックＯＳＣＣｌｋの立ち上がりタイミングで立ち上がる信号に変換する。具体的には、同期化回路１９は、コマンドデコーダ１５からコマンドＣＭＤ１を受け取って同期信号ＣＭＤ１ｓｙｎｃを生成し、コマンドＣＭＤ２を受取って同期信号ＣＭＤ２ｓｙｎｃを生成し、パワーオンリードコマンドＣＭＤＰＯＲを受け取って同期信号ＣＭＤＰＯＲｓｙｎｃを生成する。

ステートマシン２０は、装置１００におけるデータの書込、読出及び消去等の動作を司る制御回路である。このため、ステートマシン２０は、発振回路２３から内部クロックＯＳＣＣｌｋが入力され、制御レジスタ２１に対して動作指示信号を出力する。また、後述する本実施形態のパワーオンリードでは、ステートマシン２０は、ヒューズ領域３７に格納された内部クロックの補正情報を使わずに、発振回路２３が出力する内部クロックＯＳＣＣｌｋの周期を補正する。このため、ステートマシン２０には、同期化回路１９からいくつかの信号を受け取ると共に、発振回路２３に対していくつかの制御信号を出力する。

具体的には、ステートマシン２０には、同期化回路１９から同期信号ＣＭＤ１ｓｙｎｃ、ＣＭＤ２ｓｙｎｃ及びＣＭＤＰＯＲｓｙｎｃが入力され、フェイル数カウント回路２５から信号ＰＡＳＳが入力される。そして、ステートマシン２０は、これらの信号に基づいて所定の演算を行い、発振回路２３に対して、カウンタリセット信号ＣＮＴＲＳＴｎ、カウントイネーブル信号ＣＮＴＥＮＢ、カウント保持信号ＥＶＡＬＵＡＴＩＯＮ及び固定値信号ＩＮＩＴＯＳＣを出力する。カウンタリセット信号ＣＮＴＲＳＴｎは、発振回路２３のカウンタ回路２３ａ（図３参照）のカウント値を「０」にリセットさせる信号である。カウントイネーブル信号ＣＮＴＥＮＢは、カウンタ回路２３ａにカウントを開始させる信号である。カウント保持信号ＥＶＡＬＵＡＴＩＯＮは、カウンタ回路２３ａにカウントを終了させ、その時点でのカウント値を保持させる信号である。固定値信号ＩＮＩＴＯＳＣは、発振回路２３が出力する内部クロックＯＳＣＣｌｋの周期を決めるためのコード信号として、装置１００の設計時に予め決められた固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅを与える信号である。また、ステートマシン２０は、発振回路２３及び選択回路１７に対して、キャリブレーションに失敗した場合にハイレベルとなる失敗信号ＣＡＬＩＢＦＡＩＬを出力する。更に、ステートマシン２０は、出力バッファ２２に対して、装置１００がコマンドを受付可能であることを示すレディービジー信号ＲＢｎを出力する。

制御レジスタ２１は、ステートマシン２０から動作指示信号が入力され、アドレスバッファ１４からブロックアドレスＢＬＫａ、ストリングアドレスＳＴＲａ、ワード線アドレスＷＬａ及びカラムアドレスＣＯＬａが入力されることにより、コア部３０に対して、データの書込、読出及び消去の詳細動作を制御する信号を出力する。これらの信号には、ロウデコーダ３２に対して出力されるブロックアドレス信号ＢＬＫＡＤＤ、ストリングアドレス信号ＳＴＲＡＤＤ及びワード線アドレス信号ＷＬＡＤＤ、並びに、キャッシュ・センスアンプ３３に対して出力されるカラムアドレス信号ＣＯＬＡＤＤが含まれる。ブロックアドレス信号ＢＬＫＡＤＤは選択するブロックを決定するための信号であり、ストリングアドレス信号ＳＴＲＡＤＤはメモリセルのブロックを構成する複数のストリングＳｔｒのうち一つを選択するために、選択ゲートの電位を決定するための信号であり、ワード線アドレス信号ＷＬＡＤＤは、選択ワード線に対して選択電位を印加し、非選択ワードに対して非選択電位を印加するための信号である。また、カラムアドレス信号ＣＯＬＡＤＤは書込時及び読出時におけるキャッシュ位置を指示するための信号である。制御レジスタ２１は、上記以外にも図示しない複数の信号を出力する。

出力バッファ２２は、ステートマシン２０からレディービジー信号ＲＢｎを受け取り、レディービジー信号ＲＢｎｘを生成し、信号ピンを介してコントローラ２００に対して出力する。

発振回路２３は、発振開始信号や発振周期を決定する各種信号を受取り、内部クロックＯＳＣＣｌｋを出力する。具体的な構成及び動作は後述する。

レジスタ回路２４は、セルアレイ３１のヒューズ領域３７から読み出されたデータがキャッシュ・センスアンプ３３を介して入力され、これを保持する。レジスタ回路２４は、装置１００の通常動作の期間中に、内部クロックＯＳＣＣｌｋの周期を決めるコード信号Ｆ＿ＯＳＣｄｅｆａｕｌｔを発振回路２３に対して出力する。なお、本明細書において、「通常動作」とは、パワーオンリードではなく、セルアレイ３１のデータ記憶領域３６に対するデータの書込、読出及び消去等の動作をいう。また、レジスタ回路２４は、フェイル数カウント回路２５に対して、フェイル数基準値Ｆ＿ＮＦを出力する。

フェイル数カウント回路２５は、キャッシュ・センスアンプ３３のキャッシュに格納されている読出データを監視し、所定のタイミングで、期待値と一致しないビット又はバイトの数を計数し、これをレジスタ回路２４から入力されたフェイル数基準値Ｆ＿ＮＦと比較し、その結果を示す信号ＰＡＳＳをステートマシン２０に対して出力する。フェイル数カウント回路２５は、例えば、期待値と一致しないビット又はバイトの数が基準値以下である場合は、信号ＰＡＳＳをハイレベルにし、基準値を超える場合は、信号ＰＡＳＳをロウレベルにする。

次に、発振回路２３の構成を説明する。
図３は、図２に示す発振回路を例示するブロック図である。
図３に示すように、発振回路２３においては、カウンタ回路２３ａ、差分回路２３ｂ、発振周期生成回路２３ｃ及び発振器２３ｄが設けられている。

発振器２３ｄは、コード信号Ｆ＿ＯＳＣが入力され、このコード信号Ｆ＿ＯＳＣに基づいて周期が決定された内部クロックＯＳＣＣｌｋを発振する回路である。発振器２３ｄの構成は、コード信号Ｆ＿ＯＳＣに従って発振周期を変えられるものであれば特に限定されない。本実施形態においては、内部クロックＯＳＣＣｌｋの周期は例えば１００ナノ秒程度であり、周期の微視的正確性（ジッタ）は厳密なものでなくてもよいため、発振器２３ｄとして、例えば、容量素子（キャパシタ）及び抵抗素子で構成されたＲＣ回路を使用することができる。

カウンタ回路２３ａは、発振器２３ｄから内部クロックＯＳＣＣｌｋが入力され、この内部クロックＯＳＣＣｌｋの周期数、例えば、ロウレベルからハイレベルへの立ち上がりの回数をカウントする。カウンタ回路２３ａには、ステートマシン２０から、カウンタ回路２３ａのカウント値を「０」にリセットするカウンタリセット信号ＣＮＴＲＳＴｎ、カウンタ回路２３ａにカウントを開始させるカウントイネーブル信号ＣＮＴＥＮＢ、カウンタ回路２３ａにカウントを停止させ、その時点でのカウント値Ｃｏｕｎｔを保持させ出力させるカウント保持信号ＥＶＡＬＵＡＴＩＯＮが入力される。

差分回路２３ｂは、カウンタ回路２３ａからカウント値Ｃｏｕｎｔが入力され、このカウント値Ｃｏｕｎｔと後述する基準時間に応じて予め決められた参照値との差分を計算し、その差分値Ｄｉｆｆを出力する。

発振周期生成回路２３ｃには、差分回路２３ｂから差分値Ｄｉｆｆが入力され、レジスタ回路２４から、装置１００の通常動作中に内部クロックＯＳＣＣｌｋの周期を決めるコード信号Ｆ＿ＯＳＣｄｅｆａｕｌｔが入力され、ステートマシン２０から、内部クロックＯＳＣＣｌｋのキャリブレーションに失敗したことを示す失敗信号ＣＡＬＩＢＦＡＩＬ、及び、固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅを示す固定値信号ＩＮＩＴＯＳＣが入力され、コマンドデコーダ１５から、初期化を指示するパワーオンリードコマンドＣＭＤＰＯＲが入力される。発振周期生成回路２３ｃは、これらの信号に基づいて、発振器２３ｄの発振周期を決めるコード信号Ｆ＿ＯＳＣを生成し、発振器２３ｄに対して出力する。

以下、発振周期生成回路２３ｃがコード信号Ｆ＿ＯＳＣを生成する方法について説明する。
図４は、本実施形態に係る不揮発性記憶装置の動作状態と、発振周期生成回路に入力される信号と、出力されるコード信号Ｆ＿ＯＳＣとの関係を例示する図である。
図４において、「Ｌ」はロウレベル（非活性）を示し、「Ｈ」はハイレベル（活性）を示し、「※」はＬ及びＨのいずれでもよいことを示す。

図２〜図４に示すように、装置１００が通常動作、すなわち、データ記憶領域３６に対するデータの書込、読出、消去等を行うときは、パワーオンリード期間を示すパワーオンリードコマンドＣＭＤＰＯＲは「Ｌ」となる。この場合は、コード信号Ｆ＿ＯＳＣとして、ヒューズ領域３７から読み出され、レジスタ回路２４に保持されたコード信号Ｆ＿ＯＳＣｄｅｆａｕｌｔを出力する。コード信号Ｆ＿ＯＳＣｄｅｆａｕｌｔは、装置１００の製造条件の変動等に起因する内部クロックＯＳＣＣｌｋの周期をずれを補正した値であるから、コード信号Ｆ＿ＯＳＣとしてコード信号Ｆ＿ＯＳＣｄｅｆａｕｌｔを用いることにより、発振器２３ｄは設計所望値に最も近い最適な周期の内部クロックＯＳＣＣｌｋを発振することができる。

また、装置１００の起動直後であって、ヒューズ領域３７からコード信号Ｆ＿ＯＳＣｄｅｆａｕｌｔが読み出されておらず、内部クロックＯＳＣＣｌｋのキャリブレーションも行われていないときは、パワーオンリードコマンドＣＭＤＰＯＲは「Ｈ」となり、固定値信号ＩＮＩＴＯＳＣも「Ｈ」となる。この場合は、コード信号Ｆ＿ＯＳＣとして、固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅを出力する。このとき、発振器２３ｄは、固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅに基づいて周期が決定された内部クロックＯＳＣＣｌｋを発振する。そして、装置１００は、この発振周期を初期値として、後述する内部クロックＯＳＣＣｌｋのキャリブレーションを行う。

更に、内部クロックＯＳＣＣｌｋのキャリブレーションを行った後、ヒューズ領域３７からコード信号Ｆ＿ＯＳＣｄｅｆａｕｌｔを含むヒューズデータを読み出すときは、パワーオンリードコマンドＣＭＤＰＯＲは「Ｈ」となり、固定値信号ＩＮＩＴＯＳＣは「Ｌ」となり、失敗信号ＣＡＬＩＢＦＡＩＬは「Ｌ」となる。この場合、発振周期生成回路２３ｃはコード信号Ｆ＿ＯＳＣとして、例えば固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅに差分値Ｄｉｆｆを加算した補正値Ｔｒｉｍｍｅｄ Ｖａｌｕｅを出力する。このとき、発振器２３ｄは、固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅとは異なる補正値Ｔｒｉｍｍｅｄ Ｖａｌｕｅに基づいて周期が決定された内部クロックＯＳＣＣｌｋを発振する。そして、装置１００は、この内部クロックＯＳＣＣｌｋを用いてヒューズデータを読み出す。

更にまた、内部クロックＯＳＣＣｌｋのキャリブレーションに失敗したときは、パワーオンリードコマンドＣＭＤＰＯＲは「Ｈ」となり、固定値信号ＩＮＩＴＯＳＣは「Ｌ」となり、内部クロックＯＳＣＣｌｋのキャリブレーションに失敗したことを示す失敗信号ＣＡＬＩＢＦＡＩＬが「Ｈ」となる。この場合は、コード信号Ｆ＿ＯＳＣとして、固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅとも補正値Ｔｒｉｍｍｅｄ Ｖａｌｕｅとも異なる値を出力する。このとき、発振器２３ｄは、動作速度よりも安全性を優先して、例えば、発振器２３ｄが生成可能な発振周期のうち、最も長い周期の内部クロックＯＳＣＣｌｋを出力する。これにより、固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅに基づく内部クロックＯＳＣＣｌｋの周期が目標値から大きくずれていても、ヒューズ領域３７から情報を確実に読み出すことができる。

次に、コア部３０のセルアレイ３１の構成を説明する。
図５は、本実施形態のセルアレイを例示する斜視図であり、
図６は、本実施形態のセルアレイを例示する断面図であり、
図７は、本実施形態のセルアレイを例示する回路図である。
なお、図５においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。

図５〜図７に示すように、装置１００においては、シリコン基板５１が設けられている。このシリコン基板５１にコア部３０及び周辺回路部１０が設定されている。コア部３０のセルアレイ３１においては、シリコン基板５１上に絶縁膜５０が設けられており、その上に導電膜、例えば、ポリシリコン膜５２が形成されており、これがバックゲートＢＧとなっている。バックゲートＢＧ上には、それぞれ複数の電極膜５４と絶縁膜５５とが交互に積層されている。そして、それぞれ複数の電極膜５４及び絶縁膜５５により、積層体ＭＬが構成されている。

以下、図５及び図６の説明においては、便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板５１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち各層の積層方向をＺ方向とする。

電極膜５４は例えばポリシリコンにより形成されている。積層体ＭＬにおけるＸ方向中央部においては、電極膜５４はＹ方向に沿って分断され、Ｘ方向に延びる複数本のワード線ＷＬとなっている。上方、すなわち、Ｚ方向から見て、各層の電極膜５４は同じパターンでパターニングされている。なお、積層体ＭＬにおけるＸ方向両端部においては、電極膜５４はＹ方向に沿っては分断されておらず、１対の櫛状の形状をなしている。一方、絶縁膜５５は例えばシリコン酸化物（ＳｉＯ_２）からなり、電極膜５４同士を絶縁する層間絶縁膜として機能する。

積層体ＭＬ上には、絶縁膜５６、導電膜５７及び絶縁膜５８がこの順に成膜されている。導電膜５７は例えばポリシリコンからなり、Ｙ方向に沿って分断され、Ｘ方向に延びる複数本の選択ゲート電極ＳＧとなっている。選択ゲート電極ＳＧは、最上層のワード線ＷＬの直上域に２本ずつ設けられている。すなわち、選択ゲート電極ＳＧはワード線ＷＬと同じ方向（Ｘ方向）に延びているが、配列周期は半分である。なお、後述するように、選択ゲート電極ＳＧには、ビット線側の選択ゲート電極ＳＧｂとソース線側の選択ゲート電極ＳＧｓとがある。

絶縁膜５８上には絶縁膜５９が設けられており、絶縁膜５９上には、Ｘ方向に延びるソース線ＳＬが設けられている。ソース線ＳＬは、Ｙ方向に沿って配列された最上層のワード線ＷＬのうち、１つおきのワード線ＷＬの直上域に配置されている。また、絶縁膜５９上には、ソース線ＳＬを覆うように絶縁膜６０が設けられており、絶縁膜６０上には、Ｙ方向に延びる複数本のビット線ＢＬが設けられている。ソース線ＳＬ及びビット線ＢＬは、それぞれ金属膜により形成されている。

そして、積層体ＭＬを貫くように、各層の積層方向（Ｚ方向）に延びる複数本の貫通ホール６１が形成されている。各貫通ホール６１は各段のワード線ＷＬを貫き、下端はバックゲートＢＧに到達している。また、貫通ホール６１はＸ方向及びＹ方向に沿ってマトリクス状に配列されている。そして、ワード線ＷＬはＸ方向に延びているため、Ｘ方向に配列された貫通ホール６１は、同一のワード線ＷＬを貫いている。また、Ｙ方向における貫通ホール６１の配列周期は、ワード線ＷＬの配列周期の半分である。これにより、Ｙ方向に配列された貫通ホール６１は２個で１組となり、同じ組に属する貫通ホール６１は同じワード線ＷＬを貫いている。

また、バックゲートＢＧの上層部分内には、１本の貫通ホール６１の下端部を、この貫通ホール６１から見てＹ方向に１列分離隔した他の１本の貫通ホール６１の下端部に連通させるように、連通孔６２が形成されている。これにより、Ｙ方向において隣り合う１対の貫通ホール６１と、それらを相互に連通させる連通孔６２とにより、１本の連続したＵ字孔６３が形成されている。積層体ＭＬ内には、複数本のＵ字孔６３が形成されている。

Ｕ字孔６３の内面上には、ＯＮＯ膜（Oxide Nitride Oxide film：酸化物−窒化物−酸化物膜）６４が設けられている。ＯＮＯ膜６４においては、外側から順に、絶縁性のブロック層６５、電荷蓄積層６６、絶縁性のトンネル層６７が積層されている。ブロック層６５はバックゲートＢＧ、ワード線ＷＬ及び絶縁膜５５に接している。ブロック層６５及びトンネル層６７は、例えばシリコン酸化物からなり、電荷蓄積層６６は、例えばシリコン窒化物からなる。ブロック層６５は、装置１００の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない層である。電荷蓄積層６６は電荷を蓄積する能力がある層であり、例えば、電子のトラップサイトを含む層である。トンネル層６７は、通常は絶縁性であるが、装置１００の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す層である。

また、Ｕ字孔６３の内部には、不純物がドープされた半導体材料、例えば、ポリシリコンが埋め込まれている。これにより、Ｕ字孔６３の内部には、Ｕ字シリコン部材７３が設けられている。Ｕ字シリコン部材７３のうち、貫通ホール６１内に位置する部分はシリコンピラー７１となっており、連通孔６２内に位置する部分は接続部材７２となっている。シリコンピラー７１の形状はＺ方向に延びる柱状であり、例えば円柱状である。また、接続部材７２の形状はＹ方向に延びる柱形であり、例えば四角柱形である。Ｕ字シリコン部材７３を構成する２本のシリコンピラー７１及び１本の接続部材７２は一体的に形成されており、従って、Ｕ字シリコン部材７３は、その長手方向に沿って切れ目無く連続的に形成されている。更に、Ｕ字シリコン部材７３は、ＯＮＯ膜６４によってバックゲートＢＧ及びワード線ＷＬから絶縁されている。

また、絶縁膜５６、選択ゲート電極ＳＧ及び絶縁膜５８には、複数の貫通ホール８１が形成されている。各貫通ホール８１は各貫通ホール６１の直上域に形成されており、各貫通ホール６１に連通されている。ここで、選択ゲート電極ＳＧはＸ方向に延びているため、Ｘ方向に配列された貫通ホール８１は、同一の選択ゲート電極ＳＧを貫いている。また、Ｙ方向における貫通ホール８１の配列周期は、選択ゲート電極ＳＧの配列周期と同じであり、配列の位相も同じである。従って、Ｙ方向に配列された複数本の貫通ホール８１は、選択ゲート電極ＳＧと１対１で対応し、相互に異なる選択ゲート電極ＳＧを貫いている。

貫通ホール８１の内面上には、ゲート絶縁膜６８が形成されている。また、貫通ホール８１の内部には、例えばポリシリコンが埋め込まれており、シリコンピラー７４となっている。シリコンピラー７４の形状は、Ｚ方向に延びる柱形であり、例えば円柱形である。シリコンピラー７４の下端部は、その直下域に形成されたシリコンピラー７１の上端部に接続されている。更に、シリコンピラー７４は、ゲート絶縁膜６８によって制御ゲート電極ＳＧから絶縁されている。そして、Ｕ字シリコン部材７３と、その上端部に接続された１対のシリコンピラー７４により、Ｕ字ピラー７０が構成されている。

以下、Ｕ字ピラー７０と、ワード線ＷＬ、選択ゲート電極ＳＧ、ソース線ＳＬ及びビット線ＢＬとの位置関係を説明する。
Ｕ字ピラー７０は、Ｙ方向において隣り合う１対のシリコンピラー７４及び７１が、接続部材７２によって相互に接続されて構成されている。一方、ワード線ＷＬ、選択ゲート電極ＳＧ及びソース線ＳＬはＸ方向に延びており、ビット線ＢＬはＹ方向に延びている。そして、Ｕ字ピラー７０とワード線ＷＬのＹ方向における配列周期は同じであるが、位相が半周期分ずれているため、各Ｕ字ピラー７０に属する１対のシリコンピラー７１、すなわち、接続部材７２によって相互に接続された２本のシリコンピラー７１は、相互に異なるワード線ＷＬを貫いている。一方、Ｙ方向において隣り合う２本のＵ字ピラー７０に属する２本のシリコンピラー７１であって、隣り合う２本のシリコンピラー７１は、共通のワード線ＷＬを貫いている。

また、Ｙ方向に配列された複数本のシリコンピラー７４は相互に異なる選択ゲートＳＧを貫いており、従って、各Ｕ字ピラー７０に属する１対のシリコンピラー７４も、相互に異なる選択ゲート電極ＳＧを貫いている。一方、Ｘ方向に配列された複数本のＵ字ピラー７０は、共通の１対の選択ゲートＳＧを貫いている。

更に、各Ｕ字ピラー７０に属する１対のシリコンピラー７４のうち、１本のシリコンピラー７４は絶縁膜５９内に埋設されたソースプラグＳＰを介してソース線ＳＬに接続されており、他の１本のシリコンピラー７４は絶縁膜５９及び６０内に埋設されたビットプラグＢＰを介してビット線ＢＬに接続されている。従って、Ｕ字ピラー７０は、ビット線ＢＬとソース線ＳＬとの間に接続されている。図５〜図７においては、Ｕ字ピラー７０が貫く選択ゲート電極ＳＧのうち、ビット線側に配置された選択ゲート電極ＳＧを選択ゲート電極ＳＧｂと表記し、ソース線側に配置された選択ゲート電極ＳＧを選択ゲート電極ＳＧｓと表記する。そして、Ｘ方向に配列されたＵ字ピラー７０は、共通のソース線に接続され、相互に異なるビット線ＢＬに接続されている。ここで、Ｘ方向におけるＵ字ピラー７０の配列周期は、ビット線ＢＬの配列周期と同じであるため、Ｘ方向において、Ｕ字ピラー７０とビット線ＢＬとは１対１で対応している。一方、Ｙ方向に配列されたＵ字ピラー７０は、２本１組で各ソース線ＳＬに接続され、共通のビット線ＢＬに接続されている。

そして、図５〜図７に示すように、セルアレイ３１においては、シリコンピラー７１がチャネルとして機能し、ワード線ＷＬがゲート電極として機能することにより、シリコンピラー７１とワード線ＷＬとの交差部分に、縦型のメモリトランジスタ７５が形成される。各メモリトランジスタ７５は、シリコンピラー７１とワード線ＷＬとの間に配置された電荷蓄積層６６に電子を蓄積することにより、メモリセルとして機能する。積層体ＭＬ内には、複数本のシリコンピラー７１がＸ方向及びＹ方向に沿ってマトリクス状に配列されているため、複数のメモリトランジスタ７５が、Ｘ方向、Ｙ方向、Ｚ方向に沿って、３次元的に配列される。

また、シリコンピラー７４と選択ゲート電極ＳＧとの交差部分には、シリコンピラー７４をチャネルとし、選択ゲート電極ＳＧをゲート電極とし、ゲート絶縁膜６８をゲート絶縁膜とした選択トランジスタ７６が形成される。この選択トランジスタ７６も、上述のメモリトランジスタ７５と同様に、縦型トランジスタである。

更に、接続部材７２とバックゲートＢＧとの間には、ＯＮＯ膜６４が介在するため、接続部材７２をチャネルとし、バックゲートＢＧをゲート電極とし、ＯＮＯ膜６４をゲート絶縁膜としたバックゲートトランジスタ７７が形成される。すなわち、バックゲートＢＧは、電界によって接続部材７２の導通状態を制御する電極として機能する。

この結果、図７に示すように、各Ｕ字ピラー７０に沿って、ビット線ＢＬとソース線ＳＬとの間に接続されたメモリストリングＳｔｒが構成される。各メモリストリングＳｔｒにおいては、両端部に選択トランジスタ７６が設けられ、中央部にバックゲートトランジスタ７７が設けられ、各選択トランジスタ７６とバックゲートトランジスタ７７との間に、電極膜５４の積層数と同数のメモリトランジスタ７５が直列に接続される。すなわち、積層体ＭＬ内に３次元的に配列された複数のメモリトランジスタ７５は、Ｕ字シリコン部材７３毎にメモリストリングＳｔｒとしてまとめられる。Ｘ方向に沿って１列に配列され、一対の選択ゲート電極ＳＧｂ及びＳＧｓを共有する複数本のメモリストリングＳｔｒにより、メモリストリング列が構成されている。そして、セルアレイ３１においては、Ｙ方向に沿って連続して配列された例えば４列のメモリストリング列により、ヒューズ領域３７が構成されている。

なお、後述する第３の実施形態における説明の便宜上、図７においては、ヒューズ領域３７を構成するメモリストリングにＳｔｒ０〜Ｓｔｒ３の符号を付して区別し、選択ゲート電極にＳＧｂ０〜ＳＧｂ３、ＳＧｓ０〜ＳＧｓ３の符号を付して区別し、ワード線にワード線ＷＬ０〜ＷＬ７の符号を付して区別している。

次に、本実施形態に係る不揮発性記憶装置の動作について説明する。
先ず、不揮発性記憶装置１００の通常動作について説明する。
上述の如く、「通常動作」とは、データ記憶領域３６に対するデータの書込、読出、消去等の記憶装置本来の動作であり、パワーオンリード期間が終了した後の動作である。

図２及び図３に示すように、通常動作時においては、セルアレイ３１のヒューズ領域３７に格納されたヒューズデータがキャッシュ・センスアンプ３３を介して読み出されている。ヒューズデータには、不良ビット情報の他に、内部クロックＯＳＣＣｌｋの周期補正情報が含まれる。内部クロックＯＳＣＣｌｋの周期補正情報とは、内部クロックＯＳＣＣｌｋの周期が設計所望値に最も近い最適な値となるようにコード信号Ｆ＿ＯＳＣの値を決定する情報である。周期補正情報は、例えば、装置１００の工場出荷テスト工程において決定され、ヒューズ領域３７に書き込まれる。このため、周期補正情報は装置１００毎に異なる。内部クロックＯＳＣＣｌｋの周期補正情報はレジスタ回路２４によって保持され、コード信号Ｆ＿ＯＳＣｄｅｆａｕｌｔとして発振回路２３の発振周期生成回路２３ｃに対して出力される。また、コマンドデコーダ１５から発振回路２３の発振周期生成回路２３ｃに入力されるパワーオンリードコマンドＣＭＤＰＯＲはロウレベル（Ｌ）となっている。これにより、図４に示すように、発振周期生成回路２３ｃは発振器２３ｄに対して、コード信号Ｆ＿ＯＳＣｄｅｆａｕｌｔを出力する。

発振器２３ｄは、コード信号Ｆ＿ＯＳＣｄｅｆａｕｌｔに基づいて、内部クロックＯＳＣＣｌｋの周期を補正する。例えば、発振器２３ｄとしてＲＣ回路を使用する場合、装置１００の製造工程において、ＲＣ回路の容量Ｃ及び抵抗Ｒは、製造条件の変動等に起因して、一定の管理範囲内で不可避的にばらついてしまう。このため、仮に補正しなければ、発振器２３ｄの発振周期は装置１００毎にばらついてしまう。そこで、このばらつきを抑えるために、容量Ｃ及び抵抗Ｒのうち、少なくとも一方を調整して、発振周期を所望の値に近づける。例えば、容量Ｃが、発振器２３ｄ内に設けられた複数のキャパシタが並列に接続されることによって実現されている場合には、並列に接続されるキャパシタの数を調整することにより、容量Ｃの値を制御する。また、抵抗Ｒが、発振器２３ｄ内に設けられた複数の抵抗部材が直列に接続されることによって実現されている場合には、直列に接続される抵抗部材の数を調整することにより、抵抗Ｒの値を制御する。これにより、発振器２３ｄは、所望の発振周期に補正された内部クロックＯＳＣＣｌｋを同期化回路１９及びステートマシン２０に対して出力する。

ステートマシン２０は、この補正された内部クロックＯＳＣＣｌｋに基づいて、セルアレイ３１のデータ記憶領域３６に対して、データの書込、読出及び消去等の動作を行う。このとき、図２、図５及び図７に示すように、ロウデコーダ３２がストリングアドレス信号ＳＴＲＡＤＤに基づいて一対の選択ゲート電極ＳＧｂ及びＳＧｓを選択することにより、１本のメモリストリングＳｔｒを選択する。また、ロウデコーダ３２がワード線アドレス信号ＷＬＡＤＤに基づいて、選択されたワード線ＷＬに対して選択電位を印加し、非選択のワード線ＷＬに対して非選択電位を印加することにより、このメモリストリングＳｔｒに属する特定のメモリセルに対して、データの書込及び読出を行う。

次に、不揮発性記憶装置１００におけるパワーオンリードについて説明する。
上述の如く、装置１００の通常動作は、ヒューズ領域３７に格納された周期補正情報を使用している。このため、装置１００の起動時にパワーオンリードを実施し、ヒューズ領域３７から周期補正情報を読み出す必要があるが、パワーオンリード動作においては、周期補正情報は未だ読み出されていないため使用できない。そこで、本実施形態においては、周辺回路部１０内で自律的且つ簡便な方法により、内部クロックＯＳＣＣｌｋの周期を補正する。

先ず、パワーオンリードの概略について説明する。
図８は、横軸に時間をとり、縦軸に各信号の値をとって、本実施形態のパワーオンリードの概略を例示するタイミングチャート図である。
図１及び図８に示すように、パワーオンリードを行うときには、コントローラ２００から不揮発性記憶装置１００に対して、アクティブロウ信号であるライトイネーブル信号ＷＥｎｘがロウレベル（活性）とされると共に、これに同期して、双方向バスＩＯｘ＜７：０＞を介してパワーオンリードを開始する開始コマンドＦＦが入力される。この時刻を時刻ｔ１とする。これにより、装置１００は、パワーオンリードコマンドＣＭＤＰＯＲをハイレベルにしてパワーオンリードを開始すると共に、レディービジー信号ＲＢｎｘをロウレベルとして、装置１００がビジー状態であり、パワーオンリードに必要なコマンド以外のコマンドを受けられないことをコントローラ２００に対して通知する。

そして、装置１００は、先ず、キャリブレーションを実施する。装置１００は、コマンドＣＭＤ１及びＣＭＤ２を入力できる期間として、データシート上に有限の時間を確保する。この時間を、内部クロックＯＳＣＣｌｋの補正可能期間ｔＣＡＬＩＢとする。補正可能期間ｔＣＡＬＩＢは、例えば１０マイクロ秒である。時刻ｔ２において、補正可能期間ｔＣＡＬＩＢの進行を開始する。時刻ｔ１と時刻ｔ２との間の期間は、例えば１マイクロ秒である。

時刻ｔ２の後、充分に余裕を確保してから、時刻ｔ３において、コントローラ２００から装置１００に対して、ライトイネーブル信号ＷＥｎｘがロウレベルとされると共に、これに同期して、双方向バスＩＯｘ＜７：０＞を介してコマンドＣＭＤ１が入力される。その後、時刻ｔ４において、コントローラ２００から装置１００に対して、ライトイネーブル信号ＷＥｎｘがロウレベルとされると共に、これに同期して、双方向バスＩＯｘ＜７：０＞を介してコマンドＣＭＤ２が入力される。装置１００は、コマンドＣＭＤ１が入力されてからコマンドＣＭＤ２が入力されるまでの期間を、基準時間ｔＳＴＤと定義する。基準時間ｔＳＴＤは例えば１．６マイクロ秒である。装置１００は、この基準時間ｔＳＴＤを基準として、内部クロックＯＳＣＣｌｋの周期のキャリブレーションを行う。キャリブレーションの具体的な方法については後述する。

その後、時刻ｔ５において、補正可能期間ｔＣＡＬＩＢが終了する。次に、時刻ｔ６において、コントローラ２００から装置１００に対して、ライトイネーブル信号ＷＥｎｘがロウレベルとされると共に、これに同期して、双方向バスＩＯｘ＜７：０＞を介してキャリブレーションが成功したか否かを問い合わせるコマンドＳｔａｔｕｓが入力される。これに応答して、装置１００からコントローラ２００に対して、アクティブロウ信号であるリードイネーブル信号ＲＥｎｘをロウレベル（活性）とすると共に、双方向バスＩＯｘ＜７：０＞を介してキャリブレーションが成功したか否かを示す情報Ｉｎｆｏを出力する。なお、コマンドＳｔａｔｕｓの入力は任意であり、入力されなくてもよい。

一方、装置１００は、時刻ｔ５から時刻ｔ７までの期間において、ヒューズデータの読出を行う。その後、時刻ｔ７において、装置１００は、パワーオンリードコマンドＣＭＤＰＯＲをロウレベルに戻して、パワーオンリードを終了する。このとき、装置１００は、レディービジー信号ＲＢｎｘをハイレベルに戻し、装置１００が通常動作のコマンドを受付可能となったことを、コントローラ２００に対して通知する。

以上をまとめると、パワーオンリードに関して、コントローラ２００から装置１００に入力されるコマンドは、以下の４つである。但し、下記（４）のコマンドＳｔａｔｕｓの入力は任意である。
（１）パワーオンリードを開始する開始コマンドＦＦ（時刻ｔ１）
（２）基準時間ｔＳＴＤの始期を示すコマンドＣＭＤ１（時刻ｔ３）
（３）基準時間ｔＳＴＤの終期を示すコマンドＣＭＤ２（時刻ｔ４）
（４）キャリブレーションが成功したか否かを問い合わせるコマンドＳｔａｔｕｓ（時刻ｔ６）

一方、装置１００からコントローラ２００に対して出力される情報は、以下の１つである。
（１）キャリブレーションが成功したか否かを示す情報Ｉｎｆｏ（コマンドＳｔａｔｕｓが入力された時刻ｔ６よりも後の時刻）
但し、この情報Ｉｎｆｏは、コントローラ２００からコマンドＳｔａｔｕｓが入力された場合にのみ出力される。

次に、パワーオンリードの詳細、特に、キャリブレーションの詳細を、装置１００の内部の動作と共に説明する。
図９は、横軸に時間をとり、縦軸に各信号の値をとって、本実施形態のパワーオンリード方法を詳細に例示するタイミングチャート図であり、内部クロックＯＳＣＣｌｋが目標よりも遅い場合を示し、
図１０は、本実施形態のパワーオンリードにおけるステートマシンの動作を例示するフローチャート図であり、
図１１は、図１０に示すサブルーチンＳ１０を例示するフローチャート図である。

以下、図１〜図４、図８〜図１１を参照して説明する。
図２及び図８に示すように、時刻ｔ１において、不揮発性記憶装置１００の入力バッファ１１及び入力バッファ１２にパワーオンリードを開始する開始コマンドＦＦが入力されると、コマンドデコーダ１５がパワーオンリードコマンドＣＭＤＰＯＲをハイレベルとし、これが同期化回路１９及び発振回路２３に伝達される。同期化回路１９は、パワーオンリードコマンドＣＭＤＰＯＲを内部クロックＯＳＣＣｌｋに同期させて同期信号ＣＭＤＰＯＲｓｙｎｃを生成し、ステートマシン２０に対して出力する。

これにより、ステートマシン２０が起動して、パワーオンリードを開始する。ステートマシン２０は、レディービジー信号ＲＢｎをロウレベルとする。このロウレベルのレディービジー信号ＲＢｎは、出力バッファ２２においてレディービジー信号ＲＢｎｘに変換されて、信号ピンを介してコントローラ２００に伝達される。これにより、装置１００がビジー状態であり、パワーオンリードに必要なコマンド以外のコマンドを受けられないことをコントローラ２００に対して通知する。

次に、図１０のステップＳ１０に示すように、ステートマシン２０はキャリブレーションを開始する。図８に示すように、時刻ｔ２において、ステートマシン２０は、コマンドＣＭＤ１及びＣＭＤ２を入力できる期間として、補正可能期間ｔＣＡＬＩＢを設定する。また、ステートマシン２０は、アクティブロウ信号であるカウンタリセット信号ＣＮＴＲＳＴｎを非活性（ハイレベル）とし、カウンタ回路２３ａの初期リセットを解除する。このとき、カウンタ回路２３ａのカウント値Ｃｏｕｎｔは「０」である。

次に、図１１のステップＳ１１に示すように、ステートマシン２０は、失敗信号ＣＡＬＩＢＦＡＩＬをロウレベル（０）とし、固定値信号ＩＮＩＴＯＳＣをハイレベル（１）とする。これらの信号は発振回路２３に伝達される。これにより、装置１００が、キャリブレーション可能な状態に初期化される。

このとき、図３及び図４に示すように、パワーオンリードコマンドＣＭＤＰＯＲがハイレベル（Ｈ）となり、固定値信号ＩＮＩＴＯＳＣがハイレベル（Ｈ）となるため、発振回路２３の発振周期生成回路２３ｃから発振器２３ｄに対して出力されるコード信号Ｆ＿ＯＳＣは固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅとなる。これにより、発振器２３ｄは、固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅに基づいて発振周期が固定された内部クロックＯＳＣＣｌｋを出力する。なお、このときの発振周期は、装置１００の製造条件の変動等により、装置１００ごとにばらついている。

そして、ステートマシン２０は、図１１のステップＳ１２に示すようにコマンドＣＭＤ１の入力に備えて待機し、ステップＳ１３に示すようにコマンドＣＭＤ１の入力の有無を確かめ、入力されていなければ、ステップＳ１９に進み、補正可能期間ｔＣＡＬＩＢが終了したかどうかを確認し、経過していなければキャリブレーションを終了しないと判断し、ステップＳ１２に戻る。以後、コマンドＣＭＤ１が入力されるか、又は、補正可能期間ｔＣＡＬＩＢが終了するまで、ステップＳ１２→ステップＳ１３→ステップＳ１９→ステップＳ１２のループを周回する。

時刻ｔ３において、入力バッファ１１に入力されるライトイネーブル信号ＷＥｎｘがロウレベルに遷移するのと同期して入力バッファ１２にコマンドＣＭＤ１が入力されると、コマンドデコーダ１５がコマンドＣＭＤ１を同期化回路１９に対して出力する。図９に示すように、同期化回路１９は、コマンドＣＭＤ１が入力された後、最初に内部クロックＯＳＣＣｌｋがロウレベルからハイレベルに立ち上がるタイミングで、同期信号ＣＭＤ１ｓｙｎｃをロウレベルからハイレベルに立ち上げる。このようにして、同期化回路１９は、コマンドＣＭＤ１を内部クロックＯＳＣＣｌｋに同期させた同期信号ＣＭＤ１ｓｙｎｃを生成する。この同期信号ＣＭＤ１ｓｙｎｃはステートマシン２０に入力される。

ステートマシン２０は、同期信号ＣＭＤ１ｓｙｎｃがハイレベルになると、コマンドＣＭＤ１が入力されたと判断して図１１に示すステップＳ１３からステップＳ１４に進み、カウントイネーブル信号ＣＮＴＥＮＢをロウレベルからハイレベルに切り替える。これにより、発振回路２３のカウンタ回路２３ａに、内部クロックＯＳＣＣｌｋがロウレベルからハイレベルに立ち上がるクロックエッジのカウントを開始させる。カウンタ回路２３ａは、同期信号ＣＭＤ１ｓｙｎｃがハイレベルに切り替わった後、最初の内部クロックＯＳＣＣｌｋの立ち上がりからカウントを開始し、カウント値Ｃｏｕｎｔを「０」から１ずつ増加させていく。このようにして、カウンタ回路２３ａは内部クロックＯＳＣＣｌｋの周期数をカウントしてカウント値Ｃｏｕｎｔを生成し、差分回路２３ｂに対して出力する。

差分回路２３ｂには、基準時間ｔＳＴＤに応じて予め決められた参照値が保持されている。例えば、本実施形態においては、基準時間ｔＣＡＬＩＢが１．６マイクロ秒であり、内部クロックＯＳＣＣｌｋの周期の目標値を１００ナノ秒（０．１マイクロ秒）とするため、参照値は「１６」（＝１．６マイクロ秒／０．１マイクロ秒）とする。差分回路２３ｂは、カウント値Ｃｏｕｎｔから参照値を減じた差分値Ｄｉｆｆを計算する。この差分値Ｄｉｆｆは発振周期生成回路２３ｃに入力される。このとき、差分値Ｄｉｆｆ＝カウント値Ｃｏｕｎｔ−参照値（１６）であるから、カウント値Ｃｏｕｎｔが「０」であれば、差分値Ｄｉｆｆは「−１６」となり、カウント値Ｃｏｕｎｔが「１」であれば、差分値Ｄｉｆｆは「−１５」となり、カウント値Ｃｏｕｎｔが「１６」であれば、差分値Ｄｉｆｆは「０」となる。このように、差分値Ｄｉｆｆはカウント値Ｃｏｕｎｔに同期して１つずつ増加する。

そして、ステートマシン２０は、図１１のステップＳ１５に示すようにコマンドＣＭＤ２の入力に備えて待機し、ステップＳ１６に示すようにコマンドＣＭＤ２の入力の有無を確かめ、入力されていなければ、ステップＳ２０に進み、補正可能期間ｔＣＡＬＩＢが終了したかどうかを確認し、終了していなければキャリブレーションを終了しないと判断し、ステップＳ１５に戻る。以後、コマンドＣＭＤ２が入力されるか、又は、補正可能期間ｔＣＡＬＩＢが終了するまで、ステップＳ１５→ステップＳ１６→ステップＳ２０→ステップＳ１５のループを周回する。

時刻ｔ４において、入力バッファ１１に入力されるライトイネーブル信号ＷＥｎｘがロウレベルに遷移するのと同期して入力バッファ１２にコマンドＣＭＤ２が入力されると、コマンドデコーダ１５がコマンドＣＭＤ２を同期化回路１９に対して出力する。同期化回路１９は、コマンドＣＭＤ２が入力された後、最初に内部クロックＯＳＣＣｌｋがロウレベルからハイレベルに立ち上がるタイミングで、同期信号ＣＭＤ２ｓｙｎｃをロウレベルからハイレベルに立ち上げる。このようにして、同期化回路１９は、コマンドＣＭＤ２を内部クロックＯＳＣＣｌｋに同期させた同期信号ＣＭＤ２ｓｙｎｃを生成する。この同期信号ＣＭＤ２ｓｙｎｃはステートマシン２０に入力される。

ステートマシン２０は、同期信号ＣＭＤ２ｓｙｎｃがハイレベルになると、図１１のステップＳ１６からステップＳ１７に進み、カウンタ回路２３ａにカウントを停止させる。具体的には、ステートマシン２０は、カウントイネーブル信号ＣＮＴＥＮＢをハイレベルからロウレベルに切り替えると共に、カウント保持信号ＥＶＡＬＵＡＴＩＯＮをロウレベルからハイレベルに切り替える。これにより、カウンタ回路２３ａはカウントを停止し、そのときのカウント値Ｃｏｕｎｔを保持する。この結果、差分回路２３ｂが出力する差分値Ｄｉｆｆの値も固定される。図９に示すように、最終的に保持されるカウント値Ｃｏｕｎｔは、基準時間ｔＳＴＤ内における内部クロックＯＳＣＣｌｋの周期数を表している。

図９に示す例では、内部クロックＯＳＣＣｌｋが遅すぎ、内部クロックＯＳＣＣｌｋの周期が目標値、例えば１００ナノ秒よりも長かったため、カウント値Ｃｏｕｎｔは「１６」まで到達せず、最終的に到達して保持されたカウント値Ｃｏｕｎｔは「１４」である。すなわち、内部クロックＯＳＣＣｌｋの周期が適正であれば、基準時間ｔＳＴＤ内に内部クロックＯＳＣＣｌｋの周期が１６回カウントされるはずであるが、１４回しかカウントされなかったことになる。このため、差分値Ｄｉｆｆは「−２」で保持される。その後、同期信号ＣＭＤｓｙｎｃ２がハイレベルに遷移したときの内部クロックＯＳＣＣｌｋの立ち上がりの次の立ち上がりにおいて、コマンドＣＭＤ１及びＣＭＤ２、同期信号ＣＭＤ１ｓｙｎｃ及びＣＭＤ２ｓｙｎｃ、並びに、カウント保持信号ＥＶＡＬＵＡＴＩＯＮが、いずれもロウレベルとなる。

次に、図１１のステップＳ１８に示すように、発振回路２３の発振周期生成回路２３ｃが内部クロックＯＳＣＣｌｋの周期の補正値を計算する。この補正値は、内部クロックＯＳＣＣｌｋの周期が設計中央値に近づくように決定される。補正値の計算方法は後述する。次に、ステップＳ２３に示すように、ステートマシン２０が固定値信号ＩＮＩＴＯＳＣをロウレベル（０）とする。これにより、サブルーチンＳ１０が終了する。

次に、図１０のステップＳ３０に示すように、ステートマシン２０が、キャリブレーションが成功したか否かを判断する。この判断は、失敗信号ＣＡＬＩＢＦＡＩＬの値に基づいて行う。図９に示す例では、失敗信号ＣＡＬＩＢＦＡＩＬの値は、図１１のステップＳ１１においてロウレベル（０）とされているため、ステートマシン２０はキャリブレーションが成功したと判断する。

この場合は、ステップＳ４０に進み、図１１のステップＳ１８において計算した補正値を、内部クロックＯＳＣＣｌｋの周期に適用する。すなわち、図３及び図４に示すように、パワーオンリードコマンドＣＭＤＰＯＲはハイレベル（Ｈ）のままであり、ステップＳ２３において固定値信号ＩＮＩＴＯＳＣがロウレベル（Ｌ）とされ、失敗信号ＣＡＬＩＢＦＡＩＬはロウレベル（Ｌ）であるため、発振周期生成回路２３ｃが発振器２３ｄに対して出力するコード信号Ｆ＿ＯＳＣの値は、固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅ及び差分値Ｄｉｆｆで決まる補正値Ｔｒｉｍｍｅｄ Ｖａｌｕｅとなる。この結果、図９に示すように、補正値Ｔｒｉｍｍｅｄ Ｖａｌｕｅに基づいて、内部クロックＯＳＣＣｌｋの周期が変更される。図９に示す例では、固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅに基づいた元の内部クロックＯＳＣＣｌｋが遅すぎたため、補正値Ｔｒｉｍｍｅｄ Ｖａｌｕｅに基づいて、より早い内部クロックＯＳＣＣｌｋに修正される。

一方、図８に示すように、補正可能期間ｔＣＡＬＩＢが経過し、時刻ｔ５に到達した後、時刻ｔ６において、コントローラ２００から装置１００に対して、キャリブレーションが成功したか否かを問い合わせるコマンドＳｔａｔｕｓが入力される場合がある。この場合は、コマンドＳｔａｔｕｓに対応して、ステートマシン２０が選択回路１７及び出力バッファ１３を介して、双方向バスＩＯｘ＜７：０＞に失敗信号ＣＡＬＩＢＦＡＩＬを出力する。これにより、装置１００からコントローラ２００に対して、キャリブレーションが成功したか否かを示す情報Ｉｎｆｏが出力される。

そして、図１０のステップＳ６０に示すように、補正値Ｔｒｉｍｍｅｄ Ｖａｌｕｅｎ基づいて発振周期が補正された内部クロックＯＳＣＣｌｋを用いて、ヒューズ領域３７に格納されたヒューズデータをキャッシュ・センスアンプ３３を介して読み出す。また、ヒューズデータ以外の各データの読出も、補正された内部クロックＯＳＣＣｌｋを用いて行う。次に、図１０のステップＳ７０に示すように、読み出したヒューズデータに含まれる周期補正情報を、レジスタ回路２４の保持値としてセットする。

次に、図８に示すように、時刻ｔ７において、ステートマシン２０は、パワーオンリードコマンドＣＭＤＰＯＲをハイレベルからロウレベルに切り替える。これにより、図４に示すように、コード信号Ｆ＿ＯＳＣの値がコード信号Ｆ＿ＯＳＣｄｅｆａｕｌｔとなる。この結果、装置１００において、レジスタ回路２４に保持された周期補正情報を用いた通常動作が可能となる。また、ステートマシン２０は、レディービジー信号ＲＢｎをハイレベルに遷移させて、装置１００が通常動作のコマンドを受付可能となったことを、コントローラ２００に対して通知する。これにより、パワーオンリードが終了する。

上述の説明では、装置１００に固有の内部クロックＯＳＣＣｌｋが目標よりも遅い場合、すなわち、発振周期が目標値よりも長い場合について説明した。
次に、装置１００に固有の内部クロックＯＳＣＣｌｋが目標よりも速い場合、すなわち、発振周期が目標値よりも短い場合について説明する。
図１２は、横軸に時間をとり、縦軸に各信号の値をとって、本実施形態のパワーオンリード方法を詳細に例示するタイミングチャート図であり、内部クロックＯＳＣＣｌｋが目標よりも速い場合を示す。

図１２に示すように、内部クロックＯＳＣＣｌｋが目標よりも速い場合は、基準時間ｔＳＴＤ内に収まる周期が１６よりも多いため、カウント値Ｃｏｕｎｔが「１６」を超えて増加する。図１２に示す例では、カウント値Ｃｏｕｎｔは「１９」に達する。このため、差分値Ｄｉｆｆは「＋３」となり、内部クロックＯＳＣＣｌｋは遅くなるように、すなわち、発振周期が長くなるように補正される。

以上説明した装置１００の動作を、内部クロックＯＳＣＣｌｋの周期に着目して、装置１００の起動時から時系列的に記載すると、以下のようになる。
＜１＞発振周期生成回路２３ｃがコード信号Ｆ＿ＯＳＣの値を固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅに固定することにより、発振器２３ｄが、固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅに基づいて周期が第１の周期に決定された内部クロックＯＳＣＣｌｋを発振する。この内部クロックＯＳＣＣｌｋの第１の周期は装置１００ごとに異なる。
＜２＞発振周期生成回路２３ｃが基準時間ｔＳＴＤ及び上記＜１＞で周期が決定された内部クロックＯＳＣＣｌｋに基づいてコード信号Ｆ＿ＯＳＣの値を決定することにより、発振器２３ｄが発振する内部クロックＯＳＣＣｌｋの周期を自律的に補正して第２の周期とする。
＜３＞上記＜２＞において第２の周期に補正された内部クロックＯＳＣＣｌｋを用いてヒューズデータを読み出す。
＜４＞上記＜３＞において読み出されたヒューズデータに含まれる周期補正情報を用いて内部クロックＯＳＣＣｌｋの周期を更に補正して第３の周期とする。
＜５＞上記＜４＞において更に補正された第３の周期の内部クロックＯＳＣＣｌｋを用いて通常動作を行う。

次に、カウント値に基づく内部クロックＯＳＣＣｌｋの周期の補正方法を説明する。
図１３（ａ）及び（ｂ）は、横軸にコード信号Ｆ＿ＯＳＣの値（コード値）をとり、縦軸にカウント値をとって、発振周期の補正方法を例示するグラフ図であり、（ａ）は発振が設計よりも遅い場合を示し、（ｂ）は発振が設計よりも速い場合を示す。

図１３（ａ）及び（ｂ）に示すように、例えば、コード信号Ｆ＿ＯＳＣの値（コード値）を、内部クロックＯＳＣＣｌｋの周期に比例した数とする。この場合、発振器２３ｄに入力されるコード値が大きいほど、発振周期は長くなり、発振は遅くなる。そして、上述の如く、発振が遅いほど、カウンタ回路２３ａにおいて最終的に到達して保持されるカウント値Ｃｏｕｎｔは小さくなる。すなわち、コード値又は発振周期が増加すると、カウント値Ｃｏｕｎｔは減少する。図１３（ａ）及び（ｂ）において、実線は発振周期が設計中央値である場合のコード値とカウント値との関係を示し、破線は発振周期が設計中央値よりも長い場合及び短い場合のコード値とカウント値との関係を示す。

そして、点Ａで示すように、実際の内部クロックＯＳＣＣｌｋの周期が設計中央値である場合に、カウント値Ｃｏｕｎｔがカウント中央値になるように、コード値の固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅを設定する。例えば、コード値は「０」〜「１５」の整数とし、固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅを「８」とし、カウント設計値は「１６」とする。但し、上述の如く、実際の発振周期は装置１００毎に異なるため、コード値を固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅとしても、カウント値Ｃｏｕｎｔがカウント中央値になるとは限らない。すなわち、カウント値Ｃｏｕｎｔをカウント中央値とするための最適なコード値は、装置１００毎に異なっている。

図１３（ａ）に示すように、実際の発振が設計よりも遅い場合、すなわち、発振周期が設計値よりも長い場合には、コード値が固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅであると、点Ｂに示すように、カウント値Ｃｏｕｎｔはカウント中央値よりも小さい値になる。このため、点Ｃに示すように、コード値を固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅよりも小さい値に修正することにより、カウント値Ｃｏｕｎｔをカウント中央値に近づくように補正する。図９に示す例では、カウント値Ｃｏｕｎｔは「１４」であり、カウント中央値（１６）に対して、差分値Ｄｉｆｆ（−２）だけずれている。そこでコード値を、固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅ（８）に、差分値Ｄｉｆｆ（−２）に対応する値ΔＤＡＣを加えた補正値Ｔｒｉｍｍｅｄ Ｖａｌｕｅとする。

また、図１３（ｂ）に示すように、実際の発振が設計よりも速い場合、すなわち、発振周期が設計値よりも短い場合には、コード値が固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅであると、点Ｄに示すように、カウント値Ｃｏｕｎｔはカウント中央値よりも大きい値になる。このため、点Ｅに示すように、コード値を固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅよりも大きい値に修正することにより、カウント値Ｃｏｕｎｔをカウント中央値に近づくように補正する。図１２に示す例では、カウント値Ｃｏｕｎｔは「１９」であり、カウント中央値（１６）に対して、差分値Ｄｉｆｆ（＋３）だけずれている。そこでコード値を、固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅ（８）に、差分値Ｄｉｆｆ（＋３）に対応する値ΔＤＡＣを加えた補正値Ｔｒｉｍｍｅｄ Ｖａｌｕｅとする。

次に、キャリブレーションに失敗した場合の対処方法について説明する。
図１４は、横軸に時間をとり、縦軸に各信号の値をとって、本実施形態のパワーオンリード方法を詳細に例示するタイミングチャート図であり、キャリブレーションに失敗した場合を示す。

上述の如く、装置１００には、基準時間ｔＳＴＤ内にコントローラ２００からコマンドＣＭＤ１及びＣＭＤ２が入力されることが規定されているが、何らかの原因により、いずれか一方又は両方のコマンドが入力されず、キャリブレーションが不可能となる場合も想定される。このような場合は、パワーオンリードにおいて、内部クロックＯＳＣＣｌｋの周期を補正せずに、内部クロックＯＳＣＣｌｋの周期を予め決められた固定値として、周期補正情報等のヒューズデータを読み出す。このとき、内部クロックＯＳＣＣｌｋの周期が目標値から大きく外れていても安全に読出動作を実行できるように、発振周期の固定値は十分に長く設定する。

以下、この動作について、具体的に説明する。
図１４は、基準時間ｔＳＴＤの始期を示すコマンドＣＭＤ１は入力されたものの、終期を示すコマンドＣＭＤ２が補正可能期間ｔＣＡＬＩＢ内に入力されなかった場合を示している。

図１４に示すように、コマンドＣＭＤ１が入力された後、コマンドＣＭＤ２が入力されないと、カウントイネーブル信号ＣＮＴＥＮＢがロウレベルにならず、カウント保持信号ＥＶＡＬＵＡＴＩＯＮがハイレベルにならない。このため、カウンタ回路２３ａは内部クロックＯＳＣＣｌｋに同期してカウントを継続し、カウント値Ｃｏｕｎｔを増加させ続ける。

そして、図１１に示すように、ステートマシン２０がステップＳ１５→ステップＳ１６→ステップＳ２０→ステップＳ１５のループを周回しているときに、コマンドＣＭＤ２が入力されることなく、補正可能期間ｔＣＡＬＩＢが終了して時刻ｔ５に到達すると、ステップＳ２０からステップＳ２１に進み、カウンタ２３ａにカウントを停止させる。次に、ステップＳ２２に示すように、ステートマシン２０は失敗信号ＣＡＬＩＢＦＡＩＬをハイレベル（１）に切り替える。次に、ステップＳ２３に示すように、ステートマシン２０は固定値信号ＩＮＩＴＯＳＣをロウレベル（０）とする。

次に、図１０のステップＳ３０に示すように、ステートマシン２０が、キャリブレーションが成功したか否かを判断する。このとき、失敗信号ＣＡＬＩＢＦＡＩＬはハイレベル（１）であるから、ステートマシン２０はキャリブレーションが失敗したと判断する。従って、ステップＳ５０に進み、内部クロックＯＳＣＣｌｋの周期として、予め決められた固定値を採用する。

すなわち、この時点において、図３及び図４に示すように、パワーオンリードコマンドＣＭＤＰＯＲはハイレベル（Ｈ）であり、固定値信号ＩＮＩＴＯＳＣはロウレベル（Ｌ）であり、失敗信号ＣＡＬＩＢＦＡＩＬはハイレベル（Ｈ）であるから、発振周期生成回路２３ｃから発振器２３ｄに対して出力されるコード信号Ｆ＿ＯＳＣの値を安全値Ｓａｆｅｔｙ Ｖａｌｕｅとする。安全値Ｓａｆｅｔｙ Ｖａｌｕｅは、補正前の内部クロックＯＳＣＣｌｋの周期が設計中央値から大きく外れていても、ヒューズデータを確実に読み出せるような値であり、例えば、発振器２３ｄに内部クロックＯＳＣＣｌｋの周期を最も長い周期とさせる値であるか、又は、内部クロックＯＳＣＣｌｋの周期を、コード信号Ｆ＿ＯＳＣｄｅｆａｕｌｔによって決まる周期の２倍若しくは３倍の周期とする値である。安全値Ｓａｆｅｔｙ Ｖａｌｕｅは、例えば、固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅとは異なり、固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅ及び差分値Ｄｉｆｆによって決まる補正値Ｔｒｉｍｍｅｄ Ｖａｌｕｅとも異なる値とする。

これにより、パワーオンリードにおける読出動作速度を十分に遅くし、ヒューズ領域３７に格納されたヒューズデータを安全に読み出すことができる。
なお、コマンドＣＭＤ１が入力されなかった場合は、図１１に示すように、ステップＳ１９からステップＳ２１に進み、上述の動作と同様な動作を行う。

また、図８に示すように、ステートマシン２０は、時刻ｔ６にコマンドＳｔａｔｕが入力された場合は、これに応答して、情報Ｉｎｆｏを装置１００の外部に対して出力する。例えば、失敗信号ＣＡＬＩＢＦＡＩＬを選択回路１７及び出力バッファ１３を介して双方向バスＩＯｘ＜７：０＞に出力する。これにより、周辺回路部１０は、補正可能期間ｔＣＡＬＩＢ中にコマンドＣＭＤ１及びＣＭＤ２の少なくとも一方が入力されなかったときに、その旨を装置１００の外部に対して通知する。

次に、本実施形態の効果について説明する。
本実施形態においては、不揮発性記憶装置１００を起動したときのパワーオンリードにおいて、内部クロックＯＳＣＣｌｋの周期を自律的に調整している。これにより、読出動作の安全性を確保するために内部クロックＯＳＣＣｌｋの周期を過剰に長く設定する必要がなくなり、ヒューズ領域３７に格納された情報を短時間で読み出すことができる。また、簡便な方法により内部クロックＯＳＣＣｌｋの周期を調整しているため、キャリブレーション自体に長時間を要することもない。この結果、不揮発性記憶装置１００が大容量化し、ヒューズデータが増大しても、起動時間の増大を抑制できる。

また、周期補正情報を利用できないパワーオンリードにおいて、製造ばらつきをそのまま反映したクロック周期ではなく、補正により一定の範囲内にあることを保証されたクロック周期を用いることにより、製造工程上の不具合の影響を排除し、誤読出の危険性を低減することができる。これにより、パワーオンリードの信頼性が向上する。

更に、仮にキャリブレーションに失敗した場合でも、予め決められた安全値を用いて、ヒューズデータを読み出すことができる。この場合、キャリブレーションに成功した場合と比較して、読出動作は遅くなるが、ヒューズデータを確実に読み出して、通常動作に移行することができる。

なお、本実施形態においては、図５〜図７に示すように、積層体ＭＬに４層のワード線ＷＬを積層し、８個のメモリセルトランジスタ７５を直列に接続することによって１本のメモリストリングＳｔｒを形成する例を示したが、これには限定されない。積層体ＭＬにおけるワード線ＷＬの積層数は３以下又は５以上であってもよく、積層体ＭＬの下方にソース線ＳＬが配置されていてもよい。

次に、第２の実施形態について説明する。
図１５は、横軸にコード信号Ｆ＿ＯＳＣの値（コード値）をとり、縦軸にカウント値をとって、発振周期の補正方法を例示するグラフ図であり、発振が設計よりも速く、発振周期のコード値に対する依存性が発振周期が設計中央値にあるときの依存性と異なる場合を示す。
図１５において、実線は発振が設計どおりである場合のコード値とカウント値との関係を示し、破線は発振が設計よりも速い場合のコード値とカウント値との関係を示し、一点鎖線は点Ｆを通り実線に平行な直線を示す。

図１３（ａ）及び（ｂ）に示すように、前述の第１の実施形態においては、内部クロックＯＳＣＣｌｋの発振が設計からずれている場合でも、発振周期のコード値に対する依存性は不変であった。すなわち、図１３（ａ）及び（ｂ）においては、図中の破線は実線に対して平行である。

しかしながら、発振器２３ｄの特性によっては、図１５に示すように、発振が設計からずれた場合には、発振周期のコード値に対する依存性も変化してしまう場合がある。すなわち、図１５に破線で示す発振が設計よりも速い場合のコード値とカウント値との関係を示す直線は、実線で示す発振が設計どおりである場合の関係を示す直線に対して平行ではない。このような場合に、前述の第１の実施形態と同様な方法によって発振周期を補正しても、補正後の発振周期が設計中央値に近づかない場合がある。

すなわち、図１５において、発振が設計どおりである場合は、点Ａに示すように、コード値が固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅであるときに、カウント値Ｃｏｕｎｔはカウント設計値となる。しかしながら、図１５に示す例では、実際の発振が設計よりも速いため、点Ｆに示すように、カウント値Ｃｏｕｎｔはカウント設計値よりも大きくなる。この場合、本来は、点Ｇになるように補正しなくてはならないが、前述の第１の実施形態と同様に差分値Ｄｉｆｆに基づいて発振周期を補正すると、一点鎖線上の点Ｈを目標として補正してしまい、実際には点Ｉになる。このため、補正が過剰となり、カウント値はカウント設計値よりも低くなってしまう。すなわち、発振周期は設計中央値よりも長くなり、発振は遅くなってしまう。そして、場合によっては、補正後の発振周期は、補正前の発振周期よりも、設計中央値から遠ざかってしまい、補正が逆効果となる可能性がある。

そこで、本実施形態においては、補正後の発振周期の妥当性について検証するプロセスを設けている。
図１６は、本実施形態に係る不揮発性記憶装置を例示するブロック図であり、
図１７は、図１６に示す発振回路を例示するブロック図であり、
図１８は、本実施形態に係る不揮発性記憶装置の動作状態と、発振周期生成回路に入力される信号と出力されるコード信号Ｆ＿ＯＳＣとの関係を例示する図である。
図１８において、「Ｌ」はロウレベル（非活性）を示し、「Ｈ」はハイレベル（活性）を示し、「※」はＬ及びＨのいずれでもよいことを示す。

図１６に示すように、本実施形態に係る不揮発性記憶装置１００＿２においては、前述の第１の実施形態に係る不揮発性記憶装置１００（図２参照）の構成に加えて、コマンドデコーダ１５から同期化回路１９に対してコマンドＣＭＤ３が更に出力され、同期化回路１９からステートマシン２０に対して同期信号ＣＭＤ３ｓｙｎｃが更に出力され、ステートマシン２０から発振回路２３＿２に対して第２のカウントイネーブル信号ＣＮＴＥＮＢ２及び第２のカウント保持信号ＥＶＡＬＵＡＴＩＯＮ２が出力される。

図１７に示すように、本実施形態の発振回路２３＿２においては、前述の第１の実施形態における発振回路２３の構成に加えて、カウンタ回路２３ｅ、差分回路２３ｆ及び比較器２３ｇが設けられている。

カウンタ回路２３ｅは、発振器２３ｄから内部クロックＯＳＣＣｌｋが入力され、この内部クロックＯＳＣＣｌｋの立ち上がりの回数をカウントする。カウンタ回路２３ｅには、ステートマシン２０から、カウンタ回路２３ｅのカウント値を「０」にリセットするカウンタリセット信号ＣＮＴＲＳＴｎ、カウンタ回路２３ｅにカウントを開始させるカウントイネーブル信号ＣＮＴＥＮＢ２、カウンタ回路２３ｅにカウントを停止させ、その時点でのカウント値Ｃｏｕｎｔ２を保持させ出力させるカウント保持信号ＥＶＡＬＵＡＴＩＯＮ２が入力される。カウンタ回路２３ｅには、カウンタ回路２３ａと同様に、公知のカウンタ回路、例えばリプリキャリーカウンタ回路等を用いることができる。

差分回路２３ｆは、カウンタ回路２３ｅからカウント値Ｃｏｕｎｔ２が入力され、このカウント値Ｃｏｕｎｔ２と予め決められた参照値との差分を計算し、その差分値Ｄｉｆｆ２を出力する。

比較器２３ｇは、差分回路２３ｂから差分値Ｄｉｆｆが入力され、差分回路２３ｆから差分値Ｄｉｆｆ２が入力されて、差分値Ｄｉｆｆと差分値Ｄｉｆｆ２とを比較し、その結果を比較結果信号ＤｉｆｆＳＥＬとして発振周期生成回路２３ｃに対して出力する。差分値Ｄｉｆｆは補正前の発振周期と設計中央値との差に相当する値であり、差分値Ｄｉｆｆ２は補正後の発振周期と設計中央値との差に相当する値である。このため、補正が適正になされていれば、差分値Ｄｉｆｆ２の絶対値は差分値Ｄｉｆｆの絶対値よりも小さくなるはずである。

そこで、比較器２３ｇは例えば、差分値Ｄｉｆｆ２の絶対値が差分値Ｄｉｆｆの絶対値よりも小さい場合には、補正が妥当であるものとして、比較結果信号ＤｉｆｆＳＥＬをハイレベル（Ｈ）とする。一方、差分値Ｄｉｆｆ２の絶対値が差分値Ｄｉｆｆの絶対値よりも大きい場合には、補正が妥当でないものとして、比較結果信号ＤｉｆｆＳＥＬをロウレベル（Ｌ）とする。

図１８に示すように、本実施形態における発振周期生成回路２３ｃは、前述の第１の実施形態と比較して、比較結果信号ＤｉｆｆＳＥＬを考慮する点が異なっている。すなわち、パワーオンリードコマンドＣＭＤＰＯＲが「Ｈ」であり、固定値信号ＩＮＩＴＯＳＣが「Ｌ」であり、失敗信号ＣＡＬＩＢＦＡＩＬが「Ｌ」である場合、前述の第１の実施形態においては、図４に示すように、コード信号Ｆ＿ＯＳＣは常に補正値Ｔｒｉｍｍｅｄ Ｖａｌｕｅとした。

これに対して、本実施形態においては、図１８に示すように、同じ条件で比較結果信号ＤｉｆｆＳＥＬが「Ｈ」である場合、すなわち、差分値Ｄｉｆｆ２の絶対値が差分値Ｄｉｆｆの絶対値よりも小さく、補正が妥当であると判断される場合にのみ、コード信号Ｆ＿ＯＳＣを補正値Ｔｒｉｍｍｅｄ Ｖａｌｕｅとする。一方、比較結果信号ＤｉｆｆＳＥＬが「Ｌ」である場合、すなわち、差分値Ｄｉｆｆ２の絶対値が差分値Ｄｉｆｆの絶対値よりも大きく、補正が妥当でないと判断される場合には、コード信号Ｆ＿ＯＳＣを固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅとする。

次に、本実施形態に係る不揮発性記憶装置の動作について説明する。
図１９は、横軸に時間をとり、縦軸に各信号の値をとって、本実施形態のキャリブレーション及び検証の概略を例示するタイミングチャート図である。
図１９に示すように、本実施形態においては、２回目のコマンドＣＭＤ２が入力されてから基準時間ｔＳＴＤ後に、３回目のコマンドＣＭＤ３が入力される。そして、１回目のコマンドＣＭＤ１と２回目のコマンドＣＭＤ２との間隔で定義される基準時間ｔＳＴＤを利用して前述の第１の実施形態と同様なキャリブレーションを行い、２回目のコマンドＣＭＤ２と３回目のコマンドＣＭＤ３との間隔で定義される他の基準時間ｔＳＴＤを利用して、キャリブレーションの妥当性を検証する。

次に、検証動作の詳細を、装置１００＿２の内部の動作と共に説明する。
図２０及び図２１は、横軸に時間をとり、縦軸に各信号の値をとって、本実施形態のパワーオンリードを詳細に例示するタイミングチャート図であり、
図２２は、本実施形態のパワーオンリードにおけるステートマシンの動作を例示するフローチャート図であり、
図２３は、図２２に示すサブルーチンＳ８０を例示するフローチャート図である。
図２１に示す動作は、図２０に示す動作に続く動作である。本実施形態のパワーオンリードには、キャリブレーション及びヒューズデータの読出の他に、キャリブレーションの妥当性の検証が含まれる。この検証は、キャリブレーションの後、ヒューズデータの読出の前に実施される。

図１９〜図２３に示すように、キャリブレーションの動作は、前述の第１の実施形態と同様である。すなわち、図２２のステップＳ１０に示すキャリブレーションにおいては、コマンドＣＭＤ１とコマンドＣＭＤ２との間隔で定義される基準時間ｔＳＴＤ内において、カウンタ回路２３ａが内部クロックＯＳＣＣｌｋの周期数をカウントし、差分回路２３ｂが最終的なカウント値Ｃｏｕｎｔと参照値との差分値Ｄｉｆｆを算出し、差分値Ｄｉｆｆに基づいて補正値Ｔｒｉｍｍｅｄ Ｖａｌｕｅを計算する。そして、図２２のステップＳ３０に示すように、キャリブレーションが成功したか否かの判断を行い、成功した場合は、ステップＳ４０に進み、内部クロックＯＳＣＣｌｋの周期を補正値Ｔｒｉｍｍｅｄ Ｖａｌｕｅに基づく周期に補正する。

次に、ステップＳ８０に示すように、キャリブレーションの妥当性について検証する。すなわち、図２３のステップＳ８１に示すように、ステートマシン２０が同期信号ＣＭＤ２ｓｙｎｃに同期してカウントイネーブル信号ＣＮＴＥＮＢ２をロウレベルからハイレベルに立ち上げることにより、発振回路２３＿２のカウンタ回路２３ｅが補正後の内部クロックＯＳＣＣｌｋの周期のカウントを開始する。

その後、図２３のステップＳ８２に示すように、ステートマシン２０はコマンドＣＭＤ３の入力待ちの状態になり、コマンドＣＭＤ３が入力されるか、補正可能期間ｔＣＡＬＩＢが経過するまで、ステップＳ８２→ステップＳ８３→ステップＳ８４→ステップＳ８２のループを周回する。

そして、コントローラ２００（図１参照）により、装置１００＿２の入力バッファ１１に入力されるライトイネーブル信号ＷＥｎｘがロウレベルに遷移するのと同期して入力バッファ１２にコマンドＣＭＤ３が入力されると、コマンドデコーダ１５がコマンドＣＭＤ３を同期化回路１９に対して出力する。同期化回路１９は、コマンドＣＭＤ３が入力された後、最初に内部クロックＯＳＣＣｌｋがロウレベルからハイレベルに立ち上がるタイミングで、同期信号ＣＭＤ３ｓｙｎｃをロウレベルからハイレベルに立ち上げる。

ステートマシン２０は、同期信号ＣＭＤ３ｓｙｎｃがハイレベルになるとコマンドＣＭＤ３が入力されたと判断して、図２３のステップＳ８３からステップＳ８５に進み、カウントイネーブル信号ＣＮＴＥＮＢ２をハイレベルからロウレベルに切り替えると共に、カウント保持信号ＥＶＡＬＵＡＴＩＯＮ２をロウレベルからハイレベルに切り替える。これにより、カウンタ回路２３ｅはカウントを停止し、そのときのカウント値Ｃｏｕｎｔ２を保持する。この結果、差分回路２３ｆが出力する差分値Ｄｉｆｆ２の値も固定される。図２１に示す例では、最終的なカウント値Ｃｏｕｎｔ２は「１１」であり、差分値Ｄｉｆｆ２は「−５」である。

次に、ステップＳ８７に示すように、図２２のステップＳ４０において適用した補正値が適正か否かを評価する。例えば、比較器２３ｇから出力される比較結果信号ＤｉｆｆＳＥＬがハイレベル（Ｈ）である場合、すなわち、差分値Ｄｉｆｆ２の絶対値が差分値Ｄｉｆｆの絶対値よりも小さい場合は、補正値が適正であり、キャリブレーションが妥当であったと判断する。一方、比較結果信号ＤｉｆｆＳＥＬをロウレベル（Ｌ）である場合、すなわち、差分値Ｄｉｆｆ２の絶対値が差分値Ｄｉｆｆの絶対値よりも大きい場合には、補正値が適正でなく、キャリブレーションが妥当でなかったと判断する。

補正値が適正であると判断された場合はステップＳ８８に進み、図１８に示すように、発振周期生成回路２３ｃはコード信号Ｆ＿ＯＳＣとして、キャリブレーションによって得られた補正値Ｔｒｉｍｍｅｄ Ｖａｌｕｅを適用する。一方、補正値が適正でないと判断された場合はステップＳ９２に進み、図１８に示すように、発振周期生成回路２３ｃはコード信号Ｆ＿ＯＳＣとして元の固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅを適用する。

なお、図２０及び図２１に示す例では、差分値Ｄｉｆｆは「＋３」であり、差分値Ｄｉｆｆ２は「−５」であるため、比較結果信号ＤｉｆｆＳＥＬをロウレベル（Ｌ）となり、補正値が適正でないと判断される。このため、同期信号Ｆ＿ＯＳＣとして固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅを適用する。

一方、何らかのエラーにより、補正可能期間ｔＣＡＬＩＢ内にコマンドＣＭＤ３が入力されなかった場合には、ステップＳ８４からステップＳ８９に進み、カウンタ回路２３ｅを停止させる。そして、ステップＳ９０に示すように、失敗信号ＣＡＬＩＢＦＡＩＬをハイレベル（１）とする。これにより、図１８及びステップＳ９１に示すように、同期信号Ｆ＿ＯＳＣとして、安全値Ｓａｆｅｔｙ Ｖａｌｕｅを適用する。以後の動作は、前述の第１の実施形態と同様である。

次に、本実施形態の効果について説明する。
本実施形態によれば、発振器２３ｄの製造ばらつき等により、カウント値Ｃｏｕｎｔのコード値に対する依存性が大きく変動し、その結果、補正後の内部クロックＯＳＣＣｌｋが許容できないほど速く又は遅くなった場合においても、キャリブレーションの妥当性を検証することにより、不適切な内部クロックＯＳＣＣｌｋがパワーオンリードに適用されてしまうことを防止できる。この結果、ヒューズ領域に格納された情報をより確実に読み出すことができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。

なお、本実施形態においては、キャリブレーションが妥当であるか否かの判定を、差分値Ｄｉｆｆの絶対値と差分値Ｄｉｆｆ２の絶対値とを比較することによって行う例を示したが、これには限定されない。例えば、差分値Ｄｉｆｆ２からコード信号Ｆ＿ＯＳＣの値（コード値）の補正量を求め、この補正量を差分値Ｄｉｆｆから求めた補正量と比較してもよい。

また、本実施形態においては、キャリブレーションが妥当でないと判断された場合に、コード信号Ｆ＿ＯＳＣとして固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅを採用する例を示したが、これには限定されない。例えば、コード信号Ｆ＿ＯＳＣとして固定値Ｉｎｉｔｉａｌ Ｖａｌｕｅ及び補正値Ｔｒｉｍｍｅｄ Ｖａｌｕｅの平均値を採用してもよい。

更に、本実施形態においては、コマンドＣＭＤ１とコマンドＣＭＤ２によって定義される１回目の基準時間ｔＳＴＤと、コマンドＣＭＤ２とコマンドＣＭＤ３によって定義される２回目の基準時間ｔＳＴＤとを相互に等しくする例を示したが、これには限定されず、両基準時間は相互に異なっていてもよい。但し、この場合は、差分値Ｄｉｆｆと差分値Ｄｉｆｆ２との比較は、規格化された値同士で行うことが好ましい。

次に、第３の実施形態について説明する。
図５及び図６に示すように、不揮発性記憶装置１００においては、複数個、例えば８個のメモリセルトランジスタ７５が、１本のＵ字シリコン部材７３によって直列に接続されている。そして、各Ｕ字シリコン部材７３により、メモリストリングＳｔｒが構成されている。

しかしながら、装置１００を微細化すると、製造工程中に積層体ＭＬを貫通する貫通ホール６１が目詰まりしてしまい、シリコンピラー７１が細くなり過ぎたり、途切れてしまう可能性がある。シリコンピラー７１が細くなり過ぎると、メモリセルトランジスタ７５の特性が不良となる。また、シリコンピラー７１が途切れてしまうと、メモリストリングＳｔｒにオープン不良が発生し、このメモリストリングＳｔｒに属するメモリセルトランジスタ７５は全て使用不能となる。ヒューズ領域３７において、このような形成不良が生じると、ヒューズ領域３７に格納したヒューズデータを正確に読み出せなくなってしまい、通常動作に支障が生じる。

そこで、図７に示すように、ヒューズ領域３７を複数列のメモリストリングＳｔｒによって構成し、各列に同一のデータを書き込んでおき、読出時に読出に適したメモリストリングＳｔｒを選択する方法が考えられる。これにより、ヒューズデータに冗長性を持たせ、信頼性を向上させることができる。
本実施形態においては、補正された内部クロックＯＳＣＣｌｋを利用して、ヒューズ領域３７における読出に適したメモリストリングを探索する。

図２４は、本実施形態に係る不揮発性記憶装置を例示するブロック図である。
図２４に示すように、本実施形態に係る不揮発性記憶装置１００＿３は、前述の第１の実施形態に係る不揮発性記憶装置１００（図２参照）と比較して、ステートマシン２０からアドレスバッファ１４に対して、指示信号ＩＮＣＳＴＲが出力される点が異なっている。指示信号ＩＮＣＳＴＲは、ストリングアドレス信号ＳＴＲＡＤＤの値を１ずつ増加させる信号である。
また、図７に示すように、ヒューズ領域３７にはメモリストリングＳｔｒからなる列が４列設けられており、各列に同じヒューズデータが格納されている。

次に、本実施形態に係る不揮発性記憶装置の動作について説明する。
図２５は、横軸に時間をとり、縦軸に各信号の値をとって、本実施形態における読出に適したメモリストリング列の探索動作を例示するタイミングチャート図であり、
図２６は、本実施形態におけるステートマシンの動作を例示するフローチャート図である。

先ず、図２５及び図２６のステップＳ１０〜Ｓ５０に示すように、前述の第１の実施形態と同様な方法により、キャリブレーションを行い、内部クロックＯＳＣＣｌｋの周期を補正する。
次に、図２６のステップＳ１００に示すように、補正された内部クロックＯＳＣＣｌｋを用いて、ヒューズ領域３７において、読出に適したメモリストリングＳｔｒを探索する。以下、ステップＳ１００に示す探索方法を詳細に説明する。

先ず、ステップＳ１０１に示すように、ストリングアドレス信号ＳＴＲＡＤＤに値「０」を代入する。これにより、ヒューズ領域３７において、メモリストリングＳｔｒ０が選択される。

次に、ステップＳ１０２に示すように、全てのワード線ＷＬに読出非選択電位ＶＲＥＡＤを印加する。これにより、全てのメモリセルトランジスタ７５が電荷蓄積層６６に電荷が蓄積されているか否かに拘わらず、オン状態となる。また、バックゲート電極ＢＧにバックゲートトランジスタ７７がオン状態となるような電位を印加する。更に、センスアンプ・キャッシュ３３のセンスアンプ（図示せず）をイネーブルにする信号ＳＴＢｎを活性化（アクティブロー）して、擬似読出を実施する。なお、「疑似読出」とは、メモリセルトランジスタ７５に記憶されたデータを読み出す動作ではなく、メモリストリングＳｔｒに形成不良であるか否かを検出するための動作である。

具体的には、選択されたメモリストリングＳｔｒ０に属する選択ゲート電極ＳＧｂ０及びＳＧｓ０を充電し、選択トランジスタ７６がオン状態となるようなオン電位とする。このとき、他の選択ゲート電極ＳＧｂ１〜ＳＧｂ３及びＳＧｓ１〜ＳＧｓ３は充電せず、選択トランジスタ７６がオフ状態となるオフ電位のままとする。これにより、メモリストリングＳｔｒ０に属するメモリセルトランジスタ７５、選択トランジスタ７６及びバックゲートトランジスタ７７に不具合がなければ、メモリストリングＳｔｒ０には電流が流れるようになる。一方、メモリストリングＳｔｒ１〜Ｓｔｒ３においては、選択トランジスタ７６がオフ状態であるため、電流は流れない。

従って、ビット線ＢＬとソース線ＳＬとの間に電流が流れれば、これらの間に接続されたメモリストリングＳｔｒ０には形成不良が生じていないと判断できる。一方、ビット線ＢＬとソース線ＳＬとの間に電流が流れなければ、これらの間に接続されたメモリストリングＳｔｒ０に不具合があると判断できる。そして、ステップＳ１０３に示すように、この擬似読出の結果をセンスアンプ・キャッシュ３３のキャッシュ（図示せず）に格納する。

次に、ステップＳ１０４に示すように、センスアンプ・キャッシュ３３に格納されたデータに基づいて、既知の不良ビット検査により不良ビット数を算出し、基準値と比較する。基準値としては、例えば、レジスタ回路２４に保持されたフェイル数基準値Ｆ＿ＮＦを使用する。

次に、ステップＳ１０５に示すように、選択されたメモリストリングＳｔｒ０の可否について判定する。例えば、不良ビット数がフェイル数基準値Ｆ＿ＮＦ以下であれば、メモリストリングＳｔｒ０はヒューズデータの読出に適していると判定し、フェイル数カウント回路２５が出力する信号ＰＡＳＳをハイレベルとする。一方、不良ビット数がフェイル数基準値Ｆ＿ＮＦよりも大きければ、メモリストリングＳｔｒ０はヒューズデータの読出に適していないと判定し、信号ＰＡＳＳをロウレベルとする。信号ＰＡＳＳはステートマシン２０に入力される。

メモリストリングＳｔｒ０がヒューズデータの読出に適していると判定された場合は、ストリングアドレス信号ＳＴＲＡＤＤの値を「０」に保持したまま、ステップＳ６０に進む。一方、メモリストリングＳｔｒ０がヒューズデータの読出に適していないと判定された場合は、ステップＳ１０６に進み、選択されたメモリストリングＳｔｒが最終アドレスであるか否かを判断する。図７に示す例では、最終アドレスはメモリストリングＳｔｒ３であり、メモリストリングＳｔｒ０は最終アドレスではないため、ステップＳ１０７に進み、指示信号ＩＮＣＳＴＲにより、ストリングアドレス信号ＳＴＲＡＤＤの値に１を加える。これにより、ストリングアドレス信号ＳＴＲＡＤＤの値は「１」となり、メモリストリングＳｔｒ１が選択される。このように、１本のメモリストリングＳｔｒが読出に適していないと判断される度に、ストリングアドレス信号ＳＴＲＡＤＤの値を１ずつ増加させる。

以後、メモリストリングＳｔｒ１について、ステップＳ１０２〜Ｓ１０５の手順を実施する。この手順を、ストリングアドレス信号ＳＴＲＡＤＤをインクリメントしつつ、読出に適したメモリストリングが見つかるまで繰り返す。そして、ステップＳ６０に示すように、ステートマシン２０は読出に適すると判断されたメモリストリングＳｔｒからヒューズデータを読み出す。

一方、全てのメモリストリングＳｔｒが不適であった場合は、ステップＳ１０６からステップＳ１０８に進み、探索に失敗したことを記録して終了する。この場合、ヒューズデータの少なくとも一部は、読み出すことができない。

図２５に示す例では、メモリストリングＳｔｒ０及びＳｔｒ１はヒューズデータの読出に適しておらず、信号ＰＡＳＳはロウレベルとなる。一方、メモリストリングＳｔｒ２はヒューズデータの読出に適しており、信号ＰＡＳＳはハイレベルとなる。従って、ストリングアドレス信号ＳＴＲＡＤＤの値を「２」としたままステップＳ６０に進み、ステートマシン２０はメモリストリングＳｔｒ２からヒューズデータを読み出す。

例えば、メモリストリングＳｔｒ２に属するメモリセルトランジスタ７５のうち、ワード線ＷＬ１をゲート電極とするメモリセルトランジスタ７５からデータを読み出す場合は、ワード線ＷＬ１に読出選択電位ＶＰＯＲを印加し、それ以外のワード線ＷＬに読出非選択電位ＶＲＥＡＤを印加する。これにより、このメモリセルトランジスタ７５の閾値を検出し、データを読み出すことができる。

次に、ステップＳ７０に示すように、読み出したヒューズデータをレジスタ回路２４にセットする。

次に、本実施形態の効果について説明する。
本実施形態によれば、複数列のメモリストリングＳｔｒに同一のヒューズデータを格納しておき、ヒューズデータを読み出す際に、適切なメモリストリングを自律的に探索することにより、ヒューズデータに冗長性を持たせることができる。これにより、製造プロセスの不具合等によりヒューズ領域において一部のメモリセルトランジスタが形成不良となった場合でも、ヒューズデータを確実に読み出すことができる。特に、セルアレイ３１として、図５及び図６に示すような３次元積層構造を用いる場合には、微細化及び積層数の増加に伴って貫通孔が目詰まりしやすくなるため、この効果は有効である。

また、本実施形態においては、上述の探索動作を補正された内部クロックＯＳＣＣｌｋによって行っているため、短時間で確実に行うことができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。

次に、第３の実施形態の変形例について説明する。
図２７は、本変形例におけるステートマシンの動作を例示するフローチャート図である。
図２７に示すように、本変形例においては、図１０のステップＳ１０に示す「キャリブレーション」動作の替わりに、ステップＳ１１０に示す「キャリブレーション及び読出に適したメモリストリングの探索」動作が設けられている。

図２７のステップＳ１１０に示す「キャリブレーション及び読出に適したメモリストリングの探索」動作においては、前述の第１の実施形態においてステップＳ１０で説明したキャリブレーション動作と、前述の第３の実施形態においてステップＳ１００で説明した探索動作を、同時に並行して実施する。すなわち、データシート上において、前述の補正可能期間ｔＣＡＬＩＢに、読出に適したメモリストリングの探索期間を重ねて配置する。この場合、探索動作は補正前の内部クロックＯＳＣＣｌｋを用いて行うことになるが、疑似読出には厳密なタイミング制御は必要とされないため、問題は生じない。

本変形例によれば、キャリブレーションと探索を同時に行うことにより、パワーオンリードに要する時間をより短縮し、不揮発性記憶装置をより速やかに起動させることができる。本変形例における上記以外の構成、動作及び効果は、前述の第３の実施形態と同様である。

なお、前述の第３の実施形態及びその変形例においては、メモリストリングを選択するためのストリングアドレスＳＴＲＡＤＤの値を指示信号ＩＮＣＳＴＲに基づいて変更する例を示したが、これには限定されず、ヒューズデータの読出動作の前に疑似読出を実施することにより、読出に適したメモリストリングが探索されればよい。例えば、ライトイネーブル信号ＷＥｎｘに同期して、ストリングアドレスＳＴＲＡＤＤの値を変更してもよい。

また、前述の各実施形態及びその変形例においては、キャリブレーション及びヒューズデータの読出を一連の動作として連続的に実施する例を示したが、これには限定されず、ヒューズデータの読出に先だって、キャリブレーションだけを単独で実施してもよい。

以上説明した実施形態によれば、ヒューズ領域に格納された情報を短時間で読み出すことができる不揮発性記憶装置を実現することができる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

１０：周辺回路部、１１：入力バッファ、１２：入力バッファ、１３：出力バッファ、１４：アドレスバッファ、１５：コマンドデコーダ、１６：データバッファ、１７：選択回路、１８：方向選択回路、１９：同期化回路、２０：ステートマシン、２１：制御レジスタ、２２：出力バッファ、２３、２３＿２：発振回路、２３ａ：カウンタ回路、２３ｂ：差分回路、２３ｃ：発振周期生成回路、２３ｄ：発振器、２４：レジスタ回路、２５：フェイル数カウント回路、３０：コア部、３１：セルアレイ、３２：ロウデコーダ、３３：キャッシュ・センスアンプ、３６：データ記憶領域、３７：ヒューズ領域、５０：絶縁膜、５１：シリコン基板、５２：ポリシリコン膜、５４：電極膜、５５、５６：絶縁膜、５７：導電膜、５８、５９、６０：絶縁膜、６１：貫通ホール、６２：連通孔、６３：Ｕ字孔、６４：ＯＮＯ膜、６５：ブロック層、６６：電荷蓄積層、６７：トンネル層、６８：ゲート絶縁膜、７０：Ｕ字ピラー、７１：シリコンピラー、７２：接続部材、７３：Ｕ字シリコン部材、７４：シリコンピラー、７５：メモリトランジスタ、７６：選択トランジスタ、７７：バックゲートトランジスタ、８１：貫通ホール、１００、１００＿２、１００＿３：不揮発性記憶装置、２００：コントローラ、ＢＧ：バックゲート、ＢＬ：ビット線、ＢＰ：ビットプラグ、ＩＯｘ＜７：０＞：双方向バス、ＭＬ：積層体、ＳＧ、ＳＧｂ、ＳＧｓ、ＳＧｂ０〜ＳＧｂ３、ＳＧｓ０〜ＳＧｓ３：選択ゲート電極、ＳＬ：ソース線、ＳＰ：ソースプラグ、Ｓｔｒ、Ｓｔｒ０〜Ｓｔｒ３：メモリストリング、ＷＬ、ＷＬ０〜ＷＬ７：ワード線、ＣＭＤ１、ＣＭＤ２、ＣＭＤ３：コマンド、ＣＭＤＰＯＲ：パワーオンリードコマンド、ＣＭＤ＿ＳＴＡＴ：ステータスリードコマンド、ＣＡＬＩＢＦＡＩＬ：失敗信号、ＯＳＣＣｌｋ：内部クロック、ＣＭＤ１ｓｙｎｃ、ＣＭＤ２ｓｙｎｃ、ＣＭＤＰＯＲｓｙｎｃ：同期信号、ＣＮＴＲＳＴｎ：カウンタリセット信号、ＣＮＴＥＮＢ、ＣＮＴＥＮＢ２：カウントイネーブル信号、ＥＶＡＬＵＡＴＩＯＮ、ＥＶＡＬＵＡＴＩＯＮ２：カウント保持信号、ＩＮＩＴＯＳＣ：固定値信号、ＲＢｎｘ：レディービジー信号、Ｆ＿ＯＳＣ、Ｆ＿ＯＳＣｄｅｆａｕｌｔ：コード信号、ＩＮＣＳＴＲ：指示信号、Ｃｏｕｎｔ、Ｃｏｕｎｔ２：カウント値、Ｄｉｆｆ、Ｄｉｆｆ２：差分値、基準時間ｔＳＴＤ、ｔＣＡＬＩＢ：補正可能期間、ＦＦ：開始コマンド、Ｓｔａｔｕｓ：コマンド、Ｉｎｆｏ：情報、ＣＥｎｘ：チップイネーブル信号、ＷＥｎｘ：ライトイネーブル信号、ＲＥｎｘ：リードイネーブル信号、ＣＬＥｘ：コマンドラッチイネーブル信号、ＡＬＥｘ：アドレスラッチイネーブル信号、ＷＰｎｘ：ライトプロテクト信号、ＲＢｎｘ：レディービジー信号、ＤＩＮ：データ信号、ＢＬＫａ：ブロックアドレス、ＳＴＲａ：ストリングアドレス、ＷＬａ：ワード線アドレス、ＣＯＬａ：カラムアドレス、ＰＡＳＳ：信号、ＢＬＫＡＤＤ：ブロックアドレス信号、ＳＴＲＡＤＤ：ストリングアドレス信号、ＷＬＡＤＤ：ワード線アドレス信号、ＣＯＬＡＤＤ：カラムアドレス信号、Ｆ＿ＮＦ：フェイル数基準値

Claims (17)

1. データを記憶するコア部と、
   前記コア部に対して前記データの書込及び読出を行う周辺回路部と、
   を備え、
   前記コア部は、
   それぞれ複数の絶縁膜及び電極膜が交互に積層され、前記電極膜が分断されて第１方向に延びる複数本のワード線となっている積層体と、
   前記積層体上に設けられ、前記第１方向に延びる複数本の選択ゲート電極と、
   前記積層体の積層方向に延び、前記ワード線及び前記選択ゲート電極を貫く複数本の半導体ピラーと、
   前記第１方向に延び、一部の前記半導体ピラーの上端部に接続された複数本のソース線と、
   前記第１方向に対して交差する第２方向に延び、残りの前記半導体ピラーの上端部に接続された複数本のビット線と、
   上端部が前記ソース線に接続された１本の前記半導体ピラーの下端部と上端部が前記ビット線に接続された他の１本の前記半導体ピラーの下端部とを相互に接続する接続部材と、
   前記ワード線と前記半導体ピラーとの間に設けられた電荷蓄積層と、
   前記選択ゲート電極と前記半導体ピラーとの間に設けられたゲート絶縁膜と、
   を有し、
   前記ワード線と前記半導体ピラーの交差部分毎にメモリセルトランジスタが形成されており、
   前記選択ゲート電極と前記半導体ピラーの交差部分毎に選択トランジスタが形成されており、
   相互に接続された１つの前記接続部材及び２本の前記半導体ピラーからなるＵ字ピラーを共有する複数個の前記メモリセルトランジスタによりメモリストリングが形成されており、
   複数本の前記メモリストリングに同一の周期補正情報が格納されており、
   前記周辺回路部は、起動時に、
   第１の周期の内部クロックを生成し、
   外部から入力される開始コマンドに基づいて、第１のコマンド及び第２のコマンドが外部から入力可能である期間を設定し、
   前記第１の周期、並びに外部から入力された前記第１のコマンド及び外部から入力された前記第２のコマンドの入力時間差に基づいて定義された基準時間に基づいて、前記第１の周期を第２の周期に補正し、
   前記２本の半導体ピラーと交差する２本の前記選択ゲート電極に、前記選択トランジスタがオン状態となる電位を印加し、前記２本の半導体ピラーと交差する全ての前記ワード線に、前記電荷蓄積層に電荷が蓄積されているか否かに拘わらず前記メモリセルトランジスタがオン状態となる電位を印加し、前記Ｕ字ピラーの通電状態を検出することにより、前記複数本のメモリストリングについて、使用可能か否かの判定を順次実施し、
   使用可能と判定された前記メモリストリングから、前記第２の周期の内部クロックを用いて前記周期補正情報を読み出し、
   前記周期補正情報を用いて前記内部クロックの周期を第３の周期に補正し、
   前記第３の周期の内部クロックを用いて外部から入力されるデータの書込及び読出を行い、
   前記期間中に前記第１のコマンド及び前記第２のコマンドの少なくとも一方が入力されなかったときは、前記第２の周期を前記第１の周期とし、
   外部から入力された前記第２のコマンドと外部から入力された第３のコマンドの入力時間差に基づいて定義された他の基準時間に基づいて、前記第２の周期が妥当であるか否かを検証し、
   外部から入力される要求コマンドに応じて、前記補正が正しく行われたか否かを外部に対して通知する不揮発性記憶装置。
2. データを記憶するコア部と、
   前記コア部に対して前記データの書込及び読出を行う周辺回路部と、
   を備え、
   前記周辺回路部は、第１の周期の内部クロックを生成し、前記第１の周期及び外部から入力された基準時間に基づいて前記第１の周期を第２の周期に補正する不揮発性記憶装置。
3. 前記周辺回路部は、外部から入力される第１のコマンド及び第２のコマンドの入力時間差に基づいて前記基準時間を定義する請求項２記載の不揮発性記憶装置。
4. 前記周辺回路部は、外部から入力される開始コマンドに基づいて、前記第１のコマンド及び前記第２のコマンドが入力可能である期間を設定する請求項３記載の不揮発性記憶装置。
5. 前記期間中に前記第１のコマンド及び前記第２のコマンドの少なくとも一方が入力されなかったときは、前記周辺回路部は、前記第２の周期を前記第１の周期とする請求項４記載の不揮発性記憶装置。
6. 前記周辺回路部は、外部から入力される要求コマンドに応じて、前記補正が正しく行われたか否かを外部に対して通知する請求項２〜５のいずれか１つに記載の不揮発性記憶装置。
7. 前記周辺回路部は、
   前記基準時間内における前記第１の周期の内部クロックの周期数をカウントするカウンタ回路と、
   前記周期数に基づいてコード信号を出力する発振周期生成回路と、
   前記コード信号に基づいて前記第２の周期を決定し、前記第２の周期の内部クロックを出力する発振器と、
   を有した請求項２〜６のいずれか１つに記載の不揮発性記憶装置。
8. 前記周辺回路部は、外部から入力された他の基準時間に基づいて、前記第２の周期が妥当であるか否かを検証する請求項２〜７のいずれか１つに記載の不揮発性記憶装置。
9. 前記周辺回路部は、外部から入力される第１〜第３のコマンドのうち、前記第１のコマンドと前記第２のコマンドの入力時間差に基づいて前記基準時間を定義し、前記第２のコマンドと前記第３のコマンドの入力時間差に基づいて前記他の基準時間を定義する請求項８記載の不揮発性記憶装置。
10. 前記周辺回路部は、起動時に、
    前記第１の周期の内部クロックを生成し、
    前記基準時間及び前記第１の周期の内部クロックに基づいて前記第１の周期を前記第２の周期に補正し、
    前記第２の周期の内部クロックを用いて前記コア部から周期補正情報を読み出し、
    前記周期補正情報を用いて前記内部クロックの周期を第３の周期に補正し、
    前記第３の周期の内部クロックを用いて外部から入力されるデータの書込及び読出を行う請求項２〜９のいずれか１つに記載の不揮発性記憶装置。
11. 前記コア部は、
    それぞれ複数の絶縁膜及び電極膜が交互に積層され、前記電極膜が分断されて第１方向に延びる複数本のワード線となっている積層体と、
    前記積層体上に設けられ、前記第１方向に延びる複数本の選択ゲート電極と、
    前記積層体の積層方向に延び、前記ワード線及び前記選択ゲート電極を貫く複数本の半導体ピラーと、
    前記第１方向に延び、一部の前記半導体ピラーの上端部に接続された複数本のソース線と、
    前記第１方向に対して交差する第２方向に延び、残りの前記半導体ピラーの上端部に接続された複数本のビット線と、
    上端部が前記ソース線に接続された１本の前記半導体ピラーの下端部と上端部が前記ビット線に接続された他の１本の前記半導体ピラーの下端部とを相互に接続する接続部材と、
    前記ワード線と前記半導体ピラーとの間に設けられた電荷蓄積層と、
    前記選択ゲート電極と前記半導体ピラーとの間に設けられたゲート絶縁膜と、
    を有し、
    前記ワード線と前記半導体ピラーの交差部分毎にメモリセルトランジスタが形成されており、
    前記選択ゲート電極と前記半導体ピラーの交差部分毎に選択トランジスタが形成されており、
    前記周辺回路部は、１つの前記接続部材に接続された２本の前記半導体ピラーと交差する２本の前記選択ゲート電極に、前記選択トランジスタがオン状態となる電位を印加し、前記２本の半導体ピラーと交差する全ての前記ワード線に、前記電荷蓄積層に電荷が蓄積されているか否かに拘わらず前記メモリセルトランジスタがオン状態となる電位を印加し、前記１つの接続部材及び前記２本の半導体ピラーからなるＵ字ピラーの通電状態を検出することにより、前記Ｕ字ピラーを共有する複数個の前記メモリセルトランジスタからなるメモリストリングが使用可能か否かを判定する請求項２〜１０のいずれか１つに記載の不揮発性記憶装置。
12. 複数本の前記メモリストリングに同一のデータが格納され、
    前記周辺回路部は、前記複数本のメモリストリングについて、前記使用可能か否かの判定を順次実施し、
    使用可能と判定された前記メモリストリングから、前記同一のデータを読み出す請求項１１記載の不揮発性記憶装置。
13. 前記周辺回路部は、前記メモリストリングを示すアドレスを保持し、
    １本の前記メモリストリングが読出に適していないと判断される度に、前記アドレスの値を変更する請求項１１または１２に記載の不揮発性記憶装置。
14. データを記憶するコア部と、
    前記コア部に対して前記データの書込及び読出を行う周辺回路部と、
    を備え、
    前記周辺回路部は、外部から入力される第１のコマンド及び第２のコマンドの入力時間差に基づいて内部クロックの周期を制御する不揮発性記憶装置。
15. 前記周辺回路部は、
    前記内部クロックを発振する発振器と、
    前記第１のコマンド及び前記第２のコマンドの入力時間差に基づいて定義された基準時間内における前記内部クロックの周期数をカウントするカウンタ回路と、
    前記周期数のカウント結果に基づいて、前記内部クロックの周期を補正する発振周期生成回路と、
    を有する請求項１４記載の不揮発性記憶装置。
16. データを記憶するコア部と、
    前記コア部に対して前記データの書込及び読出を行う周辺回路部と、
    を備え、
    前記コア部は、
    それぞれ複数の絶縁膜及び電極膜が交互に積層され、前記電極膜が分断されて第１方向に延びる複数本のワード線となっている積層体と、
    前記積層体上に設けられ、前記第１方向に延びる複数本の選択ゲート電極と、
    前記積層体の積層方向に延び、前記ワード線及び前記選択ゲート電極を貫く複数本の半導体ピラーと、
    前記第１方向に延び、一部の前記半導体ピラーの上端部に接続された複数本のソース線と、
    前記第１方向に対して交差する第２方向に延び、残りの前記半導体ピラーの上端部に接続された複数本のビット線と、
    上端部が前記ソース線に接続された１本の前記半導体ピラーの下端部と上端部が前記ビット線に接続された他の１本の前記半導体ピラーの下端部とを相互に接続する接続部材と、
    前記ワード線と前記半導体ピラーとの間に設けられた電荷蓄積層と、
    前記選択ゲート電極と前記半導体ピラーとの間に設けられたゲート絶縁膜と、
    を有し、
    前記ワード線と前記半導体ピラーの交差部分毎にメモリセルトランジスタが形成されており、
    前記選択ゲート電極と前記半導体ピラーの交差部分毎に選択トランジスタが形成されており、
    前記周辺回路部は、１つの前記接続部材に接続された２本の前記半導体ピラーと交差する２本の前記選択ゲート電極に、前記選択トランジスタがオン状態となる電位を印加し、前記２本の半導体ピラーと交差する全ての前記ワード線に、前記電荷蓄積層に電荷が蓄積されているか否かに拘わらず前記メモリセルトランジスタがオン状態となる電位を印加し、前記１つの接続部材及び前記２本の半導体ピラーからなるＵ字ピラーの通電状態を検出することにより、前記Ｕ字ピラーを共有する複数個の前記メモリセルトランジスタからなるメモリストリングが使用可能か否かを判定する不揮発性記憶装置。
17. 複数本の前記メモリストリングに同一のデータが格納され、
    前記周辺回路部は、前記複数本のメモリストリングについて、前記使用可能か否かの判定を順次実施し、
    使用可能と判定された前記メモリストリングから、前記同一のデータを読み出す請求項１６記載の不揮発性記憶装置。

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