JP4942990B2 - 半導体記憶装置 - Google Patents
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Description
図1は本発明の実施の形態1にかかる半導体記憶装置のブロック図である。
まず、リファレンスセル100のVt(閾値)レベルを所定のレベルに設定するために、外部装置20(例えばLSIテスター)の電流測定&書込み要否判定手段170にて、リファレンスセル100の電流測定を実施する。なお、上記所定のレベルとは、メモリセルの“1”または“0”のデータ判定が可能となるレベルであって、“1”データのVtレベルと“0”データのVtレベルの中間値である。
リファレンスセル100のVtレベルが熱ストレス等により劣化した場合には、Vtレベルの再設定が必要となる。以下、再設定時の動作について説明する。
図2は、本発明の実施の形態2における半導体記憶装置のブロック図である。なお、図1と同一部分は同一符号を付してその説明を省略する。
図3は、本発明の実施の形態3における半導体記憶装置のブロック図である。なお、図1,2と同一部分は同一符号を付してその説明を省略する。
図4は、本発明の実施の形態4における半導体記憶装置のブロック図である。なお、図1と同一部分は同一符号を付してその説明を省略する。
図5は、本発明の参考例5における半導体記憶装置のブロック図である。
図6は、本発明の参考例6における半導体記憶装置のブロック図である。なお、図5と同一部分は同一符号を付してその説明を省略する。
図7は、本発明の参考例7における半導体記憶装置のブロック図である。なお、図5,6と同一部分は同一符号を付してその説明を省略する。
図8は、本発明の参考例8における半導体記憶装置のブロック図である。なお、図5と同一部分は同一符号を付してその説明を省略する。
図9は、本発明の参考例9における半導体記憶装置のブロック図である。
図10は、本発明の参考例10における半導体記憶装置のブロック図である。なお、図9と同一部分は同一符号を付してその説明を省略する。
図11は、本発明の参考例11における半導体記憶装置のブロック図である。なお、図9,10と同一部分は同一符号を付してその説明を省略する。
図12は、本発明の参考例12における半導体記憶装置のブロック図である。なお、図9と同一部分は同一符号を付してその説明を省略する。
20,40,60 外部装置
100 リファレンスセル
110 AD変換器
120,310,530,710,920,1110 不揮発性メモリセルアレイ
130 基準電流発生手段
140 電流比較手段
150 書込み要否判定手段
160 リファレンスセル書込み手段
170 電流測定&書込み要否判定手段
210,410,610,820,1010,1220 データ補正手段
220,620,1020 温度指定手段
420,810,1210 温度検知手段
500,900 オシレータ
510 カウンタ
520 クロック数比較手段
540,930 周波数調節手段
550,940 周辺回路
560 サンプリング時間指定手段
570 ターゲットカウント値指定手段
910 位相比較手段
950 ターゲットクロック発生手段
Claims (4)
- メモリセルのデータ読出し時に電流比較の参照手段として用いるリファレンスセルと、前記リファレンスセルの電流量をデジタル値に変換するAD変換器と、前記デジタル値をトリミングデータとして記憶する不揮発性メモリセルアレイと、トリミングデータの値に応じて電流量を調節する基準電流発生手段と、前記基準電流発生手段の基準電流と前記リファレンスセルのセル電流とを比較する電流比較手段と、前記電流比較手段の比較結果によって前記リファレンスセルの書込み要否を判定する書込み要否判定手段と、前記書込み要否判定手段の判定結果または外部入力信号に基いて前記リファレンスセルの書込みを行うリファレンスセル書込み手段とを備えた半導体記憶装置。
- 請求項1記載の半導体記憶装置において、前記基準電流発生手段の基準電流と前記リファレンスセルのセル電流の温度特性に応じてトリミングデータを補正するデータ補正手段をさらに備えた半導体記憶装置。
- 請求項1記載の半導体記憶装置において、前記基準電流発生手段の基準電流と前記リファレンスセルのセル電流の複数の温度特性に応じてトリミングデータを補正するデータ補正手段をさらに備えた半導体記憶装置。
- 請求項1記載の半導体記憶装置において、温度検知手段と、前記温度検知手段による検知結果に応じて前記不揮発性メモリアレイより読み出したトリミングデータを補正するデータ補正手段とをさらに備えた半導体記憶装置。
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