TWI466122B

TWI466122B - 具有參考晶胞調整電路的半導體記憶體元件以及包含此元件的並列調整裝置

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Publication number: TWI466122B
Application number: TW101117940A
Authority: TW
Inventors: Chung Shan Kuo
Original assignee: Elite Semiconductor Esmt
Priority date: 2012-05-18
Filing date: 2012-05-18
Publication date: 2014-12-21
Also published as: TW201349242A

Description

具有參考晶胞調整電路的半導體記憶體元件以及包含此元件的並列調整裝置

本發明係關於一種具有參考晶胞調整電路的半導體記憶體元件以及包含此元件的並列調整裝置。

半導體記憶體元件係用以儲存和讀取資料的元件。半導體記憶體元件可分類為揮發性記憶體元件和非揮發性記憶體元件。非揮發性記憶體元件包含電子可抹除可規劃唯讀記憶體(Electrically Erasable and Programmable ROM,EEPROM)晶胞，例如快閃式電子可抹除可規劃唯讀記憶體(以下簡稱flash EEPROM)晶胞。圖1顯示一flash EEPROM晶胞10的垂直剖面圖。參照圖1，一N型源極區13和一N型汲極區14形成於一P型基底(substrate)12上方。一P型通道區域(未繪出)形成於該N型源極區13和該N型汲極區14之間。由一絕緣層15所隔離的一浮接閘極16形成在該P型通道區域上方。由另一絕緣層17所隔離的一控制閘極18形成在該浮接閘極16上方。

圖2顯示該flash EEPROM晶胞10在程式化(program)和抹除(erase)運作期間的臨界電壓分佈狀況。參照圖2，該flash EEPROM晶胞10在程式化運作期間具有較高的臨界電壓分佈(約為6至7V)，而在抹除運作期間具有較低的臨界電壓分佈(約為1至3V)。

參照圖1，為了程式化該flash EEPROM晶胞10，一個高的正電壓VG(例如10V)會施加至該晶胞10的該控制閘極18 上。此外，一個中等的正電壓VD(例如4.5V)會施加至該晶胞10的該汲極區14上，且該源極電壓和該基底電壓為0V。在程式化運作期間，熱電子必須由鄰近該汲極區14的通道區域注入至該浮接閘極電極，因此EEPROM晶胞的臨界電壓會提高。

為了抹除該flash EEPROM晶胞10，一個負電壓VG(例如-10V)會施加至該晶胞10的該控制閘極18上。此外，施加至該晶胞10的該源極區13之電壓VS會設定為5.5V且施加至該晶胞10的該汲極區14之電壓VD為浮接電壓。在抹除運作期間，由於在程式化運作期間所注入至該浮接閘極16的熱電子必須被移除，因此EEPROM晶胞的臨界電壓會減少。

為了確認一EEPROM晶胞是否被抹除或被程式化，會藉由一參考晶胞來確認該EEPROM晶胞的狀態。舉例而言，該EEPROM晶胞的電流會和該參考晶胞的電流進行比較，而比較的結果會用來確認該EEPROM晶胞為一已程式化晶胞或一已抹除晶胞。因此，產生參考晶胞的準確電流對於決定該EEPROM晶胞的狀態是很重要的。

參考晶胞會由記憶體的製造者預先程式化或調整(trim)以根據一已知的閘極電壓產生一特定的電流。圖3顯示一習知半導體記憶體元件30的方塊示意圖。參照圖3，該半導體記憶體元件30包含一參考晶胞302、一輸入/輸出墊304、一比較器306和一電壓供應控制器308。在該參考晶胞302的調整過程中，該參考晶胞302會藉由該電壓供應控制器308所提供的偏壓電壓V_B 而進行程式化。

一參考晶胞電流I_REF 會根據該偏壓電壓V_B 而出現在該參考晶胞302的一源極區和一汲極區之間。該比較器306比較來自一測試機台(未繪出)且經由該輸入/輸出墊304流入的一外部偏壓電流I_X 和該參考晶胞電流I_REF 以產生一比較信號CS。該電壓供應控制器308接收該比較信號CS，並根據該比較信號CS產生該參考晶胞302的該偏壓電壓V_B 以調整該參考晶胞電流I_REF 的電流值。當該參考晶胞電流I_REF 的電流值在該外部偏壓電流I_X 的給定誤差範圍內時，終止該參考晶胞302的調整程序。

在習知調整程序中，測試機台必須經由輸入/輸出墊來提供固定的電流。如果有8個參考晶胞要被調整，會需要8個獨立的定電流源供應給在測試板上的8個半導體記憶體元件。如此的調整裝置需要複雜的硬體和軟體來實施。此外，在製造過程中很難準確地測量電流是否在設定的範圍內。因此，會花費大量的調整測試時間在參考晶胞上而增加成本。為了解決上述問題，有必要提出一種改良的調整方法和調整裝置。

本發明之目的係提供一種具有參考晶胞調整電路的半導體記憶體元件。

本發明之半導體記憶體元件之一實施例包含一第一電壓轉電流電路、一第二電壓轉電流電路、一第一電阻、一第二電阻、一第三電阻、一第一比較器、一第二比較器以及一調整電路。該第一電壓轉電流電路包含一參考晶胞，其用以轉換一偏壓電壓至一參考電流。該第一電阻耦接至該第一電壓轉電流電路，其用以根據該參考電流產生一參考電壓。該第二電壓轉電流電路用以轉換一控制電壓至一第一電流和一第二電流，其中該第一電流的電流值大於該第二電流的電流值。該第二電阻耦接至該第二電壓轉電流電路以根據該第一電流產生一第一電壓。該第三電阻耦接至該第二電壓轉電流電路以根據該第二電流產生一第二電壓。該第二電阻的阻值和該第三電阻的阻值實質上相同。該第一比較器用以比較該參考電壓和該第一電壓以產生一第一比較信號。該第二比較器用以比較該參考電壓和該第二電壓以產生一第二比較信號。該調整電路用以根據該第一比較信號和該第二比較信號以調整該參考晶胞。一高準確度電阻設置於該半導體記憶體元件的外部，且該第二電壓轉電流電路係根據該控制電壓和該高準確度電阻的阻值產生該第一電流和該第二電流。

本發明之目的係提供一種包含具有參考晶胞調整電路的半導體記憶體元件之並列調整裝置。

本發明之並列調整裝置之一實施例包含一測試板、一第一匯流排、一第二匯流排、一第三匯流排、複數個高準確度電阻以及複數個半導體記憶體元件。該些半導體記憶體元件設置於該測試板上，並且以一並列的方式連接至該第一匯流排和該第二匯流排。該些半導體記憶體元件係根據來自該第三匯流排的一致能信號而同時致能。每一半導體記憶體元件耦接至該些高準確度電阻中的其中一者，且每一半導體記憶體元件包含一第一電壓轉電流電路、一第二電壓轉電流電路、一第一電阻、一第二電阻、一第三電阻、一第一比較器、一第二比較器以及一調整電路。該第一電壓轉電流電路包含一參考晶胞，其用以轉換來自該第一匯流排的一偏壓電壓至一參考電流。該第一電阻耦接至該第一電壓轉電流電路以根據該參考電流產生一參考電壓。該第二電壓轉電流電路用以根據來自該第二匯流排的一控制電壓和一對應的高準確度電阻以產生一第一電流和一第二電流，其中該第一電流的電流值大於該第二電流的電流值。該第二電阻耦接至該第二電壓轉電流電路以根據該第一電流產生一第一電壓。該第三電阻耦接至該第二電壓轉電流電路以根據該第二電流產生一第二電壓。該第二電阻的阻值和該第三電阻的阻值實質上相同。該第一比較器用以比較該參考電壓和該第一電壓以產生一第一比較信號。該第二比較器用以比較該參考電壓和該第二電壓以產生一第二比較信號。該調整電路用以根據該第一比較信號和該第二比較信號以調整該參考晶胞。

圖4A顯示一快閃式參考晶胞M_R 的元件示意圖。該參考晶胞M_R 設置於一記憶體陣列(未繪出)中，該記憶體陣列包含位於位元線和字元線的複數個記憶體晶胞。參照圖4A，該參考晶胞M_R 的汲極D連接至一位元線BL，源極S連接至一源線SL，而控制閘極G連接至一字元線WL。圖4B顯示結合本發明一實施例之該參考晶胞M_R 的電流對電壓曲線(I-V曲線)”42”、”44”和”46”。不同的曲線”42”、”44”和”46”代表該參考晶胞M_R 在飽和區域運作時的狀況。該些I-V曲線表示根據施加於控制閘極G的不同字元線電壓V_WL (橫軸所示)而產生的流經該參考晶胞M_R 之源汲極電流I_DS (縱軸所示)。該源汲極電流I_DS 以下將以”參考晶胞電流”來表示。

該曲線”42”代表具有在抹除狀態下臨界電壓為V_TH1 的參考晶胞M_R 之I-V曲線。在本實施例中，該臨界電壓為V_TH1 設定為3V。參照圖4B，如果有一大約5V的驗證電壓V_EV 施加於該參考晶胞M_R 的控制閘極G上，會有大約為170μA的參考晶胞電流流過該晶胞。該曲線”44”代表具有在讀取狀態下臨界電壓為V_TH2 的參考晶胞M_R 之I-V曲線。在本實施例中，該臨界電壓為V_TH2 設定為3.75V。參照圖4B，如果有一大約5V的驗證電壓V_READ 施加於該參考晶胞M_R 的控制閘極G上，會有大約為110μA的參考晶胞電流流過該晶胞。該曲線”46”代表具有在程式化狀態下臨界電壓為V_TH3 的參考晶胞M_R 之IV曲線。在本實施例中，該臨界電壓為V_TH3 設定為6V。參照圖4B，如果有一大約7V的驗證電壓V_PV 施加於該參考晶胞M_R 的控制閘極G上，會有大約為90μA的參考晶胞電流流過該晶胞。

由上可知，為了確認該參考晶胞M_R 的臨界電壓V_TH1 是否已調整至預設值，該驗證電壓V_EV 可施加至該字元線WL上。如果該參考晶胞M_R 為抹除狀態，量測到的參考晶胞電流會在目標範圍內。在本實施例中為170μA±5μA。為了確認該參考晶胞M_R 的臨界電壓V_TH3 是否已調整至預設值，該驗證電壓V_PV 可施加至該字元線WL上。如果該參考晶胞M_R 為程式化狀態，量測到的參考晶胞電流會在目標範圍內。在本實施例中為90μA±5μA。

圖5顯示結合本發明一實施例之包含該參考晶胞M_R 的一半導體記憶體元件50的方塊示意圖。參照圖5，該記憶體元件50包含電壓轉電流電路502和504、電阻R₁ 、R₂ 和R_B 、比較器506和508及一調整電路510。該電壓轉電流電路502係建構以轉換一偏壓電壓V_B 至一參考電流I_R 。該電阻R_B 耦接至該電壓轉電流電路502以根據該參考電流I_R 產生一參考電壓V_R 。

該電壓轉電流電路504係建構以轉換一控制電壓V_C 至多個電流I₁ 和I₂ ，其中該電流I₁ 的電流值大於該電流I₂ 的電流值。參照圖5，一高準確度電阻R_EXT 設置於該半導體記憶體元件50外部，且該電壓轉電流電路504會根據該控制電壓V_C 和該高準確度電阻R_EXT 的阻值產生電流I₁ 和I₂ 。該電阻R₁ 耦接至該電壓轉電流電路504以根據該電流I₁ 產生一電壓V₁ ，且該電阻R₂ 耦接至該電壓轉電流電路504以根據該電流I₂ 產生一電壓V₂ 。

該比較器506係建構以比較該電壓V_R 和該電壓V₁ 以產生一比較信號S₁ ，而該比較器508係建構以比較該電壓V_R 和該電壓V₂ 以產生一比較信號S₂ 。該調整電路510係建構以根據該些比較信號S1和S2以調整該參考晶胞M_R 。

圖6顯示圖5所示的電路之細部方塊圖。參照圖6，該電壓轉電流電路502包含該參考晶胞M_R 、一運算放大器OP₁ 、一NMOS電晶體M₁ 和一電流鏡電路CM₁ 。一偏壓電壓V_BIAS 施加至該運算放大器OP₁ 的一非反相輸入端。該運算放大器 OP₁ 的一輸出端耦接至該NMOS電晶體M₁ 的一閘極。該NMOS電晶體M₁ 的一源極耦接至該運算放大器OP₁ 的一反相輸入端。該NMOS電晶體M₁ 的一汲極耦接至該電流鏡電路CM₁ 。在本實施例中，PMOS電晶體M₂ 和M₃ 組成該電流鏡電路CM1。

運作時該偏壓電壓V_B 施加至該參考晶胞M_R 的該閘極，因此產生流經該參考晶胞M_R 的一電流I_B 。該電流I_B 根據電流鏡中PMOS電晶體M₂ 和M₃ 的比例而放大形成該參考電流I_R 。根據該參考電流I_R 和電阻R_B 的阻值之乘積產生電壓V_R 。其後，該電壓V_R 會送至比較器506和508的非反相輸入端。

參照圖6，該電壓轉電流電路504包含一運算放大器OP₂ 、一NMOS電晶體M₄ 和一電流鏡電路CM₂ 。該控制電壓V_C 施加至該運算放大器OP₂ 的一非反相輸入端。該運算放大器OP₂ 的一輸出端耦接至該NMOS電晶體M₄ 的一閘極。該NMOS電晶體M₄ 的一源極耦接至該運算放大器OP₂ 的一反相輸入端，且一回饋電壓V_F 施加至該運算放大器OP₂ 的該反相輸入端。該NMOS電晶體M₄ 的閘極電壓可以調整使得該回饋電壓V_F 與該控制電壓V_C 實質上相等。由該控制電壓V_C 和該外部電阻R_EXT 所產生的一電流I_F 流過該電流鏡CM₂ ，並根據該電流鏡中PMOS電晶體M₅ 和M₆ 的比例而放大形成該電流I₁ ，根據該電流鏡中PMOS電晶體M₅ 和M₇ 的比例而放大形成該電流I₂ 。其後，根據放大過的電流I₁ 和電阻R₁ 的阻值之乘積產生電壓V₁ 且根據放大過的電流I₂ 和電阻R₂ 的阻值之乘積產生電壓V₂ 。該電壓V₁ 和V₂ 會送至比較器506和508的反相輸入端。

在本實施中，該電阻R₁ 的阻值和該電阻R₂ 的阻值實質上相同，而該電流I₁ 的電流值大於該電流I₂ 的電流值。電流I₁ 和I₂ 的電流值係根據該參考晶胞電流I_B 的給定誤差範圍而決定。如前所述，如果該參考晶胞M_R 位於一抹除狀態，流經該參考晶胞M_R 的該參考晶胞電流會在該目標範圍內(例如170μA±5μA)。因此，該電壓轉電流電路504可以設計為產生175μA的電流I₁ 和產生165μA的電流I₂ 。參照圖6，該些比較器506和508在本實施例中為電壓比較器。因此，該比較器506比較電壓V_R 和電壓V₁ ，而該比較器508比較電壓V_R 和電壓V₂ 。如果控制電壓V_C 的電壓值設定為1.7V，而電阻R_EXT 、電阻R₁ 和電阻R₂ 的值均設定為10KΩ，則該電壓V₁ 和V₂ 的電壓值會分別為1.75V和1.65V。因此，如果該參考晶胞M_R 位於抹除狀態且該電阻R_B 的值設定為10KΩ，該電壓V_R 的電壓值會在1.65V和1.75V之間。在此條件下，該比較器506在接收輸入電壓V₁ 、V₂ 和V_R 後會輸出低邏輯位準的比較信號S₁ ，而該比較器508在接收輸入電壓V₁ 、V₂ 和V_R 後會輸出高邏輯位準的比較信號S₂ ，使得該調整電路510不致能。

然而，如果電壓V_R 的電壓值大於電壓V₁ 的電壓值，該比較器506會輸出高邏輯位準的比較信號S₁ 。在接收高邏輯位準的比較信號S₁ 後，該調整電路510會在該參考晶胞M_R 上重複執行程式化和驗證步驟直至電壓V_R 的電壓值小於電壓V₁ 的電壓值為止。另一方面，如果電壓V_R 的電壓值小於電壓V₂ 的電壓值，該比較器508會輸出低邏輯位準的比較信號S₂ 。在接收低邏輯位準的比較信號S₂ 後，該調整電路510會在該參考晶胞M_R 上重複執行抹除和驗證步驟直至電壓V_R 的電壓值大於電壓V₂ 的電壓值為止。

為了減少該半導體記憶體元件50中的該參考晶胞M_R 的調整時間，調整的強度可以根據該參考晶胞電流I_B 的電流值而調整。圖7顯示結合本發明另一實施例之包含該參考晶胞M_R 的一半導體記憶體元件70的方塊示意圖。圖7中類似圖5的元件以類似的參考數字顯示，且電路的細節將不再贅述。參照圖7，該電壓轉電流電路504’用以轉換該控制電壓V_C 至複數個電流I₁ 、I₂ 、I₃ 和I₄ ，其中I₃ >I₁ >I₂ >I₄ 。在本實施例中，該電壓轉電流電路504’係設計以產生175μA的電流I₁ 、165μA的電流I₂ 、180μA的電流I₃ 和產生160μA的電流I₄ 。一電壓V₃ 根據該電流I₃ 的值和電阻R₃ 的阻值之乘積而產生，而一電壓V₄ 根據該電流I₄ 的值和電阻R₄ 的阻值之乘積而產生。在本實施例中，電阻R₃ 和R₄ 的阻值均設定為10KΩ，因此該電壓V₃ 和V₄ 的電壓值會分別為1.8V和1.6V。一比較器512比較電壓V_R 的值和電壓V₃ 的值以輸出一比較信號S₃ 。一比較器514比較電壓V_R 的電壓值和電壓V₄ 的電壓值以輸出一比較信號S₄ 。

參照圖7，該半導體記憶體元件70另包含一狀態機(state machine)516。該狀態機516係建構以根據比較信號S₁ 、S₂ 、S₃ 和S₄ 產生複數個數位碼D_X 。圖8顯示根據該參考晶胞電流而產生的數位碼D_X 之表格。參照圖8，在狀況1中該電壓V_R 的電壓值大於電壓V₃ 的電壓值，對照產生的碼D_X 為碼1；在狀況2中該電壓V_R 的電壓值介於電壓V₁ 和電壓V₃ 的電壓值之間，對照產生的碼D_X 為碼2；在狀況3中該電壓V_R 的電壓值小於電壓V₂ 的電壓值，對照產生的碼D_X 為碼3；且在狀況4中該電壓V_R 的電壓值介於電壓V₂ 和電壓V₄ 的電壓值之間，對照產生的碼D_X 為碼4。

在該狀態機516產生特定的數位碼D_X 後，該調整電路510會根據該數位碼D_X 執行該參考晶胞M_R 的調整步驟。舉例而言，如果該狀態機516產生的數位碼D_X 為碼1，該調整電路510會設定以一第一設定程式化強度程式化該參考晶胞M_R ，而如果該狀態機516產生的數位碼D_X 為碼2，該調整電路510會設定以一第二設定程式化強度程式化該參考晶胞M_R ，其中該第一設定程式化強度大於第二設定程式化強度。當需要較大的設定程式化強度時，該調整電路510可以一具有較高峰值的正電壓或是較長脈波寬度的程式化脈波施加於該參考晶胞M_R 上。然而，本發明不應以此為限。依上述方式，該參考晶胞M_R 的程式化時間可以藉由施加不同的程式化強度而減少。

另一方面，如果該狀態機516產生的數位碼D_X 為碼3，該調整電路510會設定以一第一設定抹除強度抹除該參考晶胞M_R ，而如果該狀態機516產生的數位碼D_X 為碼4，該調整電路510會設定以一第二設定抹除強度抹除該參考晶胞M_R ，其中該第二設定抹除強度大於該第一設定抹除強度。當需要較大的抹除強度時，該調整電路510可以一具有較高峰值的負電壓或是較長脈波寬度的抹除脈波施加於該參考晶胞M_R 上。然而，本發明不應以此為限。依上述方式，該參考晶胞M_R 的抹除時間可以藉由施加不同的抹除強度而減少。

參照圖6，電阻R_B 、R₁ 和R₂ 具有相同的阻值。然而，由於電阻R_B 、R₁ 和R₂ 的阻值會受製程變化而影響，需要在該半導體記憶體元件70的晶片上幾何地設置該些電阻R_B 、R₁ 和R₂ 的技巧。圖9顯示結合本發明一實施例之電阻佈局的配置方式。參照圖9，該些電阻R_B 、R₁ 和R₂ 具有相似的佈局圖樣。每一電阻會分解成相等的兩部分，每一部分以平行的方式佈局並且串列連接。該些電阻R_B 、R₁ 和R₂ 會毗連設置且沿相同的座標軸對稱地設置。因此，該些電阻R_B 、R₁ 和R₂ 間的不匹配可以藉此獲得改善。

此外，圖6中的該電阻R_EXT 會設置在該半導體記憶體元件50的外部。因此，使用者可以在不同的狀況下更方便且更有彈性的選擇該電阻R_EXT 的阻值。舉例而言，如果參考晶胞電流的給定誤差範園縮小的話，考量到運算放大器的增益誤差和偏移之變化、電阻和電晶體的不匹配等因素所帶來的影響，該電阻R_EXT 可選擇具有更高準確度(較小誤差值)的形式。

在上述實施例中，該些比較器506和508為電壓比較器。在本發明另一實施例中，該些比較器506和508為電流比較器。因此，在該實施例中，該比較器506比較電流I_R 和電流I₁ ，而該比較器508比較電流I_R 和電流I₂ 。如果電流I_R 的電流值大於電流I₁ 的電流值，該比較器506會輸出高邏輯位準的比較信號S₁ 。在接收高邏輯位準的比較信號S₁ 後，該調整電路510會在該參考晶胞M_R 上重複執行程式化和驗證步驟直至電流I_R 的電流值小於電流I₁ 的電流值為止。另一方面，如果電流I_R 的電流值小於電流I₂ 的電流值，該比較器508會輸出低邏輯位準的比較信號S₂ 。在接收低邏輯位準的比較信號S₂ 後，該調整電路510會在該參考晶胞M_R 上重複執行抹除和驗證步驟直至電流I_R 的電流值大於電流I₂ 的電流值為止。

有許多方法可驗證該參考晶胞M_R 的臨界電壓是否已調整到所要的值。圖10顯示結合本發明一實施例之用以驗證該參考晶胞M_R 狀態的不同方法之表格。參照圖10，在方法1的例子中，為了確認該參考晶胞M_R 是否已調整至一抹除狀態，一測試機台(未繪出)可能供應大於在抹除狀態下的一參考晶胞之一臨界電壓電壓值的該偏壓電壓V_B 至該參考晶胞M_R 的一閘極，並供應小於一在抹除狀態下的該參考晶胞的該臨界電壓電壓值之該控制電壓V_C 至該電壓轉電流電路504，如圖6所示。舉例而言，在本實施例中在抹除狀態下的該參考晶胞的該臨界電壓電壓值大約為3V。因此，電壓V_B 和電壓V_C 可分別設定為5V和1.7V。在本例中，如果該參考晶胞電流沒有在目標範圍內(例如170μA±5μA)，該調整電路510會在該參考晶胞M_R 上重複執行調整和驗證步驟直至該參考晶胞電流的電流值在目標範圍內。

為了確認該參考晶胞M_R 是否已調整至一讀取狀態，該測試機台可能供應大於在讀取狀態下的一參考晶胞之一臨界電壓電壓值的該偏壓電壓V_B 至該參考晶胞M_R 的該閘極，並供應小於在讀取狀態下的該參考晶胞之該臨界電壓電壓值的該控制電壓V_C 至該電壓轉電流電路504。為了確認該參考晶胞M_R 是否已調整至一程式化狀態，該測試機台可能供應大於在程式化狀態下的一參考晶胞之一臨界電壓電壓值的該偏壓電壓V_B 至該參考晶胞M_R 的該閘極，並供應小於在程式化狀態下的該參考晶胞之該臨界電壓電壓值的該控制電壓V_C 至該電壓轉電流電路504。

參照圖10，在方法2的例子中，為了確認該參考晶胞M_R 是否已調整至一抹除狀態，該測試機台可能供應一電壓值與在抹除狀態下的一參考晶胞之一臨界電壓電壓值實質上相同之該偏壓電壓V_B 至該參考晶胞M_R 的一閘極，並供應可造成流過該高準確度電阻R_EXT 為一小電流的該控制電壓V_C 至該電壓轉電流電路504，如圖6所示。舉例而言，該電阻R_EXT 的阻值可選擇為100KΩ，且該些電壓V_B 和V_C 的電壓值可分別設定為3V和0.1V。因此，流過該高準確度電阻R_EXT 的一小電流之電流值約為1μA。在本例中，如果該參考晶胞電流沒有在目標範圍內(例如1μA±0.2μA)，該調整電路510會在該參考晶胞M_R 上重複執行調整和驗證步驟直至該參考晶胞電流的電流值在目標範圍內。在本發明一較佳實施例中，該小電流的範圍約在0.1μA至10μA之間。

為了確認該參考晶胞M_R 是否已調整至一讀取狀態，該測試機台可能供應一電壓值與在讀取狀態下的一參考晶胞之一臨界電壓電壓值實質上相同之該偏壓電壓V_B 至該參考晶胞M_R 的一閘極，並供應可造成流過該高準確度電阻R_EXT 為一小電流的該控制電壓V_C 至該電壓轉電流電路504。為了確認該參考晶胞M_R 是否已調整至一程式化狀態，該測試機台可能供應一電壓值與在程式化狀態下的一參考晶胞之一臨界電壓電壓值實質上相同之該偏壓電壓V_B 至該參考晶胞M_R 的一閘極，並供應可造成流過該高準確度電阻R_EXT 為一小電流的該控制電壓V_C 至該電壓轉電流電路504。

參照圖10，在方法3的例子中，為了確認該參考晶胞M_R 是否已調整至一讀取狀態，該測試機台可能供應具有一第一電壓值的該偏壓電壓V_B 至該參考晶胞M_R 的該閘極，並供應具有一第二電壓值的該控制電壓V_C 至該電壓轉電流電路504，其中該第一電壓值大於在讀取狀態下的一參考晶胞之一臨界電壓電壓值，且該第二電壓值小於在讀取狀態下的該參考晶胞之該臨界電壓電壓值。舉例而言，在本實施例中該第一電壓值和該第二電壓值可以分別設定為5V和1.1V。

為了確認該參考晶胞M_R 是否已調整至一抹除狀態，該測試機台可能供應具有一第三電壓值的該偏壓電壓V_B 至該參考晶胞M_R 的該閘極，並供應具有該第二電壓值的該控制電壓V_C 至該電壓轉電流電路504，其中該第三電壓值是藉由從該第一電壓值減去介於在讀取狀態下的該參考晶胞之該臨界電壓電壓值和在抹除狀態下的一參考晶胞之一臨界電壓電壓值的一差值而獲得。舉例而言，由於該第一電壓值設定為5V，且在讀取狀態下的該參考晶胞之該臨界電壓電壓值為3.75V而在抹除狀態下的該參考晶胞之該臨界電壓電壓值為3V，故在本實施例中該第三電壓值可設定為4.25V。

為了確認該參考晶胞M_R 是否已調整至一程式化狀態，該測試機台可能供應具有一第四電壓值的該偏壓電壓V_B 至該參考晶胞M_R 的該閘極，並供應具有該第二電壓值的該控制電壓V_C 至該電壓轉電流電路504，其中該第四電壓值是藉由從該第一電壓值加上介於在讀取狀態下的該參考晶胞之該臨界電壓電壓值和在程式化狀態下的一參考晶胞之一臨界電壓電壓值的一差值而獲得。舉例而言，由於該第一電壓值設定為5V，且在讀取狀態下的該參考晶胞之該臨界電壓電壓值為3.75V而在程式化狀態下的該參考晶胞之該臨界電壓電壓值為6V，故在本實施例中該第四電壓值可設定為7.25V。

此外，本發明亦揭示一並列調整裝置以調整複數個記憶體元件中的複數個記憶體晶胞。對大量的記憶體元件而言，並列調整可以允許不同的晶胞同時被調整。舉例而言，相較於單獨地調整每一晶胞，將並列調整的機制併入該些記憶體元件可以讓製造者每次測試4個、8個、16個或更多的晶胞，因此可大幅減少整體的調整時間。

圖11顯示結合本發明一實施例之一並列調整裝置100的方塊示意圖。參照圖11，該並列調整裝置100包含一測試板110、一第一匯流排112、一第二匯流排114、一第三匯流排116、複數個高準確度電阻R_EXT 、R_EXT’ 和R_EXT” 以及複數個半導體記憶體元件50、50’和50”。

該些半導體記憶體元件50、50’和50”係設置於該測試板110上，並且以一並列的方式連接至該第一匯流排112和該第二匯流排114，如圖11所示。該些半導體記憶體元件50、50’和50”亦連接至該第三匯流排116以接收一致能信號EN。此外，該些半導體記憶體元件50、50’和50”分別連接至該些高準確度電阻R_EXT 、R_EXT’ 和R_EXT” 。

該些半導體記憶體元件50、50’和50”具有如圖5至圖7所示的相似架構。在運作時，在接受到該致能信號EN後，該些半導體記憶體元件50、50’和50”會同時致能，因此在不同記憶體元件中的記憶體晶胞可以同時被調整。在接收該致能信號EN後，一測試機台(未繪出)供應一偏壓電壓V_B 至該第一匯流排112，而產生在不同記憶體元件中的複數個參考晶胞電流。該測試機台亦供應一控制電壓V_C 至該第二匯流排114，而產生在不同記憶體元件中的複數個第一電流I₁ 和複數個第二電流I₂ 。在比較每一記憶體元件中的該參考晶胞電流和電流I₁ 和比較該參考晶胞電流和電流I₂ 後，在對應的記憶體元件中的參考晶胞可以根據比較結果而進行調整。調整的方法請參考前述說明(方法1、2或3)，電路的細節將不再贅述。

本發明之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修飾，並為隨後之申請專利範圍所涵蓋。

10‧‧‧flash EEPROM晶胞

100‧‧‧並列調整裝置

110‧‧‧測試板

112‧‧‧第一匯流排

114‧‧‧第二匯流排

116‧‧‧第三匯流排

12‧‧‧P型基底

13‧‧‧N型源極區

14‧‧‧N型汲極區

15‧‧‧絕緣層

16‧‧‧浮接閘極

17‧‧‧絕緣層

18‧‧‧控制閘極

19‧‧‧預充電電路單元

30‧‧‧半導體記憶體元件

302‧‧‧參考晶胞

304‧‧‧輸入/輸出墊

306‧‧‧比較器

308‧‧‧電壓供應控制器

42,44,46‧‧‧曲線

50,50’,50”‧‧‧半導體記憶體元件

502,502’‧‧‧電壓轉電流電路

504,504’‧‧‧電壓轉電流電路

506‧‧‧比較器

508‧‧‧比較器

510‧‧‧調整電路

512‧‧‧比較器

514‧‧‧比較器

516‧‧‧狀態機

70‧‧‧半導體記憶體元件

BL‧‧‧位元線

CM₁ ,CM₂ ‧‧‧電流鏡電路

M₁ ~M₇ ‧‧‧參考晶胞

M_R ‧‧‧參考晶胞

OP₁ ,OP₂ ‧‧‧運算放大器

R₁ ,R₂ ,R₃ ,R₄ ‧‧‧電阻

R_B ,R_EXT ,R_EXT’ ,R_EXT” SL‧‧‧源線

WL‧‧‧字元線

圖1顯示一flash EEPROM晶胞的垂直剖面圖；圖2顯示該flash EEPROM晶胞在程式化和抹除運作期間的臨界電壓分佈狀況；圖3顯示一習知半導體記憶體元件的方塊示意圖；圖4A顯示一快閃式參考晶胞的元件示意圖；圖4B顯示結合本發明一實施例之該參考晶胞的電流對電壓曲線；圖5顯示結合本發明一實施例之包含該參考晶胞的一半導體記憶體元件的方塊示意圖；圖6顯示圖5所示的電路之細部方塊圖；圖7顯示結合本發明另一實施例之包含該參考晶胞的一半導體記憶體元件的方塊示意圖；圖8顯示根據該參考晶胞電流而產生的數位碼之表格；圖9顯示結合本發明一實施例之電阻佈局的配置方式；圖10顯示結合本發明一實施例之用以驗證該參考晶胞狀態的不同方法之表格；及圖11顯示結合本發明一實施例之一並列調整裝置的方塊示意圖。

50‧‧‧半導體記憶體元件

502‧‧‧電壓轉電流電路

504‧‧‧電壓轉電流電路

506‧‧‧比較器

508‧‧‧比較器

510‧‧‧調整電路

R₁ ,R₂ ,R_B ,R_EXT ‧‧‧電阻

Claims

一種半導體記憶體元件，包含：一第一電壓轉電流電路，包含一參考晶胞，其用以轉換一偏壓電壓至一參考電流；一第一電阻，耦接至該第一電壓轉電流電路以根據該參考電流產生一參考電壓；一第二電壓轉電流電路，用以轉換一控制電壓至一第一電流和一第二電流，其中該第一電流的電流值大於該第二電流的電流值；一第二電阻，耦接至該第二電壓轉電流電路以根據該第一電流產生一第一電壓；一第三電阻，耦接至該第二電壓轉電流電路以根據該第二電流產生一第二電壓；一第一比較器，用以比較該參考電壓和該第一電壓以產生一第一比較信號；一第二比較器，用以比較該參考電壓和該第二電壓以產生一第二比較信號；以及一調整電路，用以根據該第一比較信號和該第二比較信號以調整該參考晶胞；其中，該第二電阻的阻值和該第三電阻的阻值實質上相同；以及其中，一高準確度電阻設置於該半導體記憶體元件的外部，且該第二電壓轉電流電路係根據該控制電壓和該高準確度電阻的阻值產生該第一電流和該第二電流。
根據請求項1之半導體記憶體元件，其中該第一電阻、該第二電阻和該第三電阻具有相同的佈局圖樣，且該第一電阻、該第二電阻和該第三電阻會毗連設置且沿相同的座標軸對稱地設置。
根據請求項1之半導體記憶體元件，其中如果該參考電壓的電壓值大於該第一電壓的電壓值，該調整電路會在該參考晶胞上重複執行程式化和驗證步驟直至該參考電壓的電壓值小於該第一電壓的電壓值為止，且如果該參考電壓的電壓值小於該第二電壓的電壓值，該調整電路會在該參考晶胞上重複執行抹除和驗證步驟直至該參考電壓的電壓值大於該第二電壓的電壓值為止。
根據請求項1之半導體記憶體元件，更包含：一第四電阻，耦接至該第二電壓轉電流電路以根據一第三電流產生一第三電壓；一第五電阻，耦接至該第二電壓轉電流電路以根據一第四電流產生一第四電壓；一第三比較器，用以比較該參考電壓和該第三電壓以產生一第三比較信號；一第四比較器，用以比較該參考電壓和該第四電壓以產生一第四比較信號；其中，該第二電壓轉電流電路根據該控制電壓產生該第三電流和該第四電流，該第三電流的電流值大於該第一電流的電流值，且該第四電流的電流值小於該第二電流的電流值；其中，該第二電阻的阻值、該第四電阻的阻值和該第五電阻的阻值實質上相同；及其中，如果該參考電壓的電壓值大於該第三電壓的電壓值，該調整電路會以一第一設定程式化強度程式化該參考晶胞，如果該參考電壓的電壓值介於該第一電壓和該第三電壓的電壓值之間，該調整電路會以一第二設定程式化強度程式化該參考晶胞，如果該參考電壓的電壓值小於該第四電壓的電壓值，該調整電路會以一第一設定抹除強度抹除該參考晶胞，如果該參考電壓的電壓值介於該第二電壓和該第四電壓的電壓值之間，該調整電路會以一第二設定抹除強度抹除該參考晶胞，其中該第一設定程式化強度大於該第二設定程式化強度，且該第一設定抹除強度大於該第二設定抹除強度。
根據請求項1之半導體記憶體元件，其中為了確認該參考晶胞是否已調整至一抹除狀態，大於在抹除狀態下的一參考晶胞之一臨界電壓電壓值的該偏壓電壓會施加至該參考晶胞的一閘極，且小於在抹除狀態下的該參考晶胞之該臨界電壓電壓值的該控制電壓會施加至該第二電壓轉電流電路；為了確認該參考晶胞是否已調整至一讀取狀態，大於在讀取狀態下的一參考晶胞之一臨界電壓電壓值的該偏壓電壓會施加至該參考晶胞的該閘極，且小於在讀取狀態下的該參考晶胞之該臨界電壓電壓值的該控制電壓會施加至該第二電壓轉電流電路；為了確認該參考晶胞是否已調整至一程式化狀態，大於在程式化狀態下的一參考晶胞之一臨界電壓電壓值的該偏壓電壓會施加至該參考晶胞的該閘極，且小於在程式化狀態下的該參考晶胞之該臨界電壓電壓值的該控制電壓會施加至該第二電壓轉電流電路。
根據請求項1之半導體記憶體元件，其中為了確認該參考晶胞是否已調整至一抹除狀態，電壓值與在抹除狀態下的一參考晶胞之一臨界電壓電壓值實質上相同之該偏壓電壓會施加至該參考晶胞的一閘極，且造成流過該高準確度電阻為一小電流的該控制電壓會施加至該第二電壓轉電流電路；為了確認該參考晶胞是否已調整至一讀取狀態，電壓值與在讀取狀態下的一參考晶胞之一臨界電壓電壓值實質上相同之該偏壓電壓會施加至該參考晶胞的該閘極，且造成流過該高準確度電阻為一小電流的該控制電壓會施加至該第二電壓轉電流電路，為了確認該參考晶胞是否已調整至一程式化狀態，電壓值與在程式化狀態下的一參考晶胞之一臨界電壓電壓值實質上相同之該偏壓電壓會施加至該參考晶胞的該閘極，且流過該高準確度電阻為一小電流的該控制電壓會施加至該第二電壓轉電流電路。
根據請求項1之半導體記憶體元件，其中為了確認該參考晶胞是否已調整至一讀取狀態，具有一第一電壓值的該偏壓電壓會施加至該參考晶胞的一閘極，且具有一第二電壓值的該控制電壓會施加至該第二電壓轉電流電路，其中該第一電壓值大於在讀取狀態下的一參考晶胞之一臨界電壓電壓值，且該第二電壓值小於在讀取狀態下的該參考晶胞之該臨界電壓電壓值；為了確認該參考晶胞是否已調整至一抹除狀態，具有一第三電壓值的該偏壓電壓會施加至該參考晶胞的該閘極，且具有該第二電壓值的該控制電壓會施加至該第二電壓轉電流電路，其中該第三電壓值是藉由從該第一電壓值減去介於在讀取狀態下的該參考晶胞之該臨界電壓電壓值和在抹除狀態下的一參考晶胞之一臨界電壓電壓值的一差值而獲得；為了確認該參考晶胞是否已調整至一程式化狀態，具有一第四電壓值的該偏壓電壓會施加至該參考晶胞的該閘極，且具有該第二電壓值的該控制電壓會施加至該第二電壓轉電流電路，其中該第四電壓值是藉由從該第一電壓值加上介於在讀取狀態下的該參考晶胞之該臨界電壓電壓值和在程式化狀態下的一參考晶胞之一臨界電壓電壓值的一差值而獲得。
根據請求項4之半導體記憶體元件，其中該高準確度電阻的阻值範圍係根據該參考電流的一給定誤差範園和來自該第二電壓轉電流電路的電壓誤差值而決定。
一種並列調整裝置，包含：一測試板；一第一匯流排；一第二匯流排；一第三匯流排；複數個高準確度電阻；以及複數個半導體記憶體元件，設置於該測試板上，並且以一並列的方式連接至該第一匯流排和該第二匯流排，該些半導體記憶體元件係根據來自該第三匯流排的一致能信號而同時致能，每一半導體記憶體元件耦接至該些高準確度電阻中的其中一者，且每一半導體記憶體元件包含：一第一電壓轉電流電路，包含一參考晶胞，其用以轉換來自該第一匯流排的一偏壓電壓至一參考電流；一第一電阻，耦接至該第一電壓轉電流電路以根據該參考電流產生一參考電壓；一第二電壓轉電流電路，用以根據來自該第二匯流排的一控制電壓和一對應的高準確度電阻以產生一第一電流和一第二電流，其中該第一電流的電流值大於該第二電流的電流值；一第二電阻，耦接至該第二電壓轉電流電路以根據該第一電流產生一第一電壓；一第三電阻，耦接至該第二電壓轉電流電路以根據該第二電流產生一第二電壓；一第一比較器，用以比較該參考電壓和該第一電壓以產生一第一比較信號；一第二比較器，用以比較該參考電壓和該第二電壓以產生一第二比較信號；以及一調整電路，用以根據該第一比較信號和該第二比較信號以調整該參考晶胞；其中，該第二電阻的阻值和該第三電阻的阻值實質上相同。
根據請求項9之並列調整裝置，其中該第一電阻、該第二電阻和該第三電阻具有相同的佈局圖樣，且該第一電阻、該第二電阻和該第三電阻會毗連設置且沿相同的座標軸對稱地設置。
根據請求項9之並列調整裝置，其中如果該參考電壓的電壓值大於該第一電壓的電壓值，該調整電路會在該參考晶胞上重複執行程式化和驗證步驟直至該參考電壓的電壓值小於該第一電壓的電壓值為止，且如果該參考電壓的電壓值小於該第二電壓的電壓值，該調整電路會在該參考晶胞上重複執行抹除和驗證步驟直至該參考電壓的電壓值大於該第二電壓的電壓值為止。
根據請求項9之並列調整裝置，更包含：一第四電阻，耦接至該第二電壓轉電流電路以根據一第三電流產生一第三電壓；一第五電阻，耦接至該第二電壓轉電流電路以根據一第四電流產生一第四電壓；一第三比較器，用以比較該參考電壓和該第三電壓以產生一第三比較信號；一第四比較器，用以比較該參考電壓和該第四電壓以產生一第四比較信號；其中，該第二電壓轉電流電路根據該控制電壓產生該第三電流和該第四電流，該第三電流的電流值大於該第一電流的電流值，且該第四電流的電流值小於該第二電流的電流值；其中，該第二電阻的阻值、該第四電阻的阻值和該第五電阻的阻值實質上相同；及其中，如果該參考電壓的電壓值大於該第三電壓的電壓值，該調整電路會以一第一設定程式化強度程式化該參考晶胞，如果該參考電壓的電壓值介於該第一電壓和該第三電壓的電壓值之間，該調整電路會以一第二設定程式化強度程式化該參考晶胞，如果該參考電壓的電壓值小於該第四電壓的電壓值，該調整電路會以一第一設定抹除強度抹除該參考晶胞，如果該參考電壓的電壓值介於該第二電壓和該第四電壓的電壓值之間，該調整電路會以一第二設定抹除強度抹除該參考晶胞，其中該第一設定程式化強度大於該第二設定程式化強度，且該第一設定抹除強度大於該第二設定抹除強度。
根據請求項9之並列調整裝置，其中為了確認該參考晶胞是否已調整至一抹除狀態，大於在抹除狀態下的一參考晶胞之一臨界電壓電壓值的該偏壓電壓會施加至該參考晶胞的一閘極，且小於在抹除狀態下的該參考晶胞之該臨界電壓電壓值的該控制電壓會施加至該第二電壓轉電流電路；為了確認該參考晶胞是否已調整至一讀取狀態，大於在讀取狀態下的一參考晶胞之一臨界電壓電壓值的該偏壓電壓會施加至該參考晶胞的該閘極，且小於在讀取狀態下的該參考晶胞之該臨界電壓電壓值的該控制電壓會施加至該第二電壓轉電流電路；為了確認該參考晶胞是否已調整至一程式化狀態，大於在程式化狀態下的一參考晶胞之一臨界電壓電壓值的該偏壓電壓會施加至該參考晶胞的該閘極，且小於在程式化狀態下的該參考晶胞之該臨界電壓電壓值的該控制電壓會施加至該第二電壓轉電流電路。
根據請求項9之並列調整裝置，其中為了確認該參考晶胞是否已調整至一抹除狀態，電壓值與在抹除狀態下的一參考晶胞之一臨界電壓電壓值實質上相同之該偏壓電壓會施加至該參考晶胞的一閘極，且造成流過該高準確度電阻為一小電流的該控制電壓會施加至該第二電壓轉電流電路；為了確認該參考晶胞是否已調整至一讀取狀態，電壓值與在讀取狀態下的一參考晶胞之一臨界電壓電壓值實質上相同之該偏壓電壓會施加至該參考晶胞的該閘極，且造成流過該高準確度電阻為一小電流的該控制電壓會施加至該第二電壓轉電流電路，為了確認該參考晶胞是否已調整至一程式化狀態，電壓值與在程式化狀態下的一參考晶胞之一臨界電壓電壓值實質上相同之該偏壓電壓會施加至該參考晶胞的該閘極，且流過該高準確度電阻為一小電流的該控制電壓會施加至該第二電壓轉電流電路。
根據請求項9之並列調整裝置，其中為了確認該參考晶胞是否已調整至一讀取狀態，具有一第一電壓值的該偏壓電壓會施加至該參考晶胞的一閘極，且具有一第二電壓值的該控制電壓會施加至該第二電壓轉電流電路，其中該第一電壓值大於在讀取狀態下的一參考晶胞之一臨界電壓電壓值，且該第二電壓值小於在讀取狀態下的該參考晶胞之該臨界電壓電壓值；為了確認該參考晶胞是否已調整至一抹除狀態，具有一第三電壓值的該偏壓電壓會施加至該參考晶胞的該閘極，且具有該第二電壓值的該控制電壓會施加至該第二電壓轉電流電路，其中該第三電壓值是藉由從該第一電壓值減去介於在讀取狀態下的該參考晶胞之該臨界電壓電壓值和在抹除狀態下的一參考晶胞之一臨界電壓電壓值的一差值而獲得；為了確認該參考晶胞是否已調整至一程式化狀態，具有一第四電壓值的該偏壓電壓會施加至該參考晶胞的該閘極，且具有該第二電壓值的該控制電壓會施加至該第二電壓轉電流電路，其中該第四電壓值是藉由從該第一電壓值加上介於在讀取狀態下的該參考晶胞之該臨界電壓電壓值和在程式化狀態下的一參考晶胞之一臨界電壓電壓值的一差值而獲得。
根據請求項12之並列調整裝置，其中該些高準確度電阻的阻值範圍係根據該參考電流的一給定誤差範園和來自該第二電壓轉電流電路的電壓誤差值而決定。