JP2015011454A - 基準電圧発生回路及び基準電圧発生方法 - Google Patents
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Abstract
Description
そこで、この種の問題を解決するために、種々の基準電圧発生回路が提案されている。例えば、特許文献1に記載のものは、単独で又は他の半導体装置に組み込まれるMOS型又はCMOS型の基準電圧発生回路と、その基準電圧発生回路を利用した装置の一例としての電源装置に関するもので、特に、この電源装置は携帯電話など小型機器の電源装置として利用するのに適するものである。
MOSFETQ6,Q7は、フローティングゲート及びコントロールゲートを持ち、ともにチャネルドープ量が等しく設定されている。Q6にはプラスチャージを注入してディプレッション型とし、そのゲートとソースを接続する。Q7には、マイナスチャージを注入してエンハンスメント型とし、ゲートとドレインを接続する。Q6のドレインを電源に接続し、Q7のソースを接地し、Q6のソースにQ7のドレインを接続する。Q6の定電流性を利用し、Q7をその定電流で動作させ、Q7に発生する電圧を基準電圧として取り出すように構成されている。
図3は、従来のディプレッション型MOSトランジスタとエンハンスメント型MOSトランジスタを用いた他の基準電圧発生回路の回路構成図で、特許文献3に記載されているものである。この基準電圧発生回路は、同一導電型のディプレッション型MOSトランジスタ41と少なくとも1個のエンハンスメント型MOSトランジスタ42とをそれぞれ直列に接続し、第1の電圧供給端子43を、ディプレッション型MOSトランジスタ41のドレインDに設け、第2の電圧供給端子44を、エンハンスメント型MOSトランジスタ42のうちの一つのトランジスタのソースSに設け、ディプレッション型MOSトランジスタ41のゲートを第2の電圧供給端子44に接続し、エンハンスメント型MOSトランジスタ42のゲートGとドレインDをそれぞれ接続し、出力端子45をエンハンスメント型MOSトランジスタ42のゲートGとドレインDの接続点に設けたものである。
図4は、従来のディプレッション型MOSトランジスタとエンハンスメント型MOSトランジスタを用いた更に他の基準電圧発生回路の回路構成図で、特許文献4に記載されているものである。この基準電圧発生回路において、ディプレッション型MOSFET53(Q3)は、そのゲートGとソースSが共通化されて定電流源として動作する。MOSFET53(Q3)のゲートGとソースSは、回路の接地電位等の低電圧側の電源線に接続される。このMOSFET53(Q3)のドレインDから得られる定電流Iは、Pチャンネル型MOSFET51(Q1)と52(Q2)からなる電流ミラー回路に供給される。すなわち、Pチャンネル型MOSFET51(Q1)は、そのゲートGとドレインDが共通化されてダイオード形態にされる。MOSFET52(Q2)は、MOSFET51(Q1)とゲートGとソースSが共通化されて、ドレインDからサイズ比に対応した電流αIを出力する。電流ミラー回路を構成MOSFET51(Q1)と52(Q2)のソースSは、特に制限されないが、高電圧側の電源線に接続される。
また、基準電圧源の構成及び基準電圧生成の仕組みについては、非特許文献1に記載されている。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生回路及び基準電圧発生方法を提供することにある。
また、請求項3に記載の発明は、請求項1又は2に記載の発明において、前記各ディプレッション型MOSトランジスタ及び各エンハンスメント型MOSトランジスタの端子を所望の電位に設定するスイッチ部を備えていることを特徴とする。
本発明の基準電圧発生回路は、不揮発性記憶素子がエンハンスメント型MOSトランジスタとディプレッション型MOSトランジスタの2状態にすることができることを利用して基準電圧を生成するものである。
図5(a),(b)は、本発明に係る基準電圧発生回路の基本回路を説明するための回路構成図で、図5(a)は、ディプレッションMOSトランジスタとエンハンスメントMOSトランジスタを使った回路図で、図5(b)は、不揮発性記憶素子がエンハンスメント型MOSトランジスタとディプレッション型MOSトランジスタの2状態を示す図である。この基本回路は、図2に示したディプレッションMOSトランジスタとエンハンスメントMOSトランジスタを使った回路図と同じになる。
SW1:VDD
SW2:VSS
SW3,SW4:OPEN
SW5,SW6,SW7,SW8:SHORT(接続)
SW9,SW10:任意(どちらでもOK、図6ではVSS)
この状態でM1がディプレッション状態、M2がエンハンスメント状態のとき、基準電圧VREFが生成される。つまり、本発明の基準電圧発生回路は、各MOSトランジスタの各端子を所望の電位に設定するスイッチ部を備えている。
図8(a),(b)は、基準電圧発生回路の不揮発性記憶素子をエンハンスメント状態とディプレッション状態とになるように調整する第1の調整方法を説明するための図である。
上側の不揮発性記憶素子M1(M1w,M1r)をディプレッション状態になるようにして、回路に流れる電流Irefを調整する。その後、下側の不揮発性記憶素子M2(M2w,M2r)をエンハンスメント状態になるようにして、VREFを所望の電圧に調整する(VREFをモニタしながら調整し、所望の電圧に調整する)。
不揮発性記憶素子は、エンハンスメント状態とディプレッション状態にすることができるNMOSタイプの素子であり、それぞれの状態にするバイアス条件は、FNトンネリング(ファウラ−ノルドハイム トンネリング)を使用した場合、図10(a),(b)のようになる。このようなバイアス条件を印可すると経時的に状態が遷移する。なお、図中のVPPは不揮発性記憶素子がFNトンネリングをするために必要な電圧で、通常は10V以上である。
図11は、本発明に係る基準電圧発生回路の実際の回路例を示す構成図で、図7に示した回路構成と同じである。図11における基準電圧VREFを出力している状態でのスイッチ(SW)の状態は、以下のようになる。
SW1:VSS
SW2:VSS
SW3,SW4:OPEN
SW5,SW7,SW8:SHORT(接続)
SW9,SW10:任意(どちらでもOK)
少なくとも1個以上の第1のディプレッション型MOSトランジスタM1wと、少なくとも1個以上の第1のエンハンスメント型MOSトランジスタM2wと、第1のディプレッション型MOSトランジスタM1wとコントロールゲートが共通接続されフローティングゲートが共通接続された第2のディプレッション型MOSトランジスタM1rと、第1のエンハンスメント型MOSトランジスタM2wとコントロールゲートが共通接続されフローティングゲートが共通接続され、かつ、流れる電流が第2のディプレッション型MOSトランジスタM1rに流れる電流と同じ電流又は関連する電流である第2のエンハンスメント型MOSトランジスタM2rとを備えている。
上述した図8(a),(b)に示した第1の調整方法による調整シーケンスは、以下に説明する図12乃至図24に示す<調整シーケンス(1)>乃至<調整シーケンス(5)>のとおりである。
図12は、図11に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。不揮発性記憶素子M1(M1w,M1r)をエンハンスメント状態(閾値を基準電圧VREFよりも大きく)にする。このエンハンスメント状態でのSWの状態は、以下のようになる。
SW1:VSS
SW2:VSS
SW3:SHORT
SW4:OPEN
SW5,SW7:OPEN
SW9:VPP
SW10:任意
図13は、図11に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。不揮発性記憶素子M2(M2w,M2r)をエンハンスメント状態(閾値を基準電圧VREFよりも大きく)にする。このエンハンスメント状態でのSWの状態は、以下のようになる。
SW1:VSS
SW2:VSS
SW3:OPEN
SW4:SHORT
SW5,SW7:OPEN
SW9:任意
SW10:VPP
SW1:VSS
SW2:VSS
SW3:OPEN
SW4:OPEN
SW5:OPEN
SW7:SHORT
SW9:任意
SW10:任意
図16は、図11に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態を示す図である。外部から調整用電流Irefを印可して、不揮発性記憶素子M2(M2w,M2r)を所望のエンハンスメント状態にすることで基準電圧VREFを調整する。VREFをモニタして確認しながら実施する。VREFが所望の電圧より下がりすぎた場合は、調整シーケンス(1)に戻る。このエンハンスメント状態でのSWの状態は、以下のようになる。
SW1:VSS
SW2:VPP
SW3:OPEN
SW4:SHORT
SW5,SW7:OPEN
SW9:任意
SW10:VSS
図18は、調整時間に対する基準電圧VREFの遷移状態を示す図である。上述した<調整シーケンス(1)>及び<調整シーケンス(2)>の基準電圧VREFの遷移状態を示している。これで外部から調整用電流Irefを使ったときのVREFの調整は終了する。
図19は、図11に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態を示す図である。不揮発性記憶素子M1(M1w,M1r)をエンハンスメント状態にする。このエンハンスメント状態でのSWの状態は、以下のようになる。
SW1:VSS
SW2:VSS
SW3:SHORT
SW4:OPEN
SW5,SW7:OPEN
SW9:VPP
SW10:任意
図21は、図11に示した本発明に係る基準電圧発生回路の実際の回路例における所望のディプレッション状態に遷移させる状態を示す図である。不揮発性記憶素子M1(M1w,M1r)を所望のディプレッション状態にすることで基準電圧VREFを調整する。VREFをモニタして確認しながら実施する。VREFが所望の電圧より上がりすぎた場合は、調整シーェンス(3)に戻る。このディプレッション状態でのSWの状態は、以下のようになる。
SW1:VPP
SW2:VSS
SW3:SHORT
SW4:OPEN
SW5,SW7:OPEN
SW9:VSS
SW10:任意
SW1:VSS
SW2:VSS
SW3:OPEN
SW4:OPEN
SW5:SHORT
SW7:SHORT
SW9:任意
SW10:任意
また、上述した図9(a),(b)に示した第2の調整方法による調整シーケンスは、以下に説明する<調整シーケンス(1)>乃至<調整シーケンス(4)>のとおりである。
図25は、図11に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。不揮発性記憶素子M1(M1w,M1r)をエンハンスメント状態にする。このエンハンスメント状態でのSWの状態は、以下のようになる。
SW1:VSS
SW2:VSS
SW3:SHORT
SW4:OPEN
SW5,SW7:OPEN
SW9:VPP
SW10:任意
図27は、図11に示した本発明に係る基準電圧発生回路の実際の回路例における所望のディプレッション状態に遷移させる状態を示す図である。不揮発性記憶素子M1(M1w,M1r)を所望のディプレッション状態にすることで基準電流IREFを調整する。IREFをモニタして確認しながら実施する。IREFが所望の電流より大きくなった場合は、調整シーケンス(1)に戻る。このディプレッション状態でのSWの状態は、以下のようになる。
SW1:VPP
SW2:VSS
SW3:SHORT
SW4:OPEN
SW5,SW7:OPEN
SW9:VSS
SW10:任意
SW1:VSS
SW2:VSS
SW3:OPEN
SW4:OPEN
SW5:SHORT
SW7:OPEN
SW9:任意
SW10:任意
図30は、調整時間に対する基準電流IREFの遷移状態を示す図である。上述した<調整シーケンス(1)>及び<調整シーケンス(2)>の基準電流IREFの遷移状態を示している。これでIREFの調整は終了する。
図31は、図11に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。不揮発性記憶素子M2(M2w,M2r)をエンハンスメント状態(閾値を基準電圧VREFよりも大きく)にする。このエンハンスメント状態でのSWの状態は、以下のようになる。
SW1:VSS
SW2:VSS
SW3:OPEN
SW4:SHORT
SW5,SW7:OPEN
SW9:任意
SW10:VPP
SW1:VDD
SW2:VSS
SW3:OPEN
SW4:OPEN
SW5:OPEN
SW7:SHORT
SW9:任意
SW10:任意
図34は、図11に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態を示す図である。不揮発性記憶素子M2(M2w,M2r)を所望のエンハンスメント状態にすることで基準電圧VREFを調整する。VREFをモニタして確認しながら実施する。VREFが所望の電圧より下がりすぎた場合は、調整シーケンス(3)に戻る。このエンハンスメント状態でのSWの状態は、以下のようになる。
SW1:VDD
SW2:VPP
SW3:OPEN
SW4:SHORT
SW5,SW7:OPEN
SW9:任意
SW10:VSS
図35は、図34における書き込み時間に対するM2(M2w,M2r)の閾値の関係を示す図である。上述した図34の状態ではM2(M2w,M2r)の閾値が、図35のように経時的に変化する。書き込み時間を調整することでM2(M2w,M2r)の閾値Vthを基準電圧VREF値にする。
図37は、本発明に係る基準電圧発生方法を説明するためのフローチャートを示す図である。本発明の基準電圧発生方法は、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生方法である。
少なくとも1個以上の第1ディプレッション型MOSトランジスタと、流れる電流が第1ディプレッション型MOSトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも1個以上の第1エンハンスメント型MOSトランジスタと、の第1ディプレッション型MOSトランジスタとコントロールゲートが共通接続されフローティングゲートが共通接続された第2ディプレッション型MOSトランジスタと、の第1エンハンスメント型MOSトランジスタとコントロールゲートが共通接続されフローティングゲートが共通接続され、かつ、流れる電流が第2ディプレッション型MOSトランジスタに流れる電流と同じ電流又は関連する電流である第2エンハンスメント型MOSトランジスタとを備え、第1ディプレッション型MOSトランジスタおよび第1エンハンスメント型MOSトランジスタが、トンネル酸化膜がある不揮発性記憶素子であり、第2ディプレッション型MOSトランジスタおよび第2エンハンスメント型MOSトランジスタが、トンネル酸化膜がない不揮発性記憶素子である。
また、生成される基準電圧VREFは、ディプレッションMOSを使用した回路と同じで、温度特性も同様である。生成される基準電圧の調整は、不揮発性記憶素子により調整することができる。同じ不揮発性記憶素子を使うため、プロセス的なばらつきも抑制できる。また、基準電圧を生成するのはM1r,M2rで従来回路のように電流パスにSWが入らない。また、電源電圧を印可するM1r,M2rには、トンネル酸化膜がないのでディスターブによる閾値Vthの変動もない。
また、本発明は、特許文献2回路構成を例としたが、特許文献3や特許文献4などの回路構成であっても、同様に不揮発性記憶素子を使った基準電圧発生回路を生成できることは明らかである。
32 エンハンスメント型MOSトランジスタのゲート
33 ディプレッション型MOSトランジスタのソース及びエンハンスメント型MOSトランジスタのドレイン
34 ディプレッション型MOSトランジスタのドレイン
35 エンハンスメント型MOSトランジスタのソース
36 出力端子
41 ディプレッション型MOSトランジスタ
42 エンハンスメント型MOSトランジスタ
43 第1の電圧供給端子
44 第2の電圧供給端子
45 出力端子
51(Q1),52(Q2) Pチャンネル型MOSFET
53(Q3) ディプレッション型MOSFET
54(Q4),53(Q3) MOSFET
61(M1) ディプレッション型MOSトランジスタ
62(M2) エンハンスメント型MOSトランジスタ
Claims (5)
- 少なくとも1個以上の第1のディプレッション型MOSトランジスタと、
少なくとも1個以上の第1のエンハンスメント型MOSトランジスタと、
前記第1のディプレッション型MOSトランジスタとコントロールゲートが共通接続されフローティングゲートが共通接続された第2のディプレッション型MOSトランジスタと、
前記第1のエンハンスメント型MOSトランジスタとコントロールゲートが共通接続されフローティングゲートが共通接続され、かつ、流れる電流が前記第2のディプレッション型MOSトランジスタに流れる電流と同じ電流又は関連する電流である第2のエンハンスメント型MOSトランジスタとを備え、
前記第1のディプレッション型MOSトランジスタ及び第1のエンハンスメント型MOSトランジスタが、トンネル酸化膜がある不揮発性記憶素子であり、
前記第2のディプレッション型MOSトランジスタ及び第2のエンハンスメント型MOSトランジスタが、トンネル酸化膜がない不揮発性記憶素子であることを特徴とする基準電圧発生回路。 - 前記各ディプレッション型MOSトランジスタが、前記不揮発性記憶素子の消去動作によりなされ、前記各エンハンスメント型MOSトランジスタが、前記不揮発性記憶素子の書き込み動作によりなされることを特徴とする請求項1に記載の基準電圧発生回路。
- 前記各ディプレッション型MOSトランジスタ及び各エンハンスメント型MOSトランジスタの端子を所望の電位に設定するスイッチ部を備えていることを特徴とする請求項1又は2に記載の基準電圧発生回路。
- 少なくとも1個以上の第1のディプレッション型MOSトランジスタと、流れる電流が前記第1のディプレッション型MOSトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも1個以上の第2のエンハンスメント型MOSトランジスタと、前記第1のディプレッション型MOSトランジスタとコントロールゲートが共通接続されフローティングゲートが共通接続された第2のディプレッション型MOSトランジスタと、前記第1のエンハンスメント型MOSトランジスタとコントロールゲートが共通接続されフローティングゲートが共通接続され、かつ、流れる電流が前記第2のディプレッション型MOSトランジスタに流れる電流と同じ電流又は関連する電流である第2のエンハンスメント型MOSトランジスタとを備え、前記第1のディプレッション型MOSトランジスタ及び第1のエンハンスメント型MOSトランジスタが、トンネル酸化膜がある不揮発性記憶素子であり、前記第2のディプレッション型MOSトランジスタ及び第2のエンハンスメント型MOSトランジスタが、トンネル酸化膜がない不揮発性記憶素子であり、
まず、前記複数の不揮発性記憶素子の各々に流れる電流が、互いに同じ又は関連する電流である前記複数の不揮発性記憶素子のうち少なくとも1個に対してエンハンスメント状態にするステップと、
次に、前記複数の不揮発性記憶素子のうち少なくとも1個に対してディプレッション状態にするステップと、
次に、前記基準電圧を発生するステップと
を有することを特徴とする基準電圧発生方法。 - 少なくとも1個以上の第1のディプレッション型MOSトランジスタと、流れる電流が前記第1のディプレッション型MOSトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも1個以上の第1のエンハンスメント型MOSトランジスタと、前記第1のディプレッション型MOSトランジスタとコントロールゲートが共通接続されフローティングゲートが共通接続された第2のディプレッション型MOSトランジスタと、前記第1のエンハンスメント型MOSトランジスタとコントロールゲートが共通接続されフローティングゲートが共通接続され、かつ、流れる電流が前記第2のディプレッション型MOSトランジスタに流れる電流と同じ電流又は関連する電流である第2のエンハンスメント型MOSトランジスタとを備え、前記第1のディプレッション型MOSトランジスタ及び第1のエンハンスメント型MOSトランジスタが、トンネル酸化膜がある不揮発性記憶素子であり、前記第2のディプレッション型MOSトランジスタ及び第2のエンハンスメント型MOSトランジスタが、トンネル酸化膜がない不揮発性記憶素子であり、
まず、前記複数の不揮発性記憶素子の各々に流れる電流が互いに同じ又は関連する電流である複数の不揮発性記憶素子のうち少なくとも1個に対して書き込み動作を行うステップと、
次に、前記複数の不揮発性記憶素子のうち少なくとも1個に対して消去動作を行うステップと、
次に、前記基準電圧を発生するステップと
を有することを特徴とする基準電圧発生方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013135302A JP5886245B2 (ja) | 2013-06-27 | 2013-06-27 | 基準電圧発生回路及び基準電圧発生方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013135302A JP5886245B2 (ja) | 2013-06-27 | 2013-06-27 | 基準電圧発生回路及び基準電圧発生方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015011454A true JP2015011454A (ja) | 2015-01-19 |
JP5886245B2 JP5886245B2 (ja) | 2016-03-16 |
Family
ID=52304582
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2013135302A Active JP5886245B2 (ja) | 2013-06-27 | 2013-06-27 | 基準電圧発生回路及び基準電圧発生方法 |
Country Status (1)
Country | Link |
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JP5886245B2 (ja) | 2016-03-16 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20151030 |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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