WO2018074225A1 - 電流源 - Google Patents

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WO2018074225A1
WO2018074225A1 PCT/JP2017/036025 JP2017036025W WO2018074225A1 WO 2018074225 A1 WO2018074225 A1 WO 2018074225A1 JP 2017036025 W JP2017036025 W JP 2017036025W WO 2018074225 A1 WO2018074225 A1 WO 2018074225A1
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current
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nonvolatile memory
drain
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敏郎 坂本
悠晃 対馬
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旭化成エレクトロニクス株式会社
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    • H10B—ELECTRONIC MEMORY DEVICES
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Definitions

  • the present invention relates to a current source including a nonvolatile memory element.
  • FIG. 21 is a circuit diagram showing a configuration of a constant current source generating circuit 100 using a conventional field effect transistor (MOSFET).
  • the constant current source generating circuit 100 includes a current source 101 that operates in a saturation region by short-circuiting the gate and source of a depletion type MOSFET 101a.
  • the constant current source generating circuit 100 includes a so-called current mirror circuit 102 in which the gates and the sources of the two enhancement-type MOSFETs 102a and 102b having the same electrical characteristics are short-circuited.
  • the constant current source generation circuit 100 multiplies the reference current Iref flowing through the current source 101 by a constant (n) by the current mirror circuit 102 to generate a constant current Icc that is an output current.
  • the current value of the constant current Icc has a square characteristic of the reference current Iref flowing in the depletion type MOSFET 101a provided in the current source 101 as shown in the following formula (1). .
  • Vtnd, Kd, Wd, and Ld represent the threshold voltage, the conduction coefficient, the channel width effective value, and the channel length effective value of the depletion type MOSFET 101a, respectively.
  • the variation in the wafer manufacturing process is large, so the variation in the threshold voltage Vtnd of the depletion type MOSFET is large, resulting in the current value of the constant current Icc and the temperature characteristic of the constant current Icc expressed by the following equation (2)
  • the variation in Icc / ⁇ T also increases.
  • Patent Document 1 discloses a constant current source that suppresses variations in manufacturing process and temperature dependency. As shown in FIG. 22, the constant current source 300 disclosed in Patent Document 1 can output the current value of the output current output from the constant current circuit 302 even if the current value varies greatly in the manufacturing process and the temperature dependency is large. A current setting code generation circuit 301 for correction is provided. Thereby, the constant current circuit 302 can obtain a highly accurate current value.
  • a conventional constant current source must include a correction circuit that corrects a current value that fluctuates with respect to manufacturing variations and temperature, and the scale of the correction circuit depends on the required accuracy.
  • a correction circuit that corrects a current value that fluctuates with respect to manufacturing variations and temperature, and the scale of the correction circuit depends on the required accuracy.
  • An object of the present invention is to provide a current source that can suppress an increase in circuit scale and can obtain a highly stable constant current that is extremely stable against manufacturing variations and temperature fluctuations.
  • a current source includes a nonvolatile memory element that has a control gate region and a source region and operates as a field effect transistor, and includes the control gate region, the source region, A current is output with a bias applied between the two.
  • an increase in circuit scale can be suppressed, and an extremely stable output current can be obtained with respect to manufacturing variations and temperature changes.
  • FIG. 1 is a cross-sectional view showing a schematic configuration of a nonvolatile memory element M provided in a current source according to a first embodiment of the present invention.
  • FIG. 6 is a diagram for explaining a state of charge injection and charge discharge of the nonvolatile memory element M provided in the current source according to the first embodiment of the present invention. It is a figure explaining the non-volatile memory element M with which the current source by 1st Embodiment of this invention is provided, Comprising: It is a conceptual diagram which shows the characteristic of the drain source current Ids with respect to the drain source voltage Vds of a field effect transistor. .
  • FIG. 6 is a diagram for explaining a nonvolatile memory element M provided in a current source according to the first embodiment of the present invention, and shows a result of confirming a gate voltage value Von and a drain current value I ⁇ at an operating point ⁇ of a field effect transistor.
  • FIG. FIG. 3 is a diagram for explaining a nonvolatile memory element M provided in a current source according to the first embodiment of the present invention, and a drain current characteristic with respect to a control gate voltage Vcg applied to a control gate region CG of the nonvolatile memory element M and temperature. It is a figure which shows the current characteristic.
  • FIG. 4 is a diagram for explaining a nonvolatile memory element M included in a current source according to the first embodiment of the present invention, and is a graph showing a drain current change rate at a representative value of a control gate voltage Vcg with respect to temperature. It is a figure explaining the non-volatile memory element M with which the current source by 1st Embodiment of this invention is equipped, Comprising: It is a graph which shows the temperature coefficient of the drain current in the control gate voltage Vcg. It is a circuit block diagram for demonstrating the current source circuit 1 by 1st Embodiment of this invention. It is a circuit block diagram (the 1) for demonstrating the current source circuit 3 by 1st Embodiment of this invention.
  • FIG. 6 is a cross-sectional view illustrating a schematic configuration of a nonvolatile memory element Mr having no charge injection port, for illustrating a nonvolatile memory element M according to a second embodiment of the present invention.
  • FIG. 6 is a circuit configuration diagram of a nonvolatile memory element M according to a second embodiment of the present invention.
  • FIG. 6 is a circuit configuration diagram (part 1) for explaining a current source circuit 5 according to a second embodiment of the present invention;
  • FIG. 6 is a circuit configuration diagram (part 1) for explaining a current source circuit 5 according to a second embodiment of the present invention
  • FIG. 6 is a circuit configuration diagram (part 1) for explaining a current source circuit 5 according to a second embodiment of the present invention
  • FIG. 6 is a circuit diagram showing a configuration of a conventional constant current source generating circuit 100. It is a circuit diagram which shows the structure of the conventional constant current source 300.
  • an N-type field effect transistor having a floating gate region and a control gate region will be described as a nonvolatile memory element used as a constant current source.
  • the nonvolatile memory element is a transistor having a charge accumulation region. If so, it is not limited to this structure, and is not limited to the N-type.
  • the nonvolatile memory element M included in the current source includes a P well region 10 formed on a semiconductor substrate, a floating gate region FG formed on the P well region 10, And a control gate region CG formed on the floating gate region FG.
  • the nonvolatile memory element M includes a drain region D formed on one of the lower sides of the floating gate region FG and a source region S formed on the other of the lower sides of the floating gate region FG. .
  • the drain region D and the source region S are formed in the P well region 10.
  • the nonvolatile memory element M is separated from other elements formed on the same semiconductor substrate by element isolation regions 41 and 42.
  • the floating gate region FG includes a charge holding region 21 and an insulator 20. That is, the nonvolatile memory element M includes a charge holding region 21 and an insulator 20 that is disposed so as to surround the charge holding region 21.
  • the insulator 20 is formed above the charge retention region 21, a gate insulating film 22 formed below the charge retention region 21, a sidewall oxide film 23 formed by oxidizing the sidewall of the charge retention region 21, and the charge retention region 21.
  • the upper insulating film 24 is included.
  • a sidewall 25 is formed around the gate insulating film 22 and the sidewall oxide film 23.
  • a tunnel insulating film 221 is formed on the gate insulating film 22.
  • the tunnel insulating film 221 is a portion where the film thickness is relatively thin in the gate insulating film 22.
  • the region where the tunnel insulating film 221 is formed becomes a charge injection port 211 for injecting charges into the charge holding region 21 and discharging charges from the charge holding region 21. That is, the charge holding region 21 has a charge injection port 211 for injecting charge and discharging charge.
  • the control gate region CG has a polysilicon film 31 formed on the upper insulating film 24.
  • a sidewall 32 formed on the upper insulating film 24 is formed around the polysilicon film 31.
  • the drain region D includes an N-type region 11 and an N-type N + region 12 having an impurity concentration higher than that of the N-type region 11.
  • the N + region 12 is provided to make ohmic contact between the drain region D and a contact plug 52 described later.
  • the source region S has an N-type region 13 and an N-type N + region 14 having a higher impurity concentration than the N-type region 13.
  • the N + region 14 is provided to make ohmic contact between the source region S and a contact plug 53 described later.
  • the drain region D and the source region S are defined by the direction of current flow. For this reason, when the current flow direction is reversed with respect to the current assumed in the nonvolatile memory element M shown in FIG. 1, the drain region D shown in FIG. It becomes the drain region D.
  • the nonvolatile memory element M includes a protective film 61 formed on the control gate region CG, the floating gate region FG, the drain region D, and the source region S.
  • the protective film 61 has an opening that exposes a part of the polysilicon film 31 in the control gate region CG to the bottom surface.
  • a contact plug 51 is embedded in the opening. As a result, the contact plug 51 and the polysilicon film 31 in the control gate region CG are electrically connected.
  • the protective film 61 has an opening that exposes a part of the N + region 12 of the drain region D to the bottom surface.
  • a contact plug 52 is embedded in the opening. Thereby, the contact plug 52 and the N + region 12 are electrically connected.
  • the protective film 61 is formed with an opening that exposes a part of the N + region 14 of the source region S to the bottom surface.
  • a contact plug 53 is embedded in the opening. Thereby, the contact plug 53 and the N + region 14 are electrically connected.
  • the contact plugs 51, 52, 53 are connected to wirings formed on the protective film 61.
  • the control gate region CG, the drain region D, and the source region S are connected to a wiring by contact plugs 51, 52, and 53, and a voltage of a predetermined level is applied from the wiring.
  • the threshold voltage Vth of the nonvolatile memory element M is controlled by the amount of charge injected into the floating gate region FG.
  • FIG. 2A electrons as charges are injected into the floating gate region FG of the nonvolatile memory element M through the charge injection port 211. In FIG. 2A, hatching is not shown for the cross-section of each component of the nonvolatile memory element M for easy understanding.
  • FIG. 2B when electrons are injected into the floating gate region FG, for example, the P well region 10 (that is, the back gate B) and the drain region D are fixed at 0V, and the control gate region CG has 10V. The above pulse voltage Vpp is applied.
  • the nonvolatile memory element M can control the voltages applied to the control gate region CG, the P well region 10 and the drain region D, and can input and output charges through the charge injection port 211. Since the nonvolatile memory element M does not use the source region S for taking in and out charges, the source region S may be fixed to a predetermined voltage (for example, 0 V) or may be in a floating state.
  • a predetermined voltage for example, 0 V
  • the horizontal axis of the graph shown in FIG. 3 represents the gate-source voltage Vds of the field effect transistor, and the vertical axis represents the drain-source current Ids of the field effect transistor.
  • the horizontal axis represents the gate-source voltage Vgs of the field effect transistor, and the vertical axis represents the drain-source current Ids of the field effect transistor.
  • the nonvolatile memory element M is a field effect transistor, in a region called a saturation region where the drain voltage is large, the drain-source current Ids flowing in the nonvolatile memory element M is drained as shown in the conceptual diagram of FIG. “Constant current characteristics” independent of voltage (that is, drain-source voltage Vds) is shown.
  • the drain-source current Ids flowing through the nonvolatile memory element M has a gate voltage (that is, a gate-source voltage Vgs) larger than the threshold voltage Vth even in the saturation region.
  • the amount of drain-source current Ids flowing through the nonvolatile memory element M increases in proportion to the square of the voltage value of the gate voltage (in FIG.
  • ⁇ Ids is proportional to Vgs). . That is, the amount of drain-source current Ids flowing through the nonvolatile memory element M depends only on the gate voltage in the saturation region, and varies depending on the magnitude of the gate-source voltage Vgs with respect to the threshold voltage Vth (that is, Vgs ⁇ Vth).
  • the drain-source current Ids in the saturation region can be expressed by the following formula (3).
  • W is the gate width
  • L is the gate length
  • ⁇ is the carrier mobility
  • Cox is the gate insulating film capacitance
  • the current source according to the present embodiment includes the nonvolatile memory element M that operates as a field effect transistor. For this reason, the current source according to the present embodiment can trim the threshold voltage with the amount of charge injected into the floating gate region FG after manufacture. Therefore, the current source according to the present embodiment hardly causes variations in the amount of drain current due to threshold voltage variations.
  • the threshold voltage Vth and the carrier mobility ⁇ of the field effect transistor represented by the equation (3) can be represented by the following equations (4) and (5) as a function of the temperature T.
  • Tr room temperature
  • ⁇ is generally a dimensionless constant of 1.2 to 2.0
  • ⁇ is generally 0.5 to 3 [mV / K]. Is a constant.
  • both the threshold voltage and the carrier mobility of the field effect transistor decrease as the temperature increases. Since the threshold voltage and the carrier mobility of the field effect transistor have such temperature dependence, the drain current of the field effect transistor exhibits temperature dependence as shown in the conceptual diagram of FIG.
  • the threshold voltage and the carrier mobility of the field effect transistor both change in the same direction with respect to the temperature, so that the drain voltage of the field effect transistor does not depend on the temperature.
  • the value V ⁇ exists. That is, no temperature dependence occurs in the drain current value I ⁇ of the drain-source current Ids generated by the gate voltage value V ⁇ of the gate-source voltage Vds that does not show this temperature dependence.
  • the gate-source voltage Vgs and the drain-source current Ids at which the field effect transistor operates without exhibiting temperature dependence are defined as an operating point ⁇ .
  • the gate voltage value V ⁇ at the operating point ⁇ is read as a relative gate voltage value Von based on the threshold voltage. The case is hardly affected by manufacturing variations. Further, the drain current value I ⁇ at the operating point ⁇ is also hardly affected by the manufacturing variation.
  • FIG. 6 shows the result of confirming the gate voltage value Von and the drain current value I ⁇ at the operating point ⁇ in an N-type field effect transistor in which the threshold voltage is intentionally significantly changed by changing the substrate concentration.
  • a characteristic A25 indicates a characteristic at 25 ° C.
  • a characteristic A75 indicates a characteristic at 75 ° C.
  • a characteristic A125 indicates a characteristic at 125 ° C.
  • the characteristic B25 shows the characteristic at 25 ° C.
  • the characteristic B75 shows the characteristic at 75 ° C.
  • the characteristic B125 shows the characteristic at 125 ° C.
  • the difference ⁇ Von in the gate voltage value Von for realizing the operating point ⁇ is 0.02 V, and the difference in the drain current value I ⁇ .
  • ⁇ I ⁇ is 0.1 ⁇ A.
  • the gate voltage value Von at the operating point ⁇ of the N-type field effect transistor changes only by 10%
  • the drain current value I ⁇ changes only by 5%. Since the actual threshold variation in the manufacture of the field effect transistor is about ⁇ 0.1 V, the gate voltage value Von of the gate-source voltage Vds and the drain current value I ⁇ of the drain-source current Ids are almost affected by the manufacturing variation. Absent. Therefore, if the threshold voltage that has fluctuated due to manufacturing variations is trimmed to an appropriate value, the current source that supplies the drain-source current Ids at the operating point ⁇ not only has no temperature characteristics, but also currents due to manufacturing variations. Almost no variation in quantity. The graph shown in FIG. 6 shows the characteristics of the linear region where the drain voltage is small so that the threshold voltage is easy to see, but similar results can be obtained even in the saturation region.
  • the threshold voltage fluctuation which is the main cause of the drain current variation is trimmed by charge injection into the floating gate region FG, and the threshold voltage to be adjusted by trimming is the current of the current required by the circuit (load driven by the current source).
  • the amount is adjusted to a voltage value that is driven by the gate-source voltage Vgs at the operating point ⁇ having no temperature characteristics.
  • the nonvolatile memory element M adjusted in this way realizes a highly accurate constant current characteristic having almost no manufacturing variation and temperature characteristic. Specifically, for example, after the nonvolatile memory element M is manufactured, charges are injected into the floating gate region FG so that the gate voltage value V ⁇ at the operating point ⁇ is 0 V, and the nonvolatile memory element M is operated as a constant current source of the analog circuit.
  • control gate region CG and the source region S are short-circuited, so that an ultra-high accuracy constant current source can be realized with a very simple circuit.
  • the drain-source current Ids is adjusted by the size of the transistor, and the gate voltage value Von and the drain current value I ⁇ for realizing the operating point ⁇ of the nonvolatile memory element M need to be acquired as parameters in advance. is there.
  • the operating point ⁇ whose drain current does not depend on temperature is only one point. However, even when the non-volatile memory element M is used with the gate-source voltage Vgs near the operating point ⁇ , the operating point ⁇ is sufficiently super-accurate. It becomes a constant current source.
  • the gate-source voltage in the nonvolatile memory element M corresponds to a voltage between the control gate region CG and the source region S (hereinafter sometimes referred to as “control gate voltage”).
  • FIG. 7 shows drain current characteristics with respect to the control gate voltage Vcg and temperature applied to the control gate region CG of the nonvolatile memory element M shown in FIG.
  • the horizontal axis represents the control gate voltage Vcg
  • the vertical axis represents the drain-source current Ids.
  • Characteristic C-40 shows drain current characteristics at ⁇ 40 ° C.
  • characteristic C 0 shows drain current characteristics at 0 ° C.
  • characteristic C 25 shows drain current characteristics at 25 ° C.
  • characteristic C 85 shows drain current characteristics at 85 ° C.
  • a current characteristic is shown
  • a characteristic C125 shows a drain current characteristic at 125 ° C.
  • the drain current characteristic shown in FIG. 7 is a characteristic in a saturation region where the control gate voltage Vcg is sufficiently large.
  • FIG. 8 shows the drain current characteristic at each temperature shown in FIG. 7 as a change amount from the drain current amount at 25 ° C.
  • the horizontal axis represents the control gate voltage Vcg, and the vertical axis represents the change amount ⁇ Ids of the drain current.
  • Characteristic C-40 shows the characteristics of the change in drain current at ⁇ 40 ° C.
  • characteristic C 0 shows the characteristics of the change in drain current at 0 ° C.
  • characteristic C 25 shows the change in the drain current at 25 ° C.
  • the characteristic C85 shows the characteristic of the change amount of the drain current at 85 ° C.
  • the characteristic C125 shows the characteristic of the change amount of the drain current at 125 ° C.
  • FIG. 9 shows the drain current characteristic at each temperature shown in FIG. 7 as a rate of change from the drain current amount at 25 ° C.
  • the horizontal axis represents the control gate voltage Vcg, and the vertical axis represents the drain current change rate ⁇ Ids / Ids @ 25 ° C. in percent. Note that “Ids @ 25 ° C.” represents the drain current amount of the drain-source current Ids at 25 ° C.
  • Characteristic C-40 shows the characteristics of the drain current change rate at ⁇ 40 ° C.
  • characteristic C0 shows the characteristics of the drain current change rate at 0 ° C.
  • characteristic C25 shows the drain current change rate characteristics at 25 ° C.
  • the characteristic C85 indicates the characteristic of the drain current change rate at 85 ° C.
  • the characteristic C125 indicates the characteristic of the drain current change rate at 125 ° C.
  • FIG. 10 shows the drain current change rate (vertical value in FIG. 9) at the representative values ( ⁇ 0.5 V, ⁇ 0.2 V, 0 V, 0.5 V, and 2 V) of the control gate voltage Vcg shown in FIG. It is the graph shown with respect to it.
  • the horizontal axis represents temperature, and the vertical axis represents the drain current change rate ⁇ Ids / Ids @ 25 ° C. in percent.
  • the straight line connecting ⁇ indicates the characteristics of the drain current change rate at the control gate voltage Vcg of ⁇ 0.5V, and the straight line connecting ⁇ indicates the rate of change of the drain current at the control gate voltage Vcg of ⁇ 0.2V.
  • the straight line connecting ⁇ marks shows the characteristics of the drain current change rate at the control gate voltage Vcg of 0V
  • the straight line connecting the marks ⁇ shows the characteristics of the drain current change rate at the control gate voltage Vcg of 0.5V.
  • * Connecting straight lines indicate the characteristics of the drain current change rate at the control gate voltage Vcg of 2.0V.
  • the formula shown on the right side of FIG. 10 is an approximate straight line formula of each characteristic, where “x” indicates the temperature on the horizontal axis and “y” indicates the drain current change rate on the vertical axis. Yes.
  • the drain current change rate ⁇ Ids / Ids @ 25 ° C. can be regarded as changing linearly with respect to the temperature.
  • the slope when the change in the drain current change rate ⁇ Ids / Ids @ 25 ° C. with respect to the temperature is expressed by a linear function is referred to as a temperature coefficient (unit:% / ° C.).
  • the temperature coefficient at a control gate voltage Vcg of ⁇ 0.5V is 0.73 (% / ° C.), and the temperature coefficient at a control gate voltage Vcg of ⁇ 0.2V.
  • the temperature coefficient at a control gate voltage Vcg of 0 V is 0.00 (% / ° C.)
  • the temperature coefficient at a control gate voltage Vcg of 0.5 V is 0.20.
  • the temperature coefficient at the control gate voltage Vcg of 2.0 V is 0.37 (% / ° C.).
  • FIG. 11 is a graph showing the temperature coefficient of the drain current at each control gate voltage Vcg.
  • the gate voltage value V ⁇ at the operating point ⁇ of the nonvolatile memory element M is 0V.
  • the drain current value I ⁇ of the drain-source current Ids of the nonvolatile memory element M at the operating point ⁇ when the gate voltage value V ⁇ of the control gate voltage Vcg is 0 V is about 33 nA (see FIG. 7), which is less than 100 nA.
  • the bias that is, the control gate voltage Vcg
  • the control gate voltage Vcg applied between the control gate region CG and the source region S of the nonvolatile memory element M is not the gate voltage value V ⁇ at the operating point ⁇ , the nonvolatile memory is stored.
  • the temperature count (that is, the rate of temperature change) of the drain current value Ids of the element M from ⁇ 40 ° C. to 125 ° C. is less than a predetermined value (within a predetermined range).
  • a predetermined value within a predetermined range.
  • the variation of the control gate voltage Vcg is ⁇ V1
  • the variation of the drain-source current Ids is also small.
  • the current source including the nonvolatile memory element M uses the drain-source current Ids of the nonvolatile memory element M as an output current. For this reason, the bias applied between the control gate region CG and the source region S of the nonvolatile memory element M is from ⁇ 40 ° C.
  • the temperature coefficient By setting the temperature coefficient to be less than ⁇ 0.2% / ° C., a highly accurate current source with sufficiently small temperature characteristics can be realized.
  • the bias may be set so that the temperature coefficient of the drain current value from ⁇ 40 ° C. to 125 ° C. is less than ⁇ 0.1% / ° C. In this case, the variation of the control gate voltage Vcg becomes ⁇ V2 ( ⁇ V1), and the variation of the drain-source current Ids becomes smaller. Further, the bias may be set so that the temperature coefficient of the drain current value from ⁇ 40 ° C. to 125 ° C. is less than ⁇ 0.05% / ° C. In this case, the variation of the control gate voltage Vcg becomes ⁇ V3 ( ⁇ V2), and the variation of the drain-source current Ids becomes smaller.
  • an ultra-high accuracy current source By driving the control gate voltage Vcg of the nonvolatile memory element M in these regions, an ultra-high accuracy current source can be realized.
  • the current change rate in the temperature range of ⁇ 40 ° C. to + 125 ° C. is 25 ° C.
  • the values are ⁇ 13% to + 20%, ⁇ 6.5% to + 10%, and ⁇ 3.25% to + 5%, respectively.
  • the drain current value I ⁇ of the drain-source current Ids when the nonvolatile memory element M is operated at the operating point ⁇ is acquired as a design parameter in advance.
  • the non-volatile memory element M is designed with a size (gate length, gate width) such that the amount of output current desired to be obtained as a current source and the drain current value I ⁇ are equal or close to each other.
  • the drain current value I ⁇ is hardly affected by manufacturing variations such as threshold voltage fluctuations.
  • the current source that outputs the drain-source current Ids having the drain current value I ⁇ as an output current is an ultra-high accuracy current source that is hardly affected by temperature and manufacturing variations.
  • a current source circuit (an example of a current source) 1 in the present embodiment includes at least one nonvolatile memory element M.
  • the nonvolatile memory element M is disposed between a high voltage supply terminal Vdd to which a high voltage is supplied and a low voltage supply terminal Vss to which a low voltage is supplied.
  • Vdd is also used as a symbol of a high voltage output from the high voltage supply terminal Vdd
  • Vss is also used as a symbol of a low voltage output from the low voltage supply terminal Vss.
  • the drain region D of the nonvolatile memory element M is connected to the high voltage supply terminal Vdd, and the source region S is connected to the load 2 side to which current is supplied.
  • the source region S and the control gate region CG of the nonvolatile memory element M are connected to each other.
  • the current source circuit 1 is a state in which a bias is applied between the control gate region CG and the source region S of the nonvolatile memory element M by short-circuiting the control gate region CG and the source region S of the nonvolatile memory element M. Can be formed. For this reason, the bias is 0V.
  • the current source circuit 1 outputs a current to the load 2 with a bias applied between the control gate region CG and the source region S of the nonvolatile memory element M.
  • the load 2 is provided between the source region S of the nonvolatile memory element M and the low voltage supply terminal Vss. That is, the nonvolatile memory element M and the load 2 are connected in series between the high voltage supply terminal Vdd and the low voltage supply terminal Vss.
  • the current source circuit 1 is adjusted so that the nonvolatile memory element M is in a depletion state (threshold voltage is in a negative state).
  • the nonvolatile memory element M has a control gate region CG and a floating gate region FG, and the nonvolatile memory element M can be written and erased and can maintain a written state for a long period of time.
  • the current source circuit (an example of a current source) 3 which can write to the nonvolatile memory element M, has one terminal in the drain region D of the nonvolatile memory element M. Is connected to the switch SW1. One of the other terminals of the switch SW1 is connected to the high voltage supply terminal Vdd, the other one of the other terminals of the switch SW1 is connected to the low voltage supply terminal Vss, and the other one of the other terminals of the switch SW1 is It is connected to the application terminal for the pulse voltage Vpp. By appropriately switching the switch SW1, any one of the high voltage Vdd, the low voltage Vss, and the pulse voltage Vpp can be applied to the drain region D of the nonvolatile memory element M.
  • the current source circuit 3 includes a switch SW2 connected in series between the source region S of the nonvolatile memory element M and the load 2. One terminal of the switch SW2 is connected to the source region S of the nonvolatile memory element M, and the other terminal of the switch SW2 is connected to the load 2.
  • the current source circuit 3 includes a switch SW3 connected in series between the control gate region CG of the nonvolatile memory element M and the source region S of the nonvolatile memory element M.
  • One terminal of the switch SW3 is connected to the control gate region CG of the nonvolatile memory element M, and the other terminal of the switch SW3 is connected to one terminal of the switch SW2 and the source region S of the nonvolatile memory element M.
  • the current source circuit 3 applies a bias by short-circuiting the control gate region CG and the source region S of the nonvolatile memory element M by the switch SW3. For this reason, the bias is 0V.
  • the current source circuit 3 outputs a current to the load 2 with a bias applied between the control gate region CG and the source region S of the nonvolatile memory element M.
  • the current source circuit 3 includes a switch SW4 having one terminal connected to the control gate region CG of the nonvolatile memory element M, and a switch SW5 having one terminal connected to the other terminal of the switch SW4. One terminal of the switch SW4 is also connected to one terminal of the switch SW3. One of the other terminals of the switch SW5 is connected to the application terminal of the pulse voltage Vpp, and the other terminal of the switch SW5 is connected to the low voltage supply terminal Vss.
  • the current source circuit 3 applies either the pulse voltage Vpp or the low voltage Vss to the control gate region CG of the nonvolatile memory element M by appropriately switching the switch SW5 when the switch SW4 is in a connected state (short state). It can be done.
  • Switch SW1 High voltage supply terminal Vdd side
  • Switch SW2 Connection state (short state)
  • Switch SW3 Connection state (short state)
  • Switch SW4 Open state (open state)
  • Switch SW5 Arbitrary (Low voltage Vss side in FIG. 13)
  • the current source circuit 3 includes a switch unit including switches SW1 to SW5 for setting each terminal of the nonvolatile memory element M to a desired potential.
  • the current source circuit 3 switches the switches SW1 to SW5 to the following states at the time of rewriting for setting the nonvolatile memory element M to the depletion state.
  • a case where the threshold voltage before adjustment of the nonvolatile memory element M is higher than the threshold voltage after adjustment is taken as an example.
  • Switch SW1 Pulse voltage Vpp side
  • Switch SW2 Open state (open state)
  • Switch SW3 Open state (open state)
  • Switch SW4 Connection state (short state)
  • Switch SW5 Low voltage supply terminal Vss side
  • the pulse voltage Vpp is applied to the drain region D of the nonvolatile memory element M and the low voltage Vss is applied to the control gate region CG, the floating gate region FG (charge holding region) via the charge injection port 211 is applied. Electrons are emitted from to the drain region D. Thereby, the threshold voltage of the nonvolatile memory element M is lowered.
  • the drain region D is connected to the floating gate region FG via the charge injection port 211. Electrons are injected into the (charge holding region). Thereby, the threshold voltage of the nonvolatile memory element M is increased.
  • FIG. 15 is a diagram showing a state in which the actual output current of the current source circuit 3 shown in FIG. 13 is confirmed (hereinafter sometimes referred to as “confirmation state”).
  • confirmation state the switches SW1 to SW5 are switched to the following state, and the ammeter 4 is connected in series between the source region S and the low voltage supply terminal Vss to confirm the output current of the current source circuit 3.
  • Switch SW1 High voltage supply terminal Vdd side
  • Switch SW2 Open state (open state)
  • Switch SW3 Connection state (short state)
  • Switch SW4 Open state (open state)
  • Switch SW5 Arbitrary (in FIG. 15, low voltage Vss side)
  • the current source circuit 3 rewrites the threshold voltage Vth of the nonvolatile memory element M to a value that can obtain a desired current amount by appropriately switching the switches SW1 to SW5, and finally
  • a drain-source current Ids having a desired current amount is output to the load 2 side as a current with a bias applied between the control gate region CG and the source region S of the nonvolatile memory element M shown in FIG. Can do.
  • the current source circuit 1 As described above, according to the current source circuit 1 according to the present embodiment, an increase in circuit scale can be suppressed, and a highly stable constant current can be obtained with respect to manufacturing variations and temperature fluctuations. That is, according to the present embodiment, it is possible to realize a highly accurate constant current source that is extremely less affected by manufacturing variations and does not have temperature characteristics.
  • a correction circuit for correcting a current value that fluctuates with respect to manufacturing variation or temperature becomes unnecessary, and current consumption cannot occur in the correction circuit. It can be made smaller and the current consumption can be reduced.
  • the current source circuit 1 it is possible to generate an output current having a minute current value by manufacturing the semiconductor element constituting the current source circuit 1 with the nonvolatile memory element M. .
  • the non-volatile memory element in the present embodiment is a non-volatile memory that includes a non-volatile memory element Mw having the same structure as the non-volatile memory element M shown in FIG. 1 and a non-volatile memory element Mr shown in FIG.
  • the floating gate regions of the element Mw and the nonvolatile memory element Mr are connected to each other, and the control gate regions of the nonvolatile memory element Mw and the nonvolatile memory element Mr are connected to each other.
  • the nonvolatile memory element Mr has the same configuration as that of the nonvolatile memory element Mw except that the nonvolatile memory element Mr does not have a charge injection port.
  • the nonvolatile memory element Mr includes a charge holding region 71 and an insulator 70 disposed so as to surround the charge holding region 71.
  • the insulator 70 includes an upper insulating film 74 formed above the charge holding region 71, a sidewall oxide film 73 formed on the side wall of the charge holding region 71, and a gate insulating film formed below the charge holding region 71. 72.
  • the gate insulating film 72 is not formed with a tunnel insulating film, and the film thickness is substantially constant.
  • the gate insulating film 72 is not formed with a region having a different thickness, such as the tunnel insulating film 221 intentionally formed like the gate insulating film 22 in the first embodiment.
  • the non-volatile memory element Mr has the same configuration as the non-volatile memory element M except that the configuration of the insulator 70 is different from the configuration of the insulator 20, and thus has the same functions and functions. Are denoted by the same reference numerals, and description thereof is omitted.
  • the nonvolatile memory element M in this embodiment includes a nonvolatile memory element Mw having the same structure as the nonvolatile memory element M shown in FIG. 1, and a nonvolatile memory element Mr shown in FIG. It has.
  • the control gate region CG of the nonvolatile memory element Mw and the control gate region CG of the nonvolatile memory element Mr are connected.
  • the floating gate region FG of the nonvolatile memory element Mw and the floating gate region FG of the nonvolatile memory element Mr are connected.
  • the current source circuit (an example of a current source) 5 includes at least one non-volatile memory element M.
  • the nonvolatile memory element M has the same configuration as the nonvolatile memory element M shown in FIG.
  • the nonvolatile memory element M includes nonvolatile memory elements Mw and Mr.
  • the non-volatile memory element Mw has the same configuration as the non-volatile memory element M shown in FIG. 1, and the non-volatile memory element Mr has the same configuration as the non-volatile memory element Mr shown in FIG. Therefore, hereinafter, FIG. 1 is referred to in the description of the configuration of the nonvolatile memory element Mw, and FIG. 16 is referred to in the description of the configuration of the nonvolatile memory element Mr, as necessary.
  • the current source circuit 5 includes a nonvolatile memory element (an example of a first nonvolatile memory element) Mw and a nonvolatile memory element (an example of a second nonvolatile memory element) Mr.
  • the nonvolatile memory element Mr is a control gate region (an example of a second control gate region) electrically connected to a control gate region (an example of a first control gate region) CG provided in a gate region of the nonvolatile memory element Mw. ) Have CG.
  • the nonvolatile memory element Mr includes a charge holding region (an example of a second charge holding region) electrically connected to a charge holding region (an example of a first charge holding region, see FIG.
  • the charge injection port 211 (see FIG. 1) provided in the nonvolatile memory element Mw is formed in a region not in contact with the current path formed in the nonvolatile memory element Mr.
  • the charge injection port 211 provided in the nonvolatile memory element Mw is formed in a current path including the drain region D and the source region S of the nonvolatile memory element Mr and a region not in contact with the current path.
  • the current path formed in the nonvolatile memory element Mr is a path through which the drain-source current Ids of the nonvolatile memory element Mr flows.
  • the drain-source current Ids of the nonvolatile memory element Mr becomes the output current of the current source circuit 5. Therefore, the charge injection port 211 of the nonvolatile memory element Mw is formed in a region not in contact with the path of the output current output from the current source circuit 5.
  • control gate region CG of the nonvolatile memory element Mw provided in the nonvolatile memory element M and the control gate region CG of the nonvolatile memory element Mr are connected.
  • the floating gate region FG of the nonvolatile memory element Mw and the floating gate region FG of the nonvolatile memory element Mr are connected.
  • the non-volatile memory element Mr is disposed between a high voltage supply terminal Vdd to which a high voltage is supplied and a low voltage supply terminal Vss to which a low voltage is supplied. More specifically, the drain region D of the nonvolatile memory element Mr is connected to the high voltage supply terminal Vdd, and the source region S is connected to the load 2 that is a current supply destination via a switch SW2 (details will be described later). It is connected. The source region S and the control gate region CG of the nonvolatile memory element Mr are connected to each other.
  • the nonvolatile memory element Mw has a first region A1 provided on one of both sides below the floating gate region FG and a second region A2 provided on the other of the both sides.
  • the current source circuit 5 in the present embodiment includes a switch SW1 having one terminal connected to the first region A1 of the nonvolatile memory element Mw. One of the other terminals of the switch SW1 is connected to the low voltage supply terminal Vss, and the other terminal of the switch SW1 is connected to the application terminal of the pulse voltage Vpp.
  • the current source circuit 5 can apply either one of the low voltage supply terminal Vss and the pulse voltage Vpp to the first region A1 of the nonvolatile memory element Mw by appropriately switching the switch SW1.
  • the current source circuit 5 includes a switch SW2 connected in series between the source region S of the nonvolatile memory element Mr and the load. One terminal of the switch SW2 is connected to the source region S of the nonvolatile memory element Mr, and the other terminal of the switch SW2 is connected to the load 2.
  • the current source circuit 5 includes a switch SW3 connected in series between the control gate region CG of the nonvolatile memory element Mw and the source region S of the nonvolatile memory element Mr.
  • One terminal of the switch SW3 is connected to the control gate region CG of the nonvolatile memory element Mw, and the other terminal of the switch SW3 is connected to one terminal of the switch SW2 and the source region S of the nonvolatile memory element Mr.
  • the control gate region CG of the nonvolatile memory element Mw and the control gate region CG of the nonvolatile memory element Mr are connected.
  • the current source circuit 5 is configured so that the control gate region CG of the nonvolatile memory element Mw and the source region S of the nonvolatile memory element Mr can be short-circuited by the switch SW3. For this reason, the current source circuit 5 short-circuits the control gate region CG of the nonvolatile memory element Mw and the source region S of the nonvolatile memory element Mr by the switch SW3, thereby reducing the control gate region CG of the nonvolatile memory element Mw.
  • the current source circuit 5 applies a bias by shorting the control gate region CG and the source region S of the nonvolatile memory element Mr with the switch SW1. For this reason, the bias is 0V. As will be described in detail later, the current source circuit 5 outputs a current to the load 2 with a bias applied between the control gate region CG and the source region S of the nonvolatile memory element Mr.
  • the current source circuit 5 includes a switch SW4 having one terminal connected to the control gate region CG of the nonvolatile memory element Mw, and a switch SW5 having one terminal connected to the other terminal of the switch SW4. One terminal of the switch SW4 is also connected to one terminal of the switch SW3. One of the other terminals of the switch SW5 is connected to the application terminal of the pulse voltage Vpp, and the other terminal of the switch SW5 is connected to the low voltage supply terminal Vss.
  • the current source circuit 5 applies either one of the pulse voltage Vpp and the low voltage Vss to the control gate region CG of the nonvolatile memory element Mw by appropriately switching the switch SW5 when the switch SW4 is in a connected state (short state). It can be done.
  • the second region A2 of the nonvolatile memory element Mw is not connected like the source region S of the nonvolatile memory element M in the current source circuit 5, and is in a floating state.
  • the nonvolatile memory element Mw is a region that exists for charge injection into the floating gate region FG of the nonvolatile memory element Mr, and does not flow current as a transistor. Therefore, the nonvolatile memory element Mw does not need to have the source region S and the drain region D, and any form is possible as long as it has a charge injection port.
  • Switch SW1 Low voltage supply terminal Vss side
  • Switch SW2 Connection state (short state)
  • Switch SW3 Connection state (short state)
  • Switch SW4 Open state (open state)
  • Switch SW5 Arbitrary (Low voltage Vss side in FIG. 18)
  • the current source circuit 5 includes a switch unit including switches SW1 to SW5 for setting each terminal of the nonvolatile memory element M to a desired potential.
  • the current source circuit 5 switches the switches SW1 to SW5 to the following states when rewriting to bring the nonvolatile memory element M into the depletion state.
  • the threshold voltage before adjustment of the nonvolatile memory element M is higher than the threshold voltage after adjustment is taken as an example.
  • Switch SW1 Pulse voltage Vpp side
  • Switch SW2 Open state (open state)
  • Switch SW3 Open state (open state)
  • Switch SW4 Connection state (short state)
  • Switch SW5 Low voltage supply terminal Vss side
  • the floating gate region FG (charge holding region) is connected via the charge injection port 211. ) To the first region A1. Thereby, the threshold voltage of the nonvolatile memory element Mw is lowered. Conversely, when the low voltage Vss is applied to the first region A1 of the nonvolatile memory element Mw and the pulse voltage Vpp is applied to the control gate region CG, the floating gate is connected from the first region A1 via the charge injection port 211. Electrons are injected into the region FG (charge holding region). Thereby, the threshold voltage of the nonvolatile memory element Mw is increased.
  • FIG. 20 is a diagram showing a state in which the actual output current of the current source circuit 5 shown in FIG. 18 is confirmed.
  • the switches SW1 to SW5 are switched to the following state, and the ammeter 4 is connected in series between the source region S and the low voltage supply terminal Vss to confirm the output current of the current source circuit 5.
  • Switch SW1 Low voltage supply terminal Vss side
  • Switch SW2 Open state (open state)
  • Switch SW3 Connection state (short state)
  • Switch SW4 Open state (open state)
  • Switch SW5 Arbitrary (Low voltage Vss side in FIG. 20)
  • the current source circuit 5 rewrites the threshold voltage Vth of the nonvolatile memory element Mw to a value at which a desired amount of current can be obtained by appropriately switching the switches SW1 to SW5.
  • a drain-source current Ids having a desired current amount is output to the load 2 side in a state where a bias is applied between the control gate region CG and the source region S of the nonvolatile memory element Mr shown in FIG. Can do.
  • the current source circuit 5 As described above, according to the current source circuit 5 according to the present embodiment, an increase in circuit scale can be suppressed, and a highly stable constant current can be obtained with respect to manufacturing variations and temperature fluctuations. That is, according to the present embodiment, it is possible to realize a highly accurate constant current source that is extremely less affected by manufacturing variations and does not have temperature characteristics.
  • the current source circuit 5 according to the present embodiment can adjust the threshold voltage by adjusting the charge amount of the floating gate region FG of the nonvolatile memory element Mw, the same effect as the current source circuit 3 according to the first embodiment is obtained. Is obtained.
  • the current source circuit 5 in the present embodiment includes the nonvolatile memory element M having the configuration shown in FIG. 17, so that a current path during charge injection and charge discharge and a current path during operation of the current source circuit 5 are provided. Can be separated. As a result, the current source circuit 5 can prevent unexpected rewriting of the nonvolatile memory element and improve the reliability.

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Abstract

本発明は、回路規模の増大を抑制し、製造バラツキや温度変動に対して極めて安定で高精度な定電流を得ることができる電流源を提供することを目的とする。電流源回路（１）は、コントロールゲート領域（ＣＧ）およびソース領域（Ｓ）を有し電界効果型トランジスタとして動作する不揮発性記憶素子（Ｍ）を備え、コントロールゲート領域（ＣＧ）とソース領域（Ｓ）との間にバイアスを印加した状態で電流を出力する。

Description

電流源
　本発明は、不揮発性記憶素子を備える電流源に関する。
　図２１は、従来の電界効果型トランジスタ（ＭＯＳＦＥＴ）を用いた定電流源発生回路１００の構成を示す回路図である。定電流源発生回路１００は、ディプレッション型ＭＯＳＦＥＴ１０１ａのゲートおよびソース間をショートして飽和領域で動作する電流源１０１を備えている。また、定電流源発生回路１００は、同じ電気的特性を有する２つのエンハンスメント型ＭＯＳＦＥＴ１０２ａ，１０２ｂの互いのゲート間、互いのソース間をショートさせた、いわゆるカレントミラー回路１０２を備えている。定電流源発生回路１００は、電流源１０１に流れるリファレンス電流Ｉｒｅｆをカレントミラー回路１０２で定数倍（ｎ）して、出力電流である定電流Ｉｃｃを発生させる。定電流源発生回路１００の場合、定電流Ｉｃｃの電流値は、以下の式（１）で示すように、電流源１０１に設けられたディプレッション型ＭＯＳＦＥＴ１０１ａに流れるリファレンス電流Ｉｒｅｆの二乗特性になっている。
Figure JPOXMLDOC01-appb-M000001
　式（１）において、Ｖｔｎｄ、Ｋｄ、ＷｄおよびＬｄは、それぞれ、ディプレッション型ＭＯＳＦＥＴ１０１ａの閾値電圧、導電係数、チャネル幅実効値およびチャネル長実効値を表している。
　一般に、ウェハ製造プロセスのバラツキが大きいため、ディプレッション型ＭＯＳＦＥＴの閾値電圧Ｖｔｎｄのバラツキは大きく、それに由来して定電流Ｉｃｃの電流値と、以下の式（２）で示す定電流Ｉｃｃの温度特性∂Ｉｃｃ／∂Ｔのバラツキも大きくなる。
Figure JPOXMLDOC01-appb-M000002
　特許文献１には、製造プロセスでのバラツキや温度依存性を抑制した定電流源が開示されている。図２２に示すように、特許文献１に開示された定電流源３００は、製造プロセスでの電流値のバラツキや温度依存性が大きくても、定電流回路３０２が出力する出力電流の電流値を補正する電流設定コード生成回路３０１を備えている。これにより、定電流回路３０２は、高精度な電流値を得ることを可能としている。
特許第４４７３６２７号公報
　従来の定電流源は、高精度な一定電流を得るためには、製造バラつきや温度に対して変動する電流値を補正する補正回路を備えなければならず、求められる精度によって補正回路の規模が大きくなり、消費電流の増大やチップ面積が大きくなるといった不利な点がある。
　本発明の目的は、回路規模の増大を抑制し、製造バラツキや温度変動に対して極めて安定で高精度な定電流を得ることができる電流源を提供することにある。
　上記目的を達成するために、本発明の一態様による電流源は、コントロールゲート領域およびソース領域を有し電界効果型トランジスタとして動作する不揮発性記憶素子を備え、前記コントロールゲート領域と前記ソース領域との間にバイアスを印加した状態で電流を出力することを特徴とする。
　本発明の一態様によれば、回路規模の増大を抑制し、製造バラツキや温度変化に対して極めて安定した出力電流を得ることができる。
本発明の第１実施形態による電流源に備えられる不揮発性記憶素子Ｍの概略構成を示す断面図である。 本発明の第１実施形態による電流源に備えられる不揮発性記憶素子Ｍの電荷注入および電荷放出の様子を説明するための図である。 本発明の第１実施形態による電流源に備えられる不揮発性記憶素子Ｍを説明する図であって、電界効果型トランジスタのドレインソース間電圧Ｖｄｓに対するドレインソース間電流Ｉｄｓの特性を示す概念図である。 本発明の第１実施形態による電流源に備えられる不揮発性記憶素子Ｍを説明する図であって、電界効果型トランジスタのゲートソース間電圧Ｖｇｓに対するドレインソース間電流Ｉｄｓの特性を示す概念図である。 本発明の第１実施形態による電流源に備えられる不揮発性記憶素子Ｍを説明する図であって、電界効果型トランジスタのドレインソース間電流Ｉｄｓの温度依存性を示す概念図である。 本発明の第１実施形態による電流源に備えられる不揮発性記憶素子Ｍを説明する図であって、電界効果型トランジスタの動作点αにおけるゲート電圧値Ｖｏｎとドレイン電流値Ｉαを確認した結果を示す図である。 本発明の第１実施形態による電流源に備えられる不揮発性記憶素子Ｍを説明する図であって、不揮発性記憶素子Ｍのコントロールゲート領域ＣＧに印加されるコントロールゲート電圧Ｖｃｇおよび温度に対するドレイン電流特性の電流特性を示す図である。 本発明の第１実施形態による電流源に備えられる不揮発性記憶素子Ｍを説明する図であって、各温度の不揮発性記憶素子Ｍのドレイン電流特性を２５℃の時のドレイン電流量からの変化量を示す図である。 本発明の第１実施形態による電流源に備えられる不揮発性記憶素子Ｍを説明する図であって、各温度のドレイン電流特性を２５℃の時のドレイン電流量からの変化率を示す図である。 本発明の第１実施形態による電流源に備えられる不揮発性記憶素子Ｍを説明する図であって、コントロールゲート電圧Ｖｃｇの代表値におけるドレイン電流変化率を温度に対して示すグラフである。 本発明の第１実施形態による電流源に備えられる不揮発性記憶素子Ｍを説明する図であって、コントロールゲート電圧Ｖｃｇにおけるドレイン電流の温度係数を示すグラフである。 本発明の第１実施形態による電流源回路１を説明するための回路構成図である。 本発明の第１実施形態による電流源回路３を説明するための回路構成図（その１）である。 本発明の第１実施形態による電流源回路３を説明するための回路構成図（その１）である。 本発明の第１実施形態による電流源回路３を説明するための回路構成図（その１）である。 本発明の第２実施形態による不揮発性記憶素子Ｍを説明するための図であって、電荷注入口を持たない不揮発性記憶素子Ｍｒの概略構成を示す断面図である。 本発明の第２実施形態による不揮発性記憶素子Ｍの回路構成図である。 本発明の第２実施形態による電流源回路５を説明するための回路構成図（その１）である。 本発明の第２実施形態による電流源回路５を説明するための回路構成図（その１）である。 本発明の第２実施形態による電流源回路５を説明するための回路構成図（その１）である。 従来の定電流源発生回路１００の構成を示す回路図である。 従来の定電流源３００の構成を示す回路図である。
　本発明の実施形態について図面を参照しながら説明する。以下、定電流源として使用する不揮発性記憶素子として、フローティングゲート領域とコントロールゲート領域とを備えたＮ型電界効果型トランジスタを用いて説明するが、不揮発性記憶素子は、電荷蓄積領域を持つトランジスタであれば、この構造に限るものではなく、またＮ型に限るものではない。
　本願発明者らは、不揮発性記憶素子を用いた高精度な電流源を実現する際に、電界効果型トランジスタとして作用する不揮発性記憶素子の電流特性に対して、温度に対する変化率が重要であることを見出し、後述する図９に示す温度特性を見出した。
＜第１実施形態＞
　図１に示すように、本実施形態による電流源に備えられる不揮発性記憶素子Ｍは、半導体基板に形成されたＰウェル領域１０と、Ｐウェル領域１０上に形成されたフローティングゲート領域ＦＧと、フローティングゲート領域ＦＧ上に形成されたコントロールゲート領域ＣＧとを備えている。また、不揮発性記憶素子Ｍは、フローティングゲート領域ＦＧの下方の両側の一方に形成されたドレイン領域Ｄと、フローティングゲート領域ＦＧの下方の両側の他方に形成されたソース領域Ｓとを備えている。ドレイン領域Ｄおよびソース領域Ｓは、Ｐウェル領域１０に形成されている。不揮発性記憶素子Ｍは、素子分離領域４１，４２によって、同一の半導体基板に形成された他の素子と素子分離されている。
　フローティングゲート領域ＦＧは、電荷保持領域２１および絶縁体２０で構成されている。すなわち、不揮発性記憶素子Ｍは、電荷保持領域２１と、電荷保持領域２１を取り囲んで配置された絶縁体２０とを備えている。絶縁体２０は、電荷保持領域２１の下方に形成されたゲート絶縁膜２２と、電荷保持領域２１の側壁を酸化させて形成された側壁酸化膜２３と、電荷保持領域２１の上方に形成された上部絶縁膜２４とで構成されている。ゲート絶縁膜２２および側壁酸化膜２３の周りにはサイドウォール２５が形成されている。
　ゲート絶縁膜２２には、トンネル絶縁膜２２１が形成されている。トンネル絶縁膜２２１は、ゲート絶縁膜２２において相対的に膜厚が薄く形成された部分である。トンネル絶縁膜２２１が形成された領域が、電荷保持領域２１に電荷を注入したり電荷保持領域２１から電荷を放出したりする電荷注入口２１１となる。つまり、電荷保持領域２１は、電荷を注入したり電荷を放出したりするための電荷注入口２１１を有している。
　コントロールゲート領域ＣＧは、上部絶縁膜２４上に形成されたポリシリコン膜３１を有している。ポリシリコン膜３１の周りには、上部絶縁膜２４上に形成されたサイドウォール３２が形成されている。
　ドレイン領域Ｄは、Ｎ型領域１１と、Ｎ型領域１１よりも不純物の濃度が高濃度のＮ型のＮ＋領域１２とを有している。Ｎ＋領域１２は、ドレイン領域Ｄと後述するコンタクトプラグ５２とのオーミック接触を取るために設けられている。
　ソース領域Ｓは、Ｎ型領域１３と、Ｎ型領域１３よりも不純物の濃度が高濃度のＮ型のＮ＋領域１４とを有している。Ｎ＋領域１４は、ソース領域Ｓと後述するコンタクトプラグ５３とのオーミック接触を取るために設けられている。なお、ドレイン領域Ｄとソース領域Ｓは電流の流れる方向によって定義される。このため、図１に示す不揮発性記憶素子Ｍにおいて想定されている電流に対して電流を流す方向を逆にした場合は、図１中に示すドレイン領域Ｄがソース領域Ｓとなり、ソース領域Ｓがドレイン領域Ｄとなる。
　不揮発性記憶素子Ｍは、コントロールゲート領域ＣＧ、フローティングゲート領域ＦＧ、ドレイン領域Ｄおよびソース領域Ｓ上に形成された保護膜６１を備えている。保護膜６１には、コントロールゲート領域ＣＧのポリシリコン膜３１の一部を底面に露出する開口部が形成されている。この開口部には、コンタクトプラグ５１が埋め込まれて形成されている。これにより、コンタクトプラグ５１とコントロールゲート領域ＣＧのポリシリコン膜３１とが電気的に接続される。
　保護膜６１には、ドレイン領域ＤのＮ＋領域１２の一部を底面に露出する開口部が形成されている。この開口部には、コンタクトプラグ５２が埋め込まれている。これにより、コンタクトプラグ５２とＮ＋領域１２とが電気的に接続される。また、保護膜６１には、ソース領域ＳのＮ＋領域１４の一部を底面に露出する開口部が形成されている。この開口部には、コンタクトプラグ５３が埋め込まれている。これにより、コンタクトプラグ５３とＮ＋領域１４とが電気的に接続される。
　図示は省略するが、コンタクトプラグ５１，５２，５３にはそれぞれ、保護膜６１上に形成された配線が接続されている。コントロールゲート領域ＣＧ、ドレイン領域Ｄおよびソース領域Ｓは、コンタクトプラグ５１，５２，５３によって配線と接続され、この配線から所定レベルの電圧が印加されるようになっている。
　不揮発性記憶素子Ｍの閾値電圧Ｖｔｈはフローティングゲート領域ＦＧに注入した電荷量で制御される。図２（ａ）に示すように、不揮発性記憶素子Ｍのフローティングゲート領域ＦＧには、電荷注入口２１１を介して電荷としての電子が注入される。なお、図２（ａ）では、理解を容易にするため、不揮発性記憶素子Ｍの各構成要素の断面に対してハッチングの図示が省略されている。図２（ｂ）に示すように、フローティングゲート領域ＦＧに電子を注入する場合には、例えばＰウェル領域１０（すなわちバックゲートＢ）およびドレイン領域Ｄを０Ｖに固定し、コントロールゲート領域ＣＧに１０Ｖ以上のパルス電圧Ｖｐｐを印加する。これにより、図２（ａ）中の上向き直線矢印で示すように、ドレイン領域Ｄから電荷注入口２１１を通って電荷保持領域２１に電子が注入される。一方、図２（ｃ）に示すように、フローティングゲート領域ＦＧから電子を放出する場合には、例えばコントロールゲート領域ＣＧおよびＰウェル領域１０（すなわちバックゲートＢ）を０Ｖに固定し、ドレイン領域Ｄに１０Ｖ以上のパルス電圧Ｖｐｐを印加する。これにより、図２（ａ）中の下向き直線矢印で示すように、電荷保持領域２１から電荷注入口２１１を通ってドレイン領域Ｄに電子が放出される。このように、不揮発性記憶素子Ｍは、コントロールゲート領域ＣＧ、Ｐウェル領域１０およびドレイン領域Ｄに印加する電圧を制御することにより、電荷注入口２１１を介して電荷の出し入れを行うことができる。不揮発性記憶素子Ｍは、電荷の出し入れにソース領域Ｓを使用しないため、ソース領域Ｓは所定の電圧に固定（例えば０Ｖ）してもよいし、フローティング状態としてもよい。
　次に、不揮発性記憶素子Ｍを用いた超高精度定電流源の電気特性について図３から図１１を用いて説明する。図３中に示すグラフの横軸は、電界効果型トランジスタのゲートソース間電圧Ｖｄｓを表し、縦軸は、電界効果型トランジスタのドレインソース間電流Ｉｄｓを表している。図４中から図６中に示すグラフの横軸は、電界効果型トランジスタのゲートソース間電圧Ｖｇｓを表し、縦軸は、電界効果型トランジスタのドレインソース間電流Ｉｄｓを表している。
　不揮発性記憶素子Ｍは、電界効果型トランジスタであるので、飽和領域と呼ばれるドレイン電圧の大きい領域では、図３の概念図に示すように、不揮発性記憶素子Ｍに流れるドレインソース間電流Ｉｄｓがドレイン電圧（すなわちドレインソース間電圧Ｖｄｓ）に依存しない「定電流特性」を示す。一方、図４の概念図に示すように、不揮発性記憶素子Ｍに流れるドレインソース間電流Ｉｄｓは、飽和領域であっても閾値電圧Ｖｔｈよりもゲート電圧（すなわちゲートソース間電圧Ｖｇｓ）を大きくすると、ゲート電圧の電圧値の２乗に比例して不揮発性記憶素子Ｍに流れるドレインソース間電流Ｉｄｓの電流量が増えていく（図４では√ＩｄｓがＶｇｓに比例する様に表記している）。すなわち、不揮発性記憶素子Ｍに流れるドレインソース間電流Ｉｄｓの電流量は、飽和領域ではゲート電圧にのみ依存し、閾値電圧Ｖｔｈに対するゲートソース間電圧Ｖｇｓの大きさ（すなわちＶｇｓ－Ｖｔｈ）によって変わる。飽和領域におけるドレインソース間電流Ｉｄｓは、以下の式（３）で表すことができる。
Figure JPOXMLDOC01-appb-M000003
　式（３）において、Ｗはゲート幅、Ｌはゲート長、μはキャリア移動度、Ｃｏｘはゲート絶縁膜容量を表している。
　トランジスタは、同じ条件で製造しても電気的特性などに製造でのバラツキが生じる。通常、トランジスタは、閾値電圧に±０．１Ｖ程度のバラツキをもって生産される。そのため、同条件で製造されたトランジスタに外部から一定のゲート電圧を印加した場合でも、トランジスタ毎に閾値電圧がばらついているため、各トランジスタに流れるドレイン電流はばらついてしまう。したがって、電界効果型トランジスタの電流飽和特性を単純に使っただけの定電流源は、精度を十分に向上させることが困難である。しかしながら、本実施形態による電流源は、電界効果型トランジスタとして動作する不揮発性記憶素子Ｍを備えている。このため、本実施形態による電流源は、製造後にフローティングゲート領域ＦＧに注入する電荷量で閾値電圧のトリミングが可能である。そのため、本実施形態による電流源には、閾値電圧バラツキによるドレイン電流の電流量のばらつきはほぼ発生しない。
　次に、電界効果型トランジスタのドレイン電流の温度特性について説明する。式（３）で表わされる電界効果型トランジスタの閾値電圧Ｖｔｈやキャリア移動度μは、温度Ｔの関数として、以下の式（４）および式（５）で表すことができる。
Figure JPOXMLDOC01-appb-M000004
Figure JPOXMLDOC01-appb-M000005
　式（４）および式（５）において、Ｔｒは室温、αは一般的には１．２～２．０の無次元の定数、βは一般的には０．５～３［ｍＶ／Ｋ］の定数である。
　すなわち、電界効果型トランジスタの閾値電圧およびキャリア移動度はいずれも、温度が上がるほど下がっていく。電界効果型トランジスタの閾値電圧およびキャリア移動度にこのような温度依存性があることで、電界効果型トランジスタのドレイン電流は、図５の概念図に示すような温度依存性を示す。ここで、電界効果型トランジスタの閾値電圧およびキャリア移動度が共に温度に対して同じ方向に変化することで、電界効果型トランジスタのドレイン電流が温度に対して依存しないゲートソース間電圧Ｖｄｓのゲート電圧値Ｖαが存在する。すなわち、この温度依存性を示さないゲートソース間電圧Ｖｄｓのゲート電圧値Ｖαによって作られるドレインソース間電流Ｉｄｓのドレイン電流値Ｉαには温度依存性が発生しない。以下、電界効果型トランジスタが温度依存性を示さずに動作するゲートソース間電圧Ｖｇｓおよびドレインソース間電流Ｉｄｓを動作点αとする。
　さらに、製造バラツキによって電界効果型トランジスタのサンプル間の閾値電圧にバラツキがあったとしても、動作点αでのゲート電圧値Ｖαは、閾値電圧を基準とした相対的なゲート電圧値Ｖｏｎとして読み取った場合は、製造バラツキの影響をほとんど受けない。また、動作点αでのドレイン電流値Ｉαもまた、製造バラツキの影響をほとんど受けない。
　参考として、基板濃度の変更によって故意に閾値電圧を大幅に変えたＮ型電界効果型トランジスタで、動作点αにおけるゲート電圧値Ｖｏｎとドレイン電流値Ｉαを確認した結果を図６に示す。図６中に示すサンプルＡのうち、特性Ａ２５は２５℃での特性を示し、特性Ａ７５は７５℃での特性を示し、特性Ａ１２５は１２５℃での特性を示している。また、図６中に示すサンプルＢのうち、特性Ｂ２５は２５℃での特性を示し、特性Ｂ７５は７５℃での特性を示し、特性Ｂ１２５は１２５℃での特性を示している。
　図６に示すように、サンプルＡの動作点αにおけるゲート電圧値Ｖｏｎは０．２（＝０．５３－０．３３）Ｖであり、ドレイン電流値Ｉαは２．０μＡである。一方、サンプルＡよりも閾値電圧が０．３Ｖ高いサンプルＢの動作点αにおけるゲート電圧値Ｖｏｎは０．２２（＝０．８５－０．６３）Ｖであり、ドレイン電流値Ｉαは２．１μＡである。このように、閾値電圧を敢えて０．３Ｖも変動させたサンプルＡおよびサンプルＢであっても動作点αを実現するゲート電圧値Ｖｏｎの差ΔＶｏｎは０．０２Ｖであり、ドレイン電流値Ｉαの差ΔＩαは０．１μＡである。つまり、閾値電圧を０．３Ｖずらしたとしても、Ｎ型電界効果型トランジスタの動作点αのゲート電圧値Ｖｏｎは１０％しか変化せず、ドレイン電流値Ｉαは５％しか変化しない。電界効果型トランジスタの製造における現実的な閾値バラツキは±０．１Ｖ程度なので、ゲートソース間電圧Ｖｄｓのゲート電圧値Ｖｏｎとドレインソース間電流Ｉｄｓのドレイン電流値Ｉαは、製造バラツキの影響をほとんど受けない。したがって、製造バラツキによって変動した閾値電圧を適正な値にトリミングしてしまえば、動作点αでのドレインソース間電流Ｉｄｓを供給する電流源は、温度特性を持たないだけでなく、製造バラツキによる電流量バラツキもほとんど発生しない。なお、図６に示すグラフは閾値電圧が見やすいようにドレイン電圧が小さい線形領域の特性を示しているが、飽和領域であっても同様の結果が得られる。
　したがって、ドレイン電流バラツキの主原因である閾値電圧変動をフローティングゲート領域ＦＧへの電荷注入によりトリミングし、さらにトリミングで調整する閾値電圧は、回路（電流源が駆動する負荷）が要求する電流の電流量を温度特性のない動作点αでのゲートソース間電圧Ｖｇｓで駆動させるような電圧値に調整する。このように調整された不揮発性記憶素子Ｍは、製造バラツキと温度特性をほとんど持たない超高精度の定電流特性を実現する。具体的には、例えば不揮発性記憶素子Ｍの製造後に、動作点αでのゲート電圧値Ｖαが０Ｖとなるようにフローティングゲート領域ＦＧ中に電荷を注入し、アナログ回路の定電流源として動作させるときには、コントロールゲート領域ＣＧとソース領域Ｓとをショートすることで超高精度な定電流源を非常に単純な回路で実現できる。なお、ドレインソース間電流Ｉｄｓの調整はトランジスタのサイズで行い、また、不揮発性記憶素子Ｍの動作点αを実現するゲート電圧値Ｖｏｎおよびドレイン電流値Ｉαは事前にパラメータとして取得しておく必要がある。
　図６では、ドレイン電流が温度に対して依存しない動作点αは一点に過ぎないが、動作点α付近のゲートソース間電圧Ｖｇｓで不揮発性記憶素子Ｍを使用した場合でも十分に超高精度な定電流源となる。不揮発性記憶素子Ｍにおけるゲートソース間電圧は、コントロールゲート領域ＣＧとソース領域Ｓとの間の電圧（以下、「コントロールゲート電圧」と称する場合がある）に相当する。図７は、図１に示す不揮発性記憶素子Ｍのコントロールゲート領域ＣＧに印加されるコントロールゲート電圧Ｖｃｇおよび温度に対するドレイン電流特性である。横軸は、コントロールゲート電圧Ｖｃｇを表し、縦軸はドレインソース間電流Ｉｄｓを表している。特性Ｃ－４０は－４０℃でのドレイン電流特性を示し、特性Ｃ０は０℃でのドレイン電流特性を示し、特性Ｃ２５は２５℃でのドレイン電流特性を示し、特性Ｃ８５は８５℃でのドレイン電流特性を示し、特性Ｃ１２５は１２５℃でのドレイン電流特性を示している。なお、図７に示すドレイン電流特性は、コントロールゲート電圧Ｖｃｇが十分大きい飽和領域での特性である。
　図８は、図７に示す各温度のドレイン電流特性を２５℃の時のドレイン電流量からの変化量で示している。横軸はコントロールゲート電圧Ｖｃｇを表し、縦軸はドレイン電流の変化量ΔＩｄｓを表している。特性Ｃ－４０は－４０℃でのドレイン電流の変化量の特性を示し、特性Ｃ０は０℃でのドレイン電流の変化量の特性を示し、特性Ｃ２５は２５℃でのドレイン電流の変化量の特性を示し、特性Ｃ８５は８５℃でのドレイン電流の変化量の特性を示し、特性Ｃ１２５は１２５℃でのドレイン電流の変化量の特性を示している。
　図９は、図７に示す各温度のドレイン電流特性を２５℃の時のドレイン電流量からの変化率で示している。横軸はコントロールゲート電圧Ｖｃｇを表し、縦軸はドレイン電流変化率ΔＩｄｓ／Ｉｄｓ＠２５℃をパーセントで表している。なお、「Ｉｄｓ＠２５℃」は２５℃でのドレインソース間電流Ｉｄｓのドレイン電流量を表している。特性Ｃ－４０は－４０℃でのドレイン電流の変化率の特性を示し、特性Ｃ０は０℃でのドレイン電流の変化率の特性を示し、特性Ｃ２５は２５℃でのドレイン電流の変化率の特性を示し、特性Ｃ８５は８５℃でのドレイン電流の変化率の特性を示し、特性Ｃ１２５は１２５℃でのドレイン電流の変化率の特性を示している。電流源としての用途を想定する場合、温度に対する電流変化率が重要になり、図９に示すように、動作点αでは温度に対する電流変化率がゼロとなる。動作点αよりもコントロールゲート電圧Ｖｃｇが低い側は、徐々に弱反転領域での駆動となっていくため、電流変化率が急激に増加していく。したがって、不揮発性記憶素子を用いて温度特性の小さい定電流源を実現する場合、動作点αよりもコントロールゲート電圧Ｖｃｇが大きく低い領域では駆動してはならない。
　図１０は、図９に示すコントロールゲート電圧Ｖｃｇの代表値（－０．５Ｖ、－０．２Ｖ、０Ｖ、０．５Ｖおよび２Ｖ）におけるドレイン電流変化率（図９の縦軸値）を温度に対して示したグラフである。横軸は温度を表し、縦軸はドレイン電流変化率ΔＩｄｓ／Ｉｄｓ＠２５℃をパーセントで表している。図１０中に示す◇印を結ぶ直線は－０．５Ｖのコントロールゲート電圧Ｖｃｇにおけるドレイン電流変化率の特性を示し、□印を結ぶ直線は－０．２Ｖのコントロールゲート電圧Ｖｃｇにおけるドレイン電流変化率の特性を示し、△印を結ぶ直線は０Ｖのコントロールゲート電圧Ｖｃｇにおけるドレイン電流変化率の特性を示し、×印を結ぶ直線は０．５Ｖのコントロールゲート電圧Ｖｃｇにおけるドレイン電流変化率の特性を示し、＊印を結ぶ直線は２．０Ｖのコントロールゲート電圧Ｖｃｇにおけるドレイン電流変化率の特性を示している。また、図１０中の右側に示す数式は、各特性の近似直線の数式であり、数式中の「ｘ」は横軸の温度を示し、「ｙ」は縦軸のドレイン電流変化率を示している。
　図１０から分かるように、－４０℃から１２５℃までの領域では、ドレイン電流変化率ΔＩｄｓ／Ｉｄｓ＠２５℃は、温度に対して１次関数的に変化するとみなせる。以下、温度に対するドレイン電流変化率ΔＩｄｓ／Ｉｄｓ＠２５℃の変化を１次関数で表したときの傾きを温度係数（単位：％／℃）と呼ぶ。図１０に示す各特性を例にとると、－０．５Ｖのコントロールゲート電圧Ｖｃｇでの温度係数は０．７３（％／℃）であり、－０．２Ｖのコントロールゲート電圧Ｖｃｇでの温度係数は０．１６（％／℃）であり、０Ｖのコントロールゲート電圧Ｖｃｇでの温度係数は０．００（％／℃）であり、０．５Ｖのコントロールゲート電圧Ｖｃｇでの温度係数は０．２０（％／℃）であり、２．０Ｖのコントロールゲート電圧Ｖｃｇでの温度係数は０．３７（％／℃）である。
　図１１は、各コントロールゲート電圧Ｖｃｇにおけるドレイン電流の温度係数を示すグラフである。不揮発性記憶素子Ｍの動作点αにおけるゲート電圧値Ｖαは０Ｖである。コントロールゲート電圧Ｖｃｇのゲート電圧値Ｖαが０Ｖでの動作点αにおける不揮発性記憶素子Ｍのドレインソース間電流Ｉｄｓのドレイン電流値Ｉαは、約３３ｎＡ（図７参照）であり、１００ｎＡ未満である。ここで、不揮発性記憶素子Ｍのコントロールゲート領域ＣＧとソース領域Ｓとの間に印加されるバイアス（すなわちコントロールゲート電圧Ｖｃｇ）が動作点αでのゲート電圧値Ｖαではなくても、不揮発性記憶素子Ｍのドレインソース間電流Ｉｄｓのドレイン電流値の－４０℃から１２５℃における温度計数（すなわち温度変化率）が所定値未満（所定範囲内）となればよい。図１１に示すように、温度係数が±０．２％／℃未満の領域であれば、コントロールゲート電圧Ｖｃｇの変動分はΔＶ１となってドレインソース間電流Ｉｄｓの変動も小さくなる。不揮発性記憶素子Ｍを備えた電流源は、不揮発性記憶素子Ｍのドレインソース間電流Ｉｄｓを出力電流として用いる。このため、不揮発性記憶素子Ｍのコントロールゲート領域ＣＧとソース領域Ｓとの間に印加されるバイアスは、不揮発性記憶素子Ｍのドレインソース間電流Ｉｄｓのドレイン電流値の－４０℃から１２５℃における温度係数が±０．２％／℃未満となるように設定されることで、十分に温度特性が小さい高精度な電流源を実現できる。
　また、このバイアスは、当該ドレイン電流値の－４０℃から１２５℃における温度係数が±０．１％／℃未満となるように設定されてもよい。この場合、コントロールゲート電圧Ｖｃｇの変動分はΔＶ２（＜ΔＶ１）となってドレインソース間電流Ｉｄｓの変動がより小さくなる。さらに、このバイアスは、当該ドレイン電流値の－４０℃から１２５℃における温度係数が±０．０５％／℃未満となるように設定されてもよい。この場合、コントロールゲート電圧Ｖｃｇの変動分はΔＶ３（＜ΔＶ２）となってドレインソース間電流Ｉｄｓの変動がより小さくなる。不揮発性記憶素子Ｍのコントロールゲート電圧Ｖｃｇをこれら領域で駆動することで超高精度な電流源を実現できる。なお、例えば温度係数が０．２％／℃、０．１％／℃、０．０５％／℃の電流源の場合、－４０℃～＋１２５℃の温度範囲における電流変化率は、２５℃を基準にした場合にそれぞれ、－１３％～＋２０％、－６．５％～＋１０％、－３．２５％～＋５％となる。
　次に、本実施形態による電流源における出力電流の電流量の調整方法について説明する。まず、事前に不揮発性記憶素子Ｍを動作点αで動作させた時のドレインソース間電流Ｉｄｓのドレイン電流値Ｉαを設計パラメータとして取得しておく。不揮発性記憶素子Ｍは、電流源として得たい出力電流の電流量とドレイン電流値Ｉαとが一致、または近い値となるようなサイズ（ゲート長、ゲート幅）で設計される。図６を用いて説明した通り、ドレイン電流値Ｉαは閾値電圧変動などの製造バラツキの影響をほとんど受けない。このため、ドレイン電流値Ｉαのドレインソース間電流Ｉｄｓを出力電流として出力する電流源は、温度や製造バラツキの影響をほとんど受けない超高精度な電流源となる。以降、不揮発性記憶素子Ｍをコントロールゲート電圧Ｖｃｇ＝０Ｖで（コントロールゲート領域ＣＧとソース領域Ｓをショートして）駆動する電流源を例に取って、電流調整方法を図１２から図１５を用いて説明する。
　図１２に示すように、本実施形態における電流源回路（電流源の一例）１は、少なくとも１つ以上の不揮発性記憶素子Ｍを備えている。不揮発性記憶素子Ｍは、高電圧が供給される高電圧供給端子Ｖｄｄと低電圧が供給される低電圧供給端子Ｖｓｓとの間に配置される。以下、符号「Ｖｄｄ」は、高電圧供給端子Ｖｄｄから出力される高電圧の符号としても使用し、符号「Ｖｓｓ」は、低電圧供給端子Ｖｓｓから出力される低電圧の符号としても使用する。不揮発性記憶素子Ｍのドレイン領域Ｄは高電圧供給端子Ｖｄｄに接続され、ソース領域Ｓは電流の供給先である負荷２側に接続されている。不揮発性記憶素子Ｍのソース領域Ｓおよびコントロールゲート領域ＣＧは互いに接続されている。
　電流源回路１は、不揮発性記憶素子Ｍのコントロールゲート領域ＣＧとソース領域Ｓとをショートすることによって、不揮発性記憶素子Ｍのコントロールゲート領域ＣＧとソース領域Ｓとの間にバイアスを印加した状態を形成できる。このため、バイアスは、０Ｖである。電流源回路１は、不揮発性記憶素子Ｍのコントロールゲート領域ＣＧとソース領域Ｓとの間にバイアスを印加した状態で電流を負荷２に出力する。
　負荷２は不揮発性記憶素子Ｍのソース領域Ｓと低電圧供給端子Ｖｓｓとの間に設けられている。つまり、不揮発性記憶素子Ｍおよび負荷２は、高電圧供給端子Ｖｄｄと低電圧供給端子Ｖｓｓとの間で直列接続されている。
　電流源回路１では、不揮発性記憶素子Ｍがディプレッション状態（閾値電圧が負の状態）になるように調整されている。不揮発性記憶素子Ｍは、コントロールゲート領域ＣＧおよびフローティングゲート領域ＦＧを有しており、不揮発性記憶素子Ｍは、書き込み消去ができ、書き込み状態を長期間にわたって保持できる。
　図１３に示すように、本実施形態による電流源回路（電流源の一例）３であって不揮発性記憶素子Ｍへの書き込みが可能な形態は、不揮発性記憶素子Ｍのドレイン領域Ｄに一端子が接続されたスイッチＳＷ１を備えている。スイッチＳＷ１の他端子の１つは高電圧供給端子Ｖｄｄに接続され、スイッチＳＷ１の他端子の他の１つは低電圧供給端子Ｖｓｓに接続され、スイッチＳＷ１の他端子のさらに他の１つはパルス電圧Ｖｐｐの印加端子に接続されている。スイッチＳＷ１を適宜切り替えることにより、高電圧Ｖｄｄ、低電圧Ｖｓｓおよびパルス電圧Ｖｐｐのいずれか１つを不揮発性記憶素子Ｍのドレイン領域Ｄに印加できるようになっている。
　電流源回路３は、不揮発性記憶素子Ｍのソース領域Ｓと負荷２との間に直列接続されたスイッチＳＷ２を備えている。スイッチＳＷ２の一端子は不揮発性記憶素子Ｍのソース領域Ｓに接続され、スイッチＳＷ２の他端子は負荷２に接続されている。
　電流源回路３は、不揮発性記憶素子Ｍのコントロールゲート領域ＣＧと不揮発性記憶素子Ｍのソース領域Ｓとの間に直列接続されたスイッチＳＷ３を備えている。スイッチＳＷ３の一端子は不揮発性記憶素子Ｍのコントロールゲート領域ＣＧに接続され、スイッチＳＷ３の他端子はスイッチＳＷ２の一端子および不揮発性記憶素子Ｍのソース領域Ｓに接続されている。電流源回路３は、不揮発性記憶素子Ｍのコントロールゲート領域ＣＧとソース領域ＳとをスイッチＳＷ３でショートしてバイアスを印加する。このため、バイアスは、０Ｖである。詳細は後述するが、電流源回路３は、不揮発性記憶素子Ｍのコントロールゲート領域ＣＧとソース領域Ｓとの間にバイアスを印加した状態で電流を負荷２に出力する。
　電流源回路３は、不揮発性記憶素子Ｍのコントロールゲート領域ＣＧに接続された一端子を有するスイッチＳＷ４と、スイッチＳＷ４の他端子に一端子が接続されたスイッチＳＷ５とを備えている。スイッチＳＷ４の一端子はスイッチＳＷ３の一端子にも接続されている。スイッチＳＷ５の他端子の１つはパルス電圧Ｖｐｐの印加端子に接続され、スイッチＳＷ５の他端子の他の１つは低電圧供給端子Ｖｓｓに接続されている。電流源回路３は、スイッチＳＷ４が接続状態（ショート状態）のときにスイッチＳＷ５を適宜切り替えることにより、パルス電圧Ｖｐｐおよび低電圧Ｖｓｓのいずれか一方を不揮発性記憶素子Ｍのコントロールゲート領域ＣＧに印加できるようになっている。
　図１３に示すように、電流源回路３が負荷２に電流を供給する場合には、スイッチＳＷ１～ＳＷ５を次のような状態に切り替える。
　スイッチＳＷ１：高電圧供給端子Ｖｄｄ側
　スイッチＳＷ２：接続状態（ショート状態）
　スイッチＳＷ３：接続状態（ショート状態）
　スイッチＳＷ４：開放状態（オープン状態）
　スイッチＳＷ５：任意（図１３では低電圧Ｖｓｓ側）
　本実施形態では、不揮発性記憶素子Ｍがディプレッション状態のときにスイッチＳＷ１～ＳＷ５を図１３に示す切り替え状態とすると、電流源回路３から負荷２側に高精度な電流を供給する。つまり、電流源回路３は、不揮発性記憶素子Ｍの各端子を所望の電位に設定するスイッチＳＷ１～ＳＷ５を含むスイッチ部を備えている。
　図１４に示すように、電流源回路３は、不揮発性記憶素子Ｍをディプレッション状態にするための書き換え時には、スイッチＳＷ１～ＳＷ５を次のような状態に切り替える。ここでは、不揮発性記憶素子Ｍの調整前の閾値電圧が調整後の閾値電圧よりも高い場合を例に取っている。
　スイッチＳＷ１：パルス電圧Ｖｐｐ側
　スイッチＳＷ２：開放状態（オープン状態）
　スイッチＳＷ３：開放状態（オープン状態）
　スイッチＳＷ４：接続状態（ショート状態）
　スイッチＳＷ５：低電圧供給端子Ｖｓｓ側
　このため、不揮発性記憶素子Ｍのドレイン領域Ｄにパルス電圧Ｖｐｐが印加され、コントロールゲート領域ＣＧに低電圧Ｖｓｓが印加されるので、電荷注入口２１１を介してフローティングゲート領域ＦＧ（電荷保持領域）からドレイン領域Ｄに電子が放出される。これにより、不揮発性記憶素子Ｍの閾値電圧が低くなる。逆に、不揮発性記憶素子Ｍのドレイン領域Ｄに低電圧Ｖｓｓが印加され、コントロールゲート領域ＣＧにパルス電圧Ｖｐｐが印加された場合は、電荷注入口２１１を介してドレイン領域Ｄからフローティングゲート領域ＦＧ（電荷保持領域）に電子が注入される。これにより、不揮発性記憶素子Ｍの閾値電圧が高くなる。
　図１５は、図１３に示す電流源回路３の実際の出力電流を確認する状態（以下、「確認状態」と称する場合がある）を示す図である。確認状態ではスイッチＳＷ１～ＳＷ５を次のような状態に切り替え、ソース領域Ｓと低電圧供給端子Ｖｓｓとの間に電流計４を直列接続させて電流源回路３の出力電流を確認する。
　スイッチＳＷ１：高電圧供給端子Ｖｄｄ側
　スイッチＳＷ２：開放状態（オープン状態）
　スイッチＳＷ３：接続状態（ショート状態）
　スイッチＳＷ４：開放状態（オープン状態）
　スイッチＳＷ５：任意（図１５では低電圧Ｖｓｓ側）
　図１４に示す書き込み状態と、図１５に示す確認状態とを繰り返し実施し、所望の出力電流が得られたところで止める。これにより電流源回路３の出力電流の調整が完了し、その後、図１３に示す状態にスイッチＳＷ１～ＳＷ５を切り替えることで、電流源回路３は、所望の電流を負荷２へ供給することが出来る。
　図１３から図１５に示すように、電流源回路３は、スイッチＳＷ１～ＳＷ５を適切に切り替えることにより、所望の電流量が得られる値に不揮発性記憶素子Ｍの閾値電圧Ｖｔｈを書き換え、最終的に図１３に示す不揮発性記憶素子Ｍのコントロールゲート領域ＣＧとソース領域Ｓとの間にバイアスを印加した状態で所望の電流量のドレインソース間電流Ｉｄｓを出力電流として負荷２側へ出力することができる。
　以上説明したように、本実施形態による電流源回路１によれば、回路規模の増大を抑制し、製造バラツキや温度変動に対して極めて安定で高精度な定電流を得ることができる。すなわち、本実施形態によれば、製造バラツキの影響が極めて小さく、温度特性を持たない高精度な定電流源を実現できる。
　また、本実施形態による電流源回路１によれば、製造バラつきや温度に対して変動する電流値を補正する補正回路が不要となり、補正回路内での電流消費が生じ得ないため、チップ面積を小さくでき、かつ消費電流を低減できる。
　また、本実施形態による電流源回路１によれば、電流源回路１を構成する半導体素子を不揮発性記憶素子Ｍで作製することにより、微小な電流値の出力電流を生成することが可能になる。
＜第２実施形態＞
　本発明の第２実施形態による電流源回路について図１６から図２０を用いて説明する。本実施形態における不揮発性記憶素子は、図１に示す不揮発性記憶素子Ｍと同一の構造を有する不揮発性記憶素子Ｍｗと、図１６に示す不揮発性記憶素子Ｍｒとを一組とし、不揮発性記憶素子Ｍｗおよび不揮発性記憶素子Ｍｒのそれぞれのフローティングゲート領域同士が接続され、不揮発性記憶素子Ｍｗおよび不揮発性記憶素子Ｍｒのそれぞれのコントロールゲート領域同士が接続された構成を有している。
　図１６に示すように、不揮発性記憶素子Ｍｒは、電荷注入口を有していない点を除いて、不揮発性記憶素子Ｍｗと同様の構成を有している。不揮発性記憶素子Ｍｒは、電荷保持領域７１と、電荷保持領域７１を取り囲んで配置された絶縁体７０とを備えている。絶縁体７０は、電荷保持領域７１の上方に形成された上部絶縁膜７４と、電荷保持領域７１の側壁に形成された側壁酸化膜７３と、電荷保持領域７１の下方に形成されたゲート絶縁膜７２とを有している。ゲート絶縁膜７２には、トンネル絶縁膜が形成されておらず、膜厚が略一定である。すなわち、ゲート絶縁膜７２には、上記第１実施形態におけるゲート絶縁膜２２のように意図的に形成されたトンネル絶縁膜２２１のような膜厚が異なる領域が形成されていない。不揮発性記憶素子Ｍｒは、絶縁体７０の構成が絶縁体２０の構成と異なる点を除いて、不揮発性記憶素子Ｍと同様の構成を有しているため、同一の作用・機能を奏する構成要素には同一の符号を付して、その説明は省略する。
　図１７に示すように、本実施形態における不揮発性記憶素子Ｍは、図１に示す不揮発性記憶素子Ｍと同一の構造を有する不揮発性記憶素子Ｍｗと、図１６に示す不揮発性記憶素子Ｍｒとを備えている。不揮発性記憶素子Ｍｗのコントロールゲート領域ＣＧと、不揮発性記憶素子Ｍｒのコントロールゲート領域ＣＧとは接続されている。不揮発性記憶素子Ｍｗのフローティングゲート領域ＦＧと、不揮発性記憶素子Ｍｒのフローティングゲート領域ＦＧとは接続されている。
　図１８に示すように、本実施形態による電流源回路（電流源の一例）５は、少なくとも１つ以上の不揮発性記憶素子Ｍを備えている。不揮発性記憶素子Ｍは、図１７に示す不揮発性記憶素子Ｍと同一の構成を有している。不揮発性記憶素子Ｍは、不揮発性記憶素子Ｍｗ，Ｍｒを備えている。不揮発性記憶素子Ｍｗは、図１に示す不揮発性記憶素子Ｍと同一の構成を有し、不揮発性記憶素子Ｍｒは、図１６に示す不揮発性記憶素子Ｍｒと同一の構成を有している。したがって、以下、必要に応じて、不揮発性記憶素子Ｍｗの構成の説明において図１を参照し、不揮発性記憶素子Ｍｒの構成の説明において図１６を参照する。
　電流源回路５は、不揮発性記憶素子（第一不揮発性記憶素子の一例）Ｍｗと、不揮発性記憶素子（第二不揮発性記憶素子の一例）Ｍｒを備えている。不揮発性記憶素子Ｍｒは、不揮発性記憶素子Ｍｗのゲート領域に設けられたコントロールゲート領域（第一コントロールゲート領域の一例）ＣＧと電気的に接続されたコントロールゲート領域（第二コントロールゲート領域の一例）ＣＧを有している。また、不揮発性記憶素子Ｍｒは、不揮発性記憶素子Ｍｗの電荷保持領域（第一電荷保持領域の一例、図１参照）と電気的に接続された電荷保持領域（第二電荷保持領域の一例、図１６参照）と、電荷保持領域に接触して形成されたゲート絶縁膜（図１６参照）とを有している。不揮発性記憶素子Ｍｗに設けられた電荷注入口２１１（図１参照）は、不揮発性記憶素子Ｍｒに形成される電流経路に接していない領域に形成されている。不揮発性記憶素子Ｍｗに設けられた電荷注入口２１１は、不揮発性記憶素子Ｍｒのドレイン領域Ｄおよびソース領域Ｓを含む電流パスと、その電流パスとは接していない領域に形成されている。
　不揮発性記憶素子Ｍｒに形成される電流経路は、不揮発性記憶素子Ｍｒのドレインソース間電流Ｉｄｓが流れる経路である。不揮発性記憶素子Ｍｒのドレインソース間電流Ｉｄｓは電流源回路５の出力電流となる。このため、不揮発性記憶素子Ｍｗの電荷注入口２１１は、電流源回路５が出力する出力電流の経路とは接しない領域に形成される。
　不揮発性記憶素子Ｍに備えられた不揮発性記憶素子Ｍｗのコントロールゲート領域ＣＧと、不揮発性記憶素子Ｍｒのコントロールゲート領域ＣＧとは接続されている。不揮発性記憶素子Ｍｗのフローティングゲート領域ＦＧと、不揮発性記憶素子Ｍｒのフローティングゲート領域ＦＧとは接続されている。
　不揮発性記憶素子Ｍｒは、高電圧が供給される高電圧供給端子Ｖｄｄと低電圧が供給される低電圧供給端子Ｖｓｓとの間に配置する。より具体的には、不揮発性記憶素子Ｍｒのドレイン領域Ｄは高電圧供給端子Ｖｄｄに接続され、ソース領域ＳはスイッチＳＷ２（詳細は後述する）を介して電流の供給先である負荷２側に接続されている。不揮発性記憶素子Ｍｒのソース領域Ｓおよびコントロールゲート領域ＣＧは互いに接続されている。
　不揮発性記憶素子Ｍｗは、フローティングゲート領域ＦＧの下方の両側の一方に設けられた第一領域Ａ１と、この両側の他方に設けられた第二領域Ａ２とを有している。本実施例における電流源回路５は、不揮発性記憶素子Ｍｗの第一領域Ａ１に一端子が接続されたスイッチＳＷ１を備えている。スイッチＳＷ１の他端子の１つは低電圧供給端子Ｖｓｓに接続され、スイッチＳＷ１の他端子の他の１つはパルス電圧Ｖｐｐの印加端子に接続されている。電流源回路５は、スイッチＳＷ１を適宜切り替えることにより、低電圧供給端子Ｖｓｓおよびパルス電圧Ｖｐｐのいずれか一方を不揮発性記憶素子Ｍｗの第一領域Ａ１に印加できるようになっている。
　電流源回路５は、不揮発性記憶素子Ｍｒのソース領域Ｓと負荷との間に直列接続されたスイッチＳＷ２を備えている。スイッチＳＷ２の一端子は不揮発性記憶素子Ｍｒのソース領域Ｓに接続され、スイッチＳＷ２の他端子は負荷２に接続されている。
　電流源回路５は、不揮発性記憶素子Ｍｗのコントロールゲート領域ＣＧと不揮発性記憶素子Ｍｒのソース領域Ｓとの間に直列接続されたスイッチＳＷ３を備えている。スイッチＳＷ３の一端子は不揮発性記憶素子Ｍｗのコントロールゲート領域ＣＧに接続され、スイッチＳＷ３の他端子はスイッチＳＷ２の一端子および不揮発性記憶素子Ｍｒのソース領域Ｓに接続されている。
　不揮発性記憶素子Ｍｗのコントロールゲート領域ＣＧと、不揮発性記憶素子Ｍｒのコントロールゲート領域ＣＧとは接続されている。また、電流源回路５は、不揮発性記憶素子Ｍｗのコントロールゲート領域ＣＧと不揮発性記憶素子Ｍｒのソース領域ＳとをスイッチＳＷ３でショートできるように構成されている。このため、電流源回路５は、不揮発性記憶素子Ｍｗのコントロールゲート領域ＣＧと不揮発性記憶素子Ｍｒのソース領域ＳとをスイッチＳＷ３でショートすることによって、不揮発性記憶素子Ｍｗのコントロールゲート領域ＣＧを介して不揮発性記憶素子Ｍｗのコントロールゲート領域ＣＧとソース領域Ｓとの間にバイアスを印加した状態を形成できる。電流源回路５は、不揮発性記憶素子Ｍｒのコントロールゲート領域ＣＧとソース領域ＳとをスイッチＳＷ１でショートしてバイアスを印加する。このため、バイアスは、０Ｖである。詳細は後述するが、電流源回路５は、不揮発性記憶素子Ｍｒのコントロールゲート領域ＣＧとソース領域Ｓとの間にバイアスを印加した状態で電流を負荷２に出力する。
　電流源回路５は、不揮発性記憶素子Ｍｗのコントロールゲート領域ＣＧに接続された一端子を有するスイッチＳＷ４と、スイッチＳＷ４の他端子に一端子が接続されたスイッチＳＷ５とを備えている。スイッチＳＷ４の一端子はスイッチＳＷ３の一端子にも接続されている。スイッチＳＷ５の他端子の１つはパルス電圧Ｖｐｐの印加端子に接続され、スイッチＳＷ５の他端子の他の１つは低電圧供給端子Ｖｓｓに接続されている。電流源回路５は、スイッチＳＷ４が接続状態（ショート状態）のときにスイッチＳＷ５を適宜切り替えることにより、パルス電圧Ｖｐｐおよび低電圧Ｖｓｓのいずれか一方を不揮発性記憶素子Ｍｗのコントロールゲート領域ＣＧに印加できるようになっている。
　不揮発性記憶素子Ｍｗの第二領域Ａ２は、電流源回路５における不揮発性記憶素子Ｍのソース領域Ｓのように接続されておらず、フローティング状態となっている。なお、不揮発性記憶素子Ｍｗは不揮発性記憶素子Ｍｒのフローティングゲート領域ＦＧへの電荷注入のために存在する領域であり、トランジスタとして電流を流さない。そのため、不揮発性記憶素子Ｍｗは、ソース領域Ｓやドレイン領域Ｄを有している必要はなく、電荷注入口をもった構造であればその形態は問わない。
　図１８に示すように、電流源回路５では、電荷注入時には、不揮発性記憶素子Ｍｗを通ってフローティングゲート領域ＦＧに電荷が注入される。電流源回路５を動作させる時には不揮発性記憶素子Ｍｒを通って電流が流れる。電流源回路５では、不揮発性記憶素子Ｍ（すわなち不揮発性記憶素子Ｍｗ，Ｍｒ）はディプレッション状態である。
　図１８に示すように、電流源回路５が負荷２に電流を供給する場合には、スイッチＳＷ１～ＳＷ５を次のような状態に切り替える。
　スイッチＳＷ１：低電圧供給端子Ｖｓｓ側
　スイッチＳＷ２：接続状態（ショート状態）
　スイッチＳＷ３：接続状態（ショート状態）
　スイッチＳＷ４：開放状態（オープン状態）
　スイッチＳＷ５：任意（図１８では低電圧Ｖｓｓ側）
　本実施形態では、不揮発性記憶素子Ｍがディプレッション状態のときにスイッチＳＷ１～ＳＷ５を図１８に示す切り替え状態とすると、電流源回路５から負荷２側に高精度な電流を供給する。つまり、電流源回路５は、不揮発性記憶素子Ｍの各端子を所望の電位に設定するスイッチＳＷ１～ＳＷ５を含むスイッチ部を備えている。
　図１９に示すように、電流源回路５は、不揮発性記憶素子Ｍをディプレッション状態にするための書き換え時には、スイッチＳＷ１～ＳＷ５を次のような状態に切り替える。ここでは、不揮発性記憶素子Ｍの調整前の閾値電圧が調整後の閾値電圧よりも高い場合を例に取っている。
　スイッチＳＷ１：パルス電圧Ｖｐｐ側
　スイッチＳＷ２：開放状態（オープン状態）
　スイッチＳＷ３：開放状態（オープン状態）
　スイッチＳＷ４：接続状態（ショート状態）
　スイッチＳＷ５：低電圧供給端子Ｖｓｓ側
　このため、不揮発性記憶素子Ｍｗの第一領域Ａ１にパルス電圧Ｖｐｐが印加され、コントロールゲート領域ＣＧに低電圧Ｖｓｓが印加されるので、電荷注入口２１１を介してフローティングゲート領域ＦＧ（電荷保持領域）から第一領域Ａ１に電子が放出される。これにより、不揮発性記憶素子Ｍｗの閾値電圧が低くなる。逆に、不揮発性記憶素子Ｍｗの第一領域Ａ１に低電圧Ｖｓｓが印加され、コントロールゲート領域ＣＧにパルス電圧Ｖｐｐが印加された場合は、電荷注入口２１１を介して第一領域Ａ１からフローティングゲート領域ＦＧ（電荷保持領域）に電子が注入される。これにより、不揮発性記憶素子Ｍｗの閾値電圧が高くなる。
　図２０は、図１８に示す電流源回路５の実際の出力電流を確認する状態を示す図である。確認状態ではスイッチＳＷ１～ＳＷ５を次のような状態に切り替え、ソース領域Ｓと低電圧供給端子Ｖｓｓとの間に電流計４を直列接続させて電流源回路５の出力電流を確認する。
　スイッチＳＷ１：低電圧供給端子Ｖｓｓ側
　スイッチＳＷ２：開放状態（オープン状態）
　スイッチＳＷ３：接続状態（ショート状態）
　スイッチＳＷ４：開放状態（オープン状態）
　スイッチＳＷ５：任意（図２０では低電圧Ｖｓｓ側）
　図１９に示す書き込み状態と、図２０に示す確認状態とを繰り返し実施し、所望の出力電流が得られたところで止める。これにより電流源回路５の出力電流の調整が完了し、その後、図１８に示す状態にスイッチＳＷ１～ＳＷ５を切り替えることで電流源回路５は、所望の電流を負荷２へ供給することが出来る。
　図１８から図２０に示すように、電流源回路５は、スイッチＳＷ１～ＳＷ５を適切に切り替えることにより、所望の電流量が得られる値に不揮発性記憶素子Ｍｗの閾値電圧Ｖｔｈを書き換え、最終的に図１８に示す不揮発性記憶素子Ｍｒのコントロールゲート領域ＣＧとソース領域Ｓとの間にバイアスを印加した状態で所望の電流量のドレインソース間電流Ｉｄｓを出力電流として負荷２側へ出力することができる。
　以上説明したように、本実施形態による電流源回路５によれば、回路規模の増大を抑制し、製造バラツキや温度変動に対して極めて安定で高精度な定電流を得ることができる。すなわち、本実施形態によれば、製造バラツキの影響が極めて小さく、温度特性を持たない高精度な定電流源を実現できる。
　また、本実施形態による電流源回路５は、不揮発性記憶素子Ｍｗのフローティングゲート領域ＦＧの電荷量を調整して閾値電圧を調整できるので、上記第１実施形態による電流源回路３と同様の効果が得られる。
　また、本実施形態における電流源回路５は、図１７に示す構成の不揮発性記憶素子Ｍを備えることにより、電荷注入時および電荷放出時の電流経路と、電流源回路５の動作時の電流経路とを分離できる。これにより、電流源回路５は、不揮発性記憶素子の予期せぬ書き換えを防止し、信頼性の向上を図ることができる。
１，３，５　電流源回路
２　負荷
４　電流計
１０　ウェル領域
１１，１３　Ｎ型領域
１２，１４　Ｎ＋領域
２０，７０　絶縁体
２１，７１　電荷保持領域
２２，７２　ゲート絶縁膜
２３、７３　側壁酸化膜
２４、７４　上部絶縁膜
２５，３２　サイドウォール
４１，４２　素子分離領域
５１，５２，５３　コンタクトプラグ
６１　保護膜
２１１　電荷注入口
２２１　トンネル絶縁膜
Ａ１　第一領域
Ａ２　第二領域
Ｂ　バックゲート
ＣＧ　コントロールゲート領域
Ｄ　ドレイン領域
ＦＧ　フローティングゲート領域
Ｇ　ゲート領域
Ｍ，Ｍｒ，Ｍｗ　不揮発性記憶素子
Ｓ　ソース領域

Claims (8)

  1. 　コントロールゲート領域およびソース領域を有し電界効果型トランジスタとして動作する不揮発性記憶素子を備え、
    　前記コントロールゲート領域と前記ソース領域との間にバイアスを印加した状態で電流を出力する
    　電流源。
  2. 　前記バイアスは、０Ｖである
    　請求項１に記載の電流源。
  3. 　前記バイアスは、前記電流の電流値の－４０℃から１２５℃における温度変化率が±０．２％／℃未満となるように設定されている
    　請求項１または２に記載の電流源。
  4. 　前記バイアスは、前記電流の電流値の－４０℃から１２５℃における温度変化率が±０．１％／℃未満となるように設定されている
    　請求項１から３までのいずれか一項に記載の電流源。
  5. 　前記バイアスは、前記電流の電流値の－４０℃～１２５℃における温度変化率が±０．０５％／℃未満となるように設定されている
    　請求項１から４までのいずれか一項に記載の電流源。
  6. 　前記バイアスは、前記電流の電流値の－４０℃～１２５℃における温度変化率が０％／℃未満となるように設定されている
    　請求項１から５までのいずれか一項に記載の電流源。
  7. 　前記電流の電流値は、１００ｎＡ未満である
    　請求項１から６までのいずれか一項に記載の電流源。
  8. 　前記不揮発性記憶素子は、電荷注入口を有し、
    　前記電荷注入口は、前記電流の経路とは接していない領域に形成されている
    　請求項１から７までのいずれか一項に記載の電流源。
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