JP2023016342A - 電流源 - Google Patents

Abstract

【課題】本発明は、温度変動を抑制することができる電流源を提供することを目的とする。【解決手段】電流源１ａは、コントロールゲート端子ＣＧ、ドレイン端子Ｄおよびソース端子Ｓを有し電界効果型トランジスタとして動作する不揮発性記憶素子Ｍと、コントロールゲート端子ＣＧに接続された一端およびソース端子Ｓに接続された他端を有し、ドレイン端子Ｄとソース端子Ｓとの間を流れる電流の変動に応じてコントロールゲート端子ＣＧとソース端子Ｓとの間の電圧を調整する抵抗素子７１を備え、コントロールゲート端子ＣＧと抵抗素子７１の一端との間にバイアスを印加した状態で電流を出力する。【選択図】図４

Description

本発明は、不揮発性記憶素子を備える電流源に関する。

エナジーハーベスト向け集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）では、環境発電から得られる極微小な電力を使って外界センシングや、データ送信など様々なシステムを動作させる必要がある。このため、それぞれの要素回路に求められる消費電流は、ナノアンペア（ｎＡ）からマイクロアンペア（μＡ）オーダーである必要がある。

集積回路設計では、あらゆる回路を動かすために基準となる電流源および電圧源が必要となるため、その電流源自体および電圧源自体も極低消費電力化することが求められる。特許文献１および２には、不揮発性記憶素子を使用することによって電流源および電圧源を極低消費電力化することができる技術が開示されている。

特開２０１８－０６７１４３号公報 特開２０１３－２４６６２７号公報

しかしながら、このような電圧源や電流源は、プロセス変動によるばらつきによって、不揮発性記憶素子の電流電圧特性（ＩＶ特性）の温度特性が一定となる点がばらつく。このため、当該一定となる点のばらつきが原因で、電流源や電圧源には、出力電流や出力電圧の温度変動が大きくなってしまう個体が出現するという問題がある。

本発明の目的は、温度変動を抑制することができる電流源を提供することにある。

上記目的を達成するために、本発明の一態様による電流源は、コントロールゲート端子、ドレイン端子およびソース端子を有し電界効果型トランジスタとして動作する不揮発性記憶素子と、前記コントロールゲート端子に接続された一端および前記ソース端子に接続された他端を有し、前記ドレイン端子と前記ソース端子との間を流れる電流の変動に応じて前記コントロールゲート端子と前記ソース端子との間の電圧を調整する調整素子と、を備え、前記コントロールゲート端子と前記調整素子の前記一端との間にバイアスを印加した状態で電流を出力する。

本発明の一態様によれば、温度変動を抑制することができる。

本発明の一実施形態による電流源に備えられる不揮発性記憶素子の概略構成を示す断面図である。 本発明の一実施形態による電流源に備えられる不揮発性記憶素子の電荷注入および電荷放出の様子を説明するための図である。 本発明の一実施形態による電流源に備えられる不揮発性記憶素子を説明する図であって、電荷量に対する電流電圧特性の変動を説明するための模式図である。 本発明の一実施形態による電流源の回路構成の一例を示す図である。 従来の電流源に設けられた不揮発性記憶素子の電流電圧特性の一例を示す図である。 本発明の一実施形態による電流源および従来の電流源のそれぞれに用いられた不揮発性記憶素子の電流電圧特性の理論値を比較する図である。 本発明の一実施形態による電流源に備えられた不揮発性記憶素子のドレイン電流変動と、当該電流源に備えられた抵抗素子の抵抗値との関係を示す図である。 本発明の一実施形態による電流源に備えられた不揮発性記憶素子のドレイン電流の温度微分の温度特性と、当該電流源に備えられた抵抗素子の抵抗値との関係を示す図である。 本発明の一実施形態の実施例１による電流源が適用された参照電圧出力回路の回路構成の一例を示す図（その１）である。 本発明の一実施形態の実施例１による電流源が適用された参照電圧出力回路の回路構成の一例を示す図（その２）である。 本発明の一実施形態の実施例２による電流源を説明するための図であって、当該電流源がカレントミラー回路の電源に適用された場合の回路構成の一例を示す図である。 本発明の一実施形態の実施例３による電流源の回路構成の一例を示す図である。 本発明の一実施形態の実施例４による電流源の回路構成の一例を示す図である。

本発明の実施形態について図面を参照しながら説明する。以下、定電流源として使用する不揮発性記憶素子として、フローティングゲート端子とコントロールゲート端子とを備えたＮ型電界効果型トランジスタを用いて説明するが、不揮発性記憶素子は、電荷蓄積領域を持つトランジスタであれば、この構造に限るものではなく、またＮ型に限るものではない。

本発明の一実施形態による電流源について、図１から図１３を用いて説明する。まず、本実施形態による電流源に備えられた不揮発性記憶素子Ｍの概略構成について図１から図３を用いて説明する。

（電流源に備えられる不揮発性記憶素子の構成）
図１に示すように、本実施形態による電流源に備えられる不揮発性記憶素子Ｍは、コントロールゲート端子ＣＧ、ドレイン端子Ｄおよびソース端子Ｓを有し電界効果型トランジスタとして動作するように構成されている。不揮発性記憶素子Ｍは、コントロールゲート端子ＣＧと、ドレイン端子Ｄおよびソース端子Ｓとの間に電気的に絶縁された状態で配置されたフローティングゲート端子ＦＧを有している。

より具体的には、不揮発性記憶素子Ｍは、半導体基板に形成されたＰウェル領域１０と、Ｐウェル領域１０上に形成されたフローティングゲート端子ＦＧと、フローティングゲート端子ＦＧ上に形成されたコントロールゲート端子ＣＧとを有している。また、不揮発性記憶素子Ｍは、フローティングゲート端子ＦＧの下方の両側の一方に形成されたドレイン端子Ｄと、フローティングゲート端子ＦＧの下方の両側の他方に形成されたソース端子Ｓとを有している。ドレイン端子Ｄおよびソース端子Ｓは、Ｐウェル領域１０に形成されている。不揮発性記憶素子Ｍは、素子分離領域４１，４２によって、同一の半導体基板に形成された他の素子と素子分離されている。

フローティングゲート端子ＦＧは、電荷保持領域２１および絶縁体２０で構成されている。すなわち、不揮発性記憶素子Ｍは、電荷保持領域２１と、電荷保持領域２１を取り囲んで配置された絶縁体２０とを備えている。絶縁体２０は、電荷保持領域２１の下方に形成されたゲート絶縁膜２２と、電荷保持領域２１の側壁を酸化させて形成された側壁酸化膜２３と、電荷保持領域２１の上方に形成された上部絶縁膜２４とで構成されている。ゲート絶縁膜２２および側壁酸化膜２３の周りにはサイドウォール２５が形成されている。このように、フローティングゲート端子ＦＧは、電荷保持領域２１の全ての周囲を囲んで形成された絶縁体２０を有することにより、コントロールゲート端子ＣＧ、ドレイン端子Ｄおよびソース端子Ｓ並びに不揮発性記憶素子Ｍを構成するその他の構成要素から電気的に絶縁される。

ゲート絶縁膜２２には、トンネル絶縁膜２２１が形成されている。トンネル絶縁膜２２１は、ゲート絶縁膜２２において相対的に膜厚が薄く形成された部分である。トンネル絶縁膜２２１が形成された領域が、電荷保持領域２１に電荷を注入したり電荷保持領域２１から電荷を放出したりする電荷注入口２１１となる。つまり、電荷保持領域２１は、電荷を注入したり電荷を放出したりするための電荷注入口２１１を有している。

コントロールゲート端子ＣＧは、上部絶縁膜２４上に形成されたポリシリコン膜３１を有している。ポリシリコン膜３１の周りには、上部絶縁膜２４上に形成されたサイドウォール３２が形成されている。

ドレイン端子Ｄは、Ｎ型領域１１と、Ｎ型領域１１よりも不純物の濃度が高濃度のＮ型のＮ＋領域１２とを有している。Ｎ＋領域１２は、ドレイン端子Ｄと後述するコンタクトプラグ５２とのオーミック接触を取るために設けられている。

ソース端子Ｓは、Ｎ型領域１３と、Ｎ型領域１３よりも不純物の濃度が高濃度のＮ型のＮ＋領域１４とを有している。Ｎ＋領域１４は、ソース端子Ｓと後述するコンタクトプラグ５３とのオーミック接触を取るために設けられている。なお、ドレイン端子Ｄとソース端子Ｓは電流の流れる方向によって定義される。このため、図１に示す不揮発性記憶素子Ｍにおいて想定されている電流に対して電流を流す方向を逆にした場合は、図１中に示すドレイン端子Ｄがソース端子Ｓとなり、ソース端子Ｓがドレイン端子Ｄとなる。

不揮発性記憶素子Ｍは、コントロールゲート端子ＣＧ、フローティングゲート端子ＦＧ、ドレイン端子Ｄおよびソース端子Ｓ上に形成された保護膜６１を備えている。保護膜６１には、コントロールゲート端子ＣＧのポリシリコン膜３１の一部を底面に露出する開口部が形成されている。この開口部には、コンタクトプラグ５１が埋め込まれて形成されている。これにより、コンタクトプラグ５１とコントロールゲート端子ＣＧのポリシリコン膜３１とが電気的に接続される。

保護膜６１には、ドレイン端子ＤのＮ＋領域１２の一部を底面に露出する開口部が形成されている。この開口部には、コンタクトプラグ５２が埋め込まれている。これにより、コンタクトプラグ５２とＮ＋領域１２とが電気的に接続される。また、保護膜６１には、ソース端子ＳのＮ＋領域１４の一部を底面に露出する開口部が形成されている。この開口部には、コンタクトプラグ５３が埋め込まれている。これにより、コンタクトプラグ５３とＮ＋領域１４とが電気的に接続される。

図示は省略するが、コンタクトプラグ５１，５２，５３にはそれぞれ、保護膜６１上に形成された配線が接続されている。コントロールゲート端子ＣＧ、ドレイン端子Ｄおよびソース端子Ｓは、コンタクトプラグ５１，５２，５３によって配線と接続され、この配線から所定レベルの電圧が印加されるようになっている。

不揮発性記憶素子Ｍの閾値電圧Ｖｔｈはフローティングゲート端子ＦＧに注入した電荷量で制御される。図２（ａ）に示すように、不揮発性記憶素子Ｍのフローティングゲート端子ＦＧには、電荷注入口２１１を介して電荷としての電子が注入される。なお、図２（ａ）では、理解を容易にするため、不揮発性記憶素子Ｍの各構成要素の断面に対してハッチングの図示が省略されている。図２（ｂ）に示すように、フローティングゲート端子ＦＧに電子を注入する場合には、例えばＰウェル領域１０（すなわちバックゲートＢ）およびドレイン端子Ｄを所定電圧（例えば０Ｖ）に固定し、コントロールゲート端子ＣＧに当該所定電圧よりも高い電圧（例えば１０Ｖ以上）のパルス電圧Ｖｐｐを印加する。これにより、図２（ａ）中の上向き直線矢印で示すように、ドレイン端子Ｄから電荷注入口２１１を通って電荷保持領域２１に電子が注入される。一方、図２（ｃ）に示すように、フローティングゲート端子ＦＧから電子を放出する場合には、例えばコントロールゲート端子ＣＧおよびＰウェル領域１０（すなわちバックゲートＢ）を所定電圧（例えば０Ｖ）に固定し、ドレイン端子Ｄに当該所定電圧よりも高い電圧（例えば１０Ｖ以上）のパルス電圧Ｖｐｐを印加する。これにより、図２（ａ）中の下向き直線矢印で示すように、電荷保持領域２１から電荷注入口２１１を通ってドレイン端子Ｄに電子が放出される。このように、不揮発性記憶素子Ｍは、コントロールゲート端子ＣＧ、Ｐウェル領域１０およびドレイン端子Ｄに印加する電圧を制御することにより、電荷注入口２１１を介して電荷の出し入れを行うことができる。不揮発性記憶素子Ｍは、電荷の出し入れにソース端子Ｓを使用しないため、ソース端子Ｓは所定の電圧に固定（例えば０Ｖ）してもよいし、フローティング状態としてもよい。

ここで、フローティングゲート端子ＦＧの電荷保持領域２１に保持された電荷の電荷量をＱとし、コントロールゲート端子ＣＧのフローティングゲート端子ＦＧとの容量をＣｃｇとし、不揮発性記憶素子Ｍ１の全容量に対するコントロールゲート端子ＣＧの容量Ｃｃｇの比である容量カップリング比をＲｃとし、フローティングゲート端子ＦＧが無電荷状態（より具体的には電荷保持領域２１が無電荷状態）における不揮発性記憶素子Ｍの閾値電圧をＶｔｈ０とすると、不揮発性記憶素子Ｍの閾値電圧Ｖｔｈは、以下の式（１）で表すことができる。ここで、不揮発性記憶素子Ｍ１の全容量は、容量Ｃｃｇと、半導体基板のフローティングゲート端子ＦＧとの容量と、トンネル絶縁膜２２１のフローティングゲート端子ＦＧとの容量との和である。

式（１）に示すように、電荷保持領域２１に保持される電荷の電荷量Ｑを調整することにより、不揮発性記憶素子Ｍの閾値電圧Ｖｔｈを調整することができる。例えば、不揮発性記憶素子Ｍは、出荷テストなどの工程において、フローティングゲート端子ＦＧに保持される電荷量Ｑが制御されることによって、閾値電圧Ｖｔｈを任意の値に設定されることができる

図３は、電荷量Ｑを変化させた場合の不揮発性記憶素子Ｍの電流電圧特性の一例を模式的に示す図である。ここで、電流電圧特性は、コントロールゲート端子ＣＧおよびソース端子Ｓの間の電圧であるコントロールゲート－ソース間電圧Ｖｃｇｓに対するドレイン端子Ｄおよびソース端子Ｓの間に流れる電流であるドレイン－ソース間電流Ｉｄｓの特性である。図３中に示す図の横軸は、コントロールゲート－ソース間電圧Ｖｃｇｓを示し、図３中に示す図の縦軸は、ドレイン－ソース間電流Ｉｄｓを示している。

フローティングゲート端子ＦＧの電荷量が調整されていない場合、図３中に破線で示すように、不揮発性記憶素子Ｍは、例えば閾値電圧Ｖｔｈが正の値となる電流電圧特性を有する。フローティングゲート端子ＦＧに電荷が注入されると、不揮発性記憶素子Ｍの閾値電圧は低くなる（式（１）参照）。このため、図３に示すように、不揮発性記憶素子Ｍは、フローティングゲート端子ＦＧの電荷量が調整されていない状態でよりも閾値電圧Ｖｔｈが低い電流電圧特性を有する。この場合、不揮発性記憶素子Ｍは、図３中にＤＭＯＳで示すように、閾値電圧Ｖｔｈが負の値（すなわち０Ｖよりも小さい場合）でもチャネルが存在してドレイン－ソース間電流Ｉｄｓが流れるディプレッション状態となる。

一方、フローティングゲート端子ＦＧから電荷が放出されると、不揮発性記憶素子Ｍの閾値電圧は高くなる（式（１）参照）。このため、図３に示すように、不揮発性記憶素子Ｍは、フローティングゲート端子ＦＧの電荷量が調整されていない状態でよりも閾値電圧Ｖｔｈが高い電流電圧特性を有する。この場合、不揮発性記憶素子Ｍは、図３中にＥＭＯＳで示すように、閾値電圧が正の値となって、コントロールゲート－ソース間電圧Ｖｃｇｓが０Ｖではチャネルが存在せずにドレイン－ソース間電流Ｉｄｓが流れないエンハンスメント状態となる。

図３中にＤＭＯＳ０で示すように、フローティングゲート端子ＦＧの電荷量Ｑを調整し、コントロールゲート－ソース間電圧Ｖｃｇｓが０Ｖとなるようにバイアスした状態で電流値ＩＲＥＦのドレイン－ソース間電流Ｉｄｓとすることにより、不揮発性記憶素子Ｍは、単独で電流源として適用可能になる。

また、図３中にＥＭＯＳで示すように、フローティングゲート端子ＦＧの電荷量Ｑが調整されてエンハンスメント状態にされた不揮発性記憶素子Ｍに電流値ＩＲＥＦの電流を流し込むことによって、不揮発性記憶素子Ｍは、コントロールゲート－ソース間電圧Ｖｃｇｓが電圧値ＶＲＥＦの出力電圧となる電圧源として適用可能となる。本実施形態では、不揮発性記憶素子Ｍは、電流源を構成する構成要素の１つとなる。

（電流源の構成および作用・効果）
次に、本実施形態による電流源について図１から図３を参照しつつ図４を用いて説明する。
図４に示すように、本実施形態による電流源１ａは、コントロールゲート端子ＣＧ、ドレイン端子Ｄおよびソース端子Ｓを有し電界効果型トランジスタとして動作する不揮発性記憶素子Ｍを備えている。また、電流源１ａは、コントロールゲート端子ＣＧに接続された一端およびソース端子Ｓに接続された他端を有し、ドレイン端子Ｄとソース端子Ｓとの間を流れる電流の変動に応じてコントロールゲート端子ＣＧとソース端子Ｓとの間の電圧を調整する調整素子である抵抗素子７１を備えている。電流源１ａは、コントロールゲート端子ＣＧと抵抗素子７１の一端との間にバイアスを印加した状態で電流を出力する。コントロールゲート端子ＣＧと抵抗素子７１の一端とは電気的に接続されている。このため、電流源１ａにおいて、コントロールゲート端子ＣＧと抵抗素子７１の一端との間に印加されるバイアスは、ゼロボルト（０Ｖ）である。

抵抗素子７１の一端は、コントロールゲート端子ＣＧに電気的に接続されている他に、低インピーダンスノード（例えばグランド端子などの低電圧供給端子）に接続されている。不揮発性記憶素子Ｍのドレイン端子Ｄは、抵抗素子７１の一端に接続された低インピーダンスノードよりも高電圧ノード（例えば高電圧供給端子）に接続されている。つまり、不揮発性記憶素子Ｍのドレイン端子Ｄの電圧であるドレイン電圧Ｖｄは、不揮発性記憶素子Ｍのソース端子Ｓの電圧であるソース電圧Ｖｓよりも高くなる。また、コントロールゲート端子ＣＧは、抵抗素子７１の一端に対して高インピーダンスノードとなる。このため、抵抗素子７１の一端およびコントロールゲート端子ＣＧが互いに電気的に接続されていたとしても、不揮発性記憶素子Ｍに流れるドレイン電流Ｉｄ（すなわちドレイン－ソース間電流Ｉｄｓ）は、抵抗素子７１を介して抵抗素子７１の一端に接続された低インピーダンスノードに流れ、コントロールゲート端子ＣＧには流れない。

次に、本実施形態による電流源の作用・効果について従来の電流源の問題点を言及しながら図５から図７を用いて説明する。図示は省略するが、従来の電流源は、抵抗素子７１を有していない点を除いて、電流源１ａと同様の構成を有している。また、従来の電流源に設けられた不揮発性記憶素子は、電流源１ａに備えられた不揮発性記憶素子Ｍと同様の構成を有している。したがって、従来の電流源は、不揮発性記憶素子のソース端子およびコントロールゲート端子が接続された構成を有している。

図５（ａ）から図５（ｃ）は、従来の電流源に設けられた不揮発性記憶素子の電流電圧特性の一例を示す図である。図５（ａ）から図５（ｃ）中に示すグラフの横軸の「Ｖｃｇｓ」は、当該不揮発性記憶素子のコントロールゲート－ソース間電圧を示し、当該グラフの縦軸の「Ｉｄ」は、当該不揮発性記憶素子に流れるドレイン電流を示している。

図３を用いて説明したように、閾値電圧が負の値となるように調整した状態（すなわち、ディプレッション状態）の不揮発性記憶素子のソース端子とコントロールゲート端子とを接続することにより、当該不揮発性記憶素子のコントロールゲート－ソース間電圧はゼロボルト（Ｖｃｇｓ＝０Ｖ）となる。したがって、ソース端子とコントロールゲート端子とが接続されて不揮発性記憶素子を有する電流源は、Ｖｃｇｓ＝０Ｖにおけるドレイン電流を出力電流とすることができる。不揮発性記憶素子の電流電圧特性は、一般的な飽和領域でのＭＯＳトランジスタと同様に、以下の式（２）で表すことができる。

式（２）において、「μ」は不揮発性記憶素子の電子移動度を表し、「Ｃｏｘ」は不揮発性記憶素子のコントロールゲート端子のゲート酸化膜容量を表し、「Ｗ」は不揮発性記憶素子のチャネル幅を表し、「Ｌ」は不揮発性記憶素子のチャネル長を表し、「Ｖｃｇ」は不揮発性記憶素子のコントロールゲート端子の電圧（コントロールゲート電圧）を表し、「Ｖｓ」は不揮発性記憶素子のソース端子の電圧（ソース電圧）を表し、「Ｖｔｈ」は不揮発性記憶素子の閾値電圧を表している。閾値電圧Ｖｔｈおよび電子移動度μは、温度特性を有する。温度Ｔ［℃］に対して、閾値電圧Ｖｔｈは例えば以下の式（３）で表すことができ、電子移動度μは例えば以下の式（４）で表すことができる。

式（３）において、「Ｖｔ０」は室温が２５℃での不揮発性記憶素子の閾値電圧を表し、「β」は所定の定数を表している。式（４）において、「μ０」は室温が２５℃での不揮発性記憶素子の電子移動度を表し、「γ」は所定の定数を表している。

式（２）、式（３）および式（４）より、不揮発性記憶素子のドレイン電流Ｉｄは、負の値の閾値電圧Ｖｔｈによる正の温度特性の項と、電子移動度μによる負の温度特性の項を持つ。このため、不揮発性記憶素子は、温度に対するドレイン電流の大小が逆転し、かつ温度によらずにドレイン電流の大きさが一定となる温度特性ゼロ点を有する。

したがって、図５（ａ）に示すように、温度特性ゼロ点（以下、「ゼロ点」と略記する）αと、コントロールゲート－ソース間電圧Ｖｃｇｓの０Ｖとが一致するように不揮発性記憶素子の閾値電圧Ｖｔｈが調整される。このように閾値電圧Ｖｔｈが調整された不揮発性記憶素子を有する電流源は、当該不揮発性記憶素子を「Ｖｃｇｓ＝０Ｖ」で使用することにより、ゼロ点αにおけるドレイン電流Ｉｄを参照電流Ｉｒｅｆ（すなわち出力電流）として出力することが可能になる。

図５（ａ）に示すように、不揮発性記憶素子は、ゼロ点αよりも低いコントロールゲート－ソース間電圧Ｖｃｇｓでは温度が高いほどドレイン電流Ｉｄが大きくなり、ゼロ点αよりも高いコントロールゲート－ソース間電圧Ｖｃｇｓでは温度が低いほどドレイン電流Ｉｄが大きくなる電流電圧特性を有している。一方、不揮発性記憶素子は、コントロールゲート－ソース間電圧Ｖｃｇｓがゼロ点αに一致している場合には、温度によらずドレイン電流Ｉｄが一定となる。このように、不揮発性記憶素子の電流電圧特性は、ゼロ点αを境に温度に対するドレイン電流の大小が逆転する。このため、不揮発性記憶素子は、ゼロ点α以外のコントロールゲート－ソース間電圧Ｖｃｇｓで使用されると、ドレイン電流Ｉｄに温度依存性が生じる。

不揮発性記憶素子は、ドレイン電流Ｉｄに対するゼロ点α自体が製造工程におけるプロセス変動によってばらつくという問題を有している。例えば、不揮発性記憶素子のコントロールゲート－ソース間電圧Ｖｃｇｓが０Ｖの場合にドレイン電流Ｉｄが２０ｎＡとなるように室温でトリミングしたとする。この場合、図５に示すように、不揮発性記憶素子のゼロ点αにおけるコントロールゲート－ソース間電圧Ｖｃｇｓは、当該プロセス変動によって、例えば０Ｖになったり（図５（ａ）参照）、例えば－１００ミリボルト（ｍＶ）になったり（図５（ｂ）参照）、例えば＋１００ｍＶになったりする（図５（ｃ）参照）。不揮発性記憶素子のゼロ点αが±１００ｍＶの範囲でばらつくと、当該不揮発性記憶素子のドレイン電流Ｉｄの変動率は、－４５℃から＋９５℃の温度範囲において、－９％から＋１０％となり、不揮発性記憶素子のドレイン電流Ｉｄが大きく変動してしまう。

不揮発性記憶素子のドレイン電流Ｉｄの温度変動を抑制するためには、温度変動によってドレイン電流Ｉｄが変化したときに、ドレイン電流Ｉｄの変化分に応じて不揮発性記憶素子のソース電圧Ｖｓを操作することができればよい（式（２）参照）。これを実現するために、本実施形態による電流源１ａは、不揮発性記憶素子Ｍのソース端子Ｓ側に抵抗素子７１を備えている（図４参照）。上述のとおり、抵抗素子７１の一端は不揮発性記憶素子Ｍのコントロールゲート端子ＣＧに接続され、抵抗素子７１の他端は不揮発性記憶素子Ｍのソース端子Ｓに接続されている。このため、不揮発性記憶素子Ｍのドレイン電流Ｉｄが抵抗素子７１に流れることによって抵抗素子７１において生じる電圧降下（Ｖｃｇ－Ｖｓ）は、抵抗素子７１の抵抗値をＲとすると、以下の式（５）によって表すことができる。

本実施形態では、不揮発性記憶素子Ｍは、ディプレッション状態で動作するので、閾値電圧Ｖｔｈは負の値である。このため、式（２）の右辺の二乗項に式（５）を代入すると、当該二乗項は、「（│Ｖｔｈ│－Ｒ×Ｉｄ）^２」となる。例えば温度変動によって不揮発性記憶素子Ｍのドレイン電流Ｉｄが増加すると、式（２）の右辺の二乗項の値は小さくなるので、式（２）の右辺全体（すなわち式（２）の左辺）の値も小さくなる。つまり、不揮発性記憶素子Ｍのドレイン電流Ｉｄの増加は、ドレイン電流Ｉｄを減少させるように不揮発性記憶素子Ｍに作用する。一方、例えば温度変動によって不揮発性記憶素子Ｍのドレイン電流Ｉｄが減少すると、式（２）の右辺の二乗項の値は大きくなるので、式（２）の右辺全体（すなわち式（２）の左辺）の値も大きくなる。つまり、不揮発性記憶素子Ｍのドレイン電流Ｉｄの減少は、ドレイン電流Ｉｄを増加させるように不揮発性記憶素子Ｍに作用する。このように、電流源１ａは、不揮発性記憶素子Ｍのソース端子Ｓに接続された抵抗素子７１を備えることにより、温度変動に応じて不揮発性記憶素子Ｍに負帰還を掛けてドレイン電流Ｉｄの増減を調整できる。つまり、電流源１ａは、ドレイン電流Ｉｄの増減に応じた負帰還を掛ける回路構成を有する。

温度変動に応じた不揮発性記憶素子Ｍの負帰還について、不揮発性記憶素子Ｍのソース電圧Ｖｓの変動に着目して説明する。式（５）において、コントロールゲート電圧Ｖｃｇは、所定の一定値（例えば、コントロールゲート端子ＣＧおよび抵抗素子７１の一端がグランド端子に接続されている場合には０Ｖ一定）である。このため、不揮発性記憶素子Ｍにおいて、式（５）に示すように、例えば温度変動によってドレイン電流Ｉｄが増加するとソース電圧Ｖｓが高くなり、例えば温度変動によってドレイン電流Ｉｄが減少するとソース電圧Ｖｓが低くなる。また、上述のとおり、不揮発性記憶素子Ｍの閾値電圧Ｖｔｈは負の値である。このため、式（２）の右辺の二乗項は、「（Ｖｃｇ－Ｖｓ＋│Ｖｔｈ│）^２」となる。ソース電圧Ｖｓは、負の値として二乗項に含まれているので、ドレイン電流Ｉｄは、ソース電圧Ｖｓが高くなると小さくなり、ソース電圧Ｖｓが低くなると大きくなる。

より具体的には、電流源１ａに備えられた不揮発性記憶素子Ｍおよび抵抗素子７１は、直列に接続されている。このため、不揮発性記憶素子Ｍにドレイン電流Ｉｄ（すなわちドレイン－ソース間電流Ｉｄｓ）が流れると、抵抗素子７１にもドレイン電流Ｉｄと同じ電流値の電流が流れる。ここで、ドレイン電流Ｉｄが増加すると、抵抗素子７１での電圧降下が大きくなる。これにより、抵抗素子７１の他端の電位が高くなるので、当該他端に接続された不揮発性記憶素子Ｍのソース端子Ｓの電位、すなわちソース電圧Ｖｓが高くなる。ソース電圧Ｖｓが高くなると、不揮発性記憶素子Ｍに負帰還が掛かり（つまり、式（２）の右辺の二乗項の値が小さくなる）、不揮発性記憶素子Ｍのドレイン電流Ｉｄが小さくなる。

不揮発性記憶素子Ｍのドレイン電流Ｉｄが小さくなると、抵抗素子７１に流れる電流も小さくなるので、抵抗素子７１での電圧降下が小さくなる。これにより、抵抗素子７１の他端の電位が低くなるので、当該他端に接続された不揮発性記憶素子Ｍのソース端子Ｓの電位、すなわちソース電圧Ｖｓが低くなる。ソース電圧Ｖｓが低くなると、不揮発性記憶素子Ｍに負帰還が掛かり（つまり、式（２）の右辺の二乗項の値が大きくなる）、不揮発性記憶素子Ｍのドレイン電流Ｉｄが大きくなる。

このように、電流源１ａは、不揮発性記憶素子Ｍに流れるドレイン電流Ｉｄが変動した場合に当該変動に応じて不揮発性記憶素子Ｍに負帰還を掛けて、調整された閾値電圧Ｖｔｈに対応した電流量のドレイン電流Ｉｄに収束させ、設定された参照電流Ｉｒｅｆを出力することができる。つまり、電流源１ａは、温度変動によってドレイン電流Ｉｄが変動しても、ドレイン電流Ｉｄの変動にコントロールゲート－ソース間電圧Ｖｃｇｓを追従させて、ドレイン電流Ｉｄの温度変動を抑制できる。さらに、抵抗素子７１の抵抗値Ｒも温度変動が生じるが、抵抗値Ｒの温度変動に対してもソース電圧Ｖｓに負帰還が掛かってドレイン電流Ｉｄが所定の電流値に収束される。このため、電流源１ａは、抵抗素子７１の抵抗値Ｒの温度変動に影響されずに設定された参照電流Ｉｒｅｆを出力することができる。

定量的には、式（５）を式（２）に代入してドレイン電流Ｉｄについて解くと、ドレイン電流Ｉｄは式（６）のように求められる。

式（６）に示す係数Ｋは以下の式（７）で表すことができる。

図６（ａ）は、コントロールゲート－ソース間電圧が－１Ｖから＋１Ｖの範囲における当該不揮発性記憶素子の電流電圧特性を示す図である。図６（ｂ）は、図６（ａ）中に示すゼロ点近傍（コントロールゲート－ソース間電圧が－２００ｍＶから＋２００ｍＶの範囲）を拡大して示す図である。図６（ａ）および図６（ｂ）中に示す横軸の「Ｖｃｇｓ」は、不揮発性記憶素子のコントロールゲート－ソース間電圧を示している。図６（ａ）および図６（ｂ）中に示す縦軸の「Ｉｄ」は、不揮発性記憶素子に流れるドレイン電流を示している。図６（ａ）および図６（ｂ）中に示す「ＣＨ１ａ」は、電流源１ａに備えられた不揮発性記憶素子Ｍの電流電圧特性を示している。図６（ａ）および図６（ｂ）中に示す「ＣＨｃ」は、従来の電流源に設けられた不揮発性記憶素子の電流電圧特性を示している。

不揮発性記憶素子Ｍに抵抗素子７１が接続されることによって、不揮発性記憶素子Ｍのソース電圧Ｖｓが上昇する。このため、電流源１ａに備えられた不揮発性記憶素子Ｍは、従来の電流源に設けられた不揮発性記憶素子に流れるドレイン電流と同じ電流量のドレイン電流Ｉｄを流すために必要なコントロールゲート－ソース間電圧Ｖｃｇｓが高くなる。その結果、図６（ａ）に示すように、電流源１ａに備えられた不揮発性記憶素子Ｍの電流電圧特性は、従来の電流源に設けられた不揮発性記憶素子の電流電圧特性よりも強反転領域における傾きが小さくなる。

さらに、図６（ｂ）に示すように、電流源１ａに備えられた不揮発性記憶素子Ｍの電流電圧特性は、従来の電流源に設けられた不揮発性記憶素子と比較して、ゼロ点αを除いてそれぞれのコントロールゲート－ソース間電圧Ｖｃｇｓにおける温度変動が減少する。より具体的には、例えば図６（ｂ）中の左側の２つの双方向矢印で示すように、コントロールゲート－ソース間電圧Ｖｃｇｓが－１００ｍＶにおいて、－４５℃から＋９５℃の範囲のドレイン電流Ｉｄの変動（すなわち当該双方向矢印の長さ）は、不揮発性記憶素子Ｍの電流電圧特性ＣＨ１ａの方が従来の電流源に設けられた不揮発性記憶素子の電流電圧特性ＣＨｃよりも小さい。同様に、例えば図６（ｂ）中の右側の２つの双方向矢印で示すように、コントロールゲート－ソース間電圧Ｖｃｇｓが＋１００ｍＶにおいて、－４５℃から＋９５℃の範囲のドレイン電流Ｉｄの変動（すなわち当該双方向矢印の長さ）は、不揮発性記憶素子Ｍの電流電圧特性ＣＨ１ａの方が従来の電流源に設けられた不揮発性記憶素子の電流電圧特性ＣＨｃよりも小さい。なお、図６（ｂ）では、理解を容易にするため、不揮発性記憶素子Ｍの電流電圧特性ＣＨ１ａにおけるドレイン電流Ｉｄの変動幅を示す双方向矢印は、当該変動幅よりも長めに図示されている。ここでは、一例としてコントロールゲート－ソース間電圧Ｖｃｇｓが±１００ｍＶでのドレイン電流Ｉｄの変動について述べた。しかしながら、ドレイン電流Ｉｄの変動は、ゼロ点α（本実施形態では、コントロールゲート－ソース間電圧Ｖｃｇｓが０Ｖ）を除く他のコントロールゲート－ソース間電圧Ｖｃｇｓでも同様に、不揮発性記憶素子Ｍの電流電圧特性ＣＨ１ａの方が従来の電流源に設けられた不揮発性記憶素子の電流電圧特性ＣＨ１ａよりも小さい。

図７は、式（６）から求めた２５℃に対する－４５℃から＋９５℃のドレイン電流変動と抵抗素子７１の抵抗値Ｒとの関係を示す図である。図７中のグラフの横軸に示す「温度」は、電流源１ａの温度を示している。図７中のグラフに示す「Ｉｄ変動（２５℃基準）［％］」は、電流源１ａに備えられた不揮発性記憶素子Ｍのドレイン電流変動率を示している。当該ドレイン電流変動は、温度が２５℃の場合のドレイン電流からの変動である。図７中に示す「従来構成」は、抵抗素子７１を有さない従来の電流源のドレイン電流変動を示している。

図７に示すように、抵抗素子７１が設けられている場合のドレイン電流変動は、従来構成と比較して、温度変動が緩和されて傾きが小さくなる特性を有する。また、抵抗素子７１が設けられている場合のドレイン電流変動は、従来構成と比較して、抵抗素子７１の抵抗値によらず温度変動が緩和されて傾きが小さくなる特性を有する。さらに、抵抗素子７１が設けられている場合のドレイン電流変動は、抵抗素子７１の抵抗値が大きいほど温度変動が緩和されて傾きが小さくなる特性を有する。

図８は、ドレイン電流変動の温度変動の極小点を求めるために、式（６）を温度微分した∂Ｉｄ／∂Ｔの温度特性と抵抗素子７１の抵抗値Ｒとの関係を示す図である。図８中のグラフの横軸は、不揮発性記憶素子Ｍ１の温度［℃］を示し、当該グラフの縦軸の「∂Ｉｄ／∂Ｔ（２５℃基準）［％／℃］」は、不揮発性記憶素子Ｍ１のドレイン電流の温度微分の変動率を示している。当該温度微分の変動率は、温度が２５℃の場合のドレイン電流の温度微分からの変動率である。

∂Ｉｄ／∂Ｔ自体が温度の関数となっているため、∂Ｉｄ／∂Ｔ＝０となる抵抗素子７１の抵抗値Ｒは温度によって多少異なる。しかしながら、図８に示すように、抵抗値Ｒが８０ＭΩで∂Ｉｄ／∂Ｔの絶対値がほぼゼロとなる温度が存在することがわかる。抵抗値Ｒが８０ＭΩのときにドレイン電流変動の温度変動率が最小となる（図７参照）。

（実施例１）
次に、本実施形態の実施例１による電流源について図９および図１０を用いて説明する。実施例１による電流源１ａは、一定の参照電圧を出力する参照電圧出力回路に適用される。図９および図１０は、電流源１ａが適用される参照電圧出力回路Ｅ１の回路構成を示す図である。図９は、理解を容易にするため、簡略化された参照電圧出力回路Ｅ１の回路構成を示している。図１０は、不揮発性記憶素子への電荷の注入および不揮発性記憶素子からの電荷の放出（不揮発性記憶素子の書き換え）を行うためのスイッチを有する参照電圧出力回路Ｅ１の回路構成を示している。

図９に示すように、参照電圧出力回路Ｅ１は、電流源１ａと、電流源１ａに接続された不揮発性記憶素子Ｍ１と、不揮発性記憶素子Ｍ１に接続された抵抗素子８１とを備えている。不揮発性記憶素子Ｍ１は、電流源１ａに備えられた不揮発性記憶素子Ｍと同様の構成を有している。このため、不揮発性記憶素子Ｍ１の詳細な説明は省略する。また、不揮発性記憶素子Ｍ１の構成要素のうち、不揮発性記憶素子Ｍを構成する構成要素と同一の作用・機能を奏する要素には、同一の符号を付してその説明は省略する。

不揮発性記憶素子Ｍ１のドレイン端子Ｄは、電流源１ａに備えられた抵抗素子７１の一端に接続されている。不揮発性記憶素子Ｍ１のソース端子Ｓは、抵抗素子８１の一端に接続されている。不揮発性記憶素子Ｍ１のコントロールゲート端子ＣＧは、不揮発性記憶素子Ｍ１のドレイン端子Ｄ、抵抗素子７１の一端、不揮発性記憶素子Ｍのコントロールゲート端子ＣＧに接続されている。抵抗素子７１の一端と不揮発性記憶素子Ｍ１のドレイン端子Ｄとの接続部は、出力端子ＯＵＴに接続されている。

電流源１ａに備えられた不揮発性記憶素子Ｍのドレイン端子Ｄは、例えば高電圧供給端子（不図示）に接続されている。抵抗素子８１の他端は、例えば低電圧供給端子（不図示）に接続されている。これにより、不揮発性記憶素子Ｍ、抵抗素子７１、不揮発性記憶素子Ｍ１および抵抗素子８１は、高電圧供給端子と低電圧供給端子との間で直列に接続される。

不揮発性記憶素子Ｍは、コントロールゲート－ソース間電圧Ｖｃｇｓが０Ｖにおいてドレイン－ソース間電流Ｉｄｓが電流値ＩＲＥＦとなるディプレッション状態となるように調整される。不揮発性記憶素子Ｍ１は、エンハンスメント状態となるように調整される。不揮発性記憶素子Ｍおよび不揮発性記憶素子Ｍ１は、電子移動度、チャネル長およびチャネル幅などが同一に形成されている。このため、不揮発性記憶素子Ｍおよび不揮発性記憶素子Ｍ１は、閾値電圧が異なる点を除いて同一の電流電圧特性を有している。つまり、不揮発性記憶素子Ｍ１は、不揮発性記憶素子Ｍの電流電圧特性がコントロールゲート－ソース間電圧Ｖｃｇｓの正側にシフトした電流電圧特性を有している。

不揮発性記憶素子Ｍのコントロールゲート端子ＣＧとソース端子Ｓとは、抵抗素子７１を介して接続されているので、温度変動などが生じていない場合には、電流源１ａは、不揮発性記憶素子Ｍのコントロールゲート－ソース間電圧Ｖｃｇｓが０Ｖの状態で電流値ＩＲＥＦの参照電流Ｉｒｅｆ（すなわちドレイン－ソース間電流Ｉｄｓ）を不揮発性記憶素子Ｍ１に供給する。電流源１ａおよび不揮発性記憶素子Ｍ１は直列に接続されているので、不揮発性記憶素子Ｍ１には、参照電流Ｉｒｅｆと同じ電流値ＩＲＥＦのドレイン－ソース間電流が流れる。

不揮発性記憶素子Ｍ１はエンハンスメント状態となるように調整されているので、電流値ＩＲＥＦの参照電流Ｉｒｅｆが流し込まれると、不揮発性記憶素子Ｍ１のコントロールゲート－ソース間電圧Ｖｃｇｓが所定の電圧値となる。不揮発性記憶素子Ｍ１のコントロールゲート端子ＣＧおよびドレイン端子Ｄは互いに接続されたダイオード接続状態となっている。不揮発性記憶素子Ｍ１のコントロールゲート端子ＣＧおよびドレイン端子Ｄは互いに接続されているので、コントロールゲート－ソース間電圧Ｖｃｇｓとドレイン－ソース間電圧Ｖｄｓとは等しくなる。このため、不揮発性記憶素子Ｍ１は、Ｖｄｓ＞Ｖｃｇｓ―Ｖｔｈを満たす飽和領域で動作する。ここで、「Ｖｄｓ」は、不揮発性記憶素子Ｍ１のドレイン－ソース間電圧を示している。不揮発性記憶素子Ｍ１および抵抗素子８１によって定電圧源が構成される。このため、参照電圧出力回路Ｅ１は、不揮発性記憶素子Ｍ１のコントロールゲート－ソース間電圧Ｖｃｇｓの電圧値と抵抗素子８１における電圧降下の電圧値とを合わせた電圧値ＶＲＥＦの参照電圧Ｖｒｅｆを不揮発性記憶素子Ｍ１のドレイン端子Ｄに接続された出力端子ＯＵＴから出力できる。

プロセス変動などによって不揮発性記憶素子Ｍおよび不揮発性記憶素子Ｍ１のそれぞれの閾値電圧がばらついたとしても、不揮発性記憶素子Ｍおよび不揮発性記憶素子Ｍ１は、同様に変化する。さらに、抵抗素子７１および抵抗素子８１は、互いに同じ大きさの抵抗値を有している。このため、温度変動などによって電流源１ａから出力される参照電流Ｉｒｅｆが変動したとしても、不揮発性記憶素子Ｍ１にも変動した参照電流Ｉｒｅｆと同じ電流値のドレイン電流が流れる。これにより、不揮発性記憶素子Ｍおよび不揮発性記憶素子Ｍ１のそれぞれのソース電圧Ｖｓは同様に変化するので、不揮発性記憶素子Ｍのオン抵抗および抵抗素子７１の合成抵抗と、不揮発性記憶素子Ｍ１のオン抵抗および抵抗素子８１の合成抵抗とは、同一の抵抗値を有する。したがって、参照電圧出力回路Ｅ１は、電流源１ａに温度変動が生じるか否かに関わらず、一定の電圧値ＶＲＥＦの参照電圧Ｖｒｅｆを出力端子ＯＵＴから出力できる。

次に、本実施例による電流源１ａに備えられた不揮発性記憶素子Ｍおよび参照電圧出力回路Ｅ１に設けられた不揮発性記憶素子Ｍ１のそれぞれのフローティングゲート端子ＦＧの電荷量の調整可能な形態について図１０を用いて説明する。

図１０に示すように、参照電圧出力回路Ｅ１は、電流源１ａに備えられた不揮発性記憶素子Ｍのドレイン端子Ｄに一端子が接続されたスイッチＳＷ１を備えている。スイッチＳＷ１の他端子の１つは高電圧供給端子Ｖｄｄに接続され、スイッチＳＷ１の他端子の他の１つは低電圧供給端子（例えばグランド端子）に接続され、スイッチＳＷ１の他端子のさらに他の１つはパルス電圧Ｖｐｐの印加端子に接続されている。スイッチＳＷ１を適宜切り替えることにより、高電圧Ｖｄｄ、低電圧Ｖｓｓおよびパルス電圧Ｖｐｐのいずれか１つを不揮発性記憶素子Ｍのドレイン端子Ｄに印加できるようになっている。以下、符号「Ｖｄｄ」は、高電圧供給端子Ｖｄｄから出力される高電圧の符号としても使用し、符号「Ｖｓｓ」は、低電圧供給端子Ｖｓｓから出力される低電圧の符号としても使用する。

参照電圧出力回路Ｅ１は、不揮発性記憶素子Ｍのソース端子Ｓと抵抗素子７１との間に直列接続されたスイッチＳＷ２を備えている。スイッチＳＷ２の一端子は不揮発性記憶素子Ｍのソース端子Ｓに接続され、スイッチＳＷ２の他端子は抵抗素子７１の他端に接続されている。不揮発性記憶素子Ｍのソース端子Ｓおよび抵抗素子７１の他端は、スイッチＳＷ２が接続状態となることにより、スイッチＳＷ２を介して電気的に接続される。本実施例では、スイッチＳＷ２は、不揮発性記憶素子Ｍのソース端子Ｓと抵抗素子７１との間に接続されているが、抵抗素子７１の一端とスイッチＳＷ６（詳細は後述）の一端子との間に接続されていてもよい。

参照電圧出力回路Ｅ１は、不揮発性記憶素子Ｍのコントロールゲート端子ＣＧと抵抗素子７１の一端との間に直列接続されたスイッチＳＷ３を備えている。スイッチＳＷ３の一端子は不揮発性記憶素子Ｍのコントロールゲート端子ＣＧに接続され、スイッチＳＷ３の他端子は抵抗素子７１の一端および出力端子ＯＵＴに接続されている。参照電圧出力回路Ｅ１は、不揮発性記憶素子Ｍのコントロールゲート端子ＣＧと抵抗素子７１の一端とをスイッチＳＷ３でショートしてバイアスを印加する。このため、バイアスは、０Ｖである。参照電圧出力回路Ｅ１は、不揮発性記憶素子Ｍのコントロールゲート端子ＣＧと抵抗素子７１の一端との間にバイアスを印加した状態で参照電流Ｉｒｅｆ（図９参照）を不揮発性記憶素子Ｍ１に出力する。

参照電圧出力回路Ｅ１は、不揮発性記憶素子Ｍのコントロールゲート端子ＣＧに接続された一端子を有するスイッチＳＷ４と、スイッチＳＷ４の他端子に一端子が接続されたスイッチＳＷ５とを備えている。スイッチＳＷ４の一端子はスイッチＳＷ３の一端子にも接続されている。スイッチＳＷ５の他端子の一方はパルス電圧Ｖｐｐの印加端子に接続され、スイッチＳＷ５の他端子の他方は低電圧供給端子Ｖｓｓに接続されている。参照電圧出力回路Ｅ１は、スイッチＳＷ４が接続状態（ショート状態）のときにスイッチＳＷ５を適宜切り替えることにより、パルス電圧Ｖｐｐおよび低電圧Ｖｓｓのいずれか一方を不揮発性記憶素子Ｍのコントロールゲート端子ＣＧに印加できるようになっている。

参照電圧出力回路Ｅ１は、抵抗素子７１の一端と不揮発性記憶素子Ｍ１のドレイン端子Ｄとの間に直列接続されたスイッチＳＷ６を備えている。スイッチＳＷ６の一端子は、抵抗素子７１の一端、出力端子ＯＵＴおよびスイッチＳＷ３の他端子に接続されている。スイッチＳＷ６の他端子は不揮発性記憶素子Ｍ１のドレイン端子Ｄに接続されている。抵抗素子７１の一端および不揮発性記憶素子Ｍ１のドレイン端子Ｄは、スイッチＳＷ６が接続状態となることにより、スイッチＳＷ６を介して電気的に接続される。

参照電圧出力回路Ｅ１は、スイッチＳＷ６の一端子と不揮発性記憶素子Ｍ１のコントロールゲート端子ＣＧとの間に直列接続されたスイッチＳＷ７を備えている。スイッチＳＷ７の一端子はスイッチＳＷ６の一端子およびスイッチＳＷ３の他端子に接続され、スイッチＳＷ７の他端子はコントロールゲート端子ＣＧに接続されている。参照電圧出力回路Ｅ１は、不揮発性記憶素子Ｍ１のドレイン端子Ｄおよびコントロールゲート端子ＣＧの間を接続状態のスイッチＳＷ６およびスイッチＳＷ７によってショートすることにより、不揮発性記憶素子Ｍ１をダイオード接続された状態で動作させるようになっている。

参照電圧出力回路Ｅ１は、不揮発性記憶素子Ｍ１のソース端子Ｓと抵抗素子８１との間に直列接続されたスイッチＳＷ８を備えている。スイッチＳＷ８の一端子は不揮発性記憶素子Ｍ１のソース端子Ｓに接続され、スイッチＳＷ８の他端子は抵抗素子８１の一端に接続されている。不揮発性記憶素子Ｍ１のソース端子Ｓおよび抵抗素子８１の一端は、スイッチＳＷ８が接続状態となることにより、スイッチＳＷ８を介して電気的に接続される。本実施例では、スイッチＳＷ８は、不揮発性記憶素子Ｍ１のソース端子Ｓと抵抗素子８１との間に接続されているが、抵抗素子８１の他端とスイッチＳＷ１１（詳細は後述）の一端子との間に接続されていてもよい。

参照電圧出力回路Ｅ１は、不揮発性記憶素子Ｍ１のコントロールゲート端子ＣＧに接続された一端子を有するスイッチＳＷ９と、スイッチＳＷ９の他端子に一端子が接続されたスイッチＳＷ１０とを備えている。スイッチＳＷ９の一端子は、スイッチＳＷ７の他端子にも接続されている。スイッチＳＷ１０の他端子の１つはパルス電圧Ｖｐｐの印加端子に接続され、スイッチＳＷ１０の他端子の他の１つは低電圧供給端子Ｖｓｓに接続されている。参照電圧出力回路Ｅ１は、スイッチＳＷ９が接続状態（ショート状態）のときにスイッチＳＷ１０を適宜切り替えることにより、パルス電圧Ｖｐｐおよび低電圧Ｖｓｓのいずれか一方を不揮発性記憶素子Ｍ１のコントロールゲート端子ＣＧに印加できるようになっている。

参照電圧出力回路Ｅ１は、抵抗素子８１の他端に接続された一端子を有するスイッチＳＷ１１を備えている。スイッチＳＷ１１の他端子の一方は低電圧供給端子Ｖｓｓに接続され、スイッチＳＷ１１の他端子の他方はパルス電圧Ｖｐｐの印加端子に接続されている。スイッチＳＷ８が接続状態（ショート状態）のときにスイッチＳＷ１１を適宜切り替えることにより、低電圧Ｖｓｓおよびパルス電圧Ｖｐｐのいずれか１つを不揮発性記憶素子Ｍ１のソース端子Ｓに印加できるようになっている。スイッチＳＷ１～ＳＷ１１は、例えばＭＯＳＦＥＴによって構成されている。

図１０に示すように、参照電圧出力回路Ｅ１が電圧値ＶＲＥＦの参照電圧Ｖｒｅｆを出力端子ＯＵＴから出力する場合には、スイッチＳＷ１～ＳＷ１１を次のような状態に切り替える。

スイッチＳＷ１：高電圧供給端子Ｖｄｄ側
スイッチＳＷ２：接続状態（ショート状態）
スイッチＳＷ３：接続状態（ショート状態）
スイッチＳＷ４：開放状態（オープン状態）
スイッチＳＷ５：任意（図１０では低電圧Ｖｓｓ側）
スイッチＳＷ６：接続状態（ショート状態）
スイッチＳＷ７：接続状態（ショート状態）
スイッチＳＷ８：接続状態（ショート状態）
スイッチＳＷ９：開放状態（オープン状態）
スイッチＳＷ１０：任意（図１０では低電圧Ｖｓｓ側）
スイッチＳＷ１１：低電圧供給端子Ｖｓｓ側

本実施例では、不揮発性記憶素子Ｍがディプレッション状態かつ不揮発性記憶素子Ｍ１がエンハンスメント状態のときにスイッチＳＷ１～ＳＷ１１を図１０に示す切り替え状態とすると、参照電圧出力回路Ｅ１は、高精度な電圧値ＶＲＥＦの参照電圧Ｖｒｅｆを出力端子ＯＵＴから出力する。

図示は省略するが、参照電圧出力回路Ｅ１は、不揮発性記憶素子Ｍをディプレッション状態にするための書き換え時には、スイッチＳＷ１～ＳＷ１１を次のような状態に切り替える。ここでは、不揮発性記憶素子Ｍの調整前の閾値電圧が調整後の閾値電圧よりも高い場合を例に取っている。

スイッチＳＷ１：パルス電圧Ｖｐｐ側
スイッチＳＷ２：開放状態（オープン状態）
スイッチＳＷ３：開放状態（オープン状態）
スイッチＳＷ４：接続状態（ショート状態）
スイッチＳＷ５：低電圧供給端子Ｖｓｓ側
スイッチＳＷ６：開放状態（オープン状態）
スイッチＳＷ７：開放状態（オープン状態）
スイッチＳＷ８：接続状態（ショート状態）
スイッチＳＷ９：開放状態（オープン状態）
スイッチＳＷ１０：任意
スイッチＳＷ１１：低電圧供給端子Ｖｓｓ側

このため、不揮発性記憶素子Ｍのドレイン端子Ｄにパルス電圧Ｖｐｐが印加され、コントロールゲート端子ＣＧに低電圧Ｖｓｓが印加されるので、電荷注入口２１１を介してフローティングゲート端子ＦＧに設けられた電荷保持領域２１（図１参照）からドレイン端子Ｄに電子が放出される。これにより、不揮発性記憶素子Ｍの閾値電圧が低くなる。逆に、不揮発性記憶素子Ｍのドレイン端子Ｄに低電圧Ｖｓｓが印加され、コントロールゲート端子ＣＧにパルス電圧Ｖｐｐが印加された場合は、電荷注入口２１１を介してドレイン端子Ｄからフローティングゲート端子ＦＧに設けられた電荷保持領域２１に電子が注入される。これにより、不揮発性記憶素子Ｍの閾値電圧が高くなる。

図示は省略するが、図１０に示す参照電圧出力回路Ｅ１に設けられた電流源１ａから出力される実際の参照電流Ｉｒｅｆを確認する場合、スイッチＳＷ１～ＳＷ１１を次のような状態に切り替えられる。さらに、不揮発性記憶素子Ｍのソース端子Ｓと抵抗素子７１との間に電流計（不図示）が直列接続され、電流源１ａから出力される参照電流Ｉｒｅｆを確認する。

スイッチＳＷ１：高電圧供給端子Ｖｄｄ側
スイッチＳＷ２：接続状態（ショート状態）
スイッチＳＷ３：接続状態（ショート状態）
スイッチＳＷ４：開放状態（オープン状態）
スイッチＳＷ５：任意
スイッチＳＷ６：開放状態（オープン状態）
スイッチＳＷ７：開放状態（オープン状態）
スイッチＳＷ８：接続状態（ショート状態）
スイッチＳＷ９：開放状態（オープン状態）
スイッチＳＷ１０：任意
スイッチＳＷ１１：低電圧供給端子Ｖｓｓ側

書き込み状態と、参照電流Ｉｒｅｆの確認状態とを繰り返し実施し、所望の参照電流Ｉｒｅｆが得られたところで止める。これにより、電流源１ａに備えられた不揮発性記憶素子Ｍの閾値電圧Ｖｔｈおよび参照電流Ｉｒｅｆの調整が完了する。

図示は省略するが、参照電圧出力回路Ｅ１は、不揮発性記憶素子Ｍ１をエンハンスメント状態にするための書き換え時には、スイッチＳＷ１～ＳＷ１１を次のような状態に切り替える。ここでは、不揮発性記憶素子Ｍ１の調整前の閾値電圧が調整後の閾値電圧よりも低い場合を例に取っている。

スイッチＳＷ１：高電圧供給端子Ｖｄｄ側
スイッチＳＷ２：開放状態（オープン状態）
スイッチＳＷ３：開放状態（オープン状態）
スイッチＳＷ４：開放状態（オープン状態）
スイッチＳＷ５：任意
スイッチＳＷ６：開放状態（オープン状態）
スイッチＳＷ７：開放状態（オープン状態）
スイッチＳＷ８：接続状態（ショート状態）
スイッチＳＷ９：接続状態（ショート状態）
スイッチＳＷ１０：パルス電圧Ｖｐｐ側
スイッチＳＷ１１：低電圧供給端子Ｖｓｓ側

このため、不揮発性記憶素子Ｍ１のコントロールゲート端子ＣＧにパルス電圧Ｖｐｐが印加され、ソース端子Ｓに低電圧Ｖｓｓが印加されるので、電荷注入口２１１を介してフローティングゲート端子ＦＧに設けられた電荷保持領域２１（図１参照）にソース端子Ｓから電子が注入される。これにより、不揮発性記憶素子Ｍ１の閾値電圧が高くなる。逆に、不揮発性記憶素子Ｍのソース端子Ｓにパルス電圧Ｖｐｐが印加され、コントロールゲート端子ＣＧに低電圧Ｖｓｓが印加された場合は、電荷注入口２１１を介してフローティングゲート端子ＦＧに設けられた電荷保持領域２１からソース端子Ｓに電子が放出される。これにより、不揮発性記憶素子Ｍ１の閾値電圧が低くなる。

図示は省略するが、図１０に示す参照電圧出力回路Ｅ１の出力端子ＯＵＴから出力される実際の参照電圧Ｖｒｅｆを確認する場合、スイッチＳＷ１～ＳＷ１１は、参照電圧出力回路Ｅ１を動作せる場合と同じ状態（すなわち、図１０に示すスイッチＳＷ１～ＳＷ１１の状態）に切り替えられる。さらに、出力端子ＯＵＴと低電圧供給端子Ｖｓｓとの間に電圧計（不図示）が接続され、出力端子ＯＵＴから出力される参照電圧Ｖｒｅｆを確認する。

不揮発性記憶素子Ｍ１の書き込み状態と、参照電圧Ｖｒｅｆの確認状態とを繰り返し実施し、所望の電圧値ＶＲＥＦの参照電圧Ｖｒｅｆが得られたところで止める。これにより、不揮発性記憶素子Ｍ１の閾値電圧の調整が完了する。

上述のようにして、室温において不揮発性記憶素子Ｍ，Ｍ１の閾値電圧が調整されることにより、参照電圧出力回路Ｅ１は、所望の電圧値ＶＲＥＦの参照電圧Ｖｒｅｆを出力端子ＯＵＴから出力できる。参照電圧出力回路Ｅ１の参照電圧Ｖｒｅｆは、室温において所望の電圧値ＶＲＥＦに設定されると、温度変動によって電流源１ａから出力される参照電流Ｉｒｅｆが変動したとしても、不揮発性記憶素子Ｍ，Ｍ１のそれぞれのソース電圧Ｖｓに負帰還が掛かる。これにより、参照電圧出力回路Ｅ１は、例えば使用環境における温度変動が生じたとしても、室温において設定された電圧値ＶＲＥＦの参照電圧Ｖｒｅｆを出力端子ＯＵＴから出力できる。

（実施例２）
次に、本実施形態の実施例２による電流源について図１１を用いて説明する。実施例２による電流源１ａは、カレントミラー回路の基準電流を生成する電源に適用される。図１１は、カレントミラー回路８３の電源として適用された場合の電流源１ａおよびカレントミラー回路８３の回路構成を示す図である。図９では、理解を容易にするため、不揮発性記憶素子Ｍの書き換えを行うためのスイッチの図示は省略されている。

図１１に示すように、カレントミラー回路８３は、ゲート端子Ｇが互いに接続されたトランジスタ８３１およびトランジスタ８３２を有している。トランジスタ８３１，８３２のそれぞれは、例えばＰ型の金属酸化膜半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）で構成されている。トランジスタ８３１，８３２は、互いのトランジスタサイズ（チャネル長に対するチャネル幅の比）の比率が所定値となるように形成されている。

トランジスタ８３１のソース端子Ｓは、高電圧供給端子Ｖｄｄに接続されている。トランジスタ８３１のドレイン端子Ｄは、トランジスタ８３１，８３２のそれぞれのゲート端子Ｇに接続されている。トランジスタ８３２のソース端子Ｓは、高電圧供給端子Ｖｄｄに接続されている。トランジスタ８３２のドレイン端子Ｄは、所定の回路（不図示）に接続されている。これにより、カレントミラー回路８３は、トランジスタ８３２から出力される出力電流Ｉ２を当該回路に供給することができる。

トランジスタ８３１のドレイン端子Ｄと、不揮発性記憶素子Ｍのドレイン端子Ｄとが接続されている。これにより、トランジスタ８３１と、電流源１ａに備えられた不揮発性記憶素子Ｍおよび抵抗素子７１とは、高電圧供給端子Ｖｄｄと低電圧供給端子Ｖｓｓとの間で直列に接続される。

不揮発性記憶素子Ｍとトランジスタ８３１とが直列に接続されているので、トランジスタ８３１に流れるドレイン電流Ｉ１の電流値は、不揮発性記憶素子Ｍに流れる参照電流Ｉｒｅｆと同じ電流値となる。このため、カレントミラー回路８３は、参照電流Ｉｒｅｆの電流値にトランジスタ８３１，８３２のトランジスタサイズの比率を掛け合わせた電流値の出力電流Ｉ２を出力する。例えば、トランジスタ８３２は、トランジスタ８３１と比較して２倍のトランジスタサイズを有している場合、出力電流Ｉ２の電流値は、参照電流Ｉｒｅｆの２倍の電流値となる。

上述のとおり、電流源１ａは、温度変動が生じたとしても、調整された閾値電圧Ｖｔｈに対応した電流値ＩＲＥＦの参照電流Ｉｒｅｆを出力することができる。このため、カレントミラー回路８３は、温度変動が生じたとしても、設定された電流値の出力電流Ｉ２を出力できる。

図示および詳細な説明は省略するが、実施例１による電流源１ａのように、電流源１ａをカレントミラー回路８３から電気的に切り離したり、不揮発性記憶素子Ｍのドレイン端子Ｄ、ソース端子Ｓおよびコントロールゲート端子ＣＧに所定の電圧を印加したりすることが可能な複数のスイッチを設け、これらのスイッチの接続状態および切断状態を適宜切り替えることにより、本実施例における不揮発性記憶素子Ｍの書き換え動作を行うことができる。

（実施例３）
次に、本実施形態の実施例３による電流源について図１２を用いて説明する。実施例３による電流源１ａは、半導体基板に形成された不揮発性記憶素子Ｍと、不揮発性記憶素子Ｍが設けられた集積回路の外部端子に接続された抵抗素子７１とを備えている点に特徴を有している。

図１２に示すように、本実施例による電流源１ａは、集積回路１００のパッケージ内に配置された不揮発性記憶素子Ｍを備えている。不揮発性記憶素子Ｍは、半導体基板（すなわち半導体チップ）に形成されて当該パッケージ内に配置されている。不揮発性記憶素子Ｍのソース端子Ｓは、集積回路１００に設けられた外部端子１０１に接続されている。不揮発性記憶素子Ｍのコントロールゲート端子ＣＧは、集積回路１００に設けられた外部端子１０２に接続されている。

電流源１ａは、外部端子１０１，１０２の間に接続された抵抗素子７１を備えている。抵抗素子７１の他端は外部端子１０１に接続され、抵抗素子７１の一端は外部端子１０２に接続されている。抵抗素子７１の一端は低電圧供給端子Ｖｓｓに接続されている。これにより、抵抗素子７１は、不揮発性記憶素子Ｍのソース端子Ｓおよびコントロールゲート端子ＣＧとの間に直列に接続されるので、図４に示す電流源１ａと同様の構成を有することができる。

本実施例による電流源１ａは、集積回路１００が実装される回路基板に抵抗素子７１を実装することができるので、抵抗素子７１の設計自由度が向上する。また、本実施例による電流源１ａは、参照電流Ｉｒｅｆを例えば外部端子１０１から集積回路１００の外部に取り出して回路基板に実装された所定の回路（不図示）に供給したり、集積回路１００内部の形成された所定の回路（不図示）に供給したりするように構成されていてもよい。

図示および詳細な説明は省略するが、実施例１による電流源１ａのように、本実施例による電流源１ａに備えられた不揮発性記憶素子Ｍを外部端子１０１から電気的に切り離したり、不揮発性記憶素子Ｍのドレイン端子Ｄ、ソース端子Ｓおよびコントロールゲート端子ＣＧに所定の電圧を印加したりすることが可能な複数のスイッチを設け、これらのスイッチの接続状態および切断状態を適宜切り替えることにより、本実施例における不揮発性記憶素子Ｍの書き換え動作を行うことができる。

（実施例４）
次に、本実施形態の実施例４による電流源について図１３を用いて説明する。
図１３に示すように、本実施例による電流源１ｂは、コントロールゲート端子ＣＧ、ドレイン端子Ｄおよびソース端子Ｓを有し電界効果型トランジスタとして動作する不揮発性記憶素子Ｍと、コントロールゲート端子ＣＧに接続された一端およびソース端子Ｓに接続された他端を有し、ドレイン端子Ｄとソース端子Ｓとの間を流れる電流の変動に応じてコントロールゲート端子ＣＧとソース端子Ｓとの間の電圧を調整する調整素子であるダイオード接続されたトランジスタ７２を備えている。

トランジスタ７２は、例えばＰ型のＭＯＳＦＥＴで構成されている。トランジスタ７２のドレイン端子Ｄは、トランジスタ７２のゲート端子Ｇおよび不揮発性記憶素子Ｍのコントロールゲート端子ＣＧに接続されている。トランジスタ７２のソース端子Ｓは、不揮発性記憶素子Ｍのソース端子Ｓに接続されている。したがって、トランジスタ７２のドレイン端子Ｄは調整素子の一端に相当し、トランジスタ７２のソース端子Ｓは調整素子の他端に相当する。

上記実施形態による電流源１ａでは、抵抗値が高抵抗（例えば６０ＭΩ）の抵抗素子７１を例えばポリシリコンによって半導体基板に形成する場合、抵抗素子７１の形成面積が大きくなるという問題が生じる場合がある。これに対し、本実施例による電流源１ｂは、抵抗素子７１に代えて、ダイオード接続されたトランジスタ７２を有している。トランジスタ７２は、ポリシリコンによって高抵抗の抵抗素子７１を形成する場合と比較して、高い面積効率を有する。このため、本実施例による電流源１ｂは、上記実施形態による電流源１ａよりも小型化を図ることができる。

図示および詳細な説明は省略するが、実施例１による電流源１ａのように、本実施例による電流源１ｂに備えられた不揮発性記憶素子Ｍをトランジスタ７２から電気的に切り離したり、不揮発性記憶素子Ｍのドレイン端子Ｄ、ソース端子Ｓおよびコントロールゲート端子ＣＧに所定の電圧を印加したりすることが可能な複数のスイッチを設け、これらのスイッチの接続状態および切断状態を適宜切り替えることにより、本実施例における不揮発性記憶素子Ｍの書き換え動作を行うことができる。

図示は省略するが、上記実施例１から３による電流源１ａに備えられた抵抗素子７１をダイオード接続されたトランジスタ７２に変更しても、上記実施例１から３と同様の効果が得られる。

（実施例５）
次に、本実施形態の実施例５による電流源について説明する。
実施例５による電流源では、上記実施例１による電流源１ａと異なり、抵抗素子７１および抵抗素子８１の抵抗値を互いに異ならせる点に特徴を有している。これにより、参照電圧Ｖｒｅｆに自由な温度特性を付与することができるので、本実施例による電流源を温度特性の補正に用いることができる。

以上説明したように、本実施形態および各実施例による電流源１ａ，１ｂは、コントロールゲート端子ＣＧ、ドレイン端子Ｄおよびソース端子Ｓを有し電界効果型トランジスタとして動作する不揮発性記憶素子Ｍと、コントロールゲート端子ＣＧに接続された一端およびソース端子Ｓに接続された他端を有し、ドレイン端子Ｄとソース端子Ｓとの間を流れる電流の変動に応じてコントロールゲート端子ＣＧとソース端子Ｓとの間の電圧を調整する調整素子（抵抗素子７１またはトランジスタ７２）を備えている。電流源１ａ，１ｂは、コントロールゲート端子ＣＧと調整素子の一端との間にバイアスを印加した状態で電流を出力する。これにより、電流源１ａ，１ｂは、ドレイン電流Ｉｄの温度変動を抑制することができる。

エナジーハーベスト向けなどの極低消費電力な回路設計では、参照電流が大きくばらつくことが、消費電力増加や基準クロック信号の周波数変動などになる。このため、極低消費な電流源の温度変動率を抑えることは、低消費向け集積回路の課題となっている。

上述のとおり、本実施形態および各実施例による電流源１ａ，１ｂは、温度変動によって、不揮発性記憶素子Ｍに流れるドレイン電流Ｉｄが変動したとしても、当該変動に応じて負帰還を掛けることによって、室温において調整された閾値電圧Ｖｔｈに対応した電流量のドレイン電流Ｉｄに収束させることができる。このため、電流源１ａ，１ｂは、低消費向け集積回路の課題を解決し、極低消費電力かつ温度変動の少ない回路を実現できる。

１ａ，１ｂ 電流源
１０ Ｐウェル領域
１１，１３ Ｎ型領域
１２，１４ Ｎ＋領域
２０ 絶縁体
２１ 電荷保持領域
２２ ゲート絶縁膜
２３ 側壁酸化膜
２４ 上部絶縁膜
２５，３２ サイドウォール
３１ ポリシリコン膜
４１，４２ 素子分離領域
５１，５２，５３ コンタクトプラグ
６１ 保護膜
７１，８１ 抵抗素子
７２ トランジスタ
８３ カレントミラー回路
１００ 集積回路
１０１，１０２ 外部端子
２１１ 電荷注入口
２２１ トンネル絶縁膜
８３１，８３２ トランジスタ
ＣＧ コントロールゲート端子
Ｄ ドレイン端子
Ｅ１ 参照電圧出力回路
ＦＧ フローティングゲート端子
Ｇ ゲート端子
Ｍ，Ｍ１ 不揮発性記憶素子
ＯＵＴ 出力端子
Ｓ ソース端子
ＳＷ１～ＳＷ１１ スイッチ

Claims (5)

1. コントロールゲート端子、ドレイン端子およびソース端子を有し電界効果型トランジスタとして動作する不揮発性記憶素子と、
   前記コントロールゲート端子に接続された一端および前記ソース端子に接続された他端を有し、前記ドレイン端子と前記ソース端子との間を流れる電流の変動に応じて前記コントロールゲート端子と前記ソース端子との間の電圧を調整する調整素子と、
   を備え、
   前記コントロールゲート端子と前記調整素子の前記一端との間にバイアスを印加した状態で電流を出力する電流源。
2. 前記バイアスは、０Ｖである
   請求項１に記載の電流源。
3. 前記調整素子は、抵抗素子である
   請求項１又は２に記載の電流源。
4. 前記調整素子は、ダイオード接続されたトランジスタである
   請求項１又は２に記載の電流源。
5. 前記不揮発性記憶素子は、前記コントロールゲート端子と、前記ドレイン端子および前記ソース端子との間に電気的に絶縁された状態で配置されたフローティングゲート端子を有する
   請求項１から４までのいずれか一項に記載の電流源。
   

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