JP5886245B2 - 基準電圧発生回路及び基準電圧発生方法 - Google Patents

Description

本発明は、基準電圧発生回路及び基準電圧発生方法に関し、より詳細には、半導体装置に利用され、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生回路及び基準電圧発生方法に関する。

一般に、基準電圧発生回路を内蔵する半導体装置は、製造時において、各々のトランジスタの閾値や抵抗素子の抵抗値などには、製造バラツキが有るため、設計時に想定した基準電圧が所望の値にならずに大きくばらついてしまう。このため、かなり安定した基準電圧を必要とする回路に基準電圧発生回路を用いた場合にも、製造バラツキに起因して基準電圧のバラツキが発生するという不具合が生じる。

また、設計段階のシミュレーションでは、アナログ値である基準電圧を実物と同等に設定することは極めて困難であり、そのため、配線層修正で電圧を調整するための予備トランジスタを多数内蔵したり、製造後レーザートリマで調整可能な様にしているが、レイアウト面積の増大や、電圧調整のための工数増加が問題となる。
そこで、この種の問題を解決するために、種々の基準電圧発生回路が提案されている。例えば、特許文献１に記載のものは、単独で又は他の半導体装置に組み込まれるＭＯＳ型又はＣＭＯＳ型の基準電圧発生回路と、その基準電圧発生回路を利用した装置の一例としての電源装置に関するもので、特に、この電源装置は携帯電話など小型機器の電源装置として利用するのに適するものである。

図１は、従来の基準電圧発生回路を説明するための回路構成図で、上述した特許文献１に記載されているものである。
ＭＯＳＦＥＴＱ６，Ｑ７は、フローティングゲート及びコントロールゲートを持ち、ともにチャネルドープ量が等しく設定されている。Ｑ６にはプラスチャージを注入してディプレッション型とし、そのゲートとソースを接続する。Ｑ７には、マイナスチャージを注入してエンハンスメント型とし、ゲートとドレインを接続する。Ｑ６のドレインを電源に接続し、Ｑ７のソースを接地し、Ｑ６のソースにＱ７のドレインを接続する。Ｑ６の定電流性を利用し、Ｑ７をその定電流で動作させ、Ｑ７に発生する電圧を基準電圧として取り出すように構成されている。

図２は、従来のディプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタを用いた基準電圧発生回路の回路構成図で、特許文献２に記載されているものである。この基準電圧発生回路は、同一導電型で、かつ、導電係数を略等しくするディプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタとをそれぞれ直列に接続し、ディプレッション型ＭＯＳトランジスタのゲート３１とソース３３とを接続し、エンハンスメント型ＭＯＳトランジスタのゲート３２とドレイン３３とを接続し、高電圧供給端子を、ディプレッション型ＭＯＳトランジスタのドレイン３４に設け、低電圧供給端子を、エンハンスメント型ＭＯＳトランジスタのソース３５に設け、出力端子３６を両ＭＯＳトランジスタの接続点に設けたものである。

なお、ディプレッション型とエンハンスメント型は、ゲート電圧とドレイン電流の関係による分類されたもので、ディプレッション型（ｄｅｐｌｅｔｉｏｎ ｔｙｐｅ）は、ゲート電圧をかけないときにチャネルが存在してドレイン電流が流れるもので、エンハンスメント型（ｅｎｈａｎｃｅｍｅｎｔ ｔｙｐｅ）は、ゲート電圧をかけないときはチャネルが存在せずにドレイン電流が流れないものである。また、ＭＯＳは、金属（Ｍｅｔａｌ）−半導体酸化物（Ｏｘｉｄｅ）−半導体（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を意味している。

また、同一導電型で、かつ、異なるスレッショルド電圧を有する２個以上のＭＯＳトランジスタを直列に接続する事により基準電圧を発生する半導体装置が提案されている。
図３は、従来のディプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタを用いた他の基準電圧発生回路の回路構成図で、特許文献３に記載されているものである。この基準電圧発生回路は、同一導電型のディプレッション型ＭＯＳトランジスタ４１と少なくとも１個のエンハンスメント型ＭＯＳトランジスタ４２とをそれぞれ直列に接続し、第１の電圧供給端子４３を、ディプレッション型ＭＯＳトランジスタ４１のドレインＤに設け、第２の電圧供給端子４４を、エンハンスメント型ＭＯＳトランジスタ４２のうちの一つのトランジスタのソースＳに設け、ディプレッション型ＭＯＳトランジスタ４１のゲートを第２の電圧供給端子４４に接続し、エンハンスメント型ＭＯＳトランジスタ４２のゲートＧとドレインＤをそれぞれ接続し、出力端子４５をエンハンスメント型ＭＯＳトランジスタ４２のゲートＧとドレインＤの接続点に設けたものである。

また、ディプレッョン型ＭＯＳＦＥＴと、それと同一導電型のエンハンスメント型ＭＯＳＦＥＴ及び電流ミラー回路を構成する一対のＭＯＳＦＥＴからなる極めて簡単な回路により温度補償された基準電圧を得るようにした基準電圧発生回路が提案されている。
図４は、従来のディプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタを用いた更に他の基準電圧発生回路の回路構成図で、特許文献４に記載されているものである。この基準電圧発生回路において、ディプレッション型ＭＯＳＦＥＴ５３（Ｑ３）は、そのゲートＧとソースＳが共通化されて定電流源として動作する。ＭＯＳＦＥＴ５３（Ｑ３）のゲートＧとソースＳは、回路の接地電位等の低電圧側の電源線に接続される。このＭＯＳＦＥＴ５３（Ｑ３）のドレインＤから得られる定電流Ｉは、Ｐチャンネル型ＭＯＳＦＥＴ５１（Ｑ１）と５２（Ｑ２）からなる電流ミラー回路に供給される。すなわち、Ｐチャンネル型ＭＯＳＦＥＴ５１（Ｑ１）は、そのゲートＧとドレインＤが共通化されてダイオード形態にされる。ＭＯＳＦＥＴ５２（Ｑ２）は、ＭＯＳＦＥＴ５１（Ｑ１）とゲートＧとソースＳが共通化されて、ドレインＤからサイズ比に対応した電流αＩを出力する。電流ミラー回路を構成ＭＯＳＦＥＴ５１（Ｑ１）と５２（Ｑ２）のソースＳは、特に制限されないが、高電圧側の電源線に接続される。

ＭＯＳＦＥＴ５４（Ｑ４）は、ＭＯＳＦＥＴ５３（Ｑ３）と同じＮチャンネル型により構成され、エンハンスメント型とされる。ＭＯＳＦＥＴ５４（Ｑ４）のゲートＧとドレインＤは、ダイオード形態にされて、そのゲートＧとソースＳ間電圧が基準電圧Ｖｒとして出力される。ＭＯＳＦＥＴＱ４のソースは、特に制限されないが、ＭＯＳＦＥＴ５３（Ｑ３）のソースＳと同様に回路の接地電位側等の低電圧側の電源線に接続される。
また、基準電圧源の構成及び基準電圧生成の仕組みについては、非特許文献１に記載されている。

特開２００２−３６８１０７号公報 特公平４−６５５４６号公報 特開平８−３３５１２２号公報 特開平６−８３４６７号公報

"ＣＭＯＳアナログＩＣ回路の実務設計"（第３章） 吉田晴彦著、ＣＱ出版、２０１０年２月１５日発行

しかしながら、上述した特許文献１の回路は、不揮発性記憶素子で生成する基準電圧を調整するが、実際には高電圧を印可して不揮発性記憶素子を調整する必要がある。不揮発性記憶素子の閾値Ｖｔｈを調整して基準電圧を生成しているが、不揮発性記憶素子には、ディスターブと呼ばれる問題で電源電圧ＶＤＤを印可し続けると不揮発性記憶素子のトンネル酸化膜からのリークにより閾値Ｖｔｈが変動してしまい、基準電圧が変動してしまう問題がある。

また、上述した特許文献２に記載のディプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタとを使う基準電圧生成回路では、その温度特性はキャンセルされるが、ＭＯＳトランジスタの製造バラツキの依存性により、基準電圧が変動するという問題があった。また、上述した特許文献３及び４についても同様の問題があった。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生回路及び基準電圧発生方法を提供することにある。

本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、少なくとも１個以上の第１のディプレッション型ＭＯＳトランジスタと、少なくとも１個以上の第１のエンハンスメント型ＭＯＳトランジスタと、前記第１のディプレッション型ＭＯＳトランジスタと、コントロールゲート及びフローティングゲートが共通接続された第２のディプレッション型ＭＯＳトランジスタと、前記第１のエンハンスメント型ＭＯＳトランジスタと、コントロールゲート及びフローティングゲートが共通接続され、かつ、流れる電流が前記第２のディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流又は関連する電流である第２のエンハンスメント型ＭＯＳトランジスタとを備え、前記第１のディプレッション型ＭＯＳトランジスタ及び第１のエンハンスメント型ＭＯＳトランジスタが、トンネル酸化膜がある不揮発性記憶素子であり、前記第２のディプレッション型ＭＯＳトランジスタ及び第２のエンハンスメント型ＭＯＳトランジスタが、トンネル酸化膜がないゲート酸化膜を有する不揮発性記憶素子であることを特徴とする。

また、請求項２に記載の発明は、請求項１に記載の発明において、前記各ディプレッション型ＭＯＳトランジスタが、前記不揮発性記憶素子の消去動作によりなされ、前記各エンハンスメント型ＭＯＳトランジスタが、前記不揮発性記憶素子の書き込み動作によりなされることを特徴とする。
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記各ディプレッション型ＭＯＳトランジスタ及び各エンハンスメント型ＭＯＳトランジスタの端子を所望の電位に設定するスイッチ部を備えていることを特徴とする。

また、請求項４に記載の発明は、少なくとも１個以上の第１のディプレッション型ＭＯＳトランジスタと、流れる電流が前記第１のディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも１個以上の第１のエンハンスメント型ＭＯＳトランジスタと、前記第１のディプレッション型ＭＯＳトランジスタとコントロールゲート及びフローティングゲートが共通接続された第２のディプレッション型ＭＯＳトランジスタと、前記第１のエンハンスメント型ＭＯＳトランジスタとコントロールゲート及びフローティングゲートが共通接続され、かつ、流れる電流が前記第２のディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流又は関連する電流である第２のエンハンスメント型ＭＯＳトランジスタとを備え、前記第１のディプレッション型ＭＯＳトランジスタ及び第１のエンハンスメント型ＭＯＳトランジスタが、トンネル酸化膜がある不揮発性記憶素子であり、前記第２のディプレッション型ＭＯＳトランジスタ及び第２のエンハンスメント型ＭＯＳトランジスタが、トンネル酸化膜がないゲート酸化膜を有する不揮発性記憶素子であり、まず、前記複数の不揮発性記憶素子の各々に流れる電流が、互いに同じ又は関連する電流である前記複数の不揮発性記憶素子のうち少なくとも１個に対してエンハンスメント状態にするステップと、次に、前記複数の不揮発性記憶素子のうち少なくとも１個に対してディプレッション状態にするステップと、次に、前記基準電圧を発生するステップとを有することを特徴とする。

また、請求項５に記載の発明は、少なくとも１個以上の第１のディプレッション型ＭＯＳトランジスタと、流れる電流が前記第１のディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも１個以上の第１のエンハンスメント型ＭＯＳトランジスタと、前記第１のディプレッション型ＭＯＳトランジスタとコントロールゲート及びフローティングゲートが共通接続された第２のディプレッション型ＭＯＳトランジスタと、前記第１のエンハンスメント型ＭＯＳトランジスタとコントロールゲート及びフローティングゲートが共通接続され、かつ、流れる電流が前記第２のディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流又は関連する電流である第２のエンハンスメント型ＭＯＳトランジスタとを備え、前記第１のディプレッション型ＭＯＳトランジスタ及び第１のエンハンスメント型ＭＯＳトランジスタが、トンネル酸化膜がある不揮発性記憶素子であり、前記第２のディプレッション型ＭＯＳトランジスタ及び第２のエンハンスメント型ＭＯＳトランジスタが、トンネル酸化膜がないゲート酸化膜を有する不揮発性記憶素子であり、まず、前記複数の不揮発性記憶素子の各々に流れる電流が互いに同じ又は関連する電流である複数の不揮発性記憶素子のうち少なくとも１個に対して書き込み動作を行うステップと、次に、前記複数の不揮発性記憶素子のうち少なくとも１個に対して消去動作を行うステップと、次に、前記基準電圧を発生するステップとを有することを特徴とする。

本発明によれば、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生回路及び基準電圧発生方法を実現することができる。また、基準電圧を生成する回路の電流パスにＳＷが入らず、さらにディスターブによる閾値変動がないという効果を奏する。

従来の基準電圧発生回路を説明するための回路構成図である。 従来のディプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタを用いた基準電圧発生回路の回路構成図である。 従来のディプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタを用いた他の基準電圧発生回路の回路構成図である。 従来のディプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタを用いた更に他の基準電圧発生回路の回路構成図である。 （ａ），（ｂ）は、本発明に係る基準電圧発生回路の基本回路を説明するための回路構成図である。 図５（ｂ）の具体化した実際の回路構成図である。 本発明に係る基準電圧発生回路を説明するための基本的な回路構成図である。 （ａ），（ｂ）は、基準電圧発生回路の不揮発性記憶素子をエンハンスメント状態とディプレッション状態とになるように調整する第１の調整方法を説明するための図である。 （ａ），（ｂ）は、基準電圧発生回路の不揮発性記憶素子をエンハンスメント状態とディプレッション状態とになるように調整する第２の調整方法を説明するための図である。 （ａ），（ｂ）は、本発明に係る基準電圧発生回路を説明するための構成図である。 本発明に係る基準電圧発生回路の実際の回路例を示す構成図である。 図１１に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。 図１１に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。 図１３に示した本発明に係る基準電圧発生回路の実際の回路例における基準電圧ＶＲＥＦを確認する状態を示す図である。 図１３における書き込み時間に対するＭ２（Ｍ２ｗ，Ｍ２ｒ）の閾値の関係を示す図である。 図１１に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態を示す図である。 図１６における書き込み時間に対するＭ２（Ｍ２ｗ，Ｍ２ｒ）の閾値の関係を示す図である。 調整時間に対する基準電圧ＶＲＥＦの遷移状態を示す図である。 図１１に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態を示す図である。 図１９における書き込み時間に対するＭ１（Ｍ１ｗ，Ｍ１ｒ）の閾値の関係を示す図である。 図１１に示した本発明に係る基準電圧発生回路の実際の回路例における所望のディプレッション状態に遷移させる状態を示す図である。 図２１に示した本発明に係る基準電圧発生回路の実際の回路例における基準電圧ＶＲＥＦを確認する状態を示す図である。 図２１における書き込み時間に対するＭ１（Ｍ１ｗ，Ｍ１ｒ）の閾値の関係を示す図である。 調整時間に対する基準電圧ＶＲＥＦの遷移状態を示す図である。 図１１に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。 図２５における書き込み時間に対するＭ１（Ｍ１ｗ，Ｍ１ｒ）の閾値の関係を示す図である。 図１１に示した本発明に係る基準電圧発生回路の実際の回路例における所望のディプレッション状態に遷移させる状態を示す図である。 図２７に示した本発明に係る基準電圧発生回路の実際の回路例における基準電流ＩＲＥＦを確認する状態を示す図である。 図２７における書き込み時間に対するＭ１（Ｍ１ｗ，Ｍ１ｒ）の閾値の関係を示す図である。 調整時間に対する基準電流ＩＲＥＦの遷移状態を示す図である。 図１１に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。 図３１に示した本発明に係る基準電圧発生回路の実際の回路例における基準電圧ＶＲＥＦを確認する状態を示す図である。 図３１における書き込み時間に対するＭ２（Ｍ２ｗ，Ｍ２ｒ）の閾値の関係を示す図である。 図１１に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態を示す図である。 図３４における書き込み時間に対するＭ２（Ｍ２ｗ，Ｍ２ｒ）の閾値の関係を示す図である。 調整時間に対する基準電圧ＶＲＥＦの遷移状態を示す図である。 本発明に係る基準電圧発生方法を説明するためのフローチャートを示す図である。 本発明に係る他の基準電圧発生方法を説明するためのフローチャートを示す図である。

以下、図面を参照して本発明の実施例について説明する。
本発明の基準電圧発生回路は、不揮発性記憶素子がエンハンスメント型ＭＯＳトランジスタとディプレッション型ＭＯＳトランジスタの２状態にすることができることを利用して基準電圧を生成するものである。
図５（ａ），（ｂ）は、本発明に係る基準電圧発生回路の基本回路を説明するための回路構成図で、図５（ａ）は、ディプレッションＭＯＳトランジスタとエンハンスメントＭＯＳトランジスタを使った回路図で、図５（ｂ）は、不揮発性記憶素子がエンハンスメント型ＭＯＳトランジスタとディプレッション型ＭＯＳトランジスタの２状態を示す図である。この基本回路は、図２に示したディプレッションＭＯＳトランジスタとエンハンスメントＭＯＳトランジスタを使った回路図と同じになる。

本発明に係る基準電圧発生回路は、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生回路で、少なくとも１個以上のディプレッション型ＭＯＳトランジスタ６１（Ｍ１）と、流れる電流がディプレッション型ＭＯＳトランジスタ６１（Ｍ１）に流れる電流と同じ電流又は関連する電流である少なくとも１個以上のエンハンスメント型ＭＯＳトランジスタ６２（Ｍ２）とを備え、各ＭＯＳトランジスタ６１，６２が不揮発性記憶素子である。

つまり、図５（ｂ）に示したように、基準電圧発生回路の下段側の不揮発性記憶素子をエンハンスメント状態になるように調整して、上段側の不揮発性記憶素子をディプレッション状態になるように調整する。不揮発性記憶素子は、フローティングゲートを有するＭＯＳトランジスタにより構成され、書き込み消去ができる。例えば、電気的な書き込み消去をするＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリなどがあげられる。または、紫外線による書き込み消去をするＵＶＥＲＯＭなどであってもよい。不揮発性記憶素子は、エンハンスメント状態とディプレッション状態にすることができるＮＭＯＳタイプの素子である。

図６は、図５（ｂ）の具体化した実際の回路構成図である。図６における基準電圧ＶＲＥＦを出力している状態でのスイッチ（ＳＷ）の状態は、以下のようになる。
ＳＷ１：ＶＤＤ
ＳＷ２：ＶＳＳ
ＳＷ３，ＳＷ４：ＯＰＥＮ
ＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８：ＳＨＯＲＴ（接続）
ＳＷ９，ＳＷ１０：任意（どちらでもＯＫ、図６ではＶＳＳ）
この状態でＭ１がディプレッション状態、Ｍ２がエンハンスメント状態のとき、基準電圧ＶＲＥＦが生成される。つまり、本発明の基準電圧発生回路は、各ＭＯＳトランジスタの各端子を所望の電位に設定するスイッチ部を備えている。

図中のＳＷは、高電圧に動作するＳＷにする必要がある。高電圧で動作するＳＷは通常のＳＷに比べてＯＮ抵抗が大きい。特にＳＷ１，ＳＷ６，ＳＷ８，ＳＷ２は基準電圧回路の電流パスに入っているため、ＳＷのＯＮ抵抗が基準電圧に影響を及ぼす。また、不揮発性記憶素子の閾値Ｖｔｈを調整して基準電圧を生成しているが、不揮発性記憶素子にはディスターブと呼ばれる問題で電源電圧ＶＤＤを印可し続けると不揮発性記憶素子のトンネル酸化膜からのリークにより閾値Ｖｔｈが変動してしまい、基準電圧が変動してしまうという問題がある。

図７は、本発明に係る基準電圧発生回路を説明するための基本的な回路構成図で、不揮発性記憶素子をディプレッション側Ｍ１、エンハンスメント側Ｍ２それぞれトンネル酸化膜がある不揮発性記憶素子とトンネル酸化膜がない不揮発性記憶素子の２つをコントロールゲートとフローティングゲートをつなげた不揮発性記憶素子を配置する。閾値Ｖｔｈの調整はそれぞれＭ１ｗ，Ｍ２ｗで行う。Ｍ１ｗとＭ１ｒはコントロールゲート、フローティングゲートがつながっているため、同じ閾値Ｖｔｈになる。基準電圧を生成するのはＭ１ｒ，Ｍ２ｒで従来回路のように電流パスにＳＷが入らない。また、電源電圧を印可するＭ１ｒ，Ｍ２ｒにはトンネル酸化膜がないのでディスターブによる閾値Ｖｔｈの変動もない。

上述した図５（ｂ）に示したように、基準電圧発生回路の不揮発性記憶素子をエンハンスメント状態とディプレッション状態とになるように調整する調整方法は、以下に説明するような２通りがある。
図８（ａ），（ｂ）は、基準電圧発生回路の不揮発性記憶素子をエンハンスメント状態とディプレッション状態とになるように調整する第１の調整方法を説明するための図である。

不揮発性記憶素子Ｍ１（Ｍ１ｗ，Ｍ１ｒ）をエンハンスメント状態にし、外部から調整用の電流Ｉｒｅｆを印可して、下側の不揮発性記憶素子Ｍ２（Ｍ２ｗ，Ｍ２ｒ）をエンハンスメント状態になるようにして、ＶＲＥＦを所望の電圧に調整する。その後、外部からの調整用電流Ｉｒｅｆを止めて、上側の不揮発性記憶素子Ｍ１（Ｍ１ｗ，Ｍ１ｒ）をディプレッション状態になるようにして、外部からの調整用電流Ｉｒｅｆと同じになるように調整する（ＶＲＥＦをモニタしながら調整し、所望の電圧に調整する）。

図９（ａ），（ｂ）は、基準電圧発生回路の不揮発性記憶素子をエンハンスメント状態とディプレッション状態とになるように調整する第２の調整方法を説明するための図である。
上側の不揮発性記憶素子Ｍ１（Ｍ１ｗ，Ｍ１ｒ）をディプレッション状態になるようにして、回路に流れる電流Ｉｒｅｆを調整する。その後、下側の不揮発性記憶素子Ｍ２（Ｍ２ｗ，Ｍ２ｒ）をエンハンスメント状態になるようにして、ＶＲＥＦを所望の電圧に調整する（ＶＲＥＦをモニタしながら調整し、所望の電圧に調整する）。

図１０（ａ），（ｂ）は、本発明に係る基準電圧発生回路を説明するための構成図で、図１０（ａ）は、エンハンスメント状態の遷移を示し、図１０（ｂ）は、ディプレッション状態の遷移を示している。
不揮発性記憶素子は、エンハンスメント状態とディプレッション状態にすることができるＮＭＯＳタイプの素子であり、それぞれの状態にするバイアス条件は、ＦＮトンネリング（ファウラ−ノルドハイム トンネリング）を使用した場合、図１０（ａ），（ｂ）のようになる。このようなバイアス条件を印可すると経時的に状態が遷移する。なお、図中のＶＰＰは不揮発性記憶素子がＦＮトンネリングをするために必要な電圧で、通常は１０Ｖ以上である。

つまり、本発明の基準電圧発生回路は、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生回路であり、少なくとも１個以上のディプレッション型ＭＯＳトランジスタと、流れる電流がディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも１個以上のエンハンスメント型ＭＯＳトランジスタとを備え、各ＭＯＳトランジスタは不揮発性記憶素子である。

図１０（ｂ）に示したＶＰＰは、不揮発性記憶素子がＦＮトンネリングをするために必要な電圧で、通常は１０Ｖ以上である。不揮発性記憶素子の書き込み動作は、コントロールゲート端子にＶＰＰを印加し、ソース端子を０Ｖに接地し、ドレイン端子をフローティング状態にする。すると、ＦＮトンネリングによりフローティングゲートに電子が注入され、不揮発性記憶素子の閾値が上がる。このようにフローティングゲートに電子が注入している場合は電流が流れないエンハンスメント状態になる。

一方、不揮発性記憶素子の消去動作は、コントロールゲート端子を０Ｖに接地し、ソース端子にＶＰＰを印加し、ドレイン端子をフローティングと状態にする。すると、ＦＮトンネリングによりフローティングゲートから電子が放出され、不揮発性記憶素子の閾値が下がる。このようにフローティングゲートから電子が放出されている場合は電流が流れるディプレッション状態になる。

つまり、各ディプレッション型ＭＯＳトランジスタは、不揮発性記憶素子の消去動作によりなされ、各エンハンスメント型ＭＯＳトランジスタは、不揮発性記憶素子の書き込み動作によりなされる。
図１１は、本発明に係る基準電圧発生回路の実際の回路例を示す構成図で、図７に示した回路構成と同じである。図１１における基準電圧ＶＲＥＦを出力している状態でのスイッチ（ＳＷ）の状態は、以下のようになる。
ＳＷ１：ＶＳＳ
ＳＷ２：ＶＳＳ
ＳＷ３，ＳＷ４：ＯＰＥＮ
ＳＷ５，ＳＷ７，ＳＷ８：ＳＨＯＲＴ（接続）
ＳＷ９，ＳＷ１０：任意（どちらでもＯＫ）

この状態でＭ１（Ｍ１ｗ，Ｍ１ｒ）がディプレッション状態、Ｍ２（Ｍ２ｗ，Ｍ２ｒ）がエンハンスメント状態のとき、基準電圧ＶＲＥＦが生成される。つまり、各ディプレッション型ＭＯＳトランジスタ及び各エンハンスメント型ＭＯＳトランジスタの端子を所望の電位に設定するスイッチ部を備えている。

つまり、本発明の基準電圧発生回路は、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生回路である。
少なくとも１個以上の第１のディプレッション型ＭＯＳトランジスタＭ１ｗと、少なくとも１個以上の第１のエンハンスメント型ＭＯＳトランジスタＭ２ｗと、第１のディプレッション型ＭＯＳトランジスタＭ１ｗとコントロールゲートが共通接続されフローティングゲートが共通接続された第２のディプレッション型ＭＯＳトランジスタＭ１ｒと、第１のエンハンスメント型ＭＯＳトランジスタＭ２ｗとコントロールゲートが共通接続されフローティングゲートが共通接続され、かつ、流れる電流が第２のディプレッション型ＭＯＳトランジスタＭ１ｒに流れる電流と同じ電流又は関連する電流である第２のエンハンスメント型ＭＯＳトランジスタＭ２ｒとを備えている。

また、第１のディプレッション型ＭＯＳトランジスタＭ１ｗ及び第１のエンハンスメント型ＭＯＳトランジスタＭ２ｗは、トンネル酸化膜がある不揮発性記憶素子であり、第２のディプレッション型ＭＯＳトランジスタＭ１ｒ及び第２のエンハンスメント型ＭＯＳトランジスタＭ２ｒは、トンネル酸化膜がない不揮発性記憶素子である。
上述した図８（ａ），（ｂ）に示した第１の調整方法による調整シーケンスは、以下に説明する図１２乃至図２４に示す＜調整シーケンス（１）＞乃至＜調整シーケンス（５）＞のとおりである。

＜調整シーケンス（１）＞
図１２は、図１１に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。不揮発性記憶素子Ｍ１（Ｍ１ｗ，Ｍ１ｒ）をエンハンスメント状態（閾値を基準電圧ＶＲＥＦよりも大きく）にする。このエンハンスメント状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＳＳ
ＳＷ２：ＶＳＳ
ＳＷ３：ＳＨＯＲＴ
ＳＷ４：ＯＰＥＮ
ＳＷ５，ＳＷ７：ＯＰＥＮ
ＳＷ９：ＶＰＰ
ＳＷ１０：任意

＜調整シーケンス（２）＞
図１３は、図１１に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。不揮発性記憶素子Ｍ２（Ｍ２ｗ，Ｍ２ｒ）をエンハンスメント状態（閾値を基準電圧ＶＲＥＦよりも大きく）にする。このエンハンスメント状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＳＳ
ＳＷ２：ＶＳＳ
ＳＷ３：ＯＰＥＮ
ＳＷ４：ＳＨＯＲＴ
ＳＷ５，ＳＷ７：ＯＰＥＮ
ＳＷ９：任意
ＳＷ１０：ＶＰＰ

図１４は、図１３に示した本発明に係る基準電圧発生回路の実際の回路例における基準電圧ＶＲＥＦを確認する状態を示す図である。この確認状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＳＳ
ＳＷ２：ＶＳＳ
ＳＷ３：ＯＰＥＮ
ＳＷ４：ＯＰＥＮ
ＳＷ５：ＯＰＥＮ
ＳＷ７：ＳＨＯＲＴ
ＳＷ９：任意
ＳＷ１０：任意

図１５は、図１３における書き込み時間に対するＭ２（Ｍ２ｗ，Ｍ２ｒ）の閾値の関係を示す図である。上述した図１４の状態では、Ｍ２（Ｍ２ｗ，Ｍ２ｒ）の閾値が、図１５のように経時的に変化して徐々に増加する。書き込み時間を任意に調整することでＭ２（Ｍ２ｗ，Ｍ２ｒ）の閾値Ｖｔｈを所望の基準電圧ＶＲＥＦより大きな値にする（確認は図１４のように、外部から調整用電流Ｉｒｅｆを印可して、ＶＲＥＦをモニタする）。

＜調整シーケンス（３）＞
図１６は、図１１に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態を示す図である。外部から調整用電流Ｉｒｅｆを印可して、不揮発性記憶素子Ｍ２（Ｍ２ｗ，Ｍ２ｒ）を所望のエンハンスメント状態にすることで基準電圧ＶＲＥＦを調整する。ＶＲＥＦをモニタして確認しながら実施する。ＶＲＥＦが所望の電圧より下がりすぎた場合は、調整シーケンス（１）に戻る。このエンハンスメント状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＳＳ
ＳＷ２：ＶＰＰ
ＳＷ３：ＯＰＥＮ
ＳＷ４：ＳＨＯＲＴ
ＳＷ５，ＳＷ７：ＯＰＥＮ
ＳＷ９：任意
ＳＷ１０：ＶＳＳ

図１７は、図１６における書き込み時間に対するＭ２（Ｍ２ｗ，Ｍ２ｒ）の閾値の関係を示す図である。上述した図１６の状態ではＭ２（Ｍ２ｗ，Ｍ２ｒ）の閾値が、図１７に示すように経時的に変化する。書き込み時間を調整することでＭ２（Ｍ２ｗ，Ｍ２ｒ）の閾値Ｖｔｈを基準電圧ＶＲＥＦ値にする。
図１８は、調整時間に対する基準電圧ＶＲＥＦの遷移状態を示す図である。上述した＜調整シーケンス（１）＞及び＜調整シーケンス（２）＞の基準電圧ＶＲＥＦの遷移状態を示している。これで外部から調整用電流Ｉｒｅｆを使ったときのＶＲＥＦの調整は終了する。

＜調整シーケンス（４）＞
図１９は、図１１に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態を示す図である。不揮発性記憶素子Ｍ１（Ｍ１ｗ，Ｍ１ｒ）をエンハンスメント状態にする。このエンハンスメント状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＳＳ
ＳＷ２：ＶＳＳ
ＳＷ３：ＳＨＯＲＴ
ＳＷ４：ＯＰＥＮ
ＳＷ５，ＳＷ７：ＯＰＥＮ
ＳＷ９：ＶＰＰ
ＳＷ１０：任意

図２０は、図１９における書き込み時間に対するＭ１（Ｍ１ｗ，Ｍ１ｒ）の閾値の関係を示す図である。上述した図１９の状態では、Ｍ１（Ｍ１ｗ，Ｍ１ｒ）の閾値が、図２０に示すように経時的に変化して徐々に増加する。書き込み時間を調整することでＭ１（Ｍ１ｗ，Ｍ１ｒ）の閾値Ｖｔｈをエンハンスメント状態にする。

＜調整シーケンス（５）＞
図２１は、図１１に示した本発明に係る基準電圧発生回路の実際の回路例における所望のディプレッション状態に遷移させる状態を示す図である。不揮発性記憶素子Ｍ１（Ｍ１ｗ，Ｍ１ｒ）を所望のディプレッション状態にすることで基準電圧ＶＲＥＦを調整する。ＶＲＥＦをモニタして確認しながら実施する。ＶＲＥＦが所望の電圧より上がりすぎた場合は、調整シーェンス（３）に戻る。このディプレッション状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＰＰ
ＳＷ２：ＶＳＳ
ＳＷ３：ＳＨＯＲＴ
ＳＷ４：ＯＰＥＮ
ＳＷ５，ＳＷ７：ＯＰＥＮ
ＳＷ９：ＶＳＳ
ＳＷ１０：任意

図２２は、図２１に示した本発明に係る基準電圧発生回路の実際の回路例における基準電圧ＶＲＥＦを確認する状態を示す図である。この確認状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＳＳ
ＳＷ２：ＶＳＳ
ＳＷ３：ＯＰＥＮ
ＳＷ４：ＯＰＥＮ
ＳＷ５：ＳＨＯＲＴ
ＳＷ７：ＳＨＯＲＴ
ＳＷ９：任意
ＳＷ１０：任意

図２３は、図２１における書き込み時間に対するＭ１（Ｍ１ｗ，Ｍ１ｒ）の閾値の関係を示す図である。上述した図２１の状態ではＭ１（Ｍ１ｗ，Ｍ１ｒ）の閾値が、図２３のように経時的に変化する。書き込み時間を調整することでＭ１（Ｍ１ｗ，Ｍ１ｒ）の閾値Ｖｔｈを外部から印可した調整用電流Ｉｒｅｆと同じ電流になるように調整する。

図２４は、調整時間に対する基準電圧ＶＲＥＦの遷移状態を示す図である。上述した＜調整シーケンス（３）＞及び＜調整シーケンス（４）＞の基準電圧ＶＲＥＦの遷移状態を示している。これでＶＲＥＦの調整は終了する。
また、上述した図９（ａ），（ｂ）に示した第２の調整方法による調整シーケンスは、以下に説明する＜調整シーケンス（１）＞乃至＜調整シーケンス（４）＞のとおりである。

＜調整シーケンス（１）＞
図２５は、図１１に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。不揮発性記憶素子Ｍ１（Ｍ１ｗ，Ｍ１ｒ）をエンハンスメント状態にする。このエンハンスメント状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＳＳ
ＳＷ２：ＶＳＳ
ＳＷ３：ＳＨＯＲＴ
ＳＷ４：ＯＰＥＮ
ＳＷ５，ＳＷ７：ＯＰＥＮ
ＳＷ９：ＶＰＰ
ＳＷ１０：任意

図２６は、図２５における書き込み時間に対するＭ１（Ｍ１ｗ，Ｍ１ｒ）の閾値の関係を示す図である。上述した図２５の状態ではＭ１（Ｍ１ｗ，Ｍ１ｒ）の閾値が、図２６のように経時的に変化して徐々に増加する。書き込み時間を調整することでＭ１（Ｍ１ｗ，Ｍ１ｒ）の閾値Ｖｔｈをエンハンスメント状態にする。

＜調整シーケンス（２）＞
図２７は、図１１に示した本発明に係る基準電圧発生回路の実際の回路例における所望のディプレッション状態に遷移させる状態を示す図である。不揮発性記憶素子Ｍ１（Ｍ１ｗ，Ｍ１ｒ）を所望のディプレッション状態にすることで基準電流ＩＲＥＦを調整する。ＩＲＥＦをモニタして確認しながら実施する。ＩＲＥＦが所望の電流より大きくなった場合は、調整シーケンス（１）に戻る。このディプレッション状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＰＰ
ＳＷ２：ＶＳＳ
ＳＷ３：ＳＨＯＲＴ
ＳＷ４：ＯＰＥＮ
ＳＷ５，ＳＷ７：ＯＰＥＮ
ＳＷ９：ＶＳＳ
ＳＷ１０：任意

図２８は、図２７に示した本発明に係る基準電圧発生回路の実際の回路例における基準電流ＩＲＥＦを確認する状態を示す図である。この確認状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＳＳ
ＳＷ２：ＶＳＳ
ＳＷ３：ＯＰＥＮ
ＳＷ４：ＯＰＥＮ
ＳＷ５：ＳＨＯＲＴ
ＳＷ７：ＯＰＥＮ
ＳＷ９：任意
ＳＷ１０：任意

図２９は、図２７における書き込み時間に対するＭ１（Ｍ１ｗ，Ｍ１ｒ）の閾値の関係を示す図である。上述した図２７の状態ではＭ１（Ｍ１ｗ，Ｍ１ｒ）の閾値が、図２９のように経時的に変化する。書き込み時間を調整することでＭ１（Ｍ１ｗ，Ｍ１ｒ）の閾値Ｖｔｈを基準電流Ｉｒｅｆになるように調整する。
図３０は、調整時間に対する基準電流ＩＲＥＦの遷移状態を示す図である。上述した＜調整シーケンス（１）＞及び＜調整シーケンス（２）＞の基準電流ＩＲＥＦの遷移状態を示している。これでＩＲＥＦの調整は終了する。

＜調整シーケンス（３）＞
図３１は、図１１に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。不揮発性記憶素子Ｍ２（Ｍ２ｗ，Ｍ２ｒ）をエンハンスメント状態（閾値を基準電圧ＶＲＥＦよりも大きく）にする。このエンハンスメント状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＳＳ
ＳＷ２：ＶＳＳ
ＳＷ３：ＯＰＥＮ
ＳＷ４：ＳＨＯＲＴ
ＳＷ５，ＳＷ７：ＯＰＥＮ
ＳＷ９：任意
ＳＷ１０：ＶＰＰ

図３２は、図３１に示した本発明に係る基準電圧発生回路の実際の回路例における基準電圧ＶＲＥＦを確認する状態を示す図である。この確認状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＤＤ
ＳＷ２：ＶＳＳ
ＳＷ３：ＯＰＥＮ
ＳＷ４：ＯＰＥＮ
ＳＷ５：ＯＰＥＮ
ＳＷ７：ＳＨＯＲＴ
ＳＷ９：任意
ＳＷ１０：任意

図３３は、図３１における書き込み時間に対するＭ２（Ｍ２ｗ，Ｍ２ｒ）の閾値の関係を示す図である。上述した図３１の状態ではＭ２（Ｍ２ｗ，Ｍ２ｒ）の閾値が、図３３のように経時的に変化して徐々に増加する。書き込み時間を調整することでＭ２（Ｍ２ｗ，Ｍ２ｒ）の閾値Ｖｔｈを基準電圧ＶＲＥＦより大きな値にする（確認は図３２）。

＜調整シーケンス（４）＞
図３４は、図１１に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態を示す図である。不揮発性記憶素子Ｍ２（Ｍ２ｗ，Ｍ２ｒ）を所望のエンハンスメント状態にすることで基準電圧ＶＲＥＦを調整する。ＶＲＥＦをモニタして確認しながら実施する。ＶＲＥＦが所望の電圧より下がりすぎた場合は、調整シーケンス（３）に戻る。このエンハンスメント状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＤＤ
ＳＷ２：ＶＰＰ
ＳＷ３：ＯＰＥＮ
ＳＷ４：ＳＨＯＲＴ
ＳＷ５，ＳＷ７：ＯＰＥＮ
ＳＷ９：任意
ＳＷ１０：ＶＳＳ
図３５は、図３４における書き込み時間に対するＭ２（Ｍ２ｗ，Ｍ２ｒ）の閾値の関係を示す図である。上述した図３４の状態ではＭ２（Ｍ２ｗ，Ｍ２ｒ）の閾値が、図３５のように経時的に変化する。書き込み時間を調整することでＭ２（Ｍ２ｗ，Ｍ２ｒ）の閾値Ｖｔｈを基準電圧ＶＲＥＦ値にする。

図３６は、調整時間に対する基準電圧ＶＲＥＦの遷移状態を示す図である。上述した＜調整シーケンス（３）＞及び＜調整シーケンス（４）＞の基準電圧ＶＲＥＦの遷移状態を示している。これでＶＲＥＦの調整は終了する。
図３７は、本発明に係る基準電圧発生方法を説明するためのフローチャートを示す図である。本発明の基準電圧発生方法は、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生方法である。

少なくとも１個以上の第１ディプレッション型ＭＯＳトランジスタと、流れる電流が第１ディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも１個以上の第２エンハンスメント型ＭＯＳトランジスタと、の第１ディプレッション型ＭＯＳトランジスタとコントロールゲートが共通接続されフローティングゲートが共通接続された第２ディプレッション型ＭＯＳトランジスタと、の第１エンハンスメント型ＭＯＳトランジスタとコントロールゲートが共通接続されフローティングゲートが共通接続され、かつ、流れる電流が第２ディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流又は関連する電流である第２エンハンスメント型ＭＯＳトランジスタとを備え、第１ディプレッション型ＭＯＳトランジスタおよび第１エンハンスメント型ＭＯＳトランジスタが、トンネル酸化膜がある不揮発性記憶素子であり、第２ディプレッション型ＭＯＳトランジスタおよび第２エンハンスメント型ＭＯＳトランジスタが、トンネル酸化膜がない不揮発性記憶素子であり。

まず、複数の不揮発性記憶素子の各々に流れる電流が、互いに同じ又は関連する電流である複数の不揮発性記憶素子のうち少なくとも１個に対してエンハンスメント状態にするステップ（Ｓ１）と、次に、複数の不揮発性記憶素子のうち少なくとも１個に対してディプレッション状態にするステップ（Ｓ２）と、次に、基準電圧を発生するステップ（Ｓ３）とを有する。

図３８は、本発明に係る他の基準電圧発生方法を説明するためのフローチャートを示す図である。本発明の基準電圧発生方法は、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生方法である。
少なくとも１個以上の第１ディプレッション型ＭＯＳトランジスタと、流れる電流が第１ディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも１個以上の第１エンハンスメント型ＭＯＳトランジスタと、の第１ディプレッション型ＭＯＳトランジスタとコントロールゲートが共通接続されフローティングゲートが共通接続された第２ディプレッション型ＭＯＳトランジスタと、の第１エンハンスメント型ＭＯＳトランジスタとコントロールゲートが共通接続されフローティングゲートが共通接続され、かつ、流れる電流が第２ディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流又は関連する電流である第２エンハンスメント型ＭＯＳトランジスタとを備え、第１ディプレッション型ＭＯＳトランジスタおよび第１エンハンスメント型ＭＯＳトランジスタが、トンネル酸化膜がある不揮発性記憶素子であり、第２ディプレッション型ＭＯＳトランジスタおよび第２エンハンスメント型ＭＯＳトランジスタが、トンネル酸化膜がない不揮発性記憶素子である。

まず、複数の不揮発性記憶素子の各々に流れる電流が互いに同じ又は関連する電流である複数の不揮発性記憶素子のうち少なくとも１個に対して書き込み動作を行うステップ（Ｓ１１）と、次に、複数の不揮発性記憶素子のうち少なくとも１個に対して消去動作を行うステップ（Ｓ１２）と、次に、基準電圧を発生するステップ（Ｓ１３）とを有する。
また、生成される基準電圧ＶＲＥＦは、ディプレッションＭＯＳを使用した回路と同じで、温度特性も同様である。生成される基準電圧の調整は、不揮発性記憶素子により調整することができる。同じ不揮発性記憶素子を使うため、プロセス的なばらつきも抑制できる。また、基準電圧を生成するのはＭ１ｒ，Ｍ２ｒで従来回路のように電流パスにＳＷが入らない。また、電源電圧を印可するＭ１ｒ，Ｍ２ｒには、トンネル酸化膜がないのでディスターブによる閾値Ｖｔｈの変動もない。

本発明は、ＦＮトンネリング（ファウラ−ノルドハイム トンネリング）を使用した不揮発性記憶素子を例にしたが、他の方法(ＣＨＥ；：チャネルホットエレクトロン注入)などで閾値を変動させる不揮発性記憶素子でもよい。
また、本発明は、特許文献２回路構成を例としたが、特許文献３や特許文献４などの回路構成であっても、同様に不揮発性記憶素子を使った基準電圧発生回路を生成できることは明らかである。

３１ ディプレッション型ＭＯＳトランジスタのゲート
３２ エンハンスメント型ＭＯＳトランジスタのゲート
３３ ディプレッション型ＭＯＳトランジスタのソース及びエンハンスメント型ＭＯＳトランジスタのドレイン
３４ ディプレッション型ＭＯＳトランジスタのドレイン
３５ エンハンスメント型ＭＯＳトランジスタのソース
３６ 出力端子
４１ ディプレッション型ＭＯＳトランジスタ
４２ エンハンスメント型ＭＯＳトランジスタ
４３ 第１の電圧供給端子
４４ 第２の電圧供給端子
４５ 出力端子
５１（Ｑ１），５２（Ｑ２） Ｐチャンネル型ＭＯＳＦＥＴ
５３（Ｑ３） ディプレッション型ＭＯＳＦＥＴ
５４（Ｑ４），５３（Ｑ３） ＭＯＳＦＥＴ
６１（Ｍ１） ディプレッション型ＭＯＳトランジスタ
６２（Ｍ２） エンハンスメント型ＭＯＳトランジスタ

Claims (5)

1. 少なくとも１個以上の第１のディプレッション型ＭＯＳトランジスタと、
   少なくとも１個以上の第１のエンハンスメント型ＭＯＳトランジスタと、
   前記第１のディプレッション型ＭＯＳトランジスタと、コントロールゲート及びフローティングゲートが共通接続された第２のディプレッション型ＭＯＳトランジスタと、
   前記第１のエンハンスメント型ＭＯＳトランジスタと、コントロールゲート及びフローティングゲートが共通接続され、かつ、流れる電流が前記第２のディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流又は関連する電流である第２のエンハンスメント型ＭＯＳトランジスタとを備え、
   前記第１のディプレッション型ＭＯＳトランジスタ及び第１のエンハンスメント型ＭＯＳトランジスタが、トンネル酸化膜がある不揮発性記憶素子であり、
   前記第２のディプレッション型ＭＯＳトランジスタ及び第２のエンハンスメント型ＭＯＳトランジスタが、トンネル酸化膜がないゲート酸化膜を有する不揮発性記憶素子であることを特徴とする基準電圧発生回路。
2. 前記各ディプレッション型ＭＯＳトランジスタが、前記不揮発性記憶素子の消去動作によりなされ、前記各エンハンスメント型ＭＯＳトランジスタが、前記不揮発性記憶素子の書き込み動作によりなされることを特徴とする請求項１に記載の基準電圧発生回路。
3. 前記各ディプレッション型ＭＯＳトランジスタ及び各エンハンスメント型ＭＯＳトランジスタの端子を所望の電位に設定するスイッチ部を備えていることを特徴とする請求項１又は２に記載の基準電圧発生回路。
4. 少なくとも１個以上の第１のディプレッション型ＭＯＳトランジスタと、流れる電流が前記第１のディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも１個以上の第１のエンハンスメント型ＭＯＳトランジスタと、前記第１のディプレッション型ＭＯＳトランジスタとコントロールゲート及びフローティングゲートが共通接続された第２のディプレッション型ＭＯＳトランジスタと、前記第１のエンハンスメント型ＭＯＳトランジスタとコントロールゲート及びフローティングゲートが共通接続され、かつ、流れる電流が前記第２のディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流又は関連する電流である第２のエンハンスメント型ＭＯＳトランジスタとを備え、前記第１のディプレッション型ＭＯＳトランジスタ及び第１のエンハンスメント型ＭＯＳトランジスタが、トンネル酸化膜がある不揮発性記憶素子であり、前記第２のディプレッション型ＭＯＳトランジスタ及び第２のエンハンスメント型ＭＯＳトランジスタが、トンネル酸化膜がないゲート酸化膜を有する不揮発性記憶素子であり、
   まず、前記複数の不揮発性記憶素子の各々に流れる電流が、互いに同じ又は関連する電流である前記複数の不揮発性記憶素子のうち少なくとも１個に対してエンハンスメント状態にするステップと、
   次に、前記複数の不揮発性記憶素子のうち少なくとも１個に対してディプレッション状態にするステップと、
   次に、前記基準電圧を発生するステップと
   を有することを特徴とする基準電圧発生方法。
5. 少なくとも１個以上の第１のディプレッション型ＭＯＳトランジスタと、流れる電流が前記第１のディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも１個以上の第１のエンハンスメント型ＭＯＳトランジスタと、前記第１のディプレッション型ＭＯＳトランジスタとコントロールゲート及びフローティングゲートが共通接続された第２のディプレッション型ＭＯＳトランジスタと、前記第１のエンハンスメント型ＭＯＳトランジスタとコントロールゲート及びフローティングゲートが共通接続され、かつ、流れる電流が前記第２のディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流又は関連する電流である第２のエンハンスメント型ＭＯＳトランジスタとを備え、前記第１のディプレッション型ＭＯＳトランジスタ及び第１のエンハンスメント型ＭＯＳトランジスタが、トンネル酸化膜がある不揮発性記憶素子であり、前記第２のディプレッション型ＭＯＳトランジスタ及び第２のエンハンスメント型ＭＯＳトランジスタが、トンネル酸化膜がないゲート酸化膜を有する不揮発性記憶素子であり、
   まず、前記複数の不揮発性記憶素子の各々に流れる電流が互いに同じ又は関連する電流である複数の不揮発性記憶素子のうち少なくとも１個に対して書き込み動作を行うステップと、
   次に、前記複数の不揮発性記憶素子のうち少なくとも１個に対して消去動作を行うステップと、
   次に、前記基準電圧を発生するステップと
   を有することを特徴とする基準電圧発生方法。

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