JP2018101454A - 不揮発性半導体記憶装置、及びそのしきい値電圧の測定方法、及びその読出し電圧の設定方法 - Google Patents

Abstract

【課題】メモリセルの正及び負のしきい値電圧の測定及び書換え回数の長寿命化が図れる不揮発性半導体記憶装置を提供する。【解決手段】メモリセルＭＣ１はメモリトランジスタＭ９を備える。メモリトランジスタＭ９の制御ゲートＣＧ９及びソースには、第３選択トランジスタＭ１１を介してパッドＰＡＤ１が、第４選択トランジスタＭ１２を介してパッドＰＡＤ２がそれぞれ結合される。パッドＰＡＤ１に印加する第１供給電位Ｖｐａｄ１とパッドＰＡＤ２に印加する第２供給電位Ｖｐａｄ２との大小関係をＶｐａｄ１≦Ｖｐａｄ２の範囲で第１供給電位Ｖｐａｄ１を変化させ、メモリトランジスタＭ９の動作の反転状態をセンスアンプＳＡ１で検出してメモリトランジスタＭ９の負のしきい値電圧Ｖｔｈ２を測定する。【選択図】図１

Description

本発明は、電気的に再書込み可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）、及びそのしきい値電圧の測定方法、及びその読出し電圧の設定方法に関する。

電気的に再書込み可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ＆ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）は、不揮発性メモリを使用することが必要な数多くの用途にみられる。従来、ＥＥＰＲＯＭのスクリーニングにおいては、メモリセル１つ１つのしきい値電圧を測定することが重要となっている。

特許文献１（特開平２−２４４５００号公報）の図１及び図３に記載のＥＥＰＲＯＭテスト回路では、列アドレスバッファと、行列デコーダと、マルチプレクサと、センスアンプと、メモリアレイと、ダミーメモリとを備える。データ“１”が書き込まれているＮＭＯＳ６２ｉｊのしきい値電圧Ｖｔ１を測定する場合は、一定電圧Ｖｗ（例えば２Ｖ）がＮＭＯＳ７２ｉのゲートＣＧ２に印加されると共に、外部端子６６及びＮＭＯＳ６５等を介して可変電圧Ｖｍ１がＮＭＯＳ６２ｉｊのゲートＣＧ１に印加される。可変電圧Ｖｍ１が２Ｖ（＝Ｖｗ）の時は、ＮＭＯＳ６２ｉｊがオフ状態で、それに流れる電流Ｉｉｊはほぼ０である。可変電圧Ｖｍ１を上昇していくと、ＮＭＯＳ６２ｉｊがオン状態となり、それに流れる電流Ｉｉｊがダミーメモリセル側の電流ＩＤｉ値を超えた時点で、センスアンプの出力信号が反転する。この時のＶｍ１をしきい値電圧Ｖｔ１とみなす。データ“０”が書き込まれているＮＭＯＳ６２ｉｊのしきい値電圧Ｖｔ０を測定する場合は、一定電圧ＶｗをＮＭＯＳ６２ｉｊのゲートＣＧ１に印加し、外部端子７６及びＮＭＯＳ７５を介して可変電圧Ｖｍ２をＮＭＯＳ７２ｉのゲートＣＧ２に印加する。可変電圧Ｖｍ２を２Ｖから上昇させるとＮＭＯＳ７２ｉに流れる電流ＩＤｉが増加し、Ｉｉｊを超えた時点で、センスアンプの出力が反転する。この時のＶｍ２をしきい値電圧Ｖｔ０とみなしている。

たとえば、特許文献２（特開平６−８４４００号公報）の図６に記載の回路では、ソースバイアス回路を備える。メモリセルのしきい値電圧を測定するテストモードにおいては、ソースバイアス用のテストパッドとメモリセルのソースとが接続され、ソース電位を外部テストパッドから自由にバイアスすることができるようになる。その結果、基板効果が発生し、しきい値電圧が正方向へシフトする。即ち基板がソースに対して、逆方向にバイアスされていることで、チャネルを形成するのに必要なゲート電界が増加し、みかけ上しきい値電圧が増加する。この効果を利用するならば、デプレション化していてもソースに印加する電圧を変えればいかなる場合でもしきい値電圧の測定ができるとしている。

図６は、本発明に係る不揮発性半導体記憶装置を提案するにあたり、発明者が事前に用意した不揮発性半導体記憶装置の一部を示す。不揮発性半導体記憶装置ＮＶＭ６は、大きく分けるとセンスアンプＳＡ６とメモリセルＭＣ６を備える。センスアンプＳＡ６はＭＯＳ型であるトランジスタＭ１〜Ｍ６、インバータＩＮＶ１、及び抵抗Ｒ１を備える。抵抗Ｒ１はデプレッション型であるトランジスタＭ３のソースと接地電位ＧＮＤとの間に接続される。トランジスタＭ１,Ｍ２及びＭ４はｐチャネル型からなる。トランジスタＭ１,Ｍ２及びＭ４の各ソースはいずれもが電源電位ＶＣＣに接続されている。

メモリセルＭＣ６は、トランジスタＭ７〜Ｍ１１及びパッドＰＡＤ１を備える。メモリトランジスタＭ９は制御ゲートＣＧ９、浮遊ゲートＦＧ９、ソースＳ、及びドレインＤを有する。メモリセルＭＣ６は、メモリトランジスタＭ９のドレインＤ側にトランジスタＭ７,Ｍ８が、メモリトランジスタＭ９のソースＳ側にトランジスタＭ１０が、それぞれ直列に接続されている。メモリセルＭＣ６は１ビットのメモリセル列を示している。トランジスタＭ８はこの種の不揮発性半導体記憶装置でビット選択トランジスタとして、トランジスタＭ７はカラム選択トランジスタとしての働きを有している。

トランジスタＭ１１はパッドＰＡＤ１とメモリトランジスタＭ９の制御ゲートＣＧ９との間に直列に接続されている。パッドＰＡＤ１には不揮発性半導体記憶装置ＮＶＭ６を、ノーマルモードで使用する時には、所定の書込み電圧、読出し電圧、及び消去電圧が印加される。しきい値電圧のテストモードでは所定の測定用可変電圧が例えば２Ｖ〜４Ｖの範囲で例えば０．１Ｖステップで印加される。

図６において、正のしきい値電圧を測定する際には、まずパッドＰＡＤ１に例えば電圧２Ｖを印加する。トランジスタＭ１０のゲートに電源電位ＶＣＣを印加するとノードＣがほぼ０Ｖに、ノードＡが０Ｖ＋Ｖｔｈ（Ｖｔｈは例えば１Ｖ）になる。その後、ノードＤを高電位ＶＰＰにすることでパッドＰＡＤ１の電位がトランジスタＭ１１を介してメモリトランジスタＭ９の制御ゲートＣＧ９に印加され、ノードＢの電位がほぼ２Ｖに置かれる。この時、メモリトランジスタＭ９のゲート・ソース間電圧Ｖｇｓ９はＶｇｓ＝２Ｖとなる。

この時、ノードＡ→ノードＣ→ＧＮＤに電流Ｉｐが流れればデータ“０”、流れなければデータ“１”となる。

電流Ｉｐが流れなかったメモリセルに対してはさらに、正のしきい値電圧の測定を継続していく。このためにパッドＰＡＤ１に印加する電位を２Ｖから徐々に上げていく。より具体的には０．１Ｖステップで例えば４Ｖに近づけていく。パッドＰＡＤ１の電位が仮に２．９Ｖの時、メモリトランジスタＭ９に電流Ｉｐが流れ始めれば、その時のメモリトランジスタ９の正のしきい値電圧は２．９Ｖとして測定される。

上述のようにメモリトランジスタＭ９の正のしきい値電圧を測定する場合には、パッドＰＡＤ１に印加する電位を例えば０．１Ｖステップで徐々に増加させ、その時にメモリトランジスタＭ９の動作の反転状態をセンスアンプＳＡ６側で検出することでメモリトランジスタＭ９のしきい値電圧を容易に測定することができる。

特開平２−２４４５００号公報 特開平６−８４４００号公報

しかしながら特許文献１に記載された測定方法では、実使用時には使用しないダミーメモリセルが必要になり回路面積が増大するという不具合が懸念される。

また、特許文献２に記載された測定方法では、不揮発性半導体記憶装置にテスト用パッドが３つも必要になるという面積上の不具合が懸念される。さらに、メモリセルのドレイン側の電位とソース側の電位を常に一定の電位差に保つ必要があり、測定の複雑性が増してしまう。加えて、電流の判定に外部測定器を用いる必要があるため、測定に時間がかかるという不具合も懸念される。

また、図６に示した不揮発性半導体記憶装置ＮＶＭ６では、負のしきい値電圧の測定は不可能である。なぜならば、本来ＰＮ接合に逆バイアスを与えてメモリセルの各トランジスタが分離されているので、負のしきい値電圧の測定にはＰＮ接合が順方向にバイアスされてしまうからである。こうした不具合の発生については特許文献２でも指摘されている。

本発明は、上記不具合を克服した不揮発性半導体記憶装置を提供するものである。また、しきい値電圧の測定においては従前よりも比較的簡便な回路構成でかつ比較的簡単に測定することができる不揮発性半導体記憶装置のしきい値電圧の測定方法を提供するものである。また、こうしたしきい値電圧の測定結果に基づきメモリセルの読出し電圧を設定するものである。これによって読出し電圧をしきい値電圧の分布に基づき適正に設定できるのでＥＥＰＲＯＭ等の不揮発性半導体記憶装置の寿命を引き延ばすことが実現できる。

本発明の不揮発性半導体記憶装置の一態様は、制御ゲート、浮遊ゲート、ソース、及びドレインを有するメモリトランジスタとメモリトランジスタのドレインに、ソースが接続されドレインがビットラインにゲートがワードラインに接続される第１選択トランジスタとメモリトランジスタのソースにドレインが接続され、ゲートが第１ゲート制御手段に接続される第２選択トランジスタとを備える複数のメモリセルを備える。さらにメモリトランジスタに記憶されたデータが第１選択トランジスタを介して入力されるセンスアンプと、ワードラインにゲートが、ソースがメモリトランジスタの制御ゲートにドレインが第１電位供給手段にそれぞれ接続される第３選択トランジスタを備える。さらにメモリトランジスタのソースに、ソースが接続されゲートが第２ゲート制御手段にドレインが第２の電位供給手段にそれぞれ接続される第４選択トランジスタを備えている。

本発明の不揮発性半導体記憶装置の別の一態様は、第３選択トランジスタと第４選択トランジスタは共にｎチャネル型ＭＯＳトランジスタで構成されている

さらに本発明の不揮発性半導体記憶装置の別の一態様は、第３選択トランジスタと第４選択トランジスタのゲート・ソース間のしきい値電圧は同じである。

さらに本発明の不揮発性半導体記憶装置の別の一態様は、第３選択トランジスタのチャネル長は第４選択トランジスタのチャネル長と等しく、第３選択トランジスタのチャネル幅は第４選択トランジスタのチャネル幅と等しい。

さらに本発明の不揮発性半導体記憶装置の別の一態様は、第１選択トランジスタは、複数のメモリセルの中から１つのビットラインを選択するビット選択トランジスタ、または、第１選択トランジスタと複数のビットラインを一単位として選択するカラム選択トランジスタとが直列に接続された複合トランジスタから成り、ビット選択トランジスのソース、ドレイン、及びゲートは、それぞれメモリトランジスタのドレイン、カラム選択トランジスタのソース、及びワードラインに接続され、カラム選択トランジスタのドレインは第１導電路を介してセンスアンプの入力段に接続され、カラム選択トランジスタのゲートはカラム選択ゲートＣＧ１に接続されている。

さらに本発明の不揮発性半導体記憶装置の別の一態様は、第１導電路の電位を制御する第５選択トランジスタのソースがセンスアンプの入力段にドレインが第２の電位供給手段にゲートが第２ゲート制御手段に接続されている。

さらに本発明の不揮発性半導体記憶装置の別の一態様は、第２選択トランジスタはメモリセルのソースを接地電位に接続する接地電位選択トランジスタであり、第３選択トランジスタは複数のメモリセルのワードラインを１バイト単位で選択するバイト選択トランジスタである。

さらに本発明の不揮発性半導体記憶装置の別の一態様は、第２ゲート制御手段に第４選択トランジスタ及び第５選択トランジスタがオンする電位が与えられた時、第１の導電路の電位はメモリトランジスタのソースに与えられる電位よりも高い電位に設定されている。

さらに本発明の不揮発性半導体記憶装置の別の一態様は、第２ゲート制御手段によって第４選択トランジスタ及び第５選択トランジスタがオン状態に置かれた時、第１選択トランジスタ及び第３選択トランジスタはオン状態に置かれ、第２選択トランジスタは第１ゲート制御手段によってオフ状態に置かれる。

さらに本発明の不揮発性半導体記憶装置の別の一態様は、メモリトランジスタの制御ゲート・ソース間のしきい値電圧を測定するテストモードにおいては、第１の電位供給手段に可変電位を第２の電位供給手段に固定電位が印加されている。

さらに本発明の不揮発性半導体記憶装置の別の一態様は、センスアンプであって第１導電路に結合される入力段は第１トランジスタと第２トランジスタとが直列に接続される直列接続体からなり、第１トランジスタのゲートが第１導電路に結合され、第１トランジスタのソースは第２トランジスタのドレインに接続され、第２トランジスタのソースは接地電位に接続され第２トランジスタのゲートは第３ゲート制御手段に接続され、第１トランジスタと第２トランジスタとの共通接続ノードは第５選択トランジスタのソースに接続されている。

さらに本発明の不揮発性半導体記憶装置の別の一態様は、第１トランジスタのドレインは第３トランジスタのゲートに接続され第３トランジスタのソースは第１トランジスタのゲートに接続され、第３トランジスタのドレインと電源電位との間に負荷トランジスタが接続されている。

さらに本発明の不揮発性半導体記憶装置の別の一態様は、第２トランジスタはテストモードに置かれた時に常時オフ状態に置かれている。

さらに本発明の別の発明である不揮発性半導体記憶装置のしきい値電圧の測定方法は上記の不揮発性半導体記憶装置が有するメモリトランジスタの正のしきい値電圧を測定するにあたり、第１選択トランジスタ、第２選択トランジスタ、第３選択トランジスタをオン状態に、第４選択トランジスタ及び第５選択トランジスタをオフ状態にそれぞれ設定し第１の電位供給手段に第１供給電位を可変して印加し、メモリトランジスタのオン／オフ状態の遷移をセンスアンプで検出して測定し、かつ、
メモリトランジスタの負のしきい値電圧を測定するにあたっては第２の電位供給手段に固定された第２供給電位を印加し、第１選択トランジスタ、第３選択トランジスタ、第４選択トランジスタ、及び第５選択トランジスタをオン状態と、第２選択トランジスタをオフ状態として、第１電位供給手段に印加する第１供給電位を可変して、メモリトランジスタのオン／オフ状態の遷移をセンスアンプで検出して測定するものである。

さらに本発明の不揮発性半導体記憶装置のしきい値電圧の測定方法の一態様では、負のしきい値電圧を測定するにあたり第１の供給電位の最大値は、第２供給電位以下に設定されている。

さらに本発明の別の発明である不揮発性半導体記憶装置の読出し電圧の設定方法では、負のしきい値電圧及び正のしきい値電圧の分布に基づき設定されている。

さらに不揮発性半導体記憶装置の読出し電圧の設定方法の一態様では、メモリセルのノーマル動作時の読出し電圧Ｖｗを決めるにあたり正のしきい値電圧の分布に基づき正のしきい値電圧の最小値Ｖｔｈ１（ｍｉｎ）を求め、負のしきい値電圧の分布に基づき負のしきい値電圧の最大値Ｖｔｈ２（ｍａｘ）を求め、読出し電圧Ｖｗを、
Ｖｗ＝（Ｖｔｈ１（ｍｉｎ）＋Ｖｔｈ２（ｍａｘ））／２
として設定するものである。

さらに不揮発性半導体記憶装置の読出し電圧の設定方法の一態様では、メモリセルのノーマル動作時の読出し電圧Ｖｗを決めるにあたり正のしきい値電圧の分布に基づき正のしきい値電圧の中央値Ｖｔｈ１（ｃｅｎ）を求め、負のしきい値電圧の分布に基づき負のしきい値電圧の中央値Ｖｔｈ２（ｃｅｎ）を求め、読出し電圧Ｖｗを、
Ｖｗ＝（Ｖｔｈ１（ｃｅｎ）＋Ｖｔｈ２（ｃｅｎ））／２
として設定するものである。

さらに不揮発性半導体記憶装置の読出し電圧の設定方法の一態様では、メモリセルのノーマル動作時の読出し電圧Ｖｗを決めるにあたり正のしきい値電圧の分布に基づき正のしきい値電圧の平均値Ｖｔｈ１（ａｖｅ）を求め、負のしきい値電圧の分布に基づき負のしきい値電圧の平均値Ｖｔｈ２（ａｖｅ）を求め、読出し電圧Ｖｗを、
Ｖｗ＝（Ｖｔｈ１（ａｖｅ）＋Ｖｔｈ２（ａｖｅ））／２
として設定するものである。

この発明によれば、極めて簡便な回路構成にも関わらずメモリセルの特に負のしきい値電圧の測定を容易ならしめ、かつ、負のしきい値電圧の測定に基づきメモリセルの読出し電圧を適正に設定できるので、不揮発性半導体記憶装置の書換え回数を大幅に延ばすことができる。

本発明に係る不揮発性半導体記憶装置を示す回路図である。 本発明に係る読出し電圧を設定する際に用いられるメモリセルの書換え回数とメモリセルのしきい値電圧の経時変化を示す図である。 本発明に係るメモリセルの負のしきい値電圧の測定時におけるおもなノードのタイミングチャートである。 本発明に係る負のしきい値電圧の測定時にパッドＰＡＤ１に印加する測定入力電位（第１供給電位）を示す図である。 本発明に係る不揮発性半導体記憶装置をノーマルモードと測定テストモードで用いる時の主なノード回路状態を示す図である。 本発明に係る不揮発性半導体記憶装置を提案するにあたり、発明者が事前に用意した不揮発性半導体記憶装置の一部を示す。

図１は本発明の一実施の形態にかかる不揮発性半導体記憶装置を示す。

本発明にかかる不揮発性半導体記憶装置ＮＶＭ１は、大きく分けると、センスアンプＳＡ１、第１電位供給手段ＰＡＤ１（以下、パッドＰＡＤ１と称する）を有するメモリセルＭＣ１、第４選択トランジスタＭ１２,第５選択トランジスタＭ１３、及び第２電位供給手段ＰＡＤ２（以下、パッドＰＡＤ２と称する）を備える。

センスアンプＳＡ１は、トランジスタＭ１,Ｍ２,Ｍ３,Ｍ４, 第１トランジスタＭ６,第２トランジスタＭ１４、第３トランジスタＭ５、インバータＩＮＶ１、及び抵抗Ｒ１で構成されている。

トランジスタＭ１,Ｍ２の２つのトランジスタは、ｐチャネルＭＯＳ型からなり、これら２つのトランジスタは良く知られたカレントミラー回路ＣＵＭの一部を構成している。カレントミラー回路ＣＵＭの出力電流Ｉｍ２はデプレション型からなるトランジスタＭ３と抵抗Ｒ１によって決定されている。トランジスタＭ３のゲートは接地電位ＧＮＤに、そのドレインは、トランジスタＭ１,Ｍ２の共通のゲートに共通にそれぞれ接続されている。トランジスタＭ１のゲートとドレインは共通接続されている。トランジスタＭ３のソースは抵抗Ｒ１の一端に、その他端は接地電位ＧＮＤに接続されている。トランジスタＭ１,Ｍ２で構成されたカレントミラー回路ＣＵＭの出力電流Ｉｍ２は第３トランジスタＭ５のドレインに供給されている。

第１トランジスタＭ６は、センスアンプＳＡ１の入力段を構成し、センスアンプＳＡ１とメモリセルＭＣ１とを結合させる役目を担うと共に、センスアンプＳＡ１の第１の増幅手段の役割も担う。第１トランジスタＭ６のドレインと第３トランジスタＭ５のゲートは共通接続され、この共通接続ノードとトランジスタＭ２のドレインは共通に接続されている。

トランジスタＭ２，Ｍ４, 第３トランジスタＭ５の３つのトランジスタによって、１つの増幅手段が構成されている。トランジスタＭ４は、ｐチャネルＭＯＳ型であり、ソースは電源電位ＶＣＣにゲートは第４ゲート制御手段ＶＣ４に、ドレインは第３トランジスタＭ５のドレインにそれぞれ接続されている。トランジスタＭ２，Ｍ４は、ともに第３トランジスタＭ５の負荷となるが、トランジスタＭ４は、ノードＡの電位を早くしきい値電圧Ｖｔｈにするためにトランジスタのチャネル幅がトランジスタＭ２より大きく設定されている。ノードＡがしきい値電圧Ｖｔｈになった後は、第４ゲート制御手段ＶＣ４によりオフされる。その後は、トランジスタＭ２のみが第３トランジスタＭ５の負荷となる。第３トランジスタＭ５は、ｎチャネルＭＯＳ型である。第３トランジスタＭ５のゲートは第１トランジスタＭ６のドレインと第５ゲート制御手段に接続されている。センスアンプＳＡ１のオン／オフが第５ゲート制御手段により制御される。第３トランジスタＭ５のソースは第１トランジスタＭ６のゲートに接続されると共にノードＡすなわち第１導電路に結合されている。こうした第３トランジスタＭ５と第１トランジスタＭ６との回路接続は良く知られた負帰還を成している。これによって、センスアンプＳＡ１の増幅度を所定の大きさに設定すると共に第１導電路の電位の安定化を図っている。トランジスタＭ２，第３トランジスタＭ５はセンスアンプＳＡ１の第２の増幅手段の役割を担い、上記第１の増幅手段に直列に接続されている。トランジスタＭ２, 第３トランジスタＭ５の共通接続点すなわちこれらのトランジスタのドレインにはインバータＩＮＶ１の入力が接続されている。センスアンプＳＡ１の出力ＯＵＴはインバータＩＮＶ１を介して取り出されている。インバータＩＮＶ１は例えばＣＭＯＳインバータからなる第３の増幅手段も兼ねている。

第２トランジスタＭ１４は、本発明のセンスアンプＳＡ１の１つの特徴でもあり、本発明の不揮発性半導体記憶装置のテストモードにおいて、負のしきい値電圧の測定のために用意されている。本発明の不揮発性半導体記憶装置のノーマルモードにおいては、第１トランジスタＭ６のソースが常時第２トランジスタＭ１４を介して接地電位ＧＮＤに結合されることになる。これによってノーマルモードでは、メモリセルＭＣ１へのデータの書込み、読込み、及び消去が実行され、センスアンプＳＡ１ではそれらのデータ信号の増幅作用が実行される。一方、テストモードでは第２トランジスタＭ１４が常時オフに設定されている。

メモリセルＭＣ１は、カラム選択トランジスタＭ７、ビット選択トランジスタＭ８、メモリトランジスタＭ９、第２選択トランジスタＭ１０、第３選択トランジスタＭ１１を備えている。カラム選択トランジスタＭ７とビット選択トランジスタＭ８は直列に接続され複合トランジタを成している。本書ではこうした複合トランジスタを第１選択トランジスタと称している。ビット選択トランジスタは、複数のメモリセルの中から１つのビットラインを選択する。図１にはメモリセルＭＣ１を１つ、すなわち１ビット分のみを示しているが、実際の不揮発性半導体記憶装置は、例えば１２８ビット、すなわち、１２８個のメモリセルを備えている。カラム選択トランジスタは、複数のビットラインをまとめて、すなわち所定（たとえば８ビット）のビットラインを一単位として選択する。ビット選択トランジスタはこの種の不揮発性半導体記憶装置では必須であるが、カラム選択トランジスタは必ずしも必要とはしていない。したがって、カラム選択トランジスタＭ７を用意するかしないかは選択的事項の１つとなる。パッドＰＡＤ１はメモリトランジスタＭ９のしきい値電圧を測定する時に、メモリトランジスタＭ９の制御ゲートＣＧ９に所定の電位すなわち第１供給電位Ｖｐａｄ１を印加するために用意されている。第１供給電位Ｖｐａｄ１は可変電位に設定されている。メモリトランジスタＭ９は不揮発性のメモリトランジスタであり、ＥＥＰＲＯＭの主体となる記憶素子である。第２選択トランジスタＭ１０は、メモリトランジスタＭ９のソースを接地電位ＧＮＤに結合させるためのいわゆる、接地選択トランジスタとしての役割を担っている。第２選択トランジスタＭ１０がオン状態に置かれると、メモリセルＭＣ１のビットラインＢＬと接地電位ＧＮＤとの間に第１選択トランジスタ（カラム選択トランジスタＭ７、ビット選択トランジスタＭ８）、メモリトランジスタＭ９、及び第２選択トランジスタＭ１０からなる直列の導電路が形成される。第２選択トランジスタＭ１０がオフ状態に置かれると、直列の導電路の形成は遮断される。

第３選択トランジスタＭ１１はｎチャネル型のＭＯＳトランジスタであり、そのドレインはパッドＰＡＤ１に、そのソースＳはメモリトランジスタＭ９の制御ゲートＣＧ９に、そのゲートはノードＤすなわちワードラインＷＬに接続されている。第３選択トランジスタＭ１１は一般的にバイト選択トランジスタと称される。バイト選択トランジスタは１ビットのメモリセル８ビット分を一括して選択することができるので例えば１バイト単位でデータを消去する時に利用される。

パッドＰＡＤ１には、本発明にかかる不揮発性半導体記憶装置がノーマルモードに置かれた場合に、メモリトランジスタＭ９に対してデータの書込み、読出し、及び消去を実行するに適切な電圧が図示しない回路から印加される。なお、本発明はノーマルモードではなくテストモードに重点をおくものであるのでノーマルモードの動作説明は割愛する。

なお、パッドＰＡＤ１には、本発明のテストモードにおいて、メモリトランジスタＭ９の負のしきい値電圧Ｖｔｈ２を測定する際には例えば２Ｖ〜０Ｖの範囲の例えば０．１Ｖステップの電位が印加される。詳細については後述する。

第４選択トランジスタＭ１２、第５選択トランジスタＭ１３、及びパッドＰＡＤ２は、本発明に係る不揮発性半導体記憶装置ＮＶＭ１のメモリトランジスタＭ９の負のしきい値電圧Ｖｔｈ２を測定するために用意されている。本発明のテストモードすなわちメモリトランジスタＭ９のしきい値電圧を測定する時に、第４選択トランジスタＭ１２はメモリトランジスタＭ９のソースすなわちノードＣを所定の電位に維持するために、第５選択トランジスタＭ１３は、テストモード時にセンスアンプＳＡ１のダイナミックレンジに不具合を与えない範囲で第１導電路すなわちノードＡの電位を高めるために用意されている。第５選択トランジスタＭ１３がテストモード時にオン状態に置かれるとノードＡの電位は（Ｖｐａｄ２＋Ｖｔｈ）となる。ここでＶｔｈは第１トランジスタＭ６のしきい値電圧であり、第２供給電位Ｖｐａｄ２はパッドＰＡＤ２に印加されている。なお、ノーマルモードでのノードＡの電位は第２トランジスタＭ１４がオン状態に置かれているので、第１トランジスタＭ６のしきい値電圧Ｖｔｈとほぼ同じ値となる。従って、テストモードでのノードＡの電位はノーマルモードに比べて第２供給電位Ｖｐａｄ２だけ上昇される。こうして上昇された電位は第１選択トランジスタを介してメモリトランジスタＭ９のドレインに印加される。これによって、メモリトランジスタＭ９のドレイン・ソース間には負のしきい値電圧Ｖｔｈ２の測定を正常に行うに十分な電位が与えられる。

第４選択トランジスタＭ１２及び第５選択トランジスタＭ１３は共にｎチャネル型ＭＯＳトランジスタで構成されている。従って、第４選択トランジスタＭ１２は、第３選択トランジスタＭ１１と同導電型に選ばれ、かつ両者トランジスタのチャネル長、チャネル幅などの物理的なサイズも同じになるように選ばれている。これによって、両者トランジスタのゲート・ソース間のしきい値電圧はほぼ等しくなり、またオン抵抗もほぼ等しくなり、両トランジスタに同じゲート電圧を与えた時に、ドレイン・ソース間に生じる電圧降下分は等しくなる。

第３選択トランジスタＭ１１と第４選択トランジスタＭ１２のゲート・ソース間での電圧降下分（しきい値）を等しく設定することは本発明の負のしきい値電圧Ｖｔｈ２の測定では極めて重要なことである。なぜならば、メモリトランジスタＭ９の負のしきい値電圧Ｖｔｈ２を測定する時に、メモリトランジスタＭ９の制御ゲートＣＧ９にはパッドＰＡＤ１から第３選択トランジスタのドレイン・ソースの導電路を介して第１供給電位Ｖｐａｄ１が、メモリトランジスタＭ９のソースにはパッドＰＡＤ２から第４選択トランジスタＭ１２のドレイン・ソースの導電路を介して第２供給電位Ｖｐａｄ２がそれぞれ印加されるからであり、２つのゲート・ソースの導電路での電圧降下分（しきい値）が等しければ、第１供給電位Ｖｐａｄ１と第２供給電位Ｖｐａｄ２との差分をもって負のしきい値電圧Ｖｔｈ２とみなせるからである。

パッドＰＡＤ２に例えば２Ｖの第２供給電位Ｖｐａｄ２を印加すると、第４選択トランジスタＭ１２,第５選択トランジスタＭ１３のドレインには２Ｖが供給される。この時、両トランジスタのゲートの第２ゲート制御手段ＶＣ２に高電位を印加すると、この２つのトランジスタは共にオン状態となる。

パッドＰＡＤ２と第４選択トランジスタＭ１２のドレインと第５選択トランジスタＭ１３のドレインとが共通に接続されている。第４選択トランジスタＭ１２のソースとメモリトランジスタＭ９のソース（ノードＣ）と第２選択トランジスタＭ１０のドレインとが共通に接続されており、第２選択トランジスタＭ１０のソースは接地電位ＧＮＤに接続されている。第５選択トランジスタＭ１３のソースと第１トランジスタＭ６のソースと第２トランジスタＭ１４のドレインとが共通に接続されている。その他の回路接続は正のしきい値Ｖｔｈ１を求める図５と同様である。図１において、図５と同等の回路要素には、同一の符号を付している。

パッドＰＡＤ２は、テストモードではメモリトランジスタＭ９のソース電位を決定するとともにメモリセルＭＣ１のドレイン電圧、すなわちノードＡ（第１導電路）、延いてはセンスアンプＳＡ１のバイアス電圧をも同時に決定する基準電圧となる。

微細化されたｎチャネルＭＯＳトランジスタのドレインに電圧を印加すると、ドレイン近傍に高電界領域が形成される。この領域にキャリアが流れ込むとキャリアは電界により高いエネルギーを得てホットキャリアとなる。これらのあるものはフォノン散乱し、あるものはインパクトイオン化によりエネルギーが失われる。しかし、ホットキャリアの中でシリコン−酸化シリコンの電位障壁を越えられるだけのエネルギーを持ったものが、ゲート酸化膜に注入され、ＭＯＳトランジスタのしきい値電圧や相互コンダクタンスの変動を引き起こす原因となる。

メモリセルに対して書換え、すなわちデータの書込みと消去とを繰り返していくと上記現象が徐々に進行し、メモリセルのしきい値電圧が徐々に変動していくことが知られている。また、メモリセルを半導体基板に作製する場合、製造プロセスのばらつきが原因でゲート酸化膜圧などにばらつきが生じ、メモリセルのしきい値にもある程度のばらつきを生じてしまうことが知られている。

図２は、メモリセルの書換え回数によるメモリセルのしきい値電圧の変化を模式的に表した図である。横軸にメモリセルの書換え回数Ｎｗを、縦軸はメモリセルの正のしきい値電圧Ｖｔｈ１及び負のしきい値電圧Ｖｔｈ２の変化をそれぞれ示している。

通常、メモリセルにおいて、データ“１”が書込まれた時のしきい値電圧と、データ“０”が書込まれている時のしきい値電圧には違いが生じる。データ“０”が書込まれた時のしきい値電圧は通常０Ｖ以下となるので一般的に「負のしきい値電圧」とも称される。また、データ“１”が書込まれた時のしきい値電圧は通常０Ｖを超えるので「正のしきい値電圧」と称される。

図２において、正のしきい値電圧Ｖｔｈ１はメモリセルＭＣ１を構成するメモリトランジスタＭ９にデータ“１”が書込まれた時のしきい値電圧を、負のしきい値電圧Ｖｔｈ２は、メモリトランジスタＭ９にデータ“０”が書き込まれた時のしきい値電圧をそれぞれ示している。

正のしきい値電圧Ｖｔｈ１は書換え回数Ｎｗの増加に従って、徐々に低下していくことが知られている。ここで書換え回数とはメモリセルＭＣ１へのデータの書込み（ライト）及び消去を合わせた回数である。正のしきい値電圧Ｖｔｈ１の最小値Ｖｔｈ１（ｍｉｎ）及び最大値Ｖｔｈ１（ｍａｘ）も当然のことながら書換え回数Ｎｗの増加と共に低下していく。しかし、しきい値電圧Ｖｔｈ１の分布Ｄｔｈ１は書込み回数Ｎｗが増加してもほぼ初期の分布と同じであることが知られている。したがって、正のしきい値電圧Ｖｔｈ１の最小値Ｖｔｈ１（ｍｉｎ）及び最大値Ｖｔｈ１（ｍａｘ）も図２に示すように書換え回数Ｎｗの増加と共に同じ分布幅をもって低下していくことになる。当然のことではあるが分布Ｄｔｈ１の中央値Ｖｔｈ１（ｃｅｎ）や平均値Ｖｔｈ１（ａｖｅ）でみても同じことになる。

一方、負のしきい値電圧Ｖｔｈ２は書換え回数Ｎｗの増加に伴い、徐々に増加していくことが知られている。負のしきい値電圧Ｖｔｈ２の最大値Ｖｔｈ２（ｍａｘ）及び最小値Ｖｔｈ２（ｍｉｎ）も当然のことながら書換え回数Ｎｗの増加と共に増加していく。しかし、しきい値電圧Ｖｔｈ２の分布Ｄｔｈ２は書換え回数Ｎｗが増加してもほぼ初期の分布と同じであることが知られている。したがって、負のしきい値電圧Ｖｔｈ２の最大値Ｖｔｈ２（ｍａｘ）及び最小値Ｖｔｈ２（ｍｉｎ）も図２に示すように書換え回数Ｎｗの増加と共に同じ分布幅をもって低下していくことになる。当然のことではあるが分布Ｄｔｈ２の中央値Ｖｔｈ２（ｃｅｎ）や平均値Ｖｔｈ２（ａｖｅ）でみても同じことになる。

図２に示した読出し電圧Ｖｗは、不揮発性半導体記憶装置ＮＶＭ１のメモリセルＭＣ１に蓄積されたデータを読み出す時の電圧を示している。読出し電圧Ｖｗは、データ“０”及びデータ“１”の２つのデータを読み出すことになるので、正のしきい値電圧Ｖｔｈ１の分布Ｄｔｈ１と負のしきい値電圧Ｖｔｈ２の分布Ｄｔｈ２に基づき、両者の分布のほぼ中間の値に設定されることになる。読出し電圧Ｖｗが、正のしきい値電圧の分布Ｄｔｈ１または負のしきい値電圧の分布Ｄｔｈ２のいずれかに一方に偏って設定されるとなると、書換え最大回数Ｎｗ（ｍａｘ）が低下し、不揮発性半導体記憶装置の寿命は短くなってしまう。

読出し電圧Ｖｗの設定にあたっては、正のしきい値電圧の分布Ｄｔｈ１に基づき、正のしきい値電圧の最小値Ｖｔｈ１（ｍｉｎ）と、負のしきい値電圧の分布Ｄｔｈ２に基づき、負のしきい値電圧の最大値Ｖｔｈ２（ｍａｘ）をそれぞれ求め、読出し電圧Ｖｗを、Ｖｗ＝（Ｖｔｈ１（ｍｉｎ）＋Ｖｔｈ２（ｍａｘ））／２として設定するとよい。

また、別の設定方法としては、正のしきい値電圧の分布Ｄｔｈ１に基づき、正のしきい値電圧の平均値Ｖｔｈ１（ａｖｅ）と、負のしきい値電圧の分布Ｄｔｈ２に基づき、負のしきい値電圧の平均値Ｖｔｈ２（ａｖｅ）を求め、読出し電圧ＶｗをＶｗ＝（Ｖｔｈ１（ａｖｅ）＋Ｖｔｈ２（ａｖｅ））／２として設定することも可能である。

また、さらに別の設定方法としては、正のしきい値電圧の分布Ｄｔｈ１に基づき、正のしきい値電圧の中央値Ｖｔｈ１（ｃｅｎ）を求め、次ぎに負のしきい値電圧の分布Ｄｔｈ２に基づき、負のしきい値電圧の中央値Ｖｔｈ２（ｃｅｎ）を求め、読出し電圧ＶｗをＶｗ＝（Ｖｔｈ１（ａｃｅｎ）＋Ｖｔｈ２（ｃｅｎ））／２として設定することも可能である。

なお、読出し電圧Ｖｗの設定にあたっては上記３つの方法に限定されない。例えば、上記３つの組み合わせであっても良い。例えば、正のしきい値電圧Ｖｔｈ１の最小値Ｖｔｈ１（ｍｉｎ）と負のしきい値電Ｖｔｈ２の平均値Ｖｔｈ２（ａｖｅ）を参考にして設定することもできる。いずれにしても２つのしきい値電圧の分布状態に鑑みて設定されることになる。

図３は、本発明に係るメモリセルＭＣ１の負のしきい値電圧Ｖｔｈ２の測定時におけるおもなノードのタイミングチャートである。以下、図１を参照して図３について説明する。

図３（ａ）は、パッドＰＡＤ１に印加される第１供給電位Ｖｐａｄ１の時間的な遷移を示す。第１供給電位Ｖｐａｄ１はメモリセルＭＣ１の負のしきい値電圧を測定するための測定入力電位の役割を担う。第１供給電位Ｖｐａｄ１は、時刻ｔ０から時刻ｔ４までの区間、たとえば２Ｖに維持されている。その後、時刻ｔ４では１．９Ｖに、時刻ｔ５では１．８Ｖという具合に０．１Ｖステップで徐々に低くなるように調整されている。時刻ｔ６〜ｔ７までの区間は説明及び作図の便宜上割愛している。時刻ｔ７に至ると第１電位供給電位Ｖｐａｄ１は０．３Ｖに、時刻ｔ８では０．２Ｖに時刻ｔ９では０．１Ｖに時刻ｔ１０では０Ｖになるようにそれぞれ調整される。

図３（ｂ）は、パッドＰＡＤ２に印加される第２供給電位Ｖｐａｄ２の時間的な遷移を示す。第２供給電位Ｖｐａｄ２はメモリセルＭＣ１の負のしきい値電圧を測定するための基準電位としての役割を担う。第２供給電位Ｖｐａｄ２は、時刻ｔ１に達すると負のしきい値電圧Ｖｔｈ２の測定が完了する時刻ｔ１０までの区間において例えば２Ｖの固定電位に維持される。

図３（ｃ）は、ノードＡの電位を示す。ノードＡに生じる電位の大きさとタイミングはパッドＰＡＤ２に印加される第２供給電位Ｖｐａｄ２に追随する。したがって、第２供給電位Ｖｐａｄ２が立ち上がる時刻ｔ１から間もない時刻ｔ２に達するとノードＡの電位は（Ｖｐａｄ２＋Ｖｔｈ）に固定される。ここでＶｔｈは第１トランジスタＭ６のゲート・ソース間のしきい値電圧である。

図３（ｄ）は、ノードＢの電位を示す。ノードＢに生じる電位の大きさとタイミングはパッドＰＡＤ１に印加される第１供給電位Ｖｐａｄ１とワードラインＷＬ（ノードＤ）に印加される電位の大きさと立ち上がりタイミングに追随する。したがって、時刻ｔ３で２Ｖとなり、時刻ｔ４では１．９Ｖとなり、時刻ｔ５では１．８Ｖとなる。以降の時刻においても、パッドＰＡＤ１に印加される電位に追随し、その大きさも第１供給電位Ｖｐａｄ１と同じになる。

図３（ｅ）は、ノードＣの電位を示す。ノードＣに生じる電位の大きさとタイミングはパッドＰＡＤ２に印加される第２供給電位Ｖｐａｄ２の大きさと立ち上がりタイミングに追随する。したがって、時刻ｔ２に達するとノードＣの電位は２Ｖとなり、以降の区間においてもこの電位が維持される。

図３（ｆ）は、ノードＤの高電位ＶＰＰを示す。ノードＤすなわちワードラインＷＬに印加される電位は第３選択トランジスタＭ１１を十分にオンさせるに足りる電位に設定されている。ノードＤの電位は例えば１５Ｖ〜１７Ｖである。

図３（ｇ）は、図３（ｄ）に示したノードＢの電位によってメモリトランジスタＭ９がオフ状態からオン状態にまたはオン状態からオフ状態に遷移したという前提での負のしきい値電圧Ｖｔｈ２を示している。すなわち、区間ｔ３〜ｔ４の区間ではノードＢの電位が２Ｖである時にメモリトランジスタＭ９が例えばオフ状態からオン状態に遷移した場合の負のしきい値電圧Ｖｔｈ２は０Ｖであることを示している。同様に時刻ｔ４〜ｔ５、時刻ｔ５〜ｔ６、時刻ｔ７〜ｔ８、時刻ｔ８〜ｔ９、及び時刻ｔ９〜ｔ１０でメモリトランジスタＭ９が、それぞれオフ状態からオン状態に遷移した場合の負のしきい値電圧Ｖｔｈ２はそれぞれ、−０．１Ｖ、−０．２Ｖ、−１．７Ｖ、−１．８Ｖ、及び−１．９Ｖであるとして測定される。なお、ノードＢの電位が立ち上がるまでの時刻ｔ０〜ｔ３では負のしきい値電圧Ｖｔｈ２は測定できないので不定となる。

なお、正のしきい値電圧Ｖｔｈ１の測定は図６のものと同じである。すなわち、メモリセルＭＣ１のメモリトランジスタＭ９の正のしきい値電圧Ｖｔｈ１を測定する時には、第１選択トランジスタ（カラム選択トランジスタＭ７、ビット選択トランジスタＭ８）、第２選択トランジスタＭ１０、第３選択トランジスタＭ１１をオン状態とする。また、第４選択トランジスタ１２及び第５選択トランジスタＭ１３はオフ状態にそれぞれ設定される。すなわち、パッドＰＡＤ２への電位供給を遮断し、パッドＰＡＤ１に第１供給電位Ｖｐａｄ１を可変して印加し、メモリトランジスタＭ９のオン／オフ状態の遷移をセンスアンプＳＡ１で検出して測定する。

図４は、図３に示したパッドＰＡＤ１に印加する、いわゆる測定入力電位としての第１供給電位Ｖｐａｄ１を時間軸ではなく測定回数で示したものである。図３においては横軸を時間軸とし、例えば図３（ｄ）には、時刻ｔ３で電位が２Ｖに遷移し、時刻ｔ４を境界に電位が２．０Ｖから１．９Ｖにすばやく遷移させる状態を示した。しかし、実際の測定では２．０Ｖの第１供給電位Ｖｐａｄ１ＶをメモリトランジスタＭ９に印加した後、一旦負のしきい値電圧Ｖｔｈ２を測定し、測定が終わった後に第１供給電位Ｖｐａｄ１を１．９Ｖに可変している。こうした測定は、電位２．０Ｖでの測定を１回目、電位１．９Ｖでの測定を２回目、１．８Ｖでの測定を３回目として、以降、第１供給電位Ｖｐａｄ１を０．３Ｖ、０．２Ｖ、０．１Ｖ、及び０Ｖでのそれぞれの測定を１８回目、１９回目、２０回目、及び２１回目とみることができる。図４はこうした視点で第１供給電位Ｖｐａｄ１の可変状態を示したものである。

図４に示したものは、負のしきい値電圧Ｖｔｈ２を測定するにあたり、パッドＰＡＤ１に印加する電位を、２．０Ｖから０Ｖまで、０．１Ｖステップで変化させる状態を示している。したがって測定回数は１から２１までの２１回となる。２１回の測定は１つのチップに対して行う最大の回数となる。測定回数が１回目、すなわち最初の測定では第１供給電位Ｖｐａｄ１は、２．０Ｖに設定される。この時にメモリトランジスタＭ９がオン／オフ状態の遷移をセンスアンプＳＡ１側で測定する。仮に電位２．０ＶでメモリトランジスタＭ９のオン／オフの遷移が測定された場合には、負のしきい値電圧Ｖｔｈ２は０Ｖとなる。もし電位２．０Ｖでの動作の反転が検出されなかった場合には、電位を１．９Ｖに下げ再びメモリトランジスタＭ９の動作の反転状態を確認し、この動作を継続していく。仮に１８回目の測定すなわち第１供給電位Ｖｐａｄ１＝０．３ＶでメモリトランジスタＭ９の動作の反転が確認された場合の負のしきい値電圧Ｖｔｈ２は、−１．７Ｖとなる。同様に最終回である２１回目にメモリトランジスタＭ９の動作の反転状態が検出された場合の負のしきい値電圧Ｖｔｈ２は、−２．０Ｖとなる。上述のように負のしきい値電圧Ｖｔｈ２を測定する回数は最小で１回、最大で２１回となる。

なお、負のしきい値電圧Ｖｔｈ２の分布状態を精度よく取る為にはパッドＰＡＤ１に印加する第１供給電位Ｖｐａｄ１の範囲を広くすること、さらに測定のステップ電位を小さくすることが考えられる。いずれにしても、こうした選択は許容できる測定時間を考慮して決定されることになる。

図５は、図１に示した不揮発性半導体記憶装置ＮＶＭ１がテストモード及びノーマルモードで使用される時の主なノードの電位状態と主なトランジスタのオン／オフ状態を示す。

まずテストモード、すなわち、メモリセルＭＣ１を構成するメモリトランジスタＭ９のしきい値電圧は、正のしきい値電圧Ｖｔｈ１と負のしきい値電圧Ｖｔｈ２を測定する時で主なノードの電位や主なトランジスタのオン／オフ状態が異なってくる。

テストモードで正のしきい値電圧Ｖｔｈ１を測定する際には、パッドＰＡＤ１には例えば２Ｖ〜４Ｖの第１供給電位Ｖｐａｄ１が例えば２Ｖ,２．１Ｖ,２．２Ｖ・・・・３．８Ｖ,３．９Ｖ,４．０という具合に例えば、０．１Ｖステップで印加される。この時、パッドＰＡＤ２は使用対象外であり、例えばオープン状態に置かれている。この時ノードＡの電位は第１トランジスタＭ６のしきい値電圧Ｖｔｈにほぼ等しい。正確には第２トランジスタＭ１４のドレイン側の電圧が加算されるがこうした電圧はしきい値電圧Ｖｔｈに比べて無視できるとみなしている。ノードＢすなわちメモリトランジスタＭ９の制御ゲートＣＧ９の電位は、パッドＰＡＤ１に印加される第１供給電位Ｖｐａｄ１とほぼ等しくなる。正確には第３選択トランジスタＭ１１（バイト選択トランジスタ）のドレイン・ソース間の電圧分だけ第１供給電位Ｖｐａｄ１より低くなるがこうした電圧の大きさも無視している。ノードＣの電位すなわち、メモリトランジスタＭ９のソース電位はほぼ接地電位ＧＮＤと等しい０Ｖとなる。これは第２選択トランジスタＭ１０がオン状態に置かれているからである。ノードＤすなわち第１選択トランジスタＭ８第３選択トランジスタＭ１１（バイト選択トランジスタ）のゲート（＝ワードラインＷＬ）の電位は高電位ＶＰＰに置かれている。

テストモードで正のしきい値電圧Ｖｔｈ１を測定するために第４選択トランジスタＭ１２、第５選択トランジスタＭ１３、第１選択トランジスタＭ７（カラム選択トランジスタ）、第２選択トランジスタＭ１０、及び第２トランジスタＭ１４は図５に示すようにそれぞれオフ，オフ，オン，オン，及びオンになる。

テストモードで負のしきい値電圧Ｖｔｈ２を測定する際には、パッドＰＡＤ１には例えば２Ｖ〜０Ｖの第１供給電位Ｖｐａｄ１が例えば２Ｖ,１．９Ｖ,１．８Ｖ・・・・０．２Ｖ,０．１Ｖ,０Ｖという具合に例えば、０．１Ｖステップで印加される。この時、パッドＰＡＤ２に印加される第２供給電位Ｖｐａｄ２は固定電位の２Ｖが与えられている。すなわち、パッドＰＡＤ１に印加される第１供給電位Ｖｐａｄ１は、パッドＰＡＤ２に印加される第２供給電位Ｖｐａｄ２よりも低くなるように選ばれている。こうした大きさの電位の関係を持たせることで、負の電位供給手段を用いずに、メモリトランジスタＭ９の負のしきい値電圧Ｖｔｈ２を測定することが可能となる。この時ノードＡの電位は第１トランジスタＭ６のしきい値電圧ＶｔｈにパッドＰＡＤ２に印加した第２供給電位Ｖｐａｄ２を加算した（Ｖｐａｄ２＋Ｖｔｈ）となる。上昇されたノードＡ（第１導電路）の電位は、第１選択トランジスタ（カラム選択トランジスタＭ７、ビット選択トランジスタＭ８）を介してメモリトランジスタＭ９のドレインＤに印加される。これによって、メモリトランジスタＭ９の負のしきい値電圧Ｖｔｈ２を測定することが可能となる。もし、ノードＡの電位が、メモリトランジスタＭ９のソース電位（＝第２供給電位Ｖｐａｄ２）よりも低い時にはメモリトランジスタＭ９の負のしきい値電圧Ｖｔｈ２の測定は不十分となる。ノードＢすなわちメモリトランジスタＭ９の制御ゲートＣＧ９の電位は、第１供給電位Ｖｐａｄ１と等しくなり、２Ｖ〜０Ｖの範囲で電位が変化される。この時ノードＣの電位すなわち、メモリトランジスタＭ９のソース電位はパッドＰＡＤ２の電位とほぼ等しい２Ｖに置かれる。また、ノードＤすなわち第３選択トランジスタＭ１１（バイト選択トランジスタ）のゲート（＝ワードラインＷＬ）には正のしきい値電圧Ｖｔｈ１の測定時と同様に高電位ＶＰＰが与えられている。

テストモードで負のしきい値電圧Ｖｔｈ２を測定するために第４選択トランジスタＭ１２、第５選択トランジスタＭ１３、第１選択トランジスタＭ７（カラム選択トランジスタ）、第２選択トランジスタＭ１０及び第２トランジスタＭ１４（第２トランジスタ）は、図５に示すようにそれぞれオン，オン，オン，オフ，及びオフになる。したがって、負のしきい値電圧Ｖｔｈ２の測定時は、正のしきい値電圧Ｖｔｈ１の測定時とは第１選択トランジスタＭ７（カラム選択トランジスタ）を除いて他のトランジスタのオン／オフ状態が互いに反転されている。

図１に示した不揮発性半導体記憶装置ＮＶＭ１をノーマルモードで使用する場合にはテストモードでの条件とは異なる。ノーマルモードではメモリセルＭＣ１に対してデータの読出し、書込み（ライト）、消去（イレース）の３つの動作を実行することになるが、いずれの場合においても、パッドＰＡＤ１及びパッドＰＡＤ２は使用対象外（不使用）となる。従って、第４選択トランジスタＭ１２及び第５選択トランジスタＭ１３は常時オフ状態に置かれている。個々に少し詳しくみてみると次のとおりである。

ノーマルモードでの読出しでは、ノードＡすなわちオペアンプＳＡ１の入力段を構成する第１トランジスタＭ６のゲート電位はそのゲート・ソース間のしきい値電圧Ｖｔｈにほぼ等しい。正確には、ノードＡの電位には第２トランジスタＭ１４のドレイン側の電圧が加算されるがこうした電圧はしきい値電圧Ｖｔｈに比べて無視できるとみなしている。ノードＢすなわちメモリトランジスタＭ９の制御ゲートＣＧ９の電位は、正のしきい値電圧Ｖｔｈ１の分布と負のしきい値電圧Ｖｔｈ２の分布から決定された所定の電位が与えられる。ここで所定の電位は図２に示した読出し電圧Ｖｗに相当する。この読出し電圧Ｖｗは、チップ単位で設定され、例えば図２に示したように読出し電圧Ｖｗは、Ｖｗ＝（Ｖｔｈ１（ｍｉｎ）＋Ｖｔｈ２（ｍａｘ））／２の大きさに設定された値である。ノードＣの電位、すなわち、メモリトランジスタＭ９のソース電位はほぼ接地電位ＧＮＤと等しい０Ｖとなる。これは第２選択トランジスタＭ１０がオン状態に置かれているからである。ノードＤすなわち第１選択トランジスタＭ８（ビット選択トランジスタ）と第３選択トランジスタＭ１１（バイト選択トランジスタ）のゲート（＝ワードラインＷＬ）に電源電位ＶＣＣが与えられている。

ノーマルモードの読出し時での第４選択トランジスタＭ１２、第５選択トランジスタＭ１３、第１選択トランジスタＭ７（カラム選択トランジスタ）、第２選択トランジスタＭ１０、及び第２トランジスタＭ１４の動作状態は、図５に示すようにそれぞれオフ，オフ，オン，オン，及びオンに置かれることになる。

ノーマルモードでの書込み（ライト）では、ノードＡすなわちオペアンプＳＡ１の入力段を構成する第１トランジスタＭ６のゲート電位はほぼ接地電位ＧＮＤと等しい０Ｖに置かれている。ノードＢすなわちメモリトランジスタＭ９の制御ゲートＣＧ９の電位もほぼ０Ｖに置かれている。ノードＣの電位すなわち、メモリトランジスタＭ９のソース電位はオープン状態に置かれる。ノードＤすなわち第１選択トランジスタＭ８のゲートと第３選択トランジスタＭ１１（バイト選択トランジスタ）のゲート（＝ワードラインＷＬ）の電位は高電位ＶＰＰが与えられている。

書込み（ライト）時での第４選択トランジスタＭ１２、第５選択トランジスタＭ１３、第１選択トランジスタＭ７（カラム選択トランジスタ）、第２選択トランジスタＭ１０、及び第２トランジスタＭ１４の動作状態は、図５に示すようにそれぞれオフ，オフ，オフ，オフ，及びオンに置かれることになる。

ノーマルモードでの消去（イレース）では、ノードＡすなわちセンスアンプＳＡ１の入力段を構成する第１トランジスタＭ６（第１トランジスタ）のゲート電位はほぼ０Ｖとなる。ノードＢすなわちメモリトランジスタＭ９の制御ゲートＣＧ９の電位は、浮遊ゲートＦＧに蓄積された電子を接地電位ＧＮＤ側に引き抜くために高電位ＶＰＰに置かれている。ノードＣの電位すなわち、メモリトランジスタＭ９のソース電位はメモリトランジスタＭ９の浮遊ゲートＦＧ９に蓄積された電子を接地電位ＧＮＤ側に導くために当然のことながらほぼ０Ｖに置かれる。ノードＤすなわち第１選択トランジスタＭ８（ビット選択トランジスタ）のゲートと第３選択トランジスタＭ１１（バイト選択トランジスタ）のゲート（＝ワードラインＷＬ）の電位は高電位ＶＰＰが与えられている。

ノーマルモードの消去（イレース）時での第４選択トランジスタＭ１２、第５選択トランジスタＭ１３、第１選択トランジスタＭ７（カラム選択トランジスタ）、第２選択トランジスタＭ１０、及び第２トランジスタＭ１４の動作状態は、図５に示すようにそれぞれオフ，オフ，オフ，オン，及びオンに置かれることになる。

なお、図１にはメモリセルＭＣ１に１つの不揮発性のメモリトランジスタを含むものを例示したが、不揮発性のメモリトランジスタが複数個直列に接続される例えば、ＮＡＮＤ型のフラッシュメモリの正及び負のしきい値電圧の測定にも適用できる。

以上説明したように本発明に係る不揮発性半導体記憶装置ＮＶＭ１は、従前の不揮発性半導体記憶装置ＮＶＭ６に比較すると、テストモードとノーマルモードを切り換えるために１つのメモリセルあたり第４選択トランジスタＭ１２、第５選択トランジスタＭ１３、パッドＰＡＤ２、及びセンスアンプＳＡ１側に第２トランジスタＭ１４の極めて少ない追加素子と極めて簡便な回路構成によって、メモリセルＭＣ１のしきい値電圧を測定できるという効果が得られる。

本発明は従来、測定が極めて困難であったメモリセルの正及び負のしきい値電圧の測定が極めて少ない回路素子の追加だけで実現できる。加えて、こうして測定されたメモリセルのしきい値電圧に基づき、ノーマルモードでの読出し電圧を所望する書換え回数に添って応じて適正に設定できる。これによって不揮発性半導体記憶装置の長寿命化が実現できるので産業上の利用可能性は極めて高い。

ＢＬ ビットライン
ＣＧ１ カラム選択ゲート
ＣＵＭ カレンミラー回路
Ｄｔｈ１ 正のしきい値電圧の分布
Ｄｔｈ２ 負のしきい値電圧の分布
Ｉｍ２ 出力電流
ＩＮＶ１ インバータ
Ｉｐ 電流
Ｍ１〜Ｍ４ トランジスタ
Ｍ５ 第３トランジスタ
Ｍ６ 第１トランジスタ
Ｍ７ 第１選択トランジスタ（カラム選択トランジスタ）
Ｍ８ 第１選択トランジスタ（ビット選択トランジスタ）
Ｍ９ メモリトランジスタ
Ｍ１０ 第２選択トランジスタ
Ｍ１１ 第３選択トランジスタ（バイト選択トランジスタ）
Ｍ１２ 第４選択トランジスタ
Ｍ１３ 第５選択トランジスタ
Ｍ１４ 第２トランジスタ
ＮＶＭ１,ＮＶＭ６ 不揮発性半導体記憶装置
Ｎｗ 書換え回数
Ｎｗ（ｍａｘ） 書換え最大回数
ＭＣ１,ＭＣ６ メモリセル
ＯＵＴ 出力
ＰＡＤ１ 第１電位供給手段
ＰＡＤ２ 第２電位供給手段
Ｒ１ 抵抗
ＳＡ１,ＳＡ６ センスアンプ
ＶＣ１ 第１ゲート制御手段
ＶＣ２ 第２ゲート制御手段
ＶＣ３ 第３ゲート制御手段
ＶＣ４ 第４ゲート制御手段
ＶＣ５ 第５ゲート制御手段
ＶＣＣ 電源電位
Ｖｐａｄ１ 第１供給電位
Ｖｐａｄ２ 第２供給電位
ＶＰＰ 高電位
Ｖｔｈ しきい値電圧
Ｖｔｈ１ 正のしきい値電圧
Ｖｔｈ１（ａｖｅ） 正のしきい値電圧の平均値
Ｖｔｈ１（ｃｅｎ） 正のしきい値電圧の中央値
Ｖｔｈ１（ｍａｘ） 正のしきい値電圧の最大値
Ｖｔｈ１（ｍｉｎ） 正のしきい値電圧の最小値
Ｖｔｈ２ 負のしきい値電圧
Ｖｔｈ２（ａｖｅ） 負のしきい値電圧の平均値
Ｖｔｈ２（ｃｅｎ） 負のしきい値電圧の中央値
Ｖｔｈ２（ｍａｘ） 負のしきい値電圧の最大値
Ｖｔｈ２（ｍｉｎ） 負のしきい値電圧の最小値
Ｖｗ 読出し電圧
ＷＬ ワードライン

Claims (19)

1. 制御ゲート、浮遊ゲート、ソース、及びドレインを有するメモリトランジスタと前記メモリトランジスタのドレインにソースが接続されドレインがビットラインにゲートがワードラインに接続される第１選択トランジスタと前記メモリトランジスタのソースにドレインが接続され、ゲートが第１ゲート制御手段に接続される第２選択トランジスタとを備える複数のメモリセルと、前記メモリトランジスタに記憶されたデータが前記第１選択トランジスタを介して入力されるセンスアンプと、前記ワードラインにそのゲートが、そのソースが前記メモリトランジスタの制御ゲートに、そのドレインが第１電位供給手段にそれぞれ接続される第３選択トランジスタと、前記メモリトランジスタのソースに、そのソースが接続されそのゲートが第２ゲート制御手段に、ドレインが第２電位供給手段にそれぞれ接続される第４選択トランジスタとを備える不揮発性半導体記憶装置。
2. 前記第３選択トランジスタと前記第４選択トランジスタは共にｎチャネル型ＭＯＳトランジスタである請求項１に記載の不揮発性半導体記憶装置。
3. 前記第３選択トランジスタと前記第４選択トランジスタのゲート・ソース間のしきい値電圧は同じである請求項２に記載の不揮発性半導体記憶装置。
4. 前記第３選択トランジスタのチャネル長は前記第４選択トランジスタのチャネル長と等しく、前記第３選択トランジスタのチャネル幅は前記第４選択トランジスタのチャネル幅と等しい請求項２に記載の不揮発性半導体記憶装置。
5. 前記第１選択トランジスタは複数のメモリセルの中から１つのビットラインを選択するビット選択トランジスタと複数のビットラインを一単位として選択するカラム選択トランジスタとが直列に接続された複合トランジスタで構成され、前記ビット選択トランジスタのソース、ドレイン、及びゲートはそれぞれ、前記メモリトランジスタのドレイン、前記カラム選択トランジスタのソース、及び前記ワードラインに接続され、前記カラム選択トランジスタのドレインは第１導電路を介して前記センスアンプの入力段に接続される請求項１に記載の不揮発性半導体記憶装置。
6. 前記第１導電路の電位を制御する第５選択トランジスタのソースが前記センスアンプの入力段にドレインが前記第２の電位供給手段にゲートが前記第２ゲート制御手段に接続される請求項１に記載の不揮発性半導体記憶装置。
7. 前記第２選択トランジスタは前記メモリセルのソースを接地電位に接続する接地電位選択トランジスタであり、前記第３選択トランジスタは前記複数のメモリセルの前記ワードラインを１バイト単位で選択するバイト選択トランジスタである請求項１に記載の不揮発性半導体記憶装置。
8. 前記第２ゲート制御手段に前記第４選択トランジスタ及び前記第５選択トランジスタがオンする電位が与えられた時、前記第１の導電路の電位は前記メモリトランジスタのソースに与えられる電位よりも高い電位に設定される請求項６に記載の不揮発性半導体記憶装置。
9. 前記第２ゲート制御手段によって、前記第４選択トランジスタ及び前記第５選択トランジスタがオン状態に置かれた時、前記第１選択トランジスタ及び前記第３選択トランジスタはオン状態に置かれ、前記第２選択トランジスタは前記第１ゲート制御手段によってオフ状態に置かれる請求項８に記載の不揮発性半導体記憶装置。
10. 前記メモリトランジスタの制御ゲート・ソース間のしきい値電圧を測定するテストモードにおいては、前記第１の電位供給手段に可変電位を前記第２の電位供給手段には固定電位を印加する請求項８または請求項９に記載の不揮発性半導体記憶装置。
11. 前記センスアンプであって前記第１導電路に結合される入力段は第１トランジスタと第２トランジスタとが直列に接続される直列接続体からなり、前記第１トランジスタのゲートが前記第１導電路に結合され、前記第１トランジスタのソースは前記第２トランジスタのドレインに接続され、前記第２トランジスタのソースは接地電位に接続され前記第２トランジスタのゲートは第３ゲート制御手段に接続され前記第１トランジスタと前記第２トランジスタとの共通接続ノードは前記第５選択トランジスタのソースに接続される請求項６に記載の不揮発性半導体記憶装置。
12. 前記第１トランジスタのドレインは第３トランジスタのゲートに接続され前記第３トランジスタのソースは前記第１トランジスタのゲートに接続され、前記第３トランジスタのドレインと電源電位との間に負荷トランジスタが接続される請求項１１に記載の不揮発性半導体記憶装置。
13. 前記第２トランジスタはテストモードに置かれた時に常時オフ状態に置かれる請求項１１に記載の不揮発性半導体記憶装置。
14. 請求項１〜請求項１３のいずれか一項に記載の不揮発性半導体記憶装置のしきい値電圧の設定方法であって、
    前記メモリトランジスタの正のしきい値電圧を測定するにあたり、前記第１選択トランジスタ、前記第２選択トランジスタ、前記第３選択トランジスタをオン状態とし、前記第４選択トランジスタ及び前記第５選択トランジスタをオフ状態にそれぞれ設定し、前記第１の電位供給手段に第１供給電位を変化させて印加し前記メモリトランジスタのオン／オフ状態の遷移を前記センスアンプで検出して測定し、
    前記メモリトランジスタの負のしきい値電圧を測定するにあたっては前記第２の電位供給手段に固定された第２供給電位を印加し、前記第１選択トランジスタ、前記第３選択トランジスタ、前記第４選択トランジスタ、及び第５選択トランジスタをオン状態とし、第２選択トランジスタをオフ状態として、前記第１電位供給手段に印加する前記第１供給電位を変化させて、前記メモリトランジスタのオン／オフ状態の遷移を前記センスアンプで検出して測定する不揮発性半導体記憶装置のしきい値電圧の測定方法。
15. 前記負のしきい値電圧を測定するにあたり前記第１の供給電位の最大値は、前記第２供給電位以下である請求項１４に記載の不揮発性半導体記憶装置のしきい値電圧の測定方法。
16. 請求項１４または請求項１５に記載のしきい値電圧の測定方法によって測定された前記負のしきい値電圧及び前記正のしきい値電圧の分布に基づいて、前記メモリセルの読出し電圧を設定する不揮発性半導体記憶装置の読出し電圧の設定方法。
17. 前記メモリセルのノーマル動作時の読出し電圧Ｖｗを決めるにあたり、正のしきい値電圧の分布より正のしきい値電圧の最小値Ｖｔｈ１（ｍｉｎ）を求め、前記負のしきい値電圧の分布より負のしきい値電圧の最大値Ｖｔｈ２（ｍａｘ）を求め、読出し電圧Ｖｗは、
    Ｖｗ＝（Ｖｔｈ１（ｍｉｎ）＋Ｖｔｈ２（ｍａｘ））／２
    として設定する請求項１６に記載の不揮発性半導体記憶装置の読出し電圧の設定方法。
18. 前記メモリセルのノーマル動作時の読出し電圧Ｖｗを決めるにあたり、前記正のしきい値電圧の分布より正のしきい値電圧の中央値Ｖｔｈ１（ｃｅｎ）を求め、前記負のしきい値電圧の分布より負のしきい値電圧の中央値Ｖｔｈ２（ｃｅｎ）を求め、読出し電圧Ｖｗは、
    Ｖｗ＝（Ｖｔｈ１（ｃｅｎ）＋Ｖｔｈ２（ｃｅｎ））／２
    として設定する請求項１６に記載の不揮発性半導体記憶装置の読出し電圧の設定方法。
19. 前記メモリセルのノーマル動作時の読出し電圧Ｖｗを決めるにあたり、前記正のしきい値電圧の分布より正のしきい値電圧の平均値Ｖｔｈ１（ａｖｅ）を求め、前記負のしきい値電圧の分布より負のしきい値電圧の平均値Ｖｔｈ２（ａｖｅ）を求め、読出し電圧Ｖｗは、
    Ｖｗ＝（Ｖｔｈ１（ａｖｅ）＋Ｖｔｈ２（ａｖｅ））／２
    として設定する請求項１６に記載の不揮発性半導体記憶装置の読出し電圧の設定方法。

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