KR100502132B1

KR100502132B1 - 데이터 재기입이 고속인 불휘발성 반도체 기억 장치

Info

Publication number: KR100502132B1
Application number: KR10-2002-0054912A
Authority: KR
Inventors: 모리세이찌; 단자와도루
Original assignee: 가부시끼가이샤 도시바
Priority date: 2001-09-12
Filing date: 2002-09-11
Publication date: 2005-07-20
Also published as: KR20030023523A; JP3708912B2; US6762956B2; US20030048667A1; JP2003162896A

Abstract

반도체 집적 회로 장치는 불휘발성 메모리 셀을 포함한 블록을 갖는다. 이 블록에는 기입 상태의 셀과 소거 상태의 셀이 혼재한다. 이러한 블록으로부터 데이터를 일괄 소거할 때, 일괄 소거 전에 소거 상태의 셀에 대하여 소거 상태와 기입 상태와의 중간레벨까지 데이터를 기입한다. 이 후, 블록으로부터 데이터를 일괄 소거한다.

Description

데이터 재기입이 고속인 불휘발성 반도체 기억 장치{HIGH-SPEED DATA REWRITING NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 집적 회로 장치에 관한 것으로, 예를 들면 플래시 메모리와 같은 전기적으로 데이터 소거가 가능한 불휘발성 반도체 기억 장치에 관한 것이다.

NOR형 플래시 메모리에 있어서는, 예를 들면 512k비트를 1 블록으로 하여, 블록 단위 일괄의 소거를 행한다. 소거 전에는 도 1에 도시한 바와 같이, 데이터 "0"(기입 상태)의 셀과, 데이터 "1"(소거 상태)의 셀이 혼재하고 있다. 이 상태대로 소거 동작을 행하면, 데이터 "1"(소거 상태)이던 셀의 임계치 전압은 보다 낮은 방향으로 시프트된다. 이 결과, 기입 동작 시나 판독 동작 시에 비선택 워드선에 인가되는 전압, 예를 들면 0V보다도 낮은 전압까지 시프트되는 경우가 있다.

이와 같이 임계치 전압이 지나치게 내려간 셀, 즉 과소거 셀이 발생하면, 그 후의 기입이나 판독 동작 시, 비트선에 과대한 누설 전류가 흐른다. 예를 들면, 기입 시, 비트선에 누설 전류가 흐르면, 기입 시간의 증대를 초래한다. 또한, 판독 시에 비트선에 누설 전류가 흐르면, 그 비트선에 접속된 모든 셀의 데이터가 데이터 "1"로 오검지되거나, 혹은 오검지까지는 이르지 않더라도 데이터 "0"의 판독 속도가 늦어지기도 한다.

따라서, 통상, 도 2에 도시한 바와 같이, 소거 동작에 들어가기 전에, 모든 셀을 데이터 "0"까지 기입하는, 소위 "소거 전 기입"이라는 동작이 행해진다.

소거 전 기입을 행하면, 소거 전에 모든 셀이 데이터 "0"으로 되어 있기 때문에, 상기 과소거는 일어나기 어렵다.

소거 전 기입에서는 데이터 "1"(소거 상태)인 셀을, 데이터 "0"(기입 상태)까지 기입한다. 이 후, 소거 동작으로 이행한다. 그러나, 소거 전 기입 동작은 채널 열 전자 주입을 이용하기 위해서 소비 전류가 크다. 이 때문에, 한번에 많은 셀에 기입을 행하는 것은 어렵고, 블록 내 모든 셀에 기입하기 위해서는 매우 긴 시간을 요한다. 메모리 용량이 대용량이 되면 될수록, 동일 칩에 탑재되어 있는 블록수도 많아진다. 각 블록의 소거 전 기입에 시간이 걸리면, 예를 들면 공장에서의 제품 시험의 시간이 매우 길어지게 된다. 물론, 시장에서도 대용량품만큼, 고속인 데이터 재기입의 요청이 높아지고 있어, 데이터의 소거에 시간이 걸리는 것은 바람직하지 못하다.

본 발명의 한 양태에 다른 반도체 집적 회로는 기입 상태의 불휘발성 메모리 셀과 소거 상태의 불휘발성 메모리 셀이 혼재하는 블록으로부터 데이터를 일괄 소거할 때, 이 일괄 소거 전에 상기 소거 상태의 불휘발성 메모리 셀에 대하여, 상기 소거 상태와 상기 기입 상태 사이의 레벨까지 데이터를 기입하는 제1 기능과, 상기 소거 상태의 불휘발성 메모리 셀에 대하여, 상기 소거 상태와 상기 기입 상태 사이의 레벨까지 데이터를 기입한 후, 상기 블록으로부터 데이터를 일괄 소거하는 제2 기능을 포함한다.

이하, 본 발명의 실시 형태를, 도면을 참조하여 설명한다. 이 설명할 때에, 전 도면에 걸쳐서 공통되는 부분에는 공통되는 참조 부호를 붙인다.

(제1 실시 형태)

도 3a는 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 소거 전 기입 후의 셀 임계치 분포, 및 소거 후의 셀 임계치 분포의 일례를 도시하는 도면이다.

도 3a에 도시한 바와 같이, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치에서는, 소거 전 기입당, 데이터 "1"(소거 상태)의 셀을 데이터 "0"(기입 상태)까지 기입하지 않고, 데이터 "1"과 데이터 "0"과의 중간의 레벨까지 기입한다. 어느 레벨까지 기입할지는, 데이터 "0"(기입 상태)의 셀을 데이터 "1"(소거 상태)까지 소거했을 때, 중간의 레벨까지 기입된 셀이 크게 과소거되지 않는 레벨로 설정되면 된다. 예를 들면, 데이터 "1"(소거 상태)보다 조금 위의 레벨까지 기입하면, 셀이 크게 과소거되는 일은 없다.

이것은 셀의 전자를 터널 전류 기구를 이용하여 기판에 방전하여 소거하는 경우의 소거의 특성에 의한 것이다. 도 3b, 도 3c는 셀의 임계치 전압의 소거 시간 의존성을 나타내고 있다.

데이터 "1"의 셀에 기입을 전혀 행하지 않고, 데이터 "0" 및 데이터 "1"의 셀을, 각각 소거 레벨까지 소거하면, 데이터 "0"의 셀은 C점까지밖에 소거되지 않지 않는데 대하여, 데이터 "1"의 셀은 A점까지 소거된다(도 3b). 이 결과, 임계치 전압의 분포폭은 확대된다.

그러나, 데이터 "1"의 셀을, 예를 들면 중간의 레벨의 B점까지 기입해 두면, 데이터 "0"의 셀이나, 중간의 레벨 B점까지 기입한 셀도, 각각 C점까지밖에 소거되지 못한다(도 3c). 즉, 소거 후의 임계치 전압의 분포폭은 모든 셀을 데이터 "0"의 레벨까지 기입한 경우와 다름이 없다.

기입을 중간의 레벨까지 행하는 방법의 일례로서는, 도 4a에 도시한 바와 같이, 소거 전 기입 시의 워드선 전압 Vwl을 내리는 방법이 있다. 예를 들면, 통상 기입에서는 워드선 전압 Vwl을 10V로 하는데 대하여, 예를 들면 6V와 같은 전압으로 한다. 이에 따라, 도 4b에 도시한 바와 같이, 통상 기입에서는 셀의 임계치 전압 Vth에서, 기입 검증 레벨(Program verify level), 예를 들면 5.5V 이상으로 기입이 행해져 있었는데 비하여, 예를 들면 2.5V 낮은, 3V 이상의 중간의 레벨(Intermediate level)로 기입을 행할 수 있다.

소거 전 기입 시의 워드선 전압 Vwl을 내리면, 예를 들면 소거 전 기입 시에 소비되는 소비 전류를 내릴 수 있다. 이 때문에, 한번에 기입할 수 있는 셀의 개수를, 종래에 비하여 늘리는 것이 가능하게 된다. 예를 들면, 종래에는 한번에 4개의 셀에 기입하였다면, 본 하나의 방법예에서는, 예를 들면 한번에 8개의 셀에 기입하는 것이 가능하게 된다. 이 때문에, 블록 내에 존재하는 데이터 "1"(소거 상태)의 셀을, 상기 중간의 레벨까지 기입하는데 필요한 토탈의 시간은, 데이터 "0"(기입 상태)까지 기입하는 종래의 방법에 비하여, 예를 들면 반으로 단축할 수 있다. 이하, 이 사항에 관한 하나의 해석을 도면을 참조하여 설명한다.

도 5a는 기입 시에서의 셀 및 부하 각각의 전류-전압 특성을 도시하는 도면, 도 5b는 셀 및 부하를 도시하는 등가 회로도이다.

도 5a에 도시한 바와 같이, 워드선 전압 Vwl이 높을수록, 기입 전류 Iprg는 증가한다(Iprg1>Iprg2). 기입 전류 Iprg는 승압 회로로부터 공급된다. 따라서, 동시에 기입할 수 있는 비트수는 승압 회로의 공급 전류를 비트당 기입 전류 Iprg로 나눈 수가 된다. 여기에서, 소거 전 기입 시에 통상 기입 시보다도 워드선 전압 Vwl을 내리면, 동시에 기입할 수 있는 비트수를 통상 기입 시보다도 늘릴 수 있어 소거 전 기입에 요하는 시간을 단축하는 것이 가능하게 된다.

혹은 동시에 기입하는 셀의 수를 동일하게 한 경우, 승압 회로의 전류 구동 능력이 적어도 되므로, 칩 사이즈를 작게 할 수 있다.

이와 같이, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치에 따르면, 소거 전 기입에 요하는 시간을 단축하는 것이 가능하고, 예를 들면 데이터 재기입의 고속화에 유리하다는 이점을 얻을 수 있다.

다음에, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 일 구성예에 대하여 설명한다.

도 6은 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 일 구성예를 도시하는 블록도이다.

도 6에 도시한 바와 같이, 어드레스 버퍼(Address buffer)(1)는 데이터를 판독하거나, 또는 기입, 또는 소거하는 메모리 셀의 어드레스를 로우 디코더(Row decoder)(3), 및 컬럼 디코더(Column decoder)(5)에 대하여 출력한다.

입출력 버퍼(IO buffer)(7)는 데이터 판독 시, 감지 증폭기(Sense amp)(9)로 감지된 메모리 셀로부터의 데이터를 반도체 메모리 외부에 대하여 출력하고, 데이터 기입 시, 기입 데이터를 기입 회로(Program circuit)(11)에 대하여 출력한다.

기입 회로(11)는 입력된 기입 데이터에 따른 비트선 기입 전압을 메모리 셀 어레이(Memory cell array)(13)에 배치되어 있는 메모리 셀의 드레인에 대하여, 데이터선 DL을 통해 출력한다.

커맨드 레지스터(Command register)(15)는 기입, 소거 등, 입력된 커맨드를 유지한다. 이들 커맨드는 반도체 메모리의 외부로부터, 예를 들면 어드레스 버퍼(1), 및 입출력 버퍼(7)를 통해 커맨드 레지스터(15)에 입력되어, 유지된다. 그리고, 커맨드 레지스터(15)는 커맨드에 따른 신호를, 내부 회로 제어부(Controller)(17)에 대하여 출력한다.

내부 회로 제어부(17)는 커맨드 레지스터(15)로부터 입력된 신호에 따라서, 불휘발성 반도체 기억 장치의 동작을 제어하는 신호를 해당 장치의 내부 회로에 대하여 출력한다. 도 6에는, 일례로서 동작을 제어하는 신호를 감지 증폭기(9), 기입 회로(11), 승압 회로, 예를 들면 차지 펌프 회로(Charge pumps)(19), 및 내부 전압 조절기(Regulator)(21)에 대하여 출력하는 예를 도시하고 있다.

로우 디코더(3)는 입력된 어드레스에 대응한 워드선을 선택한다.

컬럼 디코더(5)는 입력된 어드레스에 대응한 컬럼 게이트(column gates)(23)를 선택하여, 비트선 BL을 감지 증폭기(9), 또는 기입 회로(11)에 접속한다.

차지 펌프 회로(19)는 데이터의 판독, 또는 기입, 또는 소거에 필요한 내부 전압 Vddh, VDDP 등을 발생한다. 도 6에는, 일례로서 내부 전압 VDDP를 기입 회로(11)에 대하여 출력하고, 내부 전압 Vddh를 내부 전압 조절기(21), 웰 스위치(Well switch)(25)에 대하여 출력하는 예를 나타내고 있다.

내부 전압 조절기(21)는 내부 전압 Vddh를 조절하여, 소정의 전압치를 갖는 출력 전압 Vreg로서 출력한다. 도 6에는 일례로서, 출력 전압 Vreg가 로우 디코더(3)에 대하여 출력되는 예를 도시하고 있다.

웰 스위치(25)는, 예를 들면 소거 시에, 내부 전압 Vddh가 메모리 셀 어레이(13)가 형성되어 있는 웰에 대하여 인가되도록, 내부 전압 Vddh가 공급되어 있는 배선을 상기 웰에 접속한다.

다음에 기입 회로(11)의 일례에 대하여 설명한다.

도 7은 기입 회로(11)의 일 회로예를 도시하는 회로도이다. 또, 본 일 회로예에서는, 기입 단위가 "1 word=16bit"인 경우를 상정하고 있다.

도 7에 도시한 바와 같이, 일회로예에 따른 기입 회로(11)에서는 동시에 기입할 수 있는 비트수를 4 비트로 하고 있다. 기입 회로(11)는 4개의 기입 펄스 PRGPLSB1∼PRGPLSB4를 받는다.

〔통상 기입 동작 시〕

기입 펄스 PRGPLSB1∼PRGPLSB4는 하나씩, 순서대로 "LOW" 레벨이 된다. 이 결과, 기입 데이터 PRGDATA1∼PRGDATA16은 16개의 N 채널형 MOSFET(이하, NMOS) QN12-1∼12-16의 게이트에 대하여 4개씩, 4회로 나누어서 전해진다. NMOS QN12-1∼12-16은 각각, 기입 데이터 PRGDATA1∼PRGDATA16의 논리 레벨에 따라서, "온", 또는 "오프"한다. 이와 같이 하여, 기입 데이터 PRGDATA1∼PRGDATA16은 16 비트의 데이터선 DL1∼DL16에 대하여 4 비트씩, 4회로 나누어서 기입된다.

또, NMOS QN12가 "온"했을 때에는, 데이터선 DL에는 내부 전압 VDDP가 공급된다. 데이터선 DL에 공급된 내부 전압 VDDP는 컬럼 게이트(23)를 통해 비트선 BL에 공급된다. 이 결과, 비트선 BL에는, 예를 들면 5V의 비트선 기입 전압이 주어지게 된다.

또한, 동시에 기입할 수 있는 비트수는, 예를 들면 승압 회로, 예를 들면 차지 펌프 회로(19)의 전류 공급 능력에 의해 설정되는 것으로, 4 비트에 한정되는 것은 아니다.

〔소거 전 기입 동작 시〕

기입 펄스 PRGPLSB1∼PRGPLSB4는, 예를 들면 "PRGPLSB1, PRGPLSB2"의 그룹과, "PRGPLSB3, PRGPLSB4"의 그룹으로 2개의 그룹이 된다. 그리고, 그룹 "PRGPLSB1, PRGPLSB2", 그룹 "PRGPLSB3, PRGPLSB4"를 1 그룹씩, 순서대로 "LOW" 레벨이 된다. 이 결과, 데이터 PRGDATA1∼PRGDATA16은 16 비트의 데이터선 DL1∼DL16에 대하여 8 비트씩, 2회로 나누어서 기입된다. 이에 따라, 소거 전 기입 시에서의 기입 펄스의 인가 시간은, 통상 기입 동작 시에서의 인가 시간의, 예를 들면 1/2로 단축할 수 있다.

다음에, 기입 회로(11)를 제어하는 기입 제어 회로의 일례에 대하여 설명한다.

도 8은 기입 제어 회로의 일 회로예를 도시하는 회로도, 도 9는 펄스 신호 C1을 발생하는 펄스 발생 회로의 일 회로예를 도시하는 회로도이다. 또한, 도 10a는 기입 제어 회로의 통상 기입 시의 일 동작예를 도시하는 동작 파형도, 도 10b는 기입 제어 회로의 소거 전 기입 시의 일 동작예를 도시하는 동작 파형도이다.

도 8에 도시한 바와 같이, 일 회로예에 따른 기입 제어 회로(31)는 통상 기입 동작을 지시하는 신호 NORMALMODE, 및 소거 전 기입 동작을 지시하는 신호 PREPROMODE를 받는다.

〔통상 기입 동작 시〕

신호 NORMALMODE는 "HIGH" 레벨, 신호 PREPROMODE는 "LOW" 레벨이 된다. 이 상태에서는, 신호 NORMALMODE를 받는 논리 게이트 회로, 예를 들면 AND 게이트 회로(33-1∼33-4)가 활성화하고, 신호 PREPROMODE를 받는 논리 게이트 회로, 예를 들면 AND 게이트 회로(35-1∼35-4)가 비활성화한다. 활성화한 AND 게이트 회로(33-1∼33-4)에서는, 그 출력을 펄스 신호 PLS(또는 PLSB) 및 펄스 신호 C1(또는 C1B)의 논리 레벨에 따라서, "HIGH" 또는 "LOW" 레벨 중 어느 하나로 한다. 비활성화한 AND 게이트 회로(35-1∼35-4)에서는, 펄스 신호 PLS(또는 PLSB)의 논리 레벨에 상관없이, 그 출력을 "LOW" 레벨로 고정한다. 논리 게이트 회로, 예를 들면 NOR 게이트 회로(37-1∼37-4)는 AND 게이트 회로(35-1∼35-4)로부터의 "LOW" 레벨의 출력을 받아 활성화한다. 이에 따라, NOR 게이트 회로(37-1∼37-4)는 AND 게이트 회로(33-1∼33-4)로부터의 출력 레벨에 따라서, 그 출력을 "HIGH" 또는 "LOW" 레벨 중 어느 하나로 한다.

이러한 통상 기입 동작 시의 일 동작예를 도 10a에 도시한다.

도 10a에 도시한 바와 같이, 통상 기입 시에, 기입 제어 회로(31)는 기입 펄스 PRGPLSB1∼PRGPLSB4를, 순차 "LOW" 레벨로 한다.

또, 펄스 신호 PLS(또는 PLSB)의 주기와, 펄스 신호 C1(또는 C1B)의 주기와의 관계는 본 일 회로예에 있어서는, 예를 들면 "1:2"로 되어 있다. 4개의 기입 펄스 PRCPLSB1∼PRGPLSB4를 발생시키기 위해서이다. 이러한 관계를 갖는 펄스 신호 PLS(또는 PLSB), 및 펄스 신호 C1(또는 C1B)은 도 9에 도시한 바와 같이, 펄스 신호 PLS(또는 PLSB)을, 예를 들면 카운터 회로(39)에 의해 카운트함으로써 얻을 수 있다. 물론, 도 9에 도시하는 회로예 이외에도, 예를 들면 펄스 신호를 "1/2"로 분주하여, 상기 관계를 갖는 펄스 신호 PLS(또는 PLSB), 및 펄스 신호 C1(또는 C1B)을 얻는 것도 가능하다.

〔소거 전 기입 동작 시〕

신호 NORMALMODE는 "LOW" 레벨, 신호 PREPROMODE는 "HIGH" 레벨이 된다. 이 상태에서는, AND 게이트 회로(33-1∼33-4)가 비활성화하고, AND 게이트 회로(35-1∼35-4)가 비활성화한다. 활성화한 AND 게이트 회로(35-1∼35-4)에서는, 그 출력을 펄스 신호 PLS(또는 PLSB)의 논리 레벨에 따라, "HIGH" 또는 "LOW" 레벨 중 어느 하나로 한다. 비활성화한 AND 게이트 회로(33-1∼33-4)에서는 펄스 신호 PLS(또는 PLSB), 및 펄스 신호(또는 C1B)의 논리 레벨에 상관없이, 그 출력을 "L0W" 레벨로 고정한다. NOR 게이트 회로(37-1∼37-4)는, AND 게이트 회로(33-1∼33-4)로부터의 "LOW" 레벨의 출력을 받아 활성화한다. 이에 따라, NOR 게이트 회로(37-1∼37-4)는, AND 게이트 회로(35-1∼35-4)로부터의 출력 레벨에 따라서, 그 출력을 "HIGH" 또는 "LOW" 레벨 중 어느 하나로 한다.

이러한 소거 전 기입 시의 일 동작예를 도 10b에 도시한다.

도 10b에 도시한 바와 같이, 소거 전 기입 시에는 기입 제어 회로(31)는 기입 펄스 PRGPLSB1, PRGPLSB2를 동시에 "LOW" 레벨로 한 후, 기입 펄스 PRGPLSB3, PRCPLSB4를 동시에 "LOW" 레벨로 한다.

이와 같이 본 일 회로예에 따른 기입 제어 회로(31)는 통상 기입 시와 소거 전 기입 시에 기입 비트수를 가변으로 한다. 이러한 기능으로부터, 기입 제어 회로(31)는 기입 비트수 가변 회로로 표현하는 것도 가능하다. 본 예의 기입 비트수 가변 회로에서는, 예를 들면 통상 기입 시와 소거 전 기입 시에 기입 비트수를 가변으로 한다.

또한, 소거 전 기입 시에서는 기입 비트수가 증가한다. 이 때문에, 도 10b에 도시한 바와 같이, 소거 전 기입 시에서의 기입 펄스 인가 시간은 도 10a에 도시하는 통상 기입 동작 시에서의 인가 시간, 예를 들면 ∼4㎲에서, 예를 들면 1/2인 ∼2㎲ 정도로 단축된다.

다음에, 내부 전압 조절기(21)의 일례에 대하여 설명한다.

도 11은 내부 전압 조절기(21)의 일 회로예를 도시하는 회로도이다.

도 11에 도시한 바와 같이, 일 회로예에 따른 조절기(21)는 출력 전압 Vreg를, 저항(R1∼R5)으로 분압하고, 이 분압점(40)의 전압과 참조 전압 Vref를 비교한다. 그리고, 비교 결과에 따라 NMOS(41, 42), P 채널형 MOSFET(이하 PMOS)(43, 44)를 포함하는, 예를 들면 전류 미러 회로를 제어한다. 이에 따라, 예를 들면 차지 펌프 회로(19)에서 발생된 내부 전압 Vddh를, 소정의 출력 전압 Vreg로 내린다. 출력 전압 Vreg는 로우 디코더(3)에 보내지고, 예를 들면 워드선 전압 Vwl에 사용된다.

본 일 회로예에 따른 조절기(21)가 출력하는 소정의 출력 전압 Vreg는, 예를 들면 기입 모드(통상 기입 시), 검증 모드(통상 기입 시), 기입 모드(소거 전 기입 시), 검증 모드(소거 전 기입 시)에 따라 4개의 값으로 전환하는 것이 가능하다. 표 1에 출력 전압치의 일례를 나타낸다.

	Vreg(통상 기입)	Vreg(소거 전 기입)
기입	10V	6V
검증	7V	3V

표 1에 나타낸 바와 같은 출력 전압치의 전환은 상기 4개의 모드에 따라, 예를 들면 분압점(40)에서의 저항 분할비를 전환함으로써 가능하게 된다. 본 일 회로예에서는 저항 분할비의 전환을 상기 4개의 모드에 따라서, 예를 들면 분압점(40)과 회로 내 접지점 Vss 사이의 저항치를 전환함으로써 행한다. 저항치의 전환은 신호 PRO, VRFY, PREPRO, PREPRO_VRFY에 따라, 예를 들면 4개의 NMOS(45∼48)를 각각 제어함으로써 행해진다.

〔기입 모드(통상 기입 시)〕

신호 PRO가 "HIGH" 레벨, 신호 VRFY, PREPRO, PREPRO_VRFY가 각각 "LOW" 레벨이 된다. 그 동안, MOS(45)가 "온"하고, NMOS(46∼48)가 "오프"한다. 이에 따라, 분압점(40)은 저항 R2 및 NMOS(45)를 통해 회로 내 접지점 Vss에 접속된다.

〔검증 모드(통상 기입 시)〕

신호 VRFY가 "HIGH" 레벨, 신호 PRO, PREPRO, PREPRO_VRFY가 각각 "LOW" 레벨이 된다. 그 동안, NMOS(46)이 "온"하고, NMOS(45, 47, 48)가 "오프"한다. 이에 따라, 분압점(40)은 저항 R2, 저항 R3 및 NMOS(46)를 통해, 회로 내 접지점 Vss에 접속된다.

〔기입 모드(소거 전 기입 시)〕

신호 PREPRO가 "HIGH" 레벨, 신호 PRO, VRFY, PREPRO_VRFY가 각각 "LOW" 레벨이 된다. 그 동안, NMOS(47)가 "온"하고, NMOS(45, 46, 48)가 "오프"한다. 이에 따라, 분압점(40)은 저항 R2, 저항 R4 및 NMOS(47)를 통해 회로 내 접지점 Vss에 접속된다.

〔검증 모드(소거 전 기입 시)〕

신호 PREPRO_VRFY가 "HIGH" 레벨, 신호 PRO, PREPRO, VRFY가 각각 "LOW" 레벨이 된다. 그 동안, NMOS(48)이 "온"하고, NMOS(45∼47)가 "오프"한다. 이에 따라, 분압점(40)은 저항 R2, 저항 R4, 저항 R5 및 NMOS(48)를 통해, 회로 내 접지점 Vss에 접속된다.

이와 같이 본 일 회로예에 따른 내부 전압 조절기(21)는 통상 기입 시와 소거 전 기입 시에 상호 다른 기입 전압 및 검증 전압을 발생한다. 이러한 기능으로부터, 내부 전압 조절기(21)는 동작 모드에 따라서 상호 다른 전압을 발생하는 전압 발생 회로로 표현하는 것도 가능하다. 본 예의 전압 발생 회로는, 예를 들면 통상 기입 시와 소거 전 기입 시에 상호 다른 기입 전압 및 검증 전압을 발생한다.

다음에, 내부 전압 조절기(21)를 제어하는 조절기 제어 회로의 일례에 대하여 설명한다.

도 12는 조절기 제어 회로의 일 회로예를 도시하는 회로도, 도 13a는 통상 기입 시의 일 동작예를 도시하는 동작 파형도, 도 13b는 소거 전 기입 시의 일 동작예를 도시하는 동작 파형도이다.

도 12에 도시한 바와 같이, 일 회로예에 따른 조절기 제어 회로(51)는 기입 모드를 지시하는 신호 PROGRAM, 및 검증 모드를 지시하는 신호 VERIFY를 각각 받는다. 이와 함께, 상술한 신호 NORMALMODE, PREPROMODE를 각각 받는다.

〔통상 기입 동작 시〕

신호 NORMALMODE는 "HIGH" 레벨, 신호 PREPROMODE는 "LOW" 레벨이 된다. 이 상태에서는 신호 NORMALMODE를 받는 논리 게이트 회로, 예를 들면 AND 게이트 회로(53-1, 53-2)가 활성화하고, 신호 PREPROMODE를 받는 논리 게이트 회로, 예를 들면 AND 게이트 회로(55-1, 55-2)가 비활성화한다. 활성화한 AND 게이트 회로(53-1, 53-2)에서는, 그 출력을 신호 PROGRAM, 또는 신호 VERIFY의 논리 레벨에 따라 "HIGH" 또는 "LOW" 레벨 중 어느 하나로 한다. 비활성화한 AND 게이트 회로(55-1, 55-2)에서는, 신호 PROGRAM, 또는 신호 VERIFY의 논리 레벨에 상관없이, 그 출력을 "LOW" 레벨로 고정한다.

이러한 통상 기입 동작 시의 일 동작예를 도 13a에 도시한다.

도 13a에 도시한 바와 같이, 신호 PROGRAM이 "HIGH" 레벨일 때, 신호 PRO는 "HIGH" 레벨이다. 신호 PROGRAM이 "HIGH" 레벨로부터 "LOW" 레벨로 천이하면, 신호 PRO는 "HIGH" 레벨로부터 "LOW" 레벨로 천이한다. 이 후, 신호 VERFY가 "LOW" 레벨로부터 "HIGH" 레벨로 천이하면, 신호 VRFY가 "LOW" 레벨로부터 "HIGH" 레벨로 천이한다.

〔소거 전 기입 동작 시〕

신호 NORMALMODE는 "LOW" 레벨, 신호 PREPROMODE는 "HIGH" 레벨이 된다. 이 상태에서는, AND 게이트 회로(53-1, 53-2)가 비활성화하고, AND 게이트 회로(55-1, 55-2)가 비활성화한다. 활성화한 AND 게이트 회로(55-1, 55-2)에서는 그 출력을 신호 PROGRAM, 또는 신호 VERIFY의 논리 레벨에 따라서, "HIGH" 또는 "LOW" 레벨 중 어느 하나로 한다. 비활성화한 AND 게이트 회로(53-1, 53-2)에서는, 신호 PROGRAM, 또는 신호 VERIFY의 논리 레벨에 상관없이, 그 출력을 "LOW" 레벨로 고정한다.

이러한 소거 전 기입 동작 시의 일 동작예를 도 13b에 도시한다.

도 13b에 도시한 바와 같이, 신호 PROGRAM이 "HIGH" 레벨일 때, 신호 PREPRO는 "HIGH" 레벨이다. 신호 PROGRAM이 "HIGH" 레벨로부터 "LOW" 레벨로 천이하면, 신호 PREPRO는 "HIGH" 레벨로부터 "LOW" 레벨로 천이한다. 이 후, 신호 VERFY가 "LOW" 레벨로부터 "HIGH" 레벨로 천이하면, 신호 PREPRO_VRFY가 "LOW" 레벨로부터 "HIGH" 레벨로 천이한다.

이와 같이 본 일 회로예에 따른 조절기 제어 회로(51)는 기입 전압의 값 및 검증 전압의 값을 통상 기입 시와 소거 전 기입 시에 가변으로 제어한다. 이러한 기능으로부터, 조절기 제어 회로(51)는, 동작 모드에 따라 임의의 전압의 값을 가변으로 제어하는 전압 제어 회로로 표현하는 것도 가능하다. 본 예의 전압 제어 회로는, 예를 들면 통상 기입 시와 소거 전 기입 시에 기입 전압의 값 및 검증 전압의 값을 가변으로 제어한다.

다음에, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 동작 시퀀스의 일례에 대하여 설명한다.

도 14는 통상 기입 동작 시퀀스의 일례를 도시하는 흐름도, 도 15는 소거 동작 시퀀스의 일례를 도시하는 흐름도, 도 16은 소거 전 기입 동작 시퀀스의 일례를 도시하는 흐름도이다.

〔통상 기입 동작 시퀀스〕

도 14에 도시한 바와 같이, 우선 통상 기입을 지시하는 커맨드에 기초하여 통상 기입이 개시된다(ST.11).

다음에, 동시 기입 비트수를, 예를 들면 "4"로 세트한다(ST.12).

다음에, 기입 선택된 워드선 WL에, 예를 들면 10V의 기입 전압을 인가한다(ST.13).

다음에, 비트선 BL에, 예를 들면 5V의 비트선 기입 전압을, 예를 들면 4회 인가한다(ST.14).

또, ST.14에서는, 기입 데이터에 따라서, 비트선 BL에는, 예를 들면 5V, 또는 예를 들면 0V의 비트선 기입 전압이 인가된다. 예를 들면, 데이터 "0"을 기입할 때, 비트선 BL에는, 예를 들면 5V의 비트선 기입 전압이 인가되고, 데이터 "1"을 기입할 때, 비트선 BL에는, 예를 들면 0V의 비트선 기입 전압이 인가된다.

다음에, 기입 검증을 행한다(ST.15).

기입 검증의 결과, 정상적으로 기입이 이루어졌으면("PASS"), 통상 기입은 종료된다(ST.16). 반대로 정상적으로 기입이 이루어져 있지 않으면("FAIL"), 재기입 횟수가 최대 횟수인지를 판단한다(ST.17).

판단의 결과, 최대 횟수이면("YES"), 기입 불량으로 하여 통상 기입은 종료된다(ST.18). 반대로 최대 횟수가 아니면("NO"), ST.13∼ST.15의 단계를 반복한다.

〔소거 동작 시퀀스〕

도 15에 도시한 바와 같이, 우선, 소거를 지시하는 커맨드에 기초하여 소거가 개시된다(ST.21).

다음에, 소거 전 기입 루틴으로 이행한다(ST.22).

도 16에 도시한 바와 같이, 소거 전 기입 루틴에의 이행에 기초하여 소거 전 기입을 개시한다(ST.31).

다음에, 동시 기입 비트수를 통상 기입보다도 많은, 예를 들면 "8"로 세트한다(ST.32).

다음에, 기입 선택된 워드선 WL에, 통상 기입보다도 낮은, 예를 들면 6V의 기입 전압을 인가한다(ST.33).

다음에, 비트선 BL에, 예를 들면 5V의 비트선 기입 전압을 통상 기입 보다도 작은, 예를 들면 2회 인가한다(ST.34).

다음에, 기입 검증을 행한다(ST.35).

기입 검증의 결과, 정상적으로 기입이 이루어졌으면("PASS"), 기입된 셀의 어드레스가 최종 어드레스인지를 판단한다(ST.36).

판단의 결과, 최종 어드레스이면("YES"), 소거 전 기입은 종료된다(ST.37). 반대로 최종 어드레스가 아니면("NO"), 어드레스를 인크리먼트, 예를 들면 +1 한다(ST.38). 이 후, ST.33∼ST.36의 단계를 반복한다.

또한, 기입 검증의 결과, 정상적으로 기입이 이루어져 있지 않으면("FAIL"), 재기입 횟수가 최대 횟수인지를 판단한다(ST.39).

판단의 결과, 최대 횟수이면("YES"), 기입 불량으로 하여 통상 기입은 종료된다(ST.40). 반대로 최대 횟수가 아니면("NO"), ST.33∼ST.35의 단계를 반복한다.

상기 소거 전 기입 루틴(ST.22) 종료 후, 블록 소거를 행한다(ST.23). 블록 소거(ST.23) 종료 후, 과소거 비트의 재기입을 행한다(ST.24). 그리고, 과소거 비트의 재기입(ST.24) 종료 후, 소거를 종료한다(ST.25).

다음에, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치가 갖는 메모리 셀 어레이, 및 메모리 셀의 일례에 대하여 설명한다.

도 17은 메모리 셀 어레이의 일례를 도시하는 등가 회로도이다.

도 17에 도시한 바와 같이, 메모리 셀 어레이(13)에는 복수의 불휘발성 메모리 셀(61)이 매트릭스 형상으로 배치되어 있다. 불휘발성 메모리 셀(61)은, 예를 들면 데이터를 임계치 전압의 레벨에 따라서 기억하는 트랜지스터(이하, 셀 트랜지스터(61)라고 부름)이다. 도 17에 도시하는 일례에서는, 셀 트랜지스터(61)의 소스가 소스선 SOURCE에 접속되고, 그 드레인이 비트선 BL(BL0∼BLi)에 접속되고, 그 게이트가 워드선 WL(WL0∼WLj)에 접속되어 있다. 이와 같이 셀 트랜지스터(61)가 배치되어 있는 불휘발성 반도체 기억 장치는, 일반적으로 "NOR형"이라고 불리고 있다. 단, 본 발명은 "NOR형"에 한정되지는 않는다.

도 18은 셀 트랜지스터의 일례를 도시하는 단면도이다.

도 18에 도시한 바와 같이, 셀 트랜지스터의 일례는 제어 게이트(Control gate)와 웰(P-well) 사이에, 부유 게이트(Floating gate)를 갖는다. 이 타입의 셀 트랜지스터에서는, 그 임계치 전압, 예를 들면 제어 게이트에서 본 임계치 전압이 부유 게이트에 축적되는 전자의 수에 따라 변한다. 제어 게이트에 인가되는 전압(Gate voltage)와 셀 전류(Drain current of memory cell transistor)와의 한 관계예를 도 19에 도시한다.

도 19에 도시한 바와 같이, 부유 게이트에 축적되는 전자의 수가 비교적 많은 경우, 즉 임계치 전압이 높은 상태는 데이터 "0"("0"-cells), 반대로 낮은 상태는 데이터 "1"("1"-cells)이 된다. 데이터의 판독, 소거, 기입의 한 바이어스 조건예를 표 2∼표 4에 나타낸다.

	판독	기입	소거
Vg	표 3	표 4	-7V
Vd	1V	5V("0")	부유
Vd	1V	0V("1")	부유
Vs	0V	0V	10V

	판독
	통상판독	검증 판독
		통상 기입	소거 전 기입
Vg	5V	7V	3V

기입
통상 기입	소거 전 기입
		Vg	10V	6V

판독은 셀 전류가 흐르는지의 여부로 판정된다.

소거는 소스 및 웰(P-well)을 공유하는 복수의 셀 트랜지스터마다 일괄하여 행해진다. 소거 시에, FN 터널 현상에 의해 부유 게이트로부터 웰에 전자가 흘러, 소거 대상의 셀 트랜지스터의 기억 데이터는 전부 데이터 "1"로 된다.

기입은 비트마다 행해진다. 데이터 "0"으로 기입하는 경우, 기입되는 셀 트랜지스터가 접속되는 비트선을, 예를 들면 5V로 바이어스한다. 이에 따라, 채널 열 전자 현상으로 발생한 고 에너지의 전자가 부유 게이트에 주입된다. 데이터 "1"의 상태로 유지하고자 하는 경우에는, 기입되는 셀 트랜지스터가 접속되는 비트선은, 예를 들면 0V로 된다. 이 경우에는 전자의 주입이 일어나지 않고, 임계치 전압의 변화는 생기지 않는다.

기입이나 소거를 확인하기 위해서, 기입 검증이나 소거 검증이 행해진다.

기입 검증은 도 19에 도시한 바와 같이, 전압(Gate voltage)을 판독 시의 전압 Vread보다도 높은 전압 Vpv로 하여, 데이터 "0"의 판독을 행한다. 기입과 기입 검증을 교대로 실행해가고, 기입 대상의 셀이 전부 데이터 "0"이 되면 기입 동작이 종료한다.

소거 검증은 전압 Vread보다도 낮은 전압 Vev로 하여, 데이터 "1"의 판독을 행한다. 이에 따라, 셀 전류 Icell이 충분히 확보된다. 소거 대상의 셀이 전부 데이터 "1"이 되면 소거 동작이 종료한다.

단, 셀 트랜지스터에 대해서도, 본 발명에서는 상기 셀 트랜지스터에 한정되지는 않는다.

(제2 실시 형태)

도 20은 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 셀 임계치 분포의 일례를 도시하는 도면, 도 21은 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 소거 전 기입 후의 셀 임계치 분포, 및 소거 후의 셀 임계치 분포의 일례를 도시하는 도면이다.

도 20에 도시한 바와 같이, 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 기억 장치에서는 1개의 셀에, 예를 들면 4개의 레벨(레벨 1∼레벨 4)의 임계치 전압을 기억시켜, 1개의 셀에 2 비트의 정보를 기억시키고 있다. 소위 다치 메모리이다.

이러한 다치 메모리에 있어서도, 종래에서는 소거 전에, 최상위 기입 상태까지의 기입이 행해진다.

이것에 대하여, 제2 실시 형태에 따른 불휘발성 반도체 기억 장치에서는 도 21에 도시한 바와 같이, 소거 전에 소거 상태의 셀을, 예를 들면 그 하나 상의 레벨의 임계치 전압까지 기입한다. 이 후, 일괄 소거 동작에 들어간다. 일괄 소거 후에는 도 21에 도시한 바와 같이, 제1 실시 형태와 마찬가지로, 셀이 크게 과소거되지는 않게 된다.

이와 같이, 본 발명은 다치 메모리에도 적용할 수 있다.

또, 본 제2 실시 형태에서는 소거 전 기입에서는, 기입 후의 임계치 전압을 레벨 2의 제어 범위 내로 시프트시켰지만, 이 제어 범위 내에 정확하게 시프트시킬 필요는 없다. 대강, 소거 상태의 임계치 전압을 레벨2의 제어 범위의 하한치보다 높게해두면 된다.

또한, 기입 후의 임계치 전압은 최상위 기입 상태, 즉 레벨 4 이외의 레벨로 시프트되면 된다.

이상, 본 발명을 제1, 제2 실시 형태에 의해 설명하였지만, 본 발명은 이들 실시 형태 각각에 한정되지는 않는다, 그 실시에 있어서는 발명의 요지를 일탈하지 않는 범위에서 다양하게 변형하는 것이 가능하다.

또한, 상기 실시 형태는 각각, 단독으로 실시하는 것이 가능하지만, 적절하게 조합하여 실시하는 것도 물론 가능하다.

또한, 상기 각 실시 형태에는, 여러가지의 단계의 발명이 포함되고 있고, 각 실시 형태에 있어서 개시한 복수의 구성 요건이 적절한 조합에 의해 여러가지의 단계의 발명을 추출하는 것도 가능하다.

또한, 상기 각 실시 형태에서는 본 발명을 불휘발성 반도체 기억 장치에 적용한 예에 기초하여 설명하였지만, 상술한 바와 같은 불휘발성 반도체 기억 장치를 내장한 반도체 집적 회로 장치, 예를 들면 프로세서, 시스템 LSI 등도 또한, 본 발명의 범위이다.

상술한 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허 청구 범위에 의해 정의되며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경을 포함하는 것으로 의도되어야 한다.

본 발명에 따르면, 불휘발성 반도체 기억 장치에 있어서, 소거 전 기입에 요하는 시간을 단축하는 것이 가능하고, 데이터 재기입의 고속화에 유리하게 된다.

도 1은 종래의 불휘발성 반도체 기억 장치의 소거 전 기입 후의 셀 임계치 분포, 및 소거 후의 셀 임계치 분포의 일례를 도시하는 도면.

도 2는 종래의 불휘발성 반도체 기억 장치의 소거 전 기입 후의 셀 임계치 분포, 및 소거 후의 셀 임계치 분포의 다른 예를 도시하는 도면.

도 3a는 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 소거 전 기입 후의 셀 임계치 분포, 및 소거 후의 셀 임계치 분포의 일례를 도시하는 도면, 도 3b 및 도 3c는 각각 셀의 임계치와 소거 시간과의 관계를 도시하는 도면.

도 4a는 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 워드선 전압의 일례를 도시하는 도면, 도 4b는 도 4a에 도시하는 일례에 따를 때의 셀의 기입 특성을 도시하는 도면.

도 5a는 기입 시에서의 셀 및 부하 각각의 전류-전압 특성을 도시하는 도면, 도 5b는 셀 및 부하를 도시하는 등가 회로도.

도 6은 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 일 구성예를 도시하는 블록도.

도 7은 기입 회로의 일 회로예를 도시하는 회로도.

도 8은 기입 제어 회로의 일 회로예를 도시하는 회로도.

도 9는 펄스 발생 회로의 일 회로예를 도시하는 회로도.

도 10a는 기입 제어 회로의 통상 기입 시의 일 동작예를 도시하는 동작 파형도, 도 10b는 기입 제어 회로의 소거 전 기입 시의 일 동작예를 도시하는 동작 파형도.

도 11은 내부 전압 조절기의 일 회로예를 도시하는 회로도.

도 12는 조절기 제어 회로의 일 회로예를 도시하는 회로도.

도 13a는 조절기 제어 회로의 통상 기입 시의 일 동작예를 도시하는 동작 파형도, 도 13b는 조절기 제어 회로의 소거 전 기입 시의 일 동작예를 도시하는 동작 파형도.

도 14는 통상 기입 동작 시퀀스의 일례를 도시하는 흐름도.

도 15는 소거 동작 시퀀스의 일례를 도시하는 흐름도.

도 16은 소거 전 기입 동작 시퀀스의 일례를 도시하는 흐름도.

도 17은 메모리 셀 어레이의 일례를 도시하는 등가 회로도.

도 18은 메모리 셀의 일례를 도시하는 단면도.

도 19는 제어 게이트에 인가되는 전압(Gate voltage)과 셀 전류(Drain current of memory cell transistor)와의 일 관계예를 도시하는 도면.

도 20은 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 셀 임계치 분포의 일례를 도시하는 도면.

도 21은 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 소거 전 기입 후의 셀 임계치 분포, 및 소거 후의 셀 임계치 분포의 일례를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 어드레스 버퍼

3 : 로우 디코더

5 : 컬럼 디코더

7 : 입출력 버퍼

9 : 감지 증폭기

11 : 기입 회로

13 : 메모리 셀 어레이

15 : 커맨드 레지스터

17 : 내부 회로 제어부

19 : 차지 펌프 회로

21 : 내부 전압 조절기

23 : 컬럼 게이트

25 : 웰 스위치

31 : 기입 제어 회로

Claims

기입 상태의 불휘발성 메모리 셀과 소거 상태의 불휘발성 메모리 셀이 혼재하는 블록으로부터 데이터를 일괄 소거할 때, 이 일괄 소거 전에 상기 소거 상태의 불휘발성 메모리 셀에 대하여, 상기 소거 상태와 상기 기입 상태 사이의 레벨까지 데이터를 기입하는 데이터 기입 회로와,

상기 소거 상태의 불휘발성 메모리 셀에 대하여, 상기 소거 상태와 상기 기입 상태 사이의 레벨까지 데이터를 기입한 후, 상기 블록으로부터 데이터를 일괄 소거하는 데이터 소거 회로

를 포함하는 반도체 집적 회로 장치.
복수의 기입 상태의 불휘발성 메모리 셀, 이들 복수의 기입 상태 중 어느 하나보다도 임계치 레벨이 낮은 소거 상태의 불휘발성 메모리 셀이 적어도 혼재하는 블록으로부터 데이터를 일괄 소거할 때, 이 일괄 소거 전에 상기 소거 상태의 불휘발성 메모리 셀에 대하여, 이 소거 상태보다도 적어도 하나 높은 임계치 레벨까지 데이터를 기입하는 데이터 기입 회로와,

상기 소거 상태의 불휘발성 메모리 셀에 대하여, 이 소거 상태보다도 적어도 1개 높은 임계치 레벨까지 데이터를 기입한 후, 상기 블록으로부터 데이터를 일괄 소거하는 데이터 소거 회로

를 포함하는 반도체 집적 회로 장치.
제1항에 있어서,

상기 소거 상태의 불휘발성 메모리 셀에 대한 기입은 채널 열 전자 주입을 이용하여 행하고, 또한 복수의 상기 소거 상태의 불휘발성 메모리 셀에 대하여 동시에 행하는 반도체 집적 회로 장치.
제2항에 있어서,

상기 소거 상태의 불휘발성 메모리 셀에 대한 기입은 채널 열 전자 주입을 이용하여 행하고, 또한 복수의 상기 소거 상태의 불휘발성 메모리 셀에 대하여 동시에 행하는 반도체 집적 회로 장치.
복수의 비트선과,

상기 복수의 비트선에 전기적으로 접속된 복수의 불휘발성 메모리 셀과,

제1 신호에 따라서 상기 복수의 비트선 중, n(n은 자연수)개의 비트선을 기입 선택하고, 제2 신호에 따라서 상기 n개와는 다른 m(m은 자연수)개의 비트선을 기입 선택하는 기입 비트수 가변 회로

를 포함하며,

상기 제1 신호는 통상 기입을 나타내는 신호이고, 상기 제2 신호는 소거전 기입을 나타내는 신호인 반도체 집적 회로 장치.
제1 신호에 따라서 제1 기입 전압 및 제1 검증 전압을 발생하고, 제2 신호에 따라서 상기 제1 기입 전압과는 다른 제2 기입 전압 및 상기 제1 검증 전압과는 다른 제2 검증 전압을 발생하는 전압 발생 회로와,

상기 제1 기입 전압, 상기 제1 검증 전압, 상기 제2 기입 전압 및 상기 제2 검증 전압을 게이트에 받는 불휘발성 메모리 셀

을 포함하며,

상기 제1 신호는 통상 기입을 나타내는 신호이고, 상기 제2 신호는 소거전 기입을 나타내는 신호인 반도체 집적 회로 장치.
기입 전압 및 검증 전압을 게이트에 받는 불휘발성 메모리 셀과,

제1 신호에 따라서 상기 기입 전압의 값 및 상기 검증 전압의 값을 각각 제1 값으로 제어하고, 제2 신호에 따라서 상기 기입 전압의 값 및 상기 검증 전압의 값을 각각 상기 제1 값과는 다른 제2 값으로 제어하는 전압 제어 회로

를 포함하며,

상기 제1 신호는 통상 기입을 나타내는 신호이고, 상기 제2 신호는 소거전 기입을 나타내는 신호인 반도체 집적 회로 장치.
제5항에 있어서,

상기 m개의 비트선의 수는 상기 n개의 비트선의 수보다도 많은 반도체 집적 회로 장치.
제6항에 있어서,

상기 제2 기입 전압이 인가되어 동시에 기입되는 상기 불휘발성 메모리 셀의 수는, 상기 제1 기입 전압이 인가되어 동시에 기입되는 상기 불휘발성 메모리 셀의 수보다도 많은 반도체 집적 회로 장치.
제7항에 있어서,

상기 기입 전압이 상기 제2 값일 때, 동시에 기입되는 상기 불휘발성 메모리 셀의 수는, 상기 기입 전압이 제1 값일 때보다도 많은 반도체 집적 회로 장치.
제5항에 있어서,

상기 m개의 비트선이 기입 선택되어 있을 때, 상기 불휘발성 메모리 셀의 게이트에 인가되는 기입 전압은, 상기 n개의 비트선이 기입 선택되어 있을 때보다도 낮은 반도체 집적 회로 장치.
제6항에 있어서,

상기 제2 기입 전압은 상기 제1 기입 전압보다도 낮은 반도체 집적 회로 장치.
제7항에 있어서,

상기 제2 값은 상기 제1 값보다도 낮은 반도체 집적 회로 장치.
제6항에 있어서,

상기 제2 검증 전압은, 상기 제1 검증 전압보다도 낮은 반도체 집적 회로 장치.
삭제
삭제
삭제
제5항에 있어서,

상기 제1 신호는 제1 논리이고, 상기 제2 신호는 상기 제1 신호의 제2 논리인 반도체 집적 회로 장치.
제6항에 있어서,

상기 제1 신호는 제1 논리이고, 상기 제2 신호는 상기 제1 신호의 제2 논리인 반도체 집적 회로 장치.
제7항에 있어서,

상기 제1 신호는 제1 논리이고, 상기 제2 신호는 상기 제1 신호의 제2 논리인 반도체 집적 회로 장치.