KR20160140329A - 반도체 장치, 프리라이트 프로그램 및 복원 프로그램 - Google Patents

반도체 장치, 프리라이트 프로그램 및 복원 프로그램 Download PDF

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KR20160140329A
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

제어 회로(105)는, 제1 소거 커맨드를 수신하였을 때, 제1 기억 소자(102)의 임계값 전압과 제2 기억 소자(103)의 임계값 전압을 함께 증가시키는 제1 프리라이트 처리의 실행을 제어하고, 그 후, 제1 기억 소자(102)의 임계값 전압과 제2 기억 소자(103)의 임계값 전압이 소정의 소거 베리파이 레벨보다 작아질 때까지, 제1 기억 소자(102)의 임계값 전압과 제2 기억 소자(103)의 임계값 전압을 함께 감소시키는 소거 처리의 실행을 제어한다. 제어 회로(105)는 제2 소거 커맨드를 수신하였을 때, 제1 기억 소자(102)와 제2 기억 소자(103) 중 한쪽의 임계값 전압을 증가시키는 제2 프리라이트 처리의 실행을 제어하고, 그 후, 소거 처리의 실행을 제어한다.

Description

반도체 장치, 프리라이트 프로그램 및 복원 프로그램{SEMICONDUCTOR DEVICE, PRE-WRITE PROGRAM, AND RESTORATION PROGRAM}
본 발명은 반도체 장치, 프리라이트 프로그램 및 복원 프로그램에 관한 것으로, 예를 들어 상보적인 데이터를 유지하는 2개의 불휘발성 메모리 셀을 포함하는 반도체 장치, 상보적인 데이터의 소거를 위한 프리라이트 프로그램 및 상보적인 데이터의 복원 프로그램에 관한 것이다.
종래부터, 상보적인 데이터를 유지하는 2개의 불휘발성 메모리 셀을 포함하는 반도체 장치가 알려져 있다.
예를 들어, 일본 특허공개 제2008-117510호 공보(특허문헌 1)에 기재된 반도체 장치는, 플래시 소거형 부 임계값 전압의 상이에 의해 2치 데이터를 유지하고, 또한 유지하는 2치 데이터의 상이에 의해 리텐션 특성이 달라지는 각각 전기적으로 재기입 가능한 제1 기억 소자(MC1)와 제2 기억 소자(MC2)를 1비트의 트윈 셀로서 복수 개 구비한 메모리 어레이(19)와, 판독 선택된 트윈 셀의 제1 기억 소자와 제2 기억 소자로부터 출력되는 상보 데이터를 차동 증폭하여 트윈 셀의 기억 정보를 판정하는 판독 회로(SA)를 구비한다.
일본 특허공개 제2008-117510호 공보
그런데, 일본 특허공개 제2008-117510호 공보(특허문헌 1)에 기재된 트윈 셀에 있어서, 트윈 셀 데이터의 소거에 의해, 2개의 셀의 임계값 전압이 모두 작은 상태로 된다. 이때, 트윈 셀 데이터 소거 전의 기입 상태에 있어서의 2개의 셀의 임계값 전압의 차가, 트윈 셀 데이터의 소거 후에도 남는 경우가 있다.
유저는, 단순히 새롭게 데이터를 기입하기 위해서(영역을 비우기 위해서) 트윈 셀 데이터의 소거를 희망하는 경우와, 기밀 유지를 위해 트윈 셀 데이터의 소거를 희망하는 경우가 있다. 전자의 경우에는, 2개의 셀의 임계값 전압의 차가 트윈 셀 데이터 소거 후에 남아도 문제가 되지 않는다. 그러나, 후자의 경우에는, 2개의 셀의 임계값 전압의 차가 트윈 셀 데이터 소거 후에 남으면, 트윈 셀 데이터 소거 전의 기입 상태가 판독되어 버려, 기밀 유지의 점에서 바람직하지 않다는 문제가 있다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
본 발명의 일 실시 형태에 의하면, 제어 회로는, 제1 소거 커맨드를 수신하였을 때, 제1 기억 소자의 임계값 전압과 제2 기억 소자의 임계값 전압을 함께 증가시키는 제1 프리라이트 처리의 실행을 제어하고, 그 후, 제1 기억 소자의 임계값 전압과 제2 기억 소자의 임계값 전압이 소정의 소거 베리파이 레벨보다 작아질 때까지, 제1 기억 소자의 임계값 전압과 제2 기억 소자의 임계값 전압을 함께 감소시키는 소거 처리의 실행을 제어한다. 제어 회로는, 제2 소거 커맨드를 수신하였을 때, 제1 기억 소자와 제2 기억 소자 중 한쪽의 임계값 전압을 증가시키는 제2 프리라이트 처리의 실행을 제어하고, 그 후, 소거 처리의 실행을 제어한다.
본 발명의 일 실시 형태에 의하면, 유저가 단순히 새롭게 데이터를 기입하기 위해서(영역을 비우기 위해서) 트윈 셀 데이터의 소거를 요구하는 경우와, 유저가 기밀 유지를 위해 트윈 셀 데이터의 소거를 요구하는 경우의 양쪽 요구에 따를 수 있다.
도 1은, 제1 실시 형태의 반도체 장치의 구성을 나타내는 도면이다.
도 2는, 제1 실시 형태의 반도체 장치의 동작 수순을 나타내는 흐름도이다.
도 3은, 제2 실시 형태의 마이크로컴퓨터의 구성을 나타내는 도면이다.
도 4는, 플래시 메모리 모듈의 구성을 나타내는 도면이다.
도 5의 (a)는, 스플릿 게이트형 플래시 메모리 소자에 부여하는 바이어스 전압의 예를 나타내는 도면이고, (b)는, 핫 캐리어 기입 방식을 이용하는 적층 게이트형 플래시 메모리 소자에 부여하는 바이어스 전압의 예를 나타내는 도면이며, (c)는, FN 터널 기입 방식을 이용하는 적층 게이트형 플래시 메모리 소자에 부여하는 바이어스 전압의 예를 나타내는 도면이다.
도 6의 (a)는, 트윈 셀 데이터가 "0"을 기억하는 상태를 나타내는 도면이고, (b)는, 트윈 셀 데이터가 "1"을 기억하는 상태를 나타내는 도면이며, (c)는, 트윈 셀 데이터의 이니셜라이즈 상태를 나타내는 도면이다.
도 7은, 포지티브 기입 데이터 래치 회로의 구성을 나타내는 도면이다.
도 8은, 네거티브 기입 데이터 래치 회로의 구성을 나타내는 도면이다.
도 9는, 제2 실시 형태의 트윈 셀 데이터의 프로그램 수순을 나타내는 흐름도이다.
도 10의 (a)는, 프로그램 데이터가 「1」인 경우의 기입 시의 임계값 전압의 변화를 나타내는 도면이고, (b)는, 프로그램 데이터가 「0」인 경우의 기입 시의 임계값 전압의 변화를 나타내는 도면이다.
도 11은, 제2 실시 형태의 트윈 셀 데이터의 블록 이레이즈 1의 수순을 나타내는 흐름도이다.
도 12의 (a)는, 데이터 "1" 기억 상태로부터 블록 이레이즈 1을 실행했을 때의 임계값 전압의 변화를 나타내는 도면이고, (b)는, 데이터 "0" 기억 상태로부터 블록 이레이즈 1을 실행했을 때의 임계값 전압의 변화를 나타내는 도면이다.
도 13은, 제2 실시 형태의 트윈 셀 데이터의 블록 이레이즈 2의 수순을 나타내는 흐름도이다.
도 14는, 제2 프리라이트 처리의 수순을 나타내는 흐름도이다.
도 15의 (a) 및 (b)는, 선두 영역 및 중간 영역에 있어서, 제2 프리라이트를 실행하고, 그 후 소거 처리를 실행한 경우의 임계값 전압 Vth의 변화를 나타내는 도면이다.
도 16의 (a) 내지 (d)는, 선두 영역 및 중간 영역 이외의 영역에 있어서, 제2 프리라이트를 실행하고, 그 후 소거 처리를 실행한 경우의 임계값 전압 Vth의 변화를 나타내는 도면이다.
도 17은, 제2 실시 형태의 트윈 셀 데이터의 복원 수순을 나타내는 흐름도이다.
도 18은, 프리라이트 프로그램의 처리 수순을 나타내는 도면이다.
도 19는, 복원 프로그램의 처리 수순을 나타내는 도면이다.
이하, 본 발명의 실시 형태에 대하여, 도면을 이용하여 설명한다.
[제1 실시 형태]
도 1은, 제1 실시 형태의 반도체 장치의 구성을 나타내는 도면이다.
이 반도체 장치(100)는, 메모리 어레이(101)와, 제어 회로(105)를 구비한다.
메모리 어레이(101)는, 복수 개의 트윈 셀(104)을 포함한다. 트윈 셀(104)은 임계값 전압 Vth의 상이에 의해 2치 데이터(트윈 셀 데이터)를 유지하고, 각각이 전기적으로 재기입 가능한 제1 기억 소자(102)와 제2 기억 소자(103)를 포함한다.
제어 회로(105)는, 트윈 셀 데이터의 소거를 제어한다.
제어 회로(105)는, 외부로부터 보내지는 제1 소거 커맨드를 수신하였을 때, 제1 기억 소자(102)의 임계값 전압 Vth와 제2 기억 소자(103)의 임계값 전압 Vth를 함께 증가시키는 제1 프리라이트 처리의 실행을 제어한다. 그 후, 제어 회로(105)는 제1 기억 소자(102)의 임계값 전압 Vth와 제2 기억 소자(103)의 임계값 전압 Vth가 소정의 소거 베리파이 레벨보다 작아질 때까지, 제1 기억 소자(102)의 임계값 전압 Vth와 제2 기억 소자(103)의 임계값 전압 Vth를 함께 감소시키는 소거 처리의 실행을 제어한다.
제어 회로(105)는, 외부로부터 보내지는 제2 소거 커맨드를 수신하였을 때, 제1 기억 소자(102)와 제2 기억 소자(103) 중 한쪽의 임계값 전압 Vth를 증가시키는 제2 프리라이트 처리의 실행을 제어한다. 그 후, 제어 회로(105)는 제1 기억 소자(102)의 임계값 전압 Vth와 제2 기억 소자(103)의 임계값 전압 Vth가 소정의 소거 베리파이 레벨보다 작아질 때까지, 제1 기억 소자(102)의 임계값 전압 Vth와 제2 기억 소자(103)의 임계값 전압 Vth를 함께 감소시키는 소거 처리의 실행을 제어한다.
도 2는, 제1 실시 형태의 반도체 장치의 동작 수순을 나타내는 흐름도이다.
스텝 S901에 있어서, 제어 회로(105)에 외부로부터 제1 소거 커맨드가 입력되었을 때에는, 처리가 스텝 S902로 진행된다.
스텝 S904에 있어서, 제어 회로(105)에 외부로부터 제2 소거 커맨드가 입력되었을 때에는, 처리가 스텝 S905로 진행된다.
스텝 S902에 있어서, 제어 회로(105)는 제1 프리라이트 처리의 실행을 제어한다. 스텝 S905에 있어서, 제어 회로(105)는 제2 프리라이트 처리의 실행을 제어한다.
스텝 S902 및 스텝 S905의 실행 후, 스텝 S903에 있어서, 제어 회로(105)는 소거 처리의 실행을 제어한다.
이상과 같이, 본 실시 형태에 의하면, 제1 소거 커맨드에 의해, 유저가 단순히 새롭게 데이터를 기입하기 위해 트윈 셀 데이터의 소거를 행할 수 있고, 제2 소거 커맨드에 의해, 유저가 기밀을 유지한 트윈 셀 데이터의 소거를 행할 수 있다.
[제2 실시 형태]
도 3은, 제2 실시 형태의 마이크로컴퓨터(1)(반도체 장치)의 구성을 나타내는 도면이다.
도 3에 도시된 마이크로컴퓨터(1: MCU)는, 예를 들어 상보형 MOS 집적 회로 제조 기술 등에 의해, 단결정 실리콘과 같은 1개의 반도체 칩에 형성된다.
마이크로컴퓨터(1)는, 특별히 제한되지 않지만, 고속 버스 HBUS와 주변 버스 PBUS를 갖는다. 고속 버스 HBUS와 주변 버스 PBUS는, 특별히 제한되지 않지만, 각각 데이터 버스, 어드레스 버스 및 컨트롤 버스를 갖는다. 2개의 버스를 설치함으로써, 공통 버스에 모든 회로를 공통 접속하는 경우에 비하여 버스의 부하를 가볍게 하고, 고속 액세스 동작을 보증할 수 있다.
고속 버스 HBUS에는, 명령 제어부와 실행부를 구비하여 명령을 실행하는 중앙 처리 장치(2: CPU), 다이렉트 메모리 액세스 컨트롤러(3: DMAC), 고속 버스 HBUS와 주변 버스 PBUS의 버스 인터페이스 제어 혹은 버스 브리지 제어를 행하는 버스 인터페이스 회로(4: BIF)가 접속된다.
고속 버스 HBUS에는, 또한, 중앙 처리 장치(2)의 워크 영역 등에 이용되는 랜덤 액세스 메모리(5: RAM) 및 데이터나 프로그램을 저장하는 불휘발성 메모리 모듈로서의 플래시 메모리 모듈(6: FMDL)이 접속된다.
주변 버스 PBUS에는, 플래시 메모리 모듈(6: FMDL)에 대한 커맨드 액세스 제어를 행하는 플래시 시퀀서(7: FSQC), 외부 입출력 포트(8, 9: PRT), 타이머(10: TMR) 및 마이크로컴퓨터(1)를 제어하기 위한 내부 클럭 CLK를 생성하는 클록 펄스 제네레이터(11: CPG)가 접속된다.
또한, 마이크로컴퓨터(1)는, XTAL/EXTAL에 발진자가 접속되고, 또는 외부 클럭이 공급되는 클럭 단자, 스탠바이 상태를 지시하는 외부 하드웨어 스탠바이 단자STB, 리셋을 지시하는 외부 리셋 단자 RES, 외부 전원 단자 Vcc, 외부 접지 단자 Vss를 구비한다.
여기에서는, 로직 회로로서의 플래시 시퀀서(7)와, 어레이 구성의 플래시 메모리 모듈(6)은, 다른 CAD 툴을 사용하여 설계되어 있기 때문에, 편의상 별개의 회로 블록으로서 도시되어 있지만, 양쪽 모두 하나의 플래시 메모리를 구성한다. 플래시 메모리 모듈(6)은 판독 전용의 고속 액세스 포트(HACSP)를 통해 고속 버스 HBUS에 접속된다. CPU(2) 또는 DMAC(3)는, 고속 버스 HBUS로부터 고속 액세스 포트를 통해 플래시 메모리 모듈(6)을 리드 액세스할 수 있다. CPU(2) 또는 DMAC(3)는, 플래시 메모리 모듈(6)에 대하여 기입 및 초기화의 액세스를 행할 때는, 버스 인터페이스(4)를 통해 주변 버스 PBUS 경유로 플래시 시퀀서(7)에 커맨드를 발행한다. 이에 의해 플래시 시퀀서(7)가 주변 버스 PBUS로부터 저속 액세스 포트(LACSP)를 통해 플래시 메모리 모듈(6)의 초기화나 기입 동작의 제어를 행한다.
(플래시 메모리 모듈)
도 4는, 플래시 메모리 모듈(6)의 구성을 나타내는 도면이다.
플래시 메모리 모듈(6)은 1비트의 정보의 기억을 2개의 불휘발성 메모리 셀을 사용하여 행한다. 즉, 메모리 어레이 MARY는, 각각 재기입 가능한 2개의 불휘발성 메모리 셀 MCP, MCN을 1비트의 트윈 셀 TC로서 복수 개 구비한다. 도 4에는, 대표적으로 한 쌍만 도시되어 있다. 본 명세서에서는, 메모리 셀 MCP를 포지티브 셀, 메모리 셀 MCN을 네거티브 셀이라 칭한다. 메모리 어레이 MARY는, 4개의 메모리 매트 MAT0 내지 MAT3으로 분할된다. 여기에서는, 1개의 메모리 매트 MAT의 사이즈는 8KB로 한다.
불휘발성 메모리 셀 MCP, MCN은, 예를 들어 도 5의 (a)에 예시된 스플릿 게이트형 플래시 메모리 소자이다. 이 메모리 소자는, 소스·드레인 영역 사이의 채널 형성 영역 위에 게이트 절연막을 개재하여 배치된 컨트롤 게이트 CG와 메모리 게이트 MG를 갖는다. 메모리 게이트 MG와 게이트 절연막의 사이에는 실리콘 나이트라이드 등의 전하 트랩 영역(SiN)이 배치된다. 선택 게이트측의 소스 또는 드레인 영역은, 비트선 BL(SBLP 또는 SBLN)에 접속되고, 메모리 게이트측의 소스 또는 드레인 영역은 소스선 SL에 접속된다.
메모리 셀의 임계값 전압 Vth를 하강시키기 위해서는 BL=1.5V, CG=0V, MG=-10V, SL=6, WELL=0V로 하고, 웰 영역(WELL)과 메모리 게이트 MG 간의 고전계에 의해 전하 트랩 영역(SiN)으로부터 웰 영역(WELL)으로 전자가 빠져나간다. 이 처리 단위는 메모리 게이트 MG를 공유하는 복수 메모리 셀로 된다.
메모리 셀의 임계값 전압 Vth를 상승시키기 위해서는 BL=0V, CG=0.9V, MG=10V, SL=6, WELL=0V로 하고, 소스선 SL로부터 비트선에 기입 전류를 흘리고, 그것에 의해 컨트롤 게이트 CG와 메모리 게이트 MG의 경계 부분에서 발생하는 핫 일렉트론이 전하 트랩 영역(SiN)에 주입된다. 전자의 주입은 비트선 전류를 흘릴 것인지 여부에 따라 결정되기 때문에 이 처리는 비트 단위로 제어된다.
판독은 BL=1.5V, CG=1.5V, MG=0V, SL=0V, WELL=0V로 행해진다. 메모리 셀의 임계값 전압 Vth가 낮으면 메모리 셀은 온 상태로 되고, 임계값 전압 Vth가 높으면 오프 상태로 된다.
메모리 소자는 스플릿 게이트형 플래시 메모리 소자에 한정되지 않고, 도 5의 (b), 도 5의 (c)에 예시된 적층 게이트형 플래시 메모리 소자일 수 있다. 이 메모리 소자는 소스·드레인 영역 사이의 채널 형성 영역 위에 게이트 절연막을 개재하여 플로팅 게이트 FG와 컨트롤 게이트 WL이 적층되어 구성된다. 도 5의 (b)는, 핫 캐리어 기입 방식에 의해 임계값 전압 Vth를 상승시키고, 웰 영역 WELL으로의 전자의 방출에 의해 임계값 전압 Vth를 하강시킨다. 도 5의 (c)는, FN 터널 기입 방식에 의해 임계값 전압 Vth를 상승시키고, 비트선 BL로의 전자의 방출에 의해 임계값 전압 Vth를 하강시킨다.
전술한 메모리 게이트 MG, 컨트롤 게이트 CG, 소스선 SL, WELL, 비트선 BL에 부여하는 전압은, 플래시 시퀀서(7)의 제어에 의해, 전원 회로 VPG에서 생성되어 공급된다.
이하의 설명에서는, 메모리 소자가 스플릿 게이트형 플래시 메모리 소자인 것으로서 설명한다.
불휘발성 메모리 셀 MCP, MCN으로 이루어지는 하나의 트윈 셀 TC에 의한 정보 기억은 불휘발성 메모리 셀 MCP, MCN에 상보 데이터를 저장함으로써 행한다.
즉, 메모리 셀 MCP, MCN의 각각은, 셀 데이터 "1"(저 임계값 전압 상태; 임계값 전압이 소거 베리파이 레벨보다도 작은 상태) 또는 셀 데이터 "0"(고 임계값 전압 상태; 임계값 전압이 소거 베리파이 레벨 이상의 상태)을 유지할 수 있다.
도 6의 (a)에 도시한 바와 같이, 트윈 셀 데이터 "0"은, 포지티브 셀 MCP가 셀 데이터 "0", 네거티브 셀 MCN이 셀 데이터 "1"을 유지하는 상태이다. 도 6의 (b)에 도시한 바와 같이, 트윈 셀 데이터 "1"은 포지티브 셀 MCP가 셀 데이터 "1", 네거티브 셀 MCN이 셀 데이터 "0"을 유지하는 상태이다. 도 6의 (c)에 도시한 바와 같이, 트윈 셀의 포지티브 셀 MCP 및 네거티브 셀 MCN이 모두 셀 데이터 "1"을 유지하는 상태는 이니셜라이즈 상태이다. 이니셜라이즈 상태는, 블랭크 소거 상태라고도 한다.
트윈 셀 데이터 "0" 상태와 트윈 셀 데이터 "1" 상태의 사이를 직접 천이할 수는 없으며, 블랭크 소거 상태를 중간 상태로서 거쳐야만 한다.
트윈 셀 데이터 "0"의 상태 및 트윈 셀 데이터 "1"의 상태로부터 이니셜라이즈 상태로 하는 것을 트윈 셀 데이터의 소거라고 한다. 소거 동작에서는, 소거 대상 블록이 일괄 소거되기 때문에 포지티브 셀 MCP와 네거티브 셀 MCN의 양쪽 모두 셀 데이터 "1"을 유지하는 상태로 된다. 또한, 이니셜라이즈 상태로부터 트윈 셀 데이터 "1" 유지 상태 또는 트윈 셀 데이터 "0" 유지 상태로 하는 것을 트윈 셀 데이터의 통상 기입이라고 한다.
도 4에 대표적으로 도시된 트윈 셀의 메모리 셀 MCP, MCN에 있어서, 메모리 게이트 MG는, 공통의 메모리 게이트 선택선 MGL에 접속되고, 컨트롤 게이트 CG는, 공통의 워드선 WL에 접속된다. 메모리 셀 MCP, MCN의 소스는, 공통의 소스선 SL에 접속된다. 실제로는 다수의 트윈 셀이 매트릭스 배치되고, 행 방향의 배열 단위로 대응하는 메모리 게이트 선택선 MGL 및 워드선 WL에 접속된다.
메모리 셀 MCP, MCN의 드레인 단자는, 열 단위로 부 비트선 SBLP, SBLN에 접속되고, 부 비트선 셀렉터 SELP, SELN을 통하여 주 비트선 MBLP, MBLN에 접속한다. 각각의 주 비트선 MBLP, MBLN에는, 복수의 부 비트선 SBLP, SBLN이 부 비트선 셀렉터 SELP, SELN에 의해 계층화되어 접속되어 있다.
워드선 WL은, 제1 행 디코더 RDEC1에 의해 선택된다. 메모리 게이트 선택선 MGL 및 부 비트선 셀렉터 SELP, SELN은, 제2 행 디코더 RDEC2에 의해 선택된다. 제1 행 디코더(24) 및 제2 행 디코더(25)에 의한 선택 동작은, 판독 액세스에서는 HACSP에 공급되는 어드레스 정보 등에 따라서, 데이터의 기입 동작 및 초기화 동작에서는 LACSP에 공급되는 어드레스 정보 등에 따른다.
전원 회로 VPG는, 판독, 기입, 초기화에 필요한 각종 동작 전압을 생성한다. 타이밍 제너레이터 TMG는, CPU(2) 등으로부터 HACSP에 공급되는 액세스 스트로브 신호, FSQC(7)로부터 LACSP에 공급되는 액세스 커맨드 등에 따라서, 내부 동작 타이밍을 규정하는 내부 제어 신호를 생성한다.
부 비트선 셀렉터 SELP, SELN은, SG 신호에 의해 ON/OFF되고, 판독/기입/소거 시에 유효로 된다. 주 비트선 MBLP, MBLN은, Y 셀렉트부(122)에 포함되는 Y 셀렉터 YSELP, YSELN을 통하여, 판독 감지 증폭기 회로(121)에 포함되는 판독 감지 증폭기 SA에 접속되어 있다.
Y 셀렉터 YSELP, YSELN은, 판독/기입 시에 어드레스에 의해 디코딩된 결과에 따라서, 접속하는 주 비트선 MBLP, MBLN을 선택한다. 판독 감지 증폭기 SA는, 선택된 주 비트선 MBLP, MBLN으로 연결되는 포지티브 셀 MCP와 네거티브 셀 MCN의 임계값 전압 Vth의 차로부터, 트윈 셀 데이터를 판독한다.
도 4의 예에서는, 32개의 감지 증폭기 SA가 배치되고, 메모리 데이터가 8비트 데이터에 1 어드레스가 할당되는 것으로 한다. 따라서, 1회의 액세스에 의해 4 어드레스의 데이터가 병렬로 판독할 수 있는 구성으로 되어 있다.
판독 감지 증폭기 SA에서 판독된 메모리 데이터는, 출력 버퍼 OBUF에 의해, 데이터 버스 D(31: 0)로 출력된다. 데이터 버스 D(31: 0)로 출력된 데이터는, 입출력 회로 IOBUF로 출력된다. 출력 버퍼 OBUF는, 각 판독 감지 증폭기 SA로부터의 출력을 받는 버퍼 B0 내지 B31을 구비한다.
입출력 회로 IOBUF는, 판독 감지 증폭기 SA에서 판독한 데이터를 외부로 출력하거나, 기입 시에 플래시 메모리 모듈(6)의 외부로부터 입력되는 기입 데이터를 처리한다.
열 디코더 CDEC는, 기입 시에는, C2 신호에 의해 재기입 열 셀렉터 MC2GP, MC2GN을 온으로 하고, 입출력 회로 IOBUF는, 신호선 D0P, D0N을 통해 포지티브 기입 데이터 래치 회로 WDLP와 네거티브 기입 데이터 래치 회로 WDLN에 데이터를 세트한다. 열 디코더 CDEC의 선택 동작은, LACSP에 공급되는 어드레스 정보 등에 따른다.
트윈 셀 TC에 대하여 "0" 데이터를 기입하려고 하는 경우, 포지티브 기입 데이터 래치 회로 WDLP에 "0" 데이터를 세트하고, 네거티브 기입 데이터 래치 회로 WDLN에 "1" 데이터를 세트한다. "0" 데이터를 세트한 포지티브 기입 데이터 래치 회로 WDLP에 연결되는 포지티브 셀 MCP에 전류가 흘러서 포지티브 셀 MCP의 임계값 전압 Vth가 상승한다. 한편, "1"을 세트한 네거티브 기입 데이터 래치 회로 WDLN에 연결되는 메모리 셀 MCN에는 전류가 흐르지 않으므로 네거티브 셀 MCN의 임계값 전압 Vth가 상승하지 않는다.
트윈 셀 TC에 대하여 "1" 데이터를 기입하려고 하는 경우, 기입 래치부(123)에 포함되는 포지티브 기입 데이터 래치 회로 WDLP에 "1" 데이터를 세트하고, 기입 래치부(123)에 포함되는 네거티브 기입 데이터 래치 회로 WDLN에 "0" 데이터를 세트한다. "0" 데이터를 세트한 네거티브 기입 데이터 래치 회로 WDLN에 연결되는 네거티브 셀 MCN에 전류가 흘러서 네거티브 셀 MCN의 임계값 전압 Vth가 상승한다. 한편, "1"을 세트한 포지티브 기입 데이터 래치 회로 WDLP에 연결되는 메모리 셀 MCP에는 전류가 흐르지 않으므로 포지티브 셀 MCP의 임계값 전압 Vth가 상승하지 않는다.
트윈 셀 데이터를 소거하는 경우, 8KB의 메모리 매트 단위로 실시되고, 메모리 매트의 트윈 셀 TC에 대하여 소거 전압이 인가된다. 제어 회로(120)가 SG, MG, SL, WELL에 대하여 소거 전압이 인가되도록 제어한다.
주 비트선 MBLP, MBLN은 각각, C1 신호에 의해 제어되는 베리파이 셀렉터MC1GP, MC1GN을 통해 베리파이부(124)의 베리파이 회로 VERC에 접속된다.
베리파이 회로 VERC는, 메모리의 소거 또는 기입을 실시한 경우, 메모리 셀의 임계값 전압 Vth가 규정의 값을 초과하였는지 여부를 판정한다. 베리파이 결과는 제어 회로(120)로 출력되고, 반복하는 펄스 인가가 필요한지 여부가 제어 회로(120)에서 판정된다. 기입 실시 시의 베리파이 시에는, 메모리 셀의 임계값 전압이 규정의 값을 초과하였는지 여부를 판정하기 위해서, 제1 기입 베리파이 전압 WVER1과 제2 기입 베리파이 전압 WVER2 중 어느 한쪽을 설정하는 것이 가능하다. 제1 기입 베리파이 전압 WVER1과 제2 기입 베리파이 전압 WVER2의 사이에는, WVER1 <WVER2의 관계가 있다.
베리파이 회로 VERC는, 포지티브 베리파이 센스 앰프 VSP와, 네가티브 베리파이 센스 앰프 VSN을 구비한다.
포지티브 베리파이 센스 앰프 VSP는, 주 비트선 MBLP의 전압과, 참조 전압의 크기를 비교한다. 참조 전압으로서, 통상의 기입 시에는, 제1 기입 베리파이 전압 WVER1이 공급되고, 블록 이레이즈 2에 있어서의 제2 프리라이트 처리 시에는, 제2 기입 베리파이 전압 WVER2가 공급되고, 소거 시에는, 소거 베리파이 전압 EVER가 공급된다.
네가티브 베리파이 센스 앰프 VSN은, 주 비트선 MBLN의 전압과, 참조 전압을 비교한다. 참조 전압으로서, 통상의 기입 시에는, 제1 기입 베리파이 전압 WVER1이 공급되고, 블록 이레이즈 2에 있어서의 제2 프리라이트 처리 시에는, 제2 기입 베리파이 전압 WVER2가 공급되고, 소거 시에는, 소거 베리파이 전압 EVER이 공급된다.
(기입 래치 회로)
도 7은, 포지티브 기입 데이터 래치 회로 WDLP의 구성을 나타내는 도면이다.
포지티브 기입 데이터 래치 회로 WDLP는, 데이터 유지부(91)와, 설정부(92)를 포함한다.
데이터 유지부(91)는, 교대로 접속되는 인버터 IV1과 인버터 IV2를 포함한다.
인버터 IV1의 입력 및 인버터 IV2의 출력이, 입출력 회로 IOBUF와 접속하는 신호선 D0P에 접속된다. 인버터 IV1의 출력 및 인버터 IV2의 입력이 노드 ND1에 접속된다.
설정부(92)는, 전원 전압 VDD와 접지 전압 Vss의 사이에 설치된 P 채널 MOS 트랜지스터 P1, P2와, N 채널 MOS 트랜지스터 N1, N2, N3을 포함한다.
P 채널 MOS 트랜지스터 P1의 게이트는, 프로그램 펄스 유효 신호의 반전 신호/enable을 수신한다. P 채널 MOS 트랜지스터 P2의 게이트 및 N 채널 MOS 트랜지스터 N1의 게이트는, 노드 ND1에 접속된다. N 채널 MOS 트랜지스터 N2의 게이트는, 프로그램 펄스 유효 신호 enable을 수신한다. N 채널 MOS 트랜지스터 N3의 게이트는, 펄스 PLS를 수신한다.
입출력 회로 IOBUF로부터 신호선 D0P를 통하여 보내지는 데이터가 "1"일 때에는, 노드 ND1의 데이터, 즉 기입 래치 데이터가 "L" 레벨이 되고, 주 비트선 MBLP의 전압이 VDD가 된다.
입출력 회로 IOBUF로부터 신호선 D0P를 통하여 보내지는 데이터가 "0"일 때에는, 노드 ND1의 데이터, 즉 기입 래치 데이터가 "H" 레벨이 되고, 기입 펄스 WPLS가 활성화된 기간, 주 비트선 MBLP이 접지 전압 Vss와 접속하고, 주 비트선 MBLP에 기입 전류가 흐른다.
도 8은, 네거티브 기입 데이터 래치 회로 WDLN의 구성을 나타내는 도면이다.
네거티브 기입 데이터 래치 회로 WDLN은, 데이터 유지부(93)와, 설정부(94)를 포함한다.
데이터 유지부(93)는 교대로 접속되는 인버터 IV3과 인버터 IV4를 포함한다.
인버터 IV3의 입력 및 인버터 IV4의 출력이, 입출력 회로 IOBUF와 접속하는 신호선 D0N에 접속된다. 인버터 IV3의 출력 및 인버터 IV4의 입력이 노드 ND2에 접속된다.
설정부(94)는, 전원 전압 VDD와 접지 전압 Vss의 사이에 설치된 P 채널 MOS 트랜지스터 P3, P4와, N 채널 MOS 트랜지스터 N4, N5, N6을 포함한다.
P 채널 MOS 트랜지스터 P3의 게이트는, 프로그램 펄스 유효 신호의 반전 신호/enable을 수신한다. P 채널 MOS 트랜지스터 P4의 게이트 및 N 채널 MOS 트랜지스터 N4의 게이트는, 노드 ND2에 접속된다. N 채널 MOS 트랜지스터 N5의 게이트는, 프로그램 펄스 유효 신호 enable을 수신한다. N 채널 MOS 트랜지스터 N6의 게이트는, 펄스 PLS를 수신한다.
입출력 회로 IOBUF로부터 신호선 D0N을 통하여 보내지는 데이터가 "1"일 때에는, 노드 ND2의 데이터, 즉 기입 래치 데이터가 "L" 레벨이 되고, 주 비트선 MBLN의 전압이 VDD가 된다.
입출력 회로 IOBUF로부터 신호선 D0N을 통하여 보내지는 데이터가 "0"일 때에는, 노드 ND2의 데이터, 즉 기입 래치 데이터가 "H" 레벨이 되고, 기입 펄스 WPLS가 활성화된 기간, 주 비트선 MBLN이 접지 전압 Vss와 접속하고, 주 비트선 MBLN에 기입 전류가 흐른다.
(트윈 셀 데이터의 프로그램(통상의 기입))
도 9는, 제2 실시 형태의 트윈 셀 데이터의 프로그램(통상의 기입이라고도 함)의 수순을 나타내는 흐름도이다. 도 10의 (a)는, 프로그램 데이터가 「1」인 경우의 기입 시의 임계값 전압 Vth의 변화를 나타내는 도면이다. 도 10의 (b)는, 프로그램 데이터가 「0」인 경우의 기입 시의 임계값 전압 Vth의 변화를 나타내는 도면이다.
스텝 S101에 있어서, CPU(2)로부터의 프로그램 커맨드, 프로그램 어드레스, 프로그램 데이터가 플래시 메모리 모듈(6)에 입력된다. 입력된 프로그램 어드레스에 따라서, 제1 행 디코더 RDEC1, 제2 행 디코더 RDEC2 및 열 디코더 CDEC에 의해, 트윈 셀 TC가 선택된다. 열 디코더 CDEC는, C2 신호에 의해 재기입 열 셀렉터 MC2GP, MC2GN을 온으로 하고, 입출력 회로 IOBUF는, 신호선 D0P, D0N을 통하여, 입력된 프로그램 데이터에 따라서, 포지티브 기입 데이터 래치 회로 WDLP와 네거티브 기입 데이터 래치 회로 WDLN에 데이터를 세트한다.
스텝 S102에 있어서, 제어 회로(120)는 기입을 개시한다.
스텝 S103에 있어서, 제어 회로(120)는 MG, CG, SL을 도 5의 (a)에 도시한 기입 바이어스 전압(Vth를 증가시키는 전압)으로 설정하고, 선택된 트윈 셀 TC의 한쪽의 메모리 셀에 기입 바이어스 전압을 인가시킴으로써 트윈 셀 TC의 한쪽의 메모리 셀의 임계값 전압 Vth를 증가시킨다.
스텝 S105에 있어서, 기입 베리파이가 실시된다. 즉, 프로그램 데이터가 「0」인 경우에는, 포지티브 베리파이 센스 앰프 VSP에 의해, 포지티브 셀 MCP의 임계값 전압 Vth가, 도 10의 (a) 및 도 10의 (b)에 도시된 제1 기입 베리파이 전압 WVER1을 초과하였는지 여부가 판정된다. 즉, 프로그램 데이터가 「1」인 경우에는, 네가티브 베리파이 센스 앰프 VSN에 의해, 네거티브 셀 MCN의 임계값 전압 Vth가, 도 10의 (a) 및 도 10의 (b)에 도시된 제1 기입 베리파이 전압 WVER1을 초과하였는지 여부가 판정된다.
스텝 S105에 있어서, 임계값 전압 Vth가 제1 기입 베리파이 전압 WVER1 이하인 경우에는, 처리가 스텝 S107로 진행하고, 임계값 전압 Vth가 제1 기입 베리파이 전압 WVER1을 초과한 경우에는, 처리가 정상 종료한다(스텝 S106).
스텝 S107에 있어서, 제어 회로(120)는 기입 횟수 WC를 1 인크리먼트한다.
스텝 S108에 있어서, 기입 횟수 WC가 임계값 TH 이하인 경우에는, 처리가 스텝 S103으로 되돌아가고, 기입 횟수 WC가 임계값 TH를 초과한 경우에는, 에러 종료한다(스텝 S109).
(트윈 셀 데이터의 블록 이레이즈 1)
도 11은, 제2 실시 형태의 트윈 셀 데이터의 블록 이레이즈 1(제1 소거 모드에 의한 이레이즈)의 수순을 나타내는 흐름도이다. 도 12의 (a)는, 데이터 "1" 기억 상태로부터 블록 이레이즈 1을 실행했을 때의 임계값 전압 Vth의 변화를 나타내는 도면이다. 도 12의 (b)는, 데이터 "0" 기억 상태로부터 블록 이레이즈 1을 실행했을 때의 임계값 전압 Vth의 변화를 나타내는 도면이다.
스텝 S201에 있어서, CPU(2)로부터의 블록 이레이즈 1 커맨드, 소거 대상 블록의 지정이 플래시 메모리 모듈(6)에 입력된다. 소거 대상 블록으로서, 메모리 매트 MAT0 내지 MAT3 중 어느 한쪽의 매트가 지정된다.
스텝 S202 내지 S206에 있어서, 일단, 포지티브 셀 MCP와 네거티브 셀 MCN의 양쪽의 셀 데이터를 "0"으로 하는 제1 프리라이트 처리가 행해진다. 제1 프리라이트 처리에서는, 포지티브 셀 MCP와 네거티브 셀 MCN의 양쪽에 대하여 인가하는 기입 바이어스 전압을 통상의 기입 시의 기입 바이어스 전압(도 5의 (a)에 도시한 Vth를 증가시키는 전압)보다도 작게 함으로써, 통상의 기입에 의한 스트레스보다도 작은 스트레스를 가한다. 제1 프리라이트 처리에서는, 임계값 전압이 작은 쪽의 메모리 셀의 임계값 전압의 증가량이, 통상의 기입 시의 임계값 전압 Vth의 증가량보다도 작다. 제1 프리라이트를 실시하는 목적은, 포지티브 셀 MCP와 네거티브 셀 MCN 사이의 소거 스트레스의 변동을 작게 하고, 리텐션 특성 악화를 억제하기 위해서이다. 즉, 임계값 전압 Vth가 낮은 상태인 메모리 셀을 소거하면, 임계값 전압 Vth가 더 낮아지고, 임계값 전압 Vth가 낮은 상태인 메모리 셀에 강한 스트레스가 가해져서, 신뢰성이 저하되기 때문이다. 단, 제1 프리라이트 처리에서는, 통상의 기입 시와 같이, 메모리 셀의 임계값 전압 Vth가 제1 기입 베리파이 전압 WVER1보다도 높은 상태가 될 때까지 기입이 실시되는 것이 아니라, 임계값 전압 Vth를 어느 정도 높은 상태로 하는 것뿐이다. 따라서, 통상의 기입 시와 같은, 기입 데이터의 판독 베리파이는 행해지지 않는다. 그 이유는, 블록 이레이즈 1에 필요로 하는 시간을 단축하기 위해서이다.
스텝 S202에 있어서, 제어 회로(120)는 어드레스 ADR의 초기값을 소거 대상 블록의 선두 어드레스에 설정한다. 어드레스 ADR은 32비트의 데이터를 액세스하기 위해서 32비트 경계를 지정하는 어드레스의 형식이다. 즉, 어드레스 ADR은 8비트 마다 할당한 어드레스의 하위 2비트를 삭제하고, 하위 3비트째를 최하위 비트로 한 것이다. 이 어드레스 ADR에 따라서, 제1 행 디코더 RDEC1, 제2 행 디코더 RDEC2 및 열 디코더 CDEC에 의해, 선두 어드레스에서 지정되는 32개의 트윈 셀 TC가 선택된다. 또한, 입출력 회로 IOBUF는, 기입 데이터를 모두 "0"으로 설정한다. 즉, 열 디코더 CDEC는, C2 신호에 의해 재기입 열 셀렉터 MC2GP, MC2GN을 온으로 하고, 입출력 회로 IOBUF는, 신호선 D0P, D0N을 통하여, 소거 대상 블록의 트윈 셀 TC와 접속되는 모든 포지티브 기입 데이터 래치 회로 WDLP 및 네거티브 기입 데이터 래치 회로 WDLN에 「0」을 세트한다.
스텝 S203에 있어서, 제어 회로(120)는 기입을 개시한다.
스텝 S204에 있어서, 제어 회로(120)는 MG, CG, SL을 통하여, 선택된 트윈 셀 TC에, 통상의 기입 시보다도 작은 기입 바이어스 전압을 인가시킴으로써 트윈 셀 TC의 양쪽의 메모리 셀 MCP, MCN의 임계값 전압 Vth를 증가시킨다.
스텝 S205에 있어서, 제어 회로(120)는 어드레스 ADR을 1 인크리먼트한다.
스텝 S206에 있어서, 어드레스 ADR이 (최대 어드레스+1)인 경우에는, 제1 프리라이트가 종료되고, 처리가 스텝 S207로 진행된다. 어드레스 ADR이 (최대 어드레스+1)이 아닌 경우에는, 처리가 스텝 S203으로 되돌아간다. 최대 어드레스는 소거 대상 블록의 최후의 32비트의 영역을 나타내는 어드레스에 상당한다.
스텝 S207 내지 S213에 있어서, 소거 처리가 행해진다.
스텝 S207에 있어서, 제어 회로(120)는 어드레스 ADR의 초기값을 소거 대상 블록의 선두 어드레스에 설정한다. 어드레스 ADR에 따라서, 제1 행 디코더 RDEC1, 제2 행 디코더 RDEC2 및 열 디코더 CDEC에 의해, 트윈 셀 TC가 선택된다.
스텝 S208에 있어서, 제어 회로(120)는 소거를 개시한다.
스텝 S209에 있어서, 제어 회로(120)는 MG, CG, SL을 도 5의 (a)에 도시한 소거 바이어스 전압(Vth를 감소시키는 전압)으로 설정하고, 선택된 32개의 트윈 셀 TC에 소거 바이어스 전압을 인가시킴으로써, 트윈 셀의 양쪽의 메모리 셀 MCP, MCN의 임계값 전압 Vth를 감소시킨다.
스텝 S210에 있어서, 소거 베리파이가 실시된다. 즉, 포지티브 베리파이 센스 앰프 VSP에 의해, 포지티브 셀 MCP의 임계값 전압 Vth가, 도 12의 (a) 및 도 12 의 (b)에 도시된 소거 베리파이 전압 EVER 미만이 되어 있는지 여부가 판정된다. 또한, 네가티브 베리파이 센스 앰프 VSN에 의해, 네거티브 셀 MCN의 임계값 전압 Vth가, 도 12의 (a) 및 도 12의 (b)에 도시된 소거 베리파이 전압 EVER 미만이 되어 있는지 여부가 판정된다.
스텝 S211에 있어서, 양쪽의 셀 MCP, MCN 중 적어도 한쪽의 임계값 전압 Vth가 소거 베리파이 전압 EVER 이상인 경우에는, 처리가 스텝 S209로 되돌아가고, 양쪽의 셀 MCP, MCN의 임계값 전압 Vth가 소거 베리파이 전압 EVER보다도 낮은 경우에는, 처리가 스텝 S212로 진행된다.
스텝 S212에 있어서, 제어 회로(120)는 어드레스 ADR을 1 인크리먼트한다.
스텝 S213에 있어서, 어드레스 ADR이 (최대 어드레스+1)인 경우에는, 소거가 종료되고, 처리가 종료된다. 어드레스 ADR이 (최대 어드레스+1)이 아닌 경우에는, 처리가 스텝 S210으로 되돌아간다.
이상과 같이, 도 12의 (a), (b)에 도시된 바와 같이, 블록 이레이즈 1에서는, 종료 후의 포지티브 셀 MCP, 네거티브 셀 MCN의 임계값 전압 Vth의 대소 관계는, 블록 이레이즈 실시 전의 임계값 전압 Vth의 대소 관계를 유지하고 있다. 이 관계가 유지된 상태에서 판독을 실시하면, 포지티브 셀 MCP와 네거티브 셀 MCN의 임계값 전압 Vth에 차이가 있기 때문에, 블록 이레이즈 1의 실시 전의 트윈 셀 데이터가 판독되어 버린다. 그러나, 블록 이레이즈 1의 목적이, 다음의 기입을 위한 메모리 영역 확보를 위해 실시하는 것이면, 특별히 문제는 없으며, 실행 시간이 후술하는 블록 이레이즈 2 커맨드보다도 짧다는 이점도 있다.
(트윈 셀 데이터의 블록 이레이즈 2)
도 13은, 제2 실시 형태의 트윈 셀 데이터의 블록 이레이즈 2(제2 소거 모드에 의한 이레이즈)의 수순을 나타내는 흐름도이다. 도 14는, 제2 프리라이트 처리의 수순을 나타내는 흐름도이다.
도 13을 참조하여, 스텝 S301에 있어서, CPU(2)로부터의 블록 이레이즈 2 커맨드, 소거 대상 블록의 지정이 플래시 메모리 모듈(6)에 입력된다. 소거 대상 블록으로서, 메모리 매트 MAT0 내지 MAT3 중 어느 한쪽의 매트가 지정된다.
스텝 S302에 있어서, 도 14에 도시한 제2 프리라이트 처리가 행해진다.
다음으로, 스텝 S207 내지 S213에 있어서, 블록 이레이즈 1과 마찬가지의 소거 처리가 행해진다.
도 14를 참조하여, 스텝 S401에 있어서, 제어 회로(120)는 소거 대상 블록의 선두 어드레스를 어드레스 ADR에 설정한다. 어드레스 ADR에 따라서, 제1 행 디코더 RDEC1, 제2 행 디코더 RDEC2 및 열 디코더 CDEC에 의해, 선두 어드레스와, 후속의 3 어드레스의 계 4 어드레스로 지정되는 32개의 트윈 셀 TC가 선택된다(본 실시 형태에서는, 1 어드레스에 8비트의 데이터가 할당되어 있음). 제어 회로(120)는 MG, CG, SL을 도 5의 (a)에 도시한 판독 전압으로 설정하고, 판독 감지 증폭기 SA, 출력 버퍼, 데이터 버스 D(31: 0)를 통하여, 판독된 32비트의 트윈 셀 데이터가 제어 회로(120)로 보내진다.
스텝 S402에 있어서, 열 디코더 CDEC는, C2 신호에 의해 재기입 열 셀렉터MC2GP, MC2GN을 온으로 하고, 입출력 회로 IOBUF는, 신호선 D0P, D0N을 통하여, 소거 대상 블록의 선두 영역(선두 어드레스와, 연속하는 3 어드레스의 계4 어드레스에 의해 특정되는 32비트의 영역)으로부터 판독된 트윈 셀 데이터의 반전 데이터의 기입 데이터를 설정한다. 즉, 판독된 트윈 셀 데이터가 "1"인 경우, 포지티브 셀 MCP의 임계값 전압 Vth가 낮고, 네거티브 셀 MCN의 임계값 전압 Vth가 높다. 제2 프리라이트 처리에서는, 임계값 전압 Vth가 낮은 쪽의 포지티브 셀 MCP의 임계값 전압 Vth만을 증가시킨다. 또한, 판독된 트윈 셀 데이터가 "0"인 경우, 네거티브 셀 MCN의 임계값 전압 Vth가 낮고, 포지티브 셀 MCP의 임계값 전압 Vth가 높다. 제2 프리라이트 처리에서는, 임계값 전압 Vth가 낮은 쪽의 네거티브 셀 MCN의 임계값 전압 Vth만을 증가시킨다.
예를 들어, 소거 대상 블록의 선두 영역이 판독된 32비트의 트윈 셀 데이터가 32ｈ'FFFFFFFF인 경우, 판독된 트윈 셀 데이터에 대응하는 기입 데이터는 32ｈ'00000000으로 된다. 또한, 소거 대상 블록의 선두 영역이 판독된 32비트의 트윈 셀 데이터가 32ｈ'CCCCCCCC인 경우, 판독된 트윈 셀 데이터에 대응하는 기입 데이터는 32ｈ'33333333으로 된다.
스텝 S403에 있어서, 제어 회로(120)는 제1 기입을 개시한다.
스텝 S404에 있어서, 제어 회로(120)는 MG, CG, SL을 도 5의 (a)에 도시한 기입 바이어스 전압(Vth를 증가시키는 전압)으로 설정하고, 선택된 32개의 트윈 셀 TC의 한쪽의 메모리 셀에 기입 바이어스 전압을 인가시킴으로써 32개의 트윈 셀 TC의 한쪽의 메모리 셀의 임계값 전압 Vth를 증가시킨다. 다른 쪽의 메모리 셀에 대해서는 기입 바이어스 전압은 인가되지 않고, 따라서 그 임계값 전압 Vth는 유지된다.
소거 대상 블록의 선두 영역(선두 어드레스에 의해 지정되는 32비트의 영역)에는, 그 소거 대상 블록의 선두 영역으로부터 판독된 트윈 셀 데이터의 반전 데이터가 기입된다. 한편, 소거 대상 블록의 선두 영역 이외에도, 소거 대상 블록의 선두 영역으로부터 판독된 트윈 셀 데이터의 반전 데이터가 기입된다.
스텝 S405에 있어서, 기입 베리파이가 실시된다. 즉, 기입 데이터가 「0」인 경우에는, 포지티브 베리파이 센스 앰프 VSP에 의해, 포지티브 셀 MCP의 임계값 전압 Vth가, 제2 기입 베리파이 전압 WVER2를 초과하였는지 여부가 판정된다. 기입 데이터가 「1」인 경우에는, 네가티브 베리파이 센스 앰프 VSN에 의해, 네거티브 셀 MCN의 임계값 전압 Vth가, 제2 기입 베리파이 전압 WVER2를 초과하였지 여부가 판정된다.
스텝 S406에 있어서, 32개의 트윈 셀 TC 중 적어도 하나에 대하여, 임계값 전압 Vth를 증가시키는 쪽의 메모리 셀 임계값 전압 Vth가 제2 기입 베리파이 전압 WVER2 이하인 경우에는, 처리가 스텝 S404로 되돌아간다. 32개의 트윈 셀 TC의 모두에 대하여, 임계값 전압 Vth를 증가시키는 쪽의 메모리 셀 임계값 전압 Vth가 제2 기입 베리파이 전압 WVER2를 초과한 경우에는, 처리가 스텝 S407로 진행된다.
스텝 S407에 있어서, 제어 회로(120)는 어드레스 ADR을 1 인크리먼트한다.
스텝 S408에 있어서, 어드레스 ADR이 중간 어드레스인 경우에는, 처리가 스텝 S407로 진행된다. 어드레스 ADR이 중간 어드레스가 아닌 경우에는, 처리가 스텝 S403으로 되돌아간다. 중간 어드레스는 후술하는 중간 영역의 선두 32비트의 영역을 지정하는 어드레스이다. 따라서 소거 대상 블록의 선두 어드레스로부터 중간 어드레스의 하나 전의 어드레스까지의 32비트마다의 각 영역이, 선두 영역으로부터 판독한 데이터의 반전 데이터에 기초하여 프리라이트된다.
스텝 S409에 있어서, 제어 회로(120)는 소거 대상 블록의 중간 어드레스를 어드레스 ADR에 설정한다. 어드레스 ADR에 따라서, 제1 행 디코더 RDEC1, 제2 행 디코더 RDEC2 및 열 디코더 CDEC에 의해, 중간 어드레스에 의해 지정되는 32개의 트윈 셀 TC가 선택된다. 제어 회로(120)는 MG, CG, SL을 도 5의 (a)에 도시한 판독 전압으로 설정하고, 판독 감지 증폭기 SA, 출력 버퍼, 데이터 버스 D(31: 0)를 통하여, 판독된 32비트의 트윈 셀 데이터가 제어 회로(120)로 보내진다.
스텝 S410에 있어서, 열 디코더 CDEC는, C2 신호에 의해 재기입 열 셀렉터MC2GP, MC2GN을 온으로 하고, 입출력 회로 IOBUF는, 신호선 D0P, D0N을 통하여, 소거 대상 블록의 중간 영역(중간 어드레스에 의해 지정되는 32비트의 영역)으로부터 판독된 트윈 셀 데이터의 반전 데이터의 기입 데이터를 설정한다.
스텝 S411에 있어서, 제어 회로(120)는 제2 기입을 개시한다.
스텝 S412에 있어서, 제어 회로(120)는 MG, CG, SL을 도 5의 (a)에 도시한 기입 바이어스 전압(Vth를 증가시키는 전압)으로 설정하고, 선택된 32개의 트윈 셀 TC의 한쪽의 메모리 셀에 기입 바이어스 전압을 인가시킴으로써 32개의 트윈 셀 TC의 한쪽 메모리 셀의 임계값 전압 Vth를 증가시킨다. 다른 쪽의 메모리 셀에 대해서는 기입 바이어스 전압은 인가되지 않고, 따라서 그 임계값 전압 Vth는 유지된다.
소거 대상 블록의 중간 영역에는, 소거 대상 블록의 중간 영역으로부터 판독된 트윈 셀 데이터의 반전 데이터가 기입된다. 한편, 소거 대상 블록의 중간 영역 이외에도, 소거 대상 블록의 중간 영역으로부터 판독된 트윈 셀 데이터의 반전 데이터가 기입된다.
스텝 S413에 있어서, 기입 베리파이가 실시된다. 즉, 기입 데이터가 「0」인 경우에는, 포지티브 베리파이 센스 앰프 VSP에 의해, 포지티브 셀 MCP의 임계값 전압 Vth가, 제2 기입 베리파이 전압 WVER2를 초과하였는지 여부가 판정된다. 기입 데이터가 「1」인 경우에는, 네가티브 베리파이 센스 앰프 VSN에 의해, 네거티브 셀 MCN의 임계값 전압 Vth가, 제2 기입 베리파이 전압 WVER2를 초과하였지 여부가 판정된다.
스텝 S414에 있어서, 32개의 트윈 셀 TC 중 적어도 하나에 대하여, 임계값 전압 Vth를 증가시키는 쪽의 메모리 셀 임계값 전압 Vth가 제2 기입 베리파이 전압 WVER2 이하인 경우에는, 처리가 스텝 S411로 되돌아간다. 32개의 트윈 셀 TC의 모두에 대하여, 임계값 전압 Vth를 증가시키는 쪽의 메모리 셀 임계값 전압 Vth가 제2 기입 베리파이 전압 WVER2를 초과한 경우에는, 처리가 스텝 S415로 진행된다.
스텝 S415에 있어서, 제어 회로(120)는 어드레스 ADR을 1 인크리먼트한다.
스텝 S416에 있어서, 어드레스 ADR이 (최종 어드레스+1)인 경우에는, 처리가 종료한다. 어드레스 ADR이 (최종 어드레스+1)이 아닌 경우에는, 처리가 스텝 S411로 되돌아간다. 즉, 소거 대상 블록의 중간 영역으로부터 최종 어드레스로 지정되는 32비트의 영역까지의 32비트마다의 각 영역이, 그 중간 영역으로부터 판독한 데이터의 반전 데이터에 기초하여 프리라이트된다.
도 15의 (a)는, 선두 영역 및 중간 영역에 있어서, 데이터 "1" 기억 상태로부터, 제2 프리라이트 처리로 "0"을 기입하고, 그 후 소거 처리를 실행한 경우의 임계값 전압 Vth의 변화를 나타내는 도면이다. 도 15의 (b)는, 선두 영역 및 중간 영역에 있어서, 데이터 "0" 기억 상태로부터, 제2 프리라이트 처리로 "1"을 기입하고, 그 후 소거 처리를 실행한 경우의 임계값 전압 Vth의 변화를 나타내는 도면이다.
도 16의 (a)는, 선두 영역 및 중간 영역 이외의 영역에 있어서, 데이터 "1" 기억 상태로부터, 제2 프리라이트 처리로 "0"을 기입하고, 그 후 소거 처리를 실행한 경우의 임계값 전압 Vth의 변화를 나타내는 도면이다. 도 16의 (b)는, 선두 영역 및 중간 영역 이외의 영역에 있어서, 데이터 "1" 기억 상태로부터, 제2 프리라이트 처리로 "1"을 기입하고, 그 후 소거 처리를 실행한 경우의 임계값 전압 Vth의 변화를 나타내는 도면이다. 도 16의 (c)는, 선두 영역 및 중간 영역 이외의 영역에 있어서, 데이터 "0" 기억 상태로부터, 제2 프리라이트 처리로 "1"을 기입하고, 그 후 소거 처리를 실행한 경우의 임계값 전압 Vth의 변화를 나타내는 도면이다. 도 16의 (d)는, 선두 영역 및 중간 영역 이외의 영역에 있어서, 데이터 "0" 기억 상태로부터, 제2 프리라이트 처리로 "0"을 기입하고, 그 후 소거 처리를 실행한 경우의 임계값 전압 Vth의 변화를 나타내는 도면이다.
도 15 및 도 16에 도시된 바와 같이, 블록 이레이즈 2에서는, 종료 후의 포지티브 셀 MCP, 네거티브 셀 MCN의 임계값 전압 Vth의 대소 관계는, 블록 이레이즈실시 전의 임계값 전압 Vth의 대소 관계를 유지하지 않는다. 수 비트 또는 수 어드레스 단위로 유지하고 있는 개소가 있어도, 메모리 매트 전체에서의 기입 데이터의 연속성이 상실되어 있다. 블록 이레이즈 2는, 전술한 블록 이레이즈 1에 비교하면 데이터의 판독에 시간을 필요로 하기 때문에, 실행 시간은 길어지지만, 기밀성이 높은 데이터를 보호할 수 있다는 이점이 있다.
(트윈 셀 데이터의 복원)
블록 이레이즈 1 커맨드에 의해, 본의 아니게 트윈 셀 데이터가 소거된 경우, 소거된 트윈 셀 데이터를 복원하기 위해서, 마이크로컴퓨터(1)에 복원 커맨드가 실장된다.
도 17은, 제2 실시 형태의 트윈 셀 데이터의 복원 수순을 나타내는 흐름도이다.
스텝 S501에 있어서, CPU(2)로부터의 복원 커맨드, 복원 대상 블록의 지정이 플래시 메모리 모듈(6)에 입력된다. 복원 대상 블록으로서, 메모리 매트 MAT0 내지 MAT3 중 어느 한쪽의 매트가 지정된다.
스텝 S502에 있어서, 제어 회로(120)는 복원 대상 블록의 선두 어드레스를 어드레스 ADR에 설정한다.
스텝 S503에 있어서, 어드레스 ADR에 따라서, 제1 행 디코더 RDEC1, 제2 행 디코더 RDEC2 및 열 디코더 CDEC에 의해, 어드레스 ADR과, 어드레스 ADR의 후속의 3 어드레스의 계4 어드레스로 지정되는 32개의 트윈 셀 TC가 선택된다. 제어 회로(120)는 MG, CG, SL을 도 5의 (a)에 도시한 판독 전압으로 설정하고, 판독 감지 증폭기 SA, 출력 버퍼, 데이터 버스 D(31: 0)를 통하여, 판독된 32비트의 트윈 셀 데이터가 제어 회로(120)로 보내진다. 블랭크 소거 상태이어도, 포지티브 셀 MCP의 임계값 전압 Vth보다도 네거티브 셀 MCN의 임계값 전압 Vth가 높으면, 판독된 트윈 셀 데이터가 "1"이라고 판정되고, 네거티브 셀 MCN의 임계값 전압 Vth보다도 포지티브 셀 MCP의 임계값 전압 Vth가 높으면, 판독된 트윈 셀 데이터가 "0"이라고 판정된다.
스텝 S504에 있어서, 열 디코더 CDEC는, C2 신호에 의해 재기입 열 셀렉터MC2GP, MC2GN을 온으로 하고, 입출력 회로 IOBUF는, 신호선 D0P, D0N을 통하여, 판독된 트윈 셀 데이터와 동일한 기입 데이터를 포지티브 기입 데이터 래치 회로 WDLP 및 네거티브 기입 데이터 래치 회로 WDLN에 설정한다. 즉, 입출력 회로 IOBUF는, 판독된 트윈 셀 데이터가 "1"인 경우, 포지티브 셀 MCP의 임계값 전압 Vth가 낮고, 네거티브 셀 MCN의 임계값 전압 Vth가 높으므로, 기입 데이터를 "1"로 설정하고, 네거티브 셀 MCN의 임계값 전압 Vth만을 증가시킨다. 또한, 입출력 회로 IOBUF는, 판독된 트윈 셀 데이터가 "0"인 경우, 네거티브 셀 MCN의 임계값 전압 Vth가 낮고, 포지티브 셀 MCP의 임계값 전압 Vth가 높으므로, 기입 데이터를 "0"으로 설정하고, 포지티브 셀 MCP의 임계값 전압 Vth만을 증가시킨다.
스텝 S505에 있어서, 제어 회로(120)는 기입을 개시한다.
스텝 S506에 있어서, 제어 회로(120)는 선택된 MBL, SBL, SG, MG, SL, WELL을 통하여, 트윈 셀 TC에 기입 바이어스 전압을 인가시킴으로써 트윈 셀 TC의 한쪽의 메모리 셀의 임계값 전압 Vth를 증가시킨다.
스텝 S507에 있어서, 기입 베리파이가 실시된다. 즉, 기입 데이터가 「0」인 경우에는, 포지티브 베리파이 센스 앰프 VSP에 의해, 포지티브 셀 MCP의 임계값 전압 Vth가, 제1 기입 베리파이 전압 WVER1을 초과하였는지 여부가 판정된다. 기입 데이터가 「1」인 경우에는, 네가티브 베리파이 센스 앰프 VSN에 의해, 네거티브 셀 MCN의 임계값 전압 Vth가, 제1 기입 베리파이 전압 WVER1을 초과하였는지 여부가 판정된다.
스텝 S508에 있어서, 32개의 트윈 셀 TC 중 적어도 하나에 대하여, 임계값 전압 Vth를 증가시키는 쪽의 메모리 셀 임계값 전압 Vth가 제1 기입 베리파이 전압 WVER1 이하인 경우에는, 처리가 스텝 S506으로 되돌아간다. 32개의 트윈 셀 TC의 모두에 대하여, 임계값 전압 Vth를 증가시키는 쪽의 메모리 셀 임계값 전압 Vth가 제1 기입 베리파이 전압 WVER1을 초과한 경우에는, 처리가 스텝 S509로 진행된다.
스텝 S509에 있어서, 제어 회로(120)는 어드레스 ADR을 1 인크리먼트한다. 스텝 S510에 있어서, 어드레스 ADR이 (최종 어드레스+1)인 경우에는, 처리가 종료한다. 어드레스 ADR이 (최종 어드레스+1)이 아닌 경우에는, 처리가 스텝 S503으로 되돌아간다.
이와 같이 제어 회로(120)는 제2 소거 커맨드에 기초하여 소거 대상의 복수 개 트윈 메모리 셀의 적어도 일부에 있어서, 프리라이트 전의 데이터의 기입 상태의 포지티브 셀과 네거티브 셀의 쌍의 각각 임계값의 대소 관계를 역전시킨 소거 상태에 1개 또는 2개 이상의 메모리 셀을 두도록 상기 소거 처리를 실시한다. 보다 구체적으로는 프리라이트에 의해 동시에 기입 바이어스 전압이 인가되는 복수의 트윈 메모리 셀 중 적어도 어느 1개에 있어서, 포지티브 셀과 네거티브 셀의 쌍의 각각 임계값의 대소 관계를 역전시킨 소거 상태가 실현된다.
한편, 제1 소거 커맨드에 기초하여 소거 대상의 복수 개의 트윈 메모리 셀을 소거하는 소거 처리에서는 기본적으로는, 프리라이트 전의 기입 상태에 있는 포지티브 셀과 네거티브 셀의 쌍의 임계값의 대소 관계가 변경되지 않는다. 따라서 소거 처리에 의해 임계값의 대소 관계가 역전되는 셀 쌍의 수는 제1 소거 커맨드보다도 제2 소거 커맨드의 소거 처리 쪽이 많아진다. 제1 소거 커맨드에 비하여 제2 소거 커맨드에 따라서 소거 처리가 실시되는 복수 개의 트윈 셀의 데이터 값은, 데이터의 판독을 시도한 경우, 소거 전의 데이터 값과 상이한 비트 수가 많아진다. 제2 소거 커맨드에 의한 소거는 제1 소거 코멘트에 의해 소거보다도 데이터의 재현성이 낮아, 소거 전의 데이터의 기밀성이 유지된다.
이상과 같이, 본 실시 형태에 의하면, 제1 실시 형태와 마찬가지로, 제1 소거 커맨드에 의해, 유저가 단순히 새롭게 데이터를 기입하기 위해 트윈 셀 데이터의 소거를 행할 수 있고, 제2 소거 커맨드에 의해, 유저가 기밀을 유지한 트윈 셀 데이터의 소거를 행할 수 있다.
또한, 복원 커맨드를 사용함으로써, 제1 소거 커맨드의 실행 후의 블랭크 소거 상태로부터 원래의 데이터를 복원할 수 있다.
[제3 실시 형태]
제1 및 제2 실시 형태에서 설명한 블록 이레이즈 2에 있어서의 제2 프리라이트 처리 및 복원 처리는, 플래시 메모리 모듈(6) 내의 제어 회로(120)에 의해 제어되었다. 그로 인해, 플래시 메모리 모듈(6) 내의 제어 회로(120)에, 블록 이레이즈 2에 있어서의 제2 프리라이트 처리 및 복원 처리의 기능을 실장할 필요가 있다. 본 실시 형태에서는, CPU(2)가 블록 이레이즈 2에 있어서의 프리라이트 프로그램 및 복원 프로그램을 실행함으로써, 플래시 메모리 모듈(6) 내의 제어 회로(120)에 제2 프리라이트 처리 및 복원의 기능이 실장되어 있지 않은 경우에도, 제2 프리라이트 및 복원을 실행할 수 있도록 한다.
도 18은, 프리라이트 프로그램의 처리 수순을 나타내는 도면이다.
Step0에서 처리가 개시된다.
Step1에 있어서, CPU(2)는, 포지티브 베리파이 센스 앰프 VSP 및 네가티브 베리파이 센스 앰프 VSN에 참조 전압으로서 제2 기입 베리파이 전압 WVER2를 공급하는 것을 지시하는 값을 제어 회로(120) 내의 레지스터(131)에 설정한다. 또한, 레지스터(131)의 디폴트값은, 포지티브 베리파이 센스 앰프 VSP 및 네가티브 베리파이 센스 앰프 VSN에 참조 전압으로서 제1 기입 베리파이 전압 WVER1을 공급하는 것을 지시하는 값이다.
Step2에 있어서, CPU(2)는, 어드레스 ADR을 소거 대상 블록의 선두 어드레스에 설정한다.
Step3에 있어서, CPU(2)는, 리드 커맨드 Read와, 어드레스 ADR를 포함하는 리드 명령을 출력한다. 제어 회로(120)는 이 커맨드를 수신하면, 어드레스 ADR과, 어드레스 ADR의 후속의 3 어드레스의 계 4 어드레스로 지정되는 32개의 트윈 셀 TC의 트윈 셀 데이터를 판독하고, CPU(2)로 출력한다. 제어 회로(120)로부터 출력된 트윈 셀 데이터가, 32비트의 DATA가 된다.
Step4에 있어서, CPU(2)는, 프로그램 커맨드 Write와, 어드레스 ADR과, 데이터/DATA를 포함하는 프로그램 명령을 출력한다. 제어 회로(120)는 이 커맨드를 수신하면, 어드레스 ADR과, 어드레스 ADR의 후속의 3 어드레스의 계 4 어드레스로 지정되는 32개의 트윈 셀 TC에 32비트의 데이터/DATA를 기입한다. /DATA는, Step3에서 판독된 DATA의 각 비트를 반전시킨 것이다. 여기서, 베리파이 감지 증폭기 VSP, VSN에는, 레지스터(131)의 설정에 의해, 제2 기입 베리파이 전압 WVER2가 공급되어 있으므로, 각 트윈 셀 TC의 포지티브 셀 MCP와 네거티브 셀 MCN의 한쪽의 임계값 전압 Vth가 제2 기입 베리파이 전압 WVER2를 초과할 때까지, 기입 처리가 속행된다.
Step5에 있어서, CPU(2)는, 어드레스 ADR을 1 인크리먼트한다.
Step6에 있어서, CPU(2)는, 어드레스 ADR이 소거 대상 블록의 (중간 어드레스+4)인 경우에는, 처리를 Step7로 진행시킨다. CPU(2)는, 어드레스 ADR이 소거 대상 블록의 중간 어드레스가 아닌 경우에는, 처리를 Step4로 되돌린다.
Step7에 있어서, CPU(2)는, 리드 커맨드 Read와, 어드레스 ADR를 포함하는 리드 명령을 출력한다. 제어 회로(120)는 이 커맨드를 수신하면, 어드레스 ADR과, 어드레스 ADR의 후속의 3 어드레스의 계4 어드레스로 지정되는 32개의 트윈 셀 TC의 트윈 셀 데이터를 판독하고, CPU(2)로 출력한다. 제어 회로(120)로부터 출력된 트윈 셀 데이터가, 32비트의 DATA가 된다.
Step8에 있어서, CPU(2)는, 프로그램 커맨드 Write와, 어드레스 ADR과, 데이터/DATA를 포함하는 프로그램 명령을 출력한다. 제어 회로(120)는, 이 커맨드를 수신하면, 어드레스 ADR과, 어드레스 ADR의 후속의 3 어드레스의 계4 어드레스로 지정되는 32개의 트윈 셀 TC에 32비트의 데이터 /DATA를 기입한다. /DATA는, Step7에서 판독된 DATA의 각 비트를 반전시킨 것이다.
Step9에 있어서, CPU(2)는, 어드레스 ADR을 1 인크리먼트한다.
Step10에 있어서, CPU(2)는, 어드레스 ADR이 소거 대상 블록의 (최종 어드레스+4)인 경우에는, 처리를 종료한다. CPU(2)는, 어드레스 ADR이 소거 대상 블록의 (최종 어드레스+1)이 아닌 경우에는, 처리를 Step8로 되돌린다.
도 19는, 복원 프로그램의 처리 수순을 나타내는 도면이다.
Step0에서 처리가 개시된다.
Step1에 있어서, CPU(2)는, 어드레스 ADR을 복원 대상 블록의 선두 어드레스에 설정한다.
Step2에 있어서, CPU(2)는, 리드 커맨드 Read와, 어드레스 ADR를 포함하는 리드 명령을 출력한다. 제어 회로(120)는 이 커맨드를 수신하면, 어드레스 ADR과, 어드레스 ADR의 후속의 3 어드레스의 계4 어드레스로 지정되는 32개의 트윈 셀 TC의 트윈 셀 데이터를 판독하여, CPU(2)로 출력한다. 제어 회로(120)로부터 출력된 트윈 셀 데이터가, 32비트의 DATA가 된다.
Step3에 있어서, CPU(2)는, 프로그램 커맨드 Write와, 어드레스 ADR과, 데이터 DATA를 포함하는 프로그램 명령을 출력한다. 제어 회로(120)는, 이 커맨드를 수신하면, 어드레스 ADR과, 어드레스 ADR의 후속의 3 어드레스의 계4 어드레스로 지정되는 32개의 트윈 셀 TC에 32비트의 DATA를 기입한다. DATA는, Step2에서 판독된 DATA와 동일하다. 여기서, 베리파이 감지 증폭기 VSP, VSN에는, 제1 기입 베리파이 전압 WVER1이 공급되어 있으므로, 각 트윈 셀 TC의 포지티브 셀 MCP와 네거티브 셀 MCN의 한쪽의 임계값 전압 Vth가 제1 기입 베리파이 전압 WVER1을 초과할 때까지, 기입 처리가 속행된다.
Step4에 있어서, CPU(2)는, 어드레스 ADR을 1 인크리먼트한다.
Step5에 있어서, CPU(2)는, 어드레스 ADR이 소거 대상 블록의 (최종 어드레스+4)인 경우에는, 처리를 종료한다. CPU(2)는, 어드레스 ADR이 소거 대상 블록의 (최종 어드레스+1)이 아닌 경우에는, 처리를 Step2로 되돌린다.
블록 이레이즈 2 프로그램 및 복원 프로그램은, 도 4에 도시한 플래시 메모리 모듈(6)의 메모리 매트 MAT0 내지 MAT3 중 어느 하나에 기억되어 있으며, 블록 이레이즈 2 및 복원 처리의 전에, 도 3의 RAM(5)에 전송되고, CPU(2)에 의해 판독되어 실행된다. 또는, 블록 이레이즈 2 프로그램 및 복원 프로그램은, 마이크로컴퓨터(1)의 외부 디바이스(예를 들어 라이터)에 의해, 마이크로컴퓨터(1)의 내부 입출력 포트를 통하여 RAM(5)에 기입되는 것으로 해도 된다.
이상과 같이, 본 실시 형태에 의하면, 플래시 메모리 모듈(6) 내의 제어 회로(120)에, 제2 프리라이트 처리 및 복원의 기능이 실장되어 있지 않아도, CPU(2)가 프리라이트 프로그램 및 복원 프로그램을 실행함으로써, 제2 실시 형태와 마찬가지의 블록 이레이즈 2 및 복원을 실현할 수 있다.
본 발명은 상기 실시 형태에 한정되는 것이 아니라, 예를 들어 이하와 같은 변형예도 포함된다.
(1) 블록 이레이즈 2의 기입 데이터
본 발명의 실시 형태에서는, 블록 이레이즈 2에 있어서, 소거 대상 블록의 전반분의 영역에 소거 대상 블록의 선두 영역으로부터 판독한 데이터를 반전한 데이터를 기입하고, 소거 대상 블록의 후반분의 영역에 소거 대상 블록의 중간 영역으로부터 판독한 데이터를 반전한 데이터를 기입하였지만, 이에 한정되는 것은 아니다.
소거 대상 블록을 N 분할 실시하고, 분할된 각 영역의 선두 영역으로부터 판독한 데이터를 반전한 데이터를, 각 영역의 전체에 기입하는 것으로 해도 된다. 또는, 소거 대상 블록의 전체 영역에 소거 대상 블록의 선두 영역으로부터 판독한 데이터를 반전한 데이터를 기입하는 것으로 해도 된다. 또는, 소거 대상 블록의 각 영역으로부터 데이터를 판독하여, 판독한 데이터를 반전한 데이터를 각 영역에 기입하는 것으로 해도 된다. 소거 대상 블록으로부터 데이터를 판독하지 않고, 랜덤 데이터를 소거 대상 블록에 기입하는 것으로 해도 된다.
(2) 제2 프리라이트 처리의 기입 베리파이 전압
본 발명의 실시 형태에서는, 제2 프리라이트 처리에서는, 임계값 전압 Vth를 증가시키는 측의 메모리 셀 임계값 전압 Vth가 제2 기입 베리파이 전압 WVER2를 초과하였는지 여부가 판정되도록 하였지만, 이에 한정되는 것이 아니라, 임계값 전압 Vth를 증가시키는 측의 메모리 셀 임계값 전압 Vth가 제1 기입 베리파이 전압 WVER1을 초과하였는지 여부가 판정되는 것으로 해도 된다. 이 경우에, 블록 이레이즈 2 종료 후의 포지티브 셀 MCP, 네거티브 셀 MCN의 임계값 전압 Vth의 대소 관계는, 블록 이레이즈 2 실시 전의 임계값 전압 Vth의 대소 관계를 유지할 확률은, 제2 기입 베리파이 전압 WVER2를 사용하는 경우보다도 높아지지만, 블록 이레이즈 2 실시 전의 임계값 전압 Vth의 대소 관계를 완전히 유지하는 일은 없다. 따라서, 조금이라도 블록 이레이즈 2 실시 전의 임계값 전압 Vth의 대소 관계가 유지되어 있어야만 되는 경우에는, 제2 프리라이트 처리에 있어서, 임계값 전압 Vth를 증가시키는 측의 메모리 셀 임계값 전압 Vth가 제1 기입 베리파이 전압 WVER1을 초과하였는지 여부가 판정되는 것으로 해도 된다.
(3) 블록 이레이즈 2만의 실장
전술한 실시 형태에 있어서, 기밀 유지 데이터만을 취급하는 플래시 메모리 모듈이면, 블록 이레이즈 1(또는 그 프리라이트 프로그램) 및 복원 처리(또는 그 복원 프로그램)는, 플래시 메모리 모듈에 있어서 반드시 실장되지 않아도 된다.
(4) 블록 이레이즈 1 및 복원 처리만의 실장
한편, 기밀 유지 데이터의 소거를 불필요로 하는 유저에 대해서는, 블록 이레이즈 2(또는 그 프리라이트 프로그램)는, 플래시 메모리 모듈에 실장되지 않아도 된다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
1: 마이크로컴퓨터(MCU)
2: 중앙 처리 장치(CPU)
3: 다이렉트 메모리 액세스 컨트롤러(DMAC)
4: 버스 인터페이스 회로(BIF)
5: 랜덤 액세스 메모리(RAM)
6: 플래시 메모리 모듈(FMDL)
7: 플래시 시퀀서(FSQC)
8, 9: 외부 입출력 포트(PRT)
10: 타이머(TMR)
11: 클록 펄스 제네레이터(CPG)
91, 93: 데이터 유지부
92, 94: 설정부
RDEC1: 제1 행 디코더
RDEC2: 제2 행 디코더
IOBUF: 입출력 회로
CDEC: 열 디코더
VPG: 전원 회로
TMG: 타이밍 제너레이터
100: 반도체 장치
101: MARY 메모리 어레이
102: 제1 기억 소자
103: 제2 기억 소자
104: 트윈 셀
105, 120: 제어 회로
121: 판독 감지 증폭기 회로
122: Y 셀렉트부
123: 기입 래치부
124: 베리파이부
131: 레지스터
P1 내지 P6: P 채널 MOS 트랜지스터
N1 내지 N6: N 채널 MOS 트랜지스터
IV1 내지 IV4: 인버터
HACSP: 고속 액세스 포트
LACSP: 저속 액세스 포트
HBUS: 고속 버스
PBUS: 주변 버스
MAT0 내지 MAT3: 메모리 매트
SA: 판독 감지 증폭기
VSP: 포지티브 베리파이 센스 앰프
VPN: 네가티브 베리파이 센스 앰프
VERC: 베리파이 회로
WDLP: 포지티브 기입 데이터 래치 회로
WDLN: 네거티브 기입 데이터 래치 회로
MC1GP, MC1GN: 베리파이 셀렉터
MC2GP, MC2GN: 재기입 열 셀렉터
SELP, SELN: 부 비트선 셀렉터
YSELP, YSELN: Y 셀렉터
B0 내지 B31: 버퍼
TC: 트윈 셀
MCP, MCN: 불휘발성 메모리 셀
MBLP, MBLN: 주 비트선
WL: 워드선
SBLP, SBLN: 부 비트선
MGL: 메모리 게이트 선택선

Claims (10)

  1. 임계값 전압의 상이에 의해 2치 데이터를 유지하고, 각각이 전기적으로 재기입 가능한 제1 기억 소자와 제2 기억 소자를 포함하는 트윈 셀을 복수 개 포함하는 메모리 어레이와,
    상기 트윈 셀에 유지되는 트윈 셀 데이터의 소거를 제어하는 제어 회로를 포함하고,
    상기 제어 회로는, 제1 소거 커맨드를 수신하였을 때, 상기 제1 기억 소자의 임계값 전압과 상기 제2 기억 소자의 임계값 전압을 함께 증가시키는 제1 프리라이트 처리의 실행을 제어하고, 그 후, 상기 제1 기억 소자의 임계값 전압과 상기 제2 기억 소자의 임계값 전압이 소정의 소거 베리파이 레벨보다 작아질 때까지, 상기 제1 기억 소자의 임계값 전압과 상기 제2 기억 소자의 임계값 전압을 함께 감소시키는 소거 처리의 실행을 제어하고,
    제2 소거 커맨드를 수신하였을 때, 상기 제1 기억 소자와 상기 제2 기억 소자 중 한쪽의 임계값 전압을 증가시키는 제2 프리라이트 처리의 실행을 제어하고, 그 후, 상기 소거 처리의 실행을 제어하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제어 회로는, 프로그램 커맨드를 수신하였을 때, 상기 제1 기억 소자와 상기 제2 기억 소자의 한쪽의 임계값 전압을 제1 기입 베리파이 전압을 초과할 때까지 증가시키고,
    상기 제어 회로는, 상기 제2 소거 커맨드를 수신하였을 때, 상기 제1 기억 소자와 상기 제2 기억 소자 중 한쪽의 임계값 전압을 제2 기입 베리파이 전압을 초과할 때까지 증가시키고, 단, 상기 제2 기입 베리파이 전압은, 상기 제1 기입 베리파이 전압보다도 큰, 반도체 장치.
  3. 제1항에 있어서,
    상기 제어 회로는, 상기 제2 소거 커맨드를 수신하였을 때, 상기 메모리 어레이 내의 소정의 트윈 셀로부터 트윈 셀 데이터를 판독하고, 상기 트윈 셀 데이터가 상기 제1 기억 소자의 임계값 전압이 상기 제2 기억 소자의 임계값 전압보다도 큰 것을 나타낼 때에는, 상기 메모리 어레이 내의 상기 소정의 트윈 셀 및 그 밖의 트윈 셀의 상기 제2 기억 소자의 임계값 전압을 증가시키고, 상기 트윈 셀 데이터가 상기 제2 기억 소자의 임계값 전압이 상기 제1 기억 소자의 임계값 전압보다도 큰 것을 나타낼 때에는, 상기 메모리 어레이 내의 상기 소정의 트윈 셀 및 그 밖의 트윈 셀의 상기 제1 기억 소자의 임계값 전압을 증가시키는, 반도체 장치.
  4. 제3항에 있어서,
    상기 제어 회로는, 상기 제2 소거 커맨드를 수신하였을 때, 상기 메모리 어레이 내의 소거 대상 블록의 선두 영역의 트윈 셀로부터 트윈 셀 데이터를 판독하고, 상기 트윈 셀 데이터가 상기 제1 기억 소자의 임계값 전압이 상기 제2 기억 소자의 임계값 전압보다도 큰 것을 나타낼 때에는, 상기 메모리 어레이 내의 상기 선두 영역으로부터 중간 영역의 직전의 영역까지의 트윈 셀의 상기 제2 기억 소자의 임계값 전압을 증가시키고, 상기 트윈 셀 데이터가 상기 제2 기억 소자의 임계값 전압이 상기 제1 기억 소자의 임계값 전압보다도 큰 것을 나타낼 때에는, 상기 메모리 어레이 내의 상기 선두 영역으로부터 중간 영역의 직전의 영역까지의 트윈 셀의 상기 제1 기억 소자의 임계값 전압을 증가시키고,
    상기 제어 회로는, 상기 메모리 어레이 내의 소거 대상 블록의 중간 영역의 트윈 셀로부터 트윈 셀 데이터를 판독하여, 상기 트윈 셀 데이터가 상기 제1 기억 소자의 임계값 전압이 상기 제2 기억 소자의 임계값 전압보다도 큰 것을 나타낼 때에는, 상기 메모리 어레이 내의 상기 중간 영역으로부터 최종 영역까지의 트윈 셀의 상기 제2 기억 소자의 임계값 전압을 증가시키고, 상기 트윈 셀 데이터가 상기 제2 기억 소자의 임계값 전압이 상기 제1 기억 소자의 임계값 전압보다도 큰 것을 나타낼 때에는, 상기 메모리 어레이 내의 상기 중간 영역으로부터 최종 영역의 직전의 영역까지의 트윈 셀의 상기 제1 기억 소자의 임계값 전압을 증가시키는, 반도체 장치.
  5. 제1항에 있어서,
    상기 제어 회로는, 상기 제1 소거 커맨드를 수신한 후, 또한 복원 커맨드를 수신하였을 때, 상기 트윈 셀로부터 트윈 셀 데이터를 판독하여, 상기 트윈 셀 데이터가 상기 제1 기억 소자의 임계값 전압이 상기 제2 기억 소자의 임계값 전압보다도 큰 것을 나타낼 때에는, 상기 트윈 셀의 상기 제1 기억 소자의 임계값 전압을 증가시키고, 상기 트윈 셀 데이터가 상기 제2 기억 소자의 임계값 전압이 상기 제1 기억 소자의 임계값 전압보다도 큰 것을 나타낼 때에는, 상기 트윈 셀의 상기 제2 기억 소자의 임계값 전압을 증가시키는, 반도체 장치.
  6. 임계값 전압의 상이에 의해 2치 데이터를 유지하고, 각각이 전기적으로 재기입 가능한 제1 기억 소자와 제2 기억 소자를 포함하는 트윈 셀을 복수 개 포함하는 메모리 어레이의 데이터를 소거하기 위한 프리라이트 프로그램으로서, 컴퓨터에,
    상기 메모리 어레이 내의 소정의 트윈 셀로부터 트윈 셀 데이터를 판독하는 것을 지시하는 리드 명령을 출력하는 스텝과,
    상기 소정의 트윈 셀로부터 판독된 트윈 셀 데이터를 수신하여, 상기 트윈 셀 데이터를 반전한 데이터를 상기 소정의 트윈 셀 또는 그 밖의 트윈 셀에 기입하는 것을 지시하는 프로그램 명령을 출력하는 스텝을 실행시키는, 프리라이트 프로그램.
  7. 임계값 전압의 상이에 의해 2치 데이터를 유지하고, 각각이 전기적으로 재기입 가능한 제1 기억 소자와 제2 기억 소자를 포함하는 트윈 셀을 복수 개 포함하는 메모리 어레이의 데이터를 복원하는 복원 프로그램으로서, 컴퓨터에,
    상기 메모리 어레이 내의 트윈 셀로부터 트윈 셀 데이터를 판독하는 것을 지시하는 리드 명령을 출력하는 스텝과,
    상기 트윈 셀로부터 판독된 트윈 셀 데이터를 수신하여, 상기 트윈 셀 데이터와 동일한 데이터를 상기 트윈 셀에 기입하는 것을 지시하는 프로그램 명령을 출력하는 스텝을 실행시키는, 복원 프로그램.
  8. 임계값 전압의 상이에 의해 2치 데이터를 유지하고, 각각이 전기적으로 재기입 가능한 제1 기억 소자와 제2 기억 소자를 포함하는 트윈 셀을 복수 개 포함하는 메모리 어레이와,
    데이터의 기입 상태에 있는 상기 복수 개의 트윈 셀을, 소거 커맨드에 기초하여 소거 상태로 하는 소거 처리를 제어하는 제어 회로를 포함하고,
    상기 제어 회로는, 상기 복수 개의 트윈 셀의 적어도 일부에 있어서, 데이터의 기입 상태에 있는 상기 제1 기억 소자와 제2 기억 소자의 임계값의 대소 관계를 역전시키는 소거 상태에 1개 또는 2개 이상의 메모리 셀을 두도록 상기 소거 처리를 실시하는, 반도체 장치.
  9. 제8항에 있어서,
    제어 회로는, 상기 소거 처리로서, 상기 제1 기억 소자와 상기 제2 기억 소자 중 한쪽의 임계값 전압은 유지하면서 다른 쪽의 임계값 전압을 증가시키는 프리라이트 처리의 실행을 제어하고, 그 후, 상기 제1 기억 소자의 임계값 전압과 상기 제2 기억 소자의 임계값 전압이 소정의 소거 베리파이 레벨보다 작아질 때까지, 상기 제1 기억 소자의 임계값 전압과 상기 제2 기억 소자의 임계값 전압을 함께 감소시키는 소거 처리를 실시하는, 반도체 장치.
  10. 임계값 전압의 상이에 의해 2치 데이터를 유지하고, 각각이 전기적으로 재기입 가능한 제1 기억 소자와 제2 기억 소자를 포함하는 트윈 셀을 복수 개 포함하는 메모리 어레이와,
    데이터의 기입 상태에 있는 상기 복수 개의 트윈 셀을, 제1 소거 커맨드에 기초하여 제1 소거 상태로 하고, 제2 소거 커맨드에 기초하여 제2 소거 상태로 하는 소거 처리를 제어하는 제어 회로를 포함하고,
    상기 복수 개의 트윈 셀을 데이터의 기입 상태로부터 상기 제2 소거 상태로 했을 때의 상기 제1 기억 소자와 제2 기억 소자의 임계값의 대소 관계의 반전된 트윈 셀의 수가, 상기 복수 개의 트윈 셀을 데이터의 기입 상태로부터 상기 제1 소거 상태로 했을 때의 경우에 비하여 많아지도록 한, 반도체 장치.
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