JP6097398B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、たとえば相補的なデータを保持する２つの不揮発性メモリセルを含む半導体装置に関する。
従来から、不揮発性メモリの消去の前に書込み（プレライト）を行なう方式が知られている。
たとえば、特開平１０−６４２８８号公報（特許文献１）に記載のフラッシュ消去型不揮発性メモリは、１回目消去前書込み終了信号（ＦＷＥ）が非活性レベルの間はメモリセルアレイ（１）のアドレスを順次更新して消去前書込みを行う。そして、このメモリは、活性レベルになると各アドレスごとにベリファイを行って、ベリファイ結果が不良となったアドレスのみに再度消去前書込み（プレライト）及びベリファイを行うように制御する。
また、特開平１１−１４４４７６号公報（特許文献２）に記載の半導体不揮発性メモリは、消去動作モードでは少なくともメモリアレイのうち消去単位の複数のメモリセルを読み出してフローツイングゲートに電荷が蓄積されていないメモリセルに対して、単位の書き込み動作及び書き込み判定動作の繰り返しによる所定量の書き込み状態に設定するプレライト動作を行なう。そして、このメモリは、消去単位の複数のメモリセルについて消去基準電圧のもとに一括して単位の消去動作及び消去判定動作の繰り返しにより所定量の消去状態に設定する消去動作を行なう。このメモリは、書き込み動作モードでは選択されたメモリセルに対して単位の書き込み動作及び書き込み判定動作の繰り返しによる所定量の書き込み状態に設定する書き込み動作を行なう。
特開平１０−６４２８８号公報 特開平１１−１４４４７６号公報
ところで、相補的なデータを保持する２つのセルで構成されるツインセルにおいて、ツインセルデータの消去によって、２つのセルの閾値電圧をともに小さい状態にする。この際に、ツインセルデータ消去前の書込み状態における２つのセルの閾値電圧の差が、ツインセルデータ消去後も残る可能性が想定される。そのため、ツインセルデータを消去したにも関わらず、ツインセルデータ消去前の書込状態が読み出され、セキュリティ上問題となる可能性がある。
しかしながら、特許文献１に記載の方式では、プレライトシーケンスを高速化するものであり、ツインセルにおいて、ツインセルデータ消去前の書込みデータが読み出されるといったセキュリティ上の問題を解決することができない。
また、特許文献２に記載の方式では、フローツイングゲートに電荷が蓄積されていないメモリセルに対して、過消去を防止するために消去前に書込みを行なうものであり、ツインセルにおけるセキュリティ上の問題を解決するものではない。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかであろう。
本発明の一実施形態によれば、制御回路は、ツインセルデータの消去要求を受けたときに、第１記憶素子の閾値電圧と第２記憶素子の閾値電圧が所定の書込みベリファイレベルとなるまで、第１記憶素子と第２記憶素子の両方または一方の閾値電圧を増加させる第１段階処理の実行を制御する。制御回路は、第１段階処理の実行後に、第１記憶素子の閾値電圧と第２記憶素子の閾値電圧が所定の消去ベリファイレベルとなるまで、第１記憶素子の閾値電圧と第２記憶素子の閾値電圧をともに減少させる第２段階処理の実行を制御する。
本発明の一実施形態によれば、ツインセルデータ消去前の書込状態が読み出されるのを回避することができる。
第１の実施形態の半導体装置の構成を表わす図である。 第１の実施形態の半導体装置におけるメモリアレイからのツインセルデータの消去処理の手順を表わすフローチャートである。 第２の実施形態のマイクロコンピュータの構成を表わす図である。 フラッシュメモリモジュールの構成を表わす図である。 （ａ）は、スプリットゲート型フラッシュメモリ素子に与えるバイアス電圧の例を表わす図である。（ｂ）は、ホットキャリア書込み方式を用いるスタックド・ゲート型フラッシュメモリ素子に与えるバイアス電圧の例を表わす図である。（ｃ）は、ＦＮトンネル書込み方式を用いるスタックド・ゲート型フラッシュメモリ素子に与えるバイアス電圧の例を表わす図である。 （ａ）は、ツインセルデータが“０”を記憶する状態を表わす図である。（ｂ）は、ツインセルデータが“１”を記憶する状態を表わす図である。（ｃ）は、ツインセルデータのイニシャライズ状態を表わす図である。 （ａ）は、ツインセルデータ“０”を消去する際のシーケンスを表わす図である。（ｂ）は、ツインセルデータ“１”を消去する際のシーケンスを表わす図である。 第２の実施形態のツインセルデータの読出し系、書込み系、消去系の詳細な回路構成を表わす図である。 消去ベリファイ回路の構成を表わす図である。 第２の実施形態のポジティブ側の書込みラッチ回路の構成を表わす図である。 第２の実施形態のネガティブ側の書込みラッチ回路の構成を表わす図である。 第２の実施形態のツインセルデータの消去処理の手順を表わすフローチャートである。 ツインセルデータの消去処理の手順を表わすフローチャートである。 第２の実施形態における、ツインセルデータの消去によるポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈの変化の例を表わす図である。 第３の実施形態のツインセルデータの消去処理の手順を表わすフローチャートである。 第３の実施形態における、ツインセルデータの消去によるポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈの変化の例を表わす図である。 第３の実施形態の変形例のツインセルデータの消去処理の手順を表わすフローチャートである。 第４の実施形態のツインセルデータの消去処理の手順を表わすフローチャートである。 第４の実施形態における、ツインセルデータの消去によるポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈの変化の例を表わす図である。 第５の実施形態のツインセルデータの消去処理の手順を表わすフローチャートである。 第５の実施形態における、ツインセルデータの消去によるポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈの変化の例を表わす図である。
以下、本発明の実施の形態について、図面を用いて説明する。
［第１の実施形態］
図１は、第１の実施形態の半導体装置の構成を表わす図である。
この半導体装置１００は、メモリアレイ１０１と、制御回路１０５とを備える。
メモリアレイ１０１は、複数個のツインセル１０４を含む。ツインセル１０４は、閾値電圧Ｖｔｈの相違によって２値データ（ツインセルデータ）を保持し、それぞれが電気的に書換え可能な第１記憶素子１０２と第２記憶素子１０３とからなる。
制御回路１０５は、ツインセルデータの消去要求を受けたときに、第１記憶素子１０２と第２記憶素子１０３の閾値電圧Ｖｔｈが所定の書込みベリファイレベルとなるまで、第１記憶素子１０２と第２記憶素子１０３の両方または一方の閾値電圧Ｖｔｈを増加させる第１段階処理の実行を制御する。
制御回路１０５は、第１段階処理の実行後に、第１記憶素子１０２と第２記憶素子１０３の閾値電圧Ｖｔｈが所定の消去ベリファイレベルとなるまで、第１記憶素子１０２と第２記憶素子１０３の閾値電圧Ｖｔｈをともに減少させる第２段階処理の実行を制御する。
図２は、第１の実施形態の半導体装置におけるメモリアレイ１０１からのツインセルデータの消去処理の手順を表わすフローチャートである。
まず、制御回路１０５は、消去要求信号ＥＲＱを受信する（ステップＳ１０１）。
次に、制御回路１０５は、第１記憶素子１０２と第２記憶素子１０３の閾値電圧Ｖｔｈが所定の書込みベリファイレベルとなるまで、第１記憶素子１０２と第２記憶素子１０３の両方または一方の閾値電圧を増加させる第１段階処理の実行を制御する（ステップＳ１０２）。
次に、制御回路１０５は、第１段階処理の実行後に、第１記憶素子１０２と第２記憶素子１０３の閾値電圧Ｖｔｈが所定の消去ベリファイレベルとなるまで、第１記憶素子１０２と第２記憶素子１０３の閾値電圧Ｖｔｈをともに減少させる第２段階処理の実行を制御する（ステップＳ１０３）。
以上のように、本実施の形態によれば、第１段階処理によって第１記憶素子１０２と第２記憶素子１０３の閾値電圧Ｖｔｈの差を小さくするので、第２段階処理後の第１記憶素子１０２の閾値電圧Ｖｔｈと第２記憶素子１０３の閾値電圧Ｖｔｈの大小関係が、ツインセルデータ消去前の第１記憶素子１０２の閾値電圧Ｖｔｈと第２記憶素子１０３の閾値電圧Ｖｔｈの大小関係と無関係にすることができる。これによって、ツインセルデータ消去前の書込み状態が読み出されるといったセキュリティ上の問題を解決することができる。
［第２の実施形態］
本実施の形態の半導体装置は、マイクロコンピュータである。
（マイクロコンピュータ）
図３は、第２の実施形態のマイクロコンピュータ１の構成を表わす図である。
図３に示されるマイクロコンピュータ（ＭＣＵ）１は、たとえば相補型ＭＯＳ集積回路製造技術などによって、単結晶シリコンのような１個の半導体チップに形成される。
マイクロコンピュータ１は、特に制限されないが、高速バスＨＢＵＳと周辺バスＰＢＵＳを有する。高速バスＨＢＵＳと周辺バスＰＢＵＳは、特に制限されないが、それぞれデータバス、アドレスバスおよびコントロールバスを有する。２個のバスを設けることによって、共通バスに全ての回路を共通接続する場合に比べてバスの負荷を軽くし、高速アクセス動作を保証することができる。
高速バスＨＢＵＳには、命令制御部と実行部を備えて命令を実行する中央処理装置（ＣＰＵ）２、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）３、高速バスＨＢＵＳと周辺バスＰＢＵＳとのバスインタフェース制御若しくはバスブリッジ制御を行うバスインタフェース回路（ＢＩＦ）４が接続される。
高速バスＨＢＵＳには、さらに、中央処理装置２のワーク領域などに利用されるランダムアクセスメモリ（ＲＡＭ）５、およびデータやプログラムを格納する不揮発性メモリモジュールとしてのフラッシュメモリモジュール（ＦＭＤＬ）６が接続される。
周辺バスＰＢＵＳには、フラッシュメモリモジュール（ＦＭＤＬ）６に対するコマンドアクセス制御を行うフラッシュシーケンサ（ＦＳＱＣ）７、外部入出力ポート（ＰＲＴ）８，９、タイマ（ＴＭＲ）１０、およびマイクロコンピュータ１を制御するための内部のクロックＣＬＫを生成するクロックパルスジェネレータ（ＣＰＧ）１１が接続される。
さらに、マイクロコンピュータ１は、ＸＴＡＬ／ＥＸＴＡＬに発振子が接続され、または外部クロックが供給されるクロック端子、スタンバイ状態を指示する外部ハードウェアスタンバイ端子ＳＴＢ、リセットを指示する外部リセット端子ＲＥＳ、外部電源端子Ｖｃｃ、外部接地端子Ｖｓｓを備える。
ここでは、ロジック回路としてのフラッシュシーケンサ７と、アレイ構成のフラッシュメモリモジュール６は、別ＣＡＤツールを用いて設計されているため、便宜上別々の回路ブロックとして図示されているが、双方併せて一つのフラッシュメモリを構成する。フラッシュメモリモジュール６は、読出し専用の高速アクセスポート（ＨＡＣＳＰ）を介して高速バスＨＢＵＳに接続される。ＣＰＵ２またはＤＭＡＣ３は、高速バスＨＢＵＳから高速アクセスポートを介してフラッシュメモリモジュール６をリードアクセスすることができる。ＣＰＵ２またはＤＭＡＣ３は、フラッシュメモリモジュール６に対して書込みおよび初期化のアクセスを行うときは、バスインタフェース４を介して周辺バスＰＢＵＳ経由でフラッシュシーケンサ７にコマンドを発行する。これによってフラッシュシーケンサ７が周辺バスＰＢＵＳから低速アクセスポート（ＬＡＣＳＰ）を通じてフラッシュメモリモジュールの初期化や書込み動作の制御が行われる。
（フラッシュメモリモジュール）
図４は、フラッシュメモリモジュール６の構成を表わす図である。
フラッシュメモリモジュール６は、１ビットの情報の記憶を２個の不揮発性メモリセルを用いて行う。すなわち、メモリアレイ（ＭＡＲＹ）１９は、夫々書換え可能な２個の不揮発性メモリセルＭＣ１，ＭＣ２を１ビットのツインセルとして複数個備える。図４には、代表的に１対だけ図示されている。本明細書では、メモリセルＭＣ１をポジティブセル、メモリセルＭＣ２をネガティブセルと呼ぶ。無論、フラッシュメモリモジュール６は、１ビットの情報の記憶を１個の不揮発性メモリセルを用いて行う複数のメモリセルを含む場合もある。そのような場合は、メモリアレイや、メモリアレイより小さい単位で分割されたメモリブロック単位で、フラッシュメモリモジュール６内に別配置されることが多い。
揮発性メモリセルＭＣ１，ＭＣ２は、たとえば、図５（ａ）に例示されるスプリットゲート型フラッシュメモリ素子である。このメモリ素子は、ソース・ドレイン領域の間のチャネル形成領域の上にゲート絶縁膜を介して配置されたコントロールゲートＣＧとメモリゲートＭＧを有する。メモリゲートＭＧとゲート絶縁膜の間にはシリコンナイトライドなどの電荷トラップ領域（SiN）が配置される。選択ゲート側のソースまたはドレイン領域は、ビット線ＢＬに接続され、メモリゲート側のソースまたはドレイン領域はソース線ＳＬに接続される。
メモリセルの閾値電圧Ｖｔｈを下げるにはＢＬ＝Ｈｉ−Ｚ（高インピーダンス状態）、ＣＧ＝１．５Ｖ、ＭＧ＝−１０Ｖ、ＳＬ＝６、ＷＥＬＬ＝０Ｖとし、ウェル領域（ＷＥＬＬ）とメモリゲートＭＧ間の高電界によって電荷トラップ領域（SiN）からウェル領域（ＷＥＬＬ）に電子が引き抜かれる。この処理単位はメモリゲートＭＧを共有する複数メモリセルとされる。
メモリセルの閾値電圧Ｖｔｈを上げるにはＢＬ＝０Ｖ、ＣＧ＝１．５Ｖ、ＭＧ＝１０Ｖ、ＳＬ＝６、ＷＥＬＬ＝０Ｖとし、ソース線ＳＬからビット線に書込み電流を流し、それによってコントロールゲートＣＧとメモリゲートＭＧの境界部分で発生するホットエレクトロンが電荷トラップ領域（SiN）に注入される。電子の注入はビット線電流を流すか否かによって決まるからこの処理はビット単位で制御される。
読出しはＢＬ＝１．５Ｖ、ＣＧ＝１．５Ｖ，ＭＧ＝０Ｖ、ＳＬ＝０Ｖ、ＷＥＬＬ＝０Ｖで行われる。メモリセルの閾値電圧Ｖｔｈが低ければメモリセルはオン状態にされ、閾値電圧Ｖｔｈが高ければオフ状態にされる。
メモリ素子はスプリットゲート型フラッシュメモリ素子に限定されず、図５（ｂ），図５（ｃ）に例示されるスタックド・ゲート型フラッシュメモリ素子であってよい。このメモリ素子はソース・ドレイン領域の間のチャネル形成領域の上にゲート絶縁膜を介してフローツイングゲートＦＧとコントロールゲートＷＬがスタックされて構成される。図５（ｂ）は、ホットキャリア書込み方式によって閾値電圧Ｖｔｈを上げ、ウェル領域ＷＥＬＬへの電子の放出によって閾値電圧Ｖｔｈを下げる。図５（ｃ）はＦＮトンネル書込み方式によって閾値電圧Ｖｔｈを上げ、ビット線ＢＬへの電子の放出によって閾値電圧Ｖｔｈを下げる。
上述のメモリゲートＭＧ、コントロールゲートＣＧ、ソース線ＳＬ、ＷＥＬＬ、ビット線ＢＬへ与える電圧は、フラッシュシーケンサ７の制御によって、電源回路（ＶＰＧ）３１で生成されて供給される。
以下の説明では、メモリ素子がスプリットゲート型フラッシュメモリ素子であるとして説明する。
不揮発性メモリセルＭＣ１，ＭＣ２から成る一つのツインセルによる情報記憶は不揮発性メモリセルＭＣ１，ＭＣ２に相補データを格納することによって行う。
すなわち、メモリセルＭＣ１，ＭＣ２のそれぞれは、セルデータ“１”（低閾値電圧状態；閾値電圧が消去ベリファイレベルよりも小さい状態）またはセルデータ“０”（高閾値電圧状態；閾値電圧が消去ベリファイレベル以上の状態）を保持することができる。
図６（ａ）に示すように、ツインセルデータ“０”は、ポジティブセルＭＣ１がセルデータ“０”、ネガティブセルＭＣ２がセルデータ“１”を保持する状態である。図６（ｂ）に示すように、ツインセルデータ“１”はポジティブセルＭＣ１がセルデータ“１”、ネガティブセルＭＣ２がセルデータ“０”を保持する状態である。図６（ｃ）に示すように、ツインセルのポジティブセルＭＣ１およびネガティブセルＭＣ２が共にセルデータ“１”を保持する状態はイニシャライズ状態であり、ツインセルデータは不定になる。イニシャライズ状態は、ブランク消去状態ともいう。
ツインセルデータ“０”の状態およびツインセルデータ“１”の状態からイニシャライズ状態にすることをツインセルデータの消去という。また、イニシャライズ状態からツインセルデータ“１”保持状態またはツインセルデータ“０”保持状態にすることを通常の書込みという。
ツインセルデータの消去時には、一旦、ポジティブセルＭＣ１とネガティブセルＭＣ２の両方のセルデータを“０”にする処理（プレライトと呼ぶ）を行なってから、消去パルスを印加して両方のセルデータを“１”にする処理が行なわれる。プレライトでは、ポジティブセルＭＣ１とネガティブセルＭＣ２の両方に対して、印加する電圧を通常の書込み時よりも小さくする、または書込みパルスを与える期間を短くすることによって、通常の書込み時よりも弱い書込みを行なう。プレライトでは、閾値電圧が小さい方のメモリセルの閾値電圧の増加量が、通常の書込み時の閾値電圧Ｖｔｈの増加量よりも小さい。プレライトを実施する目的は、ポジティブセルＭＣ１とネガティブセルＭＣ２の間の消去ストレスのばらつきを小さくし、リテンション特性悪化を抑制するためである。プレライトによるストレスが、通常の書込みによるストレスよりも大きくならないよう、プレライト時には、図５に示した一般的な通常の書込み（Ｖｔｈ増加）のときの電圧よりも小さい電圧が与えられる。
図７（ａ）は、ツインセルデータ“０”を消去する際のシーケンスを表わす図である。
図７（ａ）に示すように、ツインセルデータ“０”の消去を実行する場合に、プレライトによって、両方のセルが共にセルデータ“１”を保持するイニシャライズ状態となるが、消去前はポジティブセルＭＣ１の閾値電圧Ｖｔｈの方がネガティブセルＭＣ２の閾値電圧Ｖｔｈよりも大きいため、消去後でもこの関係が維持される可能性が想定される。この関係が維持された状態で読み出しを実施すると、イニシャライズ状態にも関わらずポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈに差があるために、不定値ではなく実質的に直前のツインセルデータ“０”と等しいデータ“０”を読み出してしまう可能性がある。
図７（ｂ）は、ツインセルデータ“１”を消去する際のシーケンスを表わす図である。
図７（ｂ）に示すように、ツインセルデータ“１”の消去を実行する場合に、プレライトによって、両方のセルが共にセルデータ“１”を保持するイニシャライズ状態となるが、消去前はネガティブセルＭＣ２の閾値電圧Ｖｔｈの方がポジティブセルＭＣ１の閾値電圧Ｖｔｈよりも大きいため、消去後でもこの関係が維持される可能性が想定される。この直前のツインセルデータ状態で読み出しを実施すると、イニシャライズ状態にも関わらず、ポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈに差があるために、不定値ではなく実施的に直前のツインセルデータ“１”と等しいデータ“１”を読み出してしまう可能性がある。
このように消去したにも関わらず、読む度にデータが定まらないような不定値ではなく、高い確率で直前のツインセルデータと等しいデータが読み出せてしまうとしたら、セキュリティ上問題となる可能性がある。本発明の実施形態では、このような可能性のある問題を解決することを目的とする。
図４に代表的に示されたツインセルのメモリセルＭＣ１，ＭＣ２において、メモリゲートＭＧは、共通のメモリゲート選択線ＭＧＬに接続され、コントロールゲートＣＧは、共通のワード線ＷＬに接続される。実際には多数のツインセルがマトリクス配置され、行方向の配列単位で対応するメモリゲート選択線ＭＧＬおよびワード線ＷＬに接続される。
メモリセルＭＣ１，ＭＣ２は、列単位で副ビット線ＳＢＬに接続され、副ビット線セレクタ２０を介して書込み系主ビット線ＷＭＢＬに接続する。それぞれ書込み系主ビット線ＷＭＢＬには、複数の副ビット線ＳＢＬが副ビット線セレクタ２０によって階層化されて接続されている。副ビット線ＳＢＬに階層化された単位をメモリマットと称する。ソース線ＳＬは接地電圧Ｖｓｓに接続される。メモリセルＭＣ１の副ビット線ＳＢＬは、メモリマット毎に読出し列セレクタ２２を介して、階層センスアンプＳＡの一方の入力端子に接続される。メモリセルＭＣ２の副ビット線ＳＢＬは、メモリマット毎に読出し列セレクタ２２を介して階層センスアンプＳＡの他方の入力端子に接続される。
ワード線ＷＬは、第１行デコーダ（ＲＤＥＣ１）２４によって選択される。メモリゲート選択線ＭＧＬおよび副ビット線セレクタ２０は、第２行デコーダ（ＲＤＥＣ２）２５によって選択される。第１行デコーダ２４および第２行デコーダ２５による選択動作は、読出しアクセスではＨＡＣＳＰに供給されるアドレス情報などに従い、データの書込み動作および初期化動作ではＬＡＣＳＰに供給されるアドレス情報などに従う。階層センスアンプＳＡの出力は、出力バッファ(ＯＢＵＦ)２６を介して高速バスＨＢＵＳのデータバスＨＢＵＳ＿Ｄに接続される。
書込み系主ビット線ＷＭＢＬは、書込みラッチ回路５４のラッチデータに従って選択的に書込み電流が流れるように設定される。書込みラッチ回路５４は、書換え列セレクタ２８で選択される。書換え列セレクタ２８で選択された書き換え系主ビット線ＷＭＢＬは、ベリファイセンスアンプＶＳＡに接続される。ベリファイセンスアンプＶＳＡの出力および書込みラッチ回路５４は、周辺バスＰＢＵＳのデータバス（ＰＢＵＳ＿Ｄ）にインタフェースされる入出力回路（ＩＯＢＵＦ）２９に接続する。
書換え列セレクタ２８は、列デコーダ(ＣＤＥＣ)３０によって選択される。列デコーダ３０の選択動作は、ＬＡＣＳＰに供給されるアドレス情報などに従う。
電源回路(ＶＰＧ)３１は、読出し、書込み、初期化に必要な各種動作電圧を生成する。 タイミングジェネレータ(ＴＭＧ)３２は、ＣＰＵ２等からＨＡＣＳＰに供給されるアクセスストローブ信号、ＦＳＱＣ７からＬＡＣＳＰに供給されるアクセスコマンド等に従って、内部動作タイミングを規定する内部制御信号を生成する。
フラッシュメモリの制御部は、ＦＳＱＣ７とタイミングジェネレータ３２によって構成される。
（ツインセルデータの読出し）
図８は、第２の実施形態のツインセルデータの読出し系、書込み系、消去系の詳細な回路構成を表わす図である。書込み系の主ビット線としてＷＭＢＬ＿０Ｐ〜ＷＭＢＬ＿３Ｐ、ＷＭＢＬ＿０Ｎ〜ＷＭＢＬ＿３Ｎの８本が例示され、そこに接続するメモリマットとして１個のメモリマットが例示される。特に制限されないが、副ビット線としてＳＢＬ＿０Ｐ〜ＳＢＬ＿７Ｐ、ＳＢＬ＿０Ｎ〜ＳＢＬ＿７Ｎが配置され、１本の書込み系主ビット線ＷＭＢＬに対して２本の副ビット線ＳＢＬが割り当てられる。
メモリセルＭＣ１，ＭＣ２については図示を省略してある副ビット線ＳＢＬに付された参照符号における数字のサフィックスはツインセルの列番号を意味する。アルファベットのサフィックスＰはツインセルの一方のメモリセルＭＣ１（ポジティブセル）に接続する副ビット線であることを意味し、サフィックスＮはツインセルの他方のメモリセルＭＣ２（ネガティブセル）に接続する副ビット線であることを意味する。書込み主ビット線ＷＭＢＬに付された参照符号におけるアルファベットのサフィックスＰはツインセルのポジティブセルＭＣ１に接続する書込み主ビット線であることを意味し、サフィックスＮはツインセルのネガティブセルＭＣ２に接続する書込み主ビット線であることを意味し、数字のサフィックスは対応するツインセルの列番号のうち若い方の列番号を意味する。
読出し列セレクタ２２をスイッチ制御する選択信号ＹＲ０Ｎ〜ＹＲ７Ｎは、ツインセルの列番号が等しい一対の副ビット線ＳＢＬを選択し、選択したポジティブセル側の副ビット線ＳＢＬ＿ｉＰとネガティブセル側の副ビット線ＳＢＬ＿ｉＮとを階層センスアンプＳＡの差動入力端子に接続する。階層センスアンプＳＡは、差動入力端子に夫々電流源トランジスタ（図示せず）を有し、読出し動作において電流源トランジスタが活性化される。読出し動作においてワード線によってツインセルが選択されると、選択されたツインセルのポジティブセルＭＣ１とネガティブセルＭＣ２は、記憶しているツインセルデータに従って相補的にスイッチ動作し、それによって階層センスアンプＳＡの差動入力端子に電位差が形成される。この電位差を階層センスアンプＳＡが増幅することによって読出し系主ビット線ＲＭＢＬにそのツインセルデータを出力する。
上記ツインセルの列番号配置と読出し列セレクタ２２による副ビット線の選択形態によって読出し列セレクタ２２で選択される一対の副ビット線の間にはそのとき非選択にされる別の副ビット線が配置されるようになっている。
読出し系ディスチャージ回路４０は、ディスチャージ信号ＤＣＲ０、ＤＣＲ１によって副ビット線ＳＢＬを選択的に接地電圧Ｖｓｓに接続する回路であり、副ビット線セレクタ２０により非選択とされる副ビット線ＳＢＬを接地電圧Ｖｓｓに接続する。
（ツインセルデータの通常の書込み）
ポジティブセルＭＣ１に割り当てられる主ビット線ＷＭＢＬ＿ｉＰ（ｉ＝０〜３）に対応する書込みラッチ回路５４Ｐｉには、データバスＰＢＵＳ＿Ｄから非反転信号線ＰＳＬに供給された書込みデータが書換え列セレクタ２８で選択されて供給される。
ネガティブセルＭＣ２に割り当てられる主ビット線ＷＭＢＬ＿ｉＮ（ｉ＝０〜３）に対応する書込みラッチ回路５４Ｎｉには、データバスＰＢＵＳ＿Ｄから反転信号線ＮＳＬに供給された反転書込みデータが書換え列セレクタ２８で選択されて供給される。ＥＮＤＴは信号線ＰＳＬ，ＮＳＬへの書込みデータの入力ゲート信号である。
ポジティブセルＭＣ１に割り当てられる主ビット線ＷＭＢＬ＿ｉＰ（ｉ＝０〜３）は、書換え列セレクタ２８を介して非反転ベリファイ信号線ＰＶＳＬに共通接続される。ネガティブセルＭＣ２に割り当てられる主ビット線ＷＭＢＬ＿ｉＮ（ｉ＝０〜３）は、書換え列セレクタ２８を介して反転ベリファイ信号線ＮＶＳＬに共通接続される。
書換え列セレクタ２８をスイッチ制御するライト選択信号ＹＷ０〜ＹＷ３は、ツインセルの列番号が等しい一対の主ビット線ＷＭＢＬ＿ｊＰ，ＷＭＢＬ＿ｊＮ（ｊ＝０〜３のいずれか）を信号線ＰＳＬ，ＮＳＬに接続し、また、それに対応する書込みラッチ回路５４Ｐｊ，５４Ｎｊを信号線ＰＳＬ，ＮＳＬに接続する。
通常の書込み動作において、データバスＰＢＵＳ＿Ｄから入力された書込みデータは、相補データとして信号線ＰＳＬ，ＮＳＬに入力され、書換え列セレクタ２８で選択される一対の書込みラッチ回路５４Ｐｊ，５４Ｎｊにラッチされる。書込みラッチ回路５４Ｐｊ，５４Ｎｊの一方はデータ“１”、他方はデータ“０”をラッチする。
ラッチデータ“１”に対応する主ビット線ＷＭＢＬには、ソース線ＳＬからの書込み電流が流れず、ラッチデータ“０”に対応する主ビット線ＷＭＢＬには、書込みパルスＷＰＬＳのパルス幅に応じてソース線ＳＬからの書込み電流が流れる。これによって、選択されたツインセルの一方のメモリセルにはセルデータ“０”が書込まれ（つまり閾値電圧Ｖｔｈが増加）、他方のメモリセルにはセルデータ“１”が書込まれる（つまり、閾値電圧Ｖｔｈが変化しない）。
書込みベリファイにおいては、書込み動作が選択されたツインセルの記憶情報を対応する一対の主ビット線ＷＭＢＬ＿ｊＰ，ＷＭＢＬ＿ｊＮ（ｊ＝０〜３のいずれか）に読出して書換え列セレクタ２８でベリファイ信号線ＰＶＳＬ，ＮＶＳＬに伝達して、ベリファイセンスアンプＶＳＡ＿Ｐ，ＶＳＡ＿Ｎへ送る。
ベリファイセンスアンプＶＳＡ＿Ｐは、ポジティブセルＭＣ１から出力される電流と参照電流の大小関係を比較することによって、ポジティブセルＭＣ１の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きいか否かを調べる。ベリファイセンスアンプＶＳＡ＿Ｐは、ポジティブセルＭＣ１の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きい場合に、「Ｌ」レベルを出力する。ベリファイセンスアンプＶＳＡ＿Ｐは、ポジティブセルＭＣ１の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶ以下の場合に、「Ｈ」レベルを出力する。
ベリファイセンスアンプＶＳＡ＿Ｎは、ネガティブセルＭＣ２から出力される電流と参照電流の大小関係を比較することによって、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きいか否かを調べる。ベリファイセンスアンプＶＳＡ＿Ｎは、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きい場合に、「Ｌ」レベルを出力する。ベリファイセンスアンプＶＳＡ＿Ｎは、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶ以下の場合に、「Ｈ」レベルを出力する。
また、書込み動作において書込みデータが格納された書込みラッチ回路５４Ｐｊ，５４Ｎｊの保持データを同じく書換え列セレクタ２８で信号線ＰＳＬ，ＮＳＬに伝達する。ベリファイセンスアンプＶＳＡ＿Ｐの出力と信号線ＰＳＬの非反転書込みデータの一致を排他的論理和ゲートＥＸＯＲ＿Ｐで調べることによってポジティブセルＭＣ１のデータ書込み状態を検証する。同様に、ベリファイセンスアンプＶＳＡ＿Ｎの出力と反転信号線ＮＳＬの反転書込みデータの一致を排他的論理和ゲートＥＸＯＲ＿Ｎで調べることによってネガティブセルＭＣ２のデータ書込み状態を検証する。
排他的論理和ゲートＥＸＯＲ＿Ｐの出力ＯＵＴ１と，排他的論理和ゲートＥＸＯＲ＿Ｎの出力ＯＵＴ２に対してアンドゲートＡＮＤで論理積を採り、その論理積の結果が１ビットの書込みデータに対する書込みベリファイ結果ＯＵＴ３として、ＡＮＤゲートＡＮＤから出力される。書込みデータが複数ビットの場合には複数ビット分の排他的論理和ゲートの全ての出力に対して論理積を採ってベリファイ結果を得ることになる。ベリファイ結果ＯＵＴ３は，周辺データバスＰＢＵＳ＿Ｄを通じてフラッシュシーケンサ７に供給される。
また、排他的論理和ゲートＥＸＯＲ＿Ｐの出力ＯＵＴ１と排他的論理和ゲートＥＸＯＲ＿Ｎの出力ＯＵＴ２は、データセレクタＳＥＬを介して選択的に周辺データバスＰＢＵＳ＿Ｄを通じてフラッシュシーケンサ７に供給される。
書込み系ディスチャージ回路４１は、ディスチャージ信号ＤＣＷ０、ＤＣＷ１によって主ビット線ＷＭＢＬを選択的に接地電圧Ｖｓｓに接続する回路であり、書換え列セレクタ２８により非選択とされる主ビット線ＷＢＭＬを接地電圧Ｖｓｓに接続する。
消去ベリファイ回路９０は、消去単位ごとに設けられ消去ベリファイを実行する。消去ベリファイにおいては、消去対象領域の各ツインセルの記憶情報が副ビット線ＳＢＬ＿ｉＰ，ＳＢＬ＿ｉＮに出力されて、ベリファイセンスアンプＥＳＡ＿Ｐｉ，ＥＳＡ＿Ｎｉへ送られる。
図９は、消去ベリファイ回路９０の構成を表わす図である。ここでは、消去単位が（Ｍ＋１）個の列のツインセルであるとする。つまり、２×（Ｍ＋１）個の列のメモリセルが消去単位である。
消去ベリファイ回路９０は、ベリファイセンスアンプＥＳＡ＿Ｐ０〜ＥＳＡ＿ＰＭと、ベリファイセンスアンプＥＳＡ＿ＮＯ〜ＥＳＡ＿ＮＭと、ＡＮＤゲートＬＧ０〜ＬＧＭと、ＡＮＤゲートＬＧＡとを備える。
ベリファイセンスアンプＥＳＡ＿Ｐｉ（ｉ＝０〜Ｍ）は、ポジティブセルＭＣ１から出力される電流と参照電流の大小関係を比較することによって、ポジティブセルＭＣ１の閾値電圧Ｖｔｈが消去ベリファイレベルＥＲＥＶよりも小さいか否かを調べる。ベリファイセンスアンプＥＳＡ＿Ｐｉは、ポジティブセルＭＣ１の閾値電圧Ｖｔｈが消去ベリファイレベルＥＲＥＶよりも小さい場合に、「Ｈ」レベルを出力する。ベリファイセンスアンプＥＳＡ＿Ｐｉは、ポジティブセルＭＣ１の閾値電圧Ｖｔｈが消去ベリファイレベルＥＲＥＶ以上の場合に、「Ｌ」レベルを出力する。
ベリファイセンスアンプＥＳＡ＿Ｎｉは、ネガティブセルＭＣ２から出力される電流と参照電流の大小関係を比較することによって、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが消去ベリファイレベルＥＲＥＶよりも小さいか否かを調べる。ベリファイセンスアンプＥＳＡ＿Ｎｉは、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが消去ベリファイレベルＥＲＥＶよりも小さい場合に、「Ｈ」レベルを出力する。ベリファイセンスアンプＥＳＡ＿Ｎｉは、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが消去ベリファイレベルＥＲＥＶ以上の場合に、「Ｌ」レベルを出力する。
ＡＮＤゲートＬＧｉは、ベリファイセンスアンプＥＳＡ＿Ｐｉの出力とベリファイセンスアンプＥＳＡ＿Ｎｉの出力との論理積を出力する。
ＡＮＤゲートＬＧＡは、ＡＮＤゲートＬＧ０〜ＬＧＭの出力の論理積ＯＵＴ４を周辺データバスＰＢＵＳ＿Ｄを通じてフラッシュシーケンサ７に出力する。
（書込みラッチ回路）
図１０は、第２の実施形態の書込みラッチ回路５４Ｐｉ（ｉ＝０〜３）の構成を表わす図である。図１０に示すように、書込みラッチ回路５４Ｐｉは、セット部２８１と、データ入力部８２と、データ保持部８３と、設定部８４と、インバータＩＶ４とを備える。
セット部２８１は、ＰチャネルＭＯＳトランジスタＰ１と、ＮチャネルＭＯＳトランジスタＮ２１とを含む。ＰチャネルＭＯＳトランジスタＰ１は、電源電圧ＶＤＤのラインとノードＮＤＰ１の間に設けられる。ＰチャネルＭＯＳトランジスタＰ１のゲートは、反転ラッチセットハイ信号／ＬＳＨを受ける。ＮチャネルＭＯＳトランジスタＮ２１は、ノードＮＤＰ１と接地電圧Ｖｓｓのラインとの間に設けられる。ＮチャネルＭＯＳトランジスタＮ２１のゲートは、ラッチセットロウ信号ＬＳＬを受ける。
データ入力部８２は、インバータＩＶ１と、スイッチＳＷ１とを含む。インバータＩＶ１は、ラッチスイッチ信号ＬＳＷを受ける。スイッチＳＷ１は、非反転信号線ＰＳＬを通じて伝送される非反転データを受け、ラッチスイッチ信号ＬＳＷおよびインバータＩＶ１の出力（つまり、ラッチスイッチ信号ＬＳＷの反転信号）によって制御される。スイッチＳＷ１は、ラッチスイッチ信号ＬＳＷが“Ｈ”レベルのときに、非反転信号線ＰＳＬを通じて伝送される非反転データをノードＮＤＰ１に伝える。
データ保持部８３は、交互接続されるインバータＩＶ２とインバータＩＶ３とを含む。
インバータＩＶ２の入力およびインバータＩＶ３の出力がノードＮＤＰ１に接続され、インバータＩＶ２の出力およびインバータＩＶ３の入力がノードＮＤＰ２に接続される。
インバータＩＶ４の入力は、ノードＮＤＰ２に接続される。
設定部８４は、電源電圧ＶＤＤのラインと接地電圧Ｖｓｓのラインとの間に設けられたＰチャネルＭＯＳトランジスタＰ２，Ｐ３と、ＮチャネルＭＯＳトランジスタＮ２，Ｎ３，Ｎ４と、インバータＩＶ５とを含む。インバータＩＶ５は、プログラムパルス有効信号ＰＰＥを受ける。ＰチャネルＭＯＳトランジスタＰ２のゲートは、インバータＩＶ５の出力と接続される。ＰチャネルＭＯＳトランジスタＰ３のゲートおよびＮチャネルＭＯＳトランジスタＮ２のゲートは、ノードＮＤＰ２に接続される。ＮチャネルＭＯＳトランジスタＮ３のゲートは、プログラムパルス有効信号ＰＰＥを受ける。ＮチャネルＭＯＳトランジスタＮ４のゲートは、書込みパルスＷＰＬＳを受ける。ＰチャネルＭＯＳトランジスタＰ３とＮチャネルＭＯＳトランジスタＮ２との間のノードＮＤＰ３が主ビット線ＷＭＢＬ＿ｉＰに接続される。
ツインセルデータ“１”の書込み時には、非反転信号線ＰＳＬを通じて“Ｈ”レベルが送られてきて、ノードＮＤＰ１のデータ、すなわち書込みラッチデータが“Ｈ”レベルとなり、主ビット線ＷＭＢＬ＿ｉＰの電圧がＶＤＤとなる。
一方、ツインセルデータ“０”の書込み時には、非反転信号線ＰＳＬを通じて“Ｌ”レベルが送られてきて、ノードＮＤＰ１のデータ、すなわち書込みラッチデータが“Ｌ”レベルとなり、書込みパルスＷＰＬＳが活性化された期間、主ビット線ＷＭＢＬ＿ｉＰが接地電圧Ｖｓｓと接続し、主ビット線ＷＭＢＬ＿ｉＰに書込み電流が流れる。
プレライト時には、ラッチセットロウ信号ＬＳＬが「Ｈ」レベル、反転ラッチセットハイ信号／ＬＳＨが「Ｈ」レベルに設定されることによって、ノードＮＤＰ１のデータ、すなわち書込みラッチデータが“Ｌ”レベルとなる。そして、書込みパルスＷＰＬＳが活性化された期間、主ビット線ＷＭＢＬ＿ｉＰが接地電圧Ｖｓｓと接続し、主ビット線ＷＭＢＬ＿ｉＰに書込み電流が流れる。
図１１は、第２の実施形態の書込みラッチ回路５４Ｎｉ（ｉ＝０〜３）の構成を表わす図である。図１１に示すように、書込みラッチ回路５４Ｎｉは、セット部２９１と、データ入力部９２と、データ保持部９３と、設定部９４と、インバータＩＶ９とを備える。
セット部２９１は、ＰチャネルＭＯＳトランジスタＰ４と、ＮチャネルＭＯＳトランジスタＮ２５とを含む。ＰチャネルＭＯＳトランジスタＰ４は、電源電圧ＶＤＤのラインとノードＮＤＮ１の間に設けられる。ＰチャネルＭＯＳトランジスタＰ４のゲートは、反転ラッチセットハイ信号／ＬＳＨを受ける。ＮチャネルＭＯＳトランジスタＮ２５は、ノードＮＤＮ１と接地電圧Ｖｓｓのラインとの間に設けられる。ＮチャネルＭＯＳトランジスタＮ２５のゲートは、ラッチセットロウ信号ＬＳＬを受ける。
データ入力部９２は、インバータＩＶ６と、スイッチＳＷ２とを含む。インバータＩＶ６は、ラッチスイッチ信号ＬＳＷを受ける。スイッチＳＷ２は、反転信号線ＮＳＬを通じて伝送される反転データを受け、ラッチスイッチ信号ＬＳＷおよびインバータＩＶ６の出力（つまり、ラッチスイッチ信号ＬＳＷの反転信号）によって制御される。スイッチＳＷ２は、ラッチスイッチ信号ＬＳＷが“Ｈ”レベルのときに、反転信号線ＮＳＬを通じて伝送される反転データをノードＮＤＮ１に伝える。
データ保持部９３は、交互接続されるインバータＩＶ７とインバータＩＶ８とを含む。インバータＩＶ７の入力およびインバータＩＶ８の出力がノードＮＤＮ１に接続され、インバータＩＶ７の出力およびインバータＩＶ８の入力がノードＮＤＮ２に接続される。
インバータＩＶ９の入力は、ノードＮＤＮ２に接続される。
設定部９４は、電源電圧ＶＤＤのラインと接地電圧Ｖｓｓのラインとの間に設けられたＰチャネルＭＯＳトランジスタＰ３５，Ｐ６と、ＮチャネルＭＯＳトランジスタＮ６，Ｎ７，Ｎ８と、インバータＩＶ１０を含む。インバータＩＶ１０は、プログラムパルス有効信号ＰＰＥを受ける。ＰチャネルＭＯＳトランジスタＰ５のゲートは、インバータＩＶ１０の出力と接続される。ＰチャネルＭＯＳトランジスタＰ６のゲートおよびＮチャネルＭＯＳトランジスタＮ６のゲートは、ノードＮＤＮ２に接続される。ＮチャネルＭＯＳトランジスタＮ７のゲートは、プログラムパルス有効信号ＰＰＥを受ける。ＮチャネルＭＯＳトランジスタＮ８のゲートは、書込みパルスＷＰＬＳを受ける。ＰチャネルＭＯＳトランジスタＰ６とＮチャネルＭＯＳトランジスタＮ６との間のノードＮＤＮ３が主ビット線ＷＭＢＬ＿ｉＮに接続される。
ツインセルデータ“１”の書込み時には、反転信号線ＮＳＬを通じて“Ｌ”レベルが送られてきて、ノードＮＤＮ１のデータ、すなわち書込みラッチデータが“Ｌ”レベルとなり、書込みパルスＷＰＬＳが活性化された期間、主ビット線ＷＭＢＬ＿ｉＮが接地電圧Ｖｓｓと接続し、主ビット線ＷＭＢＬ＿ｉＮに書込み電流が流れる。
一方、ツインセルデータ“０”の書込み時には、反転信号線ＮＳＬを通じて“Ｈ”レベルが送られてきて、ノードＮＤＮ１のデータ、すなわち書込みラッチデータが“Ｈ”レベルとなり、主ビット線ＷＭＢＬ＿ｉＮの電圧がＶＤＤとなる。
プレライト時には、ラッチセットロウ信号ＬＳＬが「Ｈ」レベル、反転ラッチセットハイ信号／ＬＳＨが「Ｈ」レベルに設定されることによって、ノードＮＤＮ１のデータ、すなわち書込みラッチデータが“Ｌ”レベルとなる。そして、書込みパルスＷＰＬＳが活性化された期間、主ビット線ＷＭＢＬ＿ｉＮが接地電圧Ｖｓｓと接続し、主ビット線ＷＭＢＬ＿ｉＮに書込み電流が流れる。
（ツインセルデータの消去）
図１２は、第２の実施形態のツインセルデータの消去処理の手順を表わすフローチャートである。
まず、フラッシュシーケンサ７が、消去対象領域を設定する（ステップＳ１０１）。
次に、フラッシュシーケンサ７が、ステップＳ１０２〜Ｓ１０６のベリファイあり両セル（ポジティブセルＭＣ１とネガティブセルＭＣ２）の書込みを制御する。
フラッシュシーケンサ７が、消去対象領域に含まれるすべての両セル（ポジティブセルＭＣ１とネガティブセルＭＣ２）への書込みラッチデータを“０”に設定する。具体的には、フラッシュシーケンサ７が、図９の書込みラッチ回路５４Ｐｉにおいて、ラッチセットハイ信号を「Ｌ」レベルに設定し、ラッチセットロウ信号を「Ｈ」レベルに設定する。これにより、ノードＮＤＰ１のデータ、すなわち書込みラッチデータが「Ｌ」レベルとなる。また、フラッシュシーケンサ７が、図１０の書込みラッチ回路５４Ｎｉにおいて、ラッチセットハイ信号を「Ｌ」レベルに設定し、ラッチセットロウ信号を「Ｈ」レベルに設定する。これにより、ノードＮＤＮ１のデータ、すなわち書込みラッチデータが「Ｌ」レベルとなる（ステップＳ１０２）。
次に、フラッシュシーケンサ７が、書込みモードに設定する（ステップＳ１０３）。
次に、フラッシュシーケンサ７が、消去対象領域のすべての両セルに書込み用の電圧を印加する。すなわち、フラッシュシーケンサ７は、メモリゲートＭＧの電圧を１０Ｖ、ソース線ＳＬの電圧を６Ｖ、コントロールゲートＣＧの電圧を１．５Ｖに設定する。
書込みパルスＷＰＬＳが活性化された期間、図９の書込みラッチ回路５４Ｐｉにおいて、主ビット線ＷＭＢＬ＿ｉＰが接地電圧Ｖｓｓと接続し、主ビット線ＷＭＢＬ＿ｉＰに書込み電流が流れる。これにより、主ビット線ＷＭＢＬ＿ｉＰと接続する副ビット線ＳＢＬ＿ｉＰ，ＳＢＬ＿ｉ＋４Ｐに書込み電流が流れる。
また、書込みパルスＷＰＬＳが活性化された期間、図１０の書込みラッチ回路５４Ｎｉにおいて、主ビット線ＷＭＢＬ＿ｉＮが接地電圧Ｖｓｓと接続し、主ビット線ＷＭＢＬ＿ｉＮに書込み電流が流れる。これにより、主ビット線ＷＭＢＬ＿ｉＮと接続する副ビット線ＳＢＬ＿ｉＮ，ＳＢＬ＿ｉ＋４Ｎに書込み電流が流れる。
以上の結果、消去対象領域に含まれるすべての両セルの閾値電圧Ｖｔｈが増加する（ステップＳ１０４）。
次に、書込みベリファイチェックが行なわれる。すなわち、ベリファイセンスアンプＶＳＡ＿Ｐは、ポジティブセルＭＣ１の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きい場合に「Ｌ」レベルの信号を出力する。ベリファイセンスアンプＶＳＡ＿Ｎは、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きい場合に「Ｌ」レベルの信号を出力する。
排他的論理和ゲートＥＸＯＲ＿Ｐは、ベリファイセンスアンプＶＳＡ＿Ｐの出力と、書込みラッチ回路５４Ｐｉから信号線ＰＳＬへ出力された書込みラッチデータ“０”の排他的論理和を出力する。排他的論理和ゲートＥＸＯＲ＿Ｐの出力ＯＵＴ１は、周辺データバスＰＢＵＳ＿Ｄを通じてフラッシュシーケンサ７に送られる。出力ＯＵＴ１は、ポジティブセルＭＣ１の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きい場合に「Ｈ」レベルとなる。
排他的論理和ゲートＥＸＯＲ＿Ｎは、ベリファイセンスアンプＶＳＡ＿Ｎの出力と、書込みラッチ回路５４Ｎｉから反転信号線ＮＳＬへ出力された書込みラッチデータ“０”の排他的論理和を出力する。排他的論理和ゲートＥＸＯＲ＿Ｎの出力ＯＵＴ２は、周辺データバスＰＢＵＳ＿Ｄを通じてフラッシュシーケンサ７に送られる。出力ＯＵＴ２は、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きい場合に「Ｈ」レベルとなる（ステップＳ１０５）。
消去対象領域に含まれるすべての両セルの閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きくない場合には（ステップＳ１０６でＮＯ）、フラッシュシーケンサ７は、書込みモードを維持する。すなわち、ステップＳ１０４およびＳ１０５の処理が繰り返される。
消去対象領域に含まれるすべての両セルの閾値電圧Ｖｔｈが、書込みベリファイレベルＷＲＥＶよりも大きい場合には（ステップＳ１０６でＹＥＳ）、フラッシュシーケンサ７は、次の消去処理を制御する（ステップＳ１０７）。
図１３は、ツインセルデータの消去処理の手順を表わすフローチャートである。
フラッシュシーケンサ７が、消去モードに設定する（ステップＳ８０１）。
次に、フラッシュシーケンサ７が、消去対象領域に含まれるすべての両セルに消去用の電圧を印加する。すなわち、フラッシュシーケンサ７は、メモリゲートＭＧの電圧を１０Ｖ、ソース線ＳＬの電圧を６Ｖ、コントロールゲートＣＧの電圧を１．５Ｖに設定する（ステップＳ８０２）。
次に、消去ベリファイチェックが行なわれる。すなわち、ベリファイセンスアンプＥＳＡ＿Ｐｉは、ポジティブセルＭＣ１の閾値電圧Ｖｔｈが消去ベリファイレベルＥＲＥＶよりも小さい場合には「Ｈ」レベルの信号を出力する。ベリファイセンスアンプＥＳＡ＿Ｎｉは、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが消去ベリファイレベルＥＲＥＶよりも小さい場合には「Ｈ」レベルの信号を出力する。
ＡＮＤゲートＬＧｉは、ベリファイセンスアンプＥＳＡ＿Ｐｉの出力と、ベリファイセンスアンプＥＳＡ＿Ｎｉの出力の論理積を出力する。ＡＮＤゲートＬＧＡは、ＡＮＤゲートＬＧ０〜ＬＧＭの出力の論理積を出力する。ＡＮＤゲートＬＧＡの出力ＯＵＴ４は、周辺データバスＰＢＵＳ＿Ｄを通じてフラッシュシーケンサ７に送られる。出力ＯＵＴ４は、消去対象領域に含まれるすべてのポジティブセルＭＣ１の閾値電圧Ｖｔｈが消去ベリファイレベルＥＲＥＶよりも小さく、かつ消去対象領域に含まれるすべてのネガティブセルＭＣ２の閾値電圧Ｖｔｈが消去ベリファイレベルＥＲＥＶよりも小さい場合に「Ｈ」レベルとなる（ステップＳ８０３）。
消去対象領域に含まれるすべての両セルの閾値電圧Ｖｔｈが消去ベリファイレベルＥＲＥＶよりも小さくない場合には（ステップＳ８０４でＮＯ）、フラッシュシーケンサ７は、消去モードを維持する。すなわち、ステップＳ８０２およびＳ８０３の処理が繰り返される。
消去対象領域に含まれるすべての両セルの閾値電圧Ｖｔｈが、消去ベリファイレベルＥＲＥＶよりも小さい場合には（ステップＳ８０４でＹＥＳ）、フラッシュシーケンサ７は、消去処理を終了する。
図１４は、第２の実施形態における、ツインセルデータの消去によるポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈの変化の例を表わす図である。
図１４（ａ）は、ツインセルデータが“１”の場合の例である。
第１段階のベリファイあり両セルへの書込みによって、ポジティブセルＭＣ１およびネガティブセルＭＣ２の閾値電圧Ｖｔｈが増加する。ネガティブセルＭＣ２の閾値電圧Ｖｔｈは、飽和レベルに達するため増加量は、少量である。
ここで、書込みベリファイが行なわれるため、ポジティブセルＭＣ１の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きくなり、ネガティブセルＭＣ２の閾値電圧Ｖｔｈとの差が微小となる。そのため、第２段階の消去処理後のブランク消去状態では、ポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈに差が微小となる。その結果、ツインセルデータ消去前に、ツインセルが保持しているデータ“１”が読み出されるのを防止することができる。
図１４（ｂ）は、ツインセルデータが“０”の場合の例である。
第１段階のベリファイあり両セルへの書込みによって、ポジティブセルＭＣ１およびネガティブセルＭＣ２の閾値電圧Ｖｔｈが増加する。ポジティブセルＭＣ１の閾値電圧Ｖｔｈは、飽和レベルに達するため増加量は、少量である。ここで、書込みベリファイが行なわれるため、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きくなり、ポジティブセルＭＣ１の閾値電圧Ｖｔｈとの差が微小となる。そのため、第２段階の消去処理後のブランク消去状態では、ポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈに差が微小となる。その結果、ツインセルデータ消去前に、ツインセルが保持しているデータ“０”が読み出されるのを防止することができる。
以上のように、本実施の形態によれば、ツインセルデータの消去要求を受けたときに、両セルの閾値電圧を減少させる前に、両セルの閾値電圧を増加させて書込みベリファイレベルを超えるようにする。これによって、両セルの閾値電圧を減少させた後の両セルの閾値電圧がツインセルデータ消去前の書込み状態と無関係にすることができ、ツインセルデータ消去前の書込み状態が読み出されるといったセキュリティ上の問題を解決することができる。
［第３の実施形態］
図１５は、第３の実施形態のツインセルデータの消去処理の手順を表わすフローチャートである。
まず、フラッシュシーケンサ７が、消去対象領域を設定する（ステップＳ２０１）。
次に、フラッシュシーケンサ７は、ステップＳ２０２〜Ｓ２０５のベリファイなし両セル書込みを制御する。
フラッシュシーケンサ７が、消去対象領域に含まれるすべての両セル（ポジティブセルＭＣ１とネガティブセルＭＣ２）への書込みラッチデータを“０”に設定する。具体的には、フラッシュシーケンサ７が、図９の書込みラッチ回路５４Ｐｉにおいて、ラッチセットハイ信号を「Ｌ」レベルに設定し、ラッチセットロウ信号を「Ｈ」レベルに設定する。これにより、ノードＮＤＰ１のデータ、すなわち書込みラッチデータが「Ｌ」レベルとなる。また、図１０の書込みラッチ回路５４Ｎｉにおいて、ラッチセットハイ信号を「Ｌ」レベルに設定し、ラッチセットロウ信号を「Ｈ」レベルに設定する。これにより、ノードＮＤＮ１のデータ、すなわち書込みラッチデータが「Ｌ」レベルとなる（ステップＳ２０２）。
次に、フラッシュシーケンサ７が、書込みモードに設定する（ステップＳ２０３）。
次に、フラッシュシーケンサ７が、消去対象領域のすべての両セルに書込み用の電圧を印加する。すなわち、フラッシュシーケンサ７は、メモリゲートＭＧの電圧を１０Ｖ、ソース線ＳＬの電圧を６Ｖ、コントロールゲートＣＧの電圧を１．５Ｖに設定する。ここで、上記説明したプレライトと同様に、印加する電圧を通常の書込み用の電圧よりも小さくしたり、書込みパルスＷＰＬＳを与える期間を短くすることによって、通常の書込み時よりも弱い書込みを行なうものとしてもよい。プレライトでは、閾値電圧が小さい方のメモリセルの閾値電圧の増加量が、通常の書込み時の閾値電圧Ｖｔｈの増加量よりも小さくなる。
書込みパルスＷＰＬＳが活性化された期間、図９の書込みラッチ回路５４Ｐｉにおいて、主ビット線ＷＭＢＬ＿ｉＰが接地電圧Ｖｓｓと接続し、主ビット線ＷＭＢＬ＿ｉＰに書込み電流が流れる。これにより、主ビット線ＷＭＢＬ＿ｉＰと接続する副ビット線ＳＢＬ＿ｉＰ，ＳＢＬ＿ｉ＋４Ｐに書込み電流が流れる。
また、書込みパルスＷＰＬＳが活性化された期間、図１０の書込みラッチ回路５４Ｎｉにおいて、主ビット線ＷＭＢＬ＿ｉＮが接地電圧Ｖｓｓと接続し、主ビット線ＷＭＢＬ＿ｉＮに書込み電流が流れる。これにより、主ビット線ＷＭＢＬ＿ｉＮと接続する副ビット線ＳＢＬ＿ｉＮ，ＳＢＬ＿ｉ＋４Ｎに書込み電流が流れる。
以上の結果、消去対象領域に含まれるすべての両セルの閾値電圧Ｖｔｈが増加する（ステップＳ２０４）。
次に、ステップＳ２０４の処理が２回行なわれた後（ステップＳ２０５でＹＥＳ）、フラッシュシーケンサ７は、次のステップＳ２０６〜Ｓ２０９のベリファイなしネガティブセル書込みを制御する。
フラッシュシーケンサ７が、消去対象領域に含まれるネガティブセルＭＣ２への書込みラッチデータを“０”に設定し、ポジティブセルＭＣ１への書込みラッチデータを“１”に設定する。具体的には、フラッシュシーケンサ７が、図９の書込みラッチ回路５４Ｐｉにおいて、ラッチセットハイ信号を「Ｈ」レベルに設定し、ラッチセットロウ信号を「Ｌ」レベルに設定する。これにより、ノードＮＤＰ１のデータ、すなわち書込みラッチデータが「Ｈ」レベルとなる。また、フラッシュシーケンサ７が、図１０の書込みラッチ回路５４Ｎｉにおいて、ラッチセットハイ信号を「Ｌ」レベルに設定し、ラッチセットロウ信号を「Ｈ」レベルに設定する。これにより、ノードＮＤＮ１のデータ、すなわち書込みラッチデータが「Ｌ」レベルとなる（ステップＳ２０６）。
次に、フラッシュシーケンサ７が、書込みモードに設定する（ステップＳ２０７）。
次に、フラッシュシーケンサ７が、消去対象領域のすべての両セルに書込み用の電圧を印加する。すなわち、フラッシュシーケンサ７は、メモリゲートＭＧの電圧を１０Ｖ、ソース線ＳＬの電圧を６Ｖ、コントロールゲートＣＧの電圧を１．５Ｖに設定する。ここで、上記説明したプレライトと同様に、印加する電圧を通常の書込み用の電圧よりも小さくしたり、書込みパルスＷＰＬＳを与える期間を短くすることによって、通常の書込み時よりも弱い書込みを行なうものとしてもよい。
書込みパルスＷＰＬＳが活性化された期間、図９の書込みラッチ回路５４Ｐｉにおいて、主ビット線ＷＭＢＬ＿ｉＰが電源電圧ＶＤＤと接続し、主ビット線ＷＭＢＬ＿ｉＰに書込み電流が流れない。これにより、主ビット線ＷＭＢＬ＿ｉＰと接続する副ビット線ＳＢＬ＿ｉＰ，ＳＢＬ＿ｉ＋４Ｐに書込み電流が流れない。
また、書込みパルスＷＰＬＳが活性化された期間、図１０の書込みラッチ回路５４Ｎｉにおいて、主ビット線ＷＭＢＬ＿ｉＮが接地電圧Ｖｓｓと接続し、主ビット線ＷＭＢＬ＿ｉＮに書込み電流が流れる。これにより、主ビット線ＷＭＢＬ＿ｉＮと接続する副ビット線ＳＢＬ＿ｉＮ，ＳＢＬ＿ｉ＋４Ｎに書込み電流が流れる。
以上の結果、消去対象領域に含まれるすべてのネガティブセルＭＣ２の閾値電圧Ｖｔｈが増加する（ステップＳ２０８）。
次に、ステップＳ２０８の処理が２回行なわれた後、（ステップＳ２０９でＹＥＳ）、フラッシュシーケンサ７は、次の消去処理を制御する（ステップＳ１０７）。
図１６は、第３の実施形態における、ツインセルデータの消去によるポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈの変化の例を表わす図である。
図１６（ａ）は、ツインセルデータが“１”の場合の例である。
第１段階の前半のベリファイなし両セルへの書込みによって、ポジティブセルＭＣ１およびネガティブセルＭＣ２の閾値電圧Ｖｔｈが増加する。さらに、第１段階の後半のベリファイなしネガティブセルＭＣ２への書込みによって、ネガティブセルＭＣ２の閾値電圧Ｖｔｈがさらに増加するが、これによってポジティブセルＭＣ１の閾値電圧ＶｔｈとネガティブセルＭＣ２の閾値電圧Ｖｔｈとの差が広がる。そのため、消去処理後のブランク消去状態では、ポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈの差が検出可能となる。その結果、ツインセルデータ消去前に、ツインセルが保持しているデータ“１”が読み出される可能性がある。しかし、これは後述するように問題とならない。
図１６（ｂ）は、ツインセルデータが“０”の場合の例である。
第１段階の前半のベリファイなし両セルへの書込みによって、ポジティブセルＭＣ１およびネガティブセルＭＣ２の閾値電圧Ｖｔｈが増加する。さらに、第１段階の後半のベリファイなしネガティブセルＭＣ２への書込みによって、ネガティブセルＭＣ２の閾値電圧Ｖｔｈがさらに増加し、その結果、ポジティブセルＭＣ１の閾値電圧ＶｔｈとネガティブセルＭＣ２の閾値電圧Ｖｔｈとの差が縮小する。そのため、消去処理後のブランク消去状態では、ポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈの差が微小となり、読み出されるデータは“０”または“１”がランダムに変動する値となる。その結果、ツインセルデータ消去前に、ツインセルが保持しているデータ“０”が読み出されるのを防止できる。
以上のように、ツインセルデータ“１”が“１”であると正確に読み出される可能性があるが、ツインセルデータ“０”は“０”で読み出されるか、“１”で読み出される確かでない。その結果、読み出された値に応じてツインセルデータの値を特定することが困難となり、ツインセルデータ消去前の書込み状態が読み出されるといったセキュリティ上の問題を解決することができる。
なお、第１段階の後半のベリファイなしネガティブセルＭＣ２への書込みに代えて、ベリファイなしポジティブセルＭＣ１への書込みを行なっても、上述の実施形態と同様に、読み出された値に応じてツインセルデータの値を特定することが困難となり、セキュリティを確保できる。
［第３の実施形態の変形例］
図１７は、第３の実施形態の変形例のツインセルデータの消去処理の手順を表わすフローチャートである。
このフローチャートが図１５のフローチャートと相違する点は、ベリファイなしネガティブセル書込み（ステップＳ９０６〜Ｓ９１０）である。以下、ステップＳ９０６〜Ｓ９１０について説明する。
フラッシュシーケンサ７が、消去対象領域に含まれるネガティブセルＭＣ２への書込みラッチデータを“０”に設定し、ポジティブセルＭＣ１への書込みラッチデータを“１”に設定する。 具体的には、フラッシュシーケンサ７が、図９の書込みラッチ回路５４Ｐｉにおいて、ラッチセットハイ信号を「Ｈ」レベルに設定し、ラッチセットロウ信号を「Ｌ」レベルに設定する。これにより、ノードＮＤＰ１のデータ、すなわち書込みラッチデータが「Ｈ」レベルとなる。また、フラッシュシーケンサ７が、図１０の書込みラッチ回路５４Ｎｉにおいて、ラッチセットハイ信号を「Ｌ」レベルに設定し、ラッチセットロウ信号を「Ｈ」レベルに設定する。これにより、ノードＮＤＮ１のデータ、すなわち書込みラッチデータが「Ｌ」レベルとなる（ステップＳ９０６）。
次に、フラッシュシーケンサ７が、書込みモードに設定する（ステップＳ９０７）。
次に、フラッシュシーケンサ７が、消去対象領域のすべての両セルに書込み用の電圧を印加する。すなわち、フラッシュシーケンサ７は、メモリゲートＭＧの電圧を１０Ｖ、ソース線ＳＬの電圧を６Ｖ、コントロールゲートＣＧの電圧を１．５Ｖに設定する。ここでは、プレライトのように、印加する電圧を通常の書込み用の電圧よりも小さくしたり、書込みパルスＷＰＬＳを与える期間を短くすることは行なわれない。
書込みパルスＷＰＬＳが活性化された期間、図９の書込みラッチ回路５４Ｐｉにおいて、主ビット線ＷＭＢＬ＿ｉＰが電源電圧ＶＤＤと接続し、主ビット線ＷＭＢＬ＿ｉＰに書込み電流が流れない。これにより、主ビット線ＷＭＢＬ＿ｉＰと接続する副ビット線ＳＢＬ＿ｉＰ，ＳＢＬ＿ｉ＋４Ｐに書込み電流が流れない。
また、書込みパルスＷＰＬＳが活性化された期間、図１０の書込みラッチ回路５４Ｎｉにおいて、主ビット線ＷＭＢＬ＿ｉＮが接地電圧Ｖｓｓと接続し、主ビット線ＷＭＢＬ＿ｉＮに書込み電流が流れる。これにより、主ビット線ＷＭＢＬ＿ｉＮと接続する副ビット線ＳＢＬ＿ｉＮ，ＳＢＬ＿ｉ＋４Ｎに書込み電流が流れる。
以上の結果、消去対象領域に含まれるすべてのネガティブセルＭＣ２の閾値電圧Ｖｔｈが増加する（ステップＳ９０８）。
次に、書込みベリファイチェックが行なわれる。すなわち、ベリファイセンスアンプＶＳＡ＿Ｎは、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きい場合に「Ｌ」レベルの信号を出力する。排他的論理和ゲートＥＸＯＲ＿Ｎは、ベリファイセンスアンプＶＳＡ＿Ｎの出力と、書込みラッチ回路５４Ｎｉから反転信号線ＮＳＬへ出力された書込みラッチデータ“０”の排他的論理和を出力する。排他的論理和ゲートＥＸＯＲ＿Ｎの出力ＯＵＴ２は、周辺データバスＰＢＵＳ＿Ｄを通じてフラッシュシーケンサ７に送られる。出力ＯＵＴ２は、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きい場合に「Ｈ」レベルとなる（ステップＳ９０９）。
消去対象領域に含まれるすべてのネガティブセルＭＣ２の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きくない場合には（ステップＳ９１０でＮＯ）、フラッシュシーケンサ７は、書込みモードを維持する。すなわち、ステップＳ９０８およびＳ９０９の処理が繰り返される。
消去対象領域に含まれるすべてのネガティブセルＭＣ２の閾値電圧Ｖｔｈが、書込みベリファイレベルＷＲＥＶよりも大きい場合には（ステップＳ９１０でＹＥＳ）、フラッシュシーケンサ７は、次の消去処理を制御する（ステップＳ１０７）。
本変形例によれば、第１段階の後半のネガティブセルＭＣ２への書込みにおいて、ネガティブセルＭＣ２の閾値電圧Ｖｔｈを確実に消去ベリファイレベルよりも大きくするので、セキュリティをより確実に確保することができる。
［第４の実施形態］
図１８は、第４の実施形態のツインセルデータの消去処理の手順を表わすフローチャートである。
まず、フラッシュシーケンサ７が、消去対象領域を設定する（ステップＳ３０１）。
次に、フラッシュシーケンサ７が、消去対象領域のツインセルデータの読み出しを制御する。フラッシュシーケンサ７が、消去対象領域のすべての両セル（ポジティブセルＭＣ１とネガティブセルＭＣ２）に読出し用の電圧を印加する。すなわち、フラッシュシーケンサ７は、メモリゲートＭＧの電圧を０Ｖ、ソース線ＳＬの電圧を０Ｖ、コントロールゲートＣＧの電圧を１．５Ｖに設定する。ツインセルデータが“０”の場合に、階層センスアンプＳＡからフラッシュシーケンサ７へ送られるデータは“０”となり、ツインセルデータが“１”の場合に、階層センスアンプＳＡからフラッシュシーケンサ７へ送られるデータは“１”となる（ステップ３０２）。
次に、フラッシュシーケンサ７が、ステップＳ３０３〜Ｓ３０７のベリファイあり選択セルの書込みを制御する。
フラッシュシーケンサ７が、読出したデータが“０”の場合には、ネガティブセルＭＣ２への書込みラッチデータを“０”に設定し、ポジティブセルＭＣ１への書込みラッチデータを“１”に設定する。 フラッシュシーケンサ７が、読出したデータが“１”の場合には、ネガティブセルＭＣ２への書込みラッチデータを“１”に設定し、ポジティブセルＭＣ１への書込みラッチデータを“０”に設定する。
具体的には、読み出したデータが“１”の場合に、フラッシュシーケンサ７が、図９の書込みラッチ回路５４Ｐｉにおいて、ラッチセットハイ信号を「Ｌ」レベルに設定し、ラッチセットロウ信号を「Ｈ」レベルに設定する。これにより、ノードＮＤＰ１のデータ、すなわち書込みラッチデータが「Ｌ」レベルとなる。読み出したデータが“０”の場合に、フラッシュシーケンサ７が、図９の書込みラッチ回路５４Ｐｉにおいて、ラッチセットハイ信号を「Ｈ」レベルに設定し、ラッチセットロウ信号を「Ｌ」レベルに設定する。これにより、ノードＮＤＰ１のデータ、すなわち書込みラッチデータが「Ｈ」レベルとなる。
また、読み出したデータが“０”の場合に、フラッシュシーケンサ７が、図１０の書込みラッチ回路５４Ｎｉにおいて、ラッチセットハイ信号を「Ｌ」レベルに設定し、ラッチセットロウ信号を「Ｈ」レベルに設定する。これにより、ノードＮＤＮ１のデータ、すなわち書込みラッチデータが「Ｌ」レベルとなる。読み出したデータが“１”の場合に、フラッシュシーケンサ７が、図１０の書込みラッチ回路５４Ｎｉにおいて、ラッチセットハイ信号を「Ｈ」レベルに設定し、ラッチセットロウ信号を「Ｌ」レベルに設定する。これにより、ノードＮＤＮ１のデータ、すなわち書込みラッチデータが「Ｈ」レベルとなる（ステップＳ３０３）。
次に、フラッシュシーケンサ７が、書込みモードに設定する（ステップＳ３０４）。
次に、フラッシュシーケンサ７が、消去対象領域のすべての両セルに書込み用の電圧を印加する。すなわち、フラッシュシーケンサ７は、メモリゲートＭＧの電圧を１０Ｖ、ソース線ＳＬの電圧を６Ｖ、コントロールゲートＣＧの電圧を１．５Ｖに設定する。
書込みパルスＷＰＬＳが活性化された期間、読み出したデータが“１”の場合に、図９の書込みラッチ回路５４Ｐｉにおいて、主ビット線ＷＭＢＬ＿ｉＰが接地電圧Ｖｓｓと接続し、主ビット線ＷＭＢＬ＿ｉＰに書込み電流が流れる。これにより、主ビット線ＷＭＢＬ＿ｉＰと接続する副ビット線ＳＢＬ＿ｉＰ，ＳＢＬ＿ｉ＋４Ｐに書込み電流が流れる。書込みパルスＷＰＬＳが活性化された期間、読み出したデータが“０”の場合に、図９の書込みラッチ回路５４Ｐｉにおいて、主ビット線ＷＭＢＬ＿ｉＰが電源電圧ＶＤＤと接続し、主ビット線ＷＭＢＬ＿ｉＰに書込み電流が流れない。これにより、主ビット線ＷＭＢＬ＿ｉＰと接続する副ビット線ＳＢＬ＿ｉＰ，ＳＢＬ＿ｉ＋４Ｐに書込み電流が流れない。
また、書込みパルスＷＰＬＳが活性化された期間、図１０の書込みラッチ回路５４Ｎｉにおいて、読み出したデータが“０”の場合に、主ビット線ＷＭＢＬ＿ｉＮが接地電圧Ｖｓｓと接続し、主ビット線ＷＭＢＬ＿ｉＮに書込み電流が流れる。これにより、主ビット線ＷＭＢＬ＿ｉＮと接続する副ビット線ＳＢＬ＿ｉＮ，ＳＢＬ＿ｉ＋４Ｎに書込み電流が流れる。書込みパルスＷＰＬＳが活性化された期間、図１０の書込みラッチ回路５４Ｎｉにおいて、読み出したデータが“１”の場合に、主ビット線ＷＭＢＬ＿ｉＮが電源電圧ＶＤＤと接続し、主ビット線ＷＭＢＬ＿ｉＮに書込み電流が流れない。これにより、主ビット線ＷＭＢＬ＿ｉＮと接続する副ビット線ＳＢＬ＿ｉＮ，ＳＢＬ＿ｉ＋４Ｎに書込み電流が流れない。
以上の結果、消去対象領域に含まれる両セルのうち閾値電圧Ｖｔｈが小さい方のポジティブセルＭＣ１またはネガティブセルＭＣ２の閾値電圧Ｖｔｈが増加する（ステップＳ３０５）。
次に、書込みベリファイチェックが行なわれる。すなわち、読み出したデータが“１”の場合には、ベリファイセンスアンプＶＳＡ＿Ｐは、ポジティブセルＭＣ１の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きい場合に「Ｌ」レベルの信号を出力する。排他的論理和ゲートＥＸＯＲ＿Ｐは、ベリファイセンスアンプＶＳＡ＿Ｐの出力と、書込みラッチ回路５４Ｐｉから信号線ＰＳＬへ出力された書込みラッチデータ“０”の排他的論理和を出力する。排他的論理和ゲートＥＸＯＲ＿Ｐの出力ＯＵＴ１は、周辺データバスＰＢＵＳ＿Ｄを通じてフラッシュシーケンサ７に送られる。出力ＯＵＴ１は、ポジティブセルＭＣ１の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きい場合に「Ｈ」レベルとなる。
一方、読み出したデータが“０”の場合には、ベリファイセンスアンプＶＳＡ＿Ｎは、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きい場合に「Ｌ」レベルの信号を出力する。排他的論理和ゲートＥＸＯＲ＿Ｎは、ベリファイセンスアンプＶＳＡ＿Ｎの出力と、書込みラッチ回路５４Ｎｉから反転信号線ＮＳＬへ出力された書込みラッチデータ“０”の排他的論理和を出力する。排他的論理和ゲートＥＸＯＲ＿Ｎの出力ＯＵＴ２は、周辺データバスＰＢＵＳ＿Ｄを通じてフラッシュシーケンサ７に送られる。出力ＯＵＴ２は、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きい場合に「Ｈ」レベルとなる（ステップＳ３０６）。
消去対象領域に含まれるすべての両セルのうちの閾値電圧Ｖｔｈを増加させた方のメモリセルの閾値電圧Ｖｔｈが書込みベリファイレベルＷＲＥＶよりも大きくない場合には（ステップＳ３０７でＮＯ）、フラッシュシーケンサ７は、書込みモードを維持する。すなわち、ステップＳ３０５およびＳ３０６の処理が繰り返される。
消去対象領域に含まれるすべての両セルのうちの閾値電圧Ｖｔｈを増加させた方のメモリセルの閾値電圧Ｖｔｈが、書込みベリファイレベルＷＲＥＶよりも大きい場合には（ステップ３０７でＹＥＳ）、フラッシュシーケンサ７は、次の消去処理を制御する（ステップＳ１０７）。
図１９は、第４の実施形態における、ツインセルデータの消去によるポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈの変化の例を表わす図である。
図１９（ａ）は、ツインセルデータが“１”の場合の例である。
第１段階の前半のツインセルデータの読出しによって、ツインセルデータが“１”であり、ネガティブセルＭＣ２の方がポジティブセルＭＣ１よりも閾値電圧Ｖｔｈが大きいことがわかる。第１段階の後半のベリファイあり選択セルへの書込みによって、ポジティブセルＭＣ１の閾値電圧Ｖｔｈが増加する。その結果、ポジティブセルＭＣ１の閾値電圧ＶｔｈとネガティブセルＭＣ２の閾値電圧Ｖｔｈとの差が縮小する。そのため、消去処理後のブランク消去状態では、ポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈの差が微小となり、読み出されるデータは“０”または“１”がランダムに変動する値となる。その結果、ツインセルデータ消去前に、ツインセルが保持しているデータ“１”が読み出されるのを防止できる。また、第１段階において、ネガティブセルＭＣ２の閾値電圧Ｖｔｈを増加させないので、閾値電圧を増加させるためにかかるストレスが低減できる。
図１９（ｂ）は、ツインセルデータが“０”の場合の例である。
第１段階の前半のツインセルデータの読出しによって、ツインセルデータが“０”であり、ポジティブセルＭＣ１の方がネガティブセルＭＣ２よりも閾値電圧Ｖｔｈが大きいことがわかる。第１段階の後半のベリファイあり選択セルへの書込みによって、ネガティブセルＭＣ２の閾値電圧Ｖｔｈが増加する。その結果、ポジティブセルＭＣ１の閾値電圧ＶｔｈとネガティブセルＭＣ２の閾値電圧Ｖｔｈとの差が縮小する。そのため、消去処理後のブランク消去状態では、ポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈの差が微小となり、読み出されるデータは“０”または“１”がランダムに変動する値となる。その結果、ツインセルデータ消去前に、ツインセルが保持しているデータ“０”が読み出されるのを防止できる。また、第１段階において、ポジティブセルＭＣ１の閾値電圧Ｖｔｈを増加させないので、閾値電圧を増加させるためにかかるストレスが低減できる。
［第５の実施形態］
図２０は、第５の実施形態のツインセルデータの消去処理の手順を表わすフローチャートである。
まず、フラッシュシーケンサ７が、消去対象領域を設定する（ステップＳ４０１）。
次に、フラッシュシーケンサ７は、ステップＳ４０２〜Ｓ４０５のベリファイなし両セル書込みを制御する。ステップＳ４０２〜Ｓ４０５の処理は、図１５のステップＳ２０２〜Ｓ２０５の処理と同様なので、説明を繰り返さない。
次に、フラッシュシーケンサ７が、消去対象領域のツインセルデータを読み出す（ステップ４０６）。ステップＳ４０６の処理は、図１８のステップＳ３０２の処理と同様なので、説明を繰り返さない。
次に、フラッシュシーケンサ７が、ステップＳ４０７〜Ｓ４１１のベリファイあり選択セルの書込みを制御する。ステップＳ４０７〜Ｓ４１１の処理は、図１８のステップＳ３０３〜Ｓ３０７の処理と同様なので、説明を繰り返さない。
次に、フラッシュシーケンサ７は、消去処理を制御する（ステップＳ１０７）。
図２１は、第５の実施形態における、ツインセルデータの消去によるポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈの変化の例を表わす図である。
図２１（ａ）は、ツインセルデータが“１”の場合の例である。
第１段階の１番目のステップのベリファイなし両セルへの書込みによって、ポジティブセルＭＣ１およびネガティブセルＭＣ２の閾値電圧Ｖｔｈが増加する。第１段階の２番目のステップのツインセルデータの読出しによって、ツインセルデータが“１”であり、ネガティブセルＭＣ２の方がポジティブセルＭＣ１よりも閾値電圧Ｖｔｈが大きいことがわかる。第１段階の３番目のステップのベリファイあり選択セルへの書込みによって、ポジティブセルＭＣ１の閾値電圧Ｖｔｈがさらに増加する。その結果、ポジティブセルＭＣ１の閾値電圧ＶｔｈとネガティブセルＭＣ２の閾値電圧Ｖｔｈとの差が縮小する。そのため、消去処理後のブランク消去状態では、ポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈの差が微小となり、読み出されるデータは“０”または“１”がランダムに変動する値となる。その結果、ツインセルデータ消去前に、ツインセルが保持しているデータ“１”が読み出されるのを防止できる。また、第１段階において、ネガティブセルＭＣ２の閾値電圧Ｖｔｈを増加させないので、閾値電圧を増加させるためにかかるストレスが低減できる。
図２１（ｂ）は、ツインセルデータが“０”の場合の例である。
第１段階の１番目のステップのベリファイなし両セルへの書込みによって、ポジティブセルＭＣ１およびネガティブセルＭＣ２の閾値電圧Ｖｔｈが増加する。第１段階の２番目のステップのツインセルデータの読出しによって、ツインセルデータが“０”であり、ポジティブセルＭＣ１の方がネガティブセルＭＣ２よりも閾値電圧Ｖｔｈが大きいことがわかる。第１段階の３番目のステップのベリファイあり選択セルへの書込みによって、ネガティブセルＭＣ２の閾値電圧Ｖｔｈがさらに増加する。その結果、ポジティブセルＭＣ１の閾値電圧ＶｔｈとネガティブセルＭＣ２の閾値電圧Ｖｔｈとの差が縮小する。そのため、消去処理後のブランク消去状態では、ポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈの差が微小となり、読み出されるデータは“０”または“１”がランダムに変動する値となる。その結果、ツインセルデータ消去前に、ツインセルが保持しているデータ“０”が読み出されるのを防止できる。また、第１段階において、ポジティブセルＭＣ１の閾値電圧Ｖｔｈを増加させないので、閾値電圧を増加させるためにかかるストレスが低減できる。
本発明は、上記実施形態に限定されるものではなく、たとえば以下のような変形例も含まれる。
（１）切替制御
本発明の実施の形態では、ツインセルデータの消去要求を受けたときに、第１記憶素子１０２と第２記憶素子１０３の閾値電圧が所定の書込みベリファイレベルとなるまで、第１記憶素子１０２と第２記憶素子１０３の両方または一方の閾値電圧を増加させる第１段階処理の実行を制御するものとしたが、本発明は、上記第１段階の処理に限定されるものではない。
たとえば、半導体装置は、第１段階の処理として、上記第１段階の機能と、図７で説明したようなプレライト（ベリファイなし両セル弱い書込み）の機能の両方を備え、いずれの機能を実行するかを切り替えることができるものとしてもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１ マイクロコンピュータ（ＭＣＵ）、２ 中央処理装置（ＣＰＵ）、３ ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）、４ バスインタフェース回路（ＢＩＦ）、５ ランダムアクセスメモリ（ＲＡＭ）、６ フラッシュメモリモジュール（ＦＭＤＬ）、７ フラッシュシーケンサ（ＦＳＱＣ）、８，９ 外部入出力ポート（ＰＲＴ）、１０ タイマ（ＴＭＲ）、１１ クロックパルスジェネレータ（ＣＰＧ）、１９，１００ メモリアレイ（ＭＡＲＹ）、２０ 副ビット線セレクタ、２２ 読出し列セレクタ、２４ 第１行デコーダ（ＲＤＥＣ１）、２５ 第２行デコーダ（ＲＤＥＣ２）、２８ 書換え列セレクタ、２９ 入出力回路（ＩＯＢＵＦ）、３０ 列デコーダ(ＣＤＥＣ)、３１ 電源回路(ＶＰＧ)、３２，タイミングジェネレータ（ＴＭＧ）、４０ 読出し系ディスチャージ回路、４１ 書込み系ディスチャージ回路、２８１，２９１ セット部、８２，９２ データ入力部、８３，９３ データ保持部、８４，９４ 設定部、９０ 消去ベリファイ回路、１００ 半導体装置、１０１ メモリアレイ、１０２ 第１記憶素子、１０３ 第２記憶素子、１０４ ツインセル、１０５ 制御回路、５４Ｐｉ，５４Ｎｉ 書込みラッチ回路、Ｐ１〜Ｐ６， ＰチャネルＭＯＳトランジスタ、Ｎ２〜Ｎ８，Ｎ２１，Ｎ２５ ＮチャネルＭＯＳトランジスタ、ＩＶ１〜ＩＶ１０ インバータ、ＳＷ１，ＳＷ２ スイッチ、ＶＳＡ＿Ｐ，ＶＳＡ＿Ｎ，ＥＳＡ＿Ｐ０〜ＥＳＡ＿ＰＭ，ＥＳＡ＿Ｎ０〜ＥＳＡ＿ＮＭ ベリファイセンスアンプ、ＰＶＳＬ，ＮＶＳＬ ベリファイ信号線、ＰＳＬ，ＮＳＬ 信号線、ＨＡＣＳＰ 高速アクセスポート、ＬＡＣＳＰ 低速アクセスポート、ＭＣ１，ＭＣ２ 不揮発性メモリセル、ＷＭＢＬ 書込み用の主ビット線、ＷＭＢＬ＿０Ｐ〜ＷＭＢＬ＿３Ｐ ポジティブセル側の主ビット線、ＷＭＢＬ＿０Ｎ〜ＷＭＢＬ＿３Ｎ ネガティブセル側の主ビット線、ＳＢＬ 副ビット線、ＳＢＬ＿０Ｐ〜ＳＢＬ＿７Ｐ ポジティブセル側の副ビット線、ＳＢＬ＿０Ｎ〜ＳＢＬ＿７Ｎ ネガティブセル側の副ビット線、ＷＬ ワード線、ＭＧＬ メモリゲート選択線、ＨＢＵＳ 高速バス、ＨＢＵＳ＿Ｄ 高速データバス、ＰＢＵＳ 周辺バス、ＰＢＵＳ＿Ｄ 周辺データバス、ＬＧ０〜ＬＧＭ，ＬＧＡ ＡＮＤゲート。

Claims (3)

  1. 閾値電圧の相違によって２値データを保持し、それぞれが電気的に書換え可能な第１記憶素子と第２記憶素子とからなるツインセルを複数個含むメモリアレイと、
    ベリファイ用センスアンプと、
    ツインセルデータの消去要求を受けたときに、前記第１記憶素子の閾値電圧と前記第２記憶素子の閾値電圧をともに増加させる処理が所定回数実行されるように制御し、その後、前記第１記憶素子と前記第２記憶素子のうちの予め定められた一方の記憶素子の閾値電圧を増加させるとともに、前記ベリファイ用センスアンプに前記一方の記憶素子の閾値電圧と前記書込みベリファイレベルとを比較させる第１段階処理の実行を制御し、
    前記第１段階処理の実行後に、前記第１記憶素子の閾値電圧と前記第２記憶素子の閾値電圧が所定の消去ベリファイレベルとなるまで、前記第１記憶素子の閾値電圧と前記第２記憶素子の閾値電圧をともに減少させる第２段階処理の実行を制御する制御部とを備えた、半導体装置。
  2. 閾値電圧の相違によって２値データを保持し、それぞれが電気的に書換え可能な第１記憶素子と第２記憶素子とからなるツインセルを複数個含むメモリアレイと、
    ツインセルデータの消去要求を受けたときに、第１段階処理と、その後の第２段階処理の実行を制御する制御部とを備え、
    前記制御部は、前記第１段階処理において、前記第１記憶素子の閾値電圧と前記第２記憶素子の閾値電圧をともに増加させる処理が所定回数実行されるように制御し、その後、前記第１記憶素子と前記第２記憶素子のうちの予め定められた一方の記憶素子の閾値電圧を増加させる処理が所定回数実行されるように制御し、
    前記第２段階処理において、前記第１記憶素子の閾値電圧と前記第２記憶素子の閾値電圧が所定の消去ベリファイレベルとなるまで、前記第１記憶素子の閾値電圧と前記第２記憶素子の閾値電圧をともに減少させる第２段階処理の実行を制御する、半導体装置。
  3. 前記制御部は、前記所定回数実行される前記第１記憶素子の閾値電圧と前記第２記憶素子の閾値電圧をともに増加させる処理において、閾値電圧が小さい方の記憶素子の閾値電圧の増加量が通常の書き込み時よりも小さくなるように前記第１記憶素子と前記第２記憶素子に与える電圧を制御する、請求項１または２記載の半導体装置。
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