KR20160043999A - 반도체 장치 - Google Patents

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KR20160043999A
KR20160043999A KR1020167006758A KR20167006758A KR20160043999A KR 20160043999 A KR20160043999 A KR 20160043999A KR 1020167006758 A KR1020167006758 A KR 1020167006758A KR 20167006758 A KR20167006758 A KR 20167006758A KR 20160043999 A KR20160043999 A KR 20160043999A
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다까유끼 니시야마
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

제어 회로(105)는, 트윈 셀 데이터의 소거 요구를 받았을 때, 제1 기억 소자(102)와 제2 기억 소자(103)의 역치 전압이 소정의 기입 베리파이 레벨이 될 때까지, 제1 기억 소자(102)와 제2 기억 소자(103)의 양쪽 또는 한쪽의 역치 전압을 증가시키는 제1 단계 처리의 실행을 제어한다. 제어 회로(105)는, 제1 단계 처리의 실행 후에, 제1 기억 소자(102)와 제2 기억 소자(103)의 역치 전압이 소정의 소거 베리파이 레벨이 될 때까지 제1 기억 소자(102)와 제2 기억 소자(103)의 역치 전압을 모두 감소시키는 제2 단계 처리의 실행을 제어한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 예를 들어 상보적인 데이터를 유지하는 2개의 불휘발성 메모리 셀을 포함하는 반도체 장치에 관한 것이다.
종래부터, 불휘발성 메모리의 소거 전에 기입(프리라이트)을 행하는 방식이 알려져 있다.
예를 들어, 일본 특허 공개 평10-64288호 공보(특허문헌 1)에 기재된 플래시 소거형 불휘발성 메모리는, 1회째 소거전 기입 종료 신호(FWE)가 비활성 레벨 동안에는 메모리 셀 어레이(1)의 어드레스를 순차 갱신해서 소거전 기입을 행한다. 그리고, 이 메모리는, 활성 레벨이 되면 각 어드레스마다 베리파이를 행하여, 베리파이 결과가 불량이 된 어드레스에만 다시 소거전 기입(프리라이트) 및 베리파이를 행하도록 제어한다.
또한, 일본 특허 공개 평11-144476호 공보(특허문헌 2)에 기재된 반도체 불휘발성 메모리는, 소거 동작 모드에서는 적어도 메모리 어레이 중 소거 단위의 복수의 메모리 셀을 판독해서 플로팅 게이트에 전하가 축적되어 있지 않은 메모리 셀에 대하여, 단위의 기입 동작 및 기입 판정 동작의 반복에 의한 소정량의 기입 상태로 설정하는 프리라이트 동작을 행한다. 그리고, 이 메모리는, 소거 단위의 복수의 메모리 셀에 대해서 소거 기준 전압 하에 일괄해서 단위의 소거 동작 및 소거 판정 동작의 반복에 의해 소정량의 소거 상태로 설정하는 소거 동작을 행한다. 이 메모리는, 기입 동작 모드에서는 선택된 메모리 셀에 대하여 단위의 기입 동작 및 기입 판정 동작의 반복에 의한 소정량의 기입 상태로 설정하는 기입 동작을 행한다.
일본 특허 공개 평10-64288호 공보 일본 특허 공개 평11-144476호 공보
그런데, 상보적인 데이터를 유지하는 2개의 셀을 포함하는 트윈 셀에 있어서, 트윈 셀 데이터의 소거에 의해, 2개의 셀의 역치 전압을 모두 작은 상태로 한다. 이때, 트윈 셀 데이터 소거 전의 기입 상태에 있어서의 2개의 셀의 역치 전압의 차가, 트윈 셀 데이터 소거 후에도 남을 가능성이 상정된다. 그 때문에, 트윈 셀 데이터를 소거했음에도 불구하고, 트윈 셀 데이터 소거 전의 기입 상태가 판독되어, 보안상 문제가 될 가능성이 있다.
그러나, 특허문헌 1에 기재된 방식에서는, 프리라이트 시퀀스를 고속화하는 것이며, 트윈 셀에 있어서, 트윈 셀 데이터 소거 전의 기입 데이터가 판독된다는 보안상의 문제를 해결할 수 없다.
또한, 특허문헌 2에 기재된 방식에서는, 플로팅 게이트에 전하가 축적되어 있지 않은 메모리 셀에 대하여, 과소거를 방지하기 위해서 소거 전에 기입을 행하는 것이며, 트윈 셀에 있어서의 보안상의 문제를 해결하는 것이 아니다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확할 것이다.
본 발명의 일 실시 형태에 의하면, 제어 회로는, 트윈 셀 데이터의 소거 요구를 받았을 때, 제1 기억 소자의 역치 전압과 제2 기억 소자의 역치 전압이 소정의 기입 베리파이 레벨이 될 때까지, 제1 기억 소자와 제2 기억 소자의 양쪽 또는 한쪽의 역치 전압을 증가시키는 제1 단계 처리의 실행을 제어한다. 제어 회로는, 제1 단계 처리의 실행 후에, 제1 기억 소자의 역치 전압과 제2 기억 소자의 역치 전압이 소정의 소거 베리파이 레벨이 될 때까지, 제1 기억 소자의 역치 전압과 제2 기억 소자의 역치 전압을 모두 감소시키는 제2 단계 처리의 실행을 제어한다.
본 발명의 일 실시 형태에 의하면, 트윈 셀 데이터 소거 전의 기입 상태가 판독되는 것을 회피할 수 있다.
도 1은 제1 실시 형태의 반도체 장치의 구성을 나타내는 도이다.
도 2는 제1 실시 형태의 반도체 장치에 있어서의 메모리 어레이로부터의 트윈 셀 데이터의 소거 처리의 수순을 나타내는 흐름도이다.
도 3은 제3 실시 형태의 마이크로컴퓨터의 구성을 나타내는 도이다.
도 4는 플래시 메모리 모듈의 구성을 나타내는 도이다.
도 5의 (a)는 스플릿 게이트형 플래시 메모리 소자에 부여하는 바이어스 전압의 예를 나타내는 도이다. (b)는 핫 캐리어 기입 방식을 사용하는 스택드·게이트형 플래시 메모리 소자에 부여하는 바이어스 전압의 예를 나타내는 도이다. (c)는 FN 터널 기입 방식을 사용하는 스택드·게이트형 플래시 메모리 소자에 부여하는 바이어스 전압의 예를 나타내는 도이다.
도 6의 (a)는 트윈 셀 데이터가 "0"을 기억하는 상태를 나타내는 도이다. (b)는 트윈 셀 데이터가 "1"을 기억하는 상태를 나타내는 도이다. (c)는 트윈 셀 데이터의 이니셜라이즈 상태를 나타내는 도이다.
도 7의 (a)는 트윈 셀 데이터 "0"을 소거할 때의 시퀀스를 나타내는 도이다. (b)는 트윈 셀 데이터 "1"을 소거할 때의 시퀀스를 나타내는 도이다.
도 8은 제2 실시 형태의 트윈 셀 데이터의 판독계, 기입계, 소거계의 상세한 회로 구성을 나타내는 도이다.
도 9는 소거 베리파이 회로의 구성을 나타내는 도이다.
도 10은 제2 실시 형태의 포지티브측의 기입 래치 회로의 구성을 나타내는 도이다.
도 11은 제2 실시 형태의 네거티브측의 기입 래치 회로의 구성을 나타내는 도이다.
도 12는 제2 실시 형태의 트윈 셀 데이터의 소거 처리의 수순을 나타내는 흐름도이다.
도 13은 트윈 셀 데이터의 소거 처리의 수순을 나타내는 흐름도이다.
도 14는 제2 실시 형태에서의, 트윈 셀 데이터의 소거에 의한 포지티브 셀(MC1)과 네거티브 셀(MC2)의 역치 전압(Vth)의 변화의 예를 나타내는 도이다.
도 15는 제3 실시 형태의 트윈 셀 데이터의 소거 처리의 수순을 나타내는 흐름도이다.
도 16은 제3 실시 형태에서의, 트윈 셀 데이터의 소거에 의한 포지티브 셀(MC1)과 네거티브 셀(MC2)의 역치 전압(Vth)의 변화의 예를 나타내는 도이다.
도 17은 제3 실시 형태의 변형예의 트윈 셀 데이터의 소거 처리의 수순을 나타내는 흐름도이다.
도 18은 제4 실시 형태의 트윈 셀 데이터의 소거 처리의 수순을 나타내는 흐름도이다.
도 19는 제4 실시 형태에서의, 트윈 셀 데이터의 소거에 의한 포지티브 셀(MC1)과 네거티브 셀(MC2)의 역치 전압(Vth)의 변화의 예를 나타내는 도이다.
도 20은 제5 실시 형태의 트윈 셀 데이터의 소거 처리의 수순을 나타내는 흐름도이다.
도 21은 제5 실시 형태에서의, 트윈 셀 데이터의 소거에 의한 포지티브 셀(MC1)과 네거티브 셀(MC2)의 역치 전압(Vth)의 변화의 예를 나타내는 도이다.
이하, 본 발명의 실시 형태에 대해서, 도면을 사용해서 설명한다.
[제1 실시 형태]
도 1은, 제1 실시 형태의 반도체 장치의 구성을 나타내는 도이다.
이 반도체 장치(100)는, 메모리 어레이(101)와, 제어 회로(105)를 구비한다.
메모리 어레이(101)는, 복수개의 트윈 셀(104)을 포함한다. 트윈 셀(104)은, 역치 전압(Vth)의 상이에 의해 2치 데이터(트윈 셀 데이터)를 유지하고, 각각이 전기적으로 재기입 가능한 제1 기억 소자(102)와 제2 기억 소자(103)를 포함한다.
제어 회로(105)는, 트윈 셀 데이터의 소거 요구를 받았을 때, 제1 기억 소자(102)와 제2 기억 소자(103)의 역치 전압(Vth)이 소정의 기입 베리파이 레벨이 될 때까지, 제1 기억 소자(102)와 제2 기억 소자(103)의 양쪽 또는 한쪽의 역치 전압(Vth)을 증가시키는 제1 단계 처리의 실행을 제어한다.
제어 회로(105)는, 제1 단계 처리의 실행 후에, 제1 기억 소자(102)와 제2 기억 소자(103)의 역치 전압(Vth)이 소정의 소거 베리파이 레벨이 될 때까지, 제1 기억 소자(102)와 제2 기억 소자(103)의 역치 전압(Vth)을 모두 감소시키는 제2 단계 처리의 실행을 제어한다.
도 2는, 제1 실시 형태의 반도체 장치에 있어서의 메모리 어레이(101)로부터의 트윈 셀 데이터의 소거 처리의 수순을 나타내는 흐름도이다.
먼저, 제어 회로(105)는, 소거 요구 신호(ERQ)를 수신한다(스텝 S101).
이어서, 제어 회로(105)는, 제1 기억 소자(102)와 제2 기억 소자(103)의 역치 전압(Vth)이 소정의 기입 베리파이 레벨이 될 때까지, 제1 기억 소자(102)와 제2 기억 소자(103)의 양쪽 또는 한쪽의 역치 전압을 증가시키는 제1 단계 처리의 실행을 제어한다(스텝 S102).
이어서, 제어 회로(105)는, 제1 단계 처리의 실행 후에, 제1 기억 소자(102)와 제2 기억 소자(103)의 역치 전압(Vth)이 소정의 소거 베리파이 레벨이 될 때까지, 제1 기억 소자(102)와 제2 기억 소자(103)의 역치 전압(Vth)을 모두 감소시키는 제2 단계 처리의 실행을 제어한다(스텝 S103).
이상과 같이, 본 실시 형태에 의하면, 제1 단계 처리에 의해 제1 기억 소자(102)와 제2 기억 소자(103)의 역치 전압(Vth)의 차를 작게 하므로, 제2 단계 처리 후의 제1 기억 소자(102)의 역치 전압(Vth)과 제2 기억 소자(103)의 역치 전압(Vth)의 대소 관계가, 트윈 셀 데이터 소거 전의 제1 기억 소자(102)의 역치 전압(Vth)과 제2 기억 소자(103)의 역치 전압(Vth)의 대소 관계와 무관계로 할 수 있다. 이에 의해, 트윈 셀 데이터 소거 전의 기입 상태가 판독된다는 보안상의 문제를 해결할 수 있다.
[제2 실시 형태]
본 실시 형태의 반도체 장치는, 마이크로컴퓨터이다.
(마이크로컴퓨터)
도 3은, 제2 실시 형태의 마이크로컴퓨터(1)의 구성을 나타내는 도이다.
도 3에 도시되는 마이크로컴퓨터(MCU)(1)는, 예를 들어 상보형 MOS 집적 회로 제조 기술 등에 의해, 단결정 실리콘과 같은 1개의 반도체 칩에 형성된다.
마이크로컴퓨터(1)는, 특별히 제한되지 않지만, 고속 버스(HBUS)와 주변 버스(PBUS)를 갖는다. 고속 버스(HBUS)와 주변 버스(PBUS)는, 특별히 제한되지 않지만, 각각 데이터 버스, 어드레스 버스 및 컨트롤 버스를 갖는다. 2개의 버스를 설치함으로써, 공통 버스에 모든 회로를 공통 접속하는 경우에 비해 버스의 부하를 가볍게 하여, 고속 액세스 동작을 보증할 수 있다.
고속 버스(HBUS)에는, 명령 제어부와 실행부를 구비해서 명령을 실행하는 중앙 처리 장치(CPU)(2), 다이렉트 메모리 액세스 컨트롤러(DMAC)(3), 고속 버스(HBUS)와 주변 버스(PBUS)와의 버스 인터페이스 제어 또는 버스 브리지 제어를 행하는 버스 인터페이스 회로(BIF)(4)가 접속된다.
고속 버스(HBUS)에는, 또한 중앙 처리 장치(2)의 워크 영역 등에 이용되는 랜덤 액세스 메모리(RAM)(5) 및 데이터나 프로그램을 저장하는 불휘발성 메모리 모듈로서의 플래시 메모리 모듈(FMDL)(6)이 접속된다.
주변 버스(PBUS)에는, 플래시 메모리 모듈(FMDL)(6)에 대한 커맨드 액세스 제어를 행하는 플래시 시퀀서(FSQC)(7), 외부 입출력 포트(PRT)(8, 9), 타이머(TMR)(10) 및 마이크로컴퓨터(1)를 제어하기 위한 내부 클럭(CLK)을 생성하는 클럭 펄스 제네레이터(CPG)(11)가 접속된다.
또한, 마이크로컴퓨터(1)는, XTAL/EXTAL에 발진자가 접속되고, 또는 외부 클럭이 공급되는 클럭 단자, 스탠바이 상태를 지시하는 외부 하드웨어 스탠바이 단자(STB), 리셋을 지시하는 외부 리셋 단자(RES), 외부 전원 단자(Vcc), 외부 접지 단자(Vss)를 구비한다.
여기에서는, 로직 회로로서의 플래시 시퀀서(7)와, 어레이 구성의 플래시 메모리 모듈(6)은 별도 CAD 툴을 사용해서 설계되어 있기 때문에, 편의상 각각 별도의 회로 블록으로서 도시되어 있지만, 양쪽 합해서 하나의 플래시 메모리를 구성한다. 플래시 메모리 모듈(6)은, 판독 전용의 고속 액세스 포트(HACSP)를 통해서 고속 버스(HBUS)에 접속된다. CPU(2) 또는 DMAC(3)는, 고속 버스(HBUS)로부터 고속 액세스 포트를 통해서 플래시 메모리 모듈(6)을 리드 액세스할 수 있다. CPU(2) 또는 DMAC(3)는, 플래시 메모리 모듈(6)에 대하여 기입 및 초기화의 액세스를 행할 때는, 버스 인터페이스(4)를 통해서 주변 버스(PBUS) 경유로 플래시 시퀀서(7)에 커맨드를 발행한다. 이에 의해 플래시 시퀀서(7)가 주변 버스(PBUS)로부터 저속 액세스 포트(LACSP)를 통해서 플래시 메모리 모듈의 초기화나 기입 동작의 제어가 행하여진다.
(플래시 메모리 모듈)
도 4는, 플래시 메모리 모듈(6)의 구성을 나타내는 도이다.
플래시 메모리 모듈(6)은, 1비트의 정보의 기억을 2개의 불휘발성 메모리 셀을 사용해서 행한다. 즉, 메모리 어레이(MARY)(19)는, 각각 재기입 가능한 2개의 불휘발성 메모리 셀(MC1, MC2)을 1비트의 트윈 셀로서 복수개 구비한다. 도 4에는, 대표적으로 1쌍만 도시되어 있다. 본 명세서에서는, 메모리 셀(MC1)을 포지티브 셀, 메모리 셀(MC2)을 네거티브 셀이라 칭한다. 물론, 플래시 메모리 모듈(6)은, 1비트의 정보의 기억을 1개의 불휘발성 메모리 셀을 사용해서 행하는 복수의 메모리 셀을 포함하는 경우도 있다. 그러한 경우에는, 메모리 어레이나, 메모리 어레이 보다 작은 단위로 분할된 메모리 블록 단위로, 플래시 메모리 모듈(6) 내에 별도 배치되는 경우가 많다.
휘발성 메모리 셀(MC1, MC2)은, 예를 들어 도 5의 (a)에 예시되는 스플릿 게이트형 플래시 메모리 소자이다. 이 메모리 소자는, 소스·드레인 영역의 사이의 채널 형성 영역 상에 게이트 절연막을 개재해서 배치된 컨트롤 게이트(CG)와 메모리 게이트(MG)를 갖는다. 메모리 게이트(MG)와 게이트 절연막의 사이에는 실리콘 나이트라이드 등의 전하 트랩 영역(SiN)이 배치된다. 선택 게이트측의 소스 또는 드레인 영역은, 비트선(BL)에 접속되고, 메모리 게이트측의 소스 또는 드레인 영역은 소스선(SL)에 접속된다.
메모리 셀의 역치 전압(Vth)을 낮추기 위해서는 BL=Hi-Z(고임피던스 상태), CG=1.5V, MG=-10V, SL=6, WELL=0V로 하고, 웰 영역(WELL)과 메모리 게이트(MG)간의 고전계에 의해 전하 트랩 영역(SiN)으로부터 웰 영역(WELL)으로 전자가 빠져나간다. 이 처리 단위는 메모리 게이트(MG)를 공유하는 복수 메모리 셀이 된다.
메모리 셀의 역치 전압(Vth)을 높이기 위해서는 BL=0V, CG=1.5V, MG=10V, SL=6, WELL=0V로 하고, 소스선(SL)으로부터 비트선에 기입 전류를 흘리고, 그에 의해 컨트롤 게이트(CG)와 메모리 게이트(MG)의 경계 부분에서 발생하는 핫 일렉트론이 전하 트랩 영역(SiN)에 주입된다. 전자의 주입은 비트선 전류를 흘리는지 여부에 의해 결정되기 때문에, 이 처리는 비트 단위로 제어된다.
판독은 BL=1.5V, CG=1.5V, MG=0V, SL=0V, WELL=0V에서 행하여진다. 메모리 셀의 역치 전압(Vth)이 낮으면 메모리 셀은 온 상태로 되고, 역치 전압(Vth)이 높으면 오프 상태로 된다.
메모리 소자는 스플릿 게이트형 플래시 메모리 소자에 한정되지 않고, 도 5의 (b), 도 5의 (c)에 예시되는 스택드·게이트형 플래시 메모리 소자이면 된다. 이 메모리 소자는, 소스·드레인 영역의 사이의 채널 형성 영역 상에 게이트 절연막을 개재해서 플로팅 게이트(FG)와 컨트롤 게이트(WL)가 스택되어서 구성된다. 도 5의 (b)는 핫 캐리어 기입 방식에 의해 역치 전압(Vth)을 높이고, 웰 영역(WELL)으로의 전자의 방출에 의해 역치 전압(Vth)을 낮춘다. 도 5의 (c)는 FN 터널 기입 방식에 의해 역치 전압(Vth)을 높이고, 비트선(BL)으로의 전자의 방출에 의해 역치 전압(Vth)을 낮춘다.
상술한 메모리 게이트(MG), 컨트롤 게이트(CG), 소스선(SL), WELL, 비트선(BL)에 부여하는 전압은, 플래시 시퀀서(7)의 제어에 의해, 전원 회로(VPG)(31)에서 생성되어 공급된다.
이하의 설명에서는, 메모리 소자가 스플릿 게이트형 플래시 메모리 소자인 것으로 해서 설명한다.
불휘발성 메모리 셀(MC1, MC2)을 포함하는 하나의 트윈 셀에 의한 정보 기억은, 불휘발성 메모리 셀(MC1, MC2)에 상보 데이터를 저장함으로써 행한다.
즉, 메모리 셀(MC1, MC2) 각각은, 셀 데이터 "1"(저역치 전압 상태; 역치 전압이 소거 베리파이 레벨보다도 작은 상태) 또는 셀 데이터 "0"(고역치 전압 상태; 역치 전압이 소거 베리파이 레벨 이상인 상태)을 유지할 수 있다.
도 6의 (a)에 도시한 바와 같이, 트윈 셀 데이터 "0"은, 포지티브 셀(MC1)이 셀 데이터 "0", 네거티브 셀(MC2)이 셀 데이터 "1"을 유지하는 상태이다. 도 6의 (b)에 도시한 바와 같이, 트윈 셀 데이터 "1"은, 포지티브 셀(MC1)이 셀 데이터 "1", 네거티브 셀(MC2)이 셀 데이터 "0"을 유지하는 상태이다. 도 6의 (c)에 도시한 바와 같이, 트윈 셀의 포지티브 셀(MC1) 및 네거티브 셀(MC2)이 모두 셀 데이터 "1"을 유지하는 상태는 이니셜라이즈 상태이며, 트윈 셀 데이터는 부정(不正)으로 된다. 이니셜라이즈 상태는, 블랭크 소거 상태라고도 한다.
트윈 셀 데이터 "0"의 상태 및 트윈 셀 데이터 "1"의 상태에서 이니셜라이즈 상태로 하는 것을 트윈 셀 데이터의 소거라고 한다. 또한, 이니셜라이즈 상태에서 트윈 셀 데이터 "1" 유지 상태 또는 트윈 셀 데이터 "0" 유지 상태로 하는 것을 통상의 기입이라고 한다.
트윈 셀 데이터의 소거 시에는, 일단, 포지티브 셀(MC1)과 네거티브 셀(MC2)의 양쪽 셀 데이터를 "0"으로 하는 처리(프리라이트라 칭함)를 행하고 나서, 소거 펄스를 인가해서 양쪽의 셀 데이터를 "1"로 하는 처리가 행하여진다. 프리라이트에서는, 포지티브 셀(MC1)과 네거티브 셀(MC2)의 양쪽에 대하여, 인가하는 전압을 통상의 기입 시보다도 작게 하거나 또는 기입 펄스를 부여하는 기간을 짧게 함으로써, 통상의 기입 시보다도 약한 기입을 행한다. 프리라이트에서는, 역치 전압이 작은 쪽의 메모리 셀의 역치 전압의 증가량이, 통상의 기입시의 역치 전압(Vth)의 증가량보다도 작다. 프리라이트를 실시하는 목적은, 포지티브 셀(MC1)과 네거티브 셀(MC2)의 사이의 소거 스트레스의 편차를 작게 하고, 리텐션 특성 악화를 억제하기 위해서이다. 프리라이트에 의한 스트레스가, 통상의 기입에 의한 스트레스보다도 커지지 않도록, 프리라이트 시에는, 도 5에 도시한 일반적인 통상의 기입(Vth 증가)일 때의 전압보다도 작은 전압이 부여된다.
도 7의 (a)는, 트윈 셀 데이터 "0"을 소거할 때의 시퀀스를 나타내는 도이다.
도 7의 (a)에 도시한 바와 같이, 트윈 셀 데이터 "0"의 소거를 실행하는 경우에, 프리라이트에 의해, 양쪽의 셀이 모두 셀 데이터 "1"을 유지하는 이니셜라이즈 상태가 되는데, 소거 전은 포지티브 셀(MC1)의 역치 전압(Vth)이 네거티브 셀(MC2)의 역치 전압(Vth)보다도 더 크기 때문에, 소거 후에도 이 관계가 유지될 가능성이 상정된다. 이 관계가 유지된 상태에서 판독을 실시하면, 이니셜라이즈 상태임에도 불구하고 포지티브 셀(MC1)과 네거티브 셀(MC2)의 역치 전압(Vth)에 차가 있기 때문에, 부정값이 아니라 실질적으로 직전의 트윈 셀 데이터 "0"과 동등한 데이터 "0"을 판독해버릴 가능성이 있다.
도 7의 (b)는 트윈 셀 데이터 "1"을 소거할 때의 시퀀스를 나타내는 도이다.
도 7의 (b)에 도시한 바와 같이, 트윈 셀 데이터 "1"의 소거를 실행하는 경우에, 프리라이트에 의해, 양쪽의 셀이 모두 셀 데이터 "1"을 유지하는 이니셜라이즈 상태가 되는데, 소거 전은 네거티브 셀(MC2)의 역치 전압(Vth)이 포지티브 셀(MC1)의 역치 전압(Vth)보다도 더 크기 때문에, 소거 후에도 이 관계가 유지될 가능성이 상정된다. 이 직전의 트윈 셀 데이터 상태에서 판독을 실시하면, 이니셜라이즈 상태임에도 불구하고, 포지티브 셀(MC1)과 네거티브 셀(MC2)의 역치 전압(Vth)에 차가 있기 때문에, 부정값이 아니라 실시적으로 직전의 트윈 셀 데이터 "1"과 동등한 데이터 "1"을 판독해버릴 가능성이 있다.
이와 같이 소거했음에도 불구하고, 판독할 때마다 데이터가 정해지지 않는 부정값이 아니라, 높은 확률로 직전의 트윈 셀 데이터와 동등한 데이터를 판독할 수 있게 되어버리면, 보안상 문제가 될 가능성이 있다. 본 발명의 실시 형태에서는, 이러한 가능성이 있는 문제를 해결하는 것을 목적으로 한다.
도 4에 대표적으로 나타낸 트윈 셀의 메모리 셀(MC1, MC2)에 있어서, 메모리 게이트(MG)는, 공통의 메모리 게이트 선택선(MGL)에 접속되고, 컨트롤 게이트(CG)는, 공통의 워드선(WL)에 접속된다. 실제로는 다수의 트윈 셀이 매트릭스 배치되고, 행방향의 배열 단위에서 대응하는 메모리 게이트 선택선(MGL) 및 워드선(WL)에 접속된다.
메모리 셀(MC1, MC2)은, 열 단위로 부 비트선(SBL)에 접속되고, 부 비트선 셀렉터(20)를 통해서 기입계 주 비트선(WMBL)에 접속된다. 각각 기입계 주 비트선(WMBL)에는, 복수의 부 비트선(SBL)이 부 비트선 셀렉터(20)에 의해 계층화되어 접속되어 있다. 부 비트선(SBL)에 계층화된 단위를 메모리 매트라고 칭한다. 소스선(SL)은 접지 전압(Vss)에 접속된다. 메모리 셀(MC1)의 부 비트선(SBL)은, 메모리 매트마다 판독 열 셀렉터(22)를 통해서, 계층 감지 증폭기(SA)의 한쪽의 입력 단자에 접속된다.
메모리 셀(MC2)의 부 비트선(SBL)은, 메모리 매트마다 판독 열 셀렉터(22)를 통해서 계층 감지 증폭기(SA)의 다른 쪽의 입력 단자에 접속된다.
워드선(WL)은, 제1행 디코더(RDEC1)(24)에 의해 선택된다. 메모리 게이트 선택선(MGL) 및 부 비트선 셀렉터(20)는, 제2행 디코더(RDEC2)(25)에 의해 선택된다. 제1행 디코더(24) 및 제2행 디코더(25)에 의한 선택 동작은, 판독 액세스에서는 HACSP에 공급되는 어드레스 정보 등에 따르고, 데이터의 기입 동작 및 초기화 동작에서는 LACSP에 공급되는 어드레스 정보 등에 따른다. 계층 감지 증폭기(SA)의 출력은, 출력 버퍼(OBUF)(26)를 통해서 고속 버스(HBUS)의 데이터 버스(HBUS_D)에 접속된다.
기입계 주 비트선(WMBL)은, 기입 래치 회로(54)의 래치 데이터에 따라서 선택적으로 기입 전류가 흐르도록 설정된다. 기입 래치 회로(54)는 재기입 열 셀렉터(28)에 의해 선택된다. 재기입 열 셀렉터(28)에 의해 선택된 재기입계 주 비트선(WMBL)은, 베리파이 감지 증폭기(VSA)에 접속된다. 베리파이 감지 증폭기(VSA)의 출력 및 기입 래치 회로(54)는, 주변 버스(PBUS)의 데이터 버스(PBUS_D)에 인터페이스되는 입출력 회로(IOBUF)(29)에 접속한다.
재기입 열 셀렉터(28)는 열 디코더(CDEC)(30)에 의해 선택된다. 열 디코더(30)의 선택 동작은, LACSP에 공급되는 어드레스 정보 등에 따른다.
전원 회로(VPG)(31)는, 판독, 기입, 초기화에 필요한 각종 동작 전압을 생성한다. 타이밍 제너레이터(TMG)(32)는, CPU(2)등으로부터 HACSP에 공급되는 액세스 스트로브 신호, FSQC(7)로부터 LACSP에 공급되는 액세스 커맨드 등에 따라, 내부 동작 타이밍을 규정하는 내부 제어 신호를 생성한다.
플래시 메모리의 제어부는, FSQC(7)와 타이밍 제너레이터(32)를 포함한다.
(트윈 셀 데이터의 판독)
도 8은, 제2 실시 형태의 트윈 셀 데이터의 판독계, 기입계, 소거계의 상세한 회로 구성을 나타내는 도이다. 기입계의 주 비트선으로서 WMBL_0P 내지 WMBL_3P, WMBL_0N 내지 WMBL_3N의 8개가 예시되고, 거기에 접속되는 메모리 매트로서 1개의 메모리 매트가 예시된다. 특별히 제한되지 않지만, 부 비트선으로서 SBL_0P 내지 SBL_7P, SBL_0N 내지 SBL_7N이 배치되고, 1개의 기입계 주 비트선(WMBL)에 대하여 2개의 부 비트선(SBL)이 할당된다.
메모리 셀(MC1, MC2)에 대해서는 도시를 생략하고 있는 부 비트선(SBL)에 붙여진 참조 부호에 있어서의 숫자의 서픽스는 트윈 셀의 열 번호를 의미한다. 알파벳의 서픽스 P는, 트윈 셀의 한쪽의 메모리 셀(MC1)(포지티브 셀)에 접속되는 부 비트선인 것을 의미하고, 서픽스 N은 트윈 셀의 다른 쪽 메모리 셀(MC2)(네거티브 셀)에 접속되는 부 비트선인 것을 의미한다. 기입 주 비트선(WMBL)에 붙여진 참조 부호에 있어서의 알파벳의 서픽스 P는 트윈 셀의 포지티브 셀(MC1)에 접속되는 기입 주 비트선인 것을 의미하고, 서픽스 N은 트윈 셀의 네거티브 셀(MC2)에 접속되는 기입 주 비트선인 것을 의미하고, 숫자의 서픽스는 대응하는 트윈 셀의 열 번호 중 작은 쪽의 열 번호를 의미한다.
판독 열 셀렉터(22)를 스위치 제어하는 선택 신호(YR0N 내지 YR7N)는, 트윈 셀의 열 번호가 동등한 한 쌍의 부 비트선(SBL)을 선택하고, 선택한 포지티브 셀측의 부 비트선(SBL_iP)과 네거티브 셀측의 부 비트선(SBL_iN)을 계층 감지 증폭기(SA)의 차동 입력 단자에 접속한다. 계층 감지 증폭기(SA)는, 차동 입력 단자에 각각 전류원 트랜지스터(도시하지 않음)를 갖고, 판독 동작에 있어서 전류원 트랜지스터가 활성화된다. 판독 동작에 있어서 워드선에 의해 트윈 셀이 선택되면, 선택된 트윈 셀의 포지티브 셀(MC1)과 네거티브 셀(MC2)은, 기억하고 있는 트윈 셀 데이터에 따라서 상보적으로 스위치 동작하고, 그에 의해 계층 감지 증폭기(SA)의 차동 입력 단자에 전위차가 형성된다. 이 전위차를 계층 감지 증폭기(SA)가 증폭함으로써 판독계 주 비트선(RMBL)에 그 트윈 셀 데이터를 출력한다.
상기 트윈 셀의 열 번호 배치와 판독 열 셀렉터(22)에 의한 부 비트선의 선택 형태에 따라 판독 열 셀렉터(22)에 의해 선택되는 한 쌍의 부 비트선의 사이에는 그때 비선택이 되는 별도의 부 비트선이 배치되도록 되어 있다.
판독계 디스차지 회로(40)는, 디스차지 신호(DCR0, DCR1)에 의해 부 비트선(SBL)을 선택적으로 접지 전압(Vss)에 접속하는 회로이며, 부 비트선 셀렉터(20)에 의해 비선택이 되는 부 비트선(SBL)을 접지 전압(Vss)에 접속한다.
(트윈 셀 데이터의 통상 기입)
포지티브 셀(MC1)에 할당되는 주 비트선(WMBL_iP)(i=0 내지 3)에 대응하는 기입 래치 회로(54Pi)에는, 데이터 버스(PBUS_D)로부터 비반전 신호선(PSL)에 공급된 기입 데이터가 재기입 열 셀렉터(28)에 의해 선택되어 공급된다.
네거티브 셀(MC2)에 할당되는 주 비트선(WMBL_iN)(i=0 내지 3)에 대응하는 기입 래치 회로(54Ni)에는, 데이터 버스(PBUS_D)로부터 반전 신호선(NSL)에 공급된 반전 기입 데이터가 재기입 열 셀렉터(28)에 의해 선택되어 공급된다. ENDT는 신호선(PSL, NSL)에의 기입 데이터의 입력 게이트 신호이다.
포지티브 셀(MC1)에 할당되는 주 비트선(WMBL_iP)(i=0 내지 3)은, 재기입 열 셀렉터(28)를 통해서 비반전 베리파이 신호선(PVSL)에 공통 접속된다. 네거티브 셀(MC2)에 할당되는 주 비트선(WMBL_iN)(i=0 내지 3)은, 재기입 열 셀렉터(28)를 통해서 반전 베리파이 신호선(NVSL)에 공통 접속된다.
재기입 열 셀렉터(28)를 스위치 제어하는 라이트 선택 신호(YW0 내지 YW3)는, 트윈 셀의 열 번호가 동등한 한 쌍의 주 비트선(WMBL_jP, WMBL_jN)(j=0 내지 3 중 어느 하나)을 신호선(PSL, NSL)에 접속하고, 또한 그것에 대응하는 기입 래치 회로(54Pj, 54Nj)를 신호선(PSL, NSL)에 접속한다.
통상의 기입 동작에 있어서, 데이터 버스(PBUS_D)로부터 입력된 기입 데이터는, 상보 데이터로서 신호선(PSL, NSL)에 입력되고, 재기입 열 셀렉터(28)에 의해 선택되는 한 쌍의 기입 래치 회로(54Pj, 54Nj)에 래치된다. 기입 래치 회로(54Pj, 54Nj)의 한쪽은 데이터 "1", 다른 쪽은 데이터 "0"을 래치한다.
래치 데이터 "1"에 대응하는 주 비트선(WMBL)에는, 소스선(SL)으로부터의 기입 전류가 흐르지 않고, 래치 데이터 "0"에 대응하는 주 비트선(WMBL)에는, 기입 펄스(WPLS)의 펄스폭에 따라서 소스선(SL)으로부터의 기입 전류가 흐른다. 이에 의해, 선택된 트윈 셀의 한쪽의 메모리 셀에는 셀 데이터 "0"이 기입되고(즉, 역치 전압(Vth)이 증가), 다른 쪽의 메모리 셀에는 셀 데이터 "1"이 기입된다(즉, 역치 전압(Vth)이 변화하지 않는다).
기입 베리파이에 있어서는, 기입 동작이 선택된 트윈 셀의 기억 정보를 대응하는 한 쌍의 주 비트선(WMBL_jP, WMBL_jN)(j=0 내지 3 중 어느 하나)에 판독해서 재기입 열 셀렉터(28)에 의해 베리파이 신호선(PVSL, NVSL)에 전달하고, 베리파이 감지 증폭기(VSA_P, VSA_N)에 보낸다.
베리파이 감지 증폭기(VSA_P)는, 포지티브 셀(MC1)로부터 출력되는 전류와 참조 전류의 대소 관계를 비교함으로써, 포지티브 셀(MC1)의 역치 전압(Vth)이 기입 베리파이 레벨(WREV)보다도 큰지 여부를 조사한다. 베리파이 감지 증폭기(VSA_P)는, 포지티브 셀(MC1)의 역치 전압(Vth)이 기입 베리파이 레벨(WREV)보다도 큰 경우에, 「L」 레벨을 출력한다. 베리파이 감지 증폭기(VSA_P)는, 포지티브 셀(MC1)의 역치 전압(Vth)이 기입 베리파이 레벨(WREV) 이하인 경우에, 「H」 레벨을 출력한다.
베리파이 감지 증폭기(VSA_N)는, 네거티브 셀(MC2)로부터 출력되는 전류와 참조 전류의 대소 관계를 비교함으로써, 네거티브 셀(MC2)의 역치 전압(Vth)이 기입 베리파이 레벨(WREV)보다도 큰지 여부를 조사한다. 베리파이 감지 증폭기(VSA_N)는, 네거티브 셀(MC2)의 역치 전압(Vth)이 기입 베리파이 레벨(WREV)보다도 큰 경우에, 「L」 레벨을 출력한다. 베리파이 감지 증폭기(VSA_N)는, 네거티브 셀(MC2)의 역치 전압(Vth)이 기입 베리파이 레벨(WREV) 이하인 경우에, 「H」 레벨을 출력한다.
또한, 기입 동작에 있어서 기입 데이터가 저장된 기입 래치 회로(54Pj, 54Nj)의 유지 데이터를 동일하게 재기입 열 셀렉터(28)에 의해 신호선(PSDL, NSL)에 전달한다. 베리파이 감지 증폭기(VSA_P)의 출력과 신호선(PSL)의 비반전 기입 데이터의 일치를 배타적 논리합 게이트(EXOR_P)에 의해 조사함으로써 포지티브 셀(MC1)의 데이터 기입 상태를 검증한다. 마찬가지로, 베리파이 감지 증폭기(VSA_N)의 출력과 반전 신호선(NSL)의 반전 기입 데이터의 일치를 배타적 논리합 게이트(EXOR_N)에 의해 조사함으로써 네거티브 셀(MC2)의 데이터 기입 상태를 검증한다.
배타적 논리합 게이트(EXOR_P)의 출력(OUT1)과, 배타적 논리합 게이트(EXOR_N)의 출력(OUT2)에 대하여 앤드 게이트(AND)에 의해 논리곱을 취하고, 그 논리곱의 결과가 1비트의 기입 데이터에 대한 기입 베리파이 결과(OUT3)로서, AND 게이트(AND)로부터 출력된다. 기입 데이터가 복수 비트인 경우에는 복수 비트분의 배타적 논리합 게이트의 모든 출력에 대하여 논리곱을 취해서 베리파이 결과를 얻게 된다. 베리파이 결과(OUT3)는, 주변 데이터 버스(PBUS_D)를 통해서 플래시 시퀀서(7)에 공급된다.
또한, 배타적 논리합 게이트(EXOR_P)의 출력(OUT1)과 배타적 논리합 게이트(EXOR_N)의 출력(OUT2)은, 데이터 셀렉터(SEL)를 통해서 선택적으로 주변 데이터 버스(PBUS_D)를 통해서 플래시 시퀀서(7)에 공급된다.
기입계 디스차지 회로(41)는, 디스차지 신호(DCW0, DCW1)에 의해 주 비트선(WMBL)을 선택적으로 접지 전압(Vss)에 접속하는 회로이며, 재기입 열 셀렉터(28)에 의해 비선택이 되는 주 비트선(WBML)을 접지 전압(Vss)에 접속한다.
소거 베리파이 회로(90)는, 소거 단위마다 설치되어 소거 베리파이를 실행한다. 소거 베리파이에 있어서는, 소거 대상 영역의 각 트윈 셀의 기억 정보가 부 비트선(SBL_iP, SBL_iN)에 출력되어서, 베리파이 감지 증폭기(ESA_Pi, ESA_Ni)에 보내진다.
도 9는, 소거 베리파이 회로(90)의 구성을 나타내는 도이다. 여기에서는, 소거 단위가 (M+1)개의 열의 트윈 셀인 것으로 한다. 즉, 2×(M+1)개의 열의 메모리 셀이 소거 단위이다.
소거 베리파이 회로(90)는, 베리파이 감지 증폭기(ESA_P0 내지 ESA_PM)와, 베리파이 감지 증폭기(ESA_NO 내지 ESA_NM)와, AND 게이트(LG0 내지 LGM)와, AND 게이트(LGA)를 구비한다.
베리파이 감지 증폭기(ESA_Pi)(i=0 내지 M)는, 포지티브 셀(MC1)로부터 출력되는 전류와 참조 전류의 대소 관계를 비교함으로써, 포지티브 셀(MC1)의 역치 전압(Vth)이 소거 베리파이 레벨(EREV)보다도 작은지 여부를 조사한다. 베리파이 감지 증폭기(ESA_Pi)는, 포지티브 셀(MC1)의 역치 전압(Vth)이 소거 베리파이 레벨(EREV)보다도 작은 경우에, 「H」 레벨을 출력한다. 베리파이 감지 증폭기(ESA_Pi)는, 포지티브 셀(MC1)의 역치 전압(Vth)이 소거 베리파이 레벨(EREV) 이상인 경우에, 「L」 레벨을 출력한다.
베리파이 감지 증폭기(ESA_Ni)는, 네거티브 셀(MC2)로부터 출력되는 전류와 참조 전류의 대소 관계를 비교함으로써, 네거티브 셀(MC2)의 역치 전압(Vth)이 소거 베리파이 레벨(EREV)보다도 작은지 여부를 조사한다. 베리파이 감지 증폭기(ESA_Ni)는, 네거티브 셀(MC2)의 역치 전압(Vth)이 소거 베리파이 레벨(EREV)보다도 작은 경우에, 「H」 레벨을 출력한다. 베리파이 감지 증폭기(ESA_Ni)는, 네거티브 셀(MC2)의 역치 전압(Vth)이 소거 베리파이 레벨(EREV) 이상인 경우에, 「L」 레벨을 출력한다.
AND 게이트(LGi)는, 베리파이 감지 증폭기(ESA_Pi)와 베리파이 감지 증폭기(ESA_Ni)와의 논리곱을 출력한다.
AND 게이트(LGA)는, AND 게이트(LG0 내지 LGM)의 출력의 논리곱(OUT4)을 주변 데이터 버스(PBUS_D)를 통해서 플래시 시퀀서(7)에 출력한다.
(기입 래치 회로)
도 10은, 제2 실시 형태의 기입 래치 회로(54Pi)(i=0 내지 3)의 구성을 나타내는 도이다. 도 10에 도시한 바와 같이, 기입 래치 회로(54Pi)는, 세트부(281)와, 데이터 입력부(82)와, 데이터 유지부(83)와, 설정부(84)와, 인버터(IV4)를 구비한다.
세트부(281)는, P채널 MOS 트랜지스터(P1)와, N채널 MOS 트랜지스터(N21)를 포함한다. P채널 MOS 트랜지스터(P1)는, 전원 전압(VDD)의 라인과 노드(NDP1)의 사이에 설치된다. P채널 MOS 트랜지스터(P1)의 게이트는, 반전 래치 세트 하이 신호(/LSH)를 받는다. N채널 MOS 트랜지스터(N21)는, 노드(NDP1)와 접지 전압(Vss)의 라인과의 사이에 설치된다. N채널 MOS 트랜지스터(N21)의 게이트는, 래치 세트 로우 신호(LSL)를 받는다.
데이터 입력부(82)는, 인버터(IV1)와, 스위치(SW1)를 포함한다. 인버터(IV1)는, 래치 스위치 신호(LSW)를 받는다. 스위치(SW1)는, 비반전 신호선(PSL)을 통해서 전송되는 비반전 데이터를 받고, 래치 스위치 신호(LSW) 및 인버터(IV1)의 출력(즉, 래치 스위치 신호(LSW)의 반전 신호)에 의해 제어된다. 스위치(SW1)는, 래치 스위치 신호(LSW)가 "H" 레벨일 때, 비반전 신호선(PSL)을 통해서 전송되는 비반전 데이터를 노드(NDP1)에 전달한다.
데이터 유지부(83)는, 교호(交互) 접속되는 인버터(IV2)와 인버터(IV3)를 포함한다.
인버터(IV2)의 입력 및 인버터(IV3)의 출력이 노드(NDP1)에 접속되고, 인버터(IV2)의 출력 및 인버터(IV3)의 입력이 노드(NDP2)에 접속된다.
인버터(IV4)의 입력은, 노드(NDP2)에 접속된다.
설정부(84)는, 전원 전압(VDD)의 라인과 접지 전압(Vss)의 라인과의 사이에 설치된 P채널 MOS 트랜지스터(P2, P3)와, N채널 MOS 트랜지스터(N2, N3, N4)와, 인버터(IV5)를 포함한다. 인버터(IV5)는, 프로그램 펄스 유효 신호(PPE)를 받는다. P채널 MOS 트랜지스터(P2)의 게이트는, 인버터(IV5)의 출력과 접속된다. P채널 MOS 트랜지스터(P3)의 게이트 및 N채널 MOS 트랜지스터(N2)의 게이트는, 노드(NDP2)에 접속된다. N채널 MOS 트랜지스터(N3)의 게이트는, 프로그램 펄스 유효 신호(PPE)를 받는다. N채널 MOS 트랜지스터(N4)의 게이트는, 기입 펄스(WPLS)를 받는다. P채널 MOS 트랜지스터(P3)와 N채널 MOS 트랜지스터(N2)와의 사이의 노드(NDP3)가 주 비트선(WMBL_iP)에 접속된다.
트윈 셀 데이터 "1"의 기입 시에는, 비반전 신호선(PSL)을 통해서 "H" 레벨이 보내져 오고, 노드(NDP1)의 데이터, 즉, 기입 래치 데이터가 "H" 레벨이 되고, 주 비트선(WMBL_iP)의 전압이 VDD가 된다.
한편, 트윈 셀 데이터 "0"의 기입 시에는, 비반전 신호선(PSL)을 통해서 "L" 레벨이 보내져 오고, 노드(NDP1)의 데이터, 즉, 기입 래치 데이터가 "L" 레벨이 되고, 기입 펄스(WPLS)가 활성화된 기간, 주 비트선(WMBL_iP)이 접지 전압(Vss)과 접속되어, 주 비트선(WMBL_iP)에 기입 전류가 흐른다.
프리라이트 시에는, 래치 세트 로우 신호(LSL)가 「H」 레벨, 반전 래치 세트 하이 신호(/LSH)가 「H」 레벨로 설정됨으로써, 노드(NDP1)의 데이터, 즉, 기입 래치 데이터가 "L" 레벨이 된다. 그리고, 기입 펄스(WPLS)가 활성화된 기간, 주 비트선(WMBL_iP)가 접지 전압(Vss)과 접속되어, 주 비트선(WMBL_iP)에 기입 전류가 흐른다.
도 11은, 제2 실시 형태의 기입 래치 회로(54Ni)(i=0 내지 3)의 구성을 나타내는 도이다. 도 11에 도시한 바와 같이, 기입 래치 회로(54Ni)는, 세트부(291)와, 데이터 입력부(92)와, 데이터 유지부(93)와, 설정부(94)와, 인버터(IV9)를 구비한다.
세트부(291)는, P채널 MOS 트랜지스터(P4)와, N채널 MOS 트랜지스터(N25)를 포함한다. P채널 MOS 트랜지스터(P4)는, 전원 전압(VDD)의 라인과 노드(NDN1)의 사이에 설치된다. P채널 MOS 트랜지스터(P4)의 게이트는, 반전 래치 세트 하이 신호(/LSH)를 받는다. N채널 MOS 트랜지스터(N25)는, 노드(NDN1)와 접지 전압(Vss)의 라인과의 사이에 설치된다. N채널 MOS 트랜지스터(N25)의 게이트는, 래치 세트 로우 신호(LSL)를 받는다.
데이터 입력부(92)는, 인버터(IV6)와, 스위치(SW2)를 포함한다. 인버터(IV6)는, 래치 스위치 신호(LSW)를 받는다. 스위치(SW2)는, 반전 신호선(NSL)을 통해서 전송되는 반전 데이터를 받아, 래치 스위치 신호(LSW) 및 인버터(IV6)의 출력(즉, 래치 스위치 신호(LSW)의 반전 신호)에 의해 제어된다. 스위치(SW2)는, 래치 스위치 신호(LSW)가 "H" 레벨일 때, 반전 신호선(NSL)을 통해서 전송되는 반전 데이터를 노드(NDN1)에 전달한다.
데이터 유지부(93)는, 교호 접속되는 인버터(IV7)와 인버터(IV8)를 포함한다. 인버터(IV7)의 입력 및 인버터(IV8)의 출력이 노드(NDN1)에 접속되고, 인버터(IV7)의 출력 및 인버터(IV8)의 입력이 노드(NDN2)에 접속된다.
인버터(IV9)의 입력은, 노드(NDN2)에 접속된다.
설정부(94)는, 전원 전압(VDD)의 라인과 접지 전압(Vss)의 라인과의 사이에 설치된 P채널 MOS 트랜지스터(P5, P6)와, N채널 MOS 트랜지스터(N6, N7, N8)와, 인버터(IV10)를 포함한다. 인버터(IV10)는, 프로그램 펄스 유효 신호(PPE)를 받는다. P채널 MOS 트랜지스터(P5)의 게이트는, 인버터(IV10)의 출력과 접속된다. P채널 MOS 트랜지스터(P6)의 게이트 및 N채널 MOS 트랜지스터(N6)의 게이트는, 노드(NDN2)에 접속된다. N채널 MOS 트랜지스터(N7)의 게이트는, 프로그램 펄스 유효 신호(PPE)를 받는다. N채널 MOS 트랜지스터(N8)의 게이트는, 기입 펄스(WPLS)를 받는다. P채널 MOS 트랜지스터(P6)와 N채널 MOS 트랜지스터(N6)와의 사이의 노드(NDN3)가 주 비트선(WMBL_iN)에 접속된다.
트윈 셀 데이터 "1"의 기입 시에는, 반전 신호선(NSL)을 통해서 "L" 레벨이 보내져 오고, 노드(NDN1)의 데이터, 즉, 기입 래치 데이터가 "L" 레벨이 되고, 기입 펄스(WPLS)가 활성화된 기간, 주 비트선(WMBL_iN)이 접지 전압(Vss)과 접속되어, 주 비트선(WMBL_iN)에 기입 전류가 흐른다.
한편, 트윈 셀 데이터 "0"의 기입 시에는, 반전 신호선(NSL)을 통해서 "H" 레벨이 보내져 오고, 노드(NDN1)의 데이터, 즉, 기입 래치 데이터가 "H" 레벨이 되고, 주 비트선(WMBL_iN)의 전압이 VDD가 된다.
프리라이트 시에는, 래치 세트 로우 신호(LSL)가 「H」 레벨, 반전 래치 세트 하이 신호(/LSH)가 「H」 레벨로 설정됨으로써, 노드(NDN1)의 데이터, 즉, 기입 래치 데이터가 "L" 레벨이 된다. 그리고, 기입 펄스(WPLS)가 활성화된 기간, 주 비트선(WMBL_iN)이 접지 전압(Vss)과 접속되어, 주 비트선(WMBL_iN)에 기입 전류가 흐른다.
(트윈 셀 데이터의 소거)
도 12는, 제2 실시 형태의 트윈 셀 데이터의 소거 처리의 수순을 나타내는 흐름도이다.
먼저, 플래시 시퀀서(7)가, 소거 대상 영역을 설정한다(스텝 S101).
이어서, 플래시 시퀀서(7)가 스텝 S102 내지 S106의 베리파이 포함(있음) 양쪽 셀(포지티브 셀(MC1)과 네거티브 셀(MC2))의 기입을 제어한다.
플래시 시퀀서(7)가, 소거 대상 영역에 포함되는 모든 양쪽 셀(포지티브 셀(MC1)과 네거티브 셀(MC2))에의 기입 래치 데이터를 "0"으로 설정한다. 구체적으로는, 플래시 시퀀서(7)가, 도 9의 기입 래치 회로(54Pi)에 있어서, 래치 세트 하이 신호를 「L」 레벨로 설정하고, 래치 세트 로우 신호를 「H」 레벨로 설정한다. 이에 의해, 노드(NDP1)의 데이터, 즉, 기입 래치 데이터가 「L」 레벨이 된다. 또한, 플래시 시퀀서(7)가, 도 10의 기입 래치 회로(54Ni)에 있어서, 래치 세트 하이 신호를 「L」 레벨로 설정하고, 래치 세트 로우 신호를 「H」 레벨로 설정한다. 이에 의해, 노드(NDN1)의 데이터, 즉, 기입 래치 데이터가 「L」 레벨이 된다(스텝 S102).
이어서, 플래시 시퀀서(7)가, 기입 모드로 설정한다(스텝 S103).
이어서, 플래시 시퀀서(7)가, 소거 대상 영역의 모든 양쪽 셀에 기입용의 전압을 인가한다. 즉, 플래시 시퀀서(7)는, 메모리 게이트(MG)의 전압을 10V, 소스선(SL)의 전압을 6V, 컨트롤 게이트(CG)의 전압을 1.5V로 설정한다.
기입 펄스(WPLS)가 활성화된 기간, 도 9의 기입 래치 회로(54Pi)에 있어서, 주 비트선(WMBL_iP)이 접지 전압(Vss)과 접속되어, 주 비트선(WMBL_iP)에 기입 전류가 흐른다. 이에 의해, 주 비트선(WMBL_iP)과 접속되는 부 비트선(SBL_iP, SBL_i+4P)에 기입 전류가 흐른다.
또한, 기입 펄스(WPLS)가 활성화된 기간, 도 10의 기입 래치 회로(54Ni)에 있어서, 주 비트선(WMBL_iN)이 접지 전압(Vss)과 접속되어, 주 비트선(WMBL_iN)에 기입 전류가 흐른다. 이에 의해, 주 비트선(WMBL_iN)과 접속되는 부 비트선(SBL_iN, SBL_i+4N)에 기입 전류가 흐른다.
이상의 결과, 소거 대상 영역에 포함되는 모든 양쪽 셀의 역치 전압(Vth)이 증가한다(스텝 S104).
이어서, 기입 베리파이 체크가 행하여진다. 즉, 베리파이 감지 증폭기(VSA_P)는, 포지티브 셀(MC1)의 역치 전압(Vth)이 기입 베리파이 레벨(WREV)보다도 큰 경우에 「L」 레벨의 신호를 출력한다. 베리파이 감지 증폭기(VSA_N)는, 네거티브 셀(MC2)의 역치 전압(Vth)이 기입 베리파이 레벨(WREV)보다도 큰 경우에 「L」 레벨의 신호를 출력한다.
배타적 논리합 게이트(EXOR_P)는, 베리파이 감지 증폭기(VSA_P)의 출력과, 기입 래치 회로(54Pi)로부터 신호선(PSL)에 출력된 기입 래치 데이터 "0"의 배타적 논리합을 출력한다. 배타적 논리합 게이트(EXOR_P)의 출력(OUT1)은, 주변 데이터 버스(PBUS_D)를 통해서 플래시 시퀀서(7)에 보내진다. 출력(OUT1)은, 포지티브 셀(MC1)의 역치 전압(Vth)이 기입 베리파이 레벨(WREV)보다도 큰 경우에 「H」 레벨이 된다.
배타적 논리합 게이트(EXOR_N)는, 베리파이 감지 증폭기(VSA_N)의 출력과, 기입 래치 회로(54Ni)로부터 반전 신호선(NSL)에 출력된 기입 래치 데이터 "0"의 배타적 논리합을 출력한다. 배타적 논리합 게이트(EXOR_N)의 출력(OUT2)은, 주변 데이터 버스(PBUS_D)를 통해서 플래시 시퀀서(7)에 보내진다. 출력(OUT2)은, 네거티브 셀(MC2)의 역치 전압(Vth)이 기입 베리파이 레벨(WREV)보다도 큰 경우에 「H」 레벨이 된다(스텝 S105).
소거 대상 영역에 포함되는 모든 양쪽 셀의 역치 전압(Vth)이 기입 베리파이 레벨(WREV)보다도 크지 않은 경우에는(스텝 S106에서 "아니오"), 플래시 시퀀서(7)는 기입 모드를 유지한다. 즉, 스텝 S104 및 S105의 처리가 반복된다.
소거 대상 영역에 포함되는 모든 양쪽 셀의 역치 전압(Vth)이, 기입 베리파이 레벨(WREV)보다도 큰 경우에는(스텝 S106에서 "예"), 플래시 시퀀서(7)는 다음의 소거 처리를 제어한다(스텝 S107).
도 13은, 트윈 셀 데이터의 소거 처리의 수순을 나타내는 흐름도이다.
플래시 시퀀서(7)가 소거 모드로 설정한다(스텝 S801).
이어서, 플래시 시퀀서(7)가, 소거 대상 영역에 포함되는 모든 양쪽 셀에 소거용의 전압을 인가한다. 즉, 플래시 시퀀서(7)는, 메모리 게이트(MG)의 전압을 10V, 소스선(SL)의 전압을 6V, 컨트롤 게이트(CG)의 전압을 1.5V로 설정한다(스텝 S802).
이어서, 소거 베리파이 체크가 행하여진다. 즉, 베리파이 감지 증폭기(ESA_Pi)는, 포지티브 셀(MC1)의 역치 전압(Vth)이 소거 베리파이 레벨(EREV)보다도 작은 경우에는 「H」 레벨의 신호를 출력한다. 베리파이 감지 증폭기(ESA_Ni)는, 네거티브 셀(MC2)의 역치 전압(Vth)이 소거 베리파이 레벨(EREV)보다도 작은 경우에는 「H」 레벨의 신호를 출력한다.
AND 게이트(LGi)는, 베리파이 감지 증폭기(ESA_Pi)의 출력과, 베리파이 감지 증폭기(ESA_Ni)의 출력의 논리곱을 출력한다. AND 게이트(LGA)는, AND 게이트(LG0 내지 LGM)의 출력의 논리곱을 출력한다. AND 게이트(LGA)의 출력(OUT4)은, 주변 데이터 버스(PBUS_D)를 통해서 플래시 시퀀서(7)에 보내진다. 출력(OUT4)은, 소거 대상 영역에 포함되는 모든 포지티브 셀(MC1)의 역치 전압(Vth)이 소거 베리파이 레벨(EREV)보다도 작고, 또한 소거 대상 영역에 포함되는 모든 네거티브 셀(MC2)의 역치 전압(Vth)이 소거 베리파이 레벨(EREV)보다도 작은 경우에 「H」 레벨이 된다(스텝 S803).
소거 대상 영역에 포함되는 모든 양쪽 셀의 역치 전압(Vth)이 소거 베리파이 레벨(EREV)보다도 작지 않은 경우에는(스텝 S804에서 "아니오"), 플래시 시퀀서(7)는 소거 모드를 유지한다. 즉, 스텝 S802 및 S803의 처리가 반복된다.
소거 대상 영역에 포함되는 모든 양쪽 셀의 역치 전압(Vth)이, 소거 베리파이 레벨(EREV)보다도 작은 경우에는(스텝 S804에서 "예"), 플래시 시퀀서(7)는 소거 처리를 종료한다.
도 14는, 제2 실시 형태에서의, 트윈 셀 데이터의 소거에 의한 포지티브 셀(MC1)과 네거티브 셀(MC2)의 역치 전압(Vth)의 변화의 예를 나타내는 도이다.
도 14의 (a)는 트윈 셀 데이터가 "1"인 경우의 예이다.
제1 단계의 베리파이 포함 양쪽 셀에의 기입에 의해, 포지티브 셀(MC1) 및 네거티브 셀(MC2)의 역치 전압(Vth)이 증가한다. 네거티브 셀(MC2)의 역치 전압(Vth)은, 포화 레벨에 달하기 때문에 증가량은 소량이다.
여기서, 기입 베리파이가 행하여지기 때문에, 포지티브 셀(MC1)의 역치 전압(Vth)이 기입 베리파이 레벨(WREV)보다도 커져서, 네거티브 셀(MC2)의 역치 전압(Vth)과의 차가 미소하게 된다. 그 때문에, 제2 단계의 소거 처리 후의 블랭크 소거 상태에서는, 포지티브 셀(MC1)과 네거티브 셀(MC2)의 역치 전압(Vth)의 차가 미소하게 된다. 그 결과, 트윈 셀 데이터 소거 전에, 트윈 셀이 유지하고 있는 데이터 "1"이 판독되는 것을 방지할 수 있다.
도 14의 (b)는 트윈 셀 데이터가 "0"인 경우의 예이다.
제1 단계의 베리파이 포함 양쪽 셀에의 기입에 의해, 포지티브 셀(MC1) 및 네거티브 셀(MC2)의 역치 전압(Vth)이 증가한다. 포지티브 셀(MC1)의 역치 전압(Vth)은, 포화 레벨에 달하기 때문에 증가량은 소량이다. 여기서, 기입 베리파이가 행하여지기 때문에, 네거티브 셀(MC2)의 역치 전압(Vth)이 기입 베리파이 레벨(WREV)보다도 커져서, 포지티브 셀(MC1)의 역치 전압(Vth)과의 차가 미소하게 된다. 그 때문에, 제2 단계의 소거 처리 후의 블랭크 소거 상태에서는, 포지티브 셀(MC1)과 네거티브 셀(MC2)의 역치 전압(Vth)의 차가 미소하게 된다. 그 결과, 트윈 셀 데이터 소거 전에, 트윈 셀이 유지하고 있는 데이터 "0"이 판독되는 것을 방지할 수 있다.
이상과 같이, 본 실시 형태에 의하면, 트윈 셀 데이터의 소거 요구를 받았을 때, 양쪽 셀의 역치 전압을 감소시키기 전에, 양쪽 셀의 역치 전압을 증가시켜서 기입 베리파이 레벨을 초과하도록 한다. 이에 의해, 양쪽 셀의 역치 전압을 감소시킨 후의 양쪽 셀의 역치 전압이 트윈 셀 데이터 소거 전의 기입 상태와 무관계로 할 수 있어, 트윈 셀 데이터 소거 전의 기입 상태가 판독된다는 보안상의 문제를 해결할 수 있다.
[제3 실시 형태]
도 15는, 제3 실시 형태의 트윈 셀 데이터의 소거 처리의 수순을 나타내는 흐름도이다.
먼저, 플래시 시퀀서(7)가, 소거 대상 영역을 설정한다(스텝 S201).
이어서, 플래시 시퀀서(7)는, 스텝 S202 내지 S205의 베리파이 비포함(없음) 양쪽 셀 기입을 제어한다.
플래시 시퀀서(7)가, 소거 대상 영역에 포함되는 모든 양쪽 셀(포지티브 셀(MC1)과 네거티브 셀(MC2))에의 기입 래치 데이터를 "0"으로 설정한다. 구체적으로는, 플래시 시퀀서(7)가, 도 9의 기입 래치 회로(54Pi)에 있어서, 래치 세트 하이 신호를 「L」 레벨로 설정하고, 래치 세트 로우 신호를 「H」 레벨로 설정한다. 이에 의해, 노드(NDP1)의 데이터, 즉, 기입 래치 데이터가 「L」 레벨이 된다. 또한, 도 10의 기입 래치 회로(54Ni)에 있어서, 래치 세트 하이 신호를 「L」 레벨로 설정하고, 래치 세트 로우 신호를 「H」 레벨로 설정한다. 이에 의해, 노드(NDN1)의 데이터, 즉, 기입 래치 데이터가 「L」 레벨이 된다(스텝 S202).
이어서, 플래시 시퀀서(7)가, 기입 모드로 설정한다(스텝 S203).
이어서, 플래시 시퀀서(7)가, 소거 대상 영역의 모든 양쪽 셀에 기입용의 전압을 인가한다. 즉, 플래시 시퀀서(7)는, 메모리 게이트(MG)의 전압을 10V, 소스선(SL)의 전압을 6V, 컨트롤 게이트(CG)의 전압을 1.5V로 설정한다. 여기서, 상기 설명한 프리라이트와 마찬가지로, 인가하는 전압을 통상의 기입용의 전압보다도 작게 하거나, 기입 펄스(WPLS)를 부여하는 기간을 짧게 함으로써, 통상의 기입시보다도 약한 기입을 행하는 것으로 해도 된다. 프리라이트에서는, 역치 전압이 작은 쪽의 메모리 셀의 역치 전압의 증가량이, 통상의 기입시의 역치 전압(Vth)의 증가량보다도 작아진다.
기입 펄스(WPLS)가 활성화된 기간, 도 9의 기입 래치 회로(54Pi)에 있어서, 주 비트선(WMBL_iP)이 접지 전압(Vss)과 접속되어, 주 비트선(WMBL_iP)에 기입 전류가 흐른다. 이에 의해, 주 비트선(WMBL_iP)과 접속되는 부 비트선(SBL_iP, SBL_i+4P)에 기입 전류가 흐른다.
또한, 기입 펄스(WPLS)가 활성화된 기간, 도 10의 기입 래치 회로(54Ni)에 있어서, 주 비트선(WMBL_iN)이 접지 전압(Vss)과 접속되어, 주 비트선(WMBL_iN)에 기입 전류가 흐른다. 이에 의해, 주 비트선(WMBL_iN)과 접속되는 부 비트선(SBL_iN, SBL_i+4N)에 기입 전류가 흐른다.
이상의 결과, 소거 대상 영역에 포함되는 모든 양쪽 셀의 역치 전압(Vth)이 증가한다(스텝 S204).
이어서, 스텝 S204의 처리가 2회 행하여진 후(스텝 S205에서 "예"), 플래시 시퀀서(7)는, 다음의 스텝 S206 내지 S209의 베리파이 비포함 네거티브 셀 기입을 제어한다.
플래시 시퀀서(7)가, 소거 대상 영역에 포함되는 네거티브 셀(MC2)에의 기입 래치 데이터를 "0"으로 설정하고, 포지티브 셀(MC1)에의 기입 래치 데이터를 "1"로 설정한다. 구체적으로는, 플래시 시퀀서(7)가, 도 9의 기입 래치 회로(54Pi)에 있어서, 래치 세트 하이 신호를 「H」 레벨로 설정하고, 래치 세트 로우 신호를 「L」 레벨로 설정한다. 이에 의해, 노드(NDP1)의 데이터, 즉, 기입 래치 데이터가 「H」 레벨이 된다. 또한, 플래시 시퀀서(7)가 도 10의 기입 래치 회로(54Ni)에 있어서, 래치 세트 하이 신호를 「L」 레벨로 설정하고, 래치 세트 로우 신호를 「H」 레벨로 설정한다. 이에 의해, 노드(NDN1)의 데이터, 즉, 기입 래치 데이터가 「L」 레벨이 된다(스텝 S206).
이어서, 플래시 시퀀서(7)가, 기입 모드로 설정한다(스텝 S207).
이어서, 플래시 시퀀서(7)가 소거 대상 영역의 모든 양쪽 셀에 기입용의 전압을 인가한다. 즉, 플래시 시퀀서(7)는, 메모리 게이트(MG)의 전압을 10V, 소스선(SL)의 전압을 6V, 컨트롤 게이트(CG)의 전압을 1.5V로 설정한다. 여기서, 상기 설명한 프리라이트와 마찬가지로, 인가하는 전압을 통상의 기입용의 전압보다도 작게 하거나, 기입 펄스(WPLS)를 부여하는 기간을 짧게 함으로써, 통상의 기입 시보다도 약한 기입을 행하는 것으로 해도 된다.
기입 펄스(WPLS)가 활성화된 기간, 도 9의 기입 래치 회로(54Pi)에 있어서, 주 비트선(WMBL_iP)이 전원 전압(VDD)과 접속되어, 주 비트선(WMBL_iP)에 기입 전류가 흐르지 않는다. 이에 의해, 주 비트선(WMBL_iP)과 접속되는 부 비트선(SBL_iP, SBL_i+4P)에 기입 전류가 흐르지 않는다.
또한, 기입 펄스(WPLS)가 활성화된 기간, 도 10의 기입 래치 회로(54Ni)에 있어서, 주 비트선(WMBL_iN)이 접지 전압(Vss)과 접속되어, 주 비트선(WMBL_iN)에 기입 전류가 흐른다. 이에 의해, 주 비트선(WMBL_iN)과 접속되는 부 비트선(SBL_iN, SBL_i+4N)에 기입 전류가 흐른다.
이상의 결과, 소거 대상 영역에 포함되는 모든 네거티브 셀(MC2)의 역치 전압(Vth)이 증가한다(스텝 S208).
이어서, 스텝 S208의 처리가 2회 행하여진 후, (스텝 S209에서 "예"), 플래시 시퀀서(7)는, 다음의 소거 처리를 제어한다(스텝 S107).
도 16은, 제3 실시 형태에서의, 트윈 셀 데이터의 소거에 의한 포지티브 셀(MC1)과 네거티브 셀(MC2)의 역치 전압(Vth)의 변화의 예를 나타내는 도이다.
도 16의 (a)는, 트윈 셀 데이터가 "1"인 경우의 예이다.
제1 단계의 전반의 베리파이 비포함 양쪽 셀에의 기입에 의해, 포지티브 셀(MC1) 및 네거티브 셀(MC2)의 역치 전압(Vth)이 증가한다. 또한, 제1 단계의 후반의 베리파이 비포함 네거티브 셀(MC2)에의 기입에 의해, 네거티브 셀(MC2)의 역치 전압(Vth)이 더욱 증가하는데, 이에 의해 포지티브 셀(MC1)의 역치 전압(Vth)과 네거티브 셀(MC2)의 역치 전압(Vth)의 차가 확대된다. 그 때문에, 소거 처리 후의 블랭크 소거 상태에서는, 포지티브 셀(MC1)과 네거티브 셀(MC2)의 역치 전압(Vth)의 차가 검출 가능하게 된다. 그 결과, 트윈 셀 데이터 소거 전에, 트윈 셀이 유지하고 있는 데이터 "1"이 판독될 가능성이 있다. 그러나, 이것은 후술하는 바와 같이 문제가 되지 않는다.
도 16의 (b)는 트윈 셀 데이터가 "0"인 경우의 예이다.
제1 단계의 전반의 베리파이 비포함 양쪽 셀에의 기입에 의해, 포지티브 셀(MC1) 및 네거티브 셀(MC2)의 역치 전압(Vth)이 증가한다. 또한, 제1 단계의 후반의 베리파이 비포함 네거티브 셀(MC2)에의 기입에 의해, 네거티브 셀(MC2)의 역치 전압(Vth)이 더욱 증가하고, 그 결과, 포지티브 셀(MC1)의 역치 전압(Vth)과 네거티브 셀(MC2)의 역치 전압(Vth)과의 차가 축소된다. 그 때문에, 소거 처리 후의 블랭크 소거 상태에서는, 포지티브 셀(MC1)과 네거티브 셀(MC2)의 역치 전압(Vth)의 차가 미소하게 되어, 판독되는 데이터는 "0" 또는 "1"이 임의로 변동하는 값이 된다. 그 결과, 트윈 셀 데이터 소거 전에, 트윈 셀이 유지하고 있는 데이터 "0"이 판독되는 것을 방지할 수 있다.
이상과 같이, 트윈 셀 데이터 "1"이 "1"이라고 정확하게 판독될 가능성이 있지만, 트윈 셀 데이터 "0"은 "0"으로 판독되는지, "1"로 판독되는지 확실하지 않다. 그 결과, 판독된 값에 따라서 트윈 셀 데이터의 값을 특정하는 것이 곤란해져, 트윈 셀 데이터 소거 전의 기입 상태가 판독된다는 보안상의 문제를 해결할 수 있다.
또한, 제1 단계의 후반의 베리파이 비포함 네거티브 셀(MC2)에의 기입 대신에, 베리파이 비포함 포지티브 셀(MC1)에의 기입을 행해도, 상술한 실시 형태와 마찬가지로, 판독된 값에 따라서 트윈 셀 데이터의 값을 특정하는 것이 곤란해져, 보안을 확보할 수 있다.
[제3 실시 형태의 변형예]
도 17은, 제3 실시 형태의 변형예의 트윈 셀 데이터의 소거 처리의 수순을 나타내는 흐름도이다.
이 흐름도가 도 15의 흐름도와 상이한 점은, 베리파이 비포함 네거티브 셀 기입(스텝 S906 내지 S910)이다. 이하, 스텝 S206 내지 S910에 대해서 설명한다.
플래시 시퀀서(7)가, 소거 대상 영역에 포함되는 네거티브 셀(MC2)에의 기입 래치 데이터를 "0"으로 설정하고, 포지티브 셀(MC1)에의 기입 래치 데이터를 "1"로 설정한다. 구체적으로는, 플래시 시퀀서(7)가, 도 9의 기입 래치 회로(54Pi)에 있어서, 래치 세트 하이 신호를 「H」 레벨로 설정하고, 래치 세트 로우 신호를 「L」 레벨로 설정한다. 이에 의해, 노드(NDP1)의 데이터, 즉, 기입 래치 데이터가 「H」 레벨이 된다. 또한, 플래시 시퀀서(7)가, 도 10의 기입 래치 회로(54Ni)에 있어서, 래치 세트 하이 신호를 「L」 레벨로 설정하고, 래치 세트 로우 신호를 「H」 레벨로 설정한다. 이에 의해, 노드(NDN1)의 데이터, 즉, 기입 래치 데이터가 「L」 레벨이 된다(스텝 S906).
이어서, 플래시 시퀀서(7)가, 기입 모드로 설정한다(스텝 S907).
이어서, 플래시 시퀀서(7)가, 소거 대상 영역의 모든 양쪽 셀에 기입용의 전압을 인가한다. 즉, 플래시 시퀀서(7)는, 메모리 게이트(MG)의 전압을 10V, 소스선(SL)의 전압을 6V, 컨트롤 게이트(CG)의 전압을 1.5V로 설정한다. 여기에서는, 프리라이트와 같이, 인가하는 전압을 통상의 기입용의 전압보다도 작게 하거나, 기입 펄스(WPLS)를 부여하는 기간을 짧게 하는 것은 행하여지지 않는다.
기입 펄스(WPLS)가 활성화된 기간, 도 9의 기입 래치 회로(54Pi)에 있어서, 주 비트선(WMBL_iP)이 전원 전압(VDD)과 접속되어, 주 비트선(WMBL_iP)에 기입 전류가 흐르지 않는다. 이에 의해, 주 비트선(WMBL_iP)과 접속되는 부 비트선(SBL_iP, SBL_i+4P)에 기입 전류가 흐르지 않는다.
또한, 기입 펄스(WPLS)가 활성화된 기간, 도 10의 기입 래치 회로(54Ni)에 있어서, 주 비트선(WMBL_iN)이 접지 전압(Vss)과 접속되어, 주 비트선(WMBL_iN)에 기입 전류가 흐른다. 이에 의해, 주 비트선(WMBL_iN)과 접속되는 부 비트선(SBL_iN, SBL_i+4N)에 기입 전류가 흐른다.
이상의 결과, 소거 대상 영역에 포함되는 모든 네거티브 셀(MC2)의 역치 전압(Vth)이 증가한다(스텝 S908).
이어서, 기입 베리파이 체크가 행하여진다. 즉, 베리파이 감지 증폭기(VSA_N)는, 네거티브 셀(MC2)의 역치 전압(Vth)이 기입 베리파이 레벨(WREV)보다도 큰 경우에 「L」 레벨의 신호를 출력한다. 배타적 논리합 게이트(EXOR_N)는, 베리파이 감지 증폭기(VSA_N)의 출력과, 기입 래치 회로(54Ni)로부터 반전 신호선(NSL)에 출력된 기입 래치 데이터 "0"의 배타적 논리합을 출력한다. 배타적 논리합 게이트(EXOR_N)의 출력(OUT2)은, 주변 데이터 버스(PBUS_D)를 통해서 플래시 시퀀서(7)에 보내진다. 출력(OUT2)은, 네거티브 셀(MC2)의 역치 전압(Vth)이 기입 베리파이 레벨(WREV)보다도 큰 경우에 「H」 레벨이 된다(스텝 S909).
소거 대상 영역에 포함되는 모든 네거티브 셀(MC2)의 역치 전압(Vth)이 기입 베리파이 레벨(WREV)보다도 크지 않은 경우에는(스텝 S910에서 "아니오"), 플래시 시퀀서(7)는 기입 모드를 유지한다. 즉, 스텝 S908 및 S909의 처리가 반복된다.
소거 대상 영역에 포함되는 모든 네거티브 셀(MC2)의 역치 전압(Vth)이, 기입 베리파이 레벨(WREV)보다도 큰 경우에는(스텝 S910에서 "예"), 플래시 시퀀서(7)는, 다음의 소거 처리를 제어한다(스텝 S107).
본 변형예에 의하면, 제1 단계의 후반의 네거티브 셀(MC2)에의 기입에 있어서, 네거티브 셀(MC2)의 역치 전압(Vth)을 확실하게 소거 베리파이 레벨보다도 크게 하므로, 시큐리티를 보다 확실하게 확보할 수 있다.
[제4 실시 형태]
도 18은, 제4 실시 형태의 트윈 셀 데이터의 소거 처리의 수순을 나타내는 흐름도이다.
먼저, 플래시 시퀀서(7)가, 소거 대상 영역을 설정한다(스텝 S301).
이어서, 플래시 시퀀서(7)가, 소거 대상 영역의 트윈 셀 데이터의 판독을 제어한다. 플래시 시퀀서(7)가, 소거 대상 영역의 모든 양쪽 셀(포지티브 셀(MC1)과 네거티브 셀(MC2))에 판독용의 전압을 인가한다. 즉, 플래시 시퀀서(7)는, 메모리 게이트(MG)의 전압을 0V, 소스선(SL)의 전압을 0V, 컨트롤 게이트(CG)의 전압을 1.5V로 설정한다. 트윈 셀 데이터가 "0"인 경우에, 계층 감지 증폭기(SA)로부터 플래시 시퀀서(7)에 보내지는 데이터는 "0"이 되고, 트윈 셀 데이터가 "1"인 경우에, 계층 감지 증폭기(SA)로부터 플래시 시퀀서(7)에 보내지는 데이터는 "1"이 된다(스텝 302).
이어서, 플래시 시퀀서(7)가, 스텝 S303 내지 S307의 베리파이 포함 선택 셀의 기입을 제어한다.
플래시 시퀀서(7)가 판독한 데이터가 "0"인 경우에는, 네거티브 셀(MC2)에의 기입 래치 데이터를 "0"으로 설정하고, 포지티브 셀(MC1)에의 기입 래치 데이터를 "1"로 설정한다. 플래시 시퀀서(7)가 판독한 데이터가 "1"인 경우에는, 네거티브 셀(MC2)에의 기입 래치 데이터를 "1"로 설정하고, 포지티브 셀(MC1)에의 기입 래치 데이터를 "0"으로 설정한다.
구체적으로는, 판독한 데이터가 "1"인 경우에, 플래시 시퀀서(7)가, 도 9의 기입 래치 회로(54Pi)에 있어서, 래치 세트 하이 신호를 「L」 레벨로 설정하고, 래치 세트 로우 신호를 「H」 레벨로 설정한다. 이에 의해, 노드(NDP1)의 데이터, 즉, 기입 래치 데이터가 「L」 레벨이 된다. 판독한 데이터가 "0"인 경우에, 플래시 시퀀서(7)가 도 9의 기입 래치 회로(54Pi)에 있어서, 래치 세트 하이 신호를 「H」 레벨로 설정하고, 래치 세트 로우 신호를 「L」 레벨로 설정한다. 이에 의해, 노드(NDP1)의 데이터, 즉, 기입 래치 데이터가 「H」 레벨이 된다.
또한, 판독한 데이터가 "0"인 경우에, 플래시 시퀀서(7)가, 도 10의 기입 래치 회로(54Ni)에 있어서, 래치 세트 하이 신호를 「L」 레벨로 설정하고, 래치 세트 로우 신호를 「H」 레벨로 설정한다. 이에 의해, 노드(NDN1)의 데이터, 즉, 기입 래치 데이터가 「L」 레벨이 된다. 판독한 데이터가 "1"인 경우에, 플래시 시퀀서(7)가, 도 10의 기입 래치 회로(54Ni)에 있어서, 래치 세트 하이 신호를 「H」 레벨로 설정하고, 래치 세트 로우 신호를 「L」 레벨로 설정한다. 이에 의해, 노드(NDN1)의 데이터, 즉, 기입 래치 데이터가 「H」 레벨이 된다(스텝 S303).
이어서, 플래시 시퀀서(7)가, 기입 모드로 설정한다(스텝 S304).
이어서, 플래시 시퀀서(7)가, 소거 대상 영역의 모든 양쪽 셀에 기입용의 전압을 인가한다. 즉, 플래시 시퀀서(7)는 메모리 게이트(MG)의 전압을 10V, 소스선(SL)의 전압을 6V, 컨트롤 게이트(CG)의 전압을 1.5V로 설정한다.
기입 펄스(WPLS)가 활성화된 기간, 판독한 데이터가 "1"인 경우에, 도 9의 기입 래치 회로(54Pi)에 있어서, 주 비트선(WMBL_iP)이 접지 전압(Vss)과 접속되어, 주 비트선(WMBL_iP)에 기입 전류가 흐른다. 이에 의해, 주 비트선(WMBL_iP)과 접속되는 부 비트선(SBL_iP, SBL_i+4P)에 기입 전류가 흐른다. 기입 펄스(WPLS)가 활성화된 기간, 판독한 데이터가 "0"인 경우에, 도 9의 기입 래치 회로(54Pi)에 있어서, 주 비트선(WMBL_iP)이 전원 전압(VDD)과 접속되어, 주 비트선(WMBL_iP)에 기입 전류가 흐르지 않는다. 이에 의해, 주 비트선(WMBL_iP)과 접속되는 부 비트선(SBL_iP, SBL_i+4P)에 기입 전류가 흐르지 않는다.
또한, 기입 펄스(WPLS)가 활성화된 기간, 도 10의 기입 래치 회로(54Ni)에 있어서, 판독한 데이터가 "0"인 경우에, 주 비트선(WMBL_iN)이 접지 전압(Vss)과 접속되어, 주 비트선(WMBL_iN)에 기입 전류가 흐른다. 이에 의해, 주 비트선(WMBL_iN)과 접속되는 부 비트선(SBL_iN, SBL_i+4N)에 기입 전류가 흐른다. 기입 펄스(WPLS)가 활성화된 기간, 도 10의 기입 래치 회로(54Ni)에 있어서, 판독한 데이터가 "1"인 경우에, 주 비트선(WMBL_iN)이 전원 전압(VDD)과 접속되어, 주 비트선(WMBL_iN)에 기입 전류가 흐르지 않는다. 이에 의해, 주 비트선(WMBL_iN)과 접속되는 부 비트선(SBL_iN, SBL_i+4N)에 기입 전류가 흐르지 않는다.
이상의 결과, 소거 대상 영역에 포함되는 양쪽 셀 중 역치 전압(Vth)이 작은 쪽의 포지티브 셀(MC1) 또는 네거티브 셀(MC2)의 역치 전압(Vth)이 증가한다(스텝 S305).
이어서, 기입 베리파이 체크가 행하여진다. 즉, 판독한 데이터가 "1"인 경우에는, 베리파이 감지 증폭기(VSA_P)는, 포지티브 셀(MC1)의 역치 전압(Vth)이 기입 베리파이 레벨(WREV)보다도 큰 경우에 「L」 레벨의 신호를 출력한다. 배타적 논리합 게이트(EXOR_P)는, 베리파이 감지 증폭기(VSA_P)의 출력과, 기입 래치 회로(54Pi)로부터 신호선(PSL)에 출력된 기입 래치 데이터 "0"의 배타적 논리합을 출력한다. 배타적 논리합 게이트(EXOR_P)의 출력(OUT1)은, 주변 데이터 버스(PBUS_D)를 통해서 플래시 시퀀서(7)에 보내진다. 출력(OUT1)은, 포지티브 셀(MC1)의 역치 전압(Vth)이 기입 베리파이 레벨(WREV)보다도 큰 경우에 「H」 레벨이 된다.
한편, 판독한 데이터가 "0"인 경우에는, 베리파이 감지 증폭기(VSA_N)는, 네거티브 셀(MC2)의 역치 전압(Vth)이 기입 베리파이 레벨(WREV)보다도 큰 경우에 「L」 레벨의 신호를 출력한다. 배타적 논리합 게이트(EXOR_N)는, 베리파이 감지 증폭기(VSA_N)의 출력과, 기입 래치 회로(54Ni)로부터 반전 신호선(NSL)에 출력된 기입 래치 데이터 "0"의 배타적 논리합을 출력한다. 배타적 논리합 게이트(EXOR_N)의 출력(OUT2)은, 주변 데이터 버스(PBUS_D)를 통해서 플래시 시퀀서(7)에 보내진다. 출력(OUT2)은, 네거티브 셀(MC2)의 역치 전압(Vth)이 기입 베리파이 레벨(WREV)보다도 큰 경우에 「H」 레벨이 된다(스텝 S306).
소거 대상 영역에 포함되는 모든 양쪽 셀 중 역치 전압(Vth)을 증가시킨 쪽의 메모리 셀 역치 전압(Vth)이 기입 베리파이 레벨(WREV)보다도 크지 않은 경우에는(스텝 S307에서 "아니오"), 플래시 시퀀서(7)는 기입 모드를 유지한다. 즉, 스텝 S305 및 S306의 처리가 반복된다.
소거 대상 영역에 포함되는 모든 양쪽 셀 중 역치 전압(Vth)을 증가시킨 쪽의 메모리 셀 역치 전압(Vth)이, 기입 베리파이 레벨(WREV)보다도 큰 경우에는(스텝(307)에서 "예"), 플래시 시퀀서(7)는 다음의 소거 처리를 제어한다(스텝 S107).
도 19는, 제4 실시 형태에서의, 트윈 셀 데이터의 소거에 의한 포지티브 셀(MC1)과 네거티브 셀(MC2)의 역치 전압(Vth)의 변화의 예를 나타내는 도이다.
도 19의 (a)는 트윈 셀 데이터가 "1"인 경우의 예이다.
제1 단계의 전반의 트윈 셀 데이터의 판독에 의해, 트윈 셀 데이터가 "1"이며, 네거티브 셀(MC2)이 포지티브 셀(MC1)보다도 역치 전압(Vth)이 더 작은 것을 알 수 있다. 제1 단계의 후반의 베리파이 포함 선택 셀에의 기입에 의해, 네거티브 셀(MC2)의 역치 전압(Vth)이 증가한다. 그 결과, 포지티브 셀(MC1)의 역치 전압(Vth)과 네거티브 셀(MC2)의 역치 전압(Vth)과의 차가 축소되다. 그 때문에, 소거 처리 후의 블랭크 소거 상태에서는, 포지티브 셀(MC1)과 네거티브 셀(MC2)의 역치 전압(Vth)의 차가 미소하게 되고, 판독되는 데이터는 "0" 또는 "1"이 임의로 변동하는 값이 된다. 그 결과, 트윈 셀 데이터 소거 전에, 트윈 셀이 유지하고 있는 데이터 "1"이 판독되는 것을 방지할 수 있다. 또한, 제1 단계에서, 포지티브 셀(MC1)의 역치 전압(Vth)을 증가시키지 않으므로, 역치 전압을 증가시키기 위해서 걸리는 스트레스를 저감할 수 있다.
도 19의 (b)는 트윈 셀 데이터가 "0"인 경우의 예이다.
제1 단계의 전반의 트윈 셀 데이터의 판독에 의해, 트윈 셀 데이터가 "0"이며, 포지티브 셀(MC1)이 네거티브 셀(MC2)보다도 역치 전압(Vth)이 더 작은 것을 알 수 있다. 제1 단계의 후반의 베리파이 포함 선택 셀에의 기입에 의해, 포지티브 셀(MC1)의 역치 전압(Vth)이 증가한다. 그 결과, 포지티브 셀(MC1)의 역치 전압(Vth)과 네거티브 셀(MC2)의 역치 전압(Vth)과의 차가 축소된다. 그 때문에, 소거 처리 후의 블랭크 소거 상태에서는, 포지티브 셀(MC1)과 네거티브 셀(MC2)의 역치 전압(Vth)의 차가 미소하게 되고, 판독되는 데이터는 "0" 또는 "1"이 임의로 변동하는 값이 된다. 그 결과, 트윈 셀 데이터 소거 전에, 트윈 셀이 유지하고 있는 데이터 "0"이 판독되는 것을 방지할 수 있다. 또한, 제1 단계에서, 네거티브 셀(MC2)의 역치 전압(Vth)을 증가시키지 않으므로, 역치 전압을 증가시키기 위해서 걸리는 스트레스를 저감할 수 있다.
[제5 실시 형태]
도 20은, 제5 실시 형태의 트윈 셀 데이터의 소거 처리의 수순을 나타내는 흐름도이다.
먼저, 플래시 시퀀서(7)가, 소거 대상 영역을 설정한다(스텝 S401).
이어서, 플래시 시퀀서(7)는, 스텝 S402 내지 S405의 베리파이 비포함 양쪽 셀 기입을 제어한다. 스텝 S402 내지 S405의 처리는, 도 15의 스텝 S202 내지 S205의 처리와 마찬가지이므로, 설명을 반복하지 않는다.
이어서, 플래시 시퀀서(7)가, 소거 대상 영역의 트윈 셀 데이터를 판독한다(스텝 406). 스텝 S406의 처리는, 도 18의 스텝 S302의 처리와 마찬가지이므로, 설명을 반복하지 않는다.
이어서, 플래시 시퀀서(7)가, 스텝 S407 내지 S411의 베리파이 포함 선택 셀의 기입을 제어한다. 스텝 S407 내지 S411의 처리는, 도 18의 스텝 S303 내지 S307의 처리와 마찬가지이므로, 설명을 반복하지 않는다.
이어서, 플래시 시퀀서(7)는, 소거 처리를 제어한다(스텝 S107).
도 21은, 제5 실시 형태에서의, 트윈 셀 데이터의 소거에 의한 포지티브 셀(MC1)과 네거티브 셀(MC2)의 역치 전압(Vth)의 변화의 예를 나타내는 도이다.
도 21의 (a)는, 트윈 셀 데이터가 "1"인 경우의 예이다.
제1 단계의 1번째의 스텝의 베리파이 비포함 양쪽 셀에의 기입에 의해, 포지티브 셀(MC1) 및 네거티브 셀(MC2)의 역치 전압(Vth)이 증가한다. 제1 단계의 2번째의 스텝의 트윈 셀 데이터의 판독에 의해, 트윈 셀 데이터가 "1"이며, 네거티브 셀(MC2)이 포지티브 셀(MC1)보다도 역치 전압(Vth)이 더 작은 것을 알 수 있다. 제1 단계의 3번째의 스텝의 베리파이 포함 선택 셀에의 기입에 의해, 네거티브 셀(MC2)의 역치 전압(Vth)이 더욱 증가한다. 그 결과, 포지티브 셀(MC1)의 역치 전압(Vth)과 네거티브 셀(MC2)의 역치 전압(Vth)과의 차가 축소된다. 그 때문에, 소거 처리 후의 블랭크 소거 상태에서는, 포지티브 셀(MC1)과 네거티브 셀(MC2)의 역치 전압(Vth)의 차가 미소하게 되고, 판독되는 데이터는 "0" 또는 "1"이 임의로 변동하는 값이 된다. 그 결과, 트윈 셀 데이터 소거 전에, 트윈 셀이 유지하고 있는 데이터 "1"이 판독되는 것을 방지할 수 있다. 또한, 제1 단계에서, 포지티브 셀(MC1)의 역치 전압(Vth)을 증가시키지 않으므로, 역치 전압을 증가시키기 위해서 걸리는 스트레스를 저감할 수 있다.
도 21의 (b)는, 트윈 셀 데이터가 "0"인 경우의 예이다.
제1 단계의 1번째의 스텝의 베리파이 비포함 양쪽 셀에의 기입에 의해, 포지티브 셀(MC1) 및 네거티브 셀(MC2)의 역치 전압(Vth)이 증가한다. 제1 단계의 2번째의 스텝의 트윈 셀 데이터의 판독에 의해, 트윈 셀 데이터가 "0"이며, 포지티브 셀(MC1)이 네거티브 셀(MC2)보다도 역치 전압(Vth)이 더 작은 것을 알 수 있다. 제1 단계의 3번째의 스텝의 베리파이 포함 선택 셀에의 기입에 의해, 포지티브 셀(MC1)의 역치 전압(Vth)이 더욱 증가한다. 그 결과, 포지티브 셀(MC1)의 역치 전압(Vth)과 네거티브 셀(MC2)의 역치 전압(Vth)과의 차가 축소된다. 그 때문에, 소거 처리 후의 블랭크 소거 상태에서는, 포지티브 셀(MC1)과 네거티브 셀(MC2)의 역치 전압(Vth)의 차가 미소하게 되고, 판독되는 데이터는 "0" 또는 "1"이 임의로 변동하는 값이 된다. 그 결과, 트윈 셀 데이터 소거 전에, 트윈 셀이 유지하고 있는 데이터 "0"이 판독되는 것을 방지할 수 있다. 또한, 제1 단계에서, 네거티브 셀(MC2)의 역치 전압(Vth)을 증가시키지 않으므로, 역치 전압을 증가시키기 위해서 걸리는 스트레스를 저감할 수 있다.
본 발명은 상기 실시 형태에 한정되는 것은 아니며, 예를 들어 이하와 같은 변형예도 포함된다.
(1) 전환 제어
본 발명의 실시 형태에서는, 트윈 셀 데이터의 소거 요구를 받았을 때, 제1 기억 소자(102)와 제2 기억 소자(103)의 역치 전압이 소정의 기입 베리파이 레벨이 될 때까지, 제1 기억 소자(102)와 제2 기억 소자(103)의 양쪽 또는 한쪽의 역치 전압을 증가시키는 제1 단계 처리의 실행을 제어하는 것으로 했지만, 본 발명은 상기 제1 단계의 처리에 한정되는 것은 아니다.
예를 들어, 반도체 장치는, 제1 단계의 처리로서, 상기 제1 단계의 기능과, 도 7에서 설명한 바와 같은 프리라이트(베리파이 비포함 양쪽 셀 약한 기입)의 기능의 양쪽을 구비하여, 어느 기능을 실행할지를 전환할 수 있는 것으로 해도 된다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 말할 필요도 없다.
1 : 마이크로컴퓨터(MCU) 2 : 중앙 처리 장치(CPU)
3 : 다이렉트 메모리 액세스 컨트롤러(DMAC)
4 : 버스 인터페이스 회로(BIF) 5 : 랜덤 액세스 메모리(RAM)
6 : 플래시 메모리 모듈(FMDL) 7 : 플래시 시퀀서(FSQC)
8, 9 : 외부 입출력 포트(PRT) 10 : 타이머(TMR)
11 : 클럭 펄스 제네레이터(CPG) 19, 100 : 메모리 어레이(MARY)
20 : 부 비트선 셀렉터 22 : 판독 열 셀렉터
24 : 제1행 디코더(RDEC1) 25 : 제2행 디코더(RDEC2)
28 : 재기입 열 셀렉터 29 : 입출력 회로(IOBUF)
30 : 열 디코더(CDEC) 31 : 전원 회로(VPG)
32 : 타이밍 제너레이터(TMG) 40 : 판독계 디스차지 회로
41 : 기입계 디스차지 회로 281, 291 : 세트부
82, 92 : 데이터 입력부 83, 93 : 데이터 유지부
84, 94 : 설정부 90 : 소거 베리파이 회로
100 : 반도체 장치 101 : 메모리 어레이
102 : 제1 기억 소자 103 : 제2 기억 소자
104 : 트윈 셀 105 : 제어 회로
54Pi, 54Ni : 기입 래치 회로 P1 내지 P6 : P채널 MOS 트랜지스터
N2 내지 N8, N21, N25 : N채널 MOS 트랜지스터
IV1 내지 IV10 : 인버터 SW1, SW2 : 스위치
VSA_P, VSA_N, ESA_P0 내지 ESA_PM, ESA_N0 내지 ESA_NM : 베리파이 감지 증폭기
PVSL, NVSL : 베리파이 신호선 PSL, NSL : 신호선
HACSP : 고속 액세스 포트 LACSP : 저속 액세스 포트
MC1, MC2 : 불휘발성 메모리 셀 WMBL : 기입용의 주 비트선
WMBL_0P 내지 WMBL_3P : 포지티브 셀측의 주 비트선
WMBL_0N 내지 WMBL_3N : 네거티브 셀측의 주 비트선
SBL : 부 비트선
SBL_0P 내지 SBL_7P : 포지티브 셀측의 부 비트선
SBL_0N 내지 SBL_7N : 네거티브 셀측의 부 비트선
WL : 워드선 MGL : 메모리 게이트 선택선
HBUS : 고속 버스 HBUS_D : 고속 데이터 버스
PBUS : 주변 버스 PBUS_D : 주변 데이터 버스
LG0 내지 LGM, LGA : AND 게이트

Claims (7)

  1. 역치 전압의 상이에 의해 2치 데이터를 유지하고, 각각이 전기적으로 재기입 가능한 제1 기억 소자와 제2 기억 소자를 포함하는 트윈 셀을 복수개 포함하는 메모리 어레이와,
    상기 트윈 셀 데이터의 소거 요구를 받았을 때, 상기 제1 기억 소자의 역치 전압과 상기 제2 기억 소자의 역치 전압이 소정의 기입 베리파이 레벨이 될 때까지, 상기 제1 기억 소자와 상기 제2 기억 소자의 양쪽 또는 한쪽의 역치 전압을 증가시키는 제1 단계 처리의 실행을 제어하고,
    상기 제1 단계 처리의 실행 후에, 상기 제1 기억 소자의 역치 전압과 상기 제2 기억 소자의 역치 전압이 소정의 소거 베리파이 레벨이 될 때까지, 상기 제1 기억 소자의 역치 전압과 상기 제2 기억 소자의 역치 전압을 모두 감소시키는 제2 단계 처리의 실행을 제어하는 제어부를 구비한, 반도체 장치.
  2. 제1항에 있어서,
    상기 반도체 장치는, 베리파이용 감지 증폭기를 구비하고,
    상기 제어부는, 상기 제1 단계 처리에서, 상기 제1 기억 소자의 역치 전압과 상기 제2 기억 소자의 역치 전압을 모두 증가시킴과 함께, 상기 베리파이용 감지 증폭기에 상기 제1 기억 소자의 역치 전압과 상기 기입 베리파이 레벨을 비교시키고, 또한 상기 제2 기억 소자의 역치 전압과 상기 기입 베리파이 레벨을 비교시키는, 반도체 장치.
  3. 제1항에 있어서,
    상기 반도체 장치는, 베리파이용 감지 증폭기를 구비하고,
    상기 제어부는, 상기 제1 단계 처리에서, 상기 제1 기억 소자의 역치 전압과 상기 제2 기억 소자의 역치 전압을 모두 증가시키는 처리가 소정 횟수 실행되도록 제어하고, 그 후, 상기 제1 기억 소자와 상기 제2 기억 소자 중 미리 정해진 한쪽의 기억 소자의 역치 전압을 증가시킴과 함께, 상기 베리파이용 감지 증폭기에 상기 한쪽의 기억 소자의 역치 전압과 상기 기입 베리파이 레벨을 비교시키는, 반도체 장치.
  4. 제1항에 있어서,
    상기 반도체 장치는, 베리파이용 감지 증폭기를 구비하고,
    상기 제어부는, 상기 제1 단계 처리에서, 상기 트윈 셀 데이터를 판독하는 처리가 실행되도록 제어하고, 그 후, 상기 제1 기억 소자 및 상기 제2 기억 소자 중 상기 판독된 트윈 셀 데이터에 따라서 선택된 기억 소자의 역치 전압을 증가시킴과 함께, 상기 베리파이용 감지 증폭기에 상기 선택된 기억 소자의 역치 전압과 상기 기입 베리파이 레벨을 비교시키는, 반도체 장치.
  5. 제1항에 있어서,
    상기 반도체 장치는, 베리파이용 감지 증폭기를 구비하고,
    상기 제어부는, 상기 제1 단계 처리에서, 상기 제1 기억 소자의 역치 전압과 상기 제2 기억 소자의 역치 전압을 모두 증가시키는 처리가 소정 횟수 실행되도록 제어하고, 그 후, 상기 트윈 셀 데이터를 판독하는 처리가 실행되도록 제어하고, 그 후, 상기 제1 기억 소자 및 상기 제2 기억 소자 중 상기 판독된 트윈 셀 데이터에 따라서 선택된 기억 소자의 역치 전압을 증가시킴과 함께, 상기 베리파이용 감지 증폭기에 상기 선택된 기억 소자의 역치 전압과 상기 기입 베리파이 레벨을 비교시키는, 반도체 장치.
  6. 제3항 또는 제5항에 있어서,
    상기 제어부는, 상기 소정 횟수 실행되는 상기 제1 기억 소자의 역치 전압과 상기 제2 기억 소자의 역치 전압을 모두 증가시키는 처리에 있어서, 역치 전압이 작은 쪽의 기억 소자의 역치 전압의 증가량이 통상의 기입 시보다 작아지도록 상기 제1 기억 소자와 상기 제2 기억 소자에 부여하는 전압을 제어하는, 반도체 장치.
  7. 역치 전압의 상이에 의해 2치 데이터를 유지하고, 각각이 전기적으로 재기입 가능한 제1 기억 소자와 제2 기억 소자를 포함하는 트윈 셀을 복수개 포함하는 메모리 어레이와,
    상기 트윈 셀 데이터의 소거 요구를 받았을 때, 제1 단계 처리와, 그 후의 제2 단계 처리의 실행을 제어하는 제어부를 구비하고,
    상기 제어부는, 상기 제1 단계 처리에서, 상기 제1 기억 소자의 역치 전압과 상기 제2 기억 소자의 역치 전압을 모두 증가시키는 처리가 소정 횟수 실행되도록 제어하고, 그 후, 상기 제1 기억 소자와 상기 제2 기억 소자 중 미리 정해진 한쪽의 기억 소자의 역치 전압을 증가시키는 처리가 소정 횟수 실행되도록 제어하고,
    상기 제2 단계 처리에서, 상기 제1 기억 소자의 역치 전압과 상기 제2 기억 소자의 역치 전압이 소정의 소거 베리파이 레벨이 될 때까지, 상기 제1 기억 소자의 역치 전압과 상기 제2 기억 소자의 역치 전압을 모두 감소시키는 제2 단계 처리의 실행을 제어하는, 반도체 장치.
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