TWI607440B - Semiconductor device - Google Patents

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TWI607440B TW103127662A TW103127662A TWI607440B TW I607440 B TWI607440 B TW I607440B TW 103127662 A TW103127662 A TW 103127662A TW 103127662 A TW103127662 A TW 103127662A TW I607440 B TWI607440 B TW I607440B
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Description

半導體裝置
本發明係關於一種半導體裝置，例如係關於一種包含保持互補性資料的2個非揮發性記憶體單元的半導體裝置。
在保持互補性資料的2個非揮發性記憶體（MC1、MC2）中，藉由資料的清除，使2個非揮發性記憶體（MC1、MC2）的閾値電壓均處於很小的狀態。此時，吾人推測，資料清除前的寫入狀態下的2個非揮發性記憶體的閾値電壓的差，會有在資料清除後仍殘留的可能性存在。因此，即使已將資料清除，仍會有資料清除前的寫入資料被讀出而造成安全上問題的可能性存在。
對此，自以往，將經過清除的非揮發性記憶體單元的閾値電壓控制成一致的技術已為人所習知。
例如，日本特開2001－307492號公報（專利文獻1）的清除方法，會判斷扇區的全部單元電晶體，是否具有比對應程式狀態的第1閾値電壓分布的最下限更高的閾値電壓。若如是，則使扇區的全部單元電晶體同時受到清除。接著，從經過清除的單元電晶體之中，檢測出具有比存在於對應清除狀態的第2閾値電壓分布的最上限與第1閾値電壓分布的最下限之間的檢測電壓位準更低的閾値電壓的單元電晶體。在所檢測出的單元電晶體個別地被程式化之後，使扇區的全部單元電晶體同時受到清除。 【先前技術文獻】 【專利文獻】
【專利文獻1】 日本特開2001－307492號公報
【發明所欲解決的問題】
然而，日本特開2001－307492號公報，並非以確保安全性為目的。亦即，即使已將資料清除，資料清除前的寫入資料仍可被讀出的問題並未獲得解決。
其他問題與新穎性特徴，應可根據本說明書的記載以及所附圖式而有所了解。 【解決問題的手段】
根據本發明的其中一個實施態樣，電源控制電路設定成：當接收到雙單元資料的清除要求時，在使第1記憶元件與第2記憶元件的閾値電壓一起增加的預寫之後，施加清除脈衝時，使連接第1記憶元件的第1位元線的電壓與連接第2記憶元件的第2位元線的電壓有所不同。 【發明的功效】
根據本發明的其中一個實施態樣，可防止即使已將資料清除但資料清除前的寫入資料仍可被讀出的情況。
以下，針對本發明的實施態樣，用圖式進行説明。 ［第1實施態樣］ 圖1，係表示第1實施態樣的半導體裝置的構造圖。
該半導體裝置100，具備記憶體陣列101以及電壓控制電路105。 記憶體陣列101，包含複數個雙單元104。雙單元104，係由利用閾値電壓Vth的差異保持2進位資料（雙單元資料）而可各自電性改寫的第1記憶元件102與第2記憶元件103所構成。
電壓控制電路105設定成：當接收到雙單元104的資料清除要求時，在使第1記憶元件102與第2記憶元件103的閾値電壓一起增加的預寫之後，施加清除脈衝時，使連接第1記憶元件102的第1位元線BL的電壓與連接第2記憶元件103的第2位元線／BL的電壓有所不同。
圖2，係表示第1實施態樣的半導體裝置中的記憶體陣列101的雙單元資料的清除處理的順序的流程圖。
首先，電壓控制電路105，接收到清除要求信號ERQ（步驟S101）。 接著，電壓控制電路105，實施使第1記憶元件102與第2記憶元件103的閾値電壓一起增加的預寫用的電壓控制（步驟S102）。
接著，電壓控制電路105，將與第1記憶元件102連接的第1位元線BL的電壓供給成V1，並將與第2記憶元件103連接的第2位元線／BL的電壓設定成與V1不同的電壓V2（步驟S103）。
接著，電壓控制電路105，將第1記憶元件102與第2記憶元件103共通的既定記憶體閘極MG的電壓、控制閘極CG的電壓、源極線SL的電壓設定成施加清除脈衝用的電壓（步驟S104）。
如以上所述的，藉由在雙單元的資料的清除脈衝施加時， 使第1記憶元件所連接的位元線與第2記憶元件所連接的位元線的電壓不同，雙單元資料清除前的第1記憶元件與第2記憶元件的閾値電壓的大小關係，便不會維持到雙單元資料清除後。另外，由於並無如專利文獻1所記載的為了雙單元資料的清除而將特定的記憶體單元程式化之必要，故可縮短清除所需要的時間。
［第2實施態樣］ 本實施態樣的半導體裝置係微電腦。 （微電腦） 圖3，係表示第2實施態樣的微電腦1的構造圖。
圖3所示的微電腦（MCU）1，例如係利用CMOS積體電路製造技術等，形成於單結晶矽的1個半導體晶片上。
微電腦1，並無特別限定，惟具有高速匯流排HBUS以及周邊匯流排PBUS。高速匯流排HBUS與周邊匯流排PBUS，並無特別限定，惟各自具有資料匯流排、位址匯流排以及控制匯流排。藉由設置2個匯流排，比起將全部的電路共通連接於共用匯流排的情況而言，更可減輕匯流排的負擔，進而確保高速存取動作。
於高速匯流排HBUS連接了具備命令控制部與執行部並執行命令的中央處理裝置（CPU）2、直接記憶體存取控制器（DMAC）3、進行高速匯流排HBUS與周邊匯流排PBUS的匯流排介面控制或匯流排橋接控制的匯流排介面電路（BIF）4。
於高速匯流排HBUS更連接了可用來作為中央處理裝置2的工作區域等的隨機存取記憶體（RAM）5，以及作為儲存資料或程式的非揮發性記憶體模組的快閃記憶體模組（FMDL）6。
於周邊匯流排PBUS連接了對快閃記憶體模組（FMDL）6進行指令存取控制的快閃定序器（FSQC）7、外部輸入輸出埠（PRT）8、9、計時器（TMR）10以及產生用來控制微電腦1的內部時鐘CLK的時鐘脈衝產生器（CPG）11。
再者，微電腦1具備於XTAL／EXTAL連接振動器或接收外部時鐘供給的時鐘端子、指示待機狀態的外部硬體待機端子STB、指示重置的外部重置端子RES、外部電源端子Vcc以及外部接地端子Vss。
在此，作為邏輯電路的快閃定序器7以及陣列構造的快閃記憶體模組6係用另外的CAD工具所設計的，故為了方便圖示成不同的電路區塊，惟雙方合併乃構成一個快閃記憶體。快閃記憶體模組6，透過讀取專用的高速存取埠（HACSP）與高速匯流排HBUS連接。CPU2或DMAC3，可從高速匯流排HBUS經由高速存取埠讀取快閃記憶體模組6。CPU2或DMAC3，在對快閃記憶體模組6實行寫入以及初始化的存取時，透過匯流排介面4經由周邊匯流排PBUS對快閃定序器7發出指令，藉此快閃定序器7從周邊匯流排PBUS通過低速存取埠（LACSP）實行快閃記憶體模組的初始化或寫入動作的控制。
（快閃記憶體模組） 圖4係表示快閃記憶體模組6的構造圖。
快閃記憶體模組6，用2個非揮發性記憶體單元實行1位元的資訊的記憶。亦即，記憶體陣列（MARY）19，將各自可改寫的2個非揮發性記憶體單元MC1、MC2當作1位元的雙單元並具備複數個。在圖4中，僅代表性地圖示出1對。在本說明書中，將記憶體單元MC1稱為正單元，將記憶體單元MC2稱為負單元。
揮發性記憶體單元MC1、MC2，例如，為圖5（a）所例示的分離閘極型快閃記憶體元件。該記憶體元件，具有在源極、汲極區域之間的通道形成區域之上隔著閘絶緣膜配置的控制閘極CG與記憶體閘極MG。在記憶體閘極MG與閘絶緣膜之間配置了氮化矽等的電荷陷阱區域（SiN）。選擇閘極側的源極或汲極區域與位元線BL連接，記憶體閘極側的源極或汲極區域與源極線SL連接。
欲使記憶體單元的閾値電壓Vth降低，可設成BL＝VF（令清除速度加快時）或VS（令清除速度減慢時）、CG＝0V、MG＝－10V、SL＝6V、WELL＝0V，利用井區域（WELL）與記憶體閘極MG之間的高電場將電子從電荷陷阱區域（SiN）拉到井區域（WELL）。該處理單位為共有記憶體閘極的複數記憶體單元。在此，VF＜VS。其理由容後詳述。
欲使記憶體單元的閾値電壓Vth提高，可設成BL＝0V、CG＝1.5V、MG＝10V、SL＝6V、WELL＝0V，寫入電流從源極線SL流到位元線，藉此在控制閘極與記憶體閘極的界線部分所產生的熱電子會注入電荷陷阱區域（SiN）。電子的注入係由位元線電流是否流動所決定的，故該處理被位元單位所控制。
讀取在BL＝1.5V、CG＝1.5V、MG＝0V、SL＝0V、WELL＝0V的條件下進行。若記憶體單元的閾値電壓Vth降低則記憶體單元處於導通（ON）狀態，若閾値電壓Vth提高則處於切斷（OFF）狀態。
記憶體元件不限於分離閘極型快閃記憶體元件，亦可為圖5（b）、圖5（c）所例示的堆疊閘極型快閃記憶體元件。該記憶體元件係由在源極、汲極區域之間的通道形成區域之上隔著閘絶緣膜堆疊浮動閘極FG與控制閘極WL所構成。圖5（b），係利用熱載子寫入方式令閾値電壓Vth提高，並藉由對井區域WELL釋出電子令閾値電壓Vth降低。圖5（c），係利用FN通道寫入方式令閾値電壓Vth提高，並藉由對位元線BL釋出電子令閾値電壓Vth降低。
上述賦與記憶體閘極MG、控制閘極CG、源極線SL、井區域WELL、位元線BL的電壓，係藉由快閃定序器7的控制，在電源電路（VPG）31產生並進行供給。
在以下的説明中，係以記憶體元件為分離閘極型快閃記憶體元件進行説明。
由非揮發性記憶體單元MC1、MC2所構成的一個雙單元的資訊記憶係藉由在非揮發性記憶體單元MC1、MC2儲存互補資料來進行。
亦即，記憶體單元MC1、MC2各自可保持單元資料“1”（低閾値電壓狀態；閾値電壓比清除驗證位準更低的狀態）或單元資料“0”（高閾値電壓狀態；閾値電壓在清除驗證位準以上的狀態）。
如圖6（a）所示的，雙單元資料“0”，為正單元MC1保持單元資料“0”，負單元MC2保持單元資料“1”的狀態。如圖6（b）所示的，雙單元資料“1”，為正單元MC1保持單元資料“1”，負單元MC2保持單元資料“0”的狀態。如圖6（c）所示的，雙單元的正單元MC1以及負單元MC2均保持單元資料“1”的狀態為初始化狀態，雙單元資料尚未確定。
從雙單元資料“0”的狀態以及雙單元資料“1”的狀態回到初始化狀態稱為雙單元資料的清除。在雙單元資料的清除時，會先進行使正單元MC1與負單元MC2雙方的單元資料為“0”的處理（稱為預寫），之後再進行施加清除脈衝使雙方的單元資料為“1”的處理。實行淺寫入（以下稱為預寫）。所謂預寫，係指對正單元MC1與負單元MC2雙方實行淺寫入（使閾値電壓增加若干程度）。實施預寫之目的，在於縮小正單元MC1與負單元MC2之間的清除應力的差異，防止保持特性惡化。預寫時，被賦與比圖5所示之一般通常寫入（使Vth提高）時的電壓更小的電壓，使預寫的應力不會比通常寫入的應力更大。
圖7（a），係表示清除雙單元資料“0”之際的序列圖。 如圖7（a）所示的，在執行雙單元資料“0”的清除之後，形成雙方單元均保持單元資料“1”的初始狀態，惟由於在清除前正單元MC1的閾値電壓Vth比負單元MC2的閾値電壓Vth更大，故吾人推測會有在清除後仍維持該等關係的可能性存在。若在該等關係的狀態下實施讀取，則無論是否為初始狀態，由於正單元MC1與負單元MC2的閾値電壓Vth存在差值，故會有讀取到實質上與之前的雙單元資料“0”相同的資料“0”而並非讀取到不定值的可能性存在。
圖7（b），係表示清除雙單元資料“1”之際的序列圖。 如圖7（b）所示的，在執行雙單元資料“1”的清除之後，形成雙方單元均保持單元資料“1”的初始狀態，惟由於在清除前負單元MC2的閾値電壓Vth比正單元MC1的閾値電壓Vth更大，故吾人推測會有在清除後仍維持該等關係的可能性存在。若在前述雙單元資料狀態下實施讀取，則無論是否為初始狀態，由於正單元MC1與負單元MC2的閾値電壓Vth存在差值，故會有讀取到實質上與之前的雙單元資料“1”相同的資料“1”而並非讀取到不定値的可能性存在。
無論是否以該等方式清除，若每次讀取並非資料不確定的不定値，而是以高機率讀取到與之前的雙單元資料相同的資料，則會有造成安全上之問題的可能性存在。本案之發明人，以解決存在該等可能性之問題為目的，實行檢查在施加清除脈衝時（使閾値電壓Vth降低）對位元線BL所賦與之電壓與清除速度的關係的實驗。結果，獲得隨著對位元線BL所賦與之電壓的不同，閾値電壓Vth減少的速度也不同這樣的結論。本發明人推測該現象是因為伴隨著單元的細微化，汲極側的電場會對記憶體閘極MG之下的電場造成影響的關係。
作為實驗結果的一例，如圖8所示的，可獲得對位元線BL所賦與的電壓越小，閾値電壓Vth減少的速度越快這樣的結果。
圖9（a）係表示在使連接正單元MC1之位元線BL的電壓比對連接負單元MC2之位元線BL所賦與的電壓更小的情況下清除雙單元資料“0”之際的序列圖。
如圖9（a）所示的，在執行雙單元資料“0”的清除之後，形成雙方單元均保持單元資料“1”的初始狀態。在雙單元資料清除前，正單元MC1的閾値電壓Vth比負單元MC2的閾値電壓Vth更大。然而，由於正單元MC1比負單元MC2清除速度（亦即閾値電壓Vth減少的速度）更快，故在清除後該關係逆轉。若在該狀態下實施讀取，會讀取到與之前的雙單元資料“0”不同的“1”。
圖9（b）係表示在使連接正單元MC1之位元線BL的電壓比對連接負單元MC2之位元線BL所賦與的電壓更小的情況下清除雙單元資料“1”之際的序列圖。
如圖9（b）所示的，在執行雙單元資料“1”的清除之後，形成雙方單元均保持單元資料“1”的初始狀態。在資料清除前負單元MC2的閾値電壓Vth比正單元MC1的閾値電壓Vth更大。 由於正單元MC1比負單元MC2清除速度（亦即閾値電壓Vth減少的速度）更快，故在清除後仍維持該關係，若在該狀態下實施讀取，會讀取到之前的雙單元資料“1”。
像這樣，無論在雙單元資料為“0”時或為“1”時，雙單元資料清除後均讀取到“1”，便可使所保持之雙單元資料無法被特定出來。
在圖4所代表性例示的雙單元的記憶體單元MC1、MC2中，記憶體閘極MG，與共通的記憶體閘極選擇線MGL連接，控制閘極CG，與共通的字元線WL連接。實際上複數個雙單元配置成矩陣，以行方向的排列單位與對應的記憶體閘極選擇線MGL以及字元線WL連接。
記憶體單元MC1、MC2，以列單位與副位元線SBL連接，透過副位元線選擇器20與寫入系統主位元線WMBL連接。複數條副位元線SBL藉由副位元線選擇器20階層化地連接於各條寫入系統主位元線WMBL。在副位元線SBL階層化的單位稱為記憶體基墊(memory mat)。源極線SL與接地電壓Vss連接。記憶體單元MC1的副位元線SBL，讀取每個記憶體基墊並透過列選擇器22與階層感測放大器SA的一側的輸入端子連接。記憶體單元MC2的副位元線SBL，讀取每個記憶體基墊並透過列選擇器22與階層感測放大器SA的另一側的輸入端子連接。
字元線WL，由第1行解碼器（RDEC1）24所選擇。記憶體閘極選擇線MGL以及副位元線選擇器20，由第2行解碼器（RDEC2）25所選擇。在第1行解碼器24以及第2行解碼器25的選擇動作中，讀取動作係根據對HACSP所供給的位址資訊等，資料的寫入動作以及初始化動作係根據對LACSP所供給的位址資訊等。階層感測放大器SA的輸出，透過輸出緩衝器(OBUF)26與高速匯流排HBUS的資料匯流排HBUS＿D連接。
寫入系統主位元線WMBL，以根據主位元線電壓控制電路51的閂鎖資料選擇性地使寫入電流流動的方式設定。主位元線電壓控制電路51，以改寫列選擇器28選擇之。改寫列選擇器28所選擇的改寫系統主位元線WMBL，與驗證感測放大器VSA連接。驗證感測放大器VSA的輸出以及主位元線電壓控制電路51，與以周邊匯流排PBUS的資料匯流排（PBUS＿D）為介面的輸入輸出電路（IOBUF）29連接。
改寫列選擇器28，由列解碼器(CDEC)30所選擇。列解碼器30的選擇動作，係根據對LACSP所供給的位址資訊等。
電源電路(VPG)31，產生讀取、寫入、初始化所需要的各種動作電壓。在所生成的複數個電壓之中，電源電壓VDD，為半導體裝置內的除了本說明書特別排除者以外的MOS電路的電源電壓（亦即，對PMOS電晶體的源極所供給的電壓以及對NMOS電晶體的汲極所供給的電壓）。
時序產生器(TMG)32，根據從CPU2等對HACSP所供給的存取閃控信號、從FSQC7對LACSP所供給的存取指令等，產生規定內部動作時序的內部控制信號。
快閃記憶體的控制部，係由FSQC7與時序產生器32所構成。
（雙單元資料的讀取） 圖10，係表示第2實施態樣的雙單元資料的讀取系統、寫入系統、清除系統的詳細電路構造圖。寫入系統的主位元線例示了WMBL＿0P～WMBL＿3P、WMBL＿0N～WMBL＿3N共8條，在此連接之記憶體基墊例示了1個記憶體基墊。雖無特別限定，惟配置了SBL＿0P～SBL＿7P、SBL＿0N～SBL＿7N作為副位元線，對1條寫入系統主位元線WMBL分配了2條副位元線SBL。
記憶體單元MC1、MC2的圖式被省略的副位元線SBL所附的參照符號中的字尾的數字意指雙單元的列編號。字尾的字母P意指與雙單元的其中一方的記憶體單元MC1（正單元）連接的副位元線，字母N意指與雙單元的另一方的記憶體單元MC2（負單元）連接的副位元線。寫入主位元線WMBL所附的參照符號中的字尾的字母P意指與雙單元的正單元MC1連接的寫入主位元線，字母N意指與雙單元的負單元MC2連接的寫入主位元線，字尾的數字意指對應的雙單元的列編號之中的較小的列編號。
對讀取列選擇器22進行開關控制的選擇信號YR0N～YR7N，選擇雙單元的列編號相等的一對副位元線SBL，並使所選擇的正單元側的副位元線SBL＿iP以及負單元側的副位元線SBL＿iN與階層感測放大器SA的差動輸入端子連接。階層感測放大器SA，在差動輸入端子分別具有電流源電晶體（圖中未顯示），並在讀取動作中使電流源電晶體活性化。當在讀取動作中利用字元線選擇雙單元後，所選擇的雙單元的正單元MC1與負單元MC2，會依照所記憶的雙單元資料互補地進行開關動作，藉此在階層感測放大器SA的差動輸入端子形成電位差。階層感測放大器SA將該電位差放大，藉此將該雙單元的雙單元資料輸出到讀取系統主位元線RMBL。
根據上述雙單元的列編號配置以及讀取列選擇器22的副位元線的選擇態樣，此時未被選擇的其他副位元線便會配置在讀取列選擇器22所選擇的一對副位元線之間。
讀取系統放電電路40，係根據放電信號DCR0、DCR1使副位元線SBL選擇性地與接地電壓Vss連接的電路，其使副位元線選擇器20所未選擇的副位元線SBL與接地電壓Vss連接。
（雙單元資料的寫入） 主位元線電壓控制電路51Pi、51Ni，對應寫入脈衝WPLS的脈衝寬度令寫入電流流動。
從資料匯流排PBUS＿D對非反相信號線PSL所供給的寫入資料被改寫列選擇器28選擇並供給到與分配給正單元的主位元線WMBL＿iP（i＝0～3）對應的主位元線電壓控制電路51Pi。
從資料匯流排PBUS＿D對反相信號線NSL所供給的反相寫入資料被改寫列選擇器28選擇並供給到與分配給負單元MC2的主位元線WMBL＿iN（i＝0～3）對應的主位元線電壓控制電路51Ni。ENDT為信號線PSL、NSL的寫入資料的輸入閘控信號。
分配給正單元的主位元線WMBL＿iP（i＝0～3），透過改寫列選擇器28與非反相驗證信號線PVSL共通連接。分配給負單元MC2的主位元線WMBL＿iN（i＝0～3），透過改寫列選擇器28與反相驗證信號線NVSL共通連接。
對改寫列選擇器28進行開關控制的寫入選擇信號YW0～YW3，將雙單元的列編號相等的一對主位元線WMBL＿jP、WMBL＿jN（j＝0～3其中任一個）連接於信號線PSL、NSL，另外，將與其對應的主位元線電壓控制電路51Pj、51Nj連接於信號線PSL、NSL。
在寫入動作中，從資料匯流排PBUS＿D輸入的寫入資料，作為互補資料輸入信號線PSL、NSL，被閂鎖於改寫列選擇器28所選擇的一對主位元線電壓控制電路51Pj、51Nj。主位元線電壓控制電路51Pj、51Nj的其中一方閂鎖資料“1”，另一方閂鎖資料“0”。來自源極線SL的寫入電流並未流到與閂鎖資料“1”對應的主位元線WMBL，來自源極線SL的寫入電流流到與閂鎖資料“0”對應的主位元線WMBL，藉此，單元資料“0”寫入所選擇的雙單元的其中一方的記憶體單元（亦即閾値電壓Vth增加），單元資料“1”寫入另一方的記憶體單元（亦即閾値電壓Vth並未發生變化）。
在寫入驗證中，將寫入動作所選擇的雙單元的記憶資訊讀取到對應的一對主位元線WMBL＿jP、WMBL＿jN（j＝0～3其中任一個），以改寫列選擇器28傳達到驗證信號線PVSL、NVSL，並以單端獲得反相放大輸出的驗證感測放大器VSA＿P、VSA＿N放大。另外，在寫入動作中將儲存了寫入資料的主位元線電壓控制電路51Pj、51Nj的保持資料同樣以改寫列選擇器28傳達到信號線PSDL、NSL。驗證感測放大器VSA＿P的輸出與信號線PSL的非反相寫入資料的一致以互斥或閘EXOR＿P檢查，藉此便可驗證正單元的資料寫入狀態。同樣地，驗證感測放大器VSA＿N的輸出與反相信號線NSL的反相寫入資料的一致以互斥或閘EXOR＿N檢查，藉此便可驗證負單元MC2的資料寫入狀態。對互斥或閘EXPR＿P、EXOR＿N的輸出用及閘AND採取邏輯積，該邏輯積的結果成為對於1位元的寫入資料的寫入驗證結果VRSLT。當寫入資料為複數位元時會對複數位元分量的互斥或閘的全部輸出採取邏輯積並獲得驗證結果。驗證結果VRSLT會供給到快閃定序器7。
另外，驗證感測放大器VSA＿P，VSA＿N的輸出可透過資料選擇器SEL選擇性地輸出到周邊資料匯流排PBUS＿D。該讀取路徑，成為將雙單元所記憶的負單元MC2的記憶資訊或正單元MC1的記憶資訊單端放大並輸出到周邊資料匯流排PBUS＿D的讀取路徑。
寫入系統放電電路41，係根據放電信號DCW0、DCW1令主位元線WMBL選擇性地與接地電壓Vss連接的電路，其令改寫列選擇器28所未選擇的主位元線WBML與接地電壓Vss連接。
主位元線電壓控制電路51P0～51P3，不僅在雙單元資料的寫入時（也包含預寫），在雙單元資料的清除脈衝施加時也控制主位元線WMBL＿0P～WMBL＿3P的電壓。主位元線電壓控制電路51N0～51N3，不僅在雙單元資料的寫入時（包含預寫），也在雙單元資料的清除脈衝施加時，控制主位元線WMBL＿0N～WMBL＿3N的電壓。
（主位元線電壓控制電路） 圖11，係表示第2實施態樣的主位元線電壓控制電路51Pi（i＝0～3）的構造圖。如圖11所示的，主位元線電壓控制電路51Pi具備：設置部81、資料輸入部82、資料保持部83、設定部84、反向器IV4。
設置部81，包含P通道MOS電晶體P1以及N通道MOS電晶體N1。P通道MOS電晶體P1，設置在電源電壓VDD的線路與節點NDP1之間。P通道MOS電晶體P1的閘極，接收反相閂鎖設高信號／LSH。N通道MOS電晶體N1，設置在節點NDP1與接地電壓Vss的線路之間。N通道MOS電晶體N1的閘極，接收正閂鎖設低信號PLSL。
資料輸入部82，包含反向器IV1以及開關SW1。反向器IV1，接收閂鎖開關信號LSW。開關SW1，接收通過非反相信號線PSL傳送過來的非反相資料，並被閂鎖開關信號LSW以及反向器IV1的輸出（亦即閂鎖開關信號LSW的反相信號）所控制。開關SW1，在閂鎖開關信號LSW為“H”位準時，將通過非反相信號線PSL傳送過來的非反相資料傳送到節點NDP1。
資料保持部83，包含交互連接的反向器IV2與反向器IV3。 反向器IV2的輸入以及反向器IV3的輸出與節點NDP1連接，反向器IV2的輸出以及反向器IV3的輸入與節點NDP2連接。
反向器IV4的輸入，與節點NDP2連接。 設定部84，包含設置在電源電壓VDD的線路與接地電壓Vss的線路之間的P通道MOS電晶體P2、P3、N通道MOS電晶體N2、N3、N4以及反向器IV5。反向器IV5，接收程式脈衝有效信號PPE。P通道MOS電晶體P2的閘極，與反向器IV5的輸出連接。P通道MOS電晶體P3的閘極以及N通道MOS電晶體N2的閘極，與節點NDP2連接。N通道MOS電晶體N3的閘極，接收程式脈衝有效信號PPE。N通道MOS電晶體N4的閘極，接收寫入脈衝WPLS。P通道MOS電晶體P3與N通道MOS電晶體N2之間的節點NDP3與主位元線WMBL＿iP連接。
在雙單元資料“1”的寫入時，“H”位準通過非反相信號線PSL傳送過來，節點NDP1的資料，亦即寫入閂鎖資料變成“H”位準，主位元線WMBL＿iP的電壓變成VDD。
另一方面，在雙單元資料“0”的寫入時，“L”位準通過非反相信號線PSL傳送過來，節點NDP1的資料，亦即寫入閂鎖資料變成“L”位準，在寫入脈衝WPLS活性化期間，主位元線WMBL＿iP與接地電壓Vss連接，寫入電流流過主位元線WMBL＿iP。
在預寫時，正閂鎖設低信號PLSL設定成「H」位準，反相閂鎖設高信號／LSH設定成「H」位準，藉此節點NDP1的資料，亦即寫入閂鎖資料變成“L”位準。然後，在寫入脈衝WPLS活性化期間，主位元線WMBL＿iP與接地電壓Vss連接，寫入電流流過主位元線WMBL＿iP。
圖12，係表示第2實施態樣的主位元線電壓控制電路51Ni（i＝0～3）的構造圖。如圖12所示的，主位元線電壓控制電路51Ni具備：設置部91、資料輸入部92、資料保持部93、設定部94以及反向器IV9。
設置部91，包含P通道MOS電晶體P4以及N通道MOS電晶體N5。P通道MOS電晶體P4，設置在電源電壓VDD的線路與節點NDN1之間。P通道MOS電晶體P4的閘極，接收反相閂鎖設高信號／LSH。N通道MOS電晶體N5，設置在節點NDN1與接地電壓Vss的線路之間。N通道MOS電晶體N5的閘極，接收負閂鎖設低信號NLSL。
資料輸入部92，包含反向器IV6以及開關SW2。反向器IV6，接收閂鎖開關信號LSW。開關SW2，接收通過反相信號線NSL傳送過來的反相資料，並被閂鎖開關信號LSW以及反向器IV6的輸出（亦即閂鎖開關信號LSW的反相信號）所控制。開關SW2，在閂鎖開關信號LSW為“H”位準時，將通過反相信號線NSL傳送過來的反相資料傳送到節點NDN1。
資料保持部93，包含交互連接的反向器IV7與反向器IV8。 反向器IV7的輸入以及反向器IV8的輸出與節點NDN1連接，反向器IV7的輸出以及反向器IV8的輸入與節點NDN2連接。
反向器IV9的輸入與節點NDN2連接。 設定部94，包含設置在電源電壓VDD的線路與接地電壓Vss的線路之間的P通道MOS電晶體P5、P6、N通道MOS電晶體N6、N7、N8以及反向器IV10。反向器IV10，接收程式脈衝有效信號PPE。P通道MOS電晶體P5的閘極，與反向器IV10的輸出連接。P通道MOS電晶體P6的閘極以及N通道MOS電晶體N6的閘極，與節點NDN2連接。N通道MOS電晶體N7的閘極，接收程式脈衝有效信號PPE。N通道MOS電晶體N8的閘極，接收寫入脈衝WPLS。P通道MOS電晶體P6與N通道MOS電晶體N6之間的節點NDN3與主位元線WMBL＿iN連接。
在雙單元資料“1”的寫入時，“L”位準通過反相信號線NSL傳送過來，節點NDN1的資料，亦即寫入閂鎖資料變成“L”位準，在寫入脈衝WPLS活性化期間，主位元線WMBL＿iN與接地電壓Vss連接，寫入電流流過主位元線WMBL＿iN。
另一方面，在雙單元資料“0”的寫入時，“H”位準通過反相信號線NSL傳送過來，節點NDN1的資料，亦即寫入閂鎖資料變成“H”位準，主位元線WMBL＿iN的電壓變成VDD。
在預寫時，負閂鎖設低信號NLSL設定成「H」位準，反相閂鎖設高信號／LSH設定成「H」位準，藉此節點NDN1的資料，亦即寫入閂鎖資料變成“L”位準。然後，在寫入脈衝WPLS活性化期間，主位元線WMBL＿iN與接地電壓Vss連接，寫入電流流過主位元線WMBL＿iN。
（動作時序） 圖13，係表示第2實施態樣的雙單元資料的清除脈衝施加時的動作時序圖。
快閃定序器7，將ZMOS選擇信號Z0、Z1設定成“L”位準，將放電信號DCR0、DCR1設定成“H”位準。藉此，副位元線SBL＿0P～SBL＿7P、SBL＿0N～SBL＿7N與接地電壓Vss的線路連接。
快閃定序器7，將程式脈衝有效信號PPE設定成“H”位準，將寫入脈衝WPLS設定成“H”位準，將閂鎖設高信號LSH先設定成“L”位準，然後設定成“H”位準。之後，快閃定序器7，將正閂鎖設低信號PLSL先設定成“H”位準，然後設定成“L”位準，將負閂鎖設低信號NLSL維持在“L”位準，將閂鎖開關信號LSW維持在“L”位準。
藉此，在主位元線電壓控制電路51P0～51P3中，節點NDP1的閂鎖資料PData變成“L”位準，節點NDP2變成“H”位準，N通道MOS電晶體N2、N3、N4變成導通，P通道MOS電晶體P3變成切斷，節點NDP3變成“L”位準。結果，主位元線WMBL＿0P～WMBL＿3P的電壓變成接地電壓Vss。
另外，在主位元線電壓控制電路51N0～51N3中，節點NDN1的閂鎖資料NData變成“H”位準，節點NDN2變成“L”位準，N通道MOS電晶體N6變成切斷，P通道MOS電晶體P5、P6變成導通，節點NDN3變成“H”位準。結果，主位元線WMBL＿0N～WMBL＿3N的電壓變成VDD。
接著，快閃定序器7，將放電信號DCR0、DCR1設定成“L”位準。藉此，副位元線SBL＿0P～SBL＿7P、SBL＿0N～SBL＿7N變成與接地電壓Vss的線路並未連接。
另外，快閃定序器7，將ZMOS選擇信號Z0、Z1設定成“H”位準。藉此，主位元線WMBL＿iP（i＝0～3）與副位元線SBL＿iP以及SBL＿i＋4P連接，副位元線SBL＿iP以及SBL＿i＋4P的電壓維持在接地電壓Vss。另外，主位元線WMBL＿iN（i＝0～3）與副位元線SBL＿iN以及SBL＿i＋4N連接，副位元線SBL＿iN以及SBL＿i＋4N的電壓變成VDD。
接著，快閃定序器7，將記憶體閘極MG的電壓設定成施加清除脈衝用的電壓（－10V），將源極線SL的電壓設定成施加清除脈衝用的電壓（6V），將控制閘極CG的電壓依舊維持在0V。
藉此，對記憶體單元MC1、MC2施加清除脈衝，BTBT（Band To Band Tunneling，帶間穿遂）清除開始。由於與正單元MC1連接的副位元線SBL＿0P～SBL＿7P的電壓為接地電壓Vss，與負單元MC2連接的副位元線SBL＿0N～SBL＿7N的電壓為VDD，故正單元MC1的清除速度比負單元MC2的清除速度更快。藉由清除速度的差，清除後的雙單元MC1、MC2的閾値電壓Vth的差，成為與清除前的雙單元資料無相依性的差。
接著，快閃定序器7，令源極線SL的電壓回到非選擇狀態的0V。藉此，對記憶體單元MC1、MC2的清除脈衝的施加結束，BTBT清除結束。另外，快閃定序器7，令記憶體閘極MG的電壓回到非選擇電壓的0V。
接著，快閃定序器7，將放電信號DCR0、DCR1設定成“H”位準，將ZMOS選擇信號Z0、Z1設定成“L”位準。
藉此，主位元線WMBL＿iP（i＝0～3）與副位元線SBL＿iP以及SBL＿i＋4P變成並未連接。另外，主位元線WMBL＿iN（i＝0～3）與副位元線SBL＿iN以及SBL＿i＋4N變成並未連接。另外，副位元線SBL＿0P～SBL＿7P、SBL＿0N～SBL＿7N與接地電壓Vss的線路連接，副位元線SBL＿0N～SBL＿7N的電壓回到接地電壓Vss。
如以上所述的，本實施態樣，利用主位元線電壓控制電路，在雙單元資料的清除脈衝施加時，將與正單元連接的位元線的電壓設定成Vss，將與負單元連接的位元線的電壓設定成VDD，令正單元的清除速度（閾値電壓Vth的減少速度）比負單元的清除速度更快。藉此，便可使清除前的雙單元資料不會在清除後被讀出。
另外，本實施態樣，將閂鎖設低信號分離成正側用與負側用，惟並非僅限於此。將閂鎖設高信號分離成正側用與負側用的構造，亦可為同樣的閂鎖資料的設置。
［第3實施態樣］ 圖14，係表示第3實施態樣的關於雙單元資料的讀取、寫入以及清除的詳細電路構造圖。圖10的電路構造的主位元線電壓控制電路51P0～51P3、51N0～51N3，在圖14的電路構造中，被置換成主位元線電壓控制電路52P0～52P3、52N0～52N3。
圖15，係表示第3實施態樣的主位元線電壓控制電路52Pi（i＝0～3）的構造圖。圖15的主位元線電壓控制電路52Pi，與圖11的主位元線電壓控制電路51Pi差異點，如以下所述。
圖11的設置部81具備N通道MOS電晶體N1，相對於此，圖15的設置部281具備N通道MOS電晶體N21。N通道MOS電晶體N21，與N通道MOS電晶體N1同樣，設置在節點NDP1與接地電壓Vss的線路之間。N通道MOS電晶體N21的閘極，接收在正側與負側共通的閂鎖設低信號LSL。
另外，圖11的設定部84具備P通道MOS電晶體P2，相對於此，圖15的設定部284具備P通道MOS電晶體P22。P通道MOS電晶體P2與電源電壓VDD的線路連接，相對於此，P通道MOS電晶體P22與正側用的充電電壓線PGCV連接。在此，對充電電壓線PGCV所賦與的電壓，通常為VDD，惟在施加清除脈衝期間以及其前後設定成Va [ ≠Vb（對充電電壓線NGCV所賦與的電壓）] 。在本實施態樣中以Va＜Vb進行説明。
圖16，係表示第3實施態樣的主位元線電壓控制電路52Ni（i＝0～3）的構造圖。圖16的主位元線電壓控制電路52Ni，與圖12的主位元線電壓控制電路51Ni差異點，如以下所述。
圖12的設置部91具備N通道MOS電晶體N5，相對於此，圖16的設置部291具備N通道MOS電晶體N25。N通道MOS電晶體N25，與N通道MOS電晶體N2同樣，設置在節點NDN1與接地電壓Vss的線路之間。N通道MOS電晶體N21的閘極，接收在正側與負側共通的閂鎖設低信號LSL。
另外，圖12的設定部94具備P通道MOS電晶體P5，相對於此，圖16的設定部294具備P通道MOS電晶體P25。P通道MOS電晶體P5與電源電壓VDD的線路連接，相對於此，P通道MOS電晶體P25與負側用的充電電壓線NGCV連接。在此，對充電電壓線NGCV所賦與的電壓為Vb。在本實施態樣中以Vb＝VDD進行説明。
（動作時序） 圖17，係表示第3實施態樣的雙單元資料的清除脈衝施加時的動作時序圖。
快閃定序器7，將ZMOS選擇信號Z0、Z1設定成“L”位準，將放電信號DCR0、DCR1設定成“H”位準。藉此，副位元線SBL＿0P～SBL＿7P、SBL＿0N～SBL＿7N與接地電壓Vss的線路連接。
快閃定序器7，將程式脈衝有效信號PPE設定成“H”位準，將寫入脈衝WPLS維持在“L”位準，將閂鎖設高信號LSH先設定成“L”位準，然後設定成“H”位準。之後，快閃定序器7，將閂鎖設低信號LSL維持在“L”位準，將閂鎖開關信號LSW維持在“L”位準。
再者，快閃定序器7，令對正側用的充電電壓線PGCV所賦與的電壓從VDD變化到Va（0＜Va＜VDD），令對負側用的充電電壓線NGCV所賦與的電壓維持在VDD。
藉此，在主位元線電壓控制電路52P0～52P3中，節點NDP1的閂鎖資料PData變成“H”位準，節點NDP2變成“L”位準，N通道MOS電晶體N2變成切斷，P通道MOS電晶體P22、P3變成導通，節點NDP3變成“H”位準。結果，主位元線WMBL＿0P～WMBL＿3P的電壓變成Va。
另外，在主位元線電壓控制電路52N0～52N3中，節點NDN1的閂鎖資料NData變成“H”位準，節點NDN2變成“L”位準，N通道MOS電晶體N6變成切斷，P通道MOS電晶體P25、P6變成導通，節點NDN3變成“H”位準。結果，主位元線WMBL＿0N～WMBL＿3N的電壓變成VDD。
接著，快閃定序器7，將放電信號DCR0、DCR1設定成“L”位準。藉此，副位元線SBL＿0P～SBL＿7P、SBL＿0N～SBL＿7N變成與接地電壓Vss的線路並未連接。
另外，快閃定序器7，將ZMOS選擇信號Z0、Z1設定成“H”位準。藉此，主位元線WMBL＿iP（i＝0～3）與副位元線SBL＿iP以及SBL＿i＋4P連接，副位元線SBL＿iP以及SBL＿i＋4P的電壓變成Va（0＜Va＜VDD）。另外，主位元線WMBL＿iN（i＝0～3）與副位元線SBL＿iN以及SBL＿i＋4N連接，副位元線SBL＿iN以及SBL＿i＋4N的電壓變成VDD。
接著，快閃定序器7，將記憶體閘極MG的電壓設定成施加清除脈衝用的電壓（－10V），將源極線SL的電壓設定成施加清除脈衝用的電壓（6V），將控制閘極CG的電壓依舊維持在0V。
藉此，對記憶體單元MC1、MC2施加清除脈衝，BTBT清除開始。由於與正單元MC1連接的副位元線SBL＿0P～SBL＿7P的電壓為Va（0＜Va＜VDD），與負單元MC2連接的副位元線SBL＿0N～SBL＿7N的電壓為VDD，故正單元MC1的清除速度比負單元MC2的清除速度更快。藉由清除速度的差，清除後的雙單元MC1、MC2的閾値電壓Vth的差，成為與清除前的雙單元資料無相依性的差。
接著，快閃定序器7，令源極線SL的電壓回到非選擇狀態的0V。藉此，對記憶體單元MC1、MC2的清除脈衝的施加結束，BTBT清除結束。另外，快閃定序器7，令記憶體閘極MG的電壓回到非選擇電壓的0V。
接著，快閃定序器7，將放電信號DCR0、DCR1設定成“H”位準，將ZMOS選擇信號Z0、Z1設定成“L”位準。
藉此，主位元線WMBL＿iP（i＝0～3）變成與副位元線SBL＿iP以及SBL＿i＋4P並未連接。另外，主位元線WMBL＿iN（i＝0～3）變成與副位元線SBL＿iN以及SBL＿i＋4N並未連接。另外，副位元線SBL＿0P～SBL＿7P、SBL＿0N～SBL＿7N與接地電壓Vss的線路連接，副位元線SBL＿0P～SBL＿7P、副位元線SBL＿0N～SBL＿7N的電壓回到接地電壓Vss。
之後，快閃定序器7，令對正側用的充電電壓線PGCV所賦與的電壓從Va回到VDD。
如以上所述的，本實施態樣，利用主位元線電壓控制電路，在雙單元資料的清除脈衝施加時，將與正單元連接的位元線的電壓設定成Va，將與負單元連接的位元線的電壓設定成Vb（＝VDD），令正單元的清除速度（閾値電壓Vth的減少速度）比負單元的清除速度更快。藉此，便可使清除前的雙單元資料不會在清除後被讀出。
［第4實施態樣］ 圖18，係表示第4實施態樣的關於雙單元資料的讀取、寫入以及清除的詳細電路構造圖。圖10的電路構造的主位元線電壓控制電路51P0～51P3、51N0～51N3，在圖18的電路構造中，被置換成主位元線電壓控制電路53P0～53P3、53N0～53N3。
圖19，係表示第4實施態樣的主位元線電壓控制電路53Pi（i＝0～3）的構造圖。圖19的主位元線電壓控制電路53Pi，與圖11的主位元線電壓控制電路51Pi的差異點，如以下所述。
另外，圖11的設定部84具備P通道MOS電晶體P2，相對於此，圖19的設定部384具備P通道MOS電晶體P32。P通道MOS電晶體P2與電源電壓VDD的線路連接，相對於此，P通道MOS電晶體P32與在正側與負側共通的充電電壓線GCV連接。在此，對充電電壓線GCV所賦與的電壓，通常為VDD，惟在施加清除脈衝期間以及其前後設定成Va（≠VDD）。
圖20，係表示第4實施態樣的主位元線電壓控制電路53Ni（i＝0～3）的構造圖。圖20的主位元線電壓控制電路53Ni，與圖12的主位元線電壓控制電路51Ni的差異點，如以下所述。
另外，圖12的設定部94具備P通道MOS電晶體P5，相對於此，圖20的設定部394具備P通道MOS電晶體P35。P通道MOS電晶體P5與電源電壓VDD的線路連接，相對於此，P通道MOS電晶體P35與充電電壓線GCV連接。在此，對充電電壓線GCV所賦與的電壓，通常為VDD，惟在施加清除脈衝期間以及其前後設定成Va（≠VDD）。
（動作時序） 圖21，係表示第4實施態樣的雙單元資料的清除脈衝施加時的動作時序圖。
快閃定序器7，將ZMOS選擇信號Z0、Z1設定成“L”位準，將放電信號DCR0、DCR1設定成“H”位準。藉此，副位元線SBL＿0P～SBL＿7P、SBL＿0N～SBL＿7N與接地電壓Vss的線路連接。
快閃定序器7，將程式脈衝有效信號PPE設定成“H”位準，將寫入脈衝WPLS設定成“H”位準，將閂鎖設高信號LSH先設定成“L”位準，然後設定成“H”位準。之後，快閃定序器7，將正閂鎖設低信號PLSL先設定成“H”位準，然後設定成“L”位準，將負閂鎖設低信號NLSL維持在“L”位準，將閂鎖開關信號LSW維持在“L”位準。
再者，快閃定序器7，令對與P通道MOS電晶體P32以及P35連接的充電電壓線GCV所賦與的電壓從VDD變化到Va（0＜Va＜VDD）。
藉此，在主位元線電壓控制電路53P0～53P3中，節點NDP1的閂鎖資料PData變成“L”位準，節點NDP2變成“H”位準，N通道MOS電晶體N2、N3、N4變成導通，P通道MOS電晶體P3變成切斷，節點NDP3變成“L”位準。結果，主位元線WMBL＿0P～WMBL＿3P的電壓變成接地電壓Vss。
另外，在主位元線電壓控制電路53N0～53N3中，節點NDN1的閂鎖資料NData變成“H”位準，節點NDN2變成“L”位準，N通道MOS電晶體N6變成切斷，P通道MOS電晶體P35、P6變成導通，節點NDN3變成“H”位準。結果，主位元線WMBL＿0N～WMBL＿3N的電壓變成Va。
接著，快閃定序器7，將放電信號DCR0、DCR1設定成“L”位準。藉此，副位元線SBL＿0P～SBL＿7P、SBL＿0N～SBL＿7N變成與接地電壓Vss的線路並未連接。
另外，快閃定序器7，將ZMOS選擇信號Z0、Z1設定成“H”位準。藉此，主位元線WMBL＿iP（i＝0～3）與副位元線SBL＿iP以及SBL＿i＋4P連接，副位元線SBL＿iP以及SBL＿i＋4P的電壓變成接地電壓Vss。另外，主位元線WMBL＿iN（i＝0～3）與副位元線SBL＿iN以及SBL＿i＋4N連接，副位元線SBL＿iN以及SBL＿i＋4N的電壓變成Va。
接著，快閃定序器7，將記憶體閘極MG的電壓設定成施加清除脈衝用的電壓VNN（－10V），將源極線SL的電壓設定成施加清除脈衝用的電壓（6V），將控制閘極CG的電壓依舊維持在0V。
藉此，對記憶體單元MC1、MC2施加清除脈衝，BTBT清除開始。由於與正單元MC1連接的副位元線SBL＿0P～SBL＿7P的電壓為接地電壓Vss，與負單元MC2連接的副位元線SBL＿0N～SBL＿7N的電壓為Va，故正單元MC1的清除速度比負單元MC2的清除速度更快。藉由清除速度的差，清除後的雙單元MC1、MC2的閾値電壓Vth的差，變成與清除前的雙單元資料無相依性的差。
接著，快閃定序器7，令源極線SL的電壓回到非選擇狀態的(0V)。藉此，對記憶體單元MC1、MC2的清除脈衝的施加結束，BTBT清除結束。另外，快閃定序器7，令記憶體閘極MG的電壓回到非選擇電壓的(0V)。
接著，快閃定序器7，將放電信號DCR0、DCR1設定成“H”位準，將ZMOS選擇信號Z0、Z1設定成“L”位準。
藉此，主位元線WMBL＿iP（i＝0～3）變成與副位元線SBL＿iP以及SBL＿i＋4P並未連接。另外，主位元線WMBL＿iN（i＝0～3）變成與副位元線SBL＿iN以及SBL＿i＋4N並未連接。另外，副位元線SBL＿0P～SBL＿7P、SBL＿0N～SBL＿7N與接地電壓Vss的線路連接，副位元線SBL＿0N～SBL＿7N的電壓回到接地電壓Vss。
之後，快閃定序器7，令對充電電壓線GCV所賦與的電壓從Va回到VDD。
如以上所述的，本實施態樣，利用主位元線電壓控制電路，在雙單元資料的清除脈衝施加時，將與正單元連接的位元線的電壓設定成Vss，將與負單元連接的位元線的電壓設定成Va（0＜Va＜VDD），使正單元的清除速度（閾値電壓Vth的減少速度）比負單元的清除速度更快。藉此，便可使清除前的雙單元資料不會在清除後被讀出。
［第5實施態樣］ 圖22，係表示第5實施態樣的關於雙單元資料的讀取、寫入以及清除的詳細電路構造圖。圖10的電路構造的主位元線電壓控制電路51P0～51P3、51N0～51N3，在圖22的電路構造中，被置換成主位元線電壓控制電路54P0～54P3、54N0～54N3。
圖23，係表示第5實施態樣的主位元線電壓控制電路54Pi（i＝0～3）的構造圖。圖23的主位元線電壓控制電路54Pi，與圖11的主位元線電壓控制電路51Pi的差異點，如以下所述。
圖11的設置部81具備N通道MOS電晶體N1，相對於此，圖23的設置部281具備N通道MOS電晶體N21。N通道MOS電晶體N21，與N通道MOS電晶體N1同樣，設置在節點NDP1與接地電壓Vss的線路之間。N通道MOS電晶體N21的閘極，接收在正側與負側共通的閂鎖設低信號LSL。
圖24，係表示第5實施態樣的主位元線電壓控制電路54Ni（i＝0～3）的構造圖。圖24的主位元線電壓控制電路54Ni，與圖12的主位元線電壓控制電路51Ni的差異點，如以下所述。
圖12的設置部91具備N通道MOS電晶體N5，相對於此，圖24的設置部291具備N通道MOS電晶體N25。N通道MOS電晶體N25，與N通道MOS電晶體N2同樣，設置在節點NDN1與接地電壓Vss的線路之間。N通道MOS電晶體N21的閘極，接收在正側與負側共通的閂鎖設低信號LSL。
（動作時序） 圖25，係表示第5實施態樣的雙單元資料的清除脈衝施加時的動作時序圖。
快閃定序器7，將ZMOS選擇信號Z0、Z1設定成“L”位準，將放電信號DCR0、DCR1設定成“H”位準。藉此，副位元線SBL＿0P～SBL＿7P、SBL＿0N～SBL＿7N與接地電壓Vss的線路連接。
快閃定序器7，將程式脈衝有效信號PPE設定成“H”位準，將寫入脈衝WPLS設定成“H”位準，將閂鎖設高信號LSH維持在“H”位準，將閂鎖設低信號LSL維持在“L”位準。
然後，快閃定序器7，將閂鎖開關信號LSW先設定成“H”位準。然後，快閃定序器7，藉由對資料匯流排PBUS＿D輸出“L”位準的資料，通過非反相信號線PSL，“L”位準被送到主位元線電壓控制電路54P0～54P3，通過反相信號線NSL，“H”位準被送到主位元線電壓控制電路54N0～54N3。
藉此，在主位元線電壓控制電路54P0～54P3中，開關SW1變成導通，節點NDP1的閂鎖資料PData變成“L”位準，節點NDP2變成“H”位準，N通道MOS電晶體N2、N3、N4變成導通，P通道MOS電晶體P3變成切斷，節點NDP3變成“L”位準。結果，主位元線WMBL＿0P～WMBL＿3P的電壓變成接地電壓Vss。
另外，在主位元線電壓控制電路51N0～51N3中，開關SW2變成導通，節點NDN1的閂鎖資料NData變成“H”位準，節點NDN2變成“L”位準，N通道MOS電晶體N6變成切斷，P通道MOS電晶體P5、P6變成導通，節點NDN3變成“H”位準。結果，主位元線WMBL＿0N～WMBL＿3N的電壓變成VDD。
之後的動作，由於與第2實施態樣同樣，故不反覆説明。如以上所述的，若根據本實施態樣，便可與第2實施態樣同樣，使清除前的雙單元資料不會在清除後被讀出。
［第6實施態樣］ 圖26，係表示第6實施態樣的關於雙單元資料的讀取、寫入以及清除的詳細電路構造圖。
圖22的電路構造的讀取系統放電電路40，在圖26的電路構造中，被置換成副位元線電壓控制電路75P0～75P3、75N0～75N3。
副位元線電壓控制電路75Pi，在雙單元資料的讀取時以及施加清除脈衝時，控制副位元線SBL＿iP與副位元線SBL＿i＋4P的電壓。副位元線電壓控制電路75Ni，在雙單元資料的讀取時以及施加清除脈衝時，控制副位元線SBL＿iN與副位元線SBL＿i＋4N的電壓。
圖27，係表示第6實施態樣的副位元線電壓控制電路75Pi（i＝0～3）的構造圖。副位元線電壓控制電路75Pi，具備充電電路88以及放電電路89。
充電電路88，具備P通道MOS電晶體PM1、PM2。P通道MOS電晶體PM1，設置在電源電壓VDD的線路與副位元線SBL＿iP之間。P通道MOS電晶體PM1的閘極，接收正充電信號PCR0。P通道MOS電晶體PM2，設置在電源電壓VDD的線路與副位元線SBL＿i＋4P之間。P通道MOS電晶體PM2的閘極，接收正充電信號PCR1。
放電電路89，具備N通道MOS電晶體NM1、NM2。N通道MOS電晶體NM1，設置在副位元線SBL＿iP與接地電壓Vss的線路之間。N通道MOS電晶體NM1的閘極，接收正放電信號PDCR0。N通道MOS電晶體NM2，設置在副位元線SBL＿i＋4P與接地電壓Vss的線路之間。N通道MOS電晶體NM2的閘極，接收正放電信號PDCR1。
在雙單元資料的讀取時，副位元線電壓控制電路75Pi，根據正放電信號PDCR0、PDCR1，令副位元線選擇器20所未選擇的副位元線SBL＿iP以及／或SBL＿i＋4P選擇性地與接地電壓Vss連接。
圖28，係表示第6實施態樣的副位元線電壓控制電路75Ni（i＝0～3）的構造圖。副位元線電壓控制電路75Ni，具備充電電路86以及放電電路87。
充電電路86，具備P通道MOS電晶體PM3、PM4。P通道MOS電晶體PM3，設置在電源電壓VDD的線路與副位元線SBL＿iN之間。P通道MOS電晶體PM3的閘極，接收負充電信號NCR0。P通道MOS電晶體PM4，設置在電源電壓VDD的線路與副位元線SBL＿i＋4N之間。P通道MOS電晶體PM4的閘極，接收負充電信號NCR1。
放電電路87，具備N通道MOS電晶體NM3、NM4。N通道MOS電晶體NM3，設置在副位元線SBL＿iN與接地電壓Vss的線路之間。N通道MOS電晶體NM3的閘極，接收負放電信號NDCR0。N通道MOS電晶體NM4，設置在副位元線SBL＿i＋4N與接地電壓Vss的線路之間。N通道MOS電晶體NM4的閘極，接收負放電信號NDCR1。
在雙單元資料的讀取時，副位元線電壓控制電路75Ni，根據負放電信號NDCR0、NDCR1，令副位元線選擇器20所未選擇的副位元線SBL＿iN及／或SBL＿i＋4N選擇性地與接地電壓Vss連接。 （動作時序） 圖29，係表示第6實施態樣的雙單元資料的清除脈衝施加時的動作時序圖。
快閃定序器7，將程式脈衝有效信號PPE設定成“L”位準，將寫入脈衝WPLS設定成“H”位準，將閂鎖設高信號LSH維持在“H”位準，將閂鎖設低信號LSL維持在“L”位準，將閂鎖開關信號LSW維持在“L”位準，將ZMOS選擇信號Z0、Z1維持在“L”位準。
快閃定序器7，將正充電信號PCR0、PCR1維持在“H”位準，將負充電信號NCR0、NCR1設定成“L”位準。另外，快閃定序器7，將正放電信號PDCR0、PDCR1維持在“H”位準，將負放電信號NDCR0、NDCR1設定成“L”位準。
藉此，在副位元線電壓控制電路75P0～75P3中，P通道MOS電晶體PM1、PM2變成切斷，N通道MOS電晶體NM1、NM2變成切斷。結果，副位元線SBL＿iP以及SBL＿i＋4P的電壓變成接地電壓Vss。
另外，在副位元線電壓控制電路75N0～75N3中，P通道MOS電晶體PM3、PM4變成導通，N通道MOS電晶體NM3、NM4變成切斷。結果，副位元線SBL＿iN以及SBL＿i＋4N的電壓變成VDD。
接著，快閃定序器7，將記憶體閘極MG的電壓設定成施加清除脈衝用的電壓（－10V），將源極線SL的電壓設定成施加清除脈衝用的電壓（6V），將控制閘極CG的電壓依舊維持在0V。
藉此，對記憶體單元MC1、MC2施加清除脈衝，BTBT清除開始。由於與正單元MC1連接的副位元線SBL＿0P～SBL＿7P的電壓為接地電壓Vss，與負單元MC2連接的副位元線SBL＿0N～SBL＿7N的電壓為VDD，故正單元MC1的清除速度比負單元MC2的清除速度更快。藉由清除速度的差，清除後的雙單元MC1、MC2的閾値電壓Vth的差，成為與清除前的雙單元資料無相依性的差。
接著，快閃定序器7，令源極線SL的電壓回到非選擇狀態的(0V)。藉此，對記憶體單元MC1、MC2的清除脈衝的施加結束，BTBT清除結束。另外，快閃定序器7，令記憶體閘極MG的電壓回到非選擇電壓的(0V)。
接著，快閃定序器7，令負充電信號NCR0、NCR1回到“H”位準，令負放電信號NDCR0、NDCR1回到“H”位準。藉此，副位元線SBL＿0P～SBL＿7P、SBL＿0N～SBL＿7N與接地電壓Vss的線路連接，副位元線SBL＿0N～SBL＿7N的電壓回到接地電壓Vss。
如以上所述的，本實施態樣，利用副位元線電壓控制電路，在雙單元資料的清除脈衝施加時，將與正單元連接的位元線的電壓設定成Vss，將與負單元連接的位元線的電壓設定成VDD，使正單元的清除速度（閾値電壓Vth的減少速度）比負單元的清除速度更快。藉此，便可使清除前的雙單元資料不會在清除後被讀出。
［第7實施態樣］ 圖30，係表示第7實施態樣的關於雙單元資料的讀取、寫入以及清除的詳細電路構造圖。圖26的副位元線電壓控制電路75P0～75P3、75N0～75N3，在圖30的電路構造中，被置換成副位元線電壓控制電路76P0～76P3、76N0～76N3。
圖31，係表示第7實施態樣的副位元線電壓控制電路76Pi（i＝0～3）的構造圖。副位元線電壓控制電路76Pi，具備充電電路288以及放電電路289。
充電電路288，具備P通道MOS電晶體PM21、PM22。P通道MOS電晶體PM21，設置在正側用的充電電壓線PBCV與副位元線SBL＿iP之間。P通道MOS電晶體PM21的閘極，接收在正側與負側共通的充電信號CR0。P通道MOS電晶體PM22，設置在正側用的充電電壓線PBCV與副位元線SBL＿i＋4P之間。P通道MOS電晶體PM22的閘極，接收在正側與負側共通的充電信號CR1。在此，對充電電壓線PBCV所賦與的電壓，通常為VDD，惟在施加清除脈衝的期間以及其前後設定成Va（≠VDD）。
放電電路289，具備N通道MOS電晶體NM21、NM22。N通道MOS電晶體NM21，設置在副位元線SBL＿iP與接地電壓Vss的線路之間。N通道MOS電晶體NM21的閘極，接收在正側與負側共通的放電信號DCR0。N通道MOS電晶體NM22，設置在副位元線SBL＿i＋4P與接地電壓Vss的線路之間。N通道MOS電晶體NM22的閘極，接收在正側與負側共通的放電信號DCR1。
圖32，係表示第7實施態樣的副位元線電壓控制電路76Ni（i＝0～3）的構造圖。副位元線電壓控制電路76Ni，具備充電電路286以及放電電路287。
充電電路286，具備P通道MOS電晶體PM23、PM24。P通道MOS電晶體PM23，設置在負側用的充電電壓線NBCV與副位元線SBL＿iN之間。P通道MOS電晶體PM23的閘極，接收在正側與負側共通的充電信號CR0。P通道MOS電晶體PM24，設置在負側用的充電電壓線NBCV與副位元線SBL＿i＋4N之間。P通道MOS電晶體PM24的閘極，接收在正側與負側共通的充電信號CR1。在此，對充電電壓線NBCV所賦與的電壓為Vb。本實施態樣以Vb＝VDD進行説明。
放電電路287，具備N通道MOS電晶體NM23、NM24。N通道MOS電晶體NM23，設置在副位元線SBL＿iN與接地電壓Vss的線路之間。N通道MOS電晶體NM23的閘極，接收在正側與負側共通的放電信號DCR0。N通道MOS電晶體NM24，設置在副位元線SBL＿i＋4N與接地電壓Vss的線路之間。N通道MOS電晶體NM24的閘極，接收在正側與負側共通的放電信號DCR1。 （動作時序） 圖33，係表示第7實施態樣的雙單元資料的清除脈衝施加時的動作時序圖。
快閃定序器7，將程式脈衝有效信號PPE設定成“L”位準，將寫入脈衝WPLS維持在“L”位準，將閂鎖設高信號LSH維持在“H”位準，將閂鎖設低信號LSL維持在“L”位準，將閂鎖開關信號LSW維持在“L”位準，將ZMOS選擇信號Z0、Z1維持在“L”位準。
快閃定序器7，令對正側用的充電電壓線PBCV所賦與的電壓從VDD變化到Va（0＜Va＜VDD），將對負側用的充電電壓線NBCV所賦與的電壓維持在VDD。
之後，快閃定序器7，將正充電信號PCR0、PCR1設定成“L”位準，將負充電信號NCR0、NCR1設定成“L”位準。另外，快閃定序器7，將正放電信號PDCR0、PDCR1設定成“L”位準，將負放電信號NDCR0、NDCR1設定成“L”位準。
藉此，在副位元線電壓控制電路76P0～76P3中，P通道MOS電晶體PM21、PM22變成導通，N通道MOS電晶體NM21、NM22變成切斷。結果，副位元線SBL＿iP以及SBL＿i＋4P的電壓變成Va。
另外，在副位元線電壓控制電路76N0～76N3中，P通道MOS電晶體PM23、PM24變成導通，N通道MOS電晶體NM23、NM24變成切斷。結果，副位元線SBL＿iN以及SBL＿i＋4N的電壓變成VDD。
接著，快閃定序器7，將記憶體閘極MG的電壓設定成施加清除脈衝用的電壓VNN（－10V），將源極線SL的電壓設定成施加清除脈衝用的電壓（6V），將控制閘極CG的電壓依舊維持在0V。
藉此，對記憶體單元MC1、MC2施加清除脈衝，BTBT清除開始。由於與正單元MC1連接的副位元線SBL＿0P～SBL＿7P的電壓為Va，與負單元MC2連接的副位元線SBL＿0N～SBL＿7N的電壓為VDD，故正單元MC1的清除速度比負單元MC2的清除速度更快。藉由清除速度的差，清除後的雙單元MC1、MC2的閾値電壓Vth的差，變成與清除前的雙單元資料無相依性的差。
接著，快閃定序器7，令源極線SL的電壓回到非選擇狀態的(0V)。藉此，對記憶體單元MC1、MC2的清除脈衝的施加結束，BTBT清除結束。另外，快閃定序器7，令記憶體閘極MG的電壓回到非選擇電壓的(0V)。
接著，快閃定序器7，令正充電信號PCR0、PCR1與負充電信號NCR0、NCR1回到“H”位準，令正放電信號PDCR0、PDCR1與負放電信號NDCR0、NDCR1回到“H”位準。藉此，副位元線SBL＿0P～SBL＿7P、SBL＿0N～SBL＿7N與接地電壓Vss的線路連接，副位元線SBL＿0N～SBL＿7N的電壓回到接地電壓Vss。
之後，快閃定序器7，令對正側用的充電電壓線PBCV所賦與的電壓從Va回到VDD。
如以上所述的，本實施態樣，利用副位元線電壓控制電路，在雙單元資料的清除脈衝施加時，將連接正單元的位元線的電壓設定成Va（0＜Va＜VDD），將連接負單元的位元線的電壓設定成VDD，使正單元的清除速度（閾値電壓Vth的減少速度）比負單元的清除速度更快。藉此，便可使清除前的雙單元資料不會在清除後被讀出。
［第8實施態樣］ 圖34，係表示第8實施態樣的關於雙單元資料的讀取、寫入以及清除的詳細電路構造圖。
圖26的副位元線電壓控制電路75P0～75P3、75N0～75N3，在圖34的電路構造中，被置換成的副位元線電壓控制電路77P0～77P3、77N0～77N3。
圖35，係表示第8實施態樣的副位元線電壓控制電路77Pi（i＝0～3）的構造圖。圖35的副位元線電壓控制電路77Pi，與圖27的副位元線電壓控制電路75Pi的差異點，如以下所述。
圖27的充電電路88具備P通道MOS電晶體PM1、PM2，相對於此，圖35的充電電路388具備P通道MOS電晶體PM31、PM32。P通道MOS電晶體PM31，設置在正側與負側共通的充電電壓線BCV與副位元線SBL＿iP之間。P通道MOS電晶體PM31的閘極，接收正充電信號PCR0。P通道MOS電晶體PM32，設置在正側與負側共通的充電電壓線BCV與副位元線SBL＿i＋4P之間。P通道MOS電晶體PM32的閘極，接收正充電信號PCR1。在此，對充電電壓線BCV所賦與的電壓，通常為VDD，惟在施加清除脈衝的期間以及其前後設定成Va（0＜Va＜VDD）。
圖36，係表示第8實施態樣的副位元線電壓控制電路77Ni（i＝0～3）的構造圖。圖36的副位元線電壓控制電路77Ni，與圖28的副位元線電壓控制電路75Ni的差異點，如以下所述。
圖28的充電電路86具備P通道MOS電晶體PM3、PM4，相對於此，圖36的充電電路383具備P通道MOS電晶體PM33、PM34。P通道MOS電晶體PM33，設置在正側與負側共通的充電電壓線BCV與副位元線SBL＿iN之間。P通道MOS電晶體PM33的閘極，接收負充電信號NCR0。P通道MOS電晶體PM34，設置在正側與負側共通的充電電壓線BCV與副位元線SBL＿i＋4N之間。P通道MOS電晶體PM34的閘極，接收負充電信號NCR1。 （動作時序） 圖37，係表示第8實施態樣的雙單元資料的清除脈衝施加時的動作時序圖。
快閃定序器7，將程式脈衝有效信號PPE設定成“L”位準，將寫入脈衝WPLS維持在“L”位準，將閂鎖設高信號LSH維持在“H”位準，將閂鎖設低信號LSL維持在“L”位準，將閂鎖開關信號LSW維持在“L”位準，將ZMOS選擇信號Z0、Z1維持在“L”位準。
接著，快閃定序器7，令對與P通道MOS電晶體PM31、PM32、PM33、PM34以及P35連接的充電電壓線BCV所賦與的電壓從VDD變化到Va（0＜Va＜VDD）。
之後，快閃定序器7，將正充電信號PCR0、PCR1維持在“H”位準，將負充電信號NCR0、NCR1設定成“L”位準。另外，快閃定序器7，將正放電信號PDCR0、PDCR1維持在“H”位準，將負放電信號NDCR0、NDCR1設定成“L”位準。
藉此，在副位元線電壓控制電路77P0～77P3中，P通道MOS電晶體PM31、PM32變成切斷，N通道MOS電晶體NM1、NM2變成切斷。結果，副位元線SBL＿iP以及SBL＿i＋4P的電壓變成接地電壓Vss。
另外，在副位元線電壓控制電路77N0～77N3中，P通道MOS電晶體PM33、PM34變成導通，N通道MOS電晶體NM3、NM4變成切斷。結果，副位元線SBL＿iN以及SBL＿i＋4N的電壓變成Va。
接著，快閃定序器7，將記憶體閘極MG的電壓設定成施加清除脈衝用的電壓VNN（－10V），將源極線SL的電壓設定成施加清除脈衝用的電壓（6V），將控制閘極CG的電壓依舊維持在0V。
藉此，對記憶體單元MC1、MC2施加清除脈衝，BTBT清除開始。由於與正單元MC1連接的副位元線SBL＿0P～SBL＿7P的電壓為接地電壓Vss，與負單元MC2連接的副位元線SBL＿0N～SBL＿7N的電壓為Va（0＜Va＜VDD），故正單元MC1的清除速度比負單元MC2的清除速度更快。藉由清除速度的差，清除後的雙單元MC1、MC2的閾値電壓Vth的差，成為與清除前的雙單元資料無相依性的差。
接著，快閃定序器7，令源極線SL的電壓回到非選擇狀態的(0V)。藉此，對記憶體單元MC1、MC2的清除脈衝的施加結束，BTBT清除結束。另外，快閃定序器7，令記憶體閘極MG的電壓回到非選擇電壓的(0V)。
接著，快閃定序器7，令負充電信號NCR0、NCR1回到“H”位準，令負放電信號NDCR0、NDCR1回到“H”位準。藉此，副位元線SBL＿0P～SBL＿7P、SBL＿0N～SBL＿7N與接地電壓Vss的線路連接，副位元線SBL＿0N～SBL＿7N的電壓回到接地電壓Vss。
之後，快閃定序器7，令對充電電壓線BCV所賦與的電壓從Va回到VDD。
如以上所述的，本實施態樣，利用副位元線電壓控制電路，在雙單元資料的清除脈衝施加時，將與正單元連接的位元線的電壓設定成Vss，將與負單元連接的位元線的電壓設定成Va（0＜Va＜VDD），使正單元的清除速度（閾値電壓Vth的減少速度）比負單元的清除速度更快。藉此，便可使清除前的雙單元資料不會在清除後被讀出。
［第9實施態樣］ 第1～第8實施態樣，係在施加清除脈衝時令控制閘極CG的電壓為0V，惟本實施態樣，在施加清除脈衝時，將控制閘極CG的電壓設定成Vb（0＜Vb＜VDD）。
本實施態樣，對控制閘極CG賦與Vb（0V＜Vb＜VDD）。在施加清除脈衝時，控制閘極CG微弱地導通，位元線SBL的電壓有效地傳達到記憶體閘極MG之下。結果，便可使副位元線SBL＿iP與SBL＿iN的電位差對記憶體單元MC1、MC2之間的清除速度的差所造成的影響變大。
（動作時序） 圖38，係表示第9實施態樣的雙單元資料的清除脈衝施加時的動作時序圖。在此係以其為第2實施態樣的變化實施例進行説明，惟其他實施態樣亦可實施同樣的變化。
圖38與圖13的第2實施態樣的動作時序的差異點在於，在圖38中，於清除脈衝期間，快閃定序器7係將控制閘極CG的電壓設定成Vb（0＜Vb＜VDD）。藉此，如上所述的，便可使記憶體單元MC1、MC2之間的清除速度的差變大，進而使安全性提高。
本發明，並非僅限於上述實施態樣，亦包含例如以下的變化實施例。
（1） 切換控制： 本發明的實施態樣，係在接收到雙單元資料的清除要求時，將連接正單元MC1的副位元線SBL＿iP的電壓與連接負單元MC2的副位元線SBL＿iN的電壓設定成不同電壓。本發明，並非僅限於上述的雙單元資料的清除處理。
例如，半導體裝置，亦可具備在接收到雙單元資料的清除要求時，如上所述的使副位元線SBL＿iP的電壓與連接負單元MC2的副位元線SBL＿iN的電壓不同的功能，以及使副位元線SBL＿iP的電壓與連接負單元MC2的副位元線SBL＿iN的電壓相同的功能二者，並可對吾人欲執行哪一個功能進行切換。
（2） 對位元線所賦與的電壓： 本實施態樣，係使對連接正單元MC1的副位元線所賦與的電壓比對連接負單元MC2的副位元線所賦與的電壓更小，以使正單元MC1的清除速度比負單元MC2的清除速度更快，惟並非僅限於此。
圖39（a），係表示使連接正單元MC1的位元線BL的電壓比對連接負單元MC2的位元線BL所賦與的電壓更大時的清除雙單元資料“0”之際的序列圖。
如圖39（a）所示的，在執行雙單元資料“0”的清除之後，便形成雙方單元均保持單元資料“1”的初始狀態。在雙單元資料清除前，正單元MC1的閾値電壓Vth比負單元MC2的閾値電壓Vth更大。由於負單元MC2比正單元MC1清除速度（亦即閾値電壓Vth減少的速度）更快，故在清除後仍維持該關係，若在該狀態下實施讀取，則會讀取到之前的雙單元資料“0”。
圖39（b），係表示使連接正單元MC1的位元線BL的電壓比對連接負單元MC2的位元線BL所賦與的電壓更大時的清除雙單元資料“1”之際的序列圖。
如圖39（b）所示的，在執行雙單元資料“1”的清除之後，便形成雙方單元均保持單元資料“1”的初始狀態。在資料清除前負單元MC2的閾値電壓Vth比正單元MC1的閾値電壓Vth更大。然而，由於負單元MC2比正單元MC1清除速度（亦即閾値電壓Vth減少的速度）更快，故在清除後，該關係逆轉。若在該狀態實施讀取，則會讀取到與之前的雙單元資料“1”不同的“0”。
像這樣，無論在雙單元資料為“0”時或為“1”時，雙單元資料清除後均讀取到“0”，便可使所保持之雙單元資料無法特定。
因此，在施加清除脈衝時，若使對連接正單元MC1的副位元線SBL＿Ip所賦與的電壓與對連接負單元MC2的副位元線SBL＿iN所賦與的電壓不同，則無論副位元線SBL＿iP與副位元線SBL＿iN何者的電壓較大，均可確保清除之前的雙單元資料的安全性。另外，亦可令副位元線SBL＿iP與副位元線SBL＿iN何者電壓為大不固定，而係隨機設定。亦可針對複數個雙單元的每一對以固定或隨機的方式設定何者為大。
再者，本發明的實施態樣，如圖8所示的，係基於對位元線BL所賦與的電壓越小閾値電壓Vth減少的速度越快此等觀測結果者。然而，假設即使得到對位元線BL所賦與的電壓越大閾値電壓Vth減少的速度越快此等結果，本發明的實施態樣所説明的清除雙單元資料的構造以及方法仍係有效。這是因為，本發明的實施態樣的清除雙單元資料的構造以及方法，無論副位元線SBL＿iP與副位元線SBL＿iN何者的電壓較大，只要單純使其互不相同，便可確保清除之前的雙單元資料的安全性的緣故。
（3）CMOS開關構造： 在圖15中，當Va的電壓設定值比P通道MOS電晶體P22以及P3的閾値電壓｜Vthp｜更小時，P通道MOS電晶體P22與P3，可置換成圖40所示的CMOS開關構造。亦即，取代P通道MOS電晶體P22，使用CMOS轉移閘極522，取代P通道MOS電晶體P3，使用CMOS轉移閘極503。
構成CMOS轉移閘極522的P通道MOS電晶體的閘極，接收反向器IV5的輸出，構成CMOS轉移閘極522的N通道MOS電晶體的閘極，接收程式脈衝有效信號PPE。
構成CMOS轉移閘極503的P通道MOS電晶體的閘極，接收節點NDP2的電壓，構成CMOS轉移閘極503的N通道MOS電晶體的閘極，接收將節點NDP2的電壓反相的反向器IV501的輸出。
同樣地，在圖16中，當Vb的電壓設定值比P通道MOS電晶體P25與P6的閾値電壓｜Vthp｜更小時，P通道MOS電晶體P25與P6，可置換成CMOS開關構造。
同樣地，在圖19中，當Va的電壓設定值比P通道MOS電晶體P32與P3的閾値電壓｜Vthp｜更小時，P通道MOS電晶體P32與P3，可置換成CMOS開關構造。
同樣地，在圖20中，當Va的電壓設定值比P通道MOS電晶體P35與P6的閾値電壓｜Vthp｜更小時，P通道MOS電晶體P35與P6，可置換成CMOS開關構造。
同樣地，在圖31中，當Va的電壓設定值比P通道MOS電晶體PM21與PM22的閾値電壓｜Vthp｜更小時，P通道MOS電晶體PM21與PM22，可置換成CMOS開關構造。
同樣地，在圖32中，當Vb的電壓設定值比P通道MOS電晶體PM23與PM24的閾値電壓｜Vthp｜更小時，P通道MOS電晶體PM23與PM24的開關，可置換成CMOS開關構造。
以上，係根據實施態樣具體地説明本發明人之發明，惟本發明並非僅限於該等實施態樣，在不超出其發明精神的範圍內可作各種變更，自不待言。
1‧‧‧微電腦（MCU）
2‧‧‧中央處理裝置（CPU）
3‧‧‧直接記憶體存取控制器（DMAC）
4‧‧‧匯流排介面電路（BIF）
5‧‧‧隨機存取記憶體（RAM）
6‧‧‧快閃記憶體模組（FMDL）
7‧‧‧快閃定序器（FSQC）
8‧‧‧外部輸入輸出埠（PRT）
9‧‧‧外部輸入輸出埠（PRT）
10‧‧‧計時器（TMR）
11‧‧‧時鐘脈衝產生器（CPG）
19‧‧‧記憶體陣列（MARY）
20‧‧‧副位元線選擇器
22‧‧‧讀取列選擇器
24‧‧‧第1行解碼器（RDEC1）
25‧‧‧第2行解碼器（RDEC2）
26‧‧‧輸出緩衝器(OBUF)
28‧‧‧改寫列選擇器
29‧‧‧輸入輸出電路（IOBUF）
30‧‧‧列解碼器(CDEC)
31‧‧‧電源電路(VPG)
32‧‧‧時序產生器（TMG）
40‧‧‧讀取系統放電電路
41‧‧‧寫入系統放電電路
51‧‧‧主位元線電壓控制電路
81‧‧‧設置部
82‧‧‧資料輸入部
83‧‧‧資料保持部
84‧‧‧設定部
86‧‧‧充電電路
87‧‧‧放電電路
88‧‧‧充電電路
89‧‧‧放電電路
91‧‧‧設置部
92‧‧‧資料輸入部
93‧‧‧資料保持部
94‧‧‧設定部
100‧‧‧半導體裝置
101‧‧‧記憶體陣列（MARY）
102‧‧‧第1記憶元件
103‧‧‧第2記憶元件
104‧‧‧雙單元
105‧‧‧電壓控制電路
281‧‧‧設置部
284‧‧‧設定部
286‧‧‧充電電路
287‧‧‧放電電路
288‧‧‧充電電路
289‧‧‧放電電路
291‧‧‧設置部
294‧‧‧設定部
383‧‧‧充電電路
384‧‧‧設定部
388‧‧‧充電電路
394‧‧‧設定部
503‧‧‧CMOS轉移閘極
522‧‧‧CMOS轉移閘極
／LSH‧‧‧反相閂鎖設高信號
51N0~51N3‧‧‧主位元線電壓控制電路
51Ni‧‧‧主位元線電壓控制電路
51P0~51P3‧‧‧主位元線電壓控制電路
51Pi‧‧‧主位元線電壓控制電路
52N0~52N3‧‧‧主位元線電壓控制電路
52Ni‧‧‧主位元線電壓控制電路
52P0~52P3‧‧‧主位元線電壓控制電路
52Pi‧‧‧主位元線電壓控制電路
53N0~53N3‧‧‧主位元線電壓控制電路
53Ni‧‧‧主位元線電壓控制電路
53P0~53P3‧‧‧主位元線電壓控制電路
53Pi‧‧‧主位元線電壓控制電路
54N0~54N3‧‧‧主位元線電壓控制電路
54Ni‧‧‧主位元線電壓控制電路
54P0~54P3‧‧‧主位元線電壓控制電路
54Pi‧‧‧主位元線電壓控制電路
75N0~75N3‧‧‧副位元線電壓控制電路
75Ni‧‧‧副位元線電壓控制電路
75P0~75P3‧‧‧副位元線電壓控制電路
75Pi‧‧‧副位元線電壓控制電路
76N0~76N3‧‧‧副位元線電壓控制電路
76Ni‧‧‧副位元線電壓控制電路
76P0~76P3‧‧‧副位元線電壓控制電路
76Pi‧‧‧副位元線電壓控制電路
77N0~77N3‧‧‧副位元線電壓控制電路
77Ni‧‧‧副位元線電壓控制電路
77P0~77P3‧‧‧副位元線電壓控制電路
77Pi‧‧‧副位元線電壓控制電路
AND‧‧‧輸出用及閘
BCV‧‧‧充電電壓線
BL‧‧‧第1位元線
／BL‧‧‧第2位元線
CG‧‧‧控制閘極
CR0‧‧‧充電信號
CR1‧‧‧充電信號
DCR0‧‧‧放電信號
DCR1‧‧‧放電信號
DCW0‧‧‧放電信號
DCW1‧‧‧放電信號
ENDT‧‧‧輸入閘控信號
ERQ‧‧‧清除要求信號
EXOR＿N‧‧‧互斥或閘
EXOR＿P‧‧‧互斥或閘
EXTAL‧‧‧端子
FG‧‧‧浮動閘極
GCV‧‧‧充電電壓線
H‧‧‧位準
HACSP‧‧‧高速存取埠
HBUS‧‧‧高速匯流排
HBUS＿D‧‧‧高速資料匯流排
IV1‧‧‧反向器
IV10‧‧‧反向器
IV2‧‧‧反向器
IV3‧‧‧反向器
IV4‧‧‧反向器
IV5‧‧‧反向器
IV501‧‧‧反向器
IV6‧‧‧反向器
IV7‧‧‧反向器
IV8‧‧‧反向器
IV9‧‧‧反向器
L‧‧‧位準
LACSP‧‧‧低速存取埠
LSH‧‧‧閂鎖設高信號
LSL‧‧‧閂鎖設低信號
LSW‧‧‧閂鎖開關信號
MC1‧‧‧非揮發性記憶體單元
MC2‧‧‧非揮發性記憶體單元
MG‧‧‧記憶體閘極
MGL‧‧‧記憶體閘極選擇線
N1‧‧‧N通道MOS電晶體
N2‧‧‧N通道MOS電晶體
N21‧‧‧N通道MOS電晶體
N25‧‧‧N通道MOS電晶體
N3‧‧‧N通道MOS電晶體
N4‧‧‧N通道MOS電晶體
N5‧‧‧N通道MOS電晶體
N6‧‧‧N通道MOS電晶體
N7‧‧‧N通道MOS電晶體
N8‧‧‧N通道MOS電晶體
NBCV‧‧‧充電電壓線
NCR0‧‧‧負充電信號
NCR1‧‧‧負充電信號
NData‧‧‧閂鎖資料
NDCR0‧‧‧負放電信號
NDCR1‧‧‧負放電信號
NDN1‧‧‧節點
NDN2‧‧‧節點
NDN3‧‧‧節點
NDP1‧‧‧節點
NDP2‧‧‧節點
NDP3‧‧‧節點
NGCV‧‧‧充電電壓線
NLSL‧‧‧負閂鎖設低信號
NM1‧‧‧N通道MOS電晶體
NM2‧‧‧N通道MOS電晶體
NM21‧‧‧N通道MOS電晶體
NM22‧‧‧N通道MOS電晶體
NM23‧‧‧N通道MOS電晶體
NM24‧‧‧N通道MOS電晶體
NM3‧‧‧N通道MOS電晶體
NM4‧‧‧N通道MOS電晶體
NSL‧‧‧信號線
NVSL‧‧‧驗證信號線
P1‧‧‧P通道MOS電晶體
P2‧‧‧P通道MOS電晶體
P22‧‧‧P通道MOS電晶體
P25‧‧‧P通道MOS電晶體
P3‧‧‧P通道MOS電晶體
P32‧‧‧P通道MOS電晶體
P35‧‧‧P通道MOS電晶體
P4‧‧‧P通道MOS電晶體
P5‧‧‧P通道MOS電晶體
P6‧‧‧P通道MOS電晶體
PBCV‧‧‧充電電壓線
PBUS‧‧‧周邊匯流排
PBUS＿D‧‧‧周邊資料匯流排
PCR0‧‧‧正充電信號
PCR1‧‧‧正充電信號
PData‧‧‧閂鎖資料
PDCR0‧‧‧正放電信號
PDCR1‧‧‧正放電信號
PGCV‧‧‧充電電壓線
PLSL‧‧‧正閂鎖設低信號
PM1‧‧‧P通道MOS電晶體
PM2‧‧‧P通道MOS電晶體
PM21‧‧‧P通道MOS電晶體
PM22‧‧‧P通道MOS電晶體
PM23‧‧‧P通道MOS電晶體
PM24‧‧‧P通道MOS電晶體
PM3‧‧‧P通道MOS電晶體
PM31‧‧‧P通道MOS電晶體
PM32‧‧‧P通道MOS電晶體
PM33‧‧‧P通道MOS電晶體
PM34‧‧‧P通道MOS電晶體
PM4‧‧‧P通道MOS電晶體
PPE‧‧‧程式脈衝有效信號
PSL‧‧‧信號線
PVSL‧‧‧驗證信號線
RES‧‧‧外部重置端子
RMBL‧‧‧讀取系統主位元線
S101~S104‧‧‧步驟
SA‧‧‧階層感測放大器
SBL‧‧‧副位元線
SBL＿0N‧‧‧副位元線
SBL＿1N‧‧‧副位元線
SBL＿2N‧‧‧副位元線
SBL＿3N‧‧‧副位元線
SBL＿4N‧‧‧副位元線
SBL＿5N‧‧‧副位元線
SBL＿6N‧‧‧副位元線
SBL＿7N‧‧‧副位元線
SBL＿0P‧‧‧副位元線
SBL＿1P‧‧‧副位元線
SBL＿2P‧‧‧副位元線
SBL＿3P‧‧‧副位元線
SBL＿4P‧‧‧副位元線
SBL＿5P‧‧‧副位元線
SBL＿6P‧‧‧副位元線
SBL＿7P‧‧‧副位元線
SBL＿i+4N‧‧‧副位元線
SBL＿i+4P‧‧‧副位元線
SBL＿iN‧‧‧副位元線
SBL＿iP‧‧‧副位元線
SEL‧‧‧資料選擇器
SiN‧‧‧電荷陷阱區域
SL‧‧‧源極線
STB‧‧‧外部硬體待機端子
SW1‧‧‧開關
SW2‧‧‧開關
Va‧‧‧電壓
Vcc‧‧‧外部電源端子
VDD‧‧‧電源電壓
VREF‧‧‧清除判定位準
VRSLT‧‧‧寫入驗證結果
VSA‧‧‧驗證感測放大器
VSA＿N‧‧‧驗證感測放大器
VSA＿P‧‧‧驗證感測放大器
Vss‧‧‧外部接地端子
Vth‧‧‧閾値電壓
WELL‧‧‧井區域
WL‧‧‧字元線
WMBL‧‧‧寫入用主位元線
WMBL＿0N‧‧‧主位元線
WMBL＿1N‧‧‧主位元線
WMBL＿2N‧‧‧主位元線
WMBL＿3N‧‧‧主位元線
WMBL＿0P‧‧‧主位元線
WMBL＿1P‧‧‧主位元線
WMBL＿2P‧‧‧主位元線
WMBL＿3P‧‧‧主位元線
WMBL＿iN‧‧‧主位元線
WMBL＿iP‧‧‧主位元線
WPLS‧‧‧寫入脈衝
XTAL‧‧‧端子
YR0N‧‧‧選擇信號
YR1N‧‧‧選擇信號
YR2N‧‧‧選擇信號
YR3N‧‧‧選擇信號
YR4N‧‧‧選擇信號
YR5N‧‧‧選擇信號
YR6N‧‧‧選擇信號
YR7N‧‧‧選擇信號
YW0‧‧‧寫入選擇信號
YW1‧‧‧寫入選擇信號
YW2‧‧‧寫入選擇信號
YW3‧‧‧寫入選擇信號
Z1 ZMOS‧‧‧選擇信號
ZMOS0‧‧‧ZMOS選擇信號
ZMOS1‧‧‧ZMOS選擇信號
【圖1】係表示第1實施態樣的半導體裝置的構造圖。 【圖2】係表示第1實施態樣的半導體裝置中的記憶體陣列的雙單元資料的清除處理的順序的流程圖。 【圖3】係表示第3實施態樣的微電腦的構造圖。 【圖4】係表示快閃記憶體模組的構造圖。 【圖5】（a）係表示對分離閘極型快閃記憶體元件所賦與的偏壓電壓的例子的圖式；（b）係表示對使用熱載子寫入方式的堆疊閘極型快閃記憶體元件所賦與的偏壓電壓的例子的圖式；（c）係表示對使用FN通道寫入方式的堆疊閘極型快閃記憶體元件所賦與的偏壓電壓的例子的圖式。 【圖6】（a）係表示雙單元資料記憶“0”的狀態圖；（b）係表示雙單元資料記憶“1”的狀態圖；（c）係表示雙單元資料的初始化狀態圖。 【圖7】（a）係表示清除雙單元資料“0”之際的序列圖；（b）係表示清除雙單元資料“1”之際的序列圖。 【圖8】係位元線的電壓與記憶體單元的清除速度的關係的説明圖。 【圖9】（a）係表示使連接正單元MC1的位元線BL的電壓比對連接負單元MC2的位元線BL所賦與的電壓更小時的清除雙單元資料“0”之際的序列圖；（b）係表示使連接正單元MC1的位元線BL的電壓比對連接負單元MC2的位元線BL所賦與的電壓更小時的清除雙單元資料“1”之際的序列圖。 【圖10】係表示第2實施態樣的雙單元資料的讀取系統、寫入系統、清除系統的詳細電路構造圖。 【圖11】係表示第2實施態樣的正側的主位元線電壓控制電路的構造圖。 【圖12】係表示第2實施態樣的正側的主位元線電壓控制電路的構造圖。 【圖13】係表示第2實施態樣的雙單元資料的清除脈衝施加時的動作時序圖。 【圖14】係表示第3實施態樣的關於雙單元資料的讀取、寫入以及清除的詳細電路構造圖。 【圖15】係表示第3實施態樣的正側的主位元線電壓控制電路的構造圖。 【圖16】係表示第3實施態樣的負側的主位元線電壓控制電路的構造圖。 【圖17】係表示第3實施態樣的雙單元資料的清除脈衝施加時的動作時序圖。 【圖18】係表示第4實施態樣的關於雙單元資料的讀取、寫入以及清除的詳細電路構造圖。 【圖19】係表示第4實施態樣的正側的主位元線電壓控制電路的構造圖 【圖20】係表示第4實施態樣的負側的主位元線電壓控制電路的構造圖。 【圖21】係表示第4實施態樣的雙單元資料的清除脈衝施加時的動作時序圖。 【圖22】係表示第5實施態樣的關於雙單元資料的讀取、寫入以及清除的詳細電路構造圖。 【圖23】係表示第5實施態樣的正側的主位元線電壓控制電路的構造圖。 【圖24】係表示第5實施態樣的正側的主位元線電壓控制電路的構造圖。 【圖25】係表示第5實施態樣的雙單元資料的清除脈衝施加時的動作時序圖。 【圖26】係表示第6實施態樣的關於雙單元資料的讀取、寫入以及清除的詳細電路構造圖。 【圖27】係表示第6實施態樣的正側的副位元線電壓控制電路的構造圖。 【圖28】係表示第6實施態樣的負側的副位元線電壓控制電路的構造圖。 【圖29】係表示第6實施態樣的雙單元資料的清除脈衝施加時的動作時序圖。 【圖30】係表示第7實施態樣的關於雙單元資料的讀取、寫入以及清除的詳細電路構造圖。 【圖31】係表示第7實施態樣的正側的副位元線電壓控制電路的構造圖。 【圖32】係表示第7實施態樣的負側的副位元線電壓控制電路的構造圖。 【圖33】係表示第7實施態樣的雙單元資料的清除脈衝施加時的動作時序圖。 【圖34】係表示第8實施態樣的關於雙單元資料的讀取、寫入以及清除的詳細電路構造圖。 【圖35】係表示第8實施態樣的正側的副位元線電壓控制電路的構造圖。 【圖36】係表示第8實施態樣的負側的副位元線電壓控制電路的構造圖。 【圖37】係表示第8實施態樣的雙單元資料的清除脈衝施加時的動作時序圖。 【圖38】係表示第9實施態樣的雙單元資料的清除脈衝施加時的動作時序圖。 【圖39】（a）係表示使連接正單元MC1的位元線BL的電壓比對連接負單元MC2的位元線BL所賦與的電壓更大時的清除雙單元資料“0”之際的序列圖；（b）係表示使連接正單元MC1的位元線BL的電壓比對連接負單元MC2的位元線BL所賦與的電壓更大時的清除雙單元資料“1”之際的序列圖。 【圖40】係表示第3實施態樣的正側的主位元線電壓控制電路的變化實施例的構造圖。
100‧‧‧半導體裝置
101‧‧‧記憶體陣列
102‧‧‧第1記憶元件
103‧‧‧第2記憶元件
104‧‧‧雙單元
105‧‧‧電壓控制電路
BL‧‧‧第1位元線
/BL‧‧‧第2位元線
ERQ‧‧‧清除要求信號

Claims (12)

  1. 一種半導體裝置，包含：記憶體陣列，其包含複數個雙單元，該等雙單元係由利用閾値電壓的差異保持2進位資料而可各自電性改寫的第1記憶元件與第2記憶元件所構成；以及電壓控制電路，其設定成：當接收到該雙單元資料的清除要求時，在該第1記憶元件與該第2記憶元件的閾値電壓一起增加的預寫之後，施加清除脈衝時，使連接該第1記憶元件的第1位元線的電壓與連接該第2記憶元件的第2位元線的電壓有所不同。
  2. 如申請專利範圍第1項之半導體裝置，其中，該電壓控制電路包含：第1位元線電壓控制電路，其在寫入該雙單元資料時，將外部所賦與的寫入資料閂鎖，並根據所閂鎖的値，對該第1位元線供給使該第1記憶元件的閾値電壓變化用的寫入電流；以及第2位元線電壓控制電路，其在寫入該雙單元資料時，將外部所賦與的反相寫入資料閂鎖，並根據所閂鎖的値，對該第2位元線供給使該第2記憶元件的閾値電壓變化用的寫入電流；該第1位元線電壓控制電路，在施加該清除脈衝時，將該第1位元線的電壓設定成接地電壓；該第2位元線電壓控制電路，在施加該清除脈衝時，將該第2位元線的電壓設定成電源電壓。
  3. 如申請專利範圍第2項之半導體裝置，其中，該半導體裝置更具備：第1主位元線，其與複數條該第1位元線連接；以及第2主位元線，其與複數條該第2位元線連接；該第1位元線電壓控制電路包含：第1設置部，其接收第1閂鎖設置信號；第1保持部，其保持與該第1閂鎖設置信號的位準對應的位準；以及第1設定部，其根據該第1保持部內所保持的位準，將該第1主位元線的電壓設定成該電源電壓或該接地電壓；該第1閂鎖設置信號，係在施加該清除脈衝時，令該第1主位元線的電壓設定成該接地電壓的位準；該第2位元線電壓控制電路包含：第2設置部，其接收第2閂鎖設置信號；第2保持部，其保持與該第2閂鎖設置信號對應的位準；以及第2設定部，其根據該第2保持部內所保持的位準，將該第2主位元線的電壓設定成該電源電壓或該接地電壓；該第2閂鎖設置信號，係在施加該清除脈衝時，令該第2主位元線的電壓設定成該電源電壓的位準。
  4. 如申請專利範圍第2項之半導體裝置，其中，該半導體裝置更具備：第1主位元線，其與複數條該第1位元線連接；以及第2主位元線，其與複數條該第2位元線連接；該第1位元線電壓控制電路包含：第1保持部，其接收第1資料輸入，並保持與該輸入之第1資料的位準對應的位準；以及第1設定部，其根據該第1保持部內所保持的位準，將該第1主位元線的電壓設定成該電源電壓或該接地電壓；該第1資料，係在施加該清除脈衝時，令該第1主位元線的電壓設定成該接地電壓的位準；該第2位元線電壓控制電路包含：第2保持部，其接收具有將該第1資料的位準反相的位準的第2資料，並保持與該輸入之第2資料的位準對應的位準；以及第2設定部，其根據該第2保持部內所保持的位準，將該第2主位元線的電壓設定成該電源電壓或該接地電壓；該第2資料，係在施加該清除脈衝時，令該第2主位元線的電壓設定成該電源電壓的位準。
  5. 如申請專利範圍第1項之半導體裝置，其中，該電壓控制電路包含：第1位元線電壓控制電路，其在寫入該雙單元資料時，將外部所賦與的寫入資料閂鎖，並根據所閂鎖的値，對該第1位元線供給使該第1記憶元件的閾値電壓變化用的寫入電流；以及第2位元線電壓控制電路，其在寫入該雙單元資料時，將外部所賦與的反相寫入資料閂鎖，並根據所閂鎖的値，對該第2位元線供給使該第2記憶元件的閾値電壓變化用的寫入電流；該第1位元線電壓控制電路，在施加該清除脈衝時，將該第1位元線的電壓設定成比電源電壓更小且比接地電壓更大的第1電壓；該第2位元線電壓控制電路，在施加該清除脈衝時，將該第2位元線的電壓設定成該電源電壓。
  6. 如申請專利範圍第5項之半導體裝置，其中，該半導體裝置包含：第1主位元線，其與複數條該第1位元線連接；以及第2主位元線，其與複數條該第2位元線連接；該第1位元線電壓控制電路包含：第1設置部，其接收閂鎖設置信號；第1保持部，其保持與該閂鎖設置信號的位準對應的位準；以及第1設定部，其根據該第1保持部內所保持的位準，將該第1主位元線的電壓設定成該接地電壓或該第1電壓；該第2位元線電壓控制電路包含：第2設置部，其接收該閂鎖設置信號；第2保持部，其保持與該閂鎖設置信號的位準對應的位準；以及第2設定部，其根據該第2保持部內所保持的位準，將該第2主位元線的電壓設定成該接地電壓或該電源電壓；該閂鎖設置信號，係在施加該清除脈衝時，令該第1主位元線的電壓設定成該第1電壓，並令該第2主位元線的電壓設定成該電源電壓的位準。
  7. 如申請專利範圍第1項之半導體裝置，其中，該電壓控制電路包含：第1位元線電壓控制電路，其在寫入該雙單元資料時，將外部所賦與的寫入資料閂鎖，並根據所閂鎖的値，對該第1位元線供給使該第1記憶元件的閾値電壓變化用的寫入電流；以及第2位元線電壓控制電路，其在寫入該雙單元資料時，將外部所賦與的反相寫入資料閂鎖，並根據所閂鎖的値，對該第2位元線供給使該第2記憶元件的閾値電壓變化用的寫入電流；該第1位元線電壓控制電路，在施加該清除脈衝時，將該第1位元線的電壓設定成接地電壓；該第2位元線電壓控制電路，在施加該清除脈衝時，將該第2位元線的電壓設定成比電源電壓更小且比接地電壓更大的第1電壓。
  8. 如申請專利範圍第7項之半導體裝置，其中，該半導體裝置更具備：第1主位元線，其與複數條該第1位元線連接；以及第2主位元線，其與複數條該第2位元線連接；該第1位元線電壓控制電路包含：第1設置部，其接收第1閂鎖設置信號；第1保持部，其保持與該第1閂鎖設置信號的位準對應的位準；以及第1設定部，其根據該第1保持部內所保持的位準，將該第1主位元線的電壓設定成該第1電壓或該接地電壓；該第1閂鎖設置信號，係在施加該清除脈衝時，令該第1主位元線的電壓設定成該接地電壓的位準；該第2位元線電壓控制電路包含：第2設置部，其接收第2閂鎖設置信號；第2保持部，其保持與該第2閂鎖設置信號對應的位準；以及第2設定部，其根據該第2保持部內所保持的位準，將該第2主位元線的電壓設定成該第1電壓或該接地電壓；該第2閂鎖設置信號，係在施加該清除脈衝時，令該第2主位元線的電壓設定成該第1電壓的位準。
  9. 如申請專利範圍第1項之半導體裝置，其中，該電壓控制電路包含：第1位元線電壓控制電路，其在讀取該雙單元資料時，將非選擇的該第1位元線設定成接地電壓；以及第2位元線電壓控制電路，其在讀取該雙單元資料時，將非選擇的該第2位元線設定成接地電壓；該第1位元線電壓控制電路，在施加該清除脈衝時，將該第1位元線的電壓設定成接地電壓；該第2位元線電壓控制電路，在施加該清除脈衝時，將該第2位元線的電壓設定成電源電壓。
  10. 如申請專利範圍第1項之半導體裝置，其中，該電壓控制電路包含：第1位元線電壓控制電路，其在讀取該雙單元資料時，將非選擇的該第1位元線設定成接地電壓；以及第2位元線電壓控制電路，其在讀取該雙單元資料時，將非選擇的該第2位元線設定成接地電壓；該第1位元線電壓控制電路，在施加該清除脈衝時，將該第1位元線的電壓設定成比電源電壓更小且比接地電壓更大的第1電壓；該第2位元線電壓控制電路，在施加該清除脈衝時，將該第2位元線的電壓設定成該電源電壓。
  11. 如申請專利範圍第1項之半導體裝置，其中更具備：第1位元線電壓控制電路，其在讀取該雙單元資料時，將非選擇的該第1位元線設定成接地電壓；以及第2位元線電壓控制電路，其在讀取該雙單元資料時，將非選擇的該第2位元線設定成接地電壓；該第1位元線電壓控制電路，在施加該清除脈衝時，將該第1位元線的電壓設定成接地電壓；該第2位元線電壓控制電路，在施加該清除脈衝時，將該第1位元線的電壓設定成比電源電壓更小且比接地電壓更大的第1電壓。
  12. 如申請專利範圍第1項之半導體裝置，其中，該半導體裝置更具備電源電路，其對該第1記憶元件以及該第2記憶元件的記憶體閘極、控制閘極、源極線供給電壓；該電源電路，在施加該清除脈衝時，對該控制閘極供給比接地電壓更大且比電源電壓更小的電壓。
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