CN105474324A

CN105474324A - 半导体装置

Info

Publication number: CN105474324A
Application number: CN201380078889.9A
Authority: CN
Inventors: 加藤多实结
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2013-08-15
Filing date: 2013-08-15
Publication date: 2016-04-06
Also published as: WO2015022742A1; TW201523612A; US20160180941A1; US9496044B2; TWI607440B; JP6035422B2; JPWO2015022742A1

Abstract

存储器阵列(101)包括多个通过阈值电压的差异而保持二进制数据并且由各自能够电改写的第1存储元件(102)与第2存储元件(103)构成的双单元(104)。电源控制电路(105)在接受了双单元数据的消除请求时，在使第1存储元件(102)与第2存储元件(103)的阈值电压均增加的预写之后的消除脉冲施加时，将与第1存储元件(102)连接的第1位线BL的电压和与第2存储元件(103)连接的第2位线/BL的电压设定成不同。

Description

半导体装置

技术领域

本发明涉及一种半导体装置，例如涉及包括保持互补的数据的2个非易失性存储器单元的半导体装置。

背景技术

在保持互补的数据的2个非易失性存储器(MC1、MC2)中，由于数据的消除，2个非易失性存储器(MC1、MC2)的阈值电压均成为较小的状态。此时，可以设想到数据消除前的写入状态下的2个非易失性存储器的阈值电压之差在数据消除后还残留的可能性。因此，存在如下的可能性，即尽管消除了数据，仍读取数据消除前的写入数据，在安全性上成为问题。

与此相对地，一直以来，公知将被进行了消除的非易失性存储器单元的阈值电压控制得均匀的技术。

例如，日本特开2001-307492号公报(专利文献1)的消除方法判别区段的全部单元晶体管是否具有比与程序状态对应的第1阈值电压分布的最下限更高的阈值电压。如果是这种情况，则区段的全部单元晶体管被同时进行消除。接下来，检测进行了消除的单元晶体管中的、具有比存在于与消除状态对应的第2阈值电压分布的最上限与第1阈值电压分布的最下限之间的检测电压电平更低的阈值电压的单元晶体管。在对所检测到的单元晶体管单独地进行编程之后，区段的全部单元晶体管被同时进行消除。

现有技术文献

专利文献

专利文献1：日本特开2001-307492号公报

发明内容

发明要解决的课题

然而，日本特开2001-307492号公报并非以确保安全性为目的。即，无法解决尽管消除了数据但仍读取数据消除前的写入数据这样的问题。

其他课题与新的特征将根据本说明书的叙述以及附图而明确。

用于解决课题的技术方案

根据本发明的一种实施方式，电源控制电路在接受了双单元数据的消除请求时，在使第1存储元件与第2存储元件的阈值电压均增加的预写之后的消除脉冲施加时，将与第1存储元件连接的第1位线的电压和与第2存储元件连接的第2位线的电压设定成不同。

发明效果

根据本发明的一种实施方式，能够防止尽管消除了数据但仍读取出数据消除前的写入数据的情况。

附图说明

图1是示出第1实施方式的半导体装置的结构的图。

图2是示出第1实施方式的半导体装置中的从存储器阵列消除双单元数据的消除处理的步骤的流程图。

图3是示出第3实施方式的微型计算机的结构的图。

图4是示出闪存存储器模块的结构的图。

图5(a)是示出对分栅型闪存存储器元件提供的偏置电压的例子的图。图5(b)是示出对使用热载流子写入方式的叠栅型闪存存储器元件提供的偏置电压的例子的图。图5(c)是示出对使用FN隧道写入方式的叠栅型闪存存储器元件提供的偏置电压的例子的图。

图6(a)是示出双单元数据存储“0”的状态的图。图6(b)是示出双单元数据存储“1”的状态的图。图6(c)是示出双单元数据的初始化状态的图。

图7(a)是示出消除双单元数据“0”时的序列的图。图7(b)是示出消除双单元数据“1”时的序列的图。

图8是说明位线的电压与存储器单元的消除速度的关系的图。

图9(a)是示出在使与正单元MC1连接的位线BL的电压小于对与负单元MC2连接的位线BL提供的电压的情况下的、消除双单元数据“0”时的序列的图。图9(b)是示出在使与正单元MC1连接的位线BL的电压小于对与负单元MC2连接的位线BL提供的电压的情况下的、消除双单元数据“1”时的序列的图。

图10是示出第2实施方式的双单元数据的读取系统、写入系统、消除系统的详细电路结构的图。

图11是示出第2实施方式的正侧的主位线电压控制电路的结构的图。

图12是示出第2实施方式的正侧的主位线电压控制电路的结构的图。

图13是示出第2实施方式的双单元数据的消除脉冲施加时的动作定时的图。

图14是示出第3实施方式中的与双单元数据的读取、写入以及消除有关的详细电路结构的图。

图15是示出第3实施方式的正侧的主位线电压控制电路的结构的图。

图16是示出第3实施方式的负侧的主位线电压控制电路的结构的图。

图17是示出第3实施方式的双单元数据的消除脉冲施加时的动作定时的图。

图18是示出第4实施方式中的与双单元数据的读取、写入以及消除有关的详细电路结构的图。

图19是示出第4实施方式的正侧的主位线电压控制电路的结构的图。

图20是示出第4实施方式的负侧的主位线电压控制电路的结构的图。

图21是示出第4实施方式的双单元数据的消除脉冲施加时的动作定时的图。

图22是示出第5实施方式中的与双单元数据的读取、写入以及消除有关的详细电路结构的图。

图23是示出第5实施方式的正侧的主位线电压控制电路的结构的图。

图24是示出第5实施方式的正侧的主位线电压控制电路的结构的图。

图25是示出第5实施方式的双单元数据的消除脉冲施加时的动作定时的图。

图26是示出第6实施方式中的与双单元数据的读取、写入以及消除有关的详细电路结构的图。

图27是示出第6实施方式的正侧的副位线电压控制电路的结构的图。

图28是示出第6实施方式的负侧的副位线电压控制电路的结构的图。

图29是示出第6实施方式的双单元数据的消除脉冲施加时的动作定时的图。

图30是示出第7实施方式中的与双单元数据的读取、写入以及消除有关的详细电路结构的图。

图31是示出第7实施方式的正侧的副位线电压控制电路的结构的图。

图32是示出第7实施方式的负侧的副位线电压控制电路的结构的图。

图33是示出第7实施方式的双单元数据的消除脉冲施加时的动作定时的图。

图34是示出第8实施方式中的与双单元数据的读取、写入以及消除有关的详细电路结构的图。

图35是示出第8实施方式的正侧的副位线电压控制电路的结构的图。

图36是示出第8实施方式的负侧的副位线电压控制电路的结构的图。

图37是示出第8实施方式的双单元数据的消除脉冲施加时的动作定时的图。

图38是示出第9实施方式的双单元数据的消除脉冲施加时的动作定时的图。

图39(a)是示出在使与正单元MC1连接的位线BL的电压大于对与负单元MC2连接的位线BL提供的电压的情况下的、消除双单元数据“0”时的序列的图。图39(b)是示出在使与正单元MC1连接的位线BL的电压大于对与负单元MC2连接的位线BL提供的电压的情况下的、消除双单元数据“1”时的序列的图。

图40是示出第3实施方式的正侧的主位线电压控制电路的变形例的结构的图。

具体实施方式

以下，使用附图，说明本发明的实施方式。

[第1实施方式]

图1是示出第1实施方式的半导体装置的结构的图。

该半导体装置100具备存储器阵列101和电压控制电路105。

存储器阵列101包括多个双单元104。双单元104通过阈值电压Vth的差异而保持二进制数据(双单元数据)，由分别能够电改写的第1存储元件102与第2存储元件103构成。

电压控制电路105在接受了双单元104的数据消除请求时，在使第1存储元件102与第2存储元件103的阈值电压均增加的预写之后的消除脉冲施加时，将与第1存储元件102连接的第1位线BL的电压和与第2存储元件103连接的第2位线/BL的电压设定成不同。

图2是示出第1实施方式的半导体装置中的从存储器阵列101消除双单元数据的消除处理的步骤的流程图。

首先，电压控制电路105接收消除请求信号ERQ(步骤S101)。

接下来，电压控制电路105实施用于进行使第1存储元件102与第2存储元件103的阈值电压均增加的预写的电压控制(步骤S102)。

接下来，电压控制电路105将与第1存储元件102连接的第1位线BL的电压供给到V1，将与第2存储元件103连接的第2位线/BL的电压设定为与V1不同的电压V2(步骤S103)。

接下来，电压控制电路105将在第1存储元件102与第2存储元件103中共用的预定的存储器栅极MG的电压、控制栅极CG的电压、源极线SL的电压设定为用于施加消除脉冲的电压(步骤S104)。

如上所述，在双单元的数据的消除脉冲施加时，通过使与第1存储元件连接的位线和与第2存储元件连接的位线的电压不同，能够使得在双单元数据消除后不维持双单元数据消除前的第1存储元件与第2存储元件的阈值电压的大小关系。另外，无需像专利文献1所记载的那样为了消除双单元数据而对特定的存储器单元进行编程，因此能够缩短消除所需的时间。

[第2实施方式]

本实施方式的半导体装置是微型计算机。

(微型计算机)

图3是示出第2实施方式的微型计算机1的结构的图。

图3所示的微型计算机(MCU)1例如通过互补型MOS集成电路制造技术等而形成于单晶硅那样的一个半导体芯片。

微型计算机1没有特别地限制，具有高速总线HBUS与外围总线PBUS。高速总线HBUS与外围总线PBUS没有特别地限制，分别具有数据总线、地址总线以及控制总线。与将全部的电路共同连接于共用总线的情况相比，通过设置2根总线而能够减轻总线的负荷，保证高速访问动作。

在高速总线HBUS连接有具备命令控制部与执行部而执行命令的中央处理装置(CPU)2、直接存储器访问控制器(DMAC)3以及进行高速总线HBUS与外围总线PBUS的总线接口控制或者总线桥接控制的总线接口电路(BIF)4。

在高速总线HBUS还连接有在中央处理装置2的工作区域等中使用的随机存取存储器(RAM)5以及作为储存数据和程序的非易失性存储器模块的闪存存储器模块(FMDL)6。

在外围总线PBUS连接有进行针对闪存存储器模块(FMDL)6的指令存取控制的闪存定序器(FSQC)7、外部输入输出端口(PRT)8、9、定时器(TMR)10以及生成用于控制微型计算机1的内部时钟CLK的时钟脉冲生成器(CPG)11。

进而，微型计算机1具备振荡器被连接于XTAL/EXTAL或者被供给外部时钟的时钟端子、指示备用状态的外部硬件备用端子STB、指示复位的外部复位端子RES、外部电源端子VCC、外部接地端子Vss。

此处，作为逻辑电路的闪存定序器7和阵列结构的闪存存储器模块6使用不同的CAD工具来设计，因此为了方便说明，图示为不同的电路块，但将两者合在一起而构成一个闪存存储器。闪存存储器模块6经由读取专用的高速访问端口(HACSP)而与高速总线HBUS连接。CPU2或者DMAC3能够从高速总线HBUS经由高速访问端口而对闪存存储器模块6进行读取访问。CPU2或者DMAC3在针对闪存存储器模块6进行写入以及初始化的访问时，经由总线接口4而经过外围总线PBUS对闪存定序器7发出指令，由此闪存定序器7从外围总线PBUS通过低速访问端口(LACSP)进行闪存存储器模块的初始化、写入动作的控制。

(闪存存储器模块)

图4是示出闪存存储器模块6的结构的图。

闪存存储器模块6使用2个非易失性存储器单元来进行1比特的信息的存储。即，在存储器阵列(MARY)19中，能够分别进行改写的2个非易失性存储器单元MC1、MC2设置有多个，以作为1比特的双单元。在图4中，代表性地仅图示了1对。在本说明书中，将存储器单元MC1称为正单元，将存储器单元MC2称为负单元。

易失性存储器单元MC1、MC2例如是图5(a)所例示的分栅型闪存存储器元件。该存储器元件具有在源极/漏极区域之间的沟道形成区域上隔着栅极绝缘膜地配置的控制栅极CG与存储器栅极MG。在存储器栅极MG与栅极绝缘膜之间配置有氮化硅等电荷陷阱区域(SiN)。选择栅极侧的源极或者漏极区域与位线BL连接，存储器栅极侧的源极或者漏极区域与源极线SL连接。

为了降低存储器单元的阈值电压Vth，设为BL＝VF(加快消除速度的情况)或者VS(减慢消除速度的情况)、CG＝0V、MG＝-10V、SL＝6V、WELL＝0V，通过阱区域(WELL)与存储器栅极MG间的高电场而从电荷陷阱区域(SiN)向阱区域(WELL)抽出电子。该处理单位设为共享存储器栅极的多个存储器单元。此处，VF<VS。关于该理由，在后文中叙述。

为了提高存储器单元的阈值电压Vth，设为BL＝0V、CG＝1.5V、MG＝10V、SL＝6、WELL＝0V，使写入电流从源极线SL流向位线，由此在控制栅极与存储器栅极的边界部分产生的热电子注入到电荷陷阱区域(SiN)。根据是否流过位线电流来决定电子的注入，因此按比特单位控制该处理。

按照BL＝1.5V、CG＝1.5V、MG＝0V、SL＝0V、WELL＝0V进行读取。如果存储器单元的阈值电压Vth低，则存储器单元被设成接通状态，如果阈值电压Vth高，则被设成断开状态。

存储器元件不限定于分栅型闪存存储器元件，也可以是图5(b)、图5(c)所例示的叠栅型闪存存储器元件。该存储器元件在源极/漏极区域之间的沟道形成区域上隔着栅极绝缘膜地堆叠浮置栅极FG与控制栅极WL而构成。在图5(b)中，通过热载流子写入方式提高阈值电压Vth，通过向阱区域WELL放出电子而降低阈值电压Vth。在图5(c)中，通过FN隧道写入方式提高阈值电压Vth，通过向位线BL放出电子而降低阈值电压Vth。

提供给上述存储器栅极MG、控制栅极CG、源极线SL、WELL、位线BL的电压是通过闪存定序器7的控制而在电源电路(VPG)31中生成而供给的。

在以下的说明中，设为存储器元件是分栅型闪存存储器元件来进行说明。

利用由非易失性存储器单元MC1、MC2构成的一个双单元进行的信息存储是通过在非易失性存储器单元MC1、MC2中储存互补数据来进行的。

即，存储器单元MC1、MC2分别能够保持单元数据“1”(低阈值电压状态；阈值电压小于消除校验电平的状态)或者单元数据“0”(高阈值电压状态；阈值电压为消除校验电平以上的状态)。

如图6(a)所示，双单元数据“0”是正单元MC1保持单元数据“0”、负单元MC2保持单元数据“1”的状态。如图6(b)所示，双单元数据“1”是正单元MC1保持单元数据“1”、负单元MC2保持单元数据“0”的状态。如图6(c)所示，双单元的正单元MC1以及负单元MC2均保持单元数据“1”的状态是初始化状态，双单元数据成为变量。

将从双单元数据“0”的状态以及双单元数据“1”的状态设成初始化状态称为双单元数据的消除。在双单元数据的消除时，暂且进行将正单元MC1与负单元MC2这两者的单元数据设成“0”的处理(称为预写)之后，施加消除脉冲而进行将这两者的单元数据设成“1”的处理。进行较弱的写入(在下面称为预写)。预写是指针对正单元MC1与负单元MC2这两者进行较弱的写入(使阈值电压在一定程度上增加)。实施预写的目的是为了减小正单元MC1与负单元MC2之间的消除压力(stress)的波动，抑制保留(Retention)特性恶化。在预写时，提供比图5所示的通常的正常写入(提高Vth)时的电压小的电压，以避免预写的压力大于正常写入的压力。

图7(a)是示出消除双单元数据“0”时的序列的图。

如图7(a)所示，在执行双单元数据“0”的消除的情况下，成为两个单元均保持单元数据“1”的初始状态，但在消除前，由于正单元MC1的阈值电压Vth大于负单元MC2的阈值电压Vth，因此可以设想到在消除后也维持该关系的可能性。如果在该关系的状态下实施读取，则尽管在初始状态下，正单元MC1与负单元MC2的阈值电压Vth之间仍存在差，因此存在如下的可能性，即读取出不是变量值而是实质上与紧接在前的双单元数据“0”相等的数据“0”。

图7(b)是示出消除双单元数据“1”时的序列的图。

如图7(b)所示，在执行双单元数据“1”的消除的情况下，成为两个单元均保持单元数据“1”的初始状态，但在消除前，负单元MC2的阈值电压Vth大于正单元MC1的阈值电压Vth，因此可以设想到在消除后也维持该关系的可能性。如果在该紧接在前的双单元数据状态下实施读取，则尽管在初始状态下，正单元MC1与负单元MC2的阈值电压Vth之间仍存在差，因此存在如下的可能性，即读取出不是变量值而是实质上与紧接在前的双单元数据“1”相等的数据“1”。

尽管如上所述地进行了消除，如果每次读取时仍以较高的概率读取出与紧接在前的双单元数据相等的数据而不是数据不确定的变量值的话，则有可能在安全性上造成问题。本申请的发明人以解决存在这样的可能性的问题为目的，进行了检测消除脉冲施加时(降低阈值电压Vth)的对位线BL提供的电压与消除速度的关系的实验。其结果是，获得阈值电压Vth减少的速度根据对位线BL提供的电压而不同这样的结果。发明人推测该现象是由于伴随着单元的微型化而漏极侧的电场对存储器栅极MG下方的电场造成影响。

作为实验结果的一个例子，如图8所示，获得对位线BL提供的电压越小则阈值电压Vth减少的速度越快这样的结果。

图9(a)是示出在使与正单元MC1连接的位线BL的电压小于对与负单元MC2连接的位线BL提供的电压的情况下的、消除双单元数据“0”时的序列的图。

如图9(a)所示，在执行双单元数据“0”的消除的情况下，成为两个单元均保持单元数据“1”的初始状态。在双单元数据消除前，正单元MC1的阈值电压Vth大于负单元MC2的阈值电压Vth。但是，正单元MC1的消除速度(即，阈值电压Vth减少的速度)比负单元MC2更快，因此在消除后该关系反转。如果在该状态下实施读取，则读取出与紧接在前的双单元数据“0”不同的“1”。

图9(b)是示出在使与正单元MC1连接的位线BL的电压小于对与负单元MC2连接的位线BL提供的电压的情况下的、消除双单元数据“1”时的序列的图。

如图9(b)所示，在执行双单元数据“1”的消除的情况下，成为两个单元均保持单元数据“1”的初始状态。在数据消除前，负单元MC2的阈值电压Vth大于正单元MC1的阈值电压Vth。

正单元MC1的消除速度(即，阈值电压Vth减少的速度)比负单元MC2更快，因此在消除后也维持该关系，如果在该状态下实施读取，则读取出紧接在前的双单元数据“1”。

这样一来，能够使得不论在双单元数据为“0”时还是“1”时，在双单元数据消除后都读取“1”，而无法确定所保持的双单元数据。

在图4中代表性地示出的双单元的存储器单元MC1、MC2中，存储器栅极MG与共用的存储器栅极选择线MGL连接，控制栅极CG与共用的字线WL连接。实际上是大量的双单元进行矩阵配置，按行方向的排列单位与对应的存储器栅极选择线MGL以及字线WL连接。

存储器单元MC1、MC2按列单位与副位线SBL连接，经由副位线选择器20而与写入系统主位线WMBL连接。多个副位线SBL通过副位线选择器20而分级化并分别连接于各写入系统主位线WMBL。将对副位线SBL进行分级化而获得的单位称为内存垫(memorymat)。源极线SL与接地电压Vss连接。存储器单元MC1的副位线SBL针对每个内存垫而经由读取列选择器22与分级感测放大器SA的一个输入端子连接。存储器单元MC2的副位线SBL针对每个内存垫而经由读取列选择器22与分级感测放大器SA的另一个输入端子连接。

字线WL通过第1行解码器(RDEC1)24来选择。存储器栅极选择线MGL以及副位线选择器20通过第2行解码器(RDEC2)25来选择。由第1行解码器24以及第2行解码器25进行的选择动作在读取访问中，依照对HACSP供给的地址信息等，在数据的写入动作以及初始化动作中，依照对LACSP供给的地址信息等。分级感测放大器SA的输出经由输出缓冲器(OBUF)26而与高速总线HBUS的数据总线HBUS_D连接。

写入系统主位线WMBL设定为依照主位线电压控制电路51的锁存数据而选择性地流过写入电流。主位线电压控制电路51通过改写列选择器28来选择。由改写列选择器28选择出的改写系统主位线WMBL与校验感测放大器VSA连接。校验感测放大器VSA的输出以及主位线电压控制电路51连接到与外围总线PBUS的数据总线(PBUS_D)联系的输入输出电路(IOBUF)29。

改写列选择器28通过列解码器(CDEC)30来选择。列解码器30的选择动作依照对LACSP供给的地址信息等。

电源电路(VPG)31生成在读取、写入、初始化中所需的各种动作电压。所生成的多个电压中的电源电压VDD是半导体装置内的除去在本说明书专门排除了的电压之外的MOS电路的电源电压(即，对PMOS晶体管的源极供给的电压以及对NMOS晶体管的漏极供给的电压)。

定时生成器(TMG)32依照从CPU2等对HACSP供给的访问选通信号、从FSQC7对LACSP供给的访问指令等，生成规定内部动作定时的内部控制信号。

闪存存储器的控制部由FSQC7与定时生成器32构成。

(双单元数据的读取)

图10是示出第2实施方式的双单元数据的读取系统、写入系统、消除系统的详细电路结构的图。作为写入系统的主位线而例示有WMBL_0P～WMBL_3P、WMBL_0N～WMBL_3N这8根，作为与此连接的内存垫而例示有1个内存垫。没有特别限制，作为副位线而配置有SBL_0P～SBL_7P、SBL_0N～SBL_7N，对1根写入系统主位线WMBL分配2根副位线SBL。

关于存储器单元MC1、MC2，对省略了图示的副位线SBL附加的参照标号中的数字下标表示双单元的列编号。字母下标P表示是与双单元的一个存储器单元MC1(正单元)连接的副位线，下标N表示是与双单元的另一个存储器单元MC2(负单元)连接的副位线。对写入主位线WMBL附加的参照标号中的字母下标P表示是与双单元的正单元MC1连接的写入主位线，下标N表示是与双单元的负单元MC2连接的写入主位线，数字下标表示对应的双单元的列编号中的较小一方的列编号。

对读取列选择器22进行开关控制的选择信号YR0N～YR7N选择双单元的列编号相等的一对副位线SBL，将选择出的正单元侧的副位线SBL_iP与负单元侧的副位线SBL_iN连接到分级感测放大器SA的差动输入端子。分级感测放大器SA在差动输入端子处分别具有电流源晶体管(未图示)，在读取动作中电流源晶体管被激活。如果在读取动作中通过字线来选择了双单元，则所选择出的双单元的正单元与负单元MC2依照所存储的双单元数据而互补地进行开关动作，由此在分级感测放大器SA的差动输入端子形成电位差。通过分级感测放大器SA对该电位差进行放大，对读取系统主位线RMBL输出该双单元的双单元数据。

根据上述双单元的列编号配置与由读取列选择器22进行的副位线的选择方式，在由读取列选择器22选择的一对副位线之间配置此时被设为非选择的另外的副位线。

读取系统放电电路40是根据放电信号DCR0、DCR1而选择性地将副位线SBL连接到接地电压Vss的电路，将通过副位线选择器20设为非选择的副位线SBL连接到接地电压Vss。

(双单元数据的写入)

在主位线电压控制电路51Pi、51Ni中，根据写入脉冲WPLS的脉冲宽度而流过写入电流。

在与对正单元分配的主位线WMBL_iP(i＝0～3)对应的主位线电压控制电路51Pi中，利用改写列选择器28选择并供给从数据总线PBUS_D向非反相信号线PSL供给的写入数据。

在与对负单元MC2分配的主位线WMBL_iN(i＝0～3)对应的主位线电压控制电路51Ni中，利用改写列选择器28选择并供给从数据总线PBUS_D向反相信号线NSL供给的反相写入数据。ENDT是针对信号线PSL、NSL的写入数据的输入栅极信号。

对正单元分配的主位线WMBL_iP(i＝0～3)经由改写列选择器28而共同连接于非反相校验信号线PVSL。对负单元MC2分配的主位线WMBL_iN(i＝0～3)经由改写列选择器28而共同连接于反相校验信号线NVSL。

对改写列选择器28进行开关控制的编写选择信号YW0～YW3将双单元的列编号相等的一对主位线WMBL_jP、WMBL_jN(j＝0～3中的任一个)连接到信号线PSL、NSL，另外，将与其对应的主位线电压控制电路51Pj、51Nj连接到信号线PSL、NSL。

在写入动作中，将从数据总线PBUS_D输入的写入数据作为互补数据而输入到信号线PSL、NSL，并锁存到由改写列选择器28选择的一对主位线电压控制电路51Pj、51Nj。主位线电压控制电路51Pj、51Nj中的一方锁存数据“1”，另一方锁存数据“0”。在与锁存数据“1”对应的主位线WMBL中，不流过来自源极线SL的写入电流，在与锁存数据“0”对应的主位线WMBL中，流过来自源极线SL的写入电流，由此，对所选择出的双单元的一个存储器单元写入单元数据“0”(即阈值电压Vth增加)，对另一个存储器单元写入单元数据“1”(即，阈值电压Vth不变化)。

在写入校验中，将选择了写入动作的双单元的存储信息读取到对应的一对主位线WMBL_jP、WMBL_jN(j＝0～3中的任一个)并通过改写列选择器28而传递到校验信号线PVSL、NVSL，在单端获得反相放大输出的校验感测放大器VSA_P、VSA_N中进行放大。另外，同样地通过改写列选择器28将在写入动作中储存了写入数据的主位线电压控制电路51Pj、51Nj的保持数据传递到信号线PSDL、NSL。通过“异或”门EXOR_P对校验感测放大器VSA_P的输出与信号线PSL的非反相写入数据的一致进行检测，能够验证正单元的数据写入状态。同样地，通过“异或”门EXOR_N对校验感测放大器VSA_N的输出与反相信号线NSL的反相写入数据的一致进行检测，能够验证负单元MC2的数据写入状态。针对“异或”门EXPR_P、EXOR_N的输出，由“与”门AND取逻辑积，该逻辑积的结果成为针对1比特的写入数据的写入校验结果VRSLT。在写入数据是多个比特的情况下，针对多个比特量的“异或”门的全部输出来取逻辑积而获得校验结果。将校验结果VRSLT供给到闪存定序器7。

另外，校验感测放大器VSA_P、VSA_N的输出能够经由数据选择器SEL而选择性地输出到外围数据总线PBUS_D。该读取路径成为对在双单元中存储的负单元MC2的存储信息或者正单元MC1的存储信息进行单端放大并输出到外围数据总线PBUS_D的读取路径。

写入系统放电电路41是根据放电信号DCW0、DCW1而将主位线WMBL选择性地连接到接地电压Vss的电路，将通过改写列选择器28而设为非选择的主位线WBML连接到接地电压Vss。

主位线电压控制电路51P0～51P3不仅在双单元数据的写入时(也包括预写)控制主位线WMBL_0P～WMBL_3P的电压，在双单元数据的消除脉冲施加时也控制主位线WMBL_0P～WMBL_3P的电压。主位线电压控制电路51N0～51N3不仅在双单元数据的写入时(包括预写)控制主位线WMBL_0N～WMBL_3N的电压，在双单元数据的消除脉冲施加时也控制主位线WMBL_0N～WMBL_3N的电压。

(主位线电压控制电路)

图11是示出第2实施方式的主位线电压控制电路51Pi(i＝0～3)的结构的图。如图11所示，主位线电压控制电路51Pi具备置位部81、数据输入部82、数据保持部83、设定部84和反相器IV4。

置位部81包括P沟道MOS晶体管P1和N沟道MOS晶体管N1。P沟道MOS晶体管P1设置于电源电压VDD的线与节点NDP1之间。P沟道MOS晶体管P1的栅极接受反相锁存置位高电平信号/LSH。N沟道MOS晶体管N1设置于节点NDP1与接地电压Vss的线之间。N沟道MOS晶体管N1的栅极接受正锁存置位低电平信号PLSL。

数据输入部82包括反相器IV1和开关SW1。反相器IV1接受锁存开关信号LSW。开关SW1接受由非反相信号线PSL传送来的非反相数据，通过锁存开关信号LSW以及反相器IV1的输出(即，锁存开关信号LSW的反相信号)来控制。开关SW1在锁存开关信号LSW为“H”电平时，将由非反相信号线PSL传送来的非反相数据传送到节点NDP1。

数据保持部83包括交替连接的反相器IV2与反相器IV3。

反相器IV2的输入以及反相器IV3的输出与节点NDP1连接，反相器IV2的输出以及反相器IV3的输入与节点NDP2连接。

反相器IV4的输入与节点NDP2连接。

设定部84包括设置于电源电压VDD的线与接地电压Vss的线之间的P沟道MOS晶体管P2、P3、N沟道MOS晶体管N2、N3、N4和反相器IV5。反相器IV5接受程序脉冲有效信号PPE。P沟道MOS晶体管P2的栅极与反相器IV5的输出连接。P沟道MOS晶体管P3的栅极以及N沟道MOS晶体管N2的栅极与节点NDP2连接。N沟道MOS晶体管N3的栅极接受程序脉冲有效信号PPE。N沟道MOS晶体管N4的栅极接受写入脉冲WPLS。P沟道MOS晶体管P3与N沟道MOS晶体管N2之间的节点NDP3与主位线WMBL_iP连接。

在双单元数据“1”的写入时，通过非反相信号线PSL而送来“H”电平，节点NDP1的数据即写入锁存数据成为“H”电平，主位线WMBL_iP的电压成为VDD。

另一方面，在双单元数据“0”的写入时，通过非反相信号线PSL而送来“L”电平，节点NDP1的数据即写入锁存数据成为“L”电平，在写入脉冲WPLS被激活的期间，主位线WMBL_iP与接地电压Vss连接，在主位线WMBL_iP中流过写入电流。

在预写时，通过将正锁存置位低电平信号PLSL设定为“H”电平，将反相锁存置位高电平信号/LSH设定为“H”电平，节点NDP1的数据即写入锁存数据成为“L”电平。而且，在写入脉冲WPLS被激活的期间，主位线WMBL_iP与接地电压Vss连接，在主位线WMBL_iP中流过写入电流。

图12是示出第2实施方式的主位线电压控制电路51Ni(i＝0～3)的结构的图。如图12所示，主位线电压控制电路51Ni具备置位部91、数据输入部92、数据保持部93、设定部94和反相器IV9。

置位部91包括P沟道MOS晶体管P4和N沟道MOS晶体管N5。P沟道MOS晶体管P4设置于电源电压VDD的线与节点NDN1之间。P沟道MOS晶体管P4的栅极接受反相锁存置位高电平信号/LSH。N沟道MOS晶体管N5设置于节点NDN1与接地电压Vss的线之间。N沟道MOS晶体管N5的栅极接受负锁存置位低电平信号NLSL。

数据输入部92包括反相器IV6和开关SW2。反相器IV6接受锁存开关信号LSW。开关SW2接受由反相信号线NSL传送来的反相数据，通过锁存开关信号LSW以及反相器IV6的输出(即，锁存开关信号LSW的反相信号)来控制。开关SW2在锁存开关信号LSW为“H”电平时，将由反相信号线NSL传送来的反相数据传送到节点NDN1。

数据保持部93包括交替连接的反相器IV7与反相器IV8。

反相器IV7的输入以及反相器IV8的输出与节点NDN1连接，反相器IV7的输出以及反相器IV8的输入与节点NDN2连接。

反相器IV9的输入与节点NDN2连接。

设定部94包括设置于电源电压VDD的线与接地电压Vss的线之间的P沟道MOS晶体管P5、P6、N沟道MOS晶体管N6、N7、N8和反相器IV10。反相器IV10接受程序脉冲有效信号PPE。P沟道MOS晶体管P5的栅极与反相器IV10的输出连接。P沟道MOS晶体管P6的栅极以及N沟道MOS晶体管N6的栅极与节点NDN2连接。N沟道MOS晶体管N7的栅极接受程序脉冲有效信号PPE。N沟道MOS晶体管N8的栅极接受写入脉冲WPLS。P沟道MOS晶体管P6与N沟道MOS晶体管N6之间的节点NDN3与主位线WMBL_iN连接。

在双单元数据“1”的写入时，通过反相信号线NSL而送来“L”电平，节点NDN1的数据即写入锁存数据成为“L”电平，在写入脉冲WPLS被激活的期间，主位线WMBL_iN与接地电压Vss连接，在主位线WMBL_iN中流过写入电流。

另一方面，在双单元数据“0”的写入时，通过反相信号线NSL而送来“H”电平，节点NDN1的数据即写入锁存数据成为“H”电平，主位线WMBL_iN的电压成为VDD。

在预写时，通过将负锁存置位低电平信号NLSL设定为“H”电平，并将反相锁存置位高电平信号/LSH设定为“H”电平，从而节点NDN1的数据即写入锁存数据成为“L”电平。而且，在写入脉冲WPLS被激活的期间，主位线WMBL_iN与接地电压Vss连接，在主位线WMBL_iN中流过写入电流。

(动作定时)

闪存定序器7将ZMOS选择信号Z0、Z1设定为“L”电平，将放电信号DCR0、DCR1设定为“H”电平。由此，副位线SBL_0P～SBL_7P、SBL_0N～SBL_7N与接地电压Vss的线连接。

闪存定序器7将程序脉冲有效信号PPE设定为“H”电平，将写入脉冲WPLS设定为“H”电平，将锁存置位高电平信号LSH暂时设定为“L”电平，之后设定为“H”电平。然后，闪存定序器7将正锁存置位低电平信号PLSL暂时设定为“H”电平，之后设定为“L”电平，使负锁存置位低电平信号NLSL维持于“L”电平，使锁存开关信号LSW维持于“L”电平。

由此，在主位线电压控制电路51P0～51P3中，节点NDP1的锁存数据PData成为“L”电平，节点NDP2成为“H”电平，N沟道MOS晶体管N2、N3、N4导通，P沟道MOS晶体管P3截止，节点NDP3成为“L”电平。其结果是，主位线WMBL_0P～WMBL_3P的电压成为接地电压Vss。

另外，在主位线电压控制电路51N0～51N3中，节点NDN1的锁存数据NData成为“H”电平，节点NDN2成为“L”电平，N沟道MOS晶体管N6截止，P沟道MOS晶体管P5、P6导通，节点NDN3成为“H”电平。其结果是，主位线WMBL_0N～WMBL_3N的电压成为VDD。

接下来，闪存定序器7将放电信号DCR0、DCR1设定为“L”电平。由此，副位线SBL_0P～SBL_7P、SBL_0N～SBL_7N与接地电压Vss的线不连接。

另外，闪存定序器7将ZMOS选择信号Z0、Z1设定为“H”电平。由此，主位线WMBL_iP(i＝0～3)与副位线SBL_iP以及SBL_i+4P连接，副位线SBL_iP以及SBL_i+4P的电压维持接地电压Vss。另外，主位线WMBL_iN(i＝0～3)与副位线SBL_iN以及SBL_i+4N连接，副位线SBL_iN以及SBL_i+4N的电压成为VDD。

接下来，闪存定序器7将存储器栅极MG的电压设定为用于施加消除脉冲的电压(-10V)，将源极线SL的电压设定为用于施加消除脉冲的电压(6V)，使控制栅极CG的电压维持于0V。

由此，对存储器单元MC1、MC2施加消除脉冲，开始进行BTBT(BandToBandTunneling，带带隧穿)消除。与正单元MC1连接的副位线SBL_0P～SBL_7P的电压是接地电压Vss，并且与负单元MC2连接的副位线SBL_0N～SBL_7N的电压是VDD，因此正单元MC1的消除速度比负单元MC2的消除速度快。由于消除速度之差，消除后的双单元MC1、MC2的阈值电压Vth之差成为不取决于消除前的双单元数据的差。

接下来，闪存定序器7使源极线SL的电压回到非选择状态(0V)。由此，结束对存储器单元MC1、MC2施加消除脉冲，BTBT消除结束。另外，闪存定序器7使存储器栅极MG的电压回到非选择电压(0V)。

接下来，闪存定序器7将放电信号DCR0、DCR1设定为“H”电平，将ZMOS选择信号Z0、Z1设定为“L”电平。

由此，主位线WMBL_iP(i＝0～3)与副位线SBL_iP以及SBL_i+4P不连接。另外，主位线WMBL_iN(i＝0～3)与副位线SBL_iN以及SBL_i+4N不连接。另外，副位线SBL_0P～SBL_7P、SBL_0N～SBL_7N与接地电压Vss的线连接，副位线SBL_0N～SBL_7N的电压回到接地电压Vss。

如上所述，在本实施方式中，通过主位线电压控制电路，在双单元数据的消除脉冲施加时，将与正单元连接的位线的电压设定为Vss，将与负单元连接的位线的电压设定为VDD，使正单元的消除速度(阈值电压Vth的减少速度)比负单元的消除速度快。由此，能够使得在消除后无法读取消除前的双单元数据。

此外，在本实施方式中，将锁存置位低电平信号分离为正极用与负极用，但不限定于此。在将锁存置位高电平信号分离为正极用与负极用的结构中，也能够进行同样的锁存数据的置位。

[第3实施方式]

图14是示出第3实施方式中的与双单元数据的读取、写入以及消除有关的详细电路结构的图。图10的电路结构中的主位线电压控制电路51P0～51P3、51N0～51N3在图14的电路结构中置换成主位线电压控制电路52P0～52P3、52N0～52N3。

图15是示出第3实施方式的主位线电压控制电路52Pi(i＝0～3)的结构的图。图15的主位线电压控制电路52Pi与图11的主位线电压控制电路51Pi不同之处如下。

图11的置位部81具备N沟道MOS晶体管N1，与此相对地，图15的置位部281具备N沟道MOS晶体管N21。与N沟道MOS晶体管N1同样地，N沟道MOS晶体管N21设置于节点NDP1与接地电压Vss的线之间。N沟道MOS晶体管N21的栅极在正侧与负侧接受共用的锁存置位低电平信号LSL。

另外，图11的设定部84具备P沟道MOS晶体管P2，与此相对地，图15的设定部284具备P沟道MOS晶体管P22。P沟道MOS晶体管P2与电源电压VDD的线连接，与此相对地，P沟道MOS晶体管P22与正极用的充电电压线PGCV连接。此处，对充电电压线PGCV提供的电压通常为VDD，但在施加消除脉冲的期间以及该期间前后，设定为Va(≠Vb(对充电电压线NGCV提供的电压))。在本实施方式中，设为Va<Vb来进行说明。

图16是示出第3实施方式的主位线电压控制电路52Ni(i＝0～3)的结构的图。图16的主位线电压控制电路52Ni与图12的主位线电压控制电路51Ni不同之处如下。

图12的置位部91具备N沟道MOS晶体管N5，与此相对地，图16的置位部291具备N沟道MOS晶体管N25。与N沟道MOS晶体管N2同样地，N沟道MOS晶体管N25设置于节点NDN1与接地电压Vss的线之间。N沟道MOS晶体管N21的栅极在正侧与负侧接受共用的锁存置位低电平信号LSL。

另外，图12的设定部94具备P沟道MOS晶体管P5，与此相对地，图16的设定部294具备P沟道MOS晶体管P25。P沟道MOS晶体管P5与电源电压VDD的线连接，与此相对地，P沟道MOS晶体管P25与负极用的充电电压线NGCV连接。此处，对充电电压线NGCV提供的电压为Vb。在本实施方式中，设为Vb＝VDD来进行说明。

(动作定时)

闪存定序器7将程序脉冲有效信号PPE设定为“H”电平，使写入脉冲WPLS维持于“L”电平，将锁存置位高电平信号LSH暂时设定为“L”电平，之后设定为“H”电平。然后，闪存定序器7使锁存置位低电平信号LSL维持于“L”电平，并使锁存开关信号LSW维持于“L”电平。

进而，闪存定序器7使对正极用的充电电压线PGCV提供的电压从VDD变化成Va(0<Va<VDD)，使对负极用的充电电压线NGCV提供的电压维持于VDD。

由此，在主位线电压控制电路52P0～52P3中，节点NDP1的锁存数据PData成为“H”电平，节点NDP2成为“L”电平，N沟道MOS晶体管N2截止，P沟道MOS晶体管P22、P3导通，节点NDP3成为“H”电平。其结果是，主位线WMBL_0P～WMBL_3P的电压成为Va。

另外，在主位线电压控制电路52N0～52N3中，节点NDN1的锁存数据NData成为“H”电平，节点NDN2成为“L”电平，N沟道MOS晶体管N6截止，P沟道MOS晶体管P25、P6导通，节点NDN3成为“H”电平。其结果是，主位线WMBL_0N～WMBL_3N的电压成为VDD。

另外，闪存定序器7将ZMOS选择信号Z0、Z1设定为“H”电平。由此，主位线WMBL_iP(i＝0～3)与副位线SBL_iP以及SBL_i+4P连接，副位线SBL_iP以及SBL_i+4P的电压成为Va(0<Va<VDD)。另外，主位线WMBL_iN(i＝0～3)与副位线SBL_iN以及SBL_i+4N连接，副位线SBL_iN以及SBL_i+4N的电压成为VDD。

由此，对存储器单元MC1、MC2施加消除脉冲，开始进行BTBT消除。与正单元MC1连接的副位线SBL_0P～SBL_7P的电压是Va(0<Va<VDD)，并且与负单元MC2连接的副位线SBL_0N～SBL_7N的电压是VDD，因此正单元MC1的消除速度比负单元MC2的消除速度快。由于消除速度之差，消除后的双单元MC1、MC2的阈值电压Vth之差成为不取决于消除前的双单元数据的差。

由此，主位线WMBL_iP(i＝0～3)与副位线SBL_iP以及SBL_i+4P不连接。另外，主位线WMBL_iN(i＝0～3)与副位线SBL_iN以及SBL_i+4N不连接。另外，副位线SBL_0P～SBL_7P、SBL_0N～SBL_7N与接地电压Vss的线连接，副位线SBL_0P～SBL_7P、副位线SBL_0N～SBL_7N的电压回到接地电压Vss。

然后，闪存定序器7使对正极用的充电电压线PGCV提供的电压从Va回到VDD。

如上所述，在本实施方式中，通过主位线电压控制电路，在双单元数据的消除脉冲施加时，将与正单元连接的位线的电压设定为Va，将与负单元连接的位线的电压设定为Vb(＝VDD)，使正单元的消除速度(阈值电压Vth的减少速度)比负单元的消除速度快。由此，能够使得在消除后无法读取消除前的双单元数据。

[第4实施方式]

图18是示出第4实施方式中的与双单元数据的读取、写入以及消除有关的详细电路结构的图。图10的电路结构中的主位线电压控制电路51P0～51P3、51N0～51N3在图18的电路结构中置换成主位线电压控制电路53P0～53P3、53N0～53N3。

图19是示出第4实施方式的主位线电压控制电路53Pi(i＝0～3)的结构的图。图19的主位线电压控制电路53Pi与图11的主位线电压控制电路51Pi不同之处如下。

另外，图11的设定部84具备P沟道MOS晶体管P2，与此相对地，图19的设定部384具备P沟道MOS晶体管P32。P沟道MOS晶体管P2与电源电压VDD的线连接，与此相对地，P沟道MOS晶体管P32在正侧与负侧与共用的充电电压线GCV连接。此处，对充电电压线GCV提供的电压通常为VDD，但在施加消除脉冲的期间以及该期间前后，设定为Va(≠VDD)。

图20是示出第4实施方式的主位线电压控制电路53Ni(i＝0～3)的结构的图。图20的主位线电压控制电路53Ni与图12的主位线电压控制电路51Ni不同之处如下。

另外，图12的设定部94具备P沟道MOS晶体管P5，与此相对地，图20的设定部394具备P沟道MOS晶体管P35。P沟道MOS晶体管P5与电源电压VDD的线连接，与此相对地，P沟道MOS晶体管P35与充电电压线GCV连接。此处，对充电电压线GCV提供的电压通常为VDD，但在施加消除脉冲的期间以及该期间前后，设定为Va(≠VDD)。

(动作定时)

闪存定序器7将程序脉冲有效信号PPE设定为“H”电平，将写入脉冲WPLS设定为“H”电平，将锁存置位高电平信号LSH暂时设定为“L”电平，之后设定为“H”电平。然后，闪存定序器7将正锁存置位低电平信号PLSL暂时设定为“H”电平，之后设定为“L”电平，使负锁存置位低电平信号NLSL维持于“L”电平，并使锁存开关信号LSW维持于“L”电平。

进而，闪存定序器7使对与P沟道MOS晶体管P32以及P35连接的充电电压线GCV提供的电压从VDD变化成Va(0<Va<VDD)。

由此，在主位线电压控制电路53P0～53P3中，节点NDP1的锁存数据PData成为“L”电平，节点NDP2成为“H”电平，N沟道MOS晶体管N2、N3、N4导通，P沟道MOS晶体管P3截止，节点NDP3成为“L”电平。其结果是，主位线WMBL_0P～WMBL_3P的电压成为接地电压Vss。

另外，在主位线电压控制电路53N0～53N3中，节点NDN1的锁存数据NData成为“H”电平，节点NDN2成为“L”电平，N沟道MOS晶体管N6截止，P沟道MOS晶体管P35、P6导通，节点NDN3成为“H”电平。其结果是，主位线WMBL_0N～WMBL_3N的电压成为Va。

另外，闪存定序器7将ZMOS选择信号Z0、Z1设定为“H”电平。由此，主位线WMBL_iP(i＝0～3)与副位线SBL_iP以及SBL_i+4P连接，副位线SBL_iP以及SBL_i+4P的电压成为接地电压Vss。另外，主位线WMBL_iN(i＝0～3)与副位线SBL_iN以及SBL_i+4N连接，副位线SBL_iN以及SBL_i+4N的电压成为Va。

接下来，闪存定序器7将存储器栅极MG的电压设定为用于施加消除脉冲的电压VNN(-10V)，将源极线SL的电压设定为用于施加消除脉冲的电压(6V)，使控制栅极CG的电压维持于0V。

由此，对存储器单元MC1、MC2施加消除脉冲，开始进行BTBT消除。与正单元MC1连接的副位线SBL_0P～SBL_7P的电压为接地电压Vss，并且与负单元MC2连接的副位线SBL_0N～SBL_7N的电压为Va，因此正单元MC1的消除速度比负单元MC2的消除速度快。由于消除速度之差，消除后的双单元MC1、MC2的阈值电压Vth之差成为不取决于消除前的双单元数据的差。

然后，闪存定序器7使对充电电压线GCV提供的电压从Va回到VDD。

如上所述，在本实施方式中，通过主位线电压控制电路，在双单元数据的消除脉冲施加时，将与正单元连接的位线的电压设定为Vss，将与负单元连接的位线的电压设定为Va(0<Va<VDD)，使正单元的消除速度(阈值电压Vth的减少速度)比负单元的消除速度快。由此，能够使得在消除后无法读取消除前的双单元数据。

[第5实施方式]

图22是示出第5实施方式中的与双单元数据的读取、写入以及消除有关的详细电路结构的图。图10的电路结构中的主位线电压控制电路51P0～51P3、51N0～51N3在图22的电路结构中置换成主位线电压控制电路54P0～54P3、54N0～54N3。

图23是示出第5实施方式的主位线电压控制电路54Pi(i＝0～3)的结构的图。图23的主位线电压控制电路54Pi与图11的主位线电压控制电路51Pi不同之处如下。

图11的置位部81具备N沟道MOS晶体管N1，与此相对地，图23的置位部281具备N沟道MOS晶体管N21。与N沟道MOS晶体管N1同样地，N沟道MOS晶体管N21设置于节点NDP1与接地电压Vss的线之间。N沟道MOS晶体管N21的栅极在正侧与负侧接受共用的锁存置位低电平信号LSL。

图24是示出第5实施方式的主位线电压控制电路54Ni(i＝0～3)的结构的图。图24的主位线电压控制电路54Ni与图12的主位线电压控制电路51Ni不同之处如下。

图12的置位部91具备N沟道MOS晶体管N5，与此相对地，图24的置位部291具备N沟道MOS晶体管N25。与N沟道MOS晶体管N2同样地，N沟道MOS晶体管N25设置于节点NDN1与接地电压Vss的线之间。N沟道MOS晶体管N21的栅极在正侧与负侧接受共用的锁存置位低电平信号LSL。

(动作定时)

闪存定序器7将程序脉冲有效信号PPE设定为“H”电平，将写入脉冲WPLS设定为“H”电平，使锁存置位高电平信号LSH维持于“H”电平，使锁存置位低电平信号LSL维持于“L”电平。

进而，闪存定序器7将锁存开关信号LSW暂时设定为“H”电平。进而，闪存定序器7对数据总线PBUS_D输出“L”电平的数据，由此，通过非反相信号线PSL而将“L”电平送到主位线电压控制电路54P0～54P3，通过反相信号线NSL而将“H”电平送到主位线电压控制电路54N0～54N3。

由此，在主位线电压控制电路54P0～54P3中，开关SW1接通，节点NDP1的锁存数据PData成为“L”电平，节点NDP2成为“H”电平，N沟道MOS晶体管N2、N3、N4导通，P沟道MOS晶体管P3截止，节点NDP3成为“L”电平。其结果是，主位线WMBL_0P～WMBL_3P的电压成为接地电压Vss。

另外，在主位线电压控制电路51N0～51N3中，开关SW2接通，节点NDN1的锁存数据NData成为“H”电平，节点NDN2成为“L”电平，N沟道MOS晶体管N6截止，P沟道MOS晶体管P5、P6导通，节点NDN3成为“H”电平。其结果是，主位线WMBL_0N～WMBL_3N的电压成为VDD。

以下的动作与第2实施方式相同，因此不重复进行说明。

如上所述，根据本实施方式，与第2实施方式同样地，能够使得在消除后无法读取消除前的双单元数据。

[第6实施方式]

图22的电路结构中的读取系统放电电路40在图26的电路结构中置换成副位线电压控制电路75P0～75P3、75N0～75N3。

副位线电压控制电路75Pi在双单元数据的读取时以及消除脉冲施加时，控制副位线SBL_iP与副位线SBL_i+4P的电压。副位线电压控制电路75Ni在双单元数据的读取时以及消除脉冲施加时，控制副位线SBL_iN与副位线SBL_i+4N的电压。

图27是示出第6实施方式的副位线电压控制电路75Pi(i＝0～3)的结构的图。副位线电压控制电路75Pi具备充电电路88和放电电路89。

充电电路88具备P沟道MOS晶体管PM1、PM2。P沟道MOS晶体管PM1设置于电源电压VDD的线与副位线SBL_iP之间。P沟道MOS晶体管PM1的栅极接受正充电信号PCR0。P沟道MOS晶体管PM2设置于电源电压VDD的线与副位线SBL_i+4P之间。P沟道MOS晶体管PM2的栅极接受正充电信号PCR1。

放电电路89具备N沟道MOS晶体管NM1、NM2。N沟道MOS晶体管NM1设置于副位线SBL_iP与接地电压Vss的线之间。N沟道MOS晶体管NM1的栅极接受正放电信号PDCR0。N沟道MOS晶体管NM2设置于副位线SBL_i+4P与接地电压Vss的线之间。N沟道MOS晶体管NM2的栅极接受正放电信号PDCR1。

在双单元数据的读取时，副位线电压控制电路75Pi根据正放电信号PDCR0、PDCR1，将通过副位线选择器20设为非选择的副位线SBL_iP和/或SBL_i+4P选择性地连接到接地电压Vss。

图28是示出第6实施方式的副位线电压控制电路75Ni(i＝0～3)的结构的图。副位线电压控制电路75Ni具备充电电路86和放电电路87。

充电电路86具备P沟道MOS晶体管PM3、PM4。P沟道MOS晶体管PM3设置于电源电压VDD的线与副位线SBL_iN之间。P沟道MOS晶体管PM3的栅极接受负充电信号NCR0。P沟道MOS晶体管PM4设置于电源电压VDD的线与副位线SBL_i+4N之间。P沟道MOS晶体管PM4的栅极接受负充电信号NCR1。

放电电路87具备N沟道MOS晶体管NM3、NM4。N沟道MOS晶体管NM3设置于副位线SBL_iN与接地电压Vss的线之间。N沟道MOS晶体管NM3的栅极接受负放电信号NDCR0。N沟道MOS晶体管NM4设置于副位线SBL_i+4N与接地电压Vss的线之间。N沟道MOS晶体管NM4的栅极接受负放电信号NDCR1。

在双单元数据的读取时，副位线电压控制电路75Ni根据负放电信号NDCR0、NDCR1，将通过副位线选择器20设为非选择的副位线SBL_iN和/或SBL_i+4N选择性地连接到接地电压Vss。

(动作定时)

闪存定序器7将程序脉冲有效信号PPE设定为“L”电平，将写入脉冲WPLS设定为“H”电平，使锁存置位高电平信号LSH维持于“H”电平，使锁存置位低电平信号LSL维持于“L”电平，使锁存开关信号LSW维持于“L”电平，使ZMOS选择信号Z0、Z1维持于“L”电平。

闪存定序器7使正充电信号PCR0、PCR1维持于“H”电平，将负充电信号NCR0、NCR1设定为“L”电平。另外，闪存定序器7使正放电信号PDCR0、PDCR1维持于“H”电平，将负放电信号NDCR0、NDCR1设定为“L”电平。

由此，在副位线电压控制电路75P0～75P3中，P沟道MOS晶体管PM1、PM2截止，N沟道MOS晶体管NM1、NM2截止。其结果是，副位线SBL_iP以及SBL_i+4P的电压成为接地电压Vss。

另外，在副位线电压控制电路75N0～75N3中，P沟道MOS晶体管PM3、PM4导通，N沟道MOS晶体管NM3、NM4截止。其结果是，副位线SBL_iN以及SBL_i+4N的电压成为VDD。

由此，对存储器单元MC1、MC2施加消除脉冲，开始进行BTBT消除。与正单元MC1连接的副位线SBL_0P～SBL_7P的电压为接地电压Vss，并且与负单元MC2连接的副位线SBL_0N～SBL_7N的电压为VDD，因此正单元MC1的消除速度比负单元MC2的消除速度快。由于消除速度之差，消除后的双单元MC1、MC2的阈值电压Vth之差成为不取决于消除前的双单元数据的差。

接下来，闪存定序器7使负充电信号NCR0、NCR1回到“H”电平，使负放电信号NDCR0、NDCR1回到“H”电平。由此，副位线SBL_0P～SBL_7P、SBL_0N～SBL_7N与接地电压Vss的线连接，副位线SBL_0N～SBL_7N的电压回到接地电压Vss。

如上所述，在本实施方式中，通过副位线电压控制电路，在双单元数据的消除脉冲施加时，将与正单元连接的位线的电压设定为Vss，将与负单元连接的位线的电压设定为VDD，使正单元的消除速度(阈值电压Vth的减少速度)比负单元的消除速度快。由此，能够使得在消除后无法读取消除前的双单元数据。

[第7实施方式]

图30是示出第7实施方式中的与双单元数据的读取、写入以及消除有关的详细电路结构的图。图26的副位线电压控制电路75P0～75P3、75N0～75N3在图30的电路结构中置换成副位线电压控制电路76P0～76P3、76N0～76N3。

图31是示出第7实施方式的副位线电压控制电路76Pi(i＝0～3)的结构的图。副位线电压控制电路76Pi具备充电电路288和放电电路289。

充电电路288具备P沟道MOS晶体管PM21、PM22。P沟道MOS晶体管PM21设置于正极用的充电电压线PBCV与副位线SBL_iP之间。P沟道MOS晶体管PM21的栅极在正侧与负侧接受共用的充电信号CR0。P沟道MOS晶体管PM22设置于正极用的充电电压线PBCV与副位线SBL_i+4P之间。P沟道MOS晶体管PM22的栅极在正侧与负侧接受共用的充电信号CR1。此处，对充电电压线PBCV提供的电压通常为VDD，但在施加消除脉冲的期间以及该期间前后，设定为Va(≠VDD)。

放电电路289具备N沟道MOS晶体管NM21、NM22。N沟道MOS晶体管NM21设置于副位线SBL_iP与接地电压Vss的线之间。N沟道MOS晶体管NM21的栅极在正侧与负侧接受共用的放电信号DCR0。N沟道MOS晶体管NM22设置于副位线SBL_i+4P与接地电压Vss的线之间。N沟道MOS晶体管NM22的栅极在正侧与负侧接受共用的放电信号DCR1。

图32是示出第7实施方式的副位线电压控制电路76Ni(i＝0～3)的结构的图。副位线电压控制电路76Ni具备充电电路286和放电电路287。

充电电路286具备P沟道MOS晶体管PM23和PM24。P沟道MOS晶体管PM23设置于负极用的充电电压线NBCV与副位线SBL_iN之间。P沟道MOS晶体管PM23的栅极在正侧与负侧接受共用的充电信号CR0。P沟道MOS晶体管PM24设置于负极用的充电电压线NBCV与副位线SBL_i+4N之间。P沟道MOS晶体管PM24的栅极在正侧与负侧接受共用的充电信号CR1。此处，对充电电压线NBCV提供的电压为Vb。在本实施方式中，设为Vb＝VDD来进行说明。

放电电路287具备N沟道MOS晶体管NM23、NM24。N沟道MOS晶体管NM23设置于副位线SBL_iN与接地电压Vss的线之间。N沟道MOS晶体管NM23的栅极在正侧与负侧接受共用的放电信号DCR0。N沟道MOS晶体管NM24设置于副位线SBL_i+4N与接地电压Vss的线之间。N沟道MOS晶体管NM24的栅极在正侧与负侧接受共用的放电信号DCR1。

(动作定时)

闪存定序器7将程序脉冲有效信号PPE设定为“L”电平，使写入脉冲WPLS维持于“L”电平，使锁存置位高电平信号LSH维持于“H”电平，使锁存置位低电平信号LSL维持于“L”电平，使锁存开关信号LSW维持于“L”电平，使ZMOS选择信号Z0、Z1维持于“L”电平。

闪存定序器7使对正极用的充电电压线PBCV提供的电压从VDD变化成Va(0<Va<VDD)，使对负极用的充电电压线NBCV提供的电压维持于VDD。

然后，闪存定序器7将正充电信号PCR0、PCR1设定为“L”电平，将负充电信号NCR0、NCR1设定为“L”电平。另外，闪存定序器7将正放电信号PDCR0、PDCR1设定为“L”电平，将负放电信号NDCR0、NDCR1设定为“L”电平。

由此，在副位线电压控制电路76P0～76P3中，P沟道MOS晶体管PM21、PM22导通，N沟道MOS晶体管NM21、NM22截止。其结果是，副位线SBL_iP以及SBL_i+4P的电压成为Va。

另外，在副位线电压控制电路76N0～76N3中，P沟道MOS晶体管PM23、PM24导通，N沟道MOS晶体管NM23、NM24截止。其结果是，副位线SBL_iN以及SBL_i+4N的电压成为VDD。

由此，对存储器单元MC1、MC2施加消除脉冲，开始进行BTBT消除。与正单元MC1连接的副位线SBL_0P～SBL_7P的电压为Va，并且与负单元MC2连接的副位线SBL_0N～SBL_7N的电压为VDD，因此正单元MC1的消除速度比负单元MC2的消除速度快。由于消除速度之差，消除后的双单元MC1、MC2的阈值电压Vth之差成为不取决于消除前的双单元数据的差。

接下来，闪存定序器7使正充电信号PCR0、PCR1与负充电信号NCR0、NCR1回到“H”电平，使正放电信号PDCR0、PDCR1与负放电信号NDCR0、NDCR1回到“H”电平。由此，副位线SBL_0P～SBL_7P、SBL_0N～SBL_7N与接地电压Vss的线连接，副位线SBL_0N～SBL_7N的电压回到接地电压Vss。

然后，闪存定序器7使对正极用的充电电压线PBCV提供的电压从Va回到VDD。

如上所述，在本实施方式中，通过副位线电压控制电路，在双单元数据的消除脉冲施加时，将与正单元连接的位线的电压设定为Va(0<Va<VDD)，将与负单元连接的位线的电压设定为VDD，使正单元的消除速度(阈值电压Vth的减少速度)比负单元的消除速度快。由此，能够使得在消除后无法读取消除前的双单元数据。

[第8实施方式]

图26的副位线电压控制电路75P0～75P3、75N0～75N3在图34的电路结构中置换成副位线电压控制电路77P0～77P3、77N0～77N3。

图35是示出第8实施方式的副位线电压控制电路77Pi(i＝0～3)的结构的图。图35的副位线电压控制电路77Pi与图27的副位线电压控制电路75Pi不同之处如下。

图27的充电电路88具备P沟道MOS晶体管PM1、PM2，与此相对地，图35的充电电路388具备P沟道MOS晶体管PM31、PM32。P沟道MOS晶体管PM31在正侧与负侧设置于共用的充电电压线BCV与副位线SBL_iP之间。P沟道MOS晶体管PM31的栅极接受正充电信号PCR0。P沟道MOS晶体管PM32在正侧与负侧设置于共用的充电电压线BCV与副位线SBL_i+4P之间。P沟道MOS晶体管PM32的栅极接受正充电信号PCR1。此处，对充电电压线BCV提供的电压通常为VDD，但在施加消除脉冲的期间以及该期间前后，设定为Va(0<Va<VDD)。

图36是示出第8实施方式的副位线电压控制电路77Ni(i＝0～3)的结构的图。图36的副位线电压控制电路77Ni与图28的副位线电压控制电路75Ni不同之处如下。

图28的充电电路86具备P沟道MOS晶体管PM3、PM4，与此相对地，图36的充电电路383具备P沟道MOS晶体管PM33、PM34。P沟道MOS晶体管PM33在正侧与负侧设置于共用的充电电压线BCV与副位线SBL_iN之间。P沟道MOS晶体管PM33的栅极接受负充电信号NCR0。P沟道MOS晶体管PM34在正侧与负侧设置于共用的充电电压线BCV与副位线SBL_i+4N之间。P沟道MOS晶体管PM34的栅极接受负充电信号NCR1。

(动作定时)

接下来，闪存定序器7使对与P沟道MOS晶体管PM31、PM32、PM33、PM34以及P35连接的充电电压线BCV提供的电压从VDD变化成Va(0<Va<VDD)。

然后，闪存定序器7使正充电信号PCR0、PCR1维持于“H”电平，将负充电信号NCR0、NCR1设定为“L”电平。另外，闪存定序器7使正放电信号PDCR0、PDCR1维持于“H”电平，将负放电信号NDCR0、NDCR1设定为“L”电平。

由此，在副位线电压控制电路77P0～77P3中，P沟道MOS晶体管PM31、PM32截止，N沟道MOS晶体管NM1、NM2截止。其结果是，副位线SBL_iP以及SBL_i+4P的电压成为接地电压Vss。

另外，在副位线电压控制电路77N0～77N3中，P沟道MOS晶体管PM33、PM34导通，N沟道MOS晶体管NM3、NM4截止。其结果是，副位线SBL_iN以及SBL_i+4N的电压成为Va。

由此，对存储器单元MC1、MC2施加消除脉冲，开始进行BTBT消除。与正单元MC1连接的副位线SBL_0P～SBL_7P的电压为接地电压Vss，并且与负单元MC2连接的副位线SBL_0N～SBL_7N的电压为Va(0<Va<VDD)，因此正单元MC1的消除速度比负单元MC2的消除速度快。由于消除速度之差，消除后的双单元MC1、MC2的阈值电压Vth之差成为不取决于消除前的双单元数据的差。

然后，闪存定序器7使对充电电压线BCV提供的电压从Va回到VDD。

如上所述，在本实施方式中，通过副位线电压控制电路，在双单元数据的消除脉冲施加时，将与正单元连接的位线的电压设定为Vss，将与负单元连接的位线的电压设定为Va(0<Va<VDD)，使正单元的消除速度(阈值电压Vth的减少速度)比负单元的消除速度快。由此，能够使得在消除后无法读取消除前的双单元数据。

[第9实施方式]

在第1～第8实施方式中，在消除脉冲施加时将控制栅极CG的电压设为0V，但在本实施方式中，在消除脉冲施加时，将控制栅极CG的电压设定为Vb(0<Vb<VDD)。

在本实施方式中，对控制栅极CG提供Vb(0V<Vb<VDD)。在消除脉冲施加时，控制栅极CG较弱地导通，位线SBL的电压有效地传递到存储器栅极MG的下方。其结果是，能够增大副位线SBL_iP与SBL_iN的电位差对存储器单元MC1、MC2间的消除速度之差造成的影响。

(动作定时)

图38是示出第9实施方式的双单元数据的消除脉冲施加时的动作定时的图。作为第2实施方式的变形例来进行说明，但在其他实施方式中也能够实施同样的变形。

图38与图13的第2实施方式的动作定时不同之处在于，在图38中，在消除脉冲期间，闪存定序器7将控制栅极CG的电压设定为Vb(0<Vb<VDD)。由此，如上所述，能够增大存储器单元MC1、MC2间的消除速度之差，能够提高安全性。

本发明不限定于上述实施方式，还包括例如下述的变形例。

(1)切换控制

在本发明的实施方式中，在接受了双单元数据的消除请求时，将连接于正单元MC1的副位线SBL_iP的电压与连接于负单元MC2的副位线SBL_iN的电压设定成不同。本发明不限定于上述的双单元数据的消除处理。

例如，也可以是，半导体装置具备在接受了双单元数据的消除请求时如上所述地使副位线SBL_iP的电压与连接于负单元MC2的副位线SBL_iN的电压不同的功能以及使副位线SBL_iP的电压与连接于负单元MC2的副位线SBL_iN的电压相同的功能双方，并能够切换执行某一种功能。

(2)对位线提供的电压

在本实施方式中，使对与正单元MC1连接的副位线提供的电压小于对与负单元MC2连接的副位线提供的电压，并且使正单元MC1的消除速度比负单元MC2的消除速度快，但不限定于此。

图39(a)是示出在使与正单元MC1连接的位线BL的电压大于对与负单元MC2连接的位线BL提供的电压的情况下的消除双单元数据“0”时的序列的图。

如图39(a)所示，在执行双单元数据“0”的消除的情况下，成为两个单元均保持单元数据“1”的初始状态。在双单元数据消除前，正单元MC1的阈值电压Vth大于负单元MC2的阈值电压Vth。负单元MC2的消除速度(即，阈值电压Vth减少的速度)比正单元MC1快，因此在消除后也维持该关系，如果在该状态下实施读取，则读取出紧接在前的双单元数据“0”。

图39(b)是示出在使与正单元MC1连接的位线BL的电压大于对与负单元MC2连接的位线BL提供的电压的情况下的消除双单元数据“1”时的序列的图。

如图39(b)所示，在执行双单元数据“1”的消除的情况下，成为两个单元均保持单元数据“1”的初始状态。在数据消除前，负单元MC2的阈值电压Vth大于正单元MC1的阈值电压Vth。但是，负单元MC2的消除速度(即，阈值电压Vth减少的速度)比正单元MC1快，因此在消除后该关系反转。如果在该状态下实施读取，则读取出与紧接在前的双单元数据“1”不同的“0”。

这样，能够使得不论在双单元数据为“0”时还是“1”时，在双单元数据消除后都读取出“0”，而无法确定所保持的双单元数据。

因此，在消除脉冲施加时，如果使得对与正单元MC1连接的副位线SBL_iP提供的电压和对与负单元MC2连接的副位线SBL_iN提供的电压不同，则不论副位线SBL_iP和副位线SBL_iN中哪一方的电压大，都能够确保紧接在消除之前的双单元数据的安全性。另外，关于使副位线SBL_iP与副位线SBL_iN中的哪一方的电压增大这一点，也可以并不固定而是随机地设定。也可以针对多个双单元的每一对而固定或者随机地设定使哪一方增大。

进而，如图8所示，本发明的实施方式基于对位线BL提供的电压越小则阈值电压Vth减少的速度越快这样的观测结果。但是，即使假设获得对位线BL提供的电压越大则阈值电压Vth减少的速度越快这样的结果，在本发明的实施方式中说明的消除双单元数据的结构以及方法也有效。这是由于，在本发明的实施方式的消除双单元数据的结构以及方法中，不论副位线SBL_iP与副位线SBL_iN中的哪一方的电压大，只要仅使它们不同，就能够确保紧接在消除之前的双单元数据的安全性。

(3)CMOS开关结构

在图15中，在Va的电压设定小于P沟道MOS晶体管P22以及P3的阈值电压|Vthp|的情况下，P沟道MOS晶体管P22与P3置换成图40所示的CMOS开关结构。即，代替P沟道MOS晶体管P22而使用CMOS传输门522，代替P沟道MOS晶体管P3而使用CMOS传输门503。

构成CMOS传输门522的P沟道MOS晶体管的栅极接受反相器IV5的输出，构成CMOS传输门522的N沟道MOS晶体管的栅极接受程序脉冲有效信号PPE。

构成CMOS传输门503的P沟道MOS晶体管的栅极接受节点NDP2的电压，构成CMOS传输门503的N沟道MOS晶体管的栅极接受使节点NDP2的电压反相的反相器IV501的输出。

同样地，在图16中，在Vb的电压设定小于P沟道MOS晶体管P25与P6的阈值电压|Vthp|的情况下，P沟道MOS晶体管P25与P6置换成CMOS开关结构。

同样地，在图19中，在Va的电压设定小于P沟道MOS晶体管P32与P3的阈值电压|Vthp|的情况下，P沟道MOS晶体管P32与P3置换成CMOS开关结构。

同样地，在图20中，在Va的电压设定小于P沟道MOS晶体管P35与P6的阈值电压|Vthp|的情况下，P沟道MOS晶体管P35与P6置换成CMOS开关结构。

同样地，在图31中，在Va的电压设定小于P沟道MOS晶体管PM21与PM22的阈值电压|Vthp|的情况下，P沟道MOS晶体管PM21与PM22置换成CMOS开关结构。

同样地，在图32中，在Vb的电压设定小于P沟道MOS晶体管PM23与PM24的阈值电压|Vthp|的情况下，P沟道MOS晶体管PM23与PM24的开关置换成CMOS开关结构。

以上，根据实施方式具体说明了由本发明人完成的发明，但本发明不限定于实施方式，在不脱离其主旨的范围内当然能够进行各种变更。

标号说明

1微型计算机(MCU)；2中央处理装置(CPU)；3直接存储器访问控制器(DMAC)；4总线接口电路(BIF)；5随机存取存储器(RAM)；6闪存存储器模块(FMDL)；7闪存定序器(FSQC)；8、9外部输入输出端口(PRT)；10定时器(TMR)；11时钟脉冲生成器(CPG)；19、100存储器阵列(MARY)；20副位线选择器；22读取列选择器；24第1行解码器(RDEC1)；25第2行解码器(RDEC2)；28改写列选择器；29输入输出电路(IOBUF)；30列解码器(CDEC)；31电源电路(VPG)；32定时生成器(TMG)；40读取系统放电电路；41写入系统放电电路；81、91、281、291置位部；82、92数据输入部；83、93数据保持部；84、94、284、294、384、394设定部；86、88、286、288、386、388充电电路；87、89、287、289放电电路；100半导体装置；101存储器阵列；102第1存储元件；103第2存储元件；104双单元；105电压控制电路；51Pi、51Ni、52Pi、52Ni、53Pi、53Ni、54Pi、54Ni主位线电压控制电路；75Pi、75Ni、76Pi、76Ni、77Pi、77Ni副位线电压控制电路；P1～P6、P22、P25、P32、P35、PM1～PM4、PM21～PM24、PM31～PM34P沟道MOS晶体管；N1～N8、N21、N25、NM1～NM4、NM21～NM24N沟道MOS晶体管；IV1～IV10、IV501反相器；SW1、SW2开关；VSA_P、VSA_N校验感测放大器；PVSL、NVSL校验信号线；PSL、NSL信号线；HACSP高速访问端口；LACSP低速访问端口；MC1、MC2非易失性存储器单元；WMBL写入用的主位线；WMBL_0P～WMBL_3P正单元侧的主位线；WMBL_0N～WMBL_3N负单元侧的主位线；SBL副位线；SBL_0P～SBL_7P正单元侧的副位线；SBL_0N～SBL_7N负单元侧的副位线；WL字线；MGL存储器栅极选择线；HBUS高速总线；HBUS_D高速数据总线；PBUS外围总线；PBUS_D外围数据总线；503、531CMOS传输门。

Claims

1.一种半导体装置，包括：

存储器阵列，包括多个双单元，各所述双单元通过阈值电压的差异而保持二进制数据，并由各自能够电改写的第1存储元件和第2存储元件构成；以及

电压控制电路，在接受了所述双单元数据的消除请求时，在使所述第1存储元件与所述第2存储元件的阈值电压均增加的预写之后的消除脉冲施加时，将与所述第1存储元件连接的第1位线的电压和与所述第2存储元件连接的第2位线的电压设定成不同。

2.根据权利要求1所述的半导体装置，其中，

所述电压控制电路包括：第1位线电压控制电路，在所述双单元数据的写入时，对从外部提供的写入数据进行锁存，根据锁存的值，将用于使所述第1存储元件的阈值电压变化的写入电流供给到所述第1位线；以及

第2位线电压控制电路，在所述双单元数据的写入时，对从外部提供的反相写入数据进行锁存，根据锁存的值，将用于使所述第2存储元件的阈值电压变化的写入电流供给到所述第2位线，

所述第1位线电压控制电路在所述消除脉冲施加时将所述第1位线的电压设定为接地电压，

所述第2位线电压控制电路在所述消除脉冲施加时将所述第2位线的电压设定为电源电压VDD。

3.根据权利要求2所述的半导体装置，其中，

所述半导体装置还包括与多根所述第1位线连接的第1主位线以及与多根所述第2位线连接的第2主位线，

所述第1位线电压控制电路包括：第1置位部，接受第1锁存置位信号；

第1保持部，保持与所述第1锁存置位信号的电平相应的电平；以及

第1设定部，根据在所述第1保持部内保持的电平，将所述第1主位线的电压设定为所述电源电压VDD或者所述接地电压，

所述第1锁存置位信号在所述消除脉冲施加时是将所述第1主位线的电压设定为所述接地电压的电平，

所述第2位线电压控制电路包括：第2置位部，接受第2锁存置位信号；

第2保持部，保持与所述第2锁存置位信号相应的电平；以及

第2设定部，根据在所述第2保持部内保持的电平，将所述第2主位线的电压设定为所述电源电压VDD或者所述接地电压，

所述第2锁存置位信号在所述消除脉冲施加时是将所述第2主位线的电压设定为所述电源电压VDD的电平。

4.根据权利要求2所述的半导体装置，其中，

所述第1位线电压控制电路包括：第1保持部，被输入第1数据，并保持与所输入的所述第1数据的电平相应的电平；以及

所述第1数据在所述消除脉冲施加时是将所述第1主位线的电压设定为所述接地电压的电平，

所述第2位线电压控制电路包括：第2保持部，被输入具有使所述第1数据的电平反相而获得的电平的第2数据，保持与所输入的所述第2数据的电平相应的电平；以及

所述第2数据在所述消除脉冲施加时是将所述第2主位线的电压设定为所述电源电压VDD的电平。

5.根据权利要求1所述的半导体装置，其中，

所述第1位线电压控制电路在所述消除脉冲施加时将所述第1位线的电压设定为小于电源电压VDD并且大于接地电压的第1电压，

所述第2位线电压控制电路在所述消除脉冲施加时将所述第2位线的电压设定为所述电源电压VDD。

6.根据权利要求5所述的半导体装置，其中，

所述半导体装置包括与多根所述第1位线连接的第1主位线以及与多根所述第2位线连接的第2主位线，

所述第1位线电压控制电路包括：第1置位部，接受锁存置位信号；

第1保持部，保持与所述锁存置位信号的电平相应的电平；以及

第1设定部，根据在所述第1保持部内保持的电平，将所述第1主位线的电压设定为所述接地电压或者所述第1电压，

所述第2位线电压控制电路包括：第2置位部，接受所述锁存置位信号；

第2保持部，保持与所述锁存置位信号的电平相应的电平；以及

第2设定部，根据在所述第2保持部内保持的电平，将所述第2主位线的电压设定为所述接地电压或者所述电源电压VDD，

所述锁存置位信号在所述消除脉冲施加时是将所述第1主位线的电压设定为所述第1电压并将所述第2主位线的电压设定为所述电源电压VDD的电平。

7.根据权利要求1所述的半导体装置，其中，

所述第2位线电压控制电路在所述消除脉冲施加时将所述第2位线的电压设定为小于电源电压VDD并且大于接地电压的第1电压。

8.根据权利要求7所述的半导体装置，其中，

第1设定部，根据在所述第1保持部内保持的电平，将所述第1主位线的电压设定为所述第1电压或者所述接地电压，

第2保持部，保持与所述第2锁存置位信号相应的电平；以及

第2设定部，根据在所述第2保持部内保持的电平，将所述第2主位线的电压设定为所述第1电压或者所述接地电压，

所述第2锁存置位信号在所述消除脉冲施加时是将所述第2主位线的电压设定为所述第1电压的电平。

9.根据权利要求1所述的半导体装置，其中，

所述电压控制电路包括：第1位线电压控制电路，在所述双单元数据的读取时，将非选择的所述第1位线设定为接地电压；以及

第2位线电压控制电路，在所述双单元数据的读取时，将非选择的所述第2位线设定为接地电压，

10.根据权利要求1所述的半导体装置，其中，

所述电压控制电路包括：第1位线电压控制电路，在读取所述双单元数据时，将非选择的所述第1位线设定为接地电压；以及

第2位线电压控制电路，在读取所述双单元数据时，将非选择的所述第2位线设定为接地电压，

11.根据权利要求1所述的半导体装置，其中，

包括：第1位线电压控制电路，在读取所述双单元数据时，将非选择的所述第1位线设定为接地电压；以及

所述第2位线电压控制电路在所述消除脉冲施加时将所述第1位线的电压设定为小于电源电压VDD并且大于接地电压的第1电压。

12.根据权利要求1所述的半导体装置，其中，

所述半导体装置还包括向所述第1存储元件和所述第2存储元件的存储器栅极、控制栅极以及源极线供给电压的电源电路，

所述电源电路在所述消除脉冲施加时向所述控制栅极供给大于接地电压并且小于电源电压VDD的电压。