CN105474325B - 将双单元的存储数据屏蔽而进行输出的半导体器件 - Google Patents

将双单元的存储数据屏蔽而进行输出的半导体器件 Download PDF

Info

Publication number
CN105474325B
CN105474325B CN201380079001.3A CN201380079001A CN105474325B CN 105474325 B CN105474325 B CN 105474325B CN 201380079001 A CN201380079001 A CN 201380079001A CN 105474325 B CN105474325 B CN 105474325B
Authority
CN
China
Prior art keywords
bit line
output
level
signal
mode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201380079001.3A
Other languages
English (en)
Other versions
CN105474325A (zh
Inventor
田边宪志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN105474325A publication Critical patent/CN105474325A/zh
Application granted granted Critical
Publication of CN105474325B publication Critical patent/CN105474325B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1009—Data masking during input/output

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Security & Cryptography (AREA)
  • Read Only Memory (AREA)

Abstract

存储阵列(101)包含多个双单元(104)，该双单元(104)由通过阈值电压的不同来保持二进制数据、且各自能够电重写的第1存储元件(102)和第2存储元件(103)构成。输出电路(105)在接收到双单元(104)的读出请求时，在构成双单元(104)的第1存储元件(102)的阈值电压比擦除判断电平小、且构成双单元(104)的第2存储元件(103)的阈值电压比擦除判断电平小的情况下，将双单元(104)的存储数据屏蔽而进行输出。

Description

将双单元的存储数据屏蔽而进行输出的半导体器件
技术领域
本发明涉及半导体器件，例如涉及包含非易失性存储器的半导体器件。
背景技术
以往，在将互补的数据写入至两个存储单元的半导体非易失性存储器中，公知一种具有空白检查(blank check)功能的半导体非易失性存储器。
例如，日本特开2009-272028号公报(专利文献1)所记载的半导体集成电路具备：包含多个双单元的非易失性存储器(DFL；21)、选择器(SEL_BC)和读出电路(BC_SA)。在双单元的两个非易失性存储单元(MC1、MC2)中写入互补数据，而将其设定成小阈值电压和大阈值电压的组合的写入状态。在两个非易失性存储器(MC1、MC2)中写入非互补数据(称为擦除)，而例如使其均为小阈值电压的空白(blank)状态。选择器(SEL_BC)包含多个开关元件。在空白检查动作期间将选择器(SEL_BC)的开关元件控制为开状态，并将在读出电路的第1输入端子中公共地流动的各双单元的第1总电流与第2输入端子的参考信号比较，从而以高速检测多个双单元为写入状态还是空白状态。
现有技术文献
专利文献
专利文献1：日本特开2009-272028号公报
发明内容
但是，虽然能够通过擦除来使两个非易失性存储器(MC1、MC2)的阈值电压均为低状态，但无法否定擦除前的写入状态下的两个非易失性存储器的阈值电压的大小关系有可能在擦除后也被维持。
因此，存在尽管已擦除但当试着读出时仍会读出与擦除前写入的数据相同的数据的情况，而有可能成为安全上的问题。
其他技术课题和新特征将从本说明书的记述及附图得以明确。
在本发明的一个实施方式的半导体器件中，输出电路在接收到双单元的读出请求时，在构成双单元的第1存储元件的阈值电压比擦除判断电平小、且构成双单元的第2存储元件的阈值电压比擦除判断电平小的情况下，将双单元的存储数据屏蔽而进行输出。
发明效果
根据本发明的一个实施方式，能够防止尽管已擦除但仍会读出擦除前的写入数据。
附图说明
图1是表示第1实施方式的半导体器件的结构的图。
图2是表示从第1实施方式的半导体器件的存储阵列读出双单元数据的处理的顺序的流程图。
图3是表示第2实施方式的微型计算机的结构的图。
图4是表示闪存模块的结构的图。
图5的(a)是表示提供给分裂栅型闪存元件的偏压的例子的图。图5的(b)是表示提供给使用热载流子写入方式的叠栅型闪存元件的偏压的例子的图。图5的(c)是表示提供给使用FN隧穿写入方式的叠栅型闪存元件的偏压的例子的图。
图6的(a)是表示双单元数据存储“0”的状态的图。图6的(b)是表示双单元数据存储“1”的状态的图。图6的(c)是表示双单元数据的初始化状态的图。
图7是双单元数据的读出系统及写入系统的详细的电路结构的例子。
图8是表示差动放大部的结构的图。
图9是表示数据输出部的结构的图。
图10是表示输出电路控制部的结构的图。
图11是用于说明第1模式中的动作的图。
图12是用于说明第2模式中的动作的图。
图13是用于说明第3模式中的动作的图。
图14是用于说明生成各种控制信号的定时的图。
图15是表示从第3实施方式的半导体器件的存储阵列读出双单元数据的处理的顺序的流程图。
具体实施方式
以下使用附图来说明本发明的实施方式。
[第1实施方式]
图1是表示第1实施方式的半导体器件的结构的图。
该半导体器件100具有存储阵列101和输出电路105。
存储阵列101包含多个双单元104。双单元104由根据阈值电压Vth的不同来保持二进制数据(双单元数据)、且各自能够电重写的第1存储元件102和第2存储元件103构成。
输出电路105在接收到双单元104的读出请求时，在第1存储元件102的阈值电压Vth比擦除判断电平小、且第2存储元件103的阈值电压Vth比擦除判断电平小的情况下，输出将双单元104的存储数据屏蔽得到的数据。屏蔽得到的数据是指例如不依存于双单元104的存储数据的值的值，为固定值“1”或”0”，或者为随机值。在此的擦除判断电平是指能够与写入后的存储单元的阈值高的状态进行区别那样的规定电压电平，并不特别需要为与双单元的擦除或各个存储单元的擦除动作时所使用的擦除判断电平完全相同的电压值，只要是类似的电压值即可。
图2是表示从第1实施方式的半导体器件的存储阵列101读出双单元数据的处理的顺序的流程图。
首先，输出电路105接收双单元数据的读出请求信号RRQ(步骤S101)。
接着，输出电路105通过位线BL来读出第1存储元件102所存储的数据，由此来判断第1存储元件102的阈值电压Vth是否比擦除判断电平VREF小(步骤S102)。
接着，输出电路105通过位线/BL来读出第2存储元件103所存储的数据，由此来判断第2存储元件103的阈值电压Vth是否比擦除判断电平VREF小(步骤S103)。
接着，输出电路105通过位线对BL、/BL的差动放大来检测双单元104所存储的数据(步骤S104)。
输出电路105在第1存储元件102的阈值电压Vth比擦除判断电平VREF小、且第2存储元件103的阈值电压Vth比擦除判断电平VREF小的情况下(在步骤S105中为是)，将对双单元104的存储数据屏蔽得到的数据作为读出数据输出(步骤S106)。
输出电路105在第1存储元件102的阈值电压Vth为擦除判断电平VREF以上、或第2存储元件103的阈值电压Vth为擦除判断电平VREF以上的情况下(在步骤S105中为否)，将通过位线对BL、/BL的差动放大对双单元104所存储的数据进行检测得到的数据作为读出数据输出(步骤S107)。
如以上那样，根据本实施方式，由于只要构成双单元的两个存储元件的阈值电压比擦除判断电平小，则双单元的存储数据就会被屏蔽，所以能够防止读出擦除前的写入数据。
[第2实施方式]
本实施方式的半导体器件是微型计算机。
(微型计算机)
图3是表示第2实施方式的微型计算机1的结构的图。
图3所示的微型计算机(MCU)1例如通过互补型MOS集成电路制造技术等而形成在单晶硅那样的一个半导体芯片上。
微型计算机1并没有特别限制，但具有高速总线HBUS和外围总线PBUS。高速总线HBUS和外围总线PBUS并没有特别限制，但分别具有数据总线、地址总线及控制总线。通过设置两个总线，与将所有的电路与公共总线公共连接的情况相比，能够减轻总线的负载从而保证高速存取动作。
在高速总线HBUS上连接有：具有命令控制部和执行部而执行命令的中央处理装置(CPU)2、存储器直接存取控制器(DMAC)3、进行高速总线HBUS和外围总线PBUS的总线接口控制或总线桥控制的总线接口电路(BIF)4。
在高速总线HBUS上还连接有：用于中央处理装置2的工作区等的随机存取存储器(RAM)5、及作为保存数据或程序的非易失性存储器模块的闪存模块(FMDL)6。
在外围总线PBUS上连接有：对闪存模块(FMDL)6进行指令存取控制的闪存定序器(FSQC)7、外部输入输出端口(PRT)8、9、计时器(TMR)10、及生成用于控制微型计算机1的内部的时钟CLK的时钟脉冲发生器(CPG)11。
而且，微型计算机1具有：将振荡器与XTAL/EXTAL连接或供给外部时钟的时钟端子、指示待机状态的外部硬件待机端子STBY、指示重置的外部重置端子RES、外部电源端子Vcc、外部接地端子Vss。
在此，由于作为逻辑电路的闪存定序器7、和阵列结构的闪存模块6是使用不同的CAD工具来设计的，所以为方便起见而将其作为不同的电路块来图示，但双方一起构成一个闪存。闪存模块6经由只读的高速存取端口(HACSP)与高速总线HBUS连接。CPU或DMAC能够从高速总线HBUS经由高速存取端口来读取闪存模块6。CPU2或DMAC3在对闪存模块6进行写入及初始化的存取时，经由总线接口4并经由外围总线PBUS来对闪存定序器7发出指令，由此闪存定序器7从外围总线PBUS通过低速存取端口(LACSP)进行闪存模块的初始化或写入动作的控制。
(闪存模块)
图4是表示闪存模块6的结构的图。
闪存模块6使用两个非易失性存储单元来进行一位的信息的存储。即，存储阵列(MARY)19作为一位的双单元而具有多对分别能够重写的两个非易失性存储单元MC1、MC2。在图3中作为代表仅图示一对。在本说明书中，将存储单元MC1称为正单元，将存储单元MC2称为负单元。当然，闪存模块6也存在包含使用一个非易失性存储单元来进行一位的信息的存储的多个存储单元的情况。在这样的情况下，大多通过以存储阵列、或比存储阵列小的单位分割而成的存储块单位来将其分开配置在闪存模块6内。
非易失性存储单元MC1、MC2是例如在图5的(a)中例示的分裂栅(split gate)型闪存元件。该存储元件具有经由栅极绝缘膜配置在源极/漏极区域之间的沟道形成区域上的控制栅极CG和存储栅极MG。在存储栅极MG与栅极绝缘膜之间配置有氮化硅等电荷捕获区域(SiN)。选择栅极侧的源极或漏极区域与位线BL连接，存储栅极MG侧的源极或漏极区域与源极线SL连接。
为了降低存储单元的阈值电压Vth，而使BL＝Hi-Z(高阻抗状态)、CG＝1.5V、MG＝-10V、SL＝6V、WELL＝0V，通过阱区域(WELL)与存储栅极MG之间的高电场来将电子从电荷捕获区域(SiN)牵引到阱区域(WELL)中。该处理单位为共用存储栅极的多个存储单元。
为了提高存储单元的阈值电压Vth，而使BL＝0V、CG＝1.5V、MG＝10V、SL＝6V、WELL＝0V，使写入电流从源极线SL向位线流动，由此将在控制栅极与存储栅极的边界部分中产生的热电子注入到电荷捕获区域(SiN)。由于电子的注入根据是否有位线电流流动来决定，所以该处理以位单位来控制。
读出在BL＝1.5V、CG＝1.5V、MG＝0V、SL＝0V、WELL＝0V下进行。若存储单元的阈值电压Vth低，则存储单元为开状态，若阈值电压Vth高，则存储单元为关状态。
存储元件并不限定于分裂栅型闪存元件，也可以为在图5的(b)、图5的(c)中例示的叠栅(stack gate)型闪存元件。该存储元件在源极/漏极区域之间的沟道形成区域上经由栅极绝缘膜将浮栅FG和控制栅极WL叠加而构成。图5的(b)是通过热载流子写入方式来提高阈值电压Vth，通过向阱区域WELL放出电子来降低阈值电压Vth。图5的(c)是通过FN隧穿(tunnel)写入方式来提高阈值电压Vth，通过向位线BL放出电子来降低阈值电压Vth。
在以下的说明中，将存储元件作为分裂栅型闪存元件来进行说明。
基于由非易失性存储单元MC1、MC2构成的一个双单元进行的信息存储通过将互补数据保存到非易失性存储单元MC1、MC2中来进行。
即，各个存储单元MC1、MC2能够保持单元数据“1”(低阈值电压状态)或单元数据“0”(高阈值电压状态)。
存储单元的单元数据“1”是指存储单元的阈值电压Vth为擦除判断电平VREF以上的状态。存储单元的单元数据“0”是指存储单元的阈值电压Vth比擦除判断电平VREF小的状态。
如图6的(a)所示，双单元数据“0”是正单元MC1保持单元数据“0”、负单元MC2保持单元数据“1”的状态。如图6的(b)所示，双单元数据“1”是正单元MC1保持单元数据“1”、负单元MC2保持单元数据“0”的状态。如图6的(c)所示，双单元的正单元MC1及负单元MC2均保持单元数据“1”的状态是初始化状态，双单元数据不定。
在擦除了双单元数据“0”的情况下，虽然两方的单元成为初始状态，但由于在擦除前，正单元MC1的阈值电压Vth比负单元MC2的阈值电压Vth大，所以估计在擦除后也有可能会维持该关系。当在维持着该关系的状态下实施读出时，尽管是初始状态但由于在正单元MC1与负单元MC2的阈值电压Vth之间存在差异，所以有可能实质上读出的是与不久之前的双单元数据“0”相等的数据“0”而不是不定值。
同样地，在擦除了双单元数据“1”的情况下，虽然双方的单元成为初始状态，但由于在擦除前负单元MC2的阈值电压Vth比正单元MC1的阈值电压Vth大，所以估计在擦除后也有可能会维持该关系。当在该不久之前的双单元数据状态下实施读出时，尽管是初始状态但由于在正单元MC1与负单元MC2的阈值电压Vth之间存在差异，所以有可能实质上读出的是与不久之前的双单元数据“1”相等的数据“1”而不是不定值。
若尽管像这样已擦除，但每次读取时会以高概率读出与不久之前的双单元数据相等的数据而不是数据不确定的那样的不定值，则有可能成为安全方面的问题。在本发明的实施方式中，目的在于解决这样的有可能发生的问题。
在图4代表性地示出的双单元的存储单元MC1、MC2中，存储栅极MG与公共的存储栅极选择线MGL连接，控制栅极CG与公共的字线WL连接。实际上多个双单元呈矩阵配置，并以行方向上的排列单位与相对应的存储栅极选择线MGL及字线WL连接。
存储单元MC1、MC2以列单位与副位线SBL连接，并经由副位线选择器20与写入系统主位线WMBL连接。多根副位线SBL通过副位线选择器20层级化地分别与写入系统主位线WMBL连接。将在副位线SBL上层级化的单位称为存储矩阵。源极线SL与接地电位Vss连接。存储单元MC1的副位线SBL按每个存储矩阵经由读出列选择器22而与差动放大部50的一个输入端子连接。存储单元MC2的副位线SBL按每个存储矩阵经由读出列选择器22而与差动放大部50的另一个输入端子连接。
字线WL由第1行译码器(RDEC1)24选择。存储栅极选择线MGL及副位线选择器20由第2行译码器(RDEC2)25选择。基于第1行译码器24及第2行译码器25进行的选择动作在读出存取中遵照被供给到HACSP的地址信息等，在数据的写入动作及初始化动作中则遵照被供给到LACSP的地址信息等。
差动放大部50的输出经由数据输出部52而与高速总线HBUS的数据总线HBUS_D(DBUS)连接。
输出电路控制部46生成用于控制差动放大部50及数据输出部52的信号并供给。
写入系统主位线WMBL遵照写入数据锁存电路27的锁存数据而选择性地使写入电流流动。写入数据锁存电路27由重写列选择器28选择。被重写列选择器28选择的重写系统主位线WMBL与验证检测放大器VSA连接。验证检测放大器VSA的输出及写入数据锁存电路27与输入输出电路(IOBUF)29连接，该输入输出电路(IOBUF)29与外围总线PBUS的数据总线(PBUS_D)连接。
重写列选择器28由列译码器(CDEC)30选择。列译码器30的选择动作遵照被供给到LACSP的地址信息等。
电源电路(VPG)31生成读出、写入、初始化所需的各种动作电源。
定时发生器(TMG)32遵照从CPU2等向HACSP供给的存取选通脉冲信号、从FSQC7向LACSP供给的存取指令等，来生成规定内部动作定时的内部控制信号。
闪存的控制部由FSQC7和定时发生器32构成。
(双单元数据的读出)
在图7中例示了双单元数据的读出系统及写入系统的详细的电路结构。作为写入系统主位线例示了WMBL_0P～WMBL_3P、WMBL_0N～WMBL_3N这八根，作为与该写入系统主位线连接的存储矩阵例示了一个存储矩阵。虽然并没有特别限制，但作为副位线配置了SBL_0P～SBL_7P、SBL_0N～SBL_7N，对一根写入系统主位线分配两根副位线。
关于存储单元MC1、MC2，标注在省略了图示的副位线上的附图标记中的数字的后缀表示双单元的列编号。字母的后缀P表示与双单元的一个存储单元MC1(正单元)连接的副位线，后缀N表示与双单元的另一个存储单元MC2(负单元)连接的副位线。标注在写入主位线上的附图标记中的字母的后缀P表示与双单元的正单元MC1连接的写入主位线，后缀N表示与双单元的负单元MC2连接的写入主位线，数字的后缀表示相对应的双单元的列编号中的较小一方的列编号。
对读出列选择器22进行开关控制的读选择信号YR0N～YR7N选择双单元的列编号相等的一对副位线，并通过正侧公共位线CBLP将所选择的正单元MC1侧的副位线与输出电路48连接，通过负侧公共位线CBLN将负单元MC2侧的副位线与输出电路48连接。
输出电路48在接收到双单元数据的读出请求时，依次执行第1模式、第2模式、第3模式的处理。输出电路48在第1模式中，进行用于判断正单元MC1的阈值电压Vth是否比擦除判断电平VREF小的处理。输出电路48在第2模式中，进行用于判断负单元MC2的阈值电压Vth是否比擦除判断电平VREF小的处理。输出电路48在第3模式中，判断双单元(MC1、MC2)所存储的数据。输出电路48在正单元MC1的阈值电压Vth比擦除判断电平VREF小、且负单元MC2的阈值电压Vth比擦除判断电平VREF小时，输出将判断后的双单元(MC1、MC2)所存储的数据屏蔽得到的数据。
输出电路48具有差动放大部50和数据输出部52。
差动放大部50在第1模式中，将根据正单元MC1的阈值电压Vth而在第1位线中产生的电压、与通过与恒流源连接而在第2位线中产生的电压之差放大。
差动放大部50在第2模式中，将根据负单元MC2的阈值电压Vth而在第2位线中产生的电压、与通过与恒流源连接而在第1位线中产生的电压之差放大。
差动放大部50在第3模式中，将根据正单元MC1的阈值电压Vth而在第1位线中产生的电压、与根据负单元MC2的阈值电压Vth而在第2位线中产生的电压之差放大。
第1位线和第2位线的电压分别通过全局读出位线对GBLr、/GBLr而向数据输出部52输送。
数据输出部52接收全局读出位线对GBLr、/GBLr的数据。数据输出部52存储表示第1模式中的结果的数据、表示第2模式中的结果的数据、表示第3模式中的结果的数据。数据输出部52在第1模式的结果为正单元MC1的阈值电压Vth比擦除判断电平VREF小、且第2模式中的结果为负单元MC2的阈值电压Vth比擦除判断电平VREF小的情况下，输出将第3模式中的结果屏蔽得到的数据。
读出系统放电电路40是根据放电信号DCR0、DCR1而将副位线SBL选择性地与接地电位Vss连接的电路，通过副位线选择器20将未被选择的副位线与接地电位Vss连接。
(双单元数据的写入)
写入数据锁存电路27具有：静态锁存器LTP、LTN，其具有基于信号BLKCI的重置功能；电流开关PSWP、PSWN，其用于根据写入脉冲WPLS的脉冲宽度而使写入电流流动；和写入选择开关SSW，其遵照静态锁存器LT的反相存储节点的值而将主位线和电流开关PSWP、PSWN选择性地连接。
从数据总线PBUS_D向非反相信号线PSL供给的写入数据由重写列选择器28选择并被供给到与分配给正单元MC1的主位线相对应的静态锁存器LTP。从数据总线PBUS_D向反相信号线NSL供给的反相写入数据由重写列选择器28选择并被供给到与分配给负单元MC2的主位线相对应的静态锁存器LTN。ENDT是写入数据向信号线PSL、NSL的输入栅极信号。
分配给正单元MC1的主位线经由重写列选择器28而与非反相验证信号线PVSL公共连接。分配给负单元MC2的主位线经由重写列选择器28而与反相验证信号线NVSL公共连接。
对重写列选择器28进行开关控制的写选择信号YW0～YW3将双单元的列编号相等的一对主位线与信号线PSL、NSL连接，另外，将与其相对应的静态锁存器LTP、LTN与信号线PSL、NSL连接。
在写入动作中从数据总线PBUS_D输入的写入数据作为互补数据而被输入到信号线PSL、NSL中，并被锁存到由重写列选择器28选择的一对静态锁存器LTP、LTN中。静态锁存器LTP、LTN中的一个锁存数据“1”，另一个锁存数据“0”。在与锁存数据“1”相对应的主位线中无来自源极线的写入电流流动，在与锁存数据“0”相对应的主位线中有来自源极线的写入电流流动，由此，在所选择的双单元的一个存储单元中写入有单元数据“0”，在另一个存储单元中写入有单元数据“1”。
在写入验证中，将选择了写入动作的双单元的存储信息读出到相对应的一对主位线中并通过重写列选择器28传递到验证信号线PVSL、NVSL，且在通过单端得到反相放大输出的验证检测放大器VSA_P、VSA_N中放大。另外，在写入动作中将保存有写入数据的静态锁存器LTP、LTN的保持数据同样地通过重写列选择器28传递到信号线PSL、NSL。通过异或门EXOR_P来调查验证检测放大器VSA_P的输出与信号线PSL的非反相写入数据的一致，由此能够检验正单元的数据写入状态。同样地，通过异或门EXOR_N来调查验证检测放大器VSA_N的输出与信号线NSL的反相写入数据的一致，由此能够验证负单元MC2的数据写入状态。相对于异或门EXOR_P、EXOR_N的输出而通过与门AND来采取逻辑与，其逻辑与的结果成为相对于一位的写入数据的写入验证结果VRSLT。在写入数据为多位的情况下，相对于多位量的异或门的所有输出采取逻辑与而得到验证结果。验证结果VRSLT被供给到闪存定序器7。
另外，验证检测放大器VSA_P、VSA_N的输出能够经由数据选择器SEL选择性地向外围数据总线PBUS_D输出。该读出路径成为将存储在双单元中的负单元MC2的存储信息或正单元MC1的存储信息单端放大并向外围数据总线PBUS_D输出的读出路径。
写入系统放电电路41是根据放电信号DCW0、DCW1将写入用主位线WMBL选择性地与接地电位Vss连接的电路，将未被重写列选择器28选择的写入用主位线WBML与接地电位Vss连接。
(差动放大部)
图8是表示差动放大部50的结构的图。
差动放大部50包含：开关82、预充电部83、恒流源81、开关84、读出放大器79、正相输出驱动器77和反相输出驱动器78。
开关82包含P沟道MOS(Metal-Oxide-Semiconductor)晶体管P1、P2。
P沟道MOS晶体管P1设在正侧公共位线CBLP的一端与正侧局部位线(第1位线)LBP的一端之间，并具有接收正侧判断选择信号YRP的栅极。P沟道MOS晶体管P2设在负侧公共位线CBLN的一端与负侧局部位线LBN(第2位线)的一端之间，并具有接收负侧判断选择信号YRN的栅极。
预充电部83包含P沟道MOS晶体管P3、P4。
P沟道MOS晶体管P3设在正侧局部位线LBP与电压FVDD的电源之间，并具有接收正预充电信号PCP1的栅极。P沟道MOS晶体管P4设在负侧局部位线LBN与电压FVDD的电源之间，并具有接收负预充电信号PCN1的栅极。
恒流源81包含尺寸大的N沟道MOS晶体管N3。N沟道MOS晶体管N3设在节点ND1与接地电位Vss的线之间，并具有接收恒压CCB的栅极。在供给了恒压CCB时，在N沟道MOS晶体管N3中有恒流IRRF流动。
说明设置恒流源81的理由。在字线WL为选择电平时，阈值电压Vth为擦除判断电平VREF以上的存储单元为关状态，与该存储单元连接的副位线SBL维持预充电电位。另一方面，在字线WL为选择电平时，阈值电压Vth比擦除判断电平VREF小的存储单元为开状态，与该存储单元连接的副位线SBL朝向接地电位放电。因此，为了能够将该不同作为位线上的电位之差并通过读出放大器79检测，而设置恒流源81。
开关84具有P沟道MOS晶体管P5和P沟道MOS晶体管P6。
P沟道MOS晶体管P5设在节点ND1与正侧局部位线LBP之间，并具有接收正相侧偏置连接信号CCSP的栅极。P沟道MOS晶体管P6设在节点ND1与负侧局部位线LBN之间，并具有接收反相侧偏置连接信号CCSN的栅极。
在第1模式中，正侧判断选择信号YRP激活到“L”电平，负侧判断选择信号YRN非激活到“H”电平，正相侧偏置连接信号CCSP非激活到“H”电平，反相侧偏置连接信号CCSN激活到“L”电平。其结果为，正侧局部位线LBP与正侧公共位线CBLP连接，并进一步与所选择的正单元侧的副位线SBL_iP(第3位线)连接，负侧局部位线LBN与恒流源81连接。
在第2模式中，正侧判断选择信号YRP非激活到“H”电平，负侧判断选择信号YRN激活到“L”电平，正相侧偏置连接信号CCSP激活到“L”电平，反相侧偏置连接信号CCSN非激活到“H”电平。其结果为，正侧局部位线LBP与恒流源81连接，负侧局部位线LBN与负侧公共位线CBLN连接，并进一步与所选择的负单元侧的副位线SBL_iN(第4位线)连接。
在第3模式中，正侧判断选择信号YRP激活到“L”电平，负侧判断选择信号YRN激活到“L”电平，正相侧偏置连接信号CCSP非激活到“H”电平，反相侧偏置连接信号CCSN非激活到“H”电平。其结果为，正侧局部位线LBP与正侧公共位线CBLP连接，并进一步与所选择的正单元侧的副位线SBL_iP(第3位线)连接。负侧局部位线LBN与负侧公共位线CBLN连接，并进一步与所选择的负单元侧的副位线SBL_iN(第4位线)连接。
读出放大器79具有：由P沟道MOS晶体管P11和N沟道MOS晶体管N11构成的反相器(inverter)IVP、由P沟道MOS晶体管P12和N沟道MOS晶体管N12构成的反相器IVN、和P沟道MOS晶体管P20。
作为反相器IVP的输入的P沟道MOS晶体管P11与N沟道MOS晶体管N11之间的节点ND2与正侧局部位线LBP连接。作为反相器IVN的输入的P沟道MOS晶体管P12与N沟道MOS晶体管N12之间的节点ND3与负侧局部位线LBN连接。P沟道MOS晶体管P20设在节点ND4与接地电位Vss的线之间，并具有接收读出锁存信号SLAT的栅极。反相器IVP的输出与反相器IVN的输入连接，反相器IVN的输出与反相器IVP的输入连接。
当将读出锁存信号SLAT设定为“H”时，P沟道MOS晶体管P20成为接通，通过反相器IVP及反相器IVN来将节点ND2的电压与节点ND3的电压之差放大。
正相输出驱动器77具有：反相器IV3、NOR电路LC3、P沟道MOS晶体管P7、P8、和N沟道MOS晶体管N8。
反相器IV3接收读出锁存信号SLAT。NOR电路LC3具有接收反相器IV3的输出的一个输入端子、和与正侧局部位线LBP连接的另一个输入端子。在电压VDD的电源与接地电位Vss之间设有P沟道MOS晶体管P7、P沟道MOS晶体管P8及N沟道MOS晶体管N8。P沟道MOS晶体管P8的栅极及N沟道MOS晶体管N8的栅极与NOR电路LC3的输出连接。P沟道MOS晶体管P7的栅极与反相器IV3的输出连接。
正相输出驱动器77在读出锁存信号SLAT为“H”电平、且正侧局部位线LBP为“L”电平时，将正相全局读出位线GBLr的电平设定为“L”电平。正相输出驱动器77在读出锁存信号SLAT为“H”电平、且正侧局部位线LBP为“L”电平时，将正相全局读出位线GBLr的电平设定为“L”电平。正相输出驱动器77在读出锁存信号SLAT为“H”电平、且正侧局部位线LBP为“H”电平时，将正相全局读出位线GBLr的电平设定为“H”电平。正相输出驱动器77在读出锁存信号SLAT为“H”电平时，使正相全局读出位线GBLr为高阻抗状态。
反相输出驱动器78具有：反相器IV4、NOR电路LC4、P沟道MOS晶体管P9、P10、和N沟道MOS晶体管N10。
反相器IV4接收读出锁存信号SLAT。NOR电路LC4具有接收反相器IV4的输出的一个输入端子、和与负侧局部位线LBN连接的另一个输入端子。在电压VDD的电源与接地电位Vss之间设有P沟道MOS晶体管P9、P沟道MOS晶体管P10及N沟道MOS晶体管N10。P沟道MOS晶体管P10的栅极及N沟道MOS晶体管N10的栅极与NOR电路LC4的输出连接。P沟道MOS晶体管P9的栅极与反相器IV4的输出连接。
反相输出驱动器78在读出锁存信号SLAT为“H”电平、且负侧局部位线LBN为“L”电平时，将反相全局读出位线/GBLr的电平设定为“L”电平。反相输出驱动器78在读出锁存信号SLAT为“H”电平、且负侧局部位线LBN为“L”电平时，将反相全局读出位线/GBLr的电平设定为“L”电平。反相输出驱动器78在读出锁存信号SLAT为“H”电平、且负侧局部位线LBN为“H”电平时，将反相全局读出位线/GBLr的电平设定为“H”电平。反相输出驱动器78在读出锁存信号SLAT为“H”电平时，使反相全局读出位线/GBLr为高阻抗状态。
(数据输出部)
图9是表示数据输出部52的结构的图。
数据输出部52具有：预充电部91、数据选择器SEL、反相器IV1、IV2、RS触发器RS、触发器FF1、FF2、FF3、和输出控制电路99。输出控制电路99包含AND电路LC1和OR电路LC2。
预充电部91包含P沟道MOS晶体管P13和P沟道MOS晶体管P14。
P沟道MOS晶体管P13设在电压VDD的电源与正相全局读出位线GBLr之间，并具有接收全局读出位线预充电信号GBLPC的栅极。
P沟道MOS晶体管P14设在电压VDD的电源与反相全局读出位线/GBLr之间，并具有接收全局读出位线预充电信号GBLPC的栅极。
数据选择器SEL基于选择信号SELAB对将正相全局读出位线GBLr和反相全局读出位线/GBLr与反相器IV1和反相器IV2中的哪一个连接进行切换。选择信号SELAB通过输出电路控制部46，在第1模式和第3模式中被设定为“H”电平，在第2模式中被设定为“L”电平。
数据选择器SEL在选择信号SELAB为“H”电平时，将正相全局读出位线GBLr与反相器IV1的输入连接，将反相全局读出位线/GBLr与反相器IV2的输入连接。
数据选择器SEL在选择信号SELAB为“L”电平时，将正相全局读出位线GBLr与反相器IV2的输入连接，将反相全局读出位线/GBLr与反相器IV1的输入连接。
RS触发器RS具有：接收反相器IV1的输出的接收端子S、接收反相器IV2的输出的重置端子R、和与触发器FF1、FF2、FF3的输入端子连接的输出端子Q。从输出端子Q输出读出数据rdata。
在第1模式和第3模式中，在正相全局读出位线GBLr为“L”电平、且反相全局读出位线/GBLr为“H”电平的情况下，以及在第2模式中，在正相全局读出位线GBLr为“H”电平、且反相全局读出位线/GBLr为“L”电平的情况下，反相器IV1的输出为“H”电平、且反相器IV2的输出为“L”电平。在反相器IV1的输出为“H”电平、且反相器IV2的输出为“L”电平时，从输出端子Q输出的读出数据rdata为“H”电平。
在第1模式和第3模式中，在正相全局读出位线GBLr为“H”电平、且反相全局读出位线/GBLr为“L”电平的情况下，以及在第2模式中，在正相全局读出位线GBLr为“L”电平、且反相全局读出位线/GBLr为“H”电平的情况下，反相器IV1的输出为“L”电平、且反相器IV2的输出为“H”电平。在反相器IV1的输出为“L”电平、且反相器IV2的输出为“H”电平时，从输出端子Q输出的读出数据rdata为“L”电平。
触发器FF1在计数信号cnt2的上升定时，将读出数据rdata锁存。由于计数信号cnt2在第1模式结束、第2模式开始的定时t1上升到“H”电平，所以第1模式的读出数据rdata被触发器FF1锁存。在第1模式中，在正相全局读出位线GBLr为“L”电平、且反相全局读出位线/GBLr为“H”电平的情况(即正侧的存储单元MC1的阈值电压Vth比擦除判断电平VREF小的情况)下，触发器FF1将“H”电平锁存。另外，在第1模式中，在正相全局读出位线GBLr为“H”电平、且反相全局读出位线/GBLr为“L”电平的情况(即正侧的存储单元MC1的阈值电压Vth为擦除判断电平VREF以上的情况)下，触发器FF1将“L”电平锁存。
触发器FF2在计数信号cnt3的上升定时，将读出数据rdata锁存。由于计数信号cnt3在第2模式结束、第3模式开始的定时t2上升到“H”电平，所以第2模式的读出数据rdata被触发器FF2锁存。在第2模式中，在正相全局读出位线GBLr为“H”电平、且反相全局读出位线/GBLr为“L”电平的情况(即负侧的存储单元MC2的阈值电压Vth比擦除判断电平VREF小的情况)下，触发器FF2将“H”电平锁存。另外，在第2模式中，在正相全局读出位线GBLr为“L”电平、且反相全局读出位线/GBLr为“H”电平的情况(即负侧的存储单元MC2的阈值电压Vth为擦除判断电平VREF以上的情况)下，触发器FF2将“L”电平锁存。
触发器FF3在计数信号cnt4的上升定时，将读出数据rdata锁存。由于计数信号cnt4在第3模式结束的时刻t3上升到“H”电平，所以第3模式的读出数据rdata被触发器FF3锁存。在第3模式中，在正相全局读出位线GBLr为“L”电平、且反相全局读出位线/GBLr为“H”电平的情况(即正侧的存储单元MC1的阈值电压Vth比负侧的存储单元MC2的阈值电压Vth小的情况)下，触发器FF3将“H”电平锁存。另外，在第3模式中，在正相全局读出位线GBLr为“H”电平、且反相全局读出位线/GBLr为“L”电平的情况(即正侧的存储单元MC1的阈值电压Vth为负侧的存储单元MC2的阈值电压Vth以上的情况)下，触发器FF3将“L”电平锁存。
AND电路LC1将触发器FF1的输出与触发器FF2的输出的逻辑与输出。即，在第1模式中正相全局读出位线GBLr为“L”电平、且反相全局读出位线/GBLr为“H”电平、在第2模式中正相全局读出位线GBLr为“H”电平、且反相全局读出位线/GBLr为“L”电平的情况下，AND电路LC1的输出为“H”电平。即，在负侧的存储单元MC2的阈值电压Vth比擦除判断电平VREF小、且正侧的存储单元MC1的阈值电压Vth比擦除判断电平VREF小的情况下，AND电路LC1的输出为“H”电平。在满足负侧的存储单元MC2的阈值电压Vth为擦除判断电平VREF以上、及正侧的存储单元MC1的阈值电压Vth为擦除判断电平VREF以上中的至少一个的情况下，AND电路LC1的输出为“L”电平。
OR电路LC2将触发器FF3的输出与AND电路LC1的输出的逻辑或向数据总线DBUS(高速总线HBUS的数据总线HBUS_D)输出。即，在AND电路LC1的输出为“H”电平的情况下，与触发器FF3的输出的电平无关地将“H”电平向数据总线DBUS输出。即，触发器FF3的输出(即第3模式的读出数据)被屏蔽。换言之，触发器FF3的输出没有被传递到数据总线DBUS，数据总线DBUS为代替的规定值。此外，也可以通过设置代替OR电路LC2的逻辑电路，在AND电路LC1的输出为“H”电平的情况下，与触发器FF3的输出的电平无关地将“L”电平向数据总线DBUS输出。
在AND电路LC1的输出为“L”电平的情况下，将触发器FF3的输出(即第3模式的读出数据)向数据总线DBUS输出。
(输出电路控制部)
图10是表示输出电路控制部46的结构的图。
输出电路控制部46具有：读出请求检测电路71、计数器时钟生成电路76、计数信号生成电路72、正/负选择信号生成电路75和控制用信号生成电路73。
读出请求检测电路71具有反相器IV5、AND电路LC3、触发器FF10和延时电路DL1。
反相器IV5从输出电路控制部46接收模块选择信号MSROMN。AND电路LC3将反相器IV5的输出、与来自输出电路控制部46的读出请求信号BSRDY的逻辑与输出。触发器FF10在从时钟脉冲发生器11发送的时钟CLK的上升定时，将AND电路LC3的输出锁存。触发器FF10的输出信号是读出重置信号r_rst。触发器FF1通过延时电路DL1的输出而被重置。延时电路DL1使读出重置信号r_rst仅延迟时间d1地输入到触发器FF10的重置端子。
通过读出请求检测电路71，在模块选择信号MSROMN为“L”电平、读出请求信号BSRDY为“H”电平时，检测读出请求，在时钟CLK的上升定时，读出重置信号r_rst成为“H”电平，在延时电路DL1中的延迟时间d1经过后，读出重置信号r_rst返回到“L”电平。
计数器时钟生成电路76具有延时电路DL2、触发器FF4、反相器IV6和AND电路LC4。
延时电路DL2使读出重置信号r_rst仅延迟时间d2。触发器FF4通过读出重置信号r_rst而被重置。触发器FF4在延时电路DL2的输出的上升定时，将电压VDD(“H”电平)锁存。反相器IV6接收读出锁存信号SLAT。AND电路LC4将反相器IV6的输出、与触发器FF4的输出的逻辑与作为计数器时钟c_clk输出。
通过计数器时钟生成电路76，在比读出重置信号r_rst的上升定时仅延迟了延时电路DL2中的延迟时间d2的定时，计数器时钟c_clk上升。然后，在读出锁存信号SLAT的上升定时，计数器时钟c_clk下降，在读出锁存信号SLAT的下降定时，计数器时钟c_clk上升。
计数信号生成电路72具有多级的触发器FF5、FF6、FF7、FF8。
触发器FF5、FF6、FF7、FF8通过读出重置信号r_rst而被重置。触发器FF5、FF6、FF7、FF8的输出分别为计数信号cnt1、cnt2、cnt3、cnt4。通过计数信号cnt1～cnt4的电平来确定第1～第3模式。
触发器FF5在计数器时钟c_clk的上升定时，将电压VDD(“H”电平)锁存。触发器FF6在计数信号cnt1为“H”电平时，在计数器时钟ce_clk的上升定时，将计数信号cnt1(“H”电平)锁存。触发器FF7在计数信号cnt2为“H”电平时，在计数器时钟c_clk的上升定时，将计数信号cnt2(“H”电平)锁存。触发器FF8在计数信号cnt3为“H”电平时，在计数器时钟c_clk的上升定时，将计数信号cnt3(“H”电平)锁存。
正/负选择信号生成电路75具有OR电路LC5、AND电路LC6和AND电路LC7。OR电路LC5将计数信号cnt2的反相信号与计数信号cnt3的逻辑或输出。AND电路LC6将从列译码器30输出的地址译码信号与OR电路LC5的输出的逻辑与输出。AND电路LC7将地址译码信号与计数信号cnt2的逻辑与输出。
在地址译码信号为“H”电平、且计数信号cnt2为“L”电平时，通过OR电路LC5及AND电路LC6，正侧判断选择信号YRP成为“H”电平。另外，在地址译码信号为“H”电平、且计数信号cnt3为“H”电平时，通过OR电路LC5及AND电路LC6，正侧判断选择信号YRP成为“H”电平。在地址译码信号为“L”电平时，通过OR电路LC5及AND电路LC6，正侧判断选择信号YRP成为“L”电平。在计数信号cnt2为“H”电平、且计数信号cnt3为“L”电平时，通过OR电路LC5及AND电路LC6，正侧判断选择信号YRP成为“L”电平。因此，在第1模式及第3模式中，在地址一致的情况下，正侧判断选择信号YRP为“H”电平。
在地址译码信号为“H”电平、且计数信号cnt2为“H”电平时，通过AND电路LC7，负侧判断选择信号YRN成为“H”电平。在地址译码信号为“L”电平时，通过AND电路LC7，负侧判断选择信号YRN成为“L”电平。另外，在计数信号cnt2为“L”电平时，通过AND电路LC7，负侧判断选择信号YRN成为“L”电平。因此，在第2模式及第3模式中，在地址一致的情况下，负侧判断选择信号YRN为“H”电平。
控制用信号生成电路73具有反相器IV7、触发器FF9、反相器IV8、AND电路LC8和延时电路组74。
反相器IV7接收计数器时钟c_clk。
触发器FF9通过读出重置信号r_rst而被重置。触发器FF9在反相器IV7的输出的上升定时，将计数信号cnt3锁存。反相器IV8接收触发器FF9的输出。AND电路LC8将计数器时钟c_clk与反相器IV8的输出的逻辑与作为延迟开始信号S_DL输出。
由此，在计数信号cnt3为“L”电平的情况下，延迟开始信号S_DL在与计数器时钟c_clk的上升、下降相同的定时进行上升、下降。在计数信号cnt3变化为“H”电平、且计数器时钟c_clk下降的定时以后，延迟开始信号S_DL被固定为“L”电平。
延时电路组74通过使延迟开始信号S_DL仅延迟时间d3，而生成读出锁存信号SLAT及预充电信号GBLPC。
延时电路组74通过使延迟开始信号S_DL仅延迟规定时间，来生成预充电信号PCP1、PCN1。
延时电路组74在使延迟开始信号S_DL仅延迟规定时间的定时，在第1模式和第3模式中，将选择信号SELAB设定为“H”电平，在第2模式中，将选择信号SELAB设定为“L”电平。
由于在计数信号cnt3变化为“H”电平、且计数器时钟c_clk下降的定时以后，延迟开始信号S_DL被固定为“L”电平，所以在第3模式结束后，读出锁存信号SLAT及预充电信号PCP1、PCN1、GBLPC、选择信号SELAB没有被激活到“H”电平。
(动作)
图11是用于说明第1模式中的动作的图。
列译码器30通过将地址译码，来将读选择信号YR0N激活到“H”电平，将读选择信号YR1N～YR7N非激活到“L”电平。输出电路控制部46内的正/负选择信号生成电路75基于来自列译码器30的地址译码信号、计数信号cnt2、cnt3，将正侧判断选择信号YRP设定为“L”电平，将正相侧偏置连接信号CCSP设定为“H”电平，将负侧判断选择信号YRN设定为“H”电平，将反相侧偏置连接信号CCSN设定为“L”电平。由此，正侧局部位线LBP经由正侧公共位线CBLP而与副位线SBL_0P连接。另外，负侧局部位线LBN与恒流源81连接。
接着，输出电路控制部46内的控制用信号生成电路73将预充电信号PCP1及PCN1设定为“L”电平。由此，正侧局部位线LBP及负侧局部位线LBN被预充电到“H”电平。另外，由于通过控制用信号生成电路73来将全局读出位线预充电信号GBLPC设定为“L”电平，所以全局读出位线GBLr、/GBLr被预充电到“H”电平。
另外，电源电路31使源极线SL的电压及存储栅极MG的电压维持在“0”V的状态，并将控制栅极CG的电压设定为“1.5”V。
接着，控制用信号生成电路73将预充电信号PCP1及PCN1设定为“H”电平。由此，正侧局部位线LBP及负侧局部位线LBN的预充电结束。
差动放大部50将与副位线SBL_0P连接的正侧局部位线LBP的电压、和与恒流源81连接的负侧局部位线LBN的电压之差放大。
接着，控制用信号生成电路73将读出锁存信号SLAT设定为“H”电平，将全局读出位线预充电信号GBLPC设定为“H”电平。由此，在正侧局部位线LBP为“L”电平、且负侧局部位线LBN为“H”电平时，正相全局读出位线GBLr的电平被设定为“L”电平，反相全局读出位线/GBLr的电平被设定为“H”电平。另外，在正侧局部位线LBP为“H”电平、且负侧局部位线LBN为“L”电平时，正相全局读出位线GBLr的电平被设定为“H”电平，反相全局读出位线/GBLr的电平被设定为“L”电平。
另外，控制用信号生成电路73将选择信号SELAB设定为“H”电平。由此，在正相全局读出位线GBLr为“L”电平、且反相全局读出位线/GBLr为“H”电平时，读出数据rdata成为“H”电平，在触发器FF1中锁存有“H”电平。即，在正侧的存储单元MC1的阈值电压Vth比擦除判断电平VREF小的情况下，在触发器FF1中锁存有“H”电平。
另一方面，在正相全局读出位线GBLr为“H”电平、且反相全局读出位线/GBLr为“L”电平时，读出数据rdata成为“L”电平，在触发器FF1中锁存有“L”电平。即，在正侧的存储单元MC1的阈值电压Vth为擦除判断电平VREF以上的情况下，在触发器FF1中锁存有“L”电平。
图12是用于说明第2模式中的动作的图。
通过列译码器30对地址译码，来将读选择信号YR0N激活到“H”电平，将读选择信号YR1N～YR7N非激活到“L”电平。输出电路控制部46内的正/负选择信号生成电路75基于来自列译码器30的地址译码信号、计数信号cnt2、cnt3，来将正侧判断选择信号YRP设定为“H”电平，将正相侧偏置连接信号CCSP设定为“L”电平，将负侧判断选择信号YRN设定为“L”电平，将反相侧偏置连接信号CCSN设定为“H”电平。由此，负侧局部位线LBN经由负侧公共位线CBLN而与副位线SBL_0N连接。另外，正侧局部位线LBP与恒流源81连接。
接着，输出电路控制部46内的控制用信号生成电路73将预充电信号PCP1及PCN1设定为“L”电平。由此，正侧局部位线LBP及负侧局部位线LBN被预充电到“H”电平。另外，由于通过控制用信号生成电路73将全局读出位线预充电信号GBLPC设定为“L”电平，所以全局读出位线GBLr、/GBLr被预充电到“H”电平。
另外，电源电路31使源极线SL的电压及存储栅极MG的电压维持在“0”V的状态，并将控制栅极CG的电压设定为“1.5”V。
接着，控制用信号生成电路73将预充电信号PCP1及PCN1设定为“H”电平。由此，正侧局部位线LBP及负侧局部位线LBN的预充电结束。
差动放大部50将与副位线SBL_0N连接的负侧局部位线LBN的电压、和与恒流源81连接的正侧局部位线LBP的电压之差放大。
接着，控制用信号生成电路73将读出锁存信号SLAT设定为“H”电平，将全局读出位线预充电信号GBLPC设定为“H”电平。由此，在正侧局部位线LBP为“L”电平、且负侧局部位线LBN为“H”电平时，正相全局读出位线GBLr的电平被设定为“L”电平，反相全局读出位线/GBLr的电平被设定为“H”电平。另外，在正侧局部位线LBP为“H”电平、且负侧局部位线LBN为“L”电平时，正相全局读出位线GBLr的电平被设定为“H”电平，反相全局读出位线/GBLr的电平被设定为“L”电平。
另外，控制用信号生成电路73将选择信号SELAB设定为“L”电平。由此，在正相全局读出位线GBLr为“H”电平、且反相全局读出位线/GBLr为“L”电平时，读出数据rdata成为“H”电平，在触发器FF2中锁存有“H”电平。即，在负侧的存储单元MC2的阈值电压Vth比擦除判断电平VREF小的情况下，在触发器FF2中锁存有“H”电平。
另一方面，在正相全局读出位线GBLr为“L”电平、且反相全局读出位线/GBLr为“H”电平时，读出数据rdata成为“L”电平，在触发器FF2中锁存有“L”电平。即，在负侧的存储单元MC2的阈值电压Vth为擦除判断电平VREF以上的情况下，在触发器FF2中锁存有“L”电平。
图13是用于说明第3模式中的动作的图。
列译码器30通过对地址译码，而将读选择信号YR0N激活到“H”电平，将读选择信号YR1N～YR7N非激活到“L”电平。输出电路控制部46内的正/负选择信号生成电路75基于来自列译码器30的地址译码信号、计数信号cnt2、cnt3，来将正侧判断选择信号YRP设定为“L”电平，将正相侧偏置连接信号CCSP设定为“H”电平，将负侧判断选择信号YRN设定为“L”电平，将反相侧偏置连接信号CCSN设定为“H”电平。由此，正侧局部位线LBP经由正侧公共位线CBLP而与副位线SBL_0P连接。负侧局部位线LBN经由负侧公共位线CBLN而与副位线SBL_0N连接。
接着，输出电路控制部46内的控制用信号生成电路73将预充电信号PCP1及PCN1设定为“L”电平。由此，正侧局部位线LBP及负侧局部位线LBN被预充电到“H”电平。另外，由于通过控制用信号生成电路73来将全局读出位线预充电信号GBLPC设定为“L”电平，所以全局读出位线GBLr、/GBLr被预充电到“H”电平。
另外，电源电路31使源极线SL的电压及存储栅极MG的电压维持在“0”V的状态，并将控制栅极CG的电压设定为“1.5”V。
接着，控制用信号生成电路73将预充电信号PCP1及PCN1设定为“H”电平。由此，正侧局部位线LBP及负侧局部位线LBN的预充电结束。
差动放大部50将与副位线SBL_0P连接的正侧局部位线LBP的电压、和与副位线SBL_0N连接的负侧局部位线LBN的电压之差放大。
接着，控制用信号生成电路73将读出锁存信号SLAT设定为“H”电平，将全局读出位线预充电信号GBLPC设定为“H”电平。由此，在正侧局部位线LBP为“L”电平、且负侧局部位线LBN为“H”电平时，正相全局读出位线GBLr的电平被设定为“L”电平，反相全局读出位线/GBLr的电平被设定为“H”电平。另外，在正侧局部位线LBP为“H”电平、且负侧局部位线LBN为“L”电平时，正相全局读出位线GBLr的电平被设定为“H”电平，反相全局读出位线/GBLr的电平被设定为“L”电平。
另外，控制用信号生成电路73将选择信号SELAB设定为“H”电平。由此，在正相全局读出位线GBLr为“L”电平、且反相全局读出位线/GBLr为“H”电平时，读出数据rdata成为“H”电平，在触发器FF3中锁存有“H”电平。即，在正侧的存储单元MC1的阈值电压Vth比负侧的存储单元MC2的阈值电压Vth小的情况下，在触发器FF3中锁存有“H”电平。
另一方面，在正相全局读出位线GBLr为“H”电平、且反相全局读出位线/GBLr为“L”电平时，读出数据rdata成为“L”电平，在触发器FF3中锁存有“L”电平。即，在正侧的存储单元MC1的阈值电压Vth为负侧的存储单元MC2的阈值电压Vth以上的情况下，在触发器FF3中锁存有“L”电平。
图14是用于说明生成各种控制信号的定时的图。
首先，通过读出请求检测电路71，在模块选择信号MSROMN为“L”电平、读出请求信号BSRDY为“H”电平时，在时钟CLK的上升定时，读出重置信号r_rst上升到“H”电平。然后，在延时电路DL1中的延迟时间d1经过后，读出重置信号r_rst返回到“L”电平。
在读出重置信号r_rst成为“H”电平的定时，通过计数信号生成电路72将计数信号cnt1、cnt2、cnt3、cnt4设定为“L”电平。
通过计数器时钟生成电路76，在比读出重置信号r_rst的上升定时仅延迟了延时电路DL2中的延迟时间d2的定时，计数器时钟c_clk初次上升。
在计数器时钟c_clk的第一次上升的定时，通过计数信号生成电路72将计数信号cnt1设定为“H”电平。在计数信号cnt1的上升定时，第1模式开始。
另外，在计数器时钟c_clk的第一次上升的定时，通过控制用信号生成电路73而使延迟开始信号S_DL初次上升。另外，在从延迟开始信号S_DL的第一次上升的定时仅经过延迟时间d3后的定时，通过控制用信号生成电路73而使读出锁存信号SLAT初次上升。另外，虽然未图示，但通过控制用信号生成电路73来将全局读出位线预充电信号GBLPC设定为“H”电平，将选择信号SELAB设定为“H”电平。由此，第1模式中的比较结果成为数据输出部52内的读出数据rdata。
在读出锁存信号SLAT的第一次上升的定时，通过计数器时钟生成电路76而使计数器时钟c_clk初次下降。在计数器时钟c_clk的第一次下降的定时，通过控制用信号生成电路73而使延迟开始信号S_DL初次下降。
另外，在从延迟开始信号S_DL的第一次下降的定时仅经过延迟时间d3后的定时，通过控制用信号生成电路73而使读出锁存信号SLAT初次下降。
在读出锁存信号SLAT的第一次下降的定时，通过计数器时钟生成电路76而使计数器时钟c_clk再次(第二次)上升。在计数器时钟c_clk的第二次上升的定时，通过控制用信号生成电路73而使延迟开始信号S_DL再次(第二次)上升。
在计数器时钟c_clk的第二次上升的定时(t1)，通过计数信号生成电路72而将计数信号cnt2设定为“H”电平。在计数信号cnt2的上升定时，表示第1模式的比较结果的读出数据rdata被数据输出部52内的触发器FF1锁存，第1模式结束。另外，在计数信号cnt2的上升定时，第2模式开始。
另外，在从延迟开始信号S_DL的第二次上升的定时仅经过延迟时间d3后的定时，通过控制用信号生成电路73而使读出锁存信号SLAT再次(第二次)上升。另外，虽然未图示，但通过控制用信号生成电路73来将全局读出位线预充电信号GBLPC设定为“H”电平，将选择信号SELAB设定为“L”电平。由此，第2模式中的比较结果成为数据输出部52内的读出数据rdata。
在读出锁存信号SLAT的第二次上升的定时，通过计数器时钟生成电路76来使计数器时钟c_clk再次(第二次)下降。在计数器时钟c_clk的第二次下降的定时，通过控制用信号生成电路73而使延迟开始信号S_DL再次(第二次)下降。
另外，在从延迟开始信号S_DL的第二次下降的定时仅经过延迟时间d3后的定时，通过控制用信号生成电路73而使读出锁存信号SLAT再次(第二次)下降。
在读出锁存信号SLAT的第二次下降的定时，通过计数器时钟生成电路76而使计数器时钟c_clk再次(第三次)上升。在计数器时钟c_clk的第三次上升的定时，通过控制用信号生成电路73而使延迟开始信号S_DL再次(第三次)上升。
在计数器时钟c_clk的第三次上升的定时(t2)，通过计数信号生成电路72来将计数信号cnt3设定为“H”电平。在计数信号cnt3的上升定时，表示第2模式的比较结果的读出数据rdata被数据输出部52内的触发器FF2锁存，第2模式结束。另外，在计数信号cnt3的上升定时，第3模式开始。
另外，在从延迟开始信号S_DL的第三次上升的定时仅经过延迟时间d3后的定时，通过控制用信号生成电路73来使读出锁存信号SLAT再次(第三次)上升。另外，虽然未图示，但通过控制用信号生成电路73来将全局读出位线预充电信号GBLPC设定为“H”电平，将选择信号SELAB设定为“H”电平。由此，第3模式的比较结果成为数据输出部52内的读出数据rdata。
在读出锁存信号SLAT的第三次上升的定时，通过计数器时钟生成电路76来使计数器时钟c_clk再次(第三次)下降。在计数器时钟c_clk的第三次下降的定时，通过控制用信号生成电路73来使延迟开始信号S_DL再次(第三次)下降。
另外，在从延迟开始信号S_DL的第三次下降的定时仅经过延迟时间d3后的定时，通过控制用信号生成电路73来使读出锁存信号SLAT再次(第三次)下降。
在读出锁存信号SLAT的第三次下降的定时，通过计数器时钟生成电路76来使计数器时钟c_clk再次(第四次)上升。但是，在计数器时钟c_clk的第四次上升的定时，不会通过控制用信号生成电路73使延迟开始信号S_DL再次(第四次)上升。
在计数器时钟c_clk的第四次上升的定时(t3)，通过计数信号生成电路72来将计数信号cnt4设定为“H”电平。在计数信号cnt4的上升定时，表示第3模式的比较结果的读出数据rdata被数据输出部52内的触发器FF3锁存，第3模式结束。
通过数据输出部52内的AND电路LC1及OR电路LC2，将基于被触发器FF1锁存的第1模式的比较结果、被触发器FF2锁存的第2模式的比较结果、及被触发器FF3锁存的第3模式的比较结果的数据向数据总线DBUS输出。
在第1模式的比较结果表示正侧的存储单元MC1的阈值电压Vth比擦除判断电平VREF小、第2模式的比较结果表示负侧的存储单元MC2的阈值电压Vth比擦除判断电平VREF小的情况下，向数据总线DBUS输出固定值“H”电平。
在第1模式的比较结果表示正侧的存储单元MC1的阈值电压Vth为擦除判断电平VREF以上、或第2模式的比较结果表示负侧的存储单元MC2的阈值电压Vth为擦除判断电平VREF以上的情况下，向数据总线DBUS输出表示第3模式的比较结果的数据。
如以上那样，根据本实施方式，若构成双单元的正单元和负单元的阈值电压比擦除判断电平小，则双单元的存储数据被固定值屏蔽，因此能够防止读出擦除前的写入数据。
[第3实施方式]
在第1及第2实施方式中，虽然在构成双单元的双方的存储单元的阈值电压Vth比擦除判断电平VREF小时，输出将从双单元读出的存储数据屏蔽得到的数据，但并不限定于此。在本实施方式中，在双方的存储单元的阈值电压Vth比擦除判断电平VREF小时，不读出双单元的存储数据(即不执行第3模式中的处理)，而是作为读出的数据输出固定值。
虽然第3实施方式的半导体器件的结构与图1的第1实施方式的半导体器件的结构大致相同，但输出电路105的功能不同。
输出电路105在接收到双单元104的读出请求时，在第1存储元件102的阈值电压Vth比擦除判断电平小、第2存储元件103的阈值电压Vth比擦除判断电平小的情况下，不读出双单元104的存储数据，而是作为读出的数据输出固定值。此外，也可以代替固定值而输出随机值或什么也不输出。
图15是表示从第3实施方式的半导体器件中的存储阵列101读出数据的处理的顺序的流程图。
首先，输出电路105接收读出请求信号RRQ(步骤201)。
接着，输出电路105通过位线BL读出第1存储元件102所存储数据，由此判断第1存储元件102的阈值电压Vth是否比擦除判断电平VREF小(步骤S202)。
接着，输出电路105通过位线/BL读出第2存储元件103所存储的数据，由此判断第2存储元件103的阈值电压Vth是否比擦除判断电平VREF小(步骤S203)。
输出电路105在第1存储元件102的阈值电压Vth比擦除判断电平VREF小、且第2存储元件103的阈值电压Vth比擦除判断电平VREF小的情况下(在步骤S204中为是)，输出固定值(“0”或“1”)(步骤S205)。
输出电路105在第1存储元件102的阈值电压Vth为擦除判断电平VREF以上、或第2存储元件103的阈值电压Vth为擦除判断电平VREF以上的情况下(在步骤S204中为否)，通过位线对BL、/BL读出双单元104所存储的数据(步骤S206)。而且，输出电路105将双单元104的存储数据作为读出的数据输出(步骤S207)。
本发明并不限定于上述实施方式，例如也包含以下这样的变形例。
(1)切换控制
在本发明的实施方式中说明了的读出处理在接收到读出请求时，判断双单元的双方的存储单元的阈值电压Vth是否比擦除判断电平VREF小(第1、第2模式)，判断双单元的存储数据，并根据第1、第2模式的结果，对是直接输出判断后的双单元的存储数据还是屏蔽后再输出进行切换(第3模式)。
(2)第2模式中的连接
在本发明的实施方式中，虽然在第2模式中将负侧局部位线LBN和负侧公共位线CBLN连接，将正侧局部位线LBP和恒流源81连接，将正相全局读出位线GBLr和反相器IV2连接，将反相全局读出位线/GBLr和反相器IV1连接，但并不限定于此。
也可以在第2模式中将正侧局部位线LBP和负侧公共位线CBLN连接，将负侧局部位线LBN和恒流源81连接，将正相全局读出位线GBLr和反相器IV1连接，将反相全局读出位线/GBLr和反相器IV2连接。
本发明并不限定于仅具有上述的读出处理的半导体器件。例如，半导体器件也可以具有双单元的通常的读出(仅判断第3模式中的双单元的存储数据)功能、和上述本发明的实施方式的读出功能双方，并能够切换执行哪一个功能。
以上，虽然基于实施方式具体地说明了本发明人所研发的发明，但本发明并不限定于实施方式，当然能够在不脱离其要旨的范围内进行各种变更。
附图标记说明
1微型计算机(MCU)，2中央处理装置(CPU)，3存储器直接存取控制器(DMAC)，4总线接口电路(BIF)，5随机存取存储器(RAM)，6闪存模块(FMDL)，7闪存定序器(FSQC)，8、9外部输入输出端口(PRT)，10计时器(TMR)、11时钟脉冲发生器(CPG)，19、101存储阵列(MARY)，20副位线选择器，22读出列选择器，24第1行译码器(RDEC1)，25第2行译码器(RDEC2)，27写入数据锁存电路，28重写列选择器，29输入输出电路(IOBUF)，30列译码器(CDEC)，31电源电路(VPG)，32定时发生器(TMG)，40读出系统放电电路，41写入系统放电电路、46输出电路控制部，48、105输出电路，50差动放大部，52数据输出部，71读出请求检测电路，72计数信号生成电路，73控制用信号生成电路，74延时电路组，75正/负选择信号生成电路，76计数器时钟生成电路，77正相侧输出驱动器，78反相侧输出驱动器，79读出放大器，81恒流源，82、84开关，83、91预充电部，99输出控制电路，100半导体器件，102第1存储元件，103第2存储元件，104双单元，IV1～IV10反相器，DL1、DL2延时电路，FF1～FF10触发器，LC1、LC3、LC4、LC6、LC7、LC8 AND电路，LC2、LC5 OR电路，SEL数据选择器，RS RS触发器，P1～P14、P20 P沟道MOS晶体管，N3、N8、N10、N11、N12 N沟道MOS晶体管，VSA_P、VSA_N验证检测放大器，PVSL、NVSL验证信号线，PSL、NSL信号线，HACSP高速存取端口，LACSP低速存取端口，LTP、LTN静态锁存器，MC1、MC2非易失性存储单元，WMBL写入用的主位线，WMBL_0P～WMBL_3P正单元侧的主位线，WMBL_0N～WMBL_3N负单元侧的主位线，SBL副位线，SBL_0P～SBL_7P正单元侧的副位线，SBL_0N～SBL_7N负单元侧的副位线，CBLP正侧公共位线，CBLN负侧公共位线，LBP正侧局部位线，LBN负侧局部位线，GBLr正相全局读出位线，/GBLr反相全局读出位线，WL字线，MGL存储栅极选择线，HBUS高速总线，HBUS_D高速数据总线，PBUS外围总线，PBUS_D外围数据总线。

Claims (11)

1.一种半导体器件，其特征在于，具有：
存储阵列，其包含多个双单元，该双单元由通过阈值电压的不同来保持二进制数据、且各自能够电重写的第1存储元件和第2存储元件构成；和
输出电路，其在接收到所述双单元的读出请求时，在构成所述双单元的第1存储元件的阈值电压比擦除判断电平小、且构成所述双单元的第2存储元件的阈值电压比所述擦除判断电平小的情况下，将所述双单元的存储数据屏蔽而进行输出。
2.如权利要求1所述的半导体器件，其特征在于，
所述输出电路在接收到所述双单元的读出请求时，在构成所述双单元的第1存储元件的阈值电压比擦除判断电平小、且构成所述双单元的第2存储元件的阈值电压比所述擦除判断电平小的情况下，输出固定值。
3.如权利要求1所述的半导体器件，其特征在于，
所述输出电路包含差动放大部，该差动放大部根据所述双单元的读出请求，在第1模式中将根据所述第1存储元件的阈值电压而在第1位线中产生的电压、与通过与恒流源连接而在第2位线中产生的电压之差放大，在第2模式中将根据所述第2存储元件的阈值电压而在所述第2位线中产生的电压、与通过与所述恒流源连接而在所述第1位线中产生的电压之差放大，在第3模式中将根据所述第1存储元件的阈值电压而在所述第1位线中产生的电压、与根据所述第2存储元件的阈值电压而在所述第2位线中产生的电压之差放大，所述输出电路在接收到所述双单元数据的读出请求时，依次执行所述第1模式、所述第2模式、所述第3模式的处理。
4.如权利要求3所述的半导体器件，其特征在于，
所述半导体器件包含：
与所述第1存储元件连接的第3位线；和
与所述第2存储元件连接的第4位线，
所述差动放大部包含：
放大器，其将所述第1位线与所述第2位线的电位差放大；
第1开关，其在所述第1模式中将所述第1位线和所述第3位线连接，在所述第2模式中将所述第2位线和所述第4位线连接，在所述第3模式中将所述第1位线和所述第3位线连接，且将所述第2位线和所述第4位线连接；和
第2开关，其在所述第1模式中将所述恒流源和所述第2位线连接，在所述第2模式中将所述恒流源和所述第1位线连接。
5.如权利要求4所述的半导体器件，其特征在于，
所述差动放大部包含：
在通过所述放大器放大后将所述第1位线的电压输出的第1输出驱动器；和
在通过所述放大器放大后将所述第2位线的电压输出的第2输出驱动器。
6.如权利要求5所述的半导体器件，其特征在于，
所述输出电路包含接收所述差动放大部的输出的数据输出部，
所述数据输出部包含：
第1存储部，其存储所述第1模式中的所述差动放大部的输出；
第2存储部，其存储所述第2模式中的所述差动放大部的输出；
第3存储部，其存储所述第3模式中的所述差动放大部的输出；和
输出控制电路，其在所述第1存储部中存储有表示所述第1存储元件的阈值电压比所述擦除判断电平小的数据、且在所述第2存储部中存储有表示所述第2存储元件的阈值电压比所述擦除判断电平小的数据的情况下，输出将存储在所述第3存储部中的数据屏蔽得到的数据。
7.如权利要求6所述的半导体器件，其特征在于，
所述输出电路具有选择器，该选择器在所述第1模式及所述第3模式中，将所述第1输出驱动器的输出选作第1输入值，将所述第2输出驱动器的输出选作第2输入值，
该选择器在所述第2模式中，将所述第2输出驱动器的输出选作所述第1输入值，将所述第1输出驱动器的输出选作所述第2输入值，
所述第1存储部、所述第2存储部及所述第3存储部存储基于所述第1输入值及所述第2输入值的值。
8.如权利要求4所述的半导体器件，其特征在于，
所述半导体器件具有：
生成用于控制所述半导体器件的时钟的时钟脉冲生成器；和
生成用于控制所述输出电路的信号的输出电路控制部，
所述输出电路控制部包含：
检测电路，其检测所述双单元的读出请求；
计数器时钟生成电路，其在检测到所述双单元的读出请求时，生成周期比由所述时钟脉冲生成器生成的时钟短的计数器时钟；
计数信号生成电路，其基于所述计数器时钟的各上升来生成向第1电平变化的多个计数信号；和
选择信号生成电路，其基于生成的所述多个计数信号来生成控制所述第1开关及所述第2开关的信号。
9.如权利要求6所述的半导体器件，其特征在于，
所述半导体器件具有：
生成用于控制所述半导体器件的时钟的时钟脉冲生成器；和
生成用于控制所述输出电路的信号的输出电路控制部，
所述输出电路控制部包含：
检测电路，其检测所述双单元的读出请求；
计数器时钟生成电路，其在检测到所述双单元的读出请求时，生成周期比由所述时钟脉冲生成器生成的时钟短的计数器时钟；和
计数信号生成电路，其基于所述计数器时钟的各上升来生成向第1电平变化的三个计数信号，
所述第1存储部、所述第2存储部及第3存储部分别基于生成的所述三个计数信号中的一个，来将所述差动放大部的输出锁存。
10.如权利要求1所述的半导体器件，其特征在于，
所述半导体器件还具有验证检测放大器，该验证检测放大器在写入验证时，将读出了选择写入动作的双单元的存储信息的主位线的电压放大。
11.一种半导体器件，其特征在于，具有：
存储阵列，其包含多个双单元，该双单元由通过阈值电压的不同来保持二进制数据、且各自能够电重写的第1存储元件和第2存储元件构成；和
输出电路，其在接收到所述双单元的读出请求时，在构成所述双单元的第1存储元件的阈值电压比擦除判断电平小、且构成所述双单元的第2存储元件的阈值电压比所述擦除判断电平小的情况下，不读出所述双单元的存储数据。
CN201380079001.3A 2013-08-22 2013-08-22 将双单元的存储数据屏蔽而进行输出的半导体器件 Expired - Fee Related CN105474325B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/072359 WO2015025391A1 (ja) 2013-08-22 2013-08-22 ツインセルの記憶データをマスクして出力する半導体装置

Publications (2)

Publication Number Publication Date
CN105474325A CN105474325A (zh) 2016-04-06
CN105474325B true CN105474325B (zh) 2019-08-02

Family

ID=52483200

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380079001.3A Expired - Fee Related CN105474325B (zh) 2013-08-22 2013-08-22 将双单元的存储数据屏蔽而进行输出的半导体器件

Country Status (6)

Country Link
US (1) US9558838B2 (zh)
EP (1) EP3038110B1 (zh)
JP (1) JP6012876B2 (zh)
KR (1) KR102050812B1 (zh)
CN (1) CN105474325B (zh)
WO (1) WO2015025391A1 (zh)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6749021B2 (ja) * 2015-05-15 2020-09-02 国立大学法人東北大学 抵抗変化型素子を備えた記憶回路
FR3043245B1 (fr) 2015-11-03 2017-10-27 Stmicroelectronics Rousset Procede de lecture d'une memoire eeprom et dispositif correspondant
ITUA20161478A1 (it) 2016-03-09 2017-09-09 St Microelectronics Srl Circuito e metodo di lettura di una cella di memoria di un dispositivo di memoria non volatile
KR102620562B1 (ko) 2016-08-04 2024-01-03 삼성전자주식회사 비휘발성 메모리 장치
US11017838B2 (en) 2016-08-04 2021-05-25 Samsung Electronics Co., Ltd. Nonvolatile memory devices
JP2018041515A (ja) * 2016-09-06 2018-03-15 ルネサスエレクトロニクス株式会社 フラッシュメモリ
US10210042B2 (en) * 2016-09-14 2019-02-19 Toshiba Memory Corporation Memory system
US10140224B2 (en) * 2016-10-20 2018-11-27 Qualcomm Incorporated Noise immune data path scheme for multi-bank memory architecture
JP2018156713A (ja) * 2017-03-21 2018-10-04 ルネサスエレクトロニクス株式会社 記憶装置及び記憶方法
US10679712B2 (en) * 2017-12-21 2020-06-09 Cypress Semiconductor Corporation Non-volatile memory device and method of blank check
US10437557B2 (en) * 2018-01-31 2019-10-08 Micron Technology, Inc. Determination of a match between data values stored by several arrays
US10783938B2 (en) * 2018-06-29 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM with local bit line, input/output circuit, and global bit line
FR3089680B1 (fr) 2018-12-10 2022-12-23 Proton World Int Nv Mémoire à lecture unique
FR3089681B1 (fr) 2018-12-10 2021-08-06 Proton World Int Nv Mémoire à lecture unique
US10910027B2 (en) 2019-04-12 2021-02-02 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge
US10937476B2 (en) * 2019-06-24 2021-03-02 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge
US11503241B2 (en) 2020-02-06 2022-11-15 Novatek Microelectronics Corp. Readout integrated circuit
JP2021157604A (ja) * 2020-03-27 2021-10-07 株式会社村田製作所 データ通信装置、データ通信モジュール
US11205470B2 (en) 2020-04-20 2021-12-21 Micron Technology, Inc. Apparatuses and methods for providing main word line signal with dynamic well
JP2021190150A (ja) * 2020-06-02 2021-12-13 キオクシア株式会社 メモリシステム及びメモリコントローラ
EP4012709B1 (en) * 2020-09-14 2024-01-03 Changxin Memory Technologies, Inc. Semiconductor memory
US11990175B2 (en) 2022-04-01 2024-05-21 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1777959A (zh) * 2003-04-24 2006-05-24 先进微装置公司 适用于改良的寿命结束读取幅度的双单元存储器件操作的方法
CN1870274A (zh) * 2005-04-15 2006-11-29 株式会社东芝 非易失性半导体存储器件
CN101923899A (zh) * 2009-06-09 2010-12-22 北京芯技佳易微电子科技有限公司 一种非易失存储器的擦除方法及装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11149770A (ja) * 1997-11-14 1999-06-02 Mitsubishi Electric Corp 同期型半導体記憶装置
JP4073690B2 (ja) * 2001-11-14 2008-04-09 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
JP5311784B2 (ja) * 2006-10-11 2013-10-09 ルネサスエレクトロニクス株式会社 半導体装置
JP2009272028A (ja) * 2008-04-07 2009-11-19 Renesas Technology Corp 半導体集積回路およびその動作方法
KR20100054985A (ko) * 2008-11-17 2010-05-26 삼성전자주식회사 모드 가변 리프레쉬 동작을 갖는 반도체 메모리 장치
JP5328732B2 (ja) 2010-08-06 2013-10-30 ルネサスエレクトロニクス株式会社 半導体装置
US9496044B2 (en) * 2013-08-15 2016-11-15 Renesas Electronics Corporation Semiconductor device
CN105283919B (zh) * 2014-03-31 2020-08-28 瑞萨电子株式会社 半导体装置
JP6422273B2 (ja) * 2014-09-03 2018-11-14 ルネサスエレクトロニクス株式会社 半導体装置
US20160189057A1 (en) * 2014-12-24 2016-06-30 Xurmo Technologies Pvt. Ltd. Computer implemented system and method for categorizing data

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1777959A (zh) * 2003-04-24 2006-05-24 先进微装置公司 适用于改良的寿命结束读取幅度的双单元存储器件操作的方法
CN1870274A (zh) * 2005-04-15 2006-11-29 株式会社东芝 非易失性半导体存储器件
CN101923899A (zh) * 2009-06-09 2010-12-22 北京芯技佳易微电子科技有限公司 一种非易失存储器的擦除方法及装置

Also Published As

Publication number Publication date
JP6012876B2 (ja) 2016-10-25
US20160180948A1 (en) 2016-06-23
WO2015025391A1 (ja) 2015-02-26
JPWO2015025391A1 (ja) 2017-03-02
EP3038110A1 (en) 2016-06-29
EP3038110A4 (en) 2017-03-29
KR102050812B1 (ko) 2019-12-02
EP3038110B1 (en) 2018-10-10
CN105474325A (zh) 2016-04-06
KR20160045774A (ko) 2016-04-27
US9558838B2 (en) 2017-01-31

Similar Documents

Publication Publication Date Title
CN105474325B (zh) 将双单元的存储数据屏蔽而进行输出的半导体器件
US8625376B2 (en) Semiconductor memory device and method of operation the same
KR102069864B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
JP3373632B2 (ja) 不揮発性半導体記憶装置
CN102473453B (zh) 半导体存储装置
CN100550190C (zh) 非易失性存储器装置及操作其分页缓冲器的方法
CN105283919A (zh) 半导体装置、预写程序以及复原程序
US20060221704A1 (en) Use of data latches in cache operations of non-volatile memories
CN106960687A (zh) 单次可编程存储器架构中的自锁存感测时序
TWI643314B (zh) 半導體裝置
CN101447227A (zh) 闪速存储器装置及其编程方法
TWI517168B (zh) 非揮發性半導體記憶體裝置及其讀出方法
US20140003176A1 (en) Compact High Speed Sense Amplifier for Non-Volatile Memory with Reduced layout Area and Power Consumption
CN108877854A (zh) 存储装置及其操作方法
JP6088201B2 (ja) 半導体装置
CN105518791A (zh) 半导体器件
EP3518240B1 (en) Resistive non-volatile memory and a method for sensing a memory cell in a resistive non-volatile memory
US8391086B2 (en) Mask-write apparatus for a SRAM cell
JP6035422B2 (ja) 半導体装置
CN105845175B (zh) 存储器装置及应用其上的方法
JP3373837B2 (ja) 不揮発性半導体記憶装置
US20080266974A1 (en) Non-volatile memory having a static verify-read output data path
KR20090124105A (ko) 플래시 메모리 소자의 페이지 버퍼 및 이를 이용한 독출동작 및 검증 동작

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20190802

Termination date: 20200822