TWI517168B

TWI517168B - 非揮發性半導體記憶體裝置及其讀出方法

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Publication number: TWI517168B
Application number: TW102118187A
Authority: TW
Inventors: 中山晶智
Original assignee: 力晶科技股份有限公司
Priority date: 2012-08-01
Filing date: 2013-05-23
Publication date: 2016-01-11
Also published as: US9190158B2; TW201407623A; JP2014032715A; US20140036597A1; JP5586666B2; CN103578541A; CN103578541B

Description

非揮發性半導體記憶體裝置及其讀出方法

本發明係有關於例如快閃記憶體等之可電抹除且可程式唯讀記憶體(EEPROM)與其讀出方法。

已知的NAND型非揮發性半導體裝置具有在位元線和源極線之間以複數個記憶單元電晶體(以下稱記憶單元)串聯連接而成之NAND串列，並實現，度積體化。

在一般的NAND型非揮發性半導體記憶裝置中，當執行抹除(erase)時，會施加例如20伏特之高電壓至半導體基板，並施加0伏特至字元線。因此，電子從例如由多晶矽等形成之電荷蓄積層的浮動閘極拔除’使臨界電壓(threshold voltage)比抹除臨界電壓(例如-3伏特)更低。除此之外，當執行寫入(write-in，程式化(program))時，施加0伏特至半導體基板，並施加例如20伏特之高電壓至控制閘極。如此一來，電子由半導體基板注入浮動閘極，使得臨界電壓比寫入臨界電壓(例如1伏特)更高。具有這些臨界電壓之記憶單元藉由將位於寫入臨界電壓與讀出臨界電壓之間的讀出電壓(例如0伏特)施加於控制閘極來得知是否有電流流經記憶單元以判斷其狀態。

第18圖所示為根據專利文獻1所揭露之第1先前例之EEPROM的配置示意圖。第18圖中顯示記憶體晶片100以及控制器160。記憶體晶片100包括連接至列解碼電路111和行解碼電路113之記憶單元陣列101。讀出電路121包括感測放大器以及其他任何相關電路。讀出電路121的輸出被施加至一系列的暫存器。將記憶體晶片100連接至控制器160的匯流排130在控制器160和記憶體晶片100之間傳送資料、位址、指令和參數等。在第18圖所示的例子中，讀出資料之複合值係在記憶體晶片100中形成並接著被傳送至控制器以待輸出至主機端(host)。在第18圖中還揭露了讀出資料的平均電路，此平均電路包括累加器(accumulator)123以及除法器129，並利用累加器和除法器根據個別的讀出資料計算平均值。

專利文獻：

專利文獻1：日本專利特開2004-005909號公報。

專利文獻2：日本專利特開2010-165400號公報。

第19圖所示為記憶單元之數量與臨界電壓之間的關係圖，用以說明第18圖之EEPROM的感測界限(sensing margin)，而第20圖所示為第18圖之EEPROM中的讀出電流I(t)隨時間變化的示意圖。在第18圖之EEPROM中，如第19圖所示，利用一預設字元線電壓Vread偵測位元線的單元電流以從記憶單元讀出資料。在經過數個程式化和抹除資料的週期之後，對大部分記憶單元而言，在不同資料數值之間臨界電壓很接近，且在大多數情況下，讀出不同資料數值時的感測界限並不充分。基於下列所述之原因，被偵測之單元的臨界電壓總是不同，因此，如第20圖所示，在讀出電流I上會產生差異(variation)△I，增加資料讀出錯誤。

(1)隨機電訊信號(Random Telegraph Signal，RTS)雜訊；(2)陷落電荷(trapped charge)的傳送；(3)感測電路的不穩定以及所伴隨的雜訊；以及(4)讀出電壓Vread的差異以及所伴隨的雜訊。

為解決問題，在如上所述之第1習知例中，會平均複數個讀出資料，也就是說，在第1習知例中會利用複數次的讀出方法以及多數決法則(majority rule)之決定方法。

第21圖所示為根據專利文獻2所揭露之第2習知例之EEPROM中感測放大電路的鎖存單元的示意圖。在第21圖中，221~236為金氧半導體(Metal Oxide Semiconductor，MOS)電晶體，237為傳輸閘(transfer gate)，而IV201~IV205為反相器。在此，MOS電晶體223和234為用來偵測從記憶單元讀出之資料的電晶體，反相器IV201和IV202構成一鎖存電路以短暫地儲存資料以供邏輯操作。為進行多數決法則的操作，第2習知例之鎖存電路被配置為包括3個鎖存器0DL~2DL，用以儲存從相同記憶單元讀出的複數筆資料。此鎖存電路也藉由MOS電晶體229、230、233和234執行邏輯加法和邏輯反轉之操作，並藉由MOS電晶體227、228、231和232執行邏輯乘法和邏輯反轉之操作，以及輸出所執行之操作的結果資料。

儘管如此，第21圖之第2習知例具有下列問題：

(1)由於邏輯操作之電路被附加至鎖存單元，因此電路尺寸變得非常大。

(2)由於每個邏輯操作為相繼執行，因此多數決法則之操作會花費很多時間。

本發明之目的為解決上述問題。因此，對於利用多數決法則執行資料讀出之非揮發性記憶裝置，提供一種相較於先前技術可以大幅度縮短處理時間並縮小電路尺寸的非揮發性半導體記憶裝置以及其讀出方法。

本發明提供一種非揮發性半導體記憶體裝置，藉由從每一複數個記憶單元讀出三次以上之奇數次的資料以根據多數決法則決定並輸出一資料數值，其中該複數個記憶單元連接至對應字元線，並連接於複數條字元線以及複數條源極線之間，該非揮發性半導體記憶體包括：奇數個鎖存電路，該奇數為3以上，其中每一該奇數個鎖存電路包括一電容，每一該奇數個鎖存電路之該電容選擇性地依序保持從每一該複數個記憶單元讀出該奇數次之該資料其中一者的電壓；以及一控制電路，在每一該奇數個鎖存電路之該電容選擇性地依序儲存從每一該複數個記憶單元讀出該奇數次之該資料其中一者的電壓之後，並聯連接該奇數個鎖存電路的電容，根據並聯連接之該奇數個鎖存電路的電容的合成電壓並藉由該多數決法則決定該資料數值。

在上述非揮發性半導體記憶體裝置中，每一該奇數個鎖存電路更包括一鎖存器，該鎖存器由二個互相連接至彼此的反相器所構成。

此外，在上述非揮發性半導體記憶體裝置中，每一該奇數個鎖存電路更包括一選擇電晶體，該選擇電晶體被開啟或關閉以分別選擇或不選擇每一該奇數個鎖存電路以及其電容。

上述非揮發性半導體記憶體裝置更包括：一鎖存電路，取代該奇數個鎖存電路，包括彼此串聯連接之奇數個電晶體以及奇數個電容，該奇數個電容連接至該奇數個電晶體之間的連接點以及距離該鎖存電路之輸入/輸出端最遠的一電晶體端點。

另外，上述非揮發性半導體記憶體裝置更包括：一感測電路，連接至每一該奇數個鎖存電路，用以並聯連接該奇數個鎖存電路的電容，以及根據並聯連接之該奇數個鎖存電路的電容的合成電壓並藉由該多數決法則決定該資料數值。

在此，該感測電路可更包括：一選擇電晶體，該選擇電晶體被開啟或關閉以分別選擇或不選擇該感測電路；以及一鎖存器，包括二反相器，用以感測並保存該資料之每一者的電壓。

或者，該感測電路可更包括：一反相器，感測並輸出該資料之每一者的電壓；一保持電容，保持從該反相器輸出之電壓；以及一選擇電晶體，該選擇電晶體被開啟或關閉以使該保持電容分別輸出或不輸出所保持之電壓至從每一該複數個記憶單元讀出該資料的電路。

上述非揮發性半導體記憶體裝置更包括：另一電容，配置於一電路中，該電路中透過連接至讀出之感測電路的資料感測點，從該複數個記憶單元讀出資料；其中該另一電容用於取代該奇數個鎖存電路其中一者。

另外，在上述非揮發性半導體記憶體裝置中，每一該奇數個鎖存電路係連接至一資料感測點。

除此之外，在上述非揮發性半導體記憶體裝置中，每一該奇數個鎖存電路係連接至該非揮發性半導體記憶體裝置之分頁緩衝器內之一鎖存電路的輸入/輸出端。

本發明另一實施例提供一種讀出方法，適用於一非揮發性半導體記憶體裝置，藉由從每一複數個記憶單元讀出三次以上之奇數次的資料以根據多數決法則決定並輸出一資料數值，其中該複數個記憶單元連接至對應字元線，並連接於複數條字元線以及複數條源極線之間，該非揮發性半導體記憶體裝置包括奇數個鎖存電路，該奇數為3以上，其中每一該奇數個鎖存電路包括一電容，每一該奇數個鎖存電路之該電容選擇性地依序保持從每一該複數個記憶單元讀出該奇數次之該資料其中一者的電壓，該讀出方法包括：在每一該奇數個鎖存電路之該電容選擇性地依序儲存從每一該複數個記憶單元讀出該奇數次之該資料其中一者的電壓之後，並聯連接該奇數個鎖存電路的電容，以及根據並聯連接之該奇數個鎖存電路的電容的合成電壓並藉由該多數決法則決定該資料數值。

基於本發明之非揮發性半導體記憶裝置及其讀出方法，在利用多數決法則執行資料讀出的非揮發性記憶裝置中，相較於先前技術，可大幅度縮短處理時間且同時縮小電路尺寸。

10‧‧‧記憶單元陣列

11‧‧‧控制電路

12‧‧‧列解碼器

13‧‧‧高電壓產生電路

14‧‧‧資料改寫及讀出電路

14a、14b‧‧‧鎖存器電路

15‧‧‧行解碼器

17‧‧‧指令暫存器

18‧‧‧位址暫存器

19‧‧‧操作邏輯控制器

20、21‧‧‧感測電路

50‧‧‧資料輸入/輸出緩衝器

51‧‧‧資料輸入/輸出端子

100‧‧‧記憶體晶片

101‧‧‧記憶單元陣列

111‧‧‧列解碼電路

113‧‧‧行解碼電路

121‧‧‧讀出電路

123‧‧‧累加器

129‧‧‧除法器

130‧‧‧匯流排

160‧‧‧控制器

221、222、…、236‧‧‧MOS電晶體

BL‧‧‧位元線

BLCLAMP、BLCD1、BLPRE、EQ‧‧‧控制訊號

C10、C11、C12、Cf、Cn、Cs‧‧‧電容

CELSRC‧‧‧共用源極線

CSL0、CSL1、CSL2、…CSL511‧‧‧行選擇信號

DL0-EN、DL1-EN、DL2-EN‧‧‧驅動控制訊號

DLn‧‧‧鎖存電路

GBL‧‧‧總體位元線

IV1、IV2、…、IV9‧‧‧時脈反相器

IV201-IV205‧‧‧反相器

L1、L2‧‧‧鎖存電路

L1-EN‧‧‧控制訊號

LTn、LT20‧‧‧鎖存器

MC0、MC1、…、MC15‧‧‧記憶單元

NU0、NU1、NU2‧‧‧NAND單元

PB14‧‧‧分頁緩衝器

Q1、Q2、…、Q30‧‧‧MOS電晶體

SEL0、SEL1、…、SELn、SELBn‧‧‧選擇控制訊號

SENS‧‧‧控制訊號

SG1、SG2‧‧‧選擇閘極電晶體

SGn‧‧‧傳輸閘

SGD、SGS‧‧‧選擇閘極線；

SLR1、SLS1‧‧‧節點

SNS‧‧‧資料感測點

Vdd‧‧‧電源電壓

V1、VSEL、VSS‧‧‧電壓

WL0、WL1、…、WL15‧‧‧字元線

第1圖所示為根據本發明第1實施例之NAND型快閃EEPROM的總體配置的示意圖；第2圖所示為第1圖之記憶單元陣列10的配置以及其週邊電路的電路圖；第3圖所示為根據本發明第1實施例之NAND型快閃EEPROM所使用的分頁緩衝器的詳細配置以及其週邊電路的電路圖；第4圖所示為解釋在資料讀出處理期間於根據本發明第1實施例之分頁緩衝器中平均化電容所保持之電壓的電路圖；第5圖所示為第4圖之資料讀出處理期間的訊號時序圖；第6圖所示為第4圖之資料讀出處理的流程圖；第7圖所示為根據本發明第2實施例之NAND型快閃EEPROM所使用的分頁緩衝器的詳細配置以及其週邊電路的電路圖；第8圖所示為根據本發明第3實施例之NAND型快閃EEPROM所使用的分頁緩衝器的詳細配置以及其週邊電路的電路圖；第9圖所示為根據本發明第4實施例之NAND型快閃EEPROM所使用的分頁緩衝器的詳細配置以及其週邊電路的電路圖；第10圖所示為根據本發明第5實施例之NAND型快閃 EEPROM所使用的分頁緩衝器的詳細配置以及其週邊電路的電路圖；第11圖所示為根據本發明第6實施例之NAND型快閃EEPROM所使用的分頁緩衝器的詳細配置以及其週邊電路的電路圖；第12圖所示為根據本發明第7實施例之NAND型快閃EEPROM所使用的分頁緩衝器的詳細配置以及其週邊電路的電路圖；第13圖所示為根據本發明第8實施例之NAND型快閃EEPROM所使用的分頁緩衝器的詳細配置以及其週邊電路的電路圖；第14圖所示為根據本發明第9實施例之NAND型快閃EEPROM所使用的分頁緩衝器的詳細配置以及其週邊電路的電路圖；第15圖所示為根據本發明第10實施例之NAND型快閃EEPROM所使用的分頁緩衝器的詳細配置以及其週邊電路的電路圖；第16圖所示為根據本發明第11實施例之NAND型快閃EEPROM所使用的分頁緩衝器的詳細配置以及其週邊電路的電路圖；第17圖所示為根據本發明第12實施例之NAND型快閃EEPROM所使用的分頁緩衝器的詳細配置以及其週邊電路的電路圖；第18圖所示為根據專利文獻1所揭露之第1習知例之 EEPROM的配置示意圖；第19圖所示為用以說明第18圖之EEPROM之感測界限的記憶單元數量與臨界電壓之間的關係圖；第20圖所示為第18圖之EEPROM中的讀出電流I(t)的示意圖；第21圖所示為根據專利文獻2所揭露之第2習知例之EEPROM中的感測放大電路的鎖存器單元的示意圖。

以下說明為本發明的實施例。其目的是要舉例說明本發明一般性的原則，不應視為本發明之限制，本發明之範圍當以申請專利範圍所界定者為準。此外，在以下各實施例中，同樣的組成元件以相同符號標示。

第1實施例

第1圖所示為根據本發明第1實施例之NAND型快閃EEPROM的總體配置的示意圖。此外，第2圖所示為第1圖之記憶單元陣列10的配置以及其週邊電路的電路圖。首先，本實施例之NAND型快閃EEPROM的配置將於下列敘述。

在第1圖中，本實施例之NAND型快閃EEPROM包括記憶單元陣列10、控制記憶單元陣列10操作的控制電路11、列解碼器12、高電壓產生電路13、資料改寫及讀出電路14、行解碼器15、指令暫存器17、位址暫存器18、操作邏輯控制器19、資料輸入/輸出緩衝器50、資料輸入/輸出端子51。

如第2圖所示，記憶單元陣列10由NAND單元NU(NU0,NU1,...)所組成，每個NAND單元NU可藉由串聯連接例如16個堆疊閘極(stack-gate)構造之可電性改寫非揮發性記憶單元MC0~MC15、MCD0以及MCD1而組成。在各NAND單元NU中，汲極端透過選擇閘極電晶體SG1連接至位元線BL，源極端透過選擇閘極電晶體SG2連接至共用源極線CELSRC。排列在列方向的記憶單元MC的控制閘極共同連接至字元線WL，選擇閘極電晶體SG1、SG2的閘極電極則連接至與字元線WL平行配置的選擇閘極線SGD、SGS。一分頁(page)，作為寫入和讀出單位，為每一字元線WL所選擇記憶單元的範圍。一區塊(block)，作為資料抹除的單位，為一分頁或其整數倍分頁之複數個NAND單元NU的範圍。為了進行分頁單位的資料改寫及讀出，改寫及讀出電路14，以下稱為分頁緩衝器，包括提供至每一條位元線的感應放大電路(SA)以及鎖存器電路(DL)。

第2圖之記憶單元陣列10具有簡化的組成，其中複數條位元線可共用分頁緩衝器。在此情況下，當寫入或讀出資料時，1個分頁單位相當於選擇性連接至分頁緩衝器的位元線數目。此外，第2圖顯示在1個輸入輸出端子51間進行資料輸入/輸出的單元陣列的範圍。為了選擇記憶單元陣列10的字元線WL及位元線BL，分別設有列解碼器12及行解碼器15。控制電路11進行資料寫入、抹除及讀出的序列控制。被控制電路11控制的高電壓產生電路13產生用於改寫、抹除及讀出資料的高電壓或中間電壓。

輸入輸出緩衝器50用於資料的輸入輸出及位址信號的輸入。也就是說，資料透過輸入輸出緩衝器50和資料線52在輸入輸出端子51與分頁緩衝器14之間傳送。從輸入輸出端子 51所輸入的位址信號儲存於位址暫存器18並送往列解碼器12及行解碼器15解碼。控制操作的指令同樣從輸入輸出端子51輸入。輸入的指令經解碼後儲存於指令暫存器17以使控制電路11進行控制。晶片致能(chip enable)信號CEB、指令拴鎖致能(command latch enable)信號CLE、位址拴鎖致能(address latch enable)信號ALE、寫入致能信號WEB、讀出致能信號REB等的外部控制信號被操作邏輯控制電路19取出，產生對應操作模式的內部控制信號。內部控制信號用於在輸入輸出緩衝器50的資料鎖存、傳送等的控制，並被傳送至控制電路11以進行操作控制。

分頁緩衝器14包括2個鎖存器電路14a、14b，其被配置為能夠在多值操作功能以及快取功能之間進行切換。換句話說，在1個記憶單元記憶1位元的2個啟始電壓值資料的情況下具備快取機能，而在1個記憶單元記憶2位元的4個啟始電壓值資料的情況下具備快取功能，且即使被位址(address)所限制，仍能使快取功能有效。

第3圖所示為根據本發明第1實施例之NAND型快閃EEPROM所使用的分頁緩衝器14的詳細配置以及其週邊電路(鎖存電路L2除外)的電路圖。在第3圖中，分頁緩衝器14包括鎖存電路L1和L2、分別由控制訊號BLCLAMP、BLCD1和EQ控制的MOS電晶體Q1~Q3以及保持資料感測點SNS之電壓的電容Cs(<Cn)。在此，鎖存電路L1包括二時脈反相器(clocked inverter)IV3和IV4以形成一正反器(flip-flop)式鎖存電路。此外，連接至記憶體單元之總體位元線(global bit line)GBL係透過MOS電晶體Q1連接至資料感測點SNS，而鎖存電路DL0~DL2並聯連接至資料感測點SNS。其中，每個鎖存電路DLn(n=0、1、2)被配置為包括二時脈反相器IV1和IV2、電容Cn以及傳輸閘SGn，傳輸閘SGn被開啟而選擇該鎖存電路以允許資料電壓通過，或者傳輸閘SGn被關閉而不選擇該鎖存電路以不允許資料電壓通過。當傳輸閘SGn被開啟時，資料感測點SNS的資料透過傳輸閘SGn被鎖存至鎖存器LTn，而電容Cn被充電以維持該資料。除此之外，電容C0~Cn和Cs可根據習知半導體製程技術以MOS電容形成。

第4圖所示為解釋在資料讀出處理期間，於根據本發明第1實施例之分頁緩衝器中，平均化電容C0~C2所保持之電壓的電路圖。第4(a)圖為當每個電容C0~C2分別儲存資料時之電壓的電路圖。第4(b)圖為當電容C0~C2被並聯連接時之電壓的電路圖。此外，第5圖所示為第4圖之資料讀出處理期間的訊號時序圖。在第5圖中，DL0-EN~DL2-EN為各鎖存電路DLn之時脈反相器IV1和IV2的驅動控制訊號，L1-EN為鎖存器I1之時脈反相器IV3和IV4的驅動控制訊號。

在根據本實施例之資料讀出方法中，利用電容C0~C2間電荷共享的多數決法則具有相較於先前技術更為簡化的特徵。從相同記憶單元所感測出之複數筆資料被選擇性地依序分別儲存於複數個鎖存電路DLn中(第4(a)圖)，其中每個鎖存電路DLn包括具有電容Cn的鎖存器LTn。此時，被選為儲存資料之鎖存電路DLn的傳輸閘SGn被開啟，而沒有被選為儲存資料之其他鎖存電路DLn的傳輸閘SGn被關閉，且沒有被選為儲存資料之其他鎖存電路DLn的輸入/輸出端處於高阻抗狀態。接著，以低準位致能鎖存電路L1(第5圖之時間t1)，用來預充電總體位元線GBL之控制訊號BLPRE變成高位準以開啟MOS電晶體Q30，並藉由電壓V1開始將資料感測點SNS至鎖存器L1之節點SLR1和SLS1預充電至1/2Vdd的操作(第5圖之時間t2)。所有鎖存電路DL0~DL22的時脈反相器被以低準位致能(第5圖之時間t4)，且選擇控制訊號SEL0~SEL2處於高位準，所有的傳輸閘SG被開啟。因此，全部的電容C0~C2係並聯連接，進行電容C0~C2之間的電荷共享，而三個電容C0~C2的合成電壓變成平均電壓(第4(b)圖，第5圖之時間t7)。此時，由於電容C0~C2之電壓平均化操作可能會因為資料感測點SNS之電容Cs的寄生電容而不正確，因此Cs<Cn為必要的條件。

儘管第4圖顯示了執行三次讀出操作的情況，但在執行五次讀出操作的情況中，若高位準資料被讀出三次，則平電壓與電壓源電壓Vdd一半電壓之間的電壓差變成(3/5-2.5/5)×Vdd。若Vss為1.5伏特(V)，則此電壓差為0.15伏特。此0.15伏特之數值對於在資料讀出處理期間的感測操作為足夠的，且相較於先前技術此種資料讀出處理可更為準確地執行。

第6圖所示為第4圖之資料讀出處理的流程圖。

在第6圖之步驟S1中，資料Data1透過總體位元線GBL從一記憶單元讀出並儲存於鎖存器DL0。在步驟S2中，資料Data2透過總體位元線GBL從與步驟S1相同之記憶單元讀出並儲存於鎖存器DL1。在步驟S3中，資料Data3透過總體位元線GBL從與步驟S1和S2相同之記憶單元讀出並儲存於鎖存器 DL2。在此，當讀出資料Data1時，資料感測點SNS所反映之資料Data1的電位係透過總體位元線GBL由鎖存器L1感測並被鎖存至鎖存器L1。然後，被放大0V和電源電壓Vdd之振幅的資料Data1的電壓被從鎖存器L1傳送至資料感測點SNS並接著被傳送至並被儲存於鎖存器DLn。接下來，在步驟S4中，對於資料感測點SNS，資料感測點SNS的電壓透過預定的控制MOS電晶體被設定至Vdd/2，控制訊號BLCD1所控制的電晶體被開啟，而控制訊號BLCLAMP所控制的電晶體被關閉，並藉由將控制訊號EQ拉至高位準而重新設定(補償，equalize)鎖存器L1。在步驟S5中，將鎖存器DL0~DL2之輸入/輸出端設定為高阻抗狀態，將選擇控制訊號SEL0~SEL2設定為高位準以開啟選擇傳輸閘SG0~SG2，並藉此對電容C0~C2以及Cs之間的電荷進行電荷共享然後保持共享之電荷。在步驟S6中，根據電容電壓VC0~VC2之多數決定資料感測點SNS的感測電壓Vsns：(A)若0V為多數，Vsns<Vdd/2：(B)若Vdd為多數，Vsns>Vdd/2。

在步驟S7中，將選擇控制訊號SEL0~SEL2設定為低位準以關閉選擇傳輸閘SG0~SG2，藉由高位準之控制訊號BLCD1開啟控制訊號BLCD1之電晶體以將感測電壓Vsns從資料感測點SNS傳送至鎖存器L1的端點SLR1，然後控制訊號L1-EN被拉至高位準以決定並保持鎖存器L1的資料。除此之外，在步驟S8中，在鎖存器L1所保持之資料被傳送至鎖存器L2之後，此資料被輸出至外部電路，接著此處理終止。

如上所述，根據此實施例，在從相同記憶單元讀出之複數筆資料被選擇性地依序分別儲存於複數個鎖存電路DLn之鎖存器LTn及電容Cn之後，並聯連接這些電容，使這些電容之間的電荷被電荷共享然後保持共享之電荷，因此可以平均化此複數筆資料的電壓，並且可以根據多數決法則讀出此記憶單元的資料。藉此，相較於先前技術，處理時間可被大幅度地縮減，且電路尺寸可被縮小。

在上列所述之第1實施例中雖然以三個鎖存電路DLn為例，但本發明並不侷限於此。舉例而言，可進行利用不小於三個之奇數個鎖存電路DLn的多數決法則。

第2實施例

第7圖所示為根據本發明第2實施例之NAND型快閃EEPROM所使用的分頁緩衝器14的詳細配置以及其週邊電路(鎖存電路L2除外)的電路圖。關於第2實施例之電路，相較於第1實施例之電路，在各鎖存電路DLn中：(1)傳輸閘SGn由單一MOS電晶體Q4取代；以及(2)鎖存器LTn被刪除。

在此，選擇控制訊號SELn之電壓VSEL被設定為高於Vdd(電源電壓)加上Vth(MOS電晶體Q4的閾值電壓)。除此之外，電容Cn之運作猶如動態鎖存器(dynamic latch)。根據上述之配置，第2實施例之電路具有與第1實施例之電路相同的操作以及效果。

第3實施例

第8圖所示為根據本發明第3實施例之NAND型快閃EEPROM所使用的分頁緩衝器14的詳細配置以及其週邊電路(鎖存電路L2除外)的電路圖。相較於第2實施例之電路，在第3實施例之電路中：(1)鎖存電路DL2被移除；(2)儲存最後之資料的電容C2取代鎖存電路DL2，電容C2被配置於電容Cs之位置。

此實施例之時序圖與第5圖有些不同。在此實施例中，不執行藉由開啟訊號BLPRE以將資料感測點SNS預充電至1/2Vdd之操作，而訊號BLCD1先關閉，然後在執行電容C0~C2之電荷共享之後將電荷共享之結果寫入至鎖存器L1的時間點才開啟。除此之外，由於會藉由開啟訊號EQ將鎖存器L1之節點補償至1/2Vdd，上述配置並不會有任何問題。根據上述配置，第3實施例之電路具有與第1以及第2實施例之電路相同的操作以及效果。另外，第3實施例之電路可應用至第1、2、4、5、6、7、8、9、10、11或12實施例。同樣地，其他實施例知時序圖也可能需要有對應變化。由於這些變化與本發明無實質相關，因此不在此詳述。

第4實施例

第9圖所示為根據本發明第4實施例之NAND型快閃EEPROM所使用的分頁緩衝器14的詳細配置以及其週邊電路(鎖存電路L2除外)的電路圖。相較於第2實施例之電路，在第4實施例之電路中：(1)以一個鎖存電路60取代三個鎖存電路DLn：以及(2)鎖存電路60被配置為包括三個電容C10、C11和C12以及三個選擇MOS電晶體Q11、Q12和Q13。

在此，選擇MOS電晶體Q11、Q12和Q13係為串聯連接。選擇MOS電晶體Q11、Q12和Q13其中每二個選擇MOS電晶體之間的連接點以及選擇MOS電晶體Q11之從距離資料感測點SNS(鎖存電路60的輸入/輸出端側看為遠端的端點(但連接至資料感測點SNS的MOS電晶體Q13的端點除外)係連接至電容C10、C11和C12。

在上述之電路中，首先，開啟所有MOS電晶體Q11~Q13，第1讀出資料Data1被傳送至電容C10並由電容C10保持。接著，關閉MOS電晶體Q11，第2讀出資料Data2被傳送至電容C11並由電容C11保持。然後，關閉MOS電晶體Q12，第3讀出資料Data3被傳送至電容C12並由電容C12保持。此後，藉由開啟所有MOS電晶體Q11~Q13對電容C10~C12所保持之電荷進行電荷共享然後保持共享之電荷，以計算所有保持之電壓的平均值。後續處理與第1實施例相同。除此之外，第1至第3讀出資料係從相同記憶單元讀出。根據上述之配置，第4實施例之電路具有與第1實施例之電路相同的操作以及效果。

第5實施例

第10圖所示為根據本發明第5實施例之NAND型快閃EEPROM所使用的分頁緩衝器14的詳細配置以及其週邊電路(鎖存電路L2除外)的電路圖。相較於第2實施例之電路，在第5實施例之電路中：(1)三個鎖存電路DLn係連接至鎖存器L1的輸入/輸出端。

在上述電路中，在第1讀出資料Data1被傳送至鎖存器L1之後，第1讀出資料Data1被傳送至電容C0並被保持於電容 C0中。接著，在第2讀出資料Data2被傳送至鎖存器L1之後，第2讀出資料Data2被傳送至並電容C1被保持於電容C1中。然後，在第3讀出資料Data3被傳送至鎖存器L1之後，第3讀出資料Data3被傳送至電容C2並被保持於電容C2中。其他操作與第2實施例相同。根據上述之配置，第5實施例之電路具有與第2實施例之電路相同的操作以及效果。

第6實施例

第11圖所示為根據本發明第6實施例之NAND型快閃EEPROM所使用的分頁緩衝器14的詳細配置以及其週邊電路的電路圖。相較於第2實施例之電路，在第6實施例之電路中：(1)三個鎖存電路DLn係連接至鎖存器L2的輸入/輸出端。在第11圖中，資料感測點SNS透過選擇MOS電晶體Q6連接至鎖存器L2的輸入/輸出端，且鎖存器L2被配置為包括時脈反相器IV5和IV6。儲存於鎖存器L2的資料透過MOS電晶體Q7和Q8被傳送至輸入/輸出緩衝器50。

在上述電路中，第1讀出資料Data1先被傳送至鎖存器L1再被傳送至鎖存器L2，然後，第1讀出資料Data1被傳送至電容C0並被保持於電容C0中。接著，第2讀出資料Data2先被傳送至鎖存器L1再被傳送至鎖存器L2，然後，第2讀出資料Data2被傳送至並電容C1被保持於電容C1中。接下來，第3讀出資料Data3先被傳送至鎖存器L1再被傳送至鎖存器L2，然後，第3讀出資料Data3被傳送至電容C2並被保持於電容C2中。其他操作與第2實施例相同。根據上述之配置，第6實施例之電路具有與第2實施例之電路相同的操作以及效果。

第7實施例

第12圖所示為根據本發明第7實施例之NAND型快閃EEPROM所使用的分頁緩衝器14的詳細配置以及其週邊電路(鎖存電路L2除外)的電路圖。相較於第2實施例之電路，在第7實施例之電路中：(1)配置一感測電路20，其連接至三個鎖存電路DLn。在此，感測電路20包括選擇電晶體Q21以及由二個時脈反相器IV7和IV8所構成之正反器式鎖存器LT10，鎖存器LT10用來偵測並保持資料電壓。

在上述電路中，首先，將控制訊號SENS的電壓設定為Vdd/2。接著，藉由開啟選擇控制訊號SELn進行電容C0~C2的電荷共享，藉由開啟訊號SENS由感測電路20感測在電荷共享之後的資料感測點SNS的電壓。在將感測電壓儲存於鎖存器LT20之後，此感測電壓儲存於各鎖存電路DLn之電容Cn中。由於鎖存器L1形成透過總體位元線從記憶單元讀出資料的感測放大器，且鎖存器L1的感測電壓與一般電容C0~C2之電荷共享的感測電壓=1/2Vdd不同，因此配置上述感測電路20，除了將感測電壓變成1/2Vdd，還調整感測電壓以補償節點SNS之電容Cs的效應。因此，除了上述第2實施例之效果，本實施例還有一特殊優點，即放大儲存於電容Cn之電壓的平均值的感測界限。

第8實施例

第13圖所示為根據本發明第8實施例之NAND型快閃EEPROM所使用的分頁緩衝器14的詳細配置以及其週邊電路(鎖存電路L2除外)的電路圖。相較於第2實施例之電路，在第8實施例之電路中：(1)提供一感測電路21，其連接至三個鎖存電路DLn。感測電路21包括用以讀出資料的時脈反相器IV9、用以保持資料電壓的電容Cf以及用以將所保持之電壓輸出至鎖存電路DLn的選擇MOS電晶體Q22。

在上述電路中，雖然在電荷共享之後於感測電路21中所進行的電容C0~C2的感測操作與第7實施例相同，但此感測操作係由時脈反相器IV9進行，鎖存則由如動態鎖存器一般操作的電容Cf進行。此外，當將資料傳送至鎖存器L1或L2時，將時脈反相器IV9設定為不活動的狀態，並將控制訊號FDBK設定為高位準而開啟MOS電晶體Q22，藉此將電容Cf的電壓傳送至節點SNS，以在鎖存器L1或L2中進行感測操作。因此，除了上述第2實施例之效果以及第7實施例之放大感測界限以外，本實施例還有一特殊優點，即感測電路21具有較小的電路尺寸。

第9實施例

第14圖所示為根據本發明第9實施例之NAND型快閃EEPROM所使用的分頁緩衝器14的詳細配置以及其週邊電路(鎖存電路L2除外)的電路圖。相較於第7實施例之電路，在第9實施例之電路中：(1)包括鎖存電路DLn以及感測電路20之電路係連接至鎖存器L1之輸入/輸出端。

上述電路具有與第7實施例相同之效果。

第10實施例

第15圖所示為根據本發明第10實施例之NAND型快閃EEPROM所使用的分頁緩衝器14的詳細配置以及其週邊電路(鎖存電路L2除外)的電路圖。相較於第8實施例之電路，在第10實施例之電路中：(1)包括鎖存電路DLn以及感測電路21之電路係連接至鎖存器L1之輸入/輸出端。

上述電路具有與第8實施例相同之效果。

第11實施例

第16圖所示為根據本發明第11實施例之NAND型快閃EEPROM所使用的分頁緩衝器14的詳細配置以及其週邊電路的電路圖。相較於第7實施例之電路，在第11實施例之電路中：(1)包括鎖存電路DLn以及感測電路20之電路係連接至鎖存器L2之輸入/輸出端。

上述電路具有與第7實施例相同之效果。

在上述第11實施例中，雖然提供了感測電路20，但本發明並不侷限於此。舉例而言，若沒有提供感測電路20，則感測電路20的功能可由鎖存器L2實現。由於鎖存器L2的感測位準係為了資料匯流排之資料而設定，此位準可為Vdd/2。在此種情況下，以電路的角度來看，本實施例變成與第6實施例相同。

第12實施例

第17圖所示為根據本發明第12實施例之NAND型快閃EEPROM所使用的分頁緩衝器14的詳細配置以及其週邊電路的電路圖。相較於第9實施例之電路，在第12實施例之電路中：(1)包括鎖存電路DLn以及感測電路21之電路係連接至鎖存器L2之輸入/輸出端。

上述電路具有與第9實施例相同之效果。感測電路20的功能可改由鎖存器L2實現，如第11實施例所示。

變化實施例

在上述實施例(第4實施例除外)中，雖然以三個鎖存電路DL0~DL2為例，但多數決法則同樣可利用奇數(不小於3)個鎖存電路DL0~DLN進行。此外，在第4實施例中，雖然以電容C10~C12為例，但多數決法則同樣可利用奇數(不小於3)個電容進行。

在第5至12實施例中，雖然使用了第2實施例之鎖存電路DLn，但本發明並不侷限於此。例如，也可以使用第4實施例的鎖存電路。

在上述實施例中雖然以NAND型EEPROM為例說明，但本發明並不侷限於此。本發明之實施例也可適用於例如NOR型EEPROM等可將資料寫入浮動閘極的非揮發性半導體記憶裝置。

第1實施例與第2習知例之間的處理時間比較

根據本發明之估計，在1個步驟需要0.1毫秒(micto second)的情況下，由於需要進行邏輯加法和反轉以及邏輯乘法和反轉等運算，第2習知例之電路需要4.5毫秒的處理時間。相較之下，在相同的情況下，由於電壓的平均是藉由電容進行，可消除上述運算，因此本發明第1實施例僅需要0.6毫秒的處理時間。因此，相較於先前技術，本發明之處理時間可被大幅度地縮減，且電路尺寸可被縮小。

產業利用性

如上所述，根據上述非揮發性半導體記憶裝置以及其讀出方法，在利用多數決法則執行資料讀出之非揮發性半導體記憶裝置中，相較於先前技術，處理時間可被大幅度地縮減，且電路尺寸可被縮小。

以上所述為實施例的概述特徵。所屬技術領域中具有通常知識者應可以輕而易舉地利用本發明為基礎設計或調整以實行相同的目的和/或達成此處介紹的實施例的相同優點。所屬技術領域中具有通常知識者也應了解相同的配置不應背離本創作的精神與範圍，在不背離本創作的精神與範圍下他們可做出各種改變、取代和交替。說明性的方法僅表示示範性的步驟，但這些步驟並不一定要以所表示的順序執行。可另外加入、取代、改變順序和/或消除步驟以視情況而作調整，並與所揭露的實施例精神和範圍一致。

BLCLAMP、BLCD1、BLPRE、EQ‧‧‧控制訊號

Cn、Cs‧‧‧電容

DLn‧‧‧鎖存電路

GBL‧‧‧總體位元線

IV1、IV2、IV3、IV4‧‧‧時脈反相器

L1、L2‧‧‧鎖存電路

LTn‧‧‧鎖存器

PB14‧‧‧分頁緩衝器

Q1、Q2、…、Q30‧‧‧MOS電晶體

SELn、SELBn‧‧‧選擇控制訊號

SGn‧‧‧傳輸閘

SLR1、SLS1‧‧‧節點

SNS‧‧‧資料感測點

V1、VSS‧‧‧電壓

Claims

一種非揮發性半導體記憶體裝置，藉由從每一複數個記憶單元讀出三次以上之奇數次的資料以根據多數決法則決定並輸出一資料數值，其中該複數個記憶單元連接至對應字元線，並連接於複數條字元線以及複數條源極線之間，該非揮發性半導體記憶體包括：奇數個鎖存電路，該奇數為3以上，其中每一該奇數個鎖存電路包括一電容，每一該奇數個鎖存電路之該電容選擇性地依序保持從每一該複數個記憶單元讀出該奇數次之該資料其中一者的電壓；以及一控制電路，在每一該奇數個鎖存電路之該電容選擇性地依序儲存從每一該複數個記憶單元讀出該奇數次之該資料其中一者的電壓之後，並聯連接該奇數個鎖存電路的電容，根據並聯連接之該奇數個鎖存電路的電容的合成電壓並藉由該多數決法則決定該資料數值。
如申請專利範圍第1項所述之非揮發性半導體記憶體裝置，其中每一該奇數個鎖存電路更包括一鎖存器，該鎖存器由二個互相連接至彼此的反相器所構成。
如申請專利範圍第1項所述之非揮發性半導體記憶體裝置，其中每一該奇數個鎖存電路更包括一選擇電晶體，該選擇電晶體被開啟或關閉以分別選擇或不選擇每一該奇數個鎖存電路以及其電容。
如申請專利範圍第1項所述之非揮發性半導體記憶體裝置，更包括：一鎖存電路，取代該奇數個鎖存電路，包括彼此串聯連接之奇數個電晶體以及奇數個電容，該奇數個電容連接至該奇數個電晶體之間的連接點以及距離該鎖存電路之輸入/輸出端最遠的一電晶體端點。
如申請專利範圍第1項所述之非揮發性半導體記憶體裝置，更包括：一感測電路，連接至每一該奇數個鎖存電路，用以並聯連接該奇數個鎖存電路的電容，以及根據並聯連接之該奇數個鎖存電路的電容的合成電壓並藉由該多數決法則決定該資料數值。
如申請專利範圍第5項所述之非揮發性半導體記憶體裝置，其中該感測電路更包括：一選擇電晶體，該選擇電晶體被開啟或關閉以分別選擇或不選擇該感測電路；以及一鎖存器，包括二反相器，用以感測並保存該資料之每一者的電壓。
如申請專利範圍第5項所述之非揮發性半導體記憶體裝置，其中該感測電路更包括：一反相器，感測並輸出該資料之每一者的電壓；一保持電容，保持從該反相器輸出之電壓；以及一選擇電晶體，該選擇電晶體被開啟或關閉以使該保持電容分別輸出或不輸出所保持之電壓至從每一該複數個記憶單元讀出該資料的電路。
如申請專利範圍第1項所述之非揮發性半導體記憶體裝置，更包括：另一電容，配置於一電路中，該電路中透過連接至讀出之感測電路的資料感測點，從該複數個記憶單元讀出資料；其中該另一電容用於取代該奇數個鎖存電路其中一者。
如申請專利範圍第1項所述之非揮發性半導體記憶體裝置，其中每一該奇數個鎖存電路係連接至一資料感測點。
如申請專利範圍第1項所述之非揮發性半導體記憶體裝置，其中每一該奇數個鎖存電路係連接至該非揮發性半導體記憶體裝置之分頁緩衝器內之一鎖存電路的輸入/輸出端。
一種非揮發性半導體記憶體裝置之讀出方法，適用於一非揮發性半導體記憶體裝置，藉由從每一複數個記憶單元讀出三次以上之奇數次的資料以根據多數決法則決定並輸出一資料數值，其中該複數個記憶單元連接至對應字元線，並連接於複數條字元線以及複數條源極線之間，該非揮發性半導體記憶體裝置包括奇數個鎖存電路，該奇數為3以上，其中每一該奇數個鎖存電路包括一電容，每一該奇數個鎖存電路之該電容選擇性地依序保持從每一該複數個記憶單元讀出該奇數次之該資料其中一者的電壓，該讀出方法包括：在每一該奇數個鎖存電路之該電容選擇性地依序儲存從每一該複數個記憶單元讀出該奇數次之該資料其中一者的電壓之後，並聯連接該奇數個鎖存電路的電容，以及根據並聯連接之該奇數個鎖存電路的電容的合成電壓並藉由該多數決法則決定該資料數值。