WO2016031023A1 - 半導体記憶装置 - Google Patents

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WO2016031023A1
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transistor
inverter
semiconductor memory
memory device
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PCT/JP2014/072611
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宏充 駒井
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株式会社 東芝
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    • G11C7/106—Data output latches

Definitions

  • the present embodiment relates to a semiconductor memory device.
  • a NAND flash memory is known as a semiconductor memory device.
  • the semiconductor memory device includes a plurality of data latches and an inverter shared by the plurality of data latches.
  • the inverter is inserted between complementary buses sandwiching the plurality of data latches.
  • FIG. 1 shows an example of a block configuration of a semiconductor memory device according to an embodiment.
  • FIG. 2 shows an example of a basic configuration of a sense module according to an embodiment.
  • FIG. 3 shows an example of the circuit configuration of the sense unit according to one embodiment.
  • FIG. 4 shows an operation in which data is output from the data latch of the comparative example.
  • FIG. 5 shows an operation in which data is input to the data latch of the comparative example.
  • FIG. 6 shows a flow of an operation for outputting data from the data latch according to the embodiment.
  • FIG. 7 shows an operation in which data is output from the data latch of one embodiment.
  • FIG. 8 shows a flow of operations in which data is input to the data latch of one embodiment.
  • FIG. 9 illustrates an operation in which data is input to the data latch of one embodiment.
  • a semiconductor storage device such as a NAND flash memory includes, for example, a data latch.
  • the data latch temporarily holds data regarding the memory cell.
  • Each data latch is provided with, for example, a transistor for ensuring an operation margin of the data latch.
  • a plurality of data latches are provided, which greatly affects the data latch chip area.
  • the semiconductor device of the embodiment includes a plurality of data latches and an inverter shared by the plurality of data latches.
  • the inverter is inserted between complementary buses sandwiching a plurality of data latches.
  • the semiconductor memory device according to this embodiment will be described below.
  • the semiconductor memory device according to this embodiment is, for example, a NAND flash memory.
  • FIG. 1 shows an example of a block configuration of the semiconductor memory device according to the present embodiment.
  • the NAND flash memory 1 includes a memory cell array 10, a row decoder 11, a sense module 12, a column decoder 13, a core driver 14, a register 15, an input / output circuit 16, a voltage generation circuit 17, and a control.
  • a circuit 18 is provided.
  • the NAND flash memory 1 includes at least one set of a memory cell array 10 and a sense module 12.
  • the NAND flash memory 1 may include a plurality of these sets.
  • the memory cell array 10 includes a plurality of bit lines BL, a source line SL, and a plurality of word lines WL orthogonal to the bit lines BL.
  • the bit line BL extends in the column direction
  • the word line WL extends in the row direction.
  • a plurality of NAND strings arranged in the row direction are connected between each bit line BL and the source line SL.
  • Each NAND string includes a plurality of memory cell transistors MT connected in series and a set of select transistors ST connected in series at both ends thereof.
  • the NAND string is connected to the bit line BL and the source line SL via the selection transistors ST at both ends.
  • Each word line WL is connected to the gates of the memory cell transistors MT arranged in the row direction.
  • a select gate line SG is connected to the gates of the select transistors ST arranged in the row direction.
  • a plurality of memory cell transistors MT are arranged in a matrix on a plane.
  • the memory cell transistor MT functions as a memory cell.
  • the memory cell transistor MT includes, for example, a stacked structure of a control gate electrode and a floating gate electrode. In such a laminated structure, charges are injected into the floating gate electrode.
  • the memory cell transistor MT stores binary or multi-level data by changing the threshold value according to the amount of injected charge.
  • the memory cell transistor MT may include a MONOS (Metal-Oxide-Nitride-Oxide-Silicon) structure instead of the stacked structure. In the MONOS structure, electrons are trapped in the nitride film.
  • MONOS Metal-Oxide-Nitride-Oxide-Silicon
  • the row decoder 11 selects the memory cell transistor MT in the row direction. Specifically, the row decoder 11 selects one of the word lines WL at the time of data writing and reading. The row decoder 11 applies a necessary voltage to the selected word line WL and the non-selected word line WL.
  • Sense module 12 includes a sense unit SU.
  • a plurality of sense units SU are provided corresponding to the bit lines BL.
  • the sense unit SU senses and amplifies data read to the bit line BL when reading data.
  • the sense unit SU transfers write data to the bit line BL when writing data.
  • the column decoder 13 selects the memory cell transistor MT in the column direction. Specifically, the column decoder 13 selects one of the sense units SU when transferring write data and read data.
  • the voltage generation circuit 17 generates a voltage necessary for writing, reading, and erasing data in response to an instruction from the control circuit 18, for example.
  • the voltage generation circuit 17 supplies the generated voltage to the core driver 14.
  • the core driver 14 supplies a necessary voltage among the voltages supplied from the voltage generation circuit 17 to the row decoder 11 and the sense module 12 in response to an instruction from the control circuit 18, for example.
  • the voltage supplied from the core driver 14 is transferred to the word line WL by the row decoder 11 and applied to the bit line BL by the sense module 12.
  • the input / output circuit 16 controls input / output of signals to / from the controller or host device that accesses the NAND flash memory 1.
  • the register 15 holds commands and addresses received from the controller or the host device. Further, the register 15 transfers, for example, a row address to the row decoder 11 and the core driver 14 and transfers a column address to the column decoder 13.
  • the control circuit 18 controls the operation of the entire NAND flash memory 1 in accordance with a command received from the memory controller or the host device.
  • Various control signals in the following description are generated by the control circuit 18, for example.
  • FIG. 2 shows an example of the basic configuration of the sense module according to this embodiment.
  • the sense module 12 includes a plurality of sense units SU (SU 0 , SU 1 ... SU n-1 ) provided for each individual bit line BL.
  • the sense unit SU includes a sense circuit SA and a latch circuit LTC.
  • the latch circuit LTC includes a plurality of data latches LAT (LAT 0 , LAT 1 ... LAT m ⁇ 1 ) and an inverter IN shared by the plurality of data latches LAT. That is, one sense circuit SA is provided for each sense unit SU.
  • a plurality of data latches LAT and one inverter IN are provided for each sense circuit SA.
  • the sense circuit SA senses and amplifies data read to the bit line BL.
  • the data latch LAT temporarily holds read data from the bit line BL and write data to the bit line BL.
  • FIG. 3 shows an example of the circuit configuration of the sense unit according to the present embodiment.
  • each component is connected by buses BA and BB inside and outside the sense unit SU.
  • the bus BB is an internal bus wired in the sense unit SU
  • the bus BA is a bus connecting the sense units SU (SU 0 , SU 1 ... SU n-1 ).
  • a sense circuit SA and a plurality of data latches LAT are connected to the bus BB.
  • the sense circuit SA and the plurality of data latches LAT transmit and receive data via the bus BB.
  • the plurality of data latches LAT are also connected to the bus BBb.
  • the bus BBb is arranged on the opposite side of the bus BB via the inverter IN, and is a complementary bus to the bus BB.
  • the plurality of data latches LAT are sandwiched between complementary buses BB and BBb.
  • the plurality of sense units SU are connected to the bus BA.
  • the same number of page buffers PA as the sense units SU are connected to the bus BA. That is, n sense circuits SA and n page buffers PA share one bus BA.
  • the page buffer PA temporarily holds read data and write data in data units called “pages”.
  • the sense unit SU and the page buffer PA transmit and receive data via the bus BA. Further, the sense unit SU and the input / output circuit 16 of FIG. 1 perform data transmission / reception via the bus BA.
  • the bus BB and the bus BA are connected via the transistor 20.
  • Transistors 21 and 22 are connected to bus BB.
  • a transistor 31 is connected to the bus BA.
  • These transistors 20 to 21 and 31 are configured as, for example, low breakdown voltage n-channel MOS (Metal Oxide Semiconductor) transistors.
  • a plurality of sense units SU are connected to the bus BA by the transistor 20.
  • a control signal BSW is supplied to the gate of the transistor 20.
  • different control signals BSW (BSW 0 , BSW 1, ...)
  • BSW BSW 1
  • SU 0 , SU 1 ... SU n ⁇ 1 different control signals
  • the transistor 21 is connected to the power supply voltage (VDD) at one end of the current path, is connected to the bus BB at the other end, and receives the control signal BPC at the gate.
  • the transistor 22 is connected to the ground potential (GND, for example, 0 V) at one end of the current path, is connected to the bus BB at the other end, and receives the control signal BDC at the gate.
  • the transistors 21 and 22 function as a precharge circuit that charges the bus BB and a discharge circuit that discharges the bus BB, respectively.
  • the transistor 31 is connected to the power supply voltage (VDD) at one end of the current path, is connected to the bus BA at the other end, and receives the control signal APC at the gate.
  • the transistor 31 functions as a precharge circuit that charges the bus BA.
  • the sense circuit SA includes transistors 40 to 51 and a capacitor element 52.
  • the transistor 40 is configured as, for example, a high breakdown voltage n-channel MOS transistor.
  • the transistors 41 to 50 are configured as, for example, low breakdown voltage n-channel MOS transistors.
  • the transistor 51 is configured as a low breakdown voltage p-channel MOS transistor, for example.
  • the transistor 40 is connected to the corresponding bit line BL at one end of the current path, is connected to one end of the current path of the transistor 41 at the other end, and receives the control signal BLS at the gate.
  • the transistor 41 is connected to the node SCOM at the other end of the current path, and receives the control signal BLC at the gate.
  • the transistor 41 clamps the corresponding bit line BL to a potential according to the control signal BLC.
  • Transistors 42 to 45, 51 function as a bit line control circuit.
  • the bit line control circuit controls the potential of the bit line BL and senses data.
  • Transistor 51 is connected at one end of the current path to the power supply voltage (VDD), is connected to the node SSRC at the other end, is connected to the node DL 0 at the gate.
  • the transistor 42 is connected to the node SSRC at one end of the current path, is connected to the node SCOM at the other end, and receives the control signal BLX at the gate.
  • the transistor 44 is connected to the node SSRC at one end of the current path, is connected to the node SEN at the other end, and receives the control signal HLL at the gate.
  • the transistor 43 is connected to the node SEN at one end of the current path, is connected to the node SCOM at the other end, and receives the control signal XXL at the gate.
  • Transistor 45 is connected to the node SCOM at one end of the current path is connected to the node SRCGND (e.g. 0V) at the other end, it is connected to the node DL 0 at the gate.
  • the capacitor element 52 is connected to the node SEN at one electrode and receives the clock CLK at the other electrode.
  • Transistors 46 to 50 function as a strobe circuit.
  • the strobe circuit transfers the read data to the latch circuit LTC via the bus BB.
  • the transistor 46 is connected to the node SEN at one end of the current path, is connected to the bus BB at the other end, and receives the control signal BLQ at the gate.
  • the transistor 48 is connected to the bus BB at one end of the current path, is connected to one end of the current path of the transistor 47 at the other end, and receives the control signal STB at the gate.
  • the transistor 47 is connected to the ground potential (GND) at the other end of the current path, and is connected to the node SEN at the gate.
  • the transistor 49 is connected to the node SEN at one end of the current path, is connected to one end of the current path of the transistor 50 at the other end, and receives the control signal LSL at the gate.
  • the transistor 50 is connected to the ground potential (GND) at the other end of the current path, and is connected to the bus BB at the gate.
  • the latch circuit LTC includes transistors 60 (60 0 , 60 1 ... 60 m ⁇ 1 ) to 62 (62 0 , 62 1 ... 62 m ⁇ 1 ), transistors n60 (n60 0 , n60 1 ... N60). m-1 ) to n62 (n62 0 , n62 1 ... n62 m-1 ), and transistors 63 and 64.
  • Transistors 60 0, n60 0, 61 0 , n61 0, 62 0, n62 0 is included in the data latch LAT 0.
  • Transistors 60 1, n60 1, 61 1 , n61 1, 62 1, n62 1 is included in the data latch LAT 1.
  • the transistors 60 m ⁇ 1 , n60 m ⁇ 1 , 61 m ⁇ 1 , n61 m ⁇ 1 , 62 m ⁇ 1 , and n62 m ⁇ 1 are included in the data latch LAT m ⁇ 1 .
  • the transistors 63 and 64 are included in the inverter IN. These transistors 60, n60, 61, n61, 63 are configured as, for example, withstand voltage n-channel MOS transistors. Transistors 62, n62, and 64 are configured as, for example, low breakdown voltage p-channel MOS transistors.
  • each data latch LAT (LAT 0 , LAT 1 ,... LAT m ⁇ 1 )
  • the transistor 60 as the first transfer transistor connects one end of the data latch LAT to the bus BB.
  • the transistor n60 as the second transfer transistor connects the other end of the data latch LAT to the bus BBb.
  • the transistor 60 is connected to the bus BB at one end of the current path, and is connected to the node DL (DL 0 , DL 1 ... DL m ⁇ 1 ) as the first node at the other end.
  • the control signal SW (SW 0 , SW 1 ... SW m ⁇ 1 ) is received at.
  • the transistor n60 is connected to the bus BBb at one end of the current path, is connected to the node nDL (nDL 0 , nDL 1 ... NDL m ⁇ 1 ) as the second node at the other end, and has a control signal nSW (nSW) at the gate. 0 , nSW 1 ... NSW m ⁇ 1 ).
  • Each data latch LAT includes a first inverter including transistors 61 and 62 and a second inverter including transistors n61 and n62.
  • a flip-flop is configured by cross-coupling the inputs and outputs of the first and second inverters with each other.
  • the transistor 62 is connected to the power supply voltage (VDD) at one end of the current path, is connected to the node DL at the other end, and is connected to the node nDL at the gate.
  • the transistor 61 is connected to the node DL at one end of the current path, connected to the ground potential (GND) at the other end, and connected to the node nDL at the gate.
  • the transistor n62 is connected to the power supply voltage (VDD) at one end of the current path, connected to the node nDL at the other end, and connected to the node DL at the gate.
  • the transistor n61 is connected to the node nDL at one end of the current path, connected to the ground potential (GND) at the other end, and connected to the node DL at the gate.
  • the output of the first inverter and the input (node DL) of the second inverter are connected to the bus BB via the data transfer transistor 60.
  • the input of the first inverter and the output of the second inverter (node nDL) are connected to the bus BBb via the data transfer transistor n60.
  • each data latch LAT holds data at the node DL and holds its complementary data (inverted data) at the node nDL.
  • the inverter IN has an inverter configuration including the transistors 63 and 64. That is, the inverter IN is configured as a CMOS (Complementary Metal-Oxide Semiconductor) inverter including an n-channel MOS transistor (transistor 63) and a p-channel MOS transistor (transistor 64).
  • CMOS Complementary Metal-Oxide Semiconductor
  • the transistor 64 is connected to the power supply voltage (VDD) at one end of the current path, connected to the bus BBb at the other end, and connected to the bus BB at the gate.
  • the transistor 63 is connected to the bus BBb at one end of the current path, connected to the ground potential (GND) at the other end, and connected to the bus BB at the gate.
  • buses BB and BBb on both sides of the inverter IN are in a complementary relationship. That is, for example, when “0” data is held in the bus BB, “1” data complementary to the “0” data is held in the bus BBb.
  • the potential, voltage, or signal of “H” level indicates “1” data
  • the potential, voltage, or signal of “L” level indicates “0” data.
  • FIG. 4 FIG. 5, FIG. 7, and FIG. 9 below, the transistors that are the main operation targets are turned on, and the turned-off transistors are marked with ⁇ , and the turned-off transistors are marked with ⁇ . It is attached.
  • FIG. 4 shows an operation in which data is output from the data latch of the comparative example.
  • FIG. 5 shows an operation in which data is input to the data latch of the comparative example.
  • the data latch LAT 'of the comparative example includes transistors 60', n60 ', 61', n61 ', 62', n62 ', 63', and n63 '.
  • Transistors 60 'and n60' both connect the respective ends of the data latch LAT 'to the bus BB.
  • the transistors 61 'and 62' constitute a first inverter
  • the transistors n61 'and n62' constitute a second inverter.
  • a flip-flop is configured by cross-coupling the inputs and outputs of the first and second inverters with each other.
  • one end of the first and second inverters that is, one end of the current path of the transistors 62 'and n62' is connected to the power supply voltage (VDD) through the transistors 63 'and n63', respectively.
  • the transistors 63 'and n63' function as control transistors that suppress a through current from flowing through the first and second inverters.
  • “0” data is transferred from the data latch LAT ′ 0 to the data latch LAT ′ 1 .
  • the data latch LAT ′ 1 of the transfer destination is reset, and “1” data is held in the node DL ′ 1 .
  • 'and 0, data latch LAT''transistors 63 0' 0, n63 data latch LAT transistor 63 1 '1, n63' 1 is turned on.
  • the transistor 21 is turned on, the bus BB is precharged, and "1" data is held in the bus BB.
  • 0 'transistors 60 0' data latch LAT is turned on, from 0 'node DL 0' data latch LAT "0" data is outputted to the bus BB.
  • FIG. 6 shows a flow of an operation for outputting data from the data latch according to the present embodiment.
  • FIG. 7 shows an operation in which data is output from the data latch of this embodiment.
  • FIG. 8 shows a flow of an operation in which data is input to the data latch of this embodiment.
  • FIG. 9 shows an operation in which data is input to the data latch of this embodiment.
  • the bus BB is charged by precharging (S11). That is, the control signal BPC of “H” level is given to the transistor 21 and the transistor 21 is turned on. As a result, the bus BB is charged and “1” data is held in the bus BB.
  • the bus BBb holds “0” data complementary to the “1” data of the bus BB.
  • the data latch LAT 1 is reset and “1” data is held in the node DL 1 (S12). Specifically, the transistors 60 1 and n60 1 are turned on while the bus BB is precharged as described above. When the node DL 1 is charged, the transistors 60 1 and n60 1 are turned off.
  • the node is in DL 1 "1" data is held, the node NDL 1 "0" data complementary to node DL 1 of "1" data is held.
  • an “L” level voltage is applied to the gates of the transistors 61 1 and 62 1 of the first inverter.
  • the transistor 61 1 is turned off, the transistor 62 1 is turned on.
  • an “H” level voltage is applied to each gate of the transistors n61 1 and n62 1 of the second inverter. Accordingly, the transistor n61 1 is turned on and the transistor n62 1 is turned off.
  • the data latch LAT transistor 60 "H" level control signal SW 0 of 0 of 0 is given, the transistor 60 0 is turned on (S13). At this time, the transistor n60 0 remains off.
  • the flow of operation branches according to the data held by the node DL 0 (S14).
  • the data held by the node DL 0 is “0”. Therefore, the “0” data of the node DL 0 is output to the bus BB (S15y).
  • the “1” data of the node DL 0 is output to the bus BB (S15n).
  • the control signals SW 1 and nSW 1 of “H” level are respectively applied to the transistors 60 1 and n60 1 of the data latch LAT 1 , and the transistors 60 1 and n60 1 are turned on. Turned on (S16). As a result, “0” data output from the data latch LAT 0 is input to the node DL 1 of the data latch LAT 1 via the bus BB. “1” data complementary to the “0” data of the node DL 1 is input to the node nDL 1 via the bus BBb (S17).
  • the intermediate potential included in the node DL 1 is a potential lower than the power supply voltage (VDD), for example, can not be left completely to turn on the transistors n61 1, fully the potential of the level that does not turn off.
  • the intermediate potential of the node DL 1 is a potential between a potential at which the transistor n61 1 is completely turned on and a potential at which the transistor n61 1 is completely turned off. Accordingly, the current driving force of the transistor n61 1 is reduced. Therefore, the through current is prevented from flowing from the power supply voltage (VDD) to the ground potential (GND) through the transistors n62 1 and n61 1 .
  • the transistor 64 via bus BBb, transistors n60 1, via a transistor n61 1, through current that flows is suppressed and the power supply voltage (VDD) to the ground potential (GND). That is, the transistor n61 1 functions as a control transistor.
  • the intermediate potential of the node nDL 1 is higher than the ground potential (GND).
  • the transistor 62 1 cannot be completely turned on, but is a potential that does not completely turn off. That is, the intermediate potential included in the node DL 1 is a potential between the potential to completely turn on the transistor 62 1, completely potential to turn off. Accordingly, the current driving force of the transistor 62 1 is reduced. Therefore, the through current is prevented from flowing from the power supply voltage (VDD) to the ground potential (GND) via the transistors 62 1 and 61 1 . Furthermore, the transistors 62 1, via bus BB and the transistor 60 0 through current that flows is suppressed and through the transistor 61 0 from the power supply voltage (VDD) to the ground potential (GND). That is, the transistor 62 1 functions as a control transistor.
  • the potential of the node DL 1 is the potential of the "0" data input from the bus BB, via the intermediate potential toward the potential of the "0" data.
  • Potential consuming node DL 1 is gradually off the transistor n61 1, is gradually turn on the transistor n62 1. As a result, the potential of the node nDL 1 moves toward the potential of “1” data.
  • the potential of the node nDL 1 also goes to the potential of “1” data via the intermediate potential also by the potential of “1” data input from the bus BBb.
  • Potential consuming node NDL 1 gradually turns on the transistor 61 1, is gradually off the transistor 62 1.
  • the potential of the node DL further towards the potential of the "0" data.
  • the potentials of the nodes DL 1 and nDL 1 start to change depending on the data output from the data latch LAT 0 to the buses BB and BBb.
  • the potentials of the nodes DL 1 and nDL 1 that have started to change further promote changes in the potentials of the other nodes DL 1 and nDL 1 , respectively.
  • the potentials of the nodes DL 1 and nDL 1 transition to the potential of “0” data and the potential of “1” data, respectively, and the transitioned state is fixed.
  • the transistor 61, n62 is on and the transistor n61,62 is off.
  • the transistors 61 and n62 function as control transistors.
  • transistors 61, n61,62, n62 are all capable of functioning as a control transistor.
  • the transistor that has been turned on from the beginning functions as a control transistor when data is switched.
  • the NAND flash memory 1 includes a plurality of data latches LAT and an inverter IN shared by the plurality of data latches LAT.
  • the inverter IN is inserted between complementary buses BB and BBb that sandwich the plurality of data latches LAT.
  • the data latch LAT ′ of the comparative example described above includes control transistors, that is, transistors 63 ′ and n63 ′.
  • the control transistor is turned off when data is input to the data latch LAT ′, thereby suppressing a through current from flowing through the first and second inverters of the data latch LAT ′. Further, it is possible to suppress a through current from flowing between the two first and second inverters of the data latches LAT ′ 0 and LAT ′ 1 via the bus BB.
  • the currents of any of the transistors 62 and 61 included in the first inverter of the data latch LAT and any of the transistors n62 and n61 included in the second inverter when data is input to the data latch LAT, the currents of any of the transistors 62 and 61 included in the first inverter of the data latch LAT and any of the transistors n62 and n61 included in the second inverter.
  • the driving force is reduced and the through current is suppressed. That is, these transistors function as control transistors. Therefore, it is possible to suppress a through current from flowing through the first and second inverters, and to obtain an operation margin of the data latch LAT.
  • any of the transistors 62 and 61 included in the first inverter of the data latch LAT and any of the transistors n62 and n61 included in the second inverter function as control transistors. Therefore, the operation margin of the data latch LAT can be obtained without separately providing a control transistor, and the number of transistors in the data latch LAT can be reduced. Therefore, the area occupied by the data latch LAT can be reduced.
  • the NAND flash memory 1 includes the inverter IN shared by the plurality of data latches LAT and the complementary buses BB and BBb sandwiching the plurality of data latches LAT. An operating margin has been obtained.
  • the channel length L of the transistors 61 ′, n61 ′, 62 ′, n62 ′ is increased. There must be.
  • the threshold voltages (absolute values) of the transistors 61 ', n61', 62 ', and n62' are increased, and the current drivability is likely to decrease due to the decrease in the potentials (absolute values) of the nodes DL 'and nDL'.
  • the data latch LAT is sandwiched between the complementary buses BB and BBb, and the transistors 61, n61, 62, and n62 of the first and second inverters have the function of a control transistor. Therefore, for example, even when the channel length L of the transistors 61, n61, 62, and n62 is set to the minimum dimension, a sufficient operation margin can be secured in the data latch LAT. Therefore, the area occupied by the data latch LAT can be further reduced.
  • the size of the transistors 61, n61, 62, and n62 is not restricted at least for the purpose of securing an operation margin. Therefore, the sizes of the transistors 61, n61, 62, and n62 can be selected relatively freely.
  • the transistors 61, n61, 62, and n62 can be configured to have a single size. Therefore, circuit design and manufacture are facilitated.
  • the present embodiment by reducing the channel width W of the transistors 61, n61, 62, and n62, the currents of the transistors 61, n61, 62, and n62 due to the decrease in the potential (absolute value) of the nodes DL and nDL.
  • the driving force tends to decrease. Therefore, an operation margin in the data latch LAT can be further obtained.
  • the area occupied by the data latch LAT is further reduced.
  • the data latch LAT includes two transistors 62 and 61 included in the first inverter, two transistors n62 and n61 included in the second inverter, and complementary buses BB and BBb. And two transistors 60 and n60 connecting the data latch LAT.
  • the data latch LAT ′ of the comparative example includes transistors 62 ′ and 61 ′ of the first inverter, transistors n62 ′ and n61 ′ of the second inverter, and transistors 60 ′ and 60 ′ that connect the bus BB and the data latch LAT ′.
  • transistors 63 ′ and n63 ′ are included as control transistors. That is, the number of transistors in the data latch LAT ′ is, for example, eight.
  • the number of transistors in the data latch LAT can be reduced to, for example, six.
  • the sense module 12 when the number of sense circuits SA is n and the number of data latches LAT included in the latch circuit LTC is m, the sense module 12 has (6m + 2) ⁇ n Including transistors.
  • the number of transistors included in the sense module 12 is, for example, 512.
  • the number of transistors of this embodiment is reduced by 20% compared to the comparative example.
  • the number of transistors can be reduced as compared with, for example, using the data latch LAT ′ of the comparative example. Therefore, the chip area of the NAND flash memory 1 can be reduced.
  • a plurality of data latches LAT are included in the NAND flash memory 1, and the data latch LAT has a great influence on the chip area.
  • both the transistors 60 and n60 are turned on.
  • the nodes DL and nDL have a potential between a potential at which the transistor that is turned on among the transistors 61, n61, 62, and n62 of the first and second inverters is kept on and a potential at which the transistor is turned off.
  • the present invention is not limited thereto.
  • the circuit configuration and the like of the sense circuit can be selected as appropriate.
  • the number of sense circuits and latch circuits included in the sense module and the number of data latches and inverters included in the latch circuit are arbitrary. For example, a plurality of inverters may be included in the latch circuit. If the number of inverters is less than the number of data latches, the effect of reducing the number of transistors included in the data latch can be obtained.
  • the semiconductor memory device of the embodiment may be a NAND flash memory in which memory cells are two-dimensionally arranged, or may be a NAND flash memory in which memory cells are three-dimensionally stacked.
  • the semiconductor memory device is a NAND flash memory
  • the present invention is not limited to this.
  • the semiconductor memory device may not be a flash memory, and may be another DRAM (Dynamic Random Access Memory) or the like, for example.
  • NAND flash memory semiconductor memory device
  • BA semiconductor memory device
  • BB semiconductor memory device
  • BBb bus DL node (first node) IN inverter
  • LAT data latch LTC latch circuit
  • MT memory cell transistor nDL node (second node)

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Abstract

　実施形態にかかる半導体記憶装置によれば、複数のデータラッチと、前記複数のデータラッチに共有されるインバータと、を備え、前記インバータは、前記複数のデータラッチを挟む相補のバス間に挿入されている。

Description

半導体記憶装置
　本実施形態は、半導体記憶装置に関する。
　半導体記憶装置として、例えばＮＡＮＤ型フラッシュメモリ等が知られている。
米国特許８，３６３，４８６号明細書
　回路構成が改良された半導体記憶装置を提供する。
　実施形態にかかる半導体記憶装置によれば、複数のデータラッチと、前記複数のデータラッチに共有されるインバータと、を備える。前記インバータは、前記複数のデータラッチを挟む相補のバス間に挿入されている。
図１は、一実施形態に係る半導体記憶装置のブロック構成の例を示す。 図２は、一実施形態に係るセンスモジュールの基本構成の例を示す。 図３は、一実施形態に係るセンスユニットの回路構成の例を示す。 図４は、比較例のデータラッチからデータが出力される動作を示す。 図５は、比較例のデータラッチへとデータが入力される動作を示す。 図６は、一実施形態に係るデータラッチからデータを出力する動作のフローを示す。 図７は、一実施形態のデータラッチからデータが出力される動作を示す。 図８は、一実施形態のデータラッチへとデータが入力される動作のフローを示す。 図９は、一実施形態のデータラッチへとデータが入力される動作を示す。
　ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置は、例えばデータラッチを備える。データラッチは、メモリセルに関するデータを一時的に保持する。個々のデータラッチには、例えばデータラッチの動作マージンを確保するトランジスタ等が設けられている。
　半導体記憶装置において、データラッチは複数設けられ、データラッチのチップ面積に与える影響は大きい。
　以下に述べる実施形態によれば、動作マージンを確保しつつ、データラッチの占める面積を削減することができる。すなわち、実施形態の半導体装置は、複数のデータラッチと、複数のデータラッチに共有されるインバータと、を備える。インバータは、複数のデータラッチを挟む相補のバス間に挿入されている。
　かかる実施形態について、図面を参照して以下に説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は必要に応じて行う。
　＜一実施形態＞
　以下に、本実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、例えばＮＡＮＤ型フラッシュメモリである。
　（１）半導体記憶装置の構成例
　図１を用いて、本実施形態に係る半導体記憶装置としてのＮＡＮＤ型フラッシュメモリ１の構成例について説明する。図１は、本実施形態に係る半導体記憶装置のブロック構成の例を示す。
　図１に示されるように、ＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、ロウデコーダ１１、センスモジュール１２、カラムデコーダ１３、コアドライバ１４、レジスタ１５、入出力回路１６、電圧発生回路１７、及び制御回路１８を備えている。ＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０とセンスモジュール１２との組を少なくとも１つ以上備える。ＮＡＮＤ型フラッシュメモリ１が、これらの組を複数備えていてもよい。
　メモリセルアレイ１０は、複数のビット線ＢＬと、ソース線ＳＬと、ビット線ＢＬに直交する複数のワード線ＷＬとを含む。ビット線ＢＬはカラム方向に延び、ワード線ＷＬはロウ方向に延びる。それぞれのビット線ＢＬとソース線ＳＬとの間には、ロウ方向に並ぶ複数のＮＡＮＤストリングが接続される。個々のＮＡＮＤストリングは、直列接続された複数のメモリセルトランジスタＭＴと、それらの両端に直列に接続された選択トランジスタＳＴの組と、を含む。ＮＡＮＤストリングは、両端の選択トランジスタＳＴを介してビット線ＢＬ及びソース線ＳＬに接続される。個々のワード線ＷＬは、ロウ方向に並ぶメモリセルトランジスタＭＴのゲートに接続される。ロウ方向に並ぶ選択トランジスタＳＴのゲートには、セレクトゲート線ＳＧが接続される。このように、メモリセルアレイ１０内には、複数のメモリセルトランジスタＭＴが平面にマトリクス状に配列される。ＮＡＮＤ型フラッシュメモリ１において、メモリセルトランジスタＭＴはメモリセルとして機能する。
　メモリセルトランジスタＭＴは、例えば、制御ゲート電極と浮遊ゲート電極との積層構造を含む。かかる積層構造において、浮遊ゲート電極には電荷が注入される。メモリセルトランジスタＭＴは、注入された電荷量によって、その閾値が変化することで、２値、あるいは多値データを記憶する。メモリセルトランジスタＭＴは、上記積層構造に替えて、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）構造を含んでいても良い。ＭＯＮＯＳ構造においては、窒化膜に電子がトラップされる。
　ロウデコーダ１１は、メモリセルトランジスタＭＴをロウ方向において選択する。具体的には、ロウデコーダ１１は、データの書き込み、及び読み出し時において、いずれかのワード線ＷＬを選択する。また、ロウデコーダ１１は、選択されたワード線ＷＬ及び非選択のワード線ＷＬに、必要な電圧を印加する。
　センスモジュール１２は、センスユニットＳＵを備える。センスユニットＳＵは、ビット線ＢＬに対応して複数設けられている。センスユニットＳＵは、データの読み出し時には、ビット線ＢＬに読み出されたデータのセンスおよび増幅を行う。センスユニットＳＵは、データの書き込み時には、ビット線ＢＬへの書き込みデータの転送を行う。
　カラムデコーダ１３は、メモリセルトランジスタＭＴをカラム方向において選択する。具体的には、カラムデコーダ１３は、書き込みデータ及び読み出しデータの転送時において、いずれかのセンスユニットＳＵを選択する。
　電圧発生回路１７は、例えば制御回路１８の命令に応答して、データの書き込み、読み出し、及び消去に必要な電圧を生成する。電圧発生回路１７は、生成した電圧をコアドライバ１４に供給する。
　コアドライバ１４は、例えば制御回路１８の命令に応答して、電圧発生回路１７から供給された電圧のうち、必要な電圧をロウデコーダ１１及びセンスモジュール１２に供給する。コアドライバ１４から供給された電圧は、ロウデコーダ１１によってワード線ＷＬに転送され、センスモジュール１２によってビット線ＢＬに印加される。
　入出力回路１６は、ＮＡＮＤ型フラッシュメモリ１にアクセスするコントローラまたはホスト機器との間の信号の入出力を制御する。
　レジスタ１５は、コントローラまたはホスト機器から受信したコマンドやアドレス等を保持する。また、レジスタ１５は、例えばロウアドレスをロウデコーダ１１及びコアドライバ１４に転送し、カラムアドレスをカラムデコーダ１３に転送する。
　制御回路１８は、メモリコントローラまたはホスト機器から受信したコマンドに従って、ＮＡＮＤ型フラッシュメモリ１全体の動作を制御する。以下の説明における種々の制御信号は、例えば制御回路１８によって生成される。
　（２）センスモジュールの構成例
　図２及び図３を用いて、ＮＡＮＤ型フラッシュメモリ１のセンスモジュール１２の構成例について説明する。
　[センスモジュールの基本構成]
　図２は、本実施形態に係るセンスモジュールの基本構成の例を示す。
　図２に示されるように、センスモジュール１２は、個々のビット線ＢＬごとに設けられる複数のセンスユニットＳＵ（ＳＵ０，ＳＵ１・・・ＳＵｎ－１）を備える。センスユニットＳＵは、センス回路ＳＡとラッチ回路ＬＴＣとを含む。ラッチ回路ＬＴＣは、複数のデータラッチＬＡＴ（ＬＡＴ０，ＬＡＴ１・・・ＬＡＴｍ－１）と、複数のデータラッチＬＡＴに共有されるインバータＩＮとを含む。つまり、センスユニットＳＵごとに１つのセンス回路ＳＡが設けられる。また、センス回路ＳＡごとに複数のデータラッチＬＡＴ、及び１つのインバータＩＮが設けられる。具体的には、センスモジュール１２は、例えば１６個（ｎ＝１６）のセンスユニットＳＵを含む。センスユニットＳＵは、例えば５個（ｍ＝５）のデータラッチＬＡＴを含む。
　センス回路ＳＡは、ビット線ＢＬに読み出されたデータのセンスおよび増幅を行う。データラッチＬＡＴは、ビット線ＢＬからの読み出しデータ、及びビット線ＢＬへの書き込みデータを一時的に保持する。
　[センスユニットの構成]
　図３は、本実施形態に係るセンスユニットの回路構成の例を示す。
　図３に示されるように、センスユニットＳＵ内外においては、バスＢＡ，ＢＢにより各構成要素が接続される。バスＢＢは、センスユニットＳＵ内に配線される内部バスであり、バスＢＡは、センスユニットＳＵ（ＳＵ０，ＳＵ１・・・ＳＵｎ－１）間を接続するバスである。
　センスユニットＳＵ内では、センス回路ＳＡ及び複数のデータラッチＬＡＴが、バスＢＢに接続される。センス回路ＳＡと複数のデータラッチＬＡＴとは、バスＢＢを介してデータの送受信を行う。複数のデータラッチＬＡＴは、また、バスＢＢｂに接続される。バスＢＢｂは、インバータＩＮを介してバスＢＢの反対側に配置されており、バスＢＢとは相補のバスである。複数のデータラッチＬＡＴは、相補のバスＢＢ，ＢＢｂに挟まれる。
　複数のセンスユニットＳＵは、バスＢＡに接続される。バスＢＡには、また、センスユニットＳＵと同数のページバッファＰＡが接続される。つまり、ｎ個のセンス回路ＳＡと、ｎ個のページバッファＰＡとが、１つのバスＢＡを共有する。ページバッファＰＡは、読み出しデータ及び書き込みデータを、“ページ”とよばれるデータ単位で一時的に保持する。センスユニットＳＵとページバッファＰＡとは、バスＢＡを介してデータの送受信を行う。また、センスユニットＳＵと、図１の入出力回路１６とは、バスＢＡを介してデータの送受信を行う。
　バスＢＢとバスＢＡとは、トランジスタ２０を介して接続される。バスＢＢには、トランジスタ２１，２２が接続される。バスＢＡには、トランジスタ３１が接続される。これらのトランジスタ２０～２１，３１は、例えば低耐圧ｎチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタとして構成される。
　トランジスタ２０により、複数のセンスユニットＳＵがバスＢＡに接続される。トランジスタ２０のゲートには、制御信号ＢＳＷが与えられる。ここで、センスユニットＳＵが１つずつバスＢＡに接続されるよう、センスユニットＳＵ（ＳＵ０，ＳＵ１・・・ＳＵｎ－１）ごとに、異なる制御信号ＢＳＷ（ＢＳＷ０，ＢＳＷ１・・・ＢＳＷｎ－１）が振り分けられる。このように、トランジスタ２０は、バススイッチ回路として機能する。
　トランジスタ２１は、電流経路の一端において電源電圧（ＶＤＤ）に接続され、他端においてバスＢＢに接続され、ゲートにおいて制御信号ＢＰＣを受け取る。トランジスタ２２は、電流経路の一端において接地電位（ＧＮＤ、例えば０Ｖ）に接続され、他端においてバスＢＢに接続され、ゲートにおいて制御信号ＢＤＣを受け取る。トランジスタ２１，２２は、それぞれ、バスＢＢを充電するプリチャージ回路、及びバスＢＢを放電するディスチャージ回路として機能する。
　トランジスタ３１は、電流経路の一端において電源電圧（ＶＤＤ）に接続され、他端においてバスＢＡに接続され、ゲートにおいて制御信号ＡＰＣを受け取る。トランジスタ３１は、バスＢＡを充電するプリチャージ回路として機能する。
　　（センス回路）
　センス回路ＳＡは、トランジスタ４０～５１、及びキャパシタ素子５２を備えている。トランジスタ４０は、例えば高耐圧ｎチャネルＭＯＳトランジスタとして構成される。トランジスタ４１～５０は、例えば低耐圧ｎチャネルＭＯＳトランジスタとして構成される。トランジスタ５１は、例えば低耐圧ｐチャネルＭＯＳトランジスタとして構成される。
　トランジスタ４０は、電流経路の一端において対応するビット線ＢＬに接続され、他端においてトランジスタ４１の電流経路の一端に接続され、ゲートにおいて制御信号ＢＬＳを受け取る。トランジスタ４１は、電流経路の他端においてノードＳＣＯＭに接続され、ゲートにおいて制御信号ＢＬＣを受け取る。トランジスタ４１は、対応するビット線ＢＬを、制御信号ＢＬＣに応じた電位にクランプする。
　トランジスタ４２～４５，５１は、ビット線制御回路として機能する。ビット線制御回路は、ビット線ＢＬの電位を制御すると共に、データをセンスする。
　トランジスタ５１は、電流経路の一端において電源電圧（ＶＤＤ）に接続され、他端においてノードＳＳＲＣに接続され、ゲートにおいてノードＤＬ０に接続される。トランジスタ４２は、電流経路の一端においてノードＳＳＲＣに接続され、他端においてノードＳＣＯＭに接続され、ゲートにおいて制御信号ＢＬＸを受け取る。トランジスタ４４は、電流経路の一端においてノードＳＳＲＣに接続され、他端においてノードＳＥＮに接続され、ゲートにおいて制御信号ＨＬＬを受け取る。トランジスタ４３は、電流経路の一端においてノードＳＥＮに接続され、他端においてノードＳＣＯＭに接続され、ゲートにおいて制御信号ＸＸＬを受け取る。トランジスタ４５は、電流経路の一端においてノードＳＣＯＭに接続され、他端においてノードＳＲＣＧＮＤ（例えば０Ｖ）に接続され、ゲートにおいてノードＤＬ０に接続される。
　キャパシタ素子５２は、一方電極においてノードＳＥＮに接続され、他方電極においてクロックＣＬＫを受け取る。
　トランジスタ４６～５０は、ストローブ回路として機能する。ストローブ回路は、バスＢＢを介して読み出しデータをラッチ回路ＬＴＣに転送する。
　トランジスタ４６は、電流経路の一端においてノードＳＥＮに接続され、他端においてバスＢＢに接続され、ゲートにおいて制御信号ＢＬＱを受け取る。トランジスタ４８は、電流経路の一端においてバスＢＢに接続され、他端においてトランジスタ４７の電流経路の一端に接続され、ゲートにおいて制御信号ＳＴＢを受け取る。トランジスタ４７は、電流経路の他端において接地電位（ＧＮＤ）に接続され、ゲートにおいてノードＳＥＮに接続される。トランジスタ４９は、電流経路の一端においてノードＳＥＮに接続され、他端においてトランジスタ５０の電流経路の一端に接続され、ゲートにおいて制御信号ＬＳＬを受け取る。トランジスタ５０は、電流経路の他端において接地電位（ＧＮＤ）に接続され、ゲートにおいてバスＢＢに接続される。
　　（ラッチ回路）
　ラッチ回路ＬＴＣは、トランジスタ６０（６００，６０１・・・６０ｍ－１）～６２（６２０，６２１・・・６２ｍ－１）、トランジスタｎ６０（ｎ６００，ｎ６０１・・・ｎ６０ｍ－１）～ｎ６２（ｎ６２０，ｎ６２１・・・ｎ６２ｍ－１）、及びトランジスタ６３，６４を備える。トランジスタ６００，ｎ６００，６１０，ｎ６１０，６２０，ｎ６２０は、データラッチＬＡＴ０に含まれる。トランジスタ６０１，ｎ６０１，６１１，ｎ６１１，６２１，ｎ６２１は、データラッチＬＡＴ１に含まれる。以下同様に、トランジスタ６０ｍ－１，ｎ６０ｍ－１，６１ｍ－１，ｎ６１ｍ－１，６２ｍ－１，ｎ６２ｍ－１は、データラッチＬＡＴｍ－１に含まれる。トランジスタ６３，６４は、インバータＩＮに含まれる。これらのトランジスタ６０，ｎ６０，６１，ｎ６１，６３は、例えば耐圧ｎチャネルＭＯＳトランジスタとして構成される。トランジスタ６２，ｎ６２，６４は、例えば低耐圧ｐチャネルＭＯＳトランジスタとして構成される。
　それぞれのデータラッチＬＡＴ（ＬＡＴ０，ＬＡＴ１，・・・ＬＡＴｍ－１）において、第１転送トランジスタとしてのトランジスタ６０は、データラッチＬＡＴの一端をバスＢＢに接続する。第２転送トランジスタとしてのトランジスタｎ６０は、データラッチＬＡＴの他端をバスＢＢｂに接続する。
　より具体的には、トランジスタ６０は、電流経路の一端においてバスＢＢに接続され、他端において第１ノードとしてのノードＤＬ（ＤＬ０，ＤＬ１・・・ＤＬｍ－１）に接続され、ゲートにおいて制御信号ＳＷ（ＳＷ０，ＳＷ１・・・ＳＷｍ－１）を受け取る。トランジスタｎ６０は、電流経路の一端においてバスＢＢｂに接続され、他端において第２ノードとしてのノードｎＤＬ（ｎＤＬ０，ｎＤＬ１・・・ｎＤＬｍ－１）に接続され、ゲートにおいて制御信号ｎＳＷ（ｎＳＷ０，ｎＳＷ１・・・ｎＳＷｍ－１）を受け取る。
　それぞれのデータラッチＬＡＴは、トランジスタ６１，６２を含む第１インバータと、トランジスタｎ６１，ｎ６２を含む第２インバータとを備える。また、第１、第２インバータの入力と出力とが互いにクロスカップリングされることで、フリップフロップが構成される。
　より具体的には、トランジスタ６２は、電流経路の一端において電源電圧（ＶＤＤ）に接続され、他端においてノードＤＬに接続され、ゲートにおいてノードｎＤＬに接続される。トランジスタ６１は、電流経路の一端においてノードＤＬに接続され、他端において接地電位（ＧＮＤ）に接続され、ゲートにおいてノードｎＤＬに接続される。トランジスタｎ６２は、電流経路の一端において電源電圧（ＶＤＤ）に接続され、他端においてノードｎＤＬに接続され、ゲートにおいてノードＤＬに接続される。トランジスタｎ６１は、電流経路の一端においてノードｎＤＬに接続され、他端において接地電位（ＧＮＤ）に接続され、ゲートにおいてノードＤＬに接続される。このように、第１インバータの出力及び第２インバータの入力（ノードＤＬ）が、データ転送用のトランジスタ６０を介してバスＢＢに接続される。また、第１インバータの入力及び第２インバータの出力（ノードｎＤＬ）が、データ転送用のトランジスタｎ６０を介してバスＢＢｂに接続される。
　以上により、それぞれのデータラッチＬＡＴは、データをノードＤＬで保持し、その相補のデータ（反転データ）をノードｎＤＬで保持する。
　インバータＩＮは、トランジスタ６３，６４を含むインバータの構成を備える。すなわち、インバータＩＮは、ｎチャネルＭＯＳトランジスタ（トランジスタ６３）と、ｐチャネルＭＯＳトランジスタ（トランジスタ６４）とを含むＣＭＯＳ（Complementary Metal-Oxide Semiconductor）インバータとして構成される。
　より具体的には、トランジスタ６４は、電流経路の一端において電源電圧（ＶＤＤ）に接続され、他端においてバスＢＢｂに接続され、ゲートにおいてバスＢＢに接続される。トランジスタ６３は、電流経路の一端においてバスＢＢｂに接続され、他端において接地電位（ＧＮＤ）に接続され、ゲートにおいてバスＢＢに接続される。
　以上により、インバータＩＮを挟んで両側のバスＢＢ，ＢＢｂが相補の関係となる。すなわち、例えばバスＢＢに“０”データが保持されると、バスＢＢｂには“０”データと相補の“１”データが保持される。
　（３）センスモジュールの動作例
　図４から図９を用いて、ＮＡＮＤ型フラッシュメモリ１のセンスモジュール１２の動作例について説明する。
　以下は、センスモジュール１２の１つのデータラッチＬＡＴから他のデータラッチＬＡＴへとデータが転送される動作の説明である。つまり、かかる動作においては、１つのデータラッチＬＡＴからバスＢＢにデータが出力され、この出力されたデータが他のデータラッチＬＡＴへと入力される。かかる動作は、比較例のセンスモジュールの動作と対比させて説明される。
　以下において、“Ｈ”レベル（例えばＶＤＤ）の電位、電圧、または信号が“１”データを示すとし、“Ｌ”レベル（例えばＧＮＤ）の電位、電圧、または信号が“０”データを示すとする。また、以下の図４、図５、図７、図９において、主な動作対象のトランジスタであって、オンしているトランジスタには〇印が、オフしているトランジスタには×印が、それぞれ付されている。
　[比較例のセンスモジュールの動作例]
　図４は、比較例のデータラッチからデータが出力される動作を示す。図５は、比較例のデータラッチへとデータが入力される動作を示す。
　図４に示されるように、比較例のデータラッチＬＡＴ’は、トランジスタ６０’，ｎ６０’，６１’，ｎ６１’，６２’，ｎ６２’，６３’，ｎ６３’を含む。トランジスタ６０’，ｎ６０’は、データラッチＬＡＴ’のそれぞれの端を共にバスＢＢに接続する。トランジスタ６１’，６２’で第１インバータが構成され、トランジスタｎ６１’，ｎ６２’で第２インバータが構成される。また、第１、第２インバータの入力と出力とが互いにクロスカップリングされることで、フリップフロップが構成される。このとき、第１、第２インバータの一端、つまり、トランジスタ６２’，ｎ６２’の電流経路の一端は、トランジスタ６３’，ｎ６３’をそれぞれ介して、電源電圧（ＶＤＤ）に接続されている。トランジスタ６３’，ｎ６３’は、第１、第２インバータに貫通電流が流れることを抑制する制御トランジスタとして機能する。
　例えば、データラッチＬＡＴ’０からデータラッチＬＡＴ’１へと“０”データが転送される。転送先のデータラッチＬＡＴ’１はリセットされており、ノードＤＬ’１には“１”データが保持されている。この状態において、データラッチＬＡＴ’０のトランジスタ６３’０，ｎ６３’０と、データラッチＬＡＴ’１のトランジスタ６３’１，ｎ６３’１とはオンされている。
　まず、トランジスタ２１がオンされ、バスＢＢがプリチャージされて、バスＢＢに“１”データが保持される。
　次に、データラッチＬＡＴ’０のトランジスタ６０’０がオンされ、データラッチＬＡＴ’０のノードＤＬ’０から“０”データがバスＢＢへと出力される。
　図５に示されるように、続いて、データラッチＬＡＴ’１のトランジスタ６０’１がオンされる。これにより、データラッチＬＡＴ’０から出力された“０”データが、データラッチＬＡＴ’１のノードＤＬ’１へと入力される。このとき、トランジスタ６３’１がオフされ、トランジスタ６３’１，６２’１，６１’１を介して電源電圧（ＶＤＤ）から接地電位（ＧＮＤ）へと貫通電流が流れることが抑制される。さらには、トランジスタ６３’１，６２’１から、バスＢＢ及びトランジスタ６０’０を経由し、トランジスタ６１’０を介して、電源電圧（ＶＤＤ）から接地電位（ＧＮＤ）へと貫通電流が流れることが抑制される。ノードＤＬ’１上の“０”データは、第２インバータを介してノードｎＤＬ’１に“１”データを保持させる。トランジスタｎ６０’１はオフのままである。
　[本実施形態のセンスモジュールの動作例]
　図６は、本実施形態に係るデータラッチからデータを出力する動作のフローを示す。図７は、本実施形態のデータラッチからデータが出力される動作を示す。図８は、本実施形態のデータラッチへとデータが入力される動作のフローを示す。図９は、本実施形態のデータラッチへとデータが入力される動作を示す。
　以下は、例えばデータラッチＬＡＴ０からデータラッチＬＡＴ１へと“０”データが転送される場合の説明である。
　図６及び図７に示されるように、プリチャージによりバスＢＢが充電される（Ｓ１１）。すなわち、トランジスタ２１に“Ｈ”レベルの制御信号ＢＰＣが与えられ、トランジスタ２１がオンされる。これにより、バスＢＢが充電されて、バスＢＢに“１”データが保持される。バスＢＢｂには、バスＢＢの“１”データと相補の“０”データが保持される。
　次に、データラッチＬＡＴ１がリセットされ、ノードＤＬ１に“１”データが保持される（Ｓ１２）。具体的には、上述のようにバスＢＢがプリチャージされた状態で、トランジスタ６０１，ｎ６０１がオンされる。ノードＤＬ１がチャージされたらトランジスタ６０１，ｎ６０１がオフされる。
　上記動作によって、ノードＤＬ１には“１”データが保持され、ノードｎＤＬ１にはノードＤＬ１の“１”データと相補の“０”データが保持される。これにより、第１インバータのトランジスタ６１１，６２１の各ゲートには、“Ｌ”レベルの電圧が印加される。よって、トランジスタ６１１はオフし、トランジスタ６２１はオンする。また、第２インバータのトランジスタｎ６１１，ｎ６２１の各ゲートには、“Ｈ”レベルの電圧が印加される。よって、トランジスタｎ６１１はオンし、トランジスタｎ６２１はオフする。
　次に、データラッチＬＡＴ０のトランジスタ６００に“Ｈ”レベルの制御信号ＳＷ０が与えられ、トランジスタ６００がオンされる（Ｓ１３）。このとき、トランジスタｎ６００はオフのままである。
　動作のフローは、ノードＤＬ０が保持するデータに応じて分岐する（Ｓ１４）。本説明において、ノードＤＬ０が保持するデータは“０”である。よって、ノードＤＬ０の“０”データがバスＢＢへと出力される（Ｓ１５ｙ）。ノードＤＬ０が保持するデータが“１”のときは、ノードＤＬ０の“１”データがバスＢＢへと出力される（Ｓ１５ｎ）。
　上記（Ｓ１５ｙ）において、データラッチＬＡＴ０のトランジスタ６００がオンされても、ノードＤＬ０が保持する“０”データはバスＢＢに直ちには転送されない。ノードＤＬ０に比べてバスＢＢの距離が長く、ノードＤＬ０に比べてバスＢＢの容量が大きいためである。このため、ノードＤＬ０の電位が一時的に上昇する。したがって、以下のフローは、バスＢＢ，ｂＢＢの値が、データラッチＬＡＴ０が保持するデータの値に変化した後に行われる。
　図８及び図９に示されるように、続いて、データラッチＬＡＴ１のトランジスタ６０１，ｎ６０１にそれぞれ“Ｈ”レベルの制御信号ＳＷ１，ｎＳＷ１が与えられ、トランジスタ６０１，ｎ６０１がオンされる（Ｓ１６）。これにより、データラッチＬＡＴ０から出力された“０”データが、バスＢＢを介してデータラッチＬＡＴ１のノードＤＬ１へと入力される。ノードｎＤＬ１へは、ノードＤＬ１の“０”データと相補の“１”データが、バスＢＢｂを介して入力される（Ｓ１７）。
　この状態でデータラッチＬＡＴ１のトランジスタ６０１，ｎ６０１がオンされても、データラッチＬＡＴ１のノードＤＬ１，ｎＤＬ１のデータは、“０”データ、または“１”データに直ちには切り替わらない。更には、データラッチＬＡＴ１のノードＤＬ１，ｎＤＬ１の電位は、両側から相補のデータを有するバスＢＢ，ＢＢｂの電位に押され、一時的に中間電位となる。
　ノードＤＬ１の有する中間電位は、電源電圧（ＶＤＤ）より低い電位であって、例えばトランジスタｎ６１１を完全にオンさせておくことはできないが、完全にはオフさせない程度の電位である。つまり、ノードＤＬ１の有する中間電位は、トランジスタｎ６１１を完全にオンさせる電位と、完全にオフさせる電位との間の電位である。これにより、トランジスタｎ６１１の電流駆動力が低下する。よって、トランジスタｎ６２１，ｎ６１１を介して電源電圧（ＶＤＤ）から接地電位（ＧＮＤ）へと貫通電流が流れることが抑制される。さらには、トランジスタ６４から、バスＢＢｂ、トランジスタｎ６０１を経由し、トランジスタｎ６１１を介して、電源電圧（ＶＤＤ）から接地電位（ＧＮＤ）へと貫通電流が流れることが抑制される。すなわち、トランジスタｎ６１１は制御トランジスタとして機能する。
　ノードｎＤＬ１の有する中間電位は、接地電位（ＧＮＤ）より高い電位であって、例えばトランジスタ６２１を完全にオンさせておくことはできないが、完全にはオフさせない程度の電位である。つまり、ノードＤＬ１の有する中間電位は、トランジスタ６２１を完全にオンさせる電位と、完全にオフさせる電位との間の電位である。これにより、トランジスタ６２１の電流駆動力が低下する。よって、トランジスタ６２１，６１１を介して電源電圧（ＶＤＤ）から接地電位（ＧＮＤ）へと貫通電流が流れることが抑制される。さらには、トランジスタ６２１から、バスＢＢ及びトランジスタ６００を経由し、トランジスタ６１０を介して電源電圧（ＶＤＤ）から接地電位（ＧＮＤ）へと貫通電流が流れることが抑制される。すなわち、トランジスタ６２１は制御トランジスタとして機能する。
　ノードＤＬ１の電位は、バスＢＢから入力された“０”データの電位により、中間電位を経て“０”データの電位へと向かう。ノードＤＬ１のかかる電位は、トランジスタｎ６１１を徐々にオフさせ、トランジスタｎ６２１を徐々にオンさせる。これにより、ノードｎＤＬ１の電位は“１”データの電位へと向かう。
　ノードｎＤＬ１の電位は、また、バスＢＢｂから入力された“１”データの電位によっても、中間電位を経て“１”データの電位へと向かう。ノードｎＤＬ１のかかる電位は、トランジスタ６１１を徐々にオンさせ、トランジスタ６２１を徐々にオフさせる。これにより、ノードＤＬ１の電位は、さらに、“０”データの電位へと向かう。
　このように、データラッチＬＡＴ０からバスＢＢ，ＢＢｂへと出力されたデータによって、ノードＤＬ１，ｎＤＬ１の電位がそれぞれ変化し始める。変化し始めたノードＤＬ１，ｎＤＬ１の電位は、さらに、それぞれもう一方のノードＤＬ１，ｎＤＬ１の電位の変化を促進させる。ある期間が経過した後には、ノードＤＬ１，ｎＤＬ１の電位は、それぞれ“０”データの電位、及び“１”データの電位へと遷移し、遷移した状態が固定される。
　以上のように、データラッチＬＡＴ０のノードＤＬ０における“０”データが、データラッチＬＡＴ１のノードＤＬ１に転送され、保持される。
　なお、データラッチＬＡＴ１のノードＤＬ１に“０”データが保持されている場合であって、ノードＤＬ１に“１”データが入力される場合には、上記の各トランジスタ６１，ｎ６１，６２，ｎ６２のオンとオフとは逆になる。
　具体的には、ノードＤＬ１に“０”データが保持されている場合、トランジスタ６１，ｎ６２がオンしており、トランジスタｎ６１，６２がオフしている。
　ノードＤＬ１が“０”データから“１”データへと切り替わる際、一時的にノードＤＬ１，ｎＤＬ１が中間電位となると、トランジスタ６１，ｎ６２の電流駆動力が低下し、貫通電流を抑制する。すなわち、この場合においては、トランジスタ６１，ｎ６２が制御トランジスタとして機能する。
　このように、ノードＤＬ１が当初保持しているデータに応じて、トランジスタ６１，ｎ６１，６２，ｎ６２は、いずれも制御トランジスタとして機能し得る。つまり、当初よりオンしていたトランジスタが、データが切り替わる際、制御トランジスタとして機能する。
　（４）本実施形態にかかる効果
　本実施形態によれば、以下の１つまたは複数の効果を奏する。
　（Ａ）本実施形態によれば、ＮＡＮＤ型フラッシュメモリ１は、複数のデータラッチＬＡＴと、複数のデータラッチＬＡＴに共有されるインバータＩＮと、を備える。インバータＩＮは、複数のデータラッチＬＡＴを挟む相補のバスＢＢ，ＢＢｂ間に挿入されている。これにより、データラッチＬＡＴの動作マージンを確保しつつ、データラッチＬＡＴのトランジスタ数を削減することができる。
　例えば、上述の比較例のデータラッチＬＡＴ’は、制御トランジスタ、つまり、トランジスタ６３’，ｎ６３’を含む。制御トランジスタは、データラッチＬＡＴ’へのデータ入力時にオフされることで、データラッチＬＡＴ’の第１、第２インバータに貫通電流が流れることを抑制する。また、バスＢＢを経由して、例えば、データラッチＬＡＴ’０，ＬＡＴ’１の２つの第１、第２インバータ間で、貫通電流が流れることを抑制する。
　本実施形態によれば、データラッチＬＡＴへのデータ入力時には、データラッチＬＡＴの第１インバータに含まれるいずれかのトランジスタ６２，６１、及び第２インバータに含まれるいずれかのトランジスタｎ６２，ｎ６１の電流駆動力が低下し、貫通電流が抑制される。つまり、これらのトランジスタが、制御トランジスタとして機能する。よって、第１、第２インバータに貫通電流が流れることを抑制することができ、データラッチＬＡＴの動作マージンを得ることができる。
　また、本実施形態によれば、データラッチＬＡＴの第１インバータに含まれるいずれかのトランジスタ６２，６１、及び第２インバータに含まれるいずれかのトランジスタｎ６２，ｎ６１が制御トランジスタとして機能する。このため、制御トランジスタを別途設けることなくデータラッチＬＡＴの動作マージンを得ることができ、データラッチＬＡＴのトランジスタ数を削減することができる。よって、データラッチＬＡＴの占める面積を削減することができる。
　（Ｂ）本実施形態によれば、ＮＡＮＤ型フラッシュメモリ１は、複数のデータラッチＬＡＴに共有されるインバータＩＮと、複数のデータラッチＬＡＴを挟む相補のバスＢＢ，ＢＢｂとにより、データラッチＬＡＴの動作マージンを得ている。
　比較例のデータラッチＬＡＴ’において、単に制御トランジスタを排除した場合、データラッチＬＡＴ’の動作マージンを向上させるには、例えばトランジスタ６１’，ｎ６１’，６２’，ｎ６２’のチャネル長Ｌを大きくしなければならない。これにより、トランジスタ６１’，ｎ６１’，６２’，ｎ６２’の閾値電圧（絶対値）が高まり、ノードＤＬ’，ｎＤＬ’の電位（絶対値）の低下による電流駆動力の低下が起こりやすくなる。しかし、これにより、トランジスタ６１’，ｎ６１’，６２’，ｎ６２’を小型化したり、あるいは、個々のトランジスタ６１’，ｎ６１’，６２’，ｎ６２’間でサイズを揃えたりすることが困難となってしまう場合がある。
　本実施形態によれば、データラッチＬＡＴを相補のバスＢＢ，ＢＢｂで挟み、第１、第２インバータのトランジスタ６１，ｎ６１，６２，ｎ６２に制御トランジスタの機能を持たせている。このため、例えばトランジスタ６１，ｎ６１，６２，ｎ６２のチャネル長Ｌを最小寸法としても、データラッチＬＡＴにおいて充分な動作マージンを確保することができる。よって、データラッチＬＡＴの占める面積を更に削減することができる。
　また、本実施形態によれば、トランジスタ６１，ｎ６１，６２，ｎ６２のサイズは、少なくとも動作マージン確保を目的とする制約を受けない。このため、トランジスタ６１，ｎ６１，６２，ｎ６２のサイズを比較的自由に選択することができ、例えばトランジスタ６１，ｎ６１，６２，ｎ６２を全て単一のサイズに構成することができる。よって、回路設計および製造が容易となる。
　また、本実施形態によれば、トランジスタ６１，ｎ６１，６２，ｎ６２のチャネル幅Ｗを小さくすることで、ノードＤＬ，ｎＤＬの電位（絶対値）の低下によるトランジスタ６１，ｎ６１，６２，ｎ６２の電流駆動力の低下が起こりやすくなる。よって、データラッチＬＡＴにおける動作マージンが、よりいっそう得られる。データラッチＬＡＴの占める面積も更に削減される。
　（Ｃ）本実施形態によれば、データラッチＬＡＴは、第１インバータに含まれる２つのトランジスタ６２，６１と、第２インバータに含まれる２つのトランジスタｎ６２，ｎ６１と、相補のバスＢＢ，ＢＢｂとデータラッチＬＡＴとを接続する２つのトランジスタ６０，ｎ６０と、を含む。
　これに対し、比較例のデータラッチＬＡＴ’は、第１インバータのトランジスタ６２’，６１’、第２インバータのトランジスタｎ６２’，ｎ６１’、バスＢＢとデータラッチＬＡＴ’とを接続するトランジスタ６０’，ｎ６０’のほか、制御トランジスタとしてトランジスタ６３’，ｎ６３’を含む。つまり、データラッチＬＡＴ’のトランジスタ数は、例えば８個である。
　本実施形態によれば、データラッチＬＡＴのトランジスタ数を、例えば６個に削減することができる。
　（Ｄ）本実施形態によれば、センス回路ＳＡの個数をｎ個とし、ラッチ回路ＬＴＣに含まれるデータラッチＬＡＴの個数をｍ個としたとき、センスモジュール１２は、（６ｍ＋２）×ｎ個のトランジスタを含む。
　これに対し、比較例では、センス回路と、データラッチＬＡＴ’とを、それぞれ上記と同数含むとすると、８ｍ×ｎ個のトランジスタが含まれる。上述のように、ｍ＝５、ｎ＝１６とすれば、比較例においては、全体で６４０個ものトランジスタが含まれることとなる。
　本実施形態によれば、センスモジュール１２が含むトランジスタ数は、例えば５１２個である。かかる例では、本実施形態のトランジスタ数が、比較例に比べ、２０％削減される。このように、本実施形態によれば、例えば比較例のデータラッチＬＡＴ’を用いるよりも、トランジスタ数を削減することができる。よって、ＮＡＮＤ型フラッシュメモリ１のチップ面積を削減することができる。データラッチＬＡＴはＮＡＮＤ型フラッシュメモリ１に複数含まれ、データラッチＬＡＴがチップ面積に与える影響は大きい。
　（Ｅ）本実施形態によれば、データラッチＬＡＴにデータを入力するときは、トランジスタ６０，ｎ６０が共にオンされる。ノードＤＬ，ｎＤＬは、第１、第２インバータのトランジスタ６１，ｎ６１，６２，ｎ６２のうち、オンしているトランジスタがオンを維持する電位とオフする電位との間の電位となる。
　これにより、データラッチＬＡＴの第１インバータに含まれるトランジスタ６２，６１のいずれかオンしているトランジスタ、及び第２インバータに含まれるトランジスタｎ６２，ｎ６１のいずれかオンしているトランジスタの電流駆動力が低下し、貫通電流が抑制される。
　＜他の実施形態＞
　以上のように、実施形態等について説明したが、これらの実施形態等は、例として提示したものであり、これらの実施形態等の技術的思想は、構成部品の材質、形状、構造、配置等を限定するものではない。これら新規な実施形態等は、その他の様々な形態で実施されることが可能であり、実施段階ではその要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。さらに、上記の実施形態等には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。
　上述の実施形態では、センスモジュール１２が、図３に示されるセンス回路ＳＡを備える例について説明したが、これに限られない。センス回路の回路構成等は、適宜選択することが可能である。また、センスモジュールに含まれるセンス回路及びラッチ回路の個数、ラッチ回路に含まれるデータラッチ及びインバータの個数は、任意である。例えば、インバータがラッチ回路に複数含まれていてもよい。インバータの個数がデータラッチの個数未満であれば、データラッチに含まれるトランジスタ数を削減する効果が得られる。
　上述の実施形態では、複数のメモリセル（メモリセルトランジスタＭＴ）が、メモリセルアレイ１０内に平面に配置される例について説明したが、これに限られない。実施形態の半導体記憶装置は、メモリセルが２次元に配列されたＮＡＮＤ型フラッシュメモリであってもよく、メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリであってもよい。
　上述の実施形態では、半導体記憶装置がＮＡＮＤ型フラッシュメモリである例について説明したが、これに限られない。半導体記憶装置は、フラッシュメモリでなくともよく、例えば他のＤＲＡＭ（Dynamic Random Access Memory）等であってもよい。
　１　　　ＮＡＮＤ型フラッシュメモリ（半導体記憶装置）
　ＢＡ，ＢＢ，ＢＢｂ　バス
　ＤＬ　　ノード（第１ノード）
　ＩＮ　　インバータ
　ＬＡＴ　データラッチ
　ＬＴＣ　ラッチ回路
　ＭＴ　　メモリセルトランジスタ
　ｎＤＬ　ノード（第２ノード）
　ＳＡ　　センス回路
　ＳＵ　　センスモジュール

Claims (20)

  1. 　複数のデータラッチと、
    　前記複数のデータラッチに共有されるインバータと、を備え、
    　前記インバータは、
    　前記複数のデータラッチを挟む相補のバス間に挿入されている
    ことを特徴とする半導体記憶装置。
  2. 　メモリセルと、
    　前記メモリセルのデータを読み出すセンス回路と、
    　前記メモリセルに関するデータを一時的に保持することが可能なラッチ回路と、を備え、
    　前記ラッチ回路は、
    　前記複数のデータラッチ及び前記インバータを含む
    ことを特徴とする請求項１の半導体記憶装置。
  3. 　前記複数のデータラッチの各々は、
    　あるデータを保持することが可能な第１ノードと、
    　前記データと相補のデータを保持することが可能な第２ノードと、を含み、
    　前記複数のデータラッチの各々の前記第１、第２ノードは、前記相補のバスにそれぞれ接続されている
    ことを特徴とする請求項１の半導体記憶装置。
  4. 　前記複数のデータラッチの各々は、
    　前記第１ノードを前記相補のバスの一方に接続する第１転送トランジスタと、
    　前記第２ノードを前記相補のバスの他方に接続する第２転送トランジスタと、を含む
    ことを特徴とする請求項３の半導体記憶装置。
  5. 　前記複数のデータラッチの各々は、
    　第１インバータと、
    　第２インバータと、を含み、
    　前記複数のデータラッチの各々において、
    　前記第１インバータの入力と前記第２インバータの出力とがカップリングされ、
    　前記第１インバータの出力と前記第２インバータの入力とがカップリングされている
    ことを特徴とする請求項１の半導体記憶装置。
  6. 　前記複数のデータラッチの各々の前記第１インバータは、
    　ｐチャネルＭＯＳトランジスタと、
    　ｎチャネルＭＯＳトランジスタと、を含み、
    　前記複数のデータラッチの各々の前記第２インバータは、
    　ｐチャネルＭＯＳトランジスタと、
    　ｎチャネルＭＯＳトランジスタと、を含む
    ことを特徴とする請求項５の半導体記憶装置。
  7. 　前記複数のデータラッチは、
    　第１インバータに含まれる２つのトランジスタと、
    　第２インバータに含まれる２つのトランジスタと、
    　前記相補のバスに前記複数のデータラッチの１つ１つを接続する２つの転送トランジスタと、を各々に含む
    ことを特徴とする請求項１の半導体記憶装置。
  8. 　前記インバータは、
    　ｐチャネルＭＯＳトランジスタと、
    　ｎチャネルＭＯＳトランジスタと、を含む
    ことを特徴とする請求項１の半導体記憶装置。
  9. 　前記インバータは、２つのトランジスタを含む
    ことを特徴とする請求項１の半導体記憶装置。
  10. 　前記センス回路の個数をｎ個とし、
    　前記ラッチ回路に含まれる前記複数のデータラッチの個数をｍ個としたとき、
    　（６ｍ＋２）×ｎ個のトランジスタを含む
    ことを特徴とする請求項２の半導体記憶装置。
  11. 　前記複数のデータラッチの１つからデータを出力するときは、
    　前記複数のデータラッチの１つにおいて、前記第１転送トランジスタと、前記第２転送トランジスタと、のいずれかがオンされる
    ことを特徴とする請求項４の半導体記憶装置。
  12. 　前記複数のデータラッチの１つにデータを入力するときは、
    　前記複数のデータラッチの１つにおいて、前記第１転送トランジスタと、前記第２転送トランジスタと、がオンされる
    ことを特徴とする請求項４の半導体記憶装置。
  13. 　前記複数のデータラッチの各々は、
    　トランジスタを含む第１インバータと、
    　トランジスタを含む第２インバータと、を含み、
    　前記複数のデータラッチの１つにおいて、前記第１転送トランジスタと、前記第２転送トランジスタと、がオンされると、
    　前記複数のデータラッチの１つにおける前記第１、第２ノードは、
    　前記複数のデータラッチの１つにおける前記第１、第２インバータのオンしているトランジスタがオンを維持する電位とオフする電位との間の電位となる
    ことを特徴とする請求項１２の半導体記憶装置。
  14. 　前記半導体記憶装置は、メモリセルが２次元に配列されたＮＡＮＤ型フラッシュメモリである
    ことを特徴とする請求項１の半導体記憶装置。
  15. 　前記半導体記憶装置は、メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリである
    ことを特徴とする請求項１の半導体記憶装置。
  16. 　メモリセルと、
    　前記メモリセルのデータを読み出すセンス回路と、
    　前記メモリセルに関するデータを一時的に保持することが可能なラッチ回路と、を備え、
    　前記ラッチ回路は、
    　複数のデータラッチと、
    　前記複数のデータラッチに共有されるインバータと、を備え、
    　前記インバータは、
    　前記複数のデータラッチを挟む相補のバス間に挿入されている
    ことを特徴とする半導体記憶装置。
  17. 　前記複数のデータラッチの各々は、
    　あるデータを保持することが可能な第１ノードと、
    　前記データと相補のデータを保持することが可能な第２ノードと、
    　前記第１ノードを前記相補のバスの一方に接続する第１転送トランジスタと、
    　前記第２ノードを前記相補のバスの他方に接続する第２転送トランジスタと、を含む
    ことを特徴とする請求項１６の半導体記憶装置。
  18. 　前記センス回路の個数をｎ個とし、
    　前記ラッチ回路に含まれる前記複数のデータラッチの個数をｍ個としたとき、
    　（６ｍ＋２）×ｎ個のトランジスタを含む
    ことを特徴とする請求項１６の半導体記憶装置。
  19. 　前記複数のデータラッチの１つにデータを入力するときは、
    　前記複数のデータラッチの１つにおいて、前記第１転送トランジスタと、前記第２転送トランジスタと、がオンされる
    ことを特徴とする請求項１７の半導体記憶装置。
  20. 　前記半導体記憶装置は、
    　前記メモリセルが２次元に配列されたＮＡＮＤ型フラッシュメモリ、または、
    　前記メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリである
    ことを特徴とする請求項１６の半導体記憶装置。
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