JP2010526393A - デュアル機能を有するマルチレベルセルアクセスバッファ - Google Patents

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Abstract

2段階MLC(マルチレベルセル)オペレーションを使用する、フラッシュなどの不揮発性メモリに書き込むための、ページバッファなどのアクセスバッファが提供される。アクセスバッファは、書き込むべきデータを一時的に格納する第1ラッチを有する。2段階書込みオペレーションの一部としてメモリからデータを読み取るために第2ラッチが設けられる。第2ラッチは、メモリから読み取るときにラッチ機能に関与するインバータを有する。同じインバータが、第1ラッチに書き込まれている入力信号の補数を生成するのに使用され、その結果、第1ラッチに書き込むのに両端入力が使用される。

Description

本発明は、MLC(マルチレベルセル)メモリと、そのようなMLCメモリにアクセスする際に使用されるバッファとに関するものである。
フラッシュメモリ、例えばNANDフラッシュ装置は、フラッシュカード、デジタルオーディオ&ビデオプレーヤ、携帯電話、USBフラッシュドライバ、およびHDD置換え用の固体ディスクなどの、民生用応用例およびモバイルストレージ応用例にとって主要な実現技術となった。密度要件が増大しており、例えばNANDフラッシュは、低コストで高密度を実現する。このため、マルチレベルフラッシュメモリに対して大きな関心が払われてきた。マルチレベルメモリでは、各セル内に2状態情報要素(ビット)を格納するために2つのレベルの中から選択するのではなく、各セルについて3つ以上の状態を有する情報要素の中から選択することを可能とするために、追加のレベルが利用される。例えば、4状態情報要素を表すのに4つのレベルを使用することができ、4つの状態情報要素は2ビットを含むことができる。4つのレベルのデータを、2つのメモリセルではなく、1つのメモリセルに格納することができる場合、ダイサイズが増大することなくメモリセル密度を2倍にすることができる。
2レベルフラッシュメモリセルは、データ「1」とデータ「0」という2つの論理状態のうちの一方を格納し、各メモリセルの内容がビットに対応する。従来型2レベルフラッシュメモリセルは、データ「1」およびデータ「0」に対応する2つのしきい電圧のうちの一方を有することができる。NANDフラッシュでの単一レベルセル(SLC)のしきい電圧分布が、図1に示されている。第1セル状態についての分布50と、第2セル状態についての分布52とが示されている。この例では、各セル状態が、それぞれデータ「1」およびデータ「0」に(またはその逆に)割り当てられる。「1」状態は、セルがオンとなり、電流を流すことができることを示す。一方、「0」は、セルがオフとなり、電流を流すことができないことを示す。わずか2つの状態と、格納される1ビットのデータで、SLC NANDフラッシュの制御ロジックは、動作中に電荷を管理するときにエネルギーを保存することができる。
4レベルフラッシュメモリセルは、4つの論理状態のうちの1つを格納し、2ビットに対応する各メモリセルからなる。4レベルフラッシュメモリセルは、データ「11」、データ「10」、データ「00」、およびデータ「01」に対応する4つのしきい電圧のうちの1つを有することができる。NANDフラッシュ内の4レベルMLCのしきい電圧分布が、図2に示されている。4つのセル状態についての分布60、62、64、66が示されている。この例では、セル状態が、それぞれデータ「11」、データ「10」、データ「00」、およびデータ「01」に割り当てられる。この例は、参照によりその全体が本明細書に組み込まれる米国特許第6885583号に記載されている、Ken Takeuchiによって提案された2ビットの行方向割当てを利用する。2ビットは、上側ページビットおよび下側ページビットを表す。したがって、
データ「11」に割り当てられたセルは、Upper page=1およびLower page=1を有し、
データ「10」に割り当てられたセルは、Upper page=1およびLower page=0を有し、
データ「00」に割り当てられたセルは、Upper page=0およびLower page=0を有し、
データ「01」に割り当てられたセルは、Upper page=0およびLower page=1を有する。
米国特許第6885583号明細書
広義の一態様によれば、本発明は、不揮発性メモリに書き込むためのアクセスバッファであって、メモリに書き込むべき入力ビットを有する単一端入力信号を受け取る単一端入力と、入力ビットをラッチする第1ラッチであって、入力ビットを含む両端入力信号を受け取る両端入力を有する第1ラッチと、不揮発性メモリのメモリ位置の下側ページから読み取った値をラッチする第2ラッチと、単一端入力信号の補数を生成する補数信号発生器であって、両端入力信号が、単一端入力信号の補数と単一端入力信号とを含む補数信号発生器とを備えるアクセスバッファを提供する。
ある実施形態では、アクセスバッファは、補数信号発生器が単一端入力信号の補数を生成している第1動作モードと、第2ラッチがラッチとして機能している第2動作モードとを有し、アクセスバッファは、入力ビットを受信中に第1動作モードで動作し、入力ビットを第1ラッチにラッチし、マルチレベルセルプログラミング中に第2動作モードで動作する。
ある実施形態では、アクセスバッファは、第2ラッチと補数信号発生器の両方の一部を形成する駆動インバータをさらに備え、第2ラッチは、フィードバックデータホルダをさらに含み、駆動インバータおよびフィードバックデータホルダが、ラッチ構成で接続される。
ある実施形態では、フィードバックデータホルダはPMOSトランジスタを備え、駆動インバータは、トランジスタのドレインに接続された入力を有し、トランジスタは、駆動インバータの出力に接続されたゲートを有し、トランジスタは、アクセスバッファが第1動作モードで動作中に駆動インバータとの干渉を回避するように、データを高に保つ。
ある実施形態では、アクセスバッファは、駆動インバータの入力をプレチャージするプレチャージングPMOSトランジスタをさらに含む。
ある実施形態では、補数信号発生器は、アクセスバッファが第1動作モードにある間に駆動インバータに単一端入力信号を渡し、アクセスバッファが第2動作モードにある間に駆動インバータに入力信号を渡すことを防止する第1信号パサー(passer)と、アクセスバッファが第1動作モードにある間に第1ラッチに両端入力信号の一端として駆動インバータの出力を渡し、アクセスバッファが第2動作モードにある間に第1ラッチに両端入力信号の一端として駆動インバータの出力を渡すことを防止する第2信号パサーとを備える。
ある実施形態では、アクセスバッファは、アクセスバッファが第2モードにある間に第2ラッチ回路の入力にメモリの出力を渡し、アクセスバッファが第1モードにある間にメモリの出力に影響を与えない第3信号パサーをさらに備える。
ある実施形態では、第1、第2、および第3パス回路は、それぞれNMOSトランジスタを備える。
ある実施形態では、NMOSトランジスタのドレインが、メモリからの入力を受け取るように接続され、NMOSトランジスタのゲートが、第2ラッチの入力に接続される。
ある実施形態では、不揮発性メモリはフラッシュメモリを含み、フラッシュメモリは、アクセスバッファとしてページバッファを有する。
別の広義の態様によれば、本発明は、不揮発性メモリに書き込む方法であって、メモリに書き込むべき入力ビットを有する単一端入力信号を受け取ること、駆動インバータを含む入力インバータを使用して単一端入力信号の補数を生成することであって、単一端入力信号の補数と単一端入力信号とが一緒になって両端入力信号を形成すること、入力ビットを含む両端入力信号を受け取る両端入力を有する第1ラッチに入力ビットをラッチすること、および不揮発性メモリのメモリ位置の下側ページから読み取った値を、駆動インバータを含む第2ラッチにラッチすることを含む方法を提供する。
ある実施形態では、方法は、入力ビットを受け取って第1ラッチに入力ビットをラッチする間に、入力インバータが単一端入力信号の補数を生成している第1動作モードでアクセスバッファを操作すること、およびマルチレベルセルプログラミング中に、第2ラッチがラッチとして機能している第2動作モードでアクセスバッファを操作することをさらに含む。
ある実施形態では、方法は、駆動インバータの入力をプレチャージすることをさらに含む。
ある実施形態では、方法は、アクセスバッファが第1動作モードにある間に駆動インバータに単一端入力信号を渡し、アクセスバッファが第2動作モードにある間に駆動インバータに入力信号を渡すことを防止すること、アクセスバッファが第1動作モードにある間に第1ラッチに両端入力信号の一端として駆動インバータの出力を渡し、アクセスバッファが第2動作モードにある間に第1ラッチに両端入力信号の一端として駆動インバータの出力を渡すことを防止することをさらに含む。
ある実施形態では、方法は、アクセスバッファが第2モードにある間に第2ラッチ回路の入力にメモリの出力を渡すことをさらに含む。
別の広義の態様によれば、本発明は、不揮発性メモリ構造に書き込むためのアクセスバッファを有するメモリシステムであって、アクセスバッファが、メモリ構造に書き込むべき入力ビットを有する単一端入力信号を受け取る単一端入力と、入力ビットをラッチする第1ラッチであって、入力ビットを含む両端入力信号を受け取る両端入力を有する第1ラッチと、不揮発性メモリ構造のメモリ位置の下側ページから読み取った値をラッチする第2ラッチと、単一端入力信号の補数を生成する補数信号発生器であって、両端入力信号が、単一端入力信号の補数と単一端入力信号とを含む補数信号発生器とを備えるメモリシステムを提供する。
ある実施形態では、不揮発性メモリ構造はメモリセルアレイを含む。
ある実施形態では、メモリセルアレイは、直列接続された複数の浮遊ゲートメモリセル(floating gate memory cell)を含むフラッシュメモリセルストリングを含み、直列接続されたメモリセルがビット線に結合され、メモリセルがそれぞれのワード線に結合される。
ある実施形態では、不揮発性メモリはフラッシュメモリを含み、フラッシュメモリは、アクセスバッファとしてページバッファを有する。
これから、添付の図面を参照しながら本発明の実施形態を説明する。
SLCビット位置に関するしきい値分布である。 MLCビット位置に関するしきい値分布である。 MLCビット位置に関するしきい値分布と、プログラミングのために許容される遷移とを示す図である。 本発明の一実施形態によって提供されるページバッファのブロック図である。 本発明の一実施形態によって提供される別のページバッファのブロック図である。 本発明の一実施形態によって提供されるページバッファの詳細な回路図である。 様々な動作状態の図6の回路の一部を示す図である。 様々な動作状態の図6の回路の一部を示す図である。 様々な動作状態の図6の回路の一部を示す図である。 様々な動作状態の図6の回路の一部を示す図である。 本発明の実施形態が適用可能なフラッシュメモリシステムのブロック図である。
図3は、図2のビットマッピングを有するMLCメモリ内の許可される1組のプログラミングオペレーションを示し、上記で参照した分布が、再び60、62、64、66で示されている。フラッシュメモリ内の「プログラミング」オペレーションは、「1」から「0」に変化する。MLCフラッシュでは、プログラミングが下側ページで開始し、その後に上側ページが続く。セルについての開始点は分布60であり、これは消去状態である。
下側ページに格納するとき、ビットが「1」である場合、これは消去状態に適合するので、何も行う必要がない。ビットが「0」である場合、68に示されるように、第2分布62にセルをプログラミングしなければならない。これがプログラミングの第1段階である。
上側ページに格納するとき、まず下側ページ内に何があるかを知ることが必要である。可能な遷移が図3に示されている。
下側ページが「1」である場合、現分布は60であり、その場合に、上側ページに書き込むべきビットが「1」である場合、これは消去状態に適合するので、何も行う必要がない。
下側ページが「1」である場合、現分布は60であり、その場合に、上側ページに書き込むべきビットが「0」である場合、70に示されるように、第4分布66にセルをプログラミングしなければならない。これがプログラミングの第2段階である。
下側ページが「0」である場合、現分布は62であり、その場合に、上側ページに書き込むべきビットが「1」である場合、これは分布62に適合するので、何も行う必要がない。
下側ページが「0」である場合、現分布は62であり、その場合に、上側ページに書き込むべきビットが「0」である場合、71に示されるように、第3分布64にセルをプログラミングしなければならない。これがプログラミングの第2段階である。
読取りしきい値が72、74、76で示され、プログラム検証しきい値が78、80、82で示される。読取りオペレーションおよびプログラム検証オペレーションは、セルしきい値レベルを読み取り、または判断するのに、異なる電圧レベルを有する。読取りとプログラム検証のとの間に違いがある理由は、4つの状態の間の電圧マージンを保証するためである。プログラム検証オペレーションは、データが「0」である場合に、ページ上の選択されたセルが完全にプログラミングされるか否かをチェックするのに必要とされる。レベルは、隣接するしきい値状態間の十分な電圧距離を保証するために厳重に制御されるべきである。
図4は、本発明の一実施形態によるアクセスバッファを示す。全般的に120で示されるアクセスバッファは、メモリ(例えば不揮発性メモリ)に書き込むためのものである。アクセスバッファ120は、例えばフラッシュメモリなどの不揮発性メモリ(図示せず)に書き込むべき入力ビットを有する単一端入力信号を受け取るデータ線(DL)に接続された単一端入力108を有する。選択されたセルの下側ページまたは上側ページに、メモリ内に格納される入力ビットを出力する前に、入力ビットをラッチする第1ラッチ回路100がある。第1ラッチ回路100は、104でメモリに/から接続される。第1ラッチ回路100は、入力ビットを含む両端入力信号を受け取る入力110、111からなる両端入力を有する。メモリから読み取った値を上側ページMLC書込みオペレーションの一部としてラッチする第2ラッチ回路102がある。第2ラッチ回路102は、不揮発性メモリに接続される入力106を有する。図示していないが、他の構成要素の中でもとりわけ、第2ラッチ102は、駆動インバータ114を有する。単一端入力108を介して受信される単一端入力信号から、両端入力110、111を生成する際に使用される単一端入力信号の補数を生成する入力反転回路112も示されている。入力反転回路112の構成要素のうちの1つは、第1駆動インバータ114である。したがって、第1駆動インバータ114は、第2ラッチ回路102の部分としての役割と、入力反転回路112の部分としての役割という2つの役割を有し、入力反転回路112の部分では、第1駆動インバータ114はドライバとして機能している。動作の際に、アクセスバッファ120は第1動作モードを有し、第1動作モードでは、入力反転回路112が駆動機能を実施しており、単一端入力信号の補数を生成する。接続122が、単一端入力108と第1駆動インバータ114の入力との間に示されており、接続124が、第1駆動インバータ114の出力と、第1ラッチ回路100の入力110との間に示されている。他の介在回路が存在することができるので、これらは破線で示されている。この介在回路がどんなものでよいかということの詳細な例が、以下で与えられる。第1動作モードの間、第1ラッチ回路100の入力111が単一端入力信号を受け取り、入力110が、単一端入力の補数を受け取り、その結果、入力111、110は両端入力を受け取る。第1ラッチ回路100へのデータロード中に、この動作モードが使用される。
アクセスバッファ120は第2動作モードを有し、第2動作モードでは、第2ラッチ回路102がラッチとして機能している。第2動作モードの間、駆動インバータ114は、第2ラッチ回路102によって実行中のラッチ機能に関与する。より具体的には、図3を参照しながら説明するこの特定の2段階MLCプログラミング方式の状況では、第2動作モード中、第2ラッチ回路102が使用されて、下側ページの値が格納される。次いで、上側ページのプログラミング中、下側ページ内に格納された値が使用されて、どの検証しきい値が使用されるかがトリガされる。図3を参照すると、第2ラッチ内に格納された値が「1」である場合、Vverify3が使用され、第2ラッチ内に格納された値が「0」である場合、Vverify2が使用される。この動作モードが、不揮発性メモリに対するプログラミング中に使用される。
図5は、本発明の一実施形態によるアクセスバッファを示す。ここで図5を参照すると、図4のアクセスバッファと基本的には同じであるが、いくつかの追加を伴うアクセスバッファ140が示されている。具体的には、アクセスバッファ140が第1動作モードにある間に第1駆動インバータ114の入力に単一端入力信号を渡し、アクセスバッファ140が第2動作モードにある間に第1駆動インバータ114に入力信号を渡すことを防止する第1パス回路130が示されている。アクセスバッファ140が第1モードにある間に第1ラッチ回路100の入力110に両端入力信号の一端として第1駆動インバータ114の出力を渡し、アクセスバッファ140が第2動作モードにある間に第1ラッチ回路100に両端入力信号の一端として第1駆動インバータ114の出力を渡すことを防止する第2パス回路132がある。アクセスバッファ140が第2モードにある間に第2ラッチ回路102の入力106にメモリ(図示せず)の出力を渡す第3パス回路134も示されている。アクセスバッファが第1モードにある間、第3パス回路134は、メモリの出力に影響を与えない。3つのパス回路130、132、および134はそれぞれ、パス回路がそれぞれの入力信号を渡すか否かを制御する制御入力(図示せず)を有する。より一般的には、回路であることがあり、または回路ではないことがある第1、第2、および第3信号パサー(passer)を使用することができる。
図4および図5の実施形態は、不揮発性メモリをプログラミングする際に使用されるアクセスバッファを提供する。説明の残りの部分全体を通して、ページバッファに対して参照が行われる。ページバッファは通常、フラッシュメモリにアクセスするために設けられる。ページバッファは、アクセスバッファの特定の例である。
図6は、本発明の一実施形態によって提供されるページバッファの回路図を、メモリセルアレイ内で使用される回路と共に示す。これは、図4または図5のアクセスバッファの特定の例の実装である。ページバッファは全般的に200で示され、第1ラッチ回路202および第2ラッチ回路204を有する。
第1ラッチ回路202は、ラッチ構成で接続されたインバータ206およびインバータ208からなる。インバータ206への入力は、「A」と符号が付けられたノードであり、インバータ208への入力は、「B」と符号が付けられたノードである。データ線215が、トランジスタ220を通じてノードBに接続される。トランジスタ220のゲートが、制御入力YAI221を受け取るように接続される。ノードAが、トランジスタ214を感知するようにトランジスタ210を通じて接続される。制御入力LCHDA(Latch_Data_A)211が、トランジスタ210のゲートに接続される。同様に、ノードBが、トランジスタ214を感知するようにトランジスタ212を通じて接続される。別の制御入力LCHDB(Latch_Data_B)213が、トランジスタ212のゲートに接続される。PREBLB(Precharge_bitline_bar)制御入力241が、PMOSトランジスタ240のゲートに接続され、PMOSトランジスタ240のドレインが、「PBSO」(Post_Bitline_Source_Out)と符号が付けられたノードに、ノードPBSOをプレチャージするために接続され、センストランジスタ214のゲートに接続される。ノードPBSOが、トランジスタ216を通じてノードBに接続され、トランジスタ216は、そのゲートで制御入力ISOPBB217を受け取る。
第2ラッチ回路204は、駆動インバータ226(以後、単に「インバータ」と呼ぶ)と、PMOSトランジスタ224を使用して実装されたフィードバックデータ保持回路とを含む。第2ラッチ回路204の入力は、「C」と符号が付けられたノードである。PMOSトランジスタP1 222が、ノードCをプレチャージするためにVddとノードCの間に接続される。トランジスタ222のゲートが、制御入力RST_TMb(Reset_temporary_bar)223を受け取るように接続される。トランジスタ224のゲートが、インバータ226の出力を受け取るように接続される。インバータ226とフィードバックデータ保持回路224とが接続され、ラッチ構造が形成される。
ノードCが、パストランジスタ232のゲートに接続された制御入力WR_ST233を有するパストランジスタ232を通じて、トランジスタ220のドレインに接続される。インバータ226の出力は、パストランジスタ234を通じて第1ラッチ回路202のノードAにも接続される。パストランジスタ234も、そのゲートに接続された制御入力WR_ST233を有する。ノードCはまた、トランジスタ236のゲートにも接続される。ノードPBSOが、トランジスタ236のドレインに接続される。トランジスタ236のソースが、トランジスタ238を通じてVssに接続される。トランジスタ238のゲートが、制御入力SEL_TM239を受け取るように接続される。ノードCはまた、トランジスタ228を通じてトランジスタ230のドレインにも接続され、Vssにも接続される。トランジスタ228のゲートが、制御入力LCHD_TM(Latch_Data_Temporary)229を受け取る。トランジスタ230のゲートが、ノードPBSOに接続される。入力反転回路205が、インバータ226と、インバータ226を介して入力データ線215をノードAに選択的に接続する構成要素とを含む。
図示される例では、回路250は、2つのNANDメモリセルストリングを含む。各NANDメモリセルストリングは、ワード線W/L31からW/L0にそれぞれ接続される、32個の直列接続された浮遊ゲートメモリセルを含む。2つのストリングは、ビット線B/LE、B/LO261、263と、それぞれの第1浮遊ゲートメモリセル265、267との間に接続されるストリング選択トランジスタ256、258を含む。ストリング選択トランジスタ256、258は、ストリング選択信号SSLを共通に受け取る。さらに、ストリングは、それぞれの最終浮遊ゲートメモリセル275、277と、共通ソース線CSLとの間に接続されるグランド選択トランジスタ271、273を含む。グランド選択トランジスタのゲートは、グランド選択信号GSLを共通に受け取る。
2本のビット線261、263が、それぞれのNMOSトランジスタ252、254を通じてページバッファ200に接続される。トランジスタ252、254は、それぞれの制御入力SELBLE(Select_bitline_even)およびSELBLO(Select_bitline_odd)253、255を受け取るように接続されたゲートをそれぞれ有し、2本のビット線261、263のうちの一方を選択する。これにより、同一のページバッファが複数のビット線をサービスすることが可能となる。より一般的には、1つまたは複数のビット線が、各ページバッファに接続される。図示される例でのビット線は32本のワード線を有するが、より一般的には、任意の数のワード線を使用することができる。
次に、プログラムオペレーションをある程度詳細に説明する。2本のビット線261、263のうちの一方が、SELBLE制御入力およびSELBLO制御入力253、255の適切な制御によって選択される。ノードPBSOおよびノードCをVddレベルで充電するのに、それぞれPREBLB制御入力およびRST_TMb制御入力が使用される。
第1動作モード-データローディング
第1動作モードの間、第1ラッチ回路202でのデータラッチが実施される。具体的には、メモリ位置の下側ページまたは上側ページに書き込むべきビットが、DL215を介して受け取られ、第1ラッチ回路202内に格納される。
LCHDA211がアサートされた後に、データラッチが実施される。PMOSトランジスタ240を用いてPREBLB信号241でPBSOをプレチャージした後に、データラッチが行われる。LCHDB213およびLCHD_TM229は、このモードに関しては使用されない。
データラッチの間、DL215を介して受け取られる入力が、ノードBに渡される。同時に、WR_ST233が高となり、DL215を介して受け取られる入力が、トランジスタ232を通じてノードCに渡され、次いでインバータ226を通じて、トランジスタ234を通じてノードAに戻ることが可能となり、それによって、ノードAおよびBで第1ラッチ回路202に対する両端入力を生成する。入力ビットの値が第1ラッチ回路202内にラッチされる。データローディングオペレーションの前に、AノードがVssまで放電され、Bノードが、LCHDA211でVddまでプレチャージされる。その後、LCHDAおよびLCHDBは、データローディングオペレーションに関しては使用されない。両者(LCHDAおよびLCHDB)は、プログラムオペレーションおよび消去オペレーションのためのものである(第2動作モード)。データローディングオペレーションの間、第1ラッチ回路202にプログラムデータをロードするのに、2つのラッチ信号(LCHDAおよびLCHDB)は不要である。このことが可能であるのは、プログラムオペレーションを開始するデータローディングステップの間、第2ラッチ回路204のインバータ226は、どんな情報も保持する必要がなく、以下で詳述するように、インバータ226は、ページバッファの第1ラッチ回路202へのデータローディングを完了後の上側ページプログラムオペレーション中に情報を保持することができる必要があるだけであるからである。第1ラッチ回路202に対する両端入力の使用は、ラッチ回路に対する単一端入力を使用するよりも多くの信号マージンを与える。
第2動作モード-ページプログラムオペレーション
ページプログラミングが開始するときに、入力データローディングに対してのみ、上記で参照した信号「WR_ST」が活動化される(すなわち、高となる)。その後、ページプログラムオペレーションの間、この信号が再び「低」状態に戻る。他のオペレーションでは、「WR_ST」は常に低であり、電気的に、ノードAとインバータ226の出力とが切断される。
第2動作モードの間、第1ラッチ回路202の内容が、選択されたメモリ位置に書き込まれる。MLCフラッシュメモリセルは常に「11」で開始し、その結果、セルのプログラミングを実施して、下側ページおよび上側ページの一方または両方を「1」から「0」に変更することが必要となる。記載のしきい値分布に対するビットの特定のマッピングでは、上側ページをプログラミングした後に下側ページをプログラミングすることが不可能である。したがって、プログラミングのシーケンスは常に、下側ページプログラミングから進行し、その後に上側ページプログラミングが続く。
上側ページプログラムオペレーションの一部として読み取られる下側ページ値を格納するのに、第2ラッチ回路204が使用される。格納された値と共に、上側ページプログラムしきい値レベル、すなわち遷移(「11」→「01」)に関連するしきい値、または遷移(「10」→「00」)に関連するしきい値が求められる。
第2ラッチ回路204に書き込む際の第1ステップは、ノードCをプレチャージすることである。このことは、トランジスタ222を通る制御信号RST_TMb上のパルスと共に行われ、その後、トランジスタ222はオフとなる。
メモリ位置の下ページから読み取られた値が、ノードPBSO上に現れる。PBSO=「H」は、下ページがプログラミングされた状態にあることを意味する。プログラミングされた状態は、「0」データとして使用される。消去状態(非プログラム状態)は、「1」データとして使用される。不揮発性メモリから読み取るための従来の技法を使用して、メモリ位置からの値の実際の読取りを実施することができ、読取り値がノードPBSOに現れる。LCHD_TM上のパルスにより、ノードCがPBSOからの値を取る。次いで、ノードCの値が使用されて、以下で詳述されるページプログラム検証オペレーションが制御される。
図7Aおよび図7Bは、ノードCの2つの論理ケースについてどのように漏れを補償するかを説明する目的で、図6のページバッファ200の一部を示す回路図である。
図7Cおよび図7Dは、フルラッチと図6の第2ラッチ回路204とのノイズ排除性比較(noise immunity comparison)を示す目的で、図6のページバッファ200の一部を示す回路図である。まず図7Cを参照すると、メモリの下ページから読み取った値が「0」である場合、ノードCは低であり、インバータ226が、トランジスタ224をオフにする出力を生成する。トランジスタ224がオフである間、ノードCは、「低」状態を保持する駆動力がないという意味で浮遊している。しかし、インバータ226のゲートキャパシタンスおよび3つのトランジスタ(2つのPMOS222、224および1つのNMOS228)の接合キャパシタンスと、1つのトランジスタ(NMOS236)のゲートキャパシタンスとによって「低」状態を保持することができる。ある実施形態では、「低」状態について「C」ノードに誘導されるどんな可能なノイズも、NMOSトランジスタと共に構成される追加のコンデンサで回避され、隣接する線からの信号と、PMOSからの漏れとによる状態変化の可能性が回避される。より具体的には、追加のキャパシタンスが必要である場合、ノードCにコンデンサを設けることができる。
次に図7Dを参照すると、読み取られた値が「1」である場合、ノードCは高であり、インバータ226は低出力を生成し、低出力はトランジスタ224をオンにする。トランジスタ224は、そのドレインノード(C)で「1」を生成し、これは、ノードCの高状態に適合する。したがって、「C」ノードの高レベルが、インバータ226およびトランジスタ224のフィードバックラッチによって保持される。
ページプログラミング
ページプログラミングオペレーションは、下側ページまたは上側ページに対するものとなる。下ページに対するページプログラミングは、下側ページから読み取った値を必要としない。実際に、値は、プログラミングの前に常に「H」となる。さらに、図3に戻ると、下側ページに関する唯一の有効なプログラミングオペレーションは、(「11」に関連する)しきい値分布60から、(「10」に関連する)しきい値分布62までであり、使用される単一の検証電圧、すなわちVverify1がある。
ページプログラミング-下側ページ
下側ページに関するページプログラミングは、異なるしきい電圧が使用されることを除いて、SLCメモリに対するページプログラミングと基本的には同じである。ページプログラミングは、選択されたセル(従来の方式で選択される)にプログラミング電圧を印加して、セルのしきい電圧を上昇させることを含む。検証オペレーションが実施され、しきい電圧が十分に上昇したかどうか、すなわちVverify1より上に上昇したかどうかが確認される。
ページプログラミング-上側ページ
上側ページに関するページプログラミングは、異なるしきい電圧が使用されることを除いて、SLCメモリに対するページプログラミングと基本的には同じである。ページプログラミングは、選択されたセル(従来の方式で選択される)にプログラミング電圧を印加して、セルのしきい電圧を上昇させることを含む。検証オペレーションが実施され、しきい電圧が十分に上昇したかどうかが確認される。図3を参照して、2つのプログラミングオペレーションだけが上側ページプログラミングに対して許可されることを想起されたい。これらのうちの一方が、しきい値分布60から分布66への遷移70である。このオペレーションでは、Vverify3が使用される。この遷移は、下側ページがプログラミングされないときに可能である。これらのうちの他方が、しきい値分布62から分布64への遷移71である。このオペレーションでは、Vverify2が使用される。この遷移は、下側ページがプログラミングされるときに可能である。
選択されたセルにプログラミング電圧を印加した後、検証オペレーションが、SEL_TM239上のパルスで開始する。2ステップの検証オペレーションが行われる。第1検証はVverify2を使用し、第2検証はVverify3を使用する。どの検証しきい値が使用されるかを制御するのにノードCが使用され、すなわちCが高であるときに第1検証オペレーション(Vverify2)の結果をディスエーブルすることによって制御される。Cが低であるとき、Vverify2が使用され、Cが高であるとき、Vverify3が使用される。
図8は、本発明の実施形態が適用可能であるフラッシュメモリ装置を示す。図8を参照すると、フラッシュメモリ810は、フラッシュ回路の様々な機能を制御する、制御回路812などの論理回路と、アドレス情報を格納するアドレスレジスタ814と、プログラムデータ情報を格納するデータレジスタ816と、コマンドデータ情報を格納するコマンドレジスタ818と、必要なプログラム電圧および消去電圧を生成する高電圧回路と、メモリアレイ820にアクセスするコアメモリ回路とを含む。制御回路812は、読取り機能、プログラム機能、および消去機能などの内部フラッシュオペレーションを実行するコマンドデコーダおよびロジックを含む。コマンドレジスタ818内に格納されたコマンドデータに応答して、時には、実行すべきオペレーションに応じてアドレスレジスタ814およびデータレジスタ816内にそれぞれ格納されたアドレスデータおよびプログラムデータと組み合わせたコマンドデータに応答して、こうしたオペレーションが実行されることを当業者は理解する。コマンドデータ、アドレスデータ、およびプログラムデータがメモリコントローラによって発行され、フラッシュメモリ810によって、対応するレジスタにラッチされる。フラッシュメモリ810の図示される回路ブロックの基本機能は、当技術分野で周知である。図8に示されるフラッシュメモリ810は、多数の可能な構成の中の1つの可能なフラッシュメモリ構成を表すことを当業者は理解する。
フラッシュメモリ810の適切なオペレーションのために、アドレス情報、データ情報、およびコマンド情報を格納するレジスタは信頼性の高いものでなければならない。レジスタ内に格納された不適切な値であると、装置誤作動が生じる。例えば、変動する供給電圧により、レジスタがコマンドレジスタ818内に格納された情報の状態をランダムに変更する可能性があり、場合によっては、受け取ったプログラムまたは消去コマンドに対応するビットパターンが生じる。そのような場合、スプリアスプログラムオペレーションにより、データレジスタ816内のランダムデータが、メモリアレイ820のアドレスレジスタ814内のランダムなアドレスに対してプログラミングされる。このアドレスにデータが存在する場合、そのアドレスに対応するメモリセルにプログラミング電圧がかけられ、そのしきい電圧が変更される可能性がある。スプリアス消去オペレーションの結果、メモリアレイ820内の既存のデータが消去される可能性がある。メモリコントローラはフラッシュメモリ810によって実行されるスプリアスオペレーションを認識しないので、失われたデータは回復不能である。フラッシュメモリ810のレジスタは通常、2つの安定状態を有するフリップフロップ回路、例えばDフリップフロップと共に設計される。
上述の実施形態では、話を簡単にするために、装置要素および回路が、図に示されるように互いに接続される。ページバッファ機器に対する本発明の実際の応用例では、回路、要素、装置などを互いに直接的に接続することができる。さらに、回路、要素、装置などを、ページバッファの動作に必要な他の回路、要素、装置などを通じて互いに間接的に接続することができる。したがって、ページバッファ機器の実際の構成では、回路、要素、装置などが、互いに結合される(直接的または間接的に接続される)。
本発明の上述の実施形態は、例示のためのものに過ぎない。本明細書に添付の特許請求の範囲のみによって定義される本発明の範囲から逸脱することなく、この特定の実施形態に対して変更、修正、および変形を当業者によって実施することができる。
上記の教示に照らして、本発明の多数の修正および変形が可能である。したがって、添付の特許請求の範囲内で、本明細書で具体的に説明したのとは異なる方法で本発明を実施することができる。
50、52、60、62、64、66 分布
70、71 遷移
72、74、76 読取りしきい値
78、80、82 プログラム検証しきい値
100 第1ラッチ回路
102 第2ラッチ回路
106、110、111 入力
108 単一端入力
112 入力反転回路
114 第1駆動インバータ
120、140 アクセスバッファ
130 第1パス回路
132 第2パス回路
134 第3パス回路
200 ページバッファ
202 第1ラッチ回路
204 第2ラッチ回路
205 入力反転回路
206、208、226 インバータ
210、212、216、220、224、228、230、232、236、238 トランジスタ
211 LCHDA
213 LCHDB
214 センストランジスタ
215 入力データ線
215 DL
217 ISOPBB
221 制御入力YAI
222 PMOSトランジスタP1
223 RST_TMb
229 LCHD_TM
233 制御入力WR_ST
234 パストランジスタ
239 制御入力SEL_TM
240 PMOSトランジスタ
241 PREBLB信号
250 回路
252、254 NMOSトランジスタ
253 制御入力SELBLE
255 制御入力SELBLO
256、258 ストリング選択トランジスタ
261、263 ビット線
265、267 第1浮遊ゲートメモリセル
271、273 グランド選択トランジスタ
275、277 最終浮遊ゲートメモリセル
810 フラッシュメモリ
812 制御回路
814 アドレスレジスタ
816 データレジスタ
818 コマンドレジスタ
820 メモリアレイ

Claims (19)

  1. 不揮発性メモリに書き込むためのアクセスバッファであって、
    前記メモリに書き込むべき入力ビットを有する単一端入力信号を受け取る単一端入力と、
    前記入力ビットをラッチする第1ラッチであって、前記入力ビットを含む両端入力信号を受け取る両端入力を有する第1ラッチと、
    前記不揮発性メモリのメモリ位置の下側ページから読み取った値をラッチする第2ラッチと、
    前記単一端入力信号の補数を生成する補数信号発生器であって、前記両端入力信号が、前記単一端入力信号の前記補数と前記単一端入力信号とを含む補数信号発生器と
    を備えるアクセスバッファ。
  2. 前記補数信号発生器が前記単一端入力信号の前記補数を生成している第1動作モードと、前記第2ラッチがラッチとして機能している第2動作モードとを有し、
    前記入力ビットを受信中に第1動作モードで動作し、前記入力ビットを前記第1ラッチにラッチし、マルチレベルセルプログラミング中に前記第2動作モードで動作する請求項1に記載のアクセスバッファ。
  3. 前記第2ラッチと前記補数信号発生器の両方の一部を形成する駆動インバータをさらに備え、前記第2ラッチが、フィードバックデータホルダをさらに含み、前記駆動インバータおよび前記フィードバックデータホルダは、ラッチ構成で接続される請求項2に記載のアクセスバッファ。
  4. 前記フィードバックデータホルダがPMOSトランジスタを備え、
    前記駆動インバータは、前記トランジスタのドレインに接続された入力を有し、前記トランジスタは、前記駆動インバータの出力に接続されたゲートを有し、前記トランジスタは、前記アクセスバッファが前記第1動作モードで動作中に前記駆動インバータとの干渉を回避するように、データを高に保つ請求項3に記載のアクセスバッファ。
  5. 前記駆動インバータの入力をプレチャージするプレチャージングPMOSトランジスタをさらに備える請求項4に記載のアクセスバッファ。
  6. 前記補数信号発生器は、
    前記アクセスバッファが第1動作モードにある間に前記駆動インバータに前記単一端入力信号を渡し、前記アクセスバッファが前記第2動作モードにある間に前記駆動インバータに前記入力信号を渡すことを防止する第1信号パサーと、
    前記アクセスバッファが前記第1動作モードにある間に前記第1ラッチに前記両端入力信号の一端として前記駆動インバータの出力を渡し、前記アクセスバッファが前記第2動作モードにある間に前記第1ラッチに前記両端入力信号の一端として前記駆動インバータの出力を渡すことを防止する第2信号パサーと
    を備える請求項2から5のいずれか一項に記載のアクセスバッファ。
  7. 前記アクセスバッファが前記第2モードにある間に前記第2ラッチ回路の入力に前記メモリの出力を渡し、前記アクセスバッファが前記第1モードにある間に前記メモリの出力に影響を与えない第3信号パサーをさらに備える請求項6に記載のアクセスバッファ。
  8. 前記第1、第2、および第3パス回路は、それぞれNMOSトランジスタを備える請求項7に記載のアクセスバッファ。
  9. 前記NMOSトランジスタのドレインは、前記メモリからの入力を受け取るように接続され、前記NMOSトランジスタのゲートは、前記第2ラッチの入力に接続される請求項8に記載のアクセスバッファ。
  10. 前記不揮発性メモリはフラッシュメモリを含み、前記フラッシュメモリは、前記アクセスバッファとしてページバッファを有する請求項8に記載のアクセスバッファ。
  11. 不揮発性メモリに書き込む方法であって、
    前記メモリに書き込むべき入力ビットを有する単一端入力信号を受け取る段階と、
    駆動インバータを含む入力インバータを使用して前記単一端入力信号の補数を生成する段階であって、前記単一端入力信号の前記補数と前記単一端入力信号とが一緒になって両端入力信号を形成する段階と、
    前記入力ビットを含む両端入力信号を受け取る両端入力を有する第1ラッチに前記入力ビットをラッチする段階と、
    前記不揮発性メモリのメモリ位置の下側ページから読み取った値を、前記駆動インバータを含む第2ラッチにラッチする段階と
    を含む方法。
  12. 前記入力ビットを受け取って前記第1ラッチに入力ビットをラッチする間に、前記入力インバータが前記単一端入力信号の前記補数を生成している第1動作モードで前記アクセスバッファを操作する段階と、
    マルチレベルセルプログラミング中に、前記第2ラッチがラッチとして機能している第2動作モードで前記アクセスバッファを操作する段階と
    をさらに含む請求項11に記載の方法。
  13. 前記駆動インバータの入力をプレチャージする段階をさらに含む請求項12に記載の方法。
  14. 前記アクセスバッファが前記第1動作モードにある間に前記駆動インバータに前記単一端入力信号を渡し、前記アクセスバッファが前記第2動作モードにある間に前記駆動インバータに前記入力信号を渡すことを防止する段階と、
    前記アクセスバッファが前記第1動作モードにある間に前記第1ラッチに前記両端入力信号の一端として前記駆動インバータの出力を渡し、前記アクセスバッファが前記第2動作モードにある間に前記第1ラッチに前記両端入力信号の一端として前記駆動インバータの出力を渡すことを防止する段階と
    をさらに含む請求項12または13に記載の方法。
  15. 前記アクセスバッファが前記第2モードにある間に前記第2ラッチ回路の入力に前記メモリの出力を渡す段階をさらに含む請求項13に記載の方法。
  16. 不揮発性メモリ構造に書き込むためのアクセスバッファを有するメモリシステムであって、前記アクセスバッファは、
    前記メモリ構造に書き込むべき入力ビットを有する単一端入力信号を受け取る単一端入力と、
    前記入力ビットをラッチする第1ラッチであって、前記入力ビットを含む両端入力信号を受け取る両端入力を有する第1ラッチと、
    前記不揮発性メモリ構造のメモリ位置の下側ページから読み取った値をラッチする第2ラッチと、
    前記単一端入力信号の補数を生成する補数信号発生器であって、前記両端入力信号が、前記単一端入力信号の前記補数と前記単一端入力信号とを含む補数信号発生器と
    を備えるメモリシステム。
  17. 前記不揮発性メモリ構造は、メモリセルアレイを含む請求項16に記載のメモリシステム。
  18. 前記メモリセルアレイは、直列接続された複数の浮遊ゲートメモリセルを含むフラッシュメモリセルストリングを含み、前記直列接続されたメモリセルはビット線に結合され、前記メモリセルはそれぞれのワード線に結合される請求項17に記載のメモリシステム。
  19. 前記不揮発性メモリはフラッシュメモリを含み、前記フラッシュメモリは、前記アクセスバッファとしてページバッファを有する請求項16に記載のメモリシステム。
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